KR20220067560A - 발광 소자의 제조 방법, 발광 소자 어레이 기판 및 이를 포함하는 표시 장치 - Google Patents

발광 소자의 제조 방법, 발광 소자 어레이 기판 및 이를 포함하는 표시 장치 Download PDF

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노경래
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Abstract

본 발명은 일 실시예에 따른 발광 소자의 제조 방법은 복수의 돌출부 및 상기 복수의 돌출부를 제외한 나머지 영역인 로드 영역을 포함하는 베이스 기판을 형성하는 단계, 상기 베이스 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 제1 반도체 물질층, 발광 물질층, 제2 반도체 물질층 및 전극 물질층을 포함하는 반도체 구조물을 형성하는 단계, 상기 반도체 구조물 상에 상기 로드 영역과 중첩하는 복수의 마스크 패턴을 형성하는 단계, 상기 복수의 마스크 패턴을 이용하여 상기 복수의 돌출부와 중첩하는 상기 반도체 구조물을 제거하여 소자 로드를 형성하는 단계, 상기 소자 로드의 외면을 둘러싸는 절연막을 형성하는 단계, 및 상기 버퍼층으로부터 상기 소자 로드를 분리시키는 단계를 포함한다.

Description

발광 소자의 제조 방법, 발광 소자 어레이 기판 및 이를 포함하는 표시 장치{Method for manufacturing of a light emitting element, an array substrate of the light emitting element and display device comprising the same}
본 발명은 발광 소자의 제조 방법, 발광 소자 어레이 기판 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 전위 결함을 저감하여 발광 효율을 향상시킬 수 있는 발광 소자의 제조 방법을 제공하고자 하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 전위 결함을 저감하여 발광 효율을 향상시킬 수 있는 발광 소자 어레이 기판 및 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자의 제조 방법은 복수의 돌출부 및 상기 복수의 돌출부를 제외한 나머지 영역인 로드 영역을 포함하는 베이스 기판을 형성하는 단계, 상기 베이스 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 제1 반도체 물질층, 발광 물질층 및 제2 반도체 물질층을 포함하는 반도체 구조물을 형성하는 단계, 상기 반도체 구조물 상에 상기 로드 영역과 중첩하는 복수의 마스크 패턴을 형성하는 단계, 상기 복수의 마스크 패턴을 이용하여 상기 복수의 돌출부와 중첩하는 상기 반도체 구조물을 제거하여 소자 로드를 형성하는 단계, 상기 소자 로드의 외면을 둘러싸는 절연막을 형성하는 단계, 및 상기 버퍼층으로부터 상기 소자 로드를 분리시키는 단계를 포함할 수 있다.
상기 복수의 돌출부는 서로 이격 배치되고, 상기 로드 영역은 상기 복수의 돌출부 사이에서 연속적으로 배치될 수 있다.
상기 복수의 돌출부는 도트형으로 형성되고, 상기 로드 영역은 메시형으로 형성될 수 있다.
상기 복수의 돌출부는 원뿔 또는 다각뿔 형상으로 형성될 수 있다.
상기 복수의 소자 로드를 분리시키기 이전에, 상기 복수의 소자 로드는 상기 로드 영역과 중첩하고 상기 복수의 돌출부와 비중첩하도록 형성될 수 있다.
상기 복수의 소자 로드는 상기 복수의 돌출부의 평면 형상의 꼭지점에 인접하도록 형성될 수 있다.
상기 복수의 소자 로드는 상기 복수의 돌출부와 적어도 일부가 중첩할 수 있다.
상기 복수의 소자 로드는 상기 복수의 돌출부의 평면 형상의 적어도 일변에 중첩하도록 형성될 수 있다.
상기 반도체 구조물을 형성하는 단계는, 상기 버퍼층 상에 상기 제1 반도체 물질층을 형성하고, 상기 제1 반도체 물질층 상에 상기 발광 물질층을 형성하고, 상기 발광 물질층 상에 상기 제2 반도체 물질층을 형성할 수 있다.
상기 반도체 구조물을 형성하는 단계에서, 상기 버퍼층과 상기 제1 반도체 물질층 사이에 전극 물질층을 형성하는 단계 또는 상기 제2 반도체 물질층 상에 전극 물질층을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따른 발광 소자 어레이 기판은 복수의 돌출부 및 상기 복수의 돌출부를 제외한 나머지 영역인 로드 영역을 포함하는 베이스 기판, 상기 베이스 기판 상에 배치되는 버퍼층, 상기 버퍼층 상에 서로 이격하여 배치되며, 상기 로드 영역과 중첩하는 제1 반도체 물질층, 발광 물질층, 제2 반도체 물질층 및 전극 물질층을 포함하는 복수의 소자 로드, 및 상기 복수의 소자 로드 각각의 외면을 둘러싸는 절연막을 포함할 수 있다.
상기 복수의 소자 로드는 상기 복수의 돌출부와 비중첩할 수 있다.
상기 복수의 소자 로드는 상기 복수의 돌출부의 평면 형상의 꼭지점에 인접할 수 있다.
상기 복수의 소자 로드는 적어도 일부가 상기 복수의 돌출부와 중첩할 수 있다.
상기 복수의 돌출부 중 어느 하나와 중첩하는 상기 복수의 소자 로드 중 어느 하나의 평면 면적은 50% 이하일 수 있다.
상기 복수의 소자 로드는 상기 복수의 돌출부의 평면 형상의 적어도 일변에 중첩할 수 있다.
상기 발광 소자 어레이 기판에 자외선을 조사하여 상기 복수의 소자 로드를 발광시켰을 때, 정상 발광하는 상기 복수의 소자 로드의 비율은 35% 이상일 수 있다.
상기 복수의 돌출부는 원뿔 또는 다각뿔 형상으로 형성될 수 있다.
상기 복수의 소자 로드 각각은 상기 제1 반도체 물질층, 상기 제1 반도체 물질층 상에 배치된 상기 발광 물질층, 및 상기 발광 물질층 상에 배치된 상기 제2 반도체 물질층을 포함할 수 있다.
일 실시예에 따른 표시 장치는 기판 상에 일 방향으로 연장되어 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 절연층, 상기 절연층 상에 배치되며, 상기 제1 전극 및 상기 제2 전극 사이에 배치된 복수의 발광 소자, 및 상기 복수의 발광 소자의 일 단부에 컨택하는 제1 접촉 전극 및 상기 복수의 발광 소자의 타 단부에 컨택하는 제2 접촉 전극을 포함하며, 상기 복수의 발광 소자에 자외선을 조사하여 상기 복수의 발광 소자를 발광시켰을 때, 정상 발광하는 상기 복수의 발광 소자의 비율은 35% 이상일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 발광 소자의 제조 방법 및 발광 소자 어레이 기판에 의하면, 발광 소자의 전위 결함을 최소화하여 발광 소자의 발광 불량 및 누설 전류를 저감하여 발광 효율을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 화소를 나타낸 평면도이다.
도 3은 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다.
도 4는 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 5는 일 실시예에 따른 발광 소자의 제조 방법을 나타낸 순서도이다.
도 6 내지 도 15는 일 실시예에 따른 발광 소자의 제조 공정을 나타낸 도면들이다.
도 16은 다른 실시예에 따른 발광 소자의 제조 공정을 나타낸 단면도이다.
도 17은 다른 실시예에 따른 발광 소자의 제조 공정을 나타낸 평면도이다.
도 18은 일 실시예에 따른 발광 소자 어레이 기판을 나타낸 사시도이다.
도 19는 제조예에 따른 발광 소자 어레이 기판의 음극선 발광 팬크로마틱 이미지이다.
도 20은 제조예에 따른 발광 소자 어레이 기판의 광발광 이미지이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(30)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다.
비표시 영역(NDA)에는 표시 영역(DPA)을 구동하는 구동 회로나 구동 소자가 배치될 수 있다. 일 실시예에서, 표시 장치(10)의 제1 장변(도 1에서 하변)에 인접 배치된 비표시 영역(NDA)과 제2 장변(도 1에서 상변)에 인접 배치된 비표시 영역(NDA)에는 표시 장치(10)의 표시 기판 상에 패드부가 마련되고, 상기 패드부의 패드 전극 상에 외부 장치(EXD)가 실장될 수 있다. 상기 외부 장치(EXD)의 예로는 연결 필름, 인쇄회로기판, 구동칩(DIC), 커넥터, 배선 연결 필름 등을 들 수 있다. 표시 장치(10)의 제1 단변(도 1에서 좌변)에 인접 배치된 비표시 영역(NDA)에는 표시 장치(10)의 표시 기판 상에 직접 형성된 스캔 구동부(SDR) 등이 배치될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(30)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(30)가 배치되지 않고, 발광 소자(30)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역(EMA)은 발광 소자(30)가 배치된 영역을 포함하여, 발광 소자(30)와 인접한 영역으로 발광 소자(30)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(30)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(30)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
발광 영역(EMA)은 전극(21, 22)들과 각각 중첩하며 발광 소자(30)의 일측과 타측에 접촉하는 접촉 전극(CNE1, CNE2)들이 배치될 수 있다. 접촉 전극(CNE1, CNE2)은 개구부(OP)들을 통해 전극(21, 22)들과 각각 연결될 수 있다. 이하, 구체적인 전극(21, 22)들 및 접촉 전극(CNE1, CNE2)들의 구조는 후술하기로 한다.
또한, 각 서브 화소(PXn)는 비발광 영역에 배치된 절단부 영역(CBA)을 포함할 수 있다. 절단부 영역(CBA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 절단부 영역(CBA)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 표시 장치(10)의 표시 영역(DPA)에는 복수의 발광 영역(EMA)과 절단부 영역(CBA)들이 배열될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 절단부 영역(CBA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA)과 절단부 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 또한, 절단부 영역(CBA)들의 제1 방향(DR1)으로 이격된 간격은 발광 영역(EMA)의 제1 방향(DR1)으로 이격된 간격보다 작을 수 있다. 절단부 영역(CBA)들 및 발광 영역(EMA)들 사이에는 제2 뱅크(BNL2)가 배치되고, 이들 사이의 간격은 제2 뱅크(BNL2)의 폭에 따라 달라질 수 있다. 절단부 영역(CBA)에는 발광 소자(30)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(21, 22) 일부가 배치될 수 있다. 각 서브 화소(PXn)마다 배치되는 전극(21, 22)들은 절단부 영역(CBA)에서 서로 분리되어 배치될 수 있다.
도 3은 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다. 도 3은 도 2의 제1 서브 화소(PX1)에 배치된 발광 소자(30)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3을 참조하면, 표시 장치(10)는 기판(11), 기판(11) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 발광 소자층을 구성할 수 있다.
구체적으로, 기판(11)은 절연 기판일 수 있다. 기판(11)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(11)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
차광층(BML)은 기판(11) 상에 배치될 수 있다. 차광층(BML)은 표시 장치(10)의 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 차광층(BML1)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터(T1)의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 예를 들어, 차광층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML)은 생략될 수 있다.
버퍼층(12)은 차광층(BML)을 포함하여 기판(11) 상에 전면적으로 배치될 수 있다. 버퍼층(12)은 투습에 취약한 기판(11)을 통해 침투하는 수분으로부터 화소(PX)의 제1 트랜지스터(T1)들을 보호하기 위해 기판(11) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(12)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(12)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(12) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 이들은 후술하는 제1 게이트 도전층의 게이트 전극(G1)등과 부분적으로 중첩하도록 배치될 수 있다.
한편 도면에서는 표시 장치(10)의 서브 화소(PXn)에 포함된 트랜지스터들 중 제1 트랜지스터(T1)만을 도시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 서브 화소(PXn)마다 제1 트랜지스터(T1)에 더하여 하나 이상의 트랜지스터들을 더 포함하여 2개 또는 3개의 트랜지스터들을 포함할 수도 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 각 액티브층(ACT1)은 복수의 도체화 영역(ACTa, ACTb) 및 이들 사이의 채널 영역(ACTc)을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
제1 게이트 절연층(13)은 반도체층 및 버퍼층(12)상에 배치된다. 제1 게이트 절연층(13)은 반도체층을 포함하여, 버퍼층(12) 상에 배치될 수 있다. 제1 게이트 절연층(13)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(13)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(13) 상에 배치된다. 제1 게이트 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)과 스토리지 커패시터의 제1 용량 전극(CSE1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역(ACTc)과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 용량 전극(CSE1)은 후술하는 제2 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치될 수 있다. 일 실시예에서, 제1 용량 전극(CSE1)은 게이트 전극(G1)과 연결되어 일체화될 수 있다. 제1 용량 전극(CSE1)은 제2 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치되고 이들 사이에는 스토리지 커패시터가 형성될 수 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(15)은 제1 게이트 도전층 상에 배치된다. 제1 층간 절연층(15)은 제1 게이트 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(15)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 층간 절연층(15)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 데이터 도전층은 제1 층간 절연층(15) 상에 배치된다. 제1 데이터 도전층은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1), 데이터 라인(DTL), 및 제2 용량 전극(CSE2)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제2 층간 절연층(17)과 제1 게이트 절연층(13)을 관통하는 컨택홀을 통해 액티브층(ACT1)의 도체화 영역(ACTa, ACTb)과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 또 다른 컨택홀을 통해 차광층(BML)과 전기적으로 연결될 수 있다.
데이터 라인(DTL)은 표시 장치(10)에 포함된 다른 트랜지스터(미도시)에 데이터 신호를 인가할 수 있다. 도면에서는 도시되지 않았으나, 데이터 라인(DTL)은 다른 트랜지스터의 소스/드레인 전극과 연결되어 데이터 라인(DTL)에서 인가되는 신호를 전달할 수 있다.
제2 용량 전극(CSE2)은 제1 용량 전극(CSE1)과 두께 방향으로 중첩하도록 배치된다. 일 실시예에서, 제2 용량 전극(CSE2)은 제1 소스 전극(S1)과 일체화되어 연결될 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연층(17)은 제1 데이터 도전층 상에 배치된다. 제2 층간 절연층(17)은 제1 데이터 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(17)은 제1 데이터 도전층을 덮으며 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 제2 층간 절연층(17)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 데이터 도전층은 제2 층간 절연층(17) 상에 배치된다. 제2 데이터 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(22)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 또한, 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(30)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 제2 층간 절연층(17)에 형성된 컨택홀을 통해 제2 용량 전극(CSE2)과 연결될 수 있다. 제2 용량 전극(CSE2)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 일체화될 수 있고, 제1 도전 패턴(CDP)은 제1 소스 전극(S1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(21)과도 접촉하며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제1 전극(21)으로 전달할 수 있다. 한편, 도면에서는 제2 데이터 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 데이터 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 평탄화층(19)은 제2 데이터 도전층 상에 배치된다. 제1 평탄화층(19)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 평탄화층(19) 상에는 복수의 제1 뱅크(BNL1)들, 복수의 전극(21, 22)들, 발광 소자(30), 복수의 접촉 전극(CNE1, CNE2)들 및 제2 뱅크(BNL2)가 배치된다. 또한, 제1 평탄화층(19) 상에는 복수의 절연층(PAS1, PAS2, PAS3, PAS4)들이 배치될 수 있다.
복수의 제1 뱅크(BNL1)들은 제1 평탄화층(19) 상에 직접 배치될 수 있다. 복수의 제1 뱅크(BNL1)들은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않으며 발광 영역(EMA) 내에 배치될 수 있다. 또한, 복수의 제1 뱅크(BNL1)들은 제1 방향(DR1)으로 서로 이격되어 배치되고, 이들 사이에 발광 소자(30)가 배치될 수 있다. 복수의 제1 뱅크(BNL1)들은 각 서브 화소(PXn)마다 배치되어 표시 장치(10)의 표시 영역(DPA)에서 선형의 패턴을 형성할 수 있다. 도면에서는 2개의 제1 뱅크(BNL1)들이 도시되어 있으나, 이에 제한되지 않는다. 전극(21, 22)의 수에 따라 더 많은 수의 제1 뱅크(BNL1)들이 배치될 수도 있다.
제1 뱅크(BNL1)는 제1 평탄화층(19)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(30)에서 방출된 광은 제1 뱅크(BNL1) 상에 배치되는 전극(21, 22)에서 반사되어 제1 평탄화층(19)의 상부 방향으로 출사될 수 있다. 제1 뱅크(BNL1)는 발광 소자(30)가 배치되는 영역을 제공함과 동시에 발광 소자(30)에서 방출된 광을 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수도 있다. 제1 뱅크(BNL1)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(BNL1)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(21, 22)들은 제1 뱅크(BNL1)와 제1 평탄화층(19) 상에 배치된다. 복수의 전극(21, 22)은 제1 전극(21) 및 제2 전극(22)을 포함할 수 있다. 제1 전극(21) 및 제2 전극(22)은 제2 방향(DR2)으로 연장되고, 이들은 서로 제1 방향(DR1)으로 이격되도록 배치될 수 있다.
제1 전극(21)과 제2 전극(22)은 각각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 절단부 영역(CBA)에서 다른 전극(21, 22)들과 분리될 수 있다. 예를 들어, 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 발광 영역(EMA)들 사이에는 절단부 영역(CBA)이 배치되고, 제1 전극(21) 및 제2 전극(22)은 절단부 영역(CBA)에서 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)에 배치된 다른 제1 전극(21) 및 제2 전극(22)과 분리될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 전극(21, 22)들은 각 서브 화소(PXn) 마다 분리되지 않고 제2 방향(DR2)으로 이웃하는 서브 화소(PXn) 넘어 연장되어 배치되거나, 제1 전극(21) 또는 제2 전극(22) 중 어느 한 전극만 분리될 수도 있다.
제1 전극(21)은 제1 컨택홀(CT1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되고, 제2 전극(22)은 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(21)은 제2 뱅크(BNL2)의 제1 방향(DR1)으로 연장된 부분에서 제1 평탄화층(19)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(22)도 제2 뱅크(BNL2)의 제1 방향(DR1)으로 연장된 부분에서 제1 평탄화층(19)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 제2 뱅크(BNL2)와 중첩하지 않도록 제2 뱅크(BNL2)가 둘러싸는 발광 영역(EMA) 내에 배치될 수도 있다.
도면에서는 각 서브 화소(PXn)마다 하나의 제1 전극(21)과 제2 전극(22)이 배치된 것이 예시되어 있으나, 이에 제한되지 않고 각 서브 화소(PXn)마다 배치되는 제1 전극(21)과 제2 전극(22)의 수는 더 많을 수 있다. 또한, 각 서브 화소(PXn)에 배치된 제1 전극(21)과 제2 전극(22)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 전극(21)과 제2 전극(22)은 다양한 구조로 배치될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다.
제1 전극(21) 및 제2 전극(22)은 각각 제1 뱅크(BNL1)들 상에 직접 배치될 수 있다. 제1 전극(21)과 제2 전극(22)은 각각 제1 뱅크(BNL1)보다 큰 폭을 갖도록 형성될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 각각 제1 뱅크(BNL1)의 외면을 덮도록 배치될 수 있다. 제1 뱅크(BNL1)의 측면 상에는 제1 전극(21)과 제2 전극(22)이 각각 배치되고, 제1 전극(21)과 제2 전극(22) 사이의 간격은 제1 뱅크(BNL1) 사이의 간격보다 좁을 수 있다. 또한, 제1 전극(21)과 제2 전극(22)은 적어도 일부 영역이 제1 평탄화층(19) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라 각 전극(21, 22)들은 그 폭이 제1 뱅크(BNL1)보다 작을 수도 있다. 다만, 각 전극(21, 22)들은 적어도 제1 뱅크(BNL1)의 일 측면은 덮도록 배치되어 발광 소자(30)에서 방출된 광을 반사시킬 수 있다.
각 전극(21, 22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 전극(21, 22)은 발광 소자(30)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(21, 22)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(21, 22)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(21, 22)은 ITO/은(Ag)/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
한편, 복수의 전극(21, 22)들은 발광 소자(30)들과 전기적으로 연결되고, 발광 소자(30)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 복수의 전극(21, 22)들은 접촉 전극(CNE1, CNE2)을 통해 발광 소자(30)와 전기적으로 연결되고, 전극(21, 22)들로 인가된 전기 신호를 접촉 전극(CNE1, CNE2)을 통해 발광 소자(30)에 전달할 수 있다.
제1 전극(21)과 제2 전극(22) 중 어느 하나는 발광 소자(30)의 애노드(Anode) 전극과 전기적으로 연결되고, 다른 하나는 발광 소자(30)의 캐소드(Cathode) 전극과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
또한, 각 전극(21, 22)은 발광 소자(30)를 정렬하기 위해 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(30)는 제1 전극(21)과 제2 전극(22) 상에 형성된 전기장에 의해 제1 전극(21)과 제2 전극(22) 사이에 배치될 수 있다. 표시 장치(10)의 발광 소자(30)는 잉크젯 프린팅 공정을 통해 전극(21, 22)들 상에 분사될 수 있다. 전극(21, 22) 상에 발광 소자(30)를 포함하는 잉크가 분사되면, 전극(21, 22)에 정렬 신호를 인가하여 전기장을 생성한다. 잉크 내에 분산된 발광 소자(30)는 전극(21, 22) 상에 생성된 전기장에 의해 유전영동 힘을 받아 전극(21, 22) 상에 정렬될 수 있다.
제1 절연층(PAS1)은 제1 평탄화층(19) 상에 배치된다. 제1 절연층(PAS1)은 제1 뱅크(BNL1)들, 및 제1 전극(21)과 제2 전극(22)들을 덮도록 배치될 수 있다. 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1) 상에 배치되는 발광 소자(30)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
일 실시예에서, 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 부분적으로 노출하는 개구부(OP)를 포함할 수 있다. 각 개구부(OP)는 각 전극(21, 22)들 중 제1 뱅크(BNL1)의 상면에 배치된 부분을 일부 노출시킬 수 있다. 접촉 전극(CNE1, CNE2) 중 일부는 개구부(OP)를 통해 노출된 각 전극(21, 22)과 접촉할 수 있다.
제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 예를 들어, 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 덮도록 배치됨에 따라 그 하부에 배치된 전극(21, 22)의 형상에 따라 그 상면이 단차질 수 있다. 다만, 이에 제한되지 않는다.
제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 뱅크(BNL2)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다.
또한, 제2 뱅크(BNL2)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 절단부 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제1 전극(21)과 제2 전극(22)은 제2 방향(DR2)으로 연장되어 제2 뱅크(BNL2)의 제1 방향(DR1)으로 연장된 부분을 가로질러 배치될 수 있다. 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분은 발광 영역(EMA) 사이에 배치된 부분은 절단부 영역(CBA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 이에 따라, 절단부 영역(CBA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다.
제2 뱅크(BNL2)는 제1 뱅크(BNL1)보다 더 큰 높이를 갖도록 형성될 수 있다. 제2 뱅크(BNL2)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하여 다른 서브 화소(PXn)마다 다른 발광 소자(30)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(30)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(30)들은 각 전극(21, 22)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(21, 22)들이 연장된 방향과 발광 소자(30)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)는 각 전극(21, 22)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
각 서브 화소(PXn)에 배치된 발광 소자(30)들은 서로 다른 물질을 포함하는 발광층(도 4의 '36')을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 이에 따라 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에서는 각각 제1 색, 제2 색 및 제3 색의 광이 출사될 수 있다. 다만, 이에 제한되지 않으며, 각 서브 화소(PXn)들은 동일한 종류의 발광 소자(30)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
발광 소자(30)는 제1 뱅크(BNL1)들 사이에서 양 단부가 각 전극(21, 22) 상에 배치될 수 있다. 발광 소자(30)의 연장된 길이는 제1 전극(21)과 제2 전극(22) 사이의 간격보다 길고, 발광 소자(30)의 양 단부가 각각 제1 전극(21)과 제2 전극(22) 상에 배치될 수 있다. 예를 들어, 발광 소자(30)는 일 단부가 제1 전극(21) 상에 놓이고, 타 단부가 제2 전극(22) 상에 놓이도록 배치될 수 있다.
발광 소자(30)는 기판(11) 또는 제1 평탄화층(19)의 상면과 나란한 방향으로 복수의 층들이 배치될 수 있다. 발광 소자(30)는 연장된 일 방향이 제1 평탄화층(19)의 상면과 평행하도록 배치되고, 발광 소자(30)에 포함된 복수의 반도체층들은 제1 평탄화층(19)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)가 다른 구조를 갖는 경우 복수의 반도체층들은 제1 평탄화층(19)의 상면에 수직한 방향으로 배치될 수도 있다.
발광 소자(30)의 양 단부는 각각 접촉 전극(CNE1, CNE2)들과 접촉할 수 있다. 예를 들어, 발광 소자(30)는 연장된 일 방향측 단부면에는 절연막(도 4의 '38')이 형성되지 않고 반도체층과 전극층 일부가 노출될 수 있고, 상기 노출된 반도체층과 전극층은 각각 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않고 발광 소자(30)는 절연막(38) 중 적어도 일부 영역이 제거되어 반도체층과 전극층의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층과 전극층의 측면은 접촉 전극(CNE1, CNE2)과 직접 접촉할 수도 있다.
제2 절연층(PAS2)은 발광 소자(30) 상에 부분적으로 배치될 수 있다. 예를 들어, 제2 절연층(PAS2)은 발광 소자(30)를 감싸면서 발광 소자(30)의 양 단부가 노출되도록 발광 소자(30)의 길이보다 작은 폭을 갖고 발광 소자(30) 상에 배치될 수 있다. 제2 절연층(PAS2)은 표시 장치(10)의 제조 공정 중 발광 소자(30), 전극(21, 22)들 및 제1 절연층(PAS1)을 덮도록 배치된 뒤 발광 소자(30)의 양 단부를 노출하도록 제거될 수 있다. 제2 절연층(PAS2)은 평면상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(30)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(30)를 고정시킬 수 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE1, CNE2)들과 제3 절연층(PAS3)이 배치될 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 일 방향으로 연장된 형상을 갖고 각 전극(21, 22) 상에 배치될 수 있다. 접촉 전극(CNE1, CNE2)은 제1 전극(21) 상에 배치된 제1 접촉 전극(CNE1)과 제2 전극(22) 상에 배치된 제2 접촉 전극(CNE2)을 포함할 수 있다. 각 접촉 전극(CNE1, CNE2)들은 서로 이격되고 서로 대향하며 배치될 수 있다. 예를 들어, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 전극(21)과 제2 전극(22) 상에 배치되어 서로 제1 방향(DR1)으로 이격될 수 있다. 각 접촉 전극(CNE1, CNE2)들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(30)와 접촉할 수 있다. 제1 접촉 전극(CNE1)은 발광 소자(30)들의 일 단부와 접촉하고, 제2 접촉 전극(CNE2)은 발광 소자(30)의 타 단부와 접촉할 수 있다. 발광 소자(30)는 연장된 방향의 양 단부면에서 반도체층이 노출되고, 각 접촉 전극(CNE1, CNE2)들은 발광 소자(30)의 반도체층과 접촉하여 이와 전기적으로 연결될 수 있다. 접촉 전극(CNE1, CNE2)들은 발광 소자(30)의 양 단부와 접촉하는 일 측이 제2 절연층(PAS2) 상에 배치될 수 있다. 또한, 제1 접촉 전극(CNE1)은 제1 전극(21)의 상면 일부를 노출하는 개구부(OP)를 통해 제1 전극(21)과 접촉하고, 제2 접촉 전극(CNE2)은 제2 전극(22)의 상면 일부를 노출하는 개구부(OP)를 통해 제2 전극(22)과 접촉할 수 있다.
각 접촉 전극(CNE1, CNE2)들은 일 방향으로 측정된 폭이 각각 전극(21, 22)들의 상기 일 방향으로 측정된 폭보다 작을 수 있다. 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(30)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(21)과 제2 전극(22)의 상면 일부를 덮도록 배치될 수 있다. 다만, 이에 제한되지 않고 접촉 전극(CNE1, CNE2)들은 그 폭이 전극(21, 22)보다 크게 형성되어 전극(21, 22)의 양 측변들을 덮을 수도 있다.
접촉 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 발광 소자(30)에서 방출된 광은 접촉 전극(CNE1, CNE2)을 투과하여 전극(21, 22)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에서는 하나의 서브 화소(PXn)에 2개의 접촉 전극(CNE1, CNE2)들이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 각 접촉 전극(CNE1, CNE2)들의 개수는 각 서브 화소(PXn)마다 배치되는 전극(21, 22)의 개수에 따라 달라질 수 있다.
제3 절연층(PAS3)은 제1 접촉 전극(CNE1)을 덮도록 배치된다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)을 포함하여 제2 절연층(PAS2)을 기준으로 제1 접촉 전극(CNE1)이 배치된 일 측을 덮도록 배치될 수 있다. 예를 들어, 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)과 제1 전극(21) 상에 배치된 제1 절연층(PAS1)들을 덮도록 배치될 수 있다. 이러한 배치는 제3 절연층(PAS3)을 이루는 절연 물질층이 발광 영역(EMA)에 전면적으로 배치된 후, 제2 접촉 전극(CNE2)을 형성하기 위해 상기 절연 물질층을 일부 제거하는 공정에 의해 형성된 것일 수 있다. 상기 공정에서 제3 절연층(PAS3)을 이루는 절연 물질층은 제2 절연층(PAS2)을 이루는 절연 물질층과 함께 제거될 수 있고, 제3 절연층(PAS3)의 일 측은 제2 절연층(PAS2)의 일 측과 상호 정렬될 수 있다. 제2 접촉 전극(CNE2)은 일 측이 제3 절연층(PAS3) 상에 배치되며, 이를 사이에 두고 제1 접촉 전극(CNE1)과 상호 절연될 수 있다.
제4 절연층(PAS4)은 기판(11)의 표시 영역(DPA)에 전면적으로 배치될 수 있다. 제4 절연층(PAS4)은 기판(11) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다. 다만, 제4 절연층(PAS4)은 생략될 수도 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2), 제3 절연층(PAS3) 및 제4 절연층(PAS4) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예를 들어, 제1 절연층(PAS1), 제2 절연층(PAS2), 제3 절연층(PAS3) 및 제4 절연층(PAS4)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 4는 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 4를 참조하면, 발광 소자(30)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(30)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극(도 3의 21, 22)들 사이에 특정 방향으로 전기장을 형성하면 극성이 형성되는 상기 두 전극(도 3의 21, 22)들 사이에 정렬될 수 있다. 발광 소자(30)는 두 전극(도 3의 21, 22)들 상에 형성된 전기장에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(30)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(30)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(30)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(30)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(30)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 4에 도시된 바와 같이, 발광 소자(30)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 발광 소자(30)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn(1-x-y)N(여기서, 0≤x≤1,0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 발광 소자(30)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn(1-x-y)N(여기서, 0≤x≤1,0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(30)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(30)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 4에서는 발광 소자(30)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 또한, 도 4에서는 전극층(37)이 제2 반도체층(32)의 일측에 배치되는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 전극층(37)은 제1 반도체층(31)의 일측에 배치될 수도 있으며, 제1 반도체층(31) 및 제2 반도체층(32)의 각 일측에 배치될 수도 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(30)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(30)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(37)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치될 수 있다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(30)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(30)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(30)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(30)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 발광층(36)이 발광 소자(30)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(30)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(30)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(30)가 잉크 내에서 인접한 다른 발광 소자(30)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다. 예를 들어, 절연막(38)은 스테아릭 산(Stearic acid), 2,3-나프탈렌 디카르복실산(2,3-Naphthalene dicarboxylic acid) 등과 같은 물질로 외면이 표면처리될 수 있다.
이하에서는 일 실시예에 따른 발광 소자(30)의 제조 공정에 대하여 설명하기로 한다.
도 5는 일 실시예에 따른 발광 소자의 제조 방법을 나타낸 순서도이다.
도 5를 참조하면, 일 실시예에 따른 발광 소자(30)의 제조 방법은 복수의 돌출부 및 상기 복수의 돌출부 이외의 로드 영역을 포함하는 베이스 기판을 형성하는 단계(S100), 상기 베이스 기판 상에 버퍼층을 형성하는 단계(S200), 상기 버퍼층 상에 제1 반도체 물질층, 발광 물질층, 제2 반도체 물질층 및 전극 물질층을 포함하는 반도체 구조물을 형성하는 단계(S300), 상기 반도체 구조물 상에 상기 로드 영역과 중첩하는 마스크 패턴을 형성하는 단계(S400), 상기 마스크 패턴을 이용하여 상기 복수의 돌출부와 중첩하는 상기 반도체 구조물을 제거하여 소자 로드를 형성하는 단계(S500), 상기 소자 로드의 외면을 둘러싸는 절연층을 형성하는 단계(S600), 및 상기 소자 로드를 상기 버퍼층으로부터 분리시키는 단계(S700)를 포함할 수 있다.
일 실시예에 따른 발광 소자(30)는 복수의 돌출부와 중첩하지 않는 베이스 기판의 로드 영역에 성장된 반도체 로드로 제조될 수 있다. 이하, 다른 도면들을 더 참조하여 발광 소자(30)의 제조 방법에 대해 상세히 설명하기로 한다.
도 6 내지 도 15는 일 실시예에 따른 발광 소자의 제조 공정을 나타낸 도면들이다. 하기에서는 전술한 도 5와 결부하여 발광 소자의 제조 공정을 설명한다.
먼저, 도 6 및 도 7을 참조하면, 복수의 돌출부(120) 및 상기 복수의 돌출부(120)를 제외한 나머지 영역인 로드 영역(125)을 포함하는 베이스 기판을 형성한다.(S100) 베이스 기판(110)은 사파이어 기판(Al2O3) 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 이하에서는, 베이스 기판(110)이 사파이어 기판(Al2O3)인 경우를 예시하여 설명한다. 베이스 기판(110)의 두께는 특별히 제한되지 않으나, 일 예로 베이스 기판(110)은 두께가 400㎛ 내지 1500㎛의 범위를 가질 수 있다.
복수의 돌출부(120)는 베이스 기판(110)을 식각하는 공정에 의해 제조될 수 있다. 예를 들어, 복수의 돌출부(120)는 베이스 기판(110) 상에 마스크 패턴을 형성하고 베이스 기판(110)의 일부를 식각하여 제조될 수 있다. 마스크 패턴은 포토 레지스트일 수 있으나 이에 제한되지 않는다.
복수의 돌출부(120)는 서로 이격하여 배치될 수 있고 예를 들어 도트형(dot type)으로 배치될 수 있다. 로드 영역(125)은 복수의 돌출부(120)와 비중첩하는 영역일 수 있다. 도 7에서 복수의 돌출부(120)가 일정 간격으로 이격 배치된 경우, 로드 영역(125)은 복수의 돌출부(120)들 사이의 영역일 수 있다. 예시적인 실시예에서 로드 영역(125)은 메시형(mesh type)으로 이루어질 수 있다.
도 7에 도시된 바와 같이, 복수의 돌출부(120)는 제1 방향(DR1)으로 일정 간격 이격되어 반복적으로 배치되고, 제2 방향(DR2)으로 일정 간격 이격되어 반복적으로 배치될 수 있다. 복수의 돌출부(120)는 베이스 기판(110)과 베이스 기판(110) 상에 형성되는 GaN층들(예를 들어, 반도체 구조물)의 격자상부 불일치로 인해 발생되는 전위 결함(treading dislocation)을 집중시킬 수 있다. 구체적으로, 복수의 돌출부(120)의 최상단에 배치된 피크(peak)에는 전위 결함이 높은 밀도로 형성되고 그 외 영역에는 전위 결함이 상대적으로 낮은 밀도로 형성될 수 있다. 이를 이용하여 복수의 돌출부(120)를 형성함으로써, 복수의 돌출부(120)와 중첩되는 영역에 전위 결함을 집중시키고 복수의 돌출부(120)와 중첩되지 않는 나머지 영역인 로드 영역(125)에 발생하는 전위 결함을 최소화할 수 있다. 따라서, 베이스 기판(110)에 부분적으로 형성되는 소자 로드의 전위 결함을 줄일 수 있다.
복수의 돌출부(120)는 평면 형상이 육각형인 육각뿔 형상으로 이루어질 수 있다. 그러나, 이에 제한되지 않으며 복수의 돌출부(120)는 원형 또는 사각형 등의 다각형의 평면 형상을 가지는 뿔 형상일 수 있다. 예시적인 실시예에서 복수의 돌출부(120)의 평면 형상이 육각형으로 이루어진 경우 허니컴(honeycomb) 형상으로 배열될 수 있다.
다음, 도 8을 참조하면, 베이스 기판(110) 상에 버퍼층(130)을 형성한다. (S200) 도면에서는 버퍼층(130)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다. 버퍼층(130)은 후술하는 제1 반도체 물질층과 베이스 기판(110)의 격자 상수 차이를 줄이기 위해 배치될 수 있다.
일 예로, 버퍼층(130)은 언도프드(Undoped) 반도체를 포함할 수 있으며, 실질적으로 제1 반도체 물질층과 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 버퍼층(130)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다. 또한, 버퍼층(130)은 베이스 기판(110)에 따라 생략될 수도 있다. 이하에서는, 베이스 기판(110) 상에 언도프드 반도체를 포함하는 버퍼층(130)이 형성된 경우를 예시하여 설명하기로 한다.
다음 도 9를 참조하면, 버퍼층(130) 상에 제1 반도체 물질층(210), 발광 물질층(220), 제2 반도체 물질층(230) 및 전극 물질층(240)을 포함하는 반도체 구조물(200)을 형성한다.(S300) 반도체 구조물(200)은 제1 반도체 물질층(210), 제1 반도체 물질층(210) 상에 배치된 발광 물질층(220), 발광 물질층(220) 상에 배치된 제2 반도체 물질층(230) 및 제2 반도체 물질층(230) 상에 배치된 전극 물질층(240)을 포함할 수 있다. 반도체 구조물(200)에 포함되는 복수의 물질층들은 상술한 바와 같이 통상적인 공정을 수행하여 형성될 수 있고, 반도체 구조물(200)에 포함된 복수의 물질층들은 일 실시예에 따른 발광 소자(30)에 포함된 각 층들에 대응될 수 있다. 즉, 이들은 각각 발광 소자(30)의 제1 반도체층(31), 발광층(36), 제2 반도체층(32) 및 전극층(37)과 동일한 물질들을 포함할 수 있다.
이어, 도 10 및 도 11을 참조하면, 반도체 구조물(200) 상에 로드 영역(125)과 중첩하는 복수의 마스크 패턴(MSP)을 형성한다.(S400) 구체적으로, 반도체 구조물(200)이 형성된 베이스 기판(110) 상에 포토 레지스트를 코팅하고 이를 노광 및 현상하여 복수의 마스크 패턴(MSP)을 형성한다. 복수의 마스크 패턴(MSP)은 베이스 기판(110)의 로드 영역(125)과 중첩하여 배치될 수 있다. 복수의 마스크 패턴(MSP)은 평면 형상이 원형으로 이루어질 수 있으나, 이에 제한되지 않으며 발광 소자의 형상에 따라 달라질 수 있다.
일 실시예에서 복수의 마스크 패턴(MSP)은 베이스 기판(110)에 형성된 복수의 돌출부(120)와 비중첩하며, 복수의 돌출부(120) 사이에 각각 배치될 수 있다. 복수의 마스크 패턴(MSP)은 돌출부(120)의 각 꼭지점에 인접하여 배치되어 돌출부(120)의 평면 형상과 유사하게 배치될 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 복수의 마스크 패턴(MSP)은 육각형 형상의 돌출부(120)의 6개의 꼭지점에 인접하여 배치됨으로써, 복수의 마스크 패턴(MSP)의 중심을 연결한 선이 육각형으로 이루어질 수 있다. 복수의 마스크 패턴(MSP)의 배치가 육각형으로 이루어지면 마스크 패턴(MSP)의 패턴 마진을 확보하면서 마스크 패턴(MSP)의 개수를 최대화시킬 수 있다. 후속 공정에서 마스크 패턴(MSP)과 중첩되는 영역의 반도체 구조물(200)이 발광 소자로 형성되므로, 한정된 베이스 기판(110) 상에서 최대 개수로 발광 소자를 확보할 수 있다. 그러나, 복수의 마스크 패턴(MSP)은 이에 제한되지 않으며, 복수의 돌출부(120)와 비중첩하는 베이스 기판(110)의 로드 영역(125)에 배치된다면 돌출부(120)의 평면 형상과 무관하게 배치될 수 있다.
반도체 구조물(200)이 형성된 베이스 기판(110) 상의 대부분에 개구부(OP)가 배치될 수 있다. 개구부(OP)는 하부의 반도체 구조물(200)의 전극 물질층(240)을 노출하는 영역일 수 있다. 개구부(OP)는 베이스 기판(110)의 복수의 돌출부(120)와 중첩하고 로드 영역(125)의 일부와 중첩하여 배치될 수 있다.
다음, 도 12를 참조하면, 마스크 패턴(MSP)을 이용하여 상기 복수의 돌출부(120) 및 일부 로드 영역(125)과 중첩하는 상기 반도체 구조물(200)을 제거하여 소자 로드(270)를 형성한다.(S500)
반도체 구조물(200)은 통상적인 방법에 의해 식각될 수 있다. 예를 들어, 반도체 구조물(200)은 마스크 패턴(MSP)을 따라 하부의 베이스 기판(110)에 수직한 방향으로 식각하는 방법에 의해 식각될 수 있다.
예를 들어, 반도체 구조물(200)을 식각하는 공정은 건식 식각법, 습식 식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 반도체 구조물(200)의 식각은 건식 식각법과 습식 식각법을 혼용하여 이루어질 수 있다. 예를 들어, 먼저 건식 식각법에 의해 깊이 방향의 식각을 한 후, 등방성 식각인 습식 식각법을 통해 식각된 측벽이 표면과 수직한 평면에 놓이도록 할 수 있다.
반도체 구조물(200)을 제거하는 공정에서 하부의 버퍼층(130)은 식각되지 않도록 한다. 소자 로드(270) 상부에 남아있는 마스크 패턴(MSP)은 스트립하여 제거한다. 이로써, 소자 로드(270)는 베이스 기판(110)의 로드 영역(125)과 중첩하여 형성될 수 있다.
다음, 도 13을 참조하면, 소자 로드(270)의 외면을 둘러싸는 절연막(290)을 형성한다.(S600)
베이스 기판(110) 상에 서로 이격되어 형성된 소자 로드(270)의 외면을 둘러싸는 절연 물질층(280)을 형성한다. 절연 물질층(280)은 후속 공정에서 일부 식각되어 절연막(290)을 형성할 수 있다. 절연 물질층(280)은 버퍼층(130)의 상면 및 소자 로드(270)의 외면을 둘러싸도록 배치될 수 있다. 이에 따라, 절연 물질층(280)은 소자 로드(270)의 제1 반도체 물질층(210), 발광 물질층(220), 제2 반도체 물질층(230) 및 전극 물질층(240)의 외면을 둘러싸도록 배치될 수 있다.
절연 물질층(280)은 수직 식각된 소자 로드(270)의 외면에 절연 물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다. 예시적인 실시예에서, 절연 물질층(280)은 원자층 증착법(Atomic layer deposition, ALD)으로 형성될 수 있다. 절연 물질층(280)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3) 또는 질화 알루미늄(AlN) 중 어느 하나로 형성될 수 있다.
이어, 도 14를 참조하면, 절연 물질층(280)을 일부 제거하여 절연막(290)을 형성한다. 절연 물질층(280)을 식각하는 공정은 베이스 기판(110) 전면에 걸쳐 수행될 수 있다. 이에 따라, 절연 물질층(280)은 소자 로드(270)의 상면 및 소자 로드(270)들이 서로 이격된 영역에 배치된 부분이 식각되어 제거될 수 있다. 절연 물질층(280)을 일부 제거하는 식각 공정은 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다. 이 식각 공정에 의해 절연 물질층(280)이 부분적으로 제거되고, 전극 물질층(240)의 상면 및 버퍼층(130)의 일부가 노출될 수 있다. 이를 통해 절연 물질층(280)은 절연막(290)을 형성할 수 있다.
마지막으로, 도 15에 도시된 바와 같이, 소자 로드(270)를 상기 버퍼층(130)으로부터 분리시킨다.(S700) 절연막(290)이 형성된 소자 로드(270)는 버퍼층(130)이 형성된 베이스 기판(110)으로부터 분리되어 발광 소자(30)로 제조될 수 있다.
이상에서 설명한 공정을 통해 일 실시예에 따른 발광 소자(30)를 제조할 수 있다. 이렇게 제조된 발광 소자(30)는 제1 전극(21)과 제2 전극(22) 사이에 배치되어 표시 장치(10)를 제조할 수 있다.
전술한 일 실시예에 따른 발광 소자의 제조 방법은 복수의 돌출부(120)와 비중첩하는 로드 영역(125)에 성장된 반도체 구조물(200)을 발광 소자(30)로 제조할 수 있다. 복수의 돌출부(120)와 중첩되는 영역 특히 복수의 돌출부(120)의 피크에는 전위 결함의 밀도가 매우 높기 때문에 상대적으로 전위 결함의 밀도가 낮은 로드 영역(125)에서 발광 소자(30)를 제조할 수 있다. 따라서, 제조된 발광 소자(30)의 전위 결함을 최소화하여 발광 소자(30)의 발광 불량 및 누설 전류를 저감하여 발광 효율을 향상시킬 수 있다.
다른 실시예에 따른 발광 소자(30)의 제조 방법은 소자 로드(270)가 베이스 기판(110)에 형성된 복수의 돌출부(120)와 적어도 부분적으로 중첩할 수도 있다. 이하, 다른 도면들을 참고하여 다른 일 실시예에 따른 발광 소자(30)의 제조 방법을 설명하기로 한다. 하기에서는 전술한 도 6 내지 도 15와 동일한 공정에 대해서는 설명을 생략하고 차이가 있는 공정에 대해서 도시하고 설명하기로 한다.
도 16은 다른 실시예에 따른 발광 소자의 제조 공정을 나타낸 단면도이다. 도 17은 다른 실시예에 따른 발광 소자의 제조 공정을 나타낸 평면도이다.
도 16 및 도 17을 참조하면, 반도체 구조물(200) 상에 복수의 돌출부(120) 및 로드 영역(125)과 중첩하는 개구부(OP)를 형성하고 로드 영역(125)과 중첩하는 복수의 마스크 패턴(MSP)을 형성한다. 전술한 실시예와 달리, 복수의 마스크 패턴(MSP)은 로드 영역(125)과 중첩할 뿐만 아니라 적어도 일부의 복수의 돌출부(120)와 중첩하여 배치될 수 있다.
전술한 바와 같이, 복수의 돌출부(120)들의 최상단에 배치된 피크(peak)에는 전위 결함이 높은 밀도로 형성되고 그 외 영역에는 전위 결함이 상대적으로 낮은 밀도로 형성될 수 있다. 즉, 복수의 돌출부(120) 중에서도 피크에 인접한 영역에는 전위 결함이 높은 밀도로 형성되고, 피크와 멀어질수록 전위 결함의 밀도가 점점 낮아지게 된다. 따라서, 다른 실시예에서는 복수의 마스크 패턴(MSP)이 복수의 돌출부(120)와 적어도 일부 중첩하여 배치될 수 있다.
마스크 패턴(MSP)과 돌출부(120)가 적어도 부분적으로 중첩할 수 있다. 마스크 패턴(MSP)은 돌출부(120)의 평면 형상 중 적어도 일변에 중첩하여 배치될 수 있다. 예시적인 실시예에서 육각형의 평면 형상을 가진 돌출부(120)의 3개의 변에 마스크 패턴(MSP)이 각각 중첩될 수 있다. 일 실시예에서 돌출부(120)와 중첩하는 마스크 패턴(MSP)의 평면 면적은 50%이하일 수 있다. 돌출부(120)와 중첩하는 마스크 패턴(MSP)의 평면 면적이 커질수록 돌출부(120)의 피크에 가까워지기 때문에 제조되는 발광 소자에 전위 결함이 다수 포함될 수 있다. 본 실시예에서는 돌출부(120)와 중첩하는 마스크 패턴(MSP)의 평면 면적은 50% 이하로 형성할 수 있다. 결과적으로, 마스크 패턴(MSP)에 의해 형성되는 소자 로드의 평면 면적 중 돌출부(120)와 중첩하는 면적은 50% 이하로 형성할 수 있다. 따라서, 소자 로드로 제조되는 발광 소자의 전위 결함을 최소화할 수 있다.
도 18은 일 실시예에 따른 발광 소자 어레이 기판을 나타낸 사시도이다.
전술한 도 14와 함께 도 18을 참조하면, 일 실시예에 따른 발광 소자 어레이 기판(300)은 베이스 기판(110), 베이스 기판(110) 상에 배치된 버퍼층(130), 상기 버퍼층(130) 상에 배치된 복수의 소자 로드(270), 및 복수의 소자 로드(270)의 외면을 둘러싸는 절연막(290)을 포함할 수 있다.
발광 소자 어레이 기판(300)은 복수의 소자 로드(270)를 분리하기 전의 발광 소자를 형성하기 위한 기판일 수 있다. 베이스 기판(110)은 복수의 돌출부(120)와 로드 영역(125)을 포함할 수 있다. 복수의 소자 로드(270)는 로드 영역(125)과 중첩하며 복수의 돌출부(120)와 비중첩할 수 있다. 다른 실시예에서 복수의 소자 로드(270)는 로드 영역(125)과 중첩하며 복수의 돌출부(120)와 적어도 일부가 중첩할 수도 있다.
일 실시예에서 복수의 소자 로드(270)는 전위 결함의 밀도가 높은 복수의 돌출부(120)와 비중첩하여 배치됨으로써, 소자 로드(270)의 전위 결함을 최소화할 수 있다. 따라서, 발광 소자 어레이 기판(300)으로 제조되는 발광 소자(30)의 전위 결함을 최소화하여 발광 소자(30)의 발광 불량 및 누설 전류를 저감하여 발광 효율을 향상시킬 수 있다.
도 19는 제조예에 따른 발광 소자 어레이 기판의 음극선 발광 팬크로마틱 이미지이다.
일 제조예에 따라 제조된 발광 소자 어레이 기판은 복수의 돌출부의 배치와 상관없이 소자 로드들을 성장시켜 제조하였다. 발광 소자 어레이 기판을 음극선 발광(Cathodoluminescence)시킨 후 전자현미경(SEM)으로 관찰한 팬크로마틱 이미지(panchromatic image)를 도 19에 나타내었다. 도 19에서 빨간색 점선으로 표시된 원들은 복수의 돌출부가 배치된 영역들이고, 검은색 점들은 발광하지 않는 소자 로드들이며, 나머지 밝게 나타나는 부분은 발광하는 소자 로드들이다.
도 19를 참조하면, 발광하지 않는 소자 로드들이 배치된 영역은 복수의 돌출부가 배치된 영역과 다수 중첩되는 것으로 나타났다. 이를 통해, 복수의 돌출부와 중첩되는 소자 로드들은 전위 결함에 의한 불량이 다수 발생하는 것을 알 수 있다. 특히, 복수의 돌출부의 피크와 중첩되는 소자 로드들의 비율이 8.5%로 나타났다. 반면, 일 실시예에 따른 발광 소자 어레이 기판은 복수의 돌출부와 비중첩 또는 일부 중첩하도록 소자 로드를 배치함으로써, 복수의 돌출부의 피크와 중첩되는 소자 로드들의 비율이 0%로 나타날 수 있다.
도 20은 제조예에 따른 발광 소자 어레이 기판의 발광 이미지이다. 제조예에 따른 발광 소자 어레이 기판에 자외선(UV)을 조사하여 발광시킨 이미지를 도 20에 나타내었다.
도 20을 참조하면, 발광 소자 어레이 기판은 정상 발광하는 소자 로드들과, 깜빡거림, 부분 비발광, 전체 비발광, 매우 약한 발광 등의 결함이 있는 소자 로드들이 관찰되었다. 여기서 정상 발광한다는 것은 하나의 소자 로드에서 발광 형상이 온전한 원형을 이루는 것을 의미한다. 제조예에 따른 발광 소자 어레이 기판 전체에서 약 485개의 소자 로드들 중 정상 발광하는 소자 로드들은 약 170개로 약 35.05%를 차지하고 있다.
이를 통해, 일 실시예에 따른 발광 소자 어레이 기판은 전위 결함의 밀도가 높은 복수의 돌출부와 비중첩 또는 일부 중첩하여 소자 로드들을 배치함으로써, 발광 소자 어레이 기판에서 정상 발광하는 소자 로드들이 차지하는 비율이 적어도 35% 이상일 수 있음을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 베이스 기판 120: 돌출부
125: 로드 영역 130: 버퍼층
200: 반도체 구조물 210: 제1 반도체 물질층
220: 발광 물질층 230: 제2 반도체 물질층
240: 전극 물질층 270: 소자 로드
290: 절연막 MSP: 마스크 패턴

Claims (20)

  1. 복수의 돌출부 및 상기 복수의 돌출부를 제외한 나머지 영역인 로드 영역을 포함하는 베이스 기판을 형성하는 단계;
    상기 베이스 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 제1 반도체 물질층, 발광 물질층 및 제2 반도체 물질층을 포함하는 반도체 구조물을 형성하는 단계;
    상기 반도체 구조물 상에 상기 로드 영역과 중첩하는 복수의 마스크 패턴을 형성하는 단계;
    상기 복수의 마스크 패턴을 이용하여 상기 복수의 돌출부와 중첩하는 상기 반도체 구조물을 제거하여 소자 로드를 형성하는 단계;
    상기 소자 로드의 외면을 둘러싸는 절연막을 형성하는 단계; 및
    상기 버퍼층으로부터 상기 소자 로드를 분리시키는 단계를 포함하는 발광 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 복수의 돌출부는 서로 이격 배치되고, 상기 로드 영역은 상기 복수의 돌출부 사이에서 연속적으로 배치되는 발광 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 복수의 돌출부는 도트형으로 형성되고, 상기 로드 영역은 메시형으로 형성되는 발광 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 복수의 돌출부는 원뿔 또는 다각뿔 형상으로 형성되는 발광 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 복수의 소자 로드를 분리시키기 이전에, 상기 복수의 소자 로드는 상기 로드 영역과 중첩하고 상기 복수의 돌출부와 비중첩하도록 형성되는 발광 소자의 제조 방법.
  6. 제5 항에 있어서,
    상기 복수의 소자 로드는 상기 복수의 돌출부의 평면 형상의 꼭지점에 인접하도록 형성하는 발광 소자의 제조 방법.
  7. 제1 항에 있어서,
    상기 복수의 소자 로드는 상기 복수의 돌출부와 적어도 일부가 중첩하는 발광 소자의 제조 방법.
  8. 제7 항에 있어서,
    상기 복수의 소자 로드는 상기 복수의 돌출부의 평면 형상의 적어도 일변에 중첩하도록 형성하는 발광 소자의 제조 방법.
  9. 제1 항에 있어서,
    상기 반도체 구조물을 형성하는 단계는, 상기 버퍼층 상에 상기 제1 반도체 물질층을 형성하고, 상기 제1 반도체 물질층 상에 상기 발광 물질층을 형성하고, 상기 발광 물질층 상에 상기 제2 반도체 물질층을 형성하는 발광 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 반도체 구조물을 형성하는 단계에서, 상기 버퍼층과 상기 제1 반도체 물질층 사이에 전극 물질층을 형성하는 단계 또는 상기 제2 반도체 물질층 상에 전극 물질층을 형성하는 단계를 더 포함하는 발광 소자의 제조 방법.
  11. 복수의 돌출부 및 상기 복수의 돌출부를 제외한 나머지 영역인 로드 영역을 포함하는 베이스 기판;
    상기 베이스 기판 상에 배치되는 버퍼층;
    상기 버퍼층 상에 서로 이격하여 배치되며, 상기 로드 영역과 중첩하는 제1 반도체 물질층, 발광 물질층, 제2 반도체 물질층 및 전극 물질층을 포함하는 복수의 소자 로드; 및
    상기 복수의 소자 로드 각각의 외면을 둘러싸는 절연막을 포함하는 발광 소자 어레이 기판.
  12. 제11 항에 있어서,
    상기 복수의 소자 로드는 상기 복수의 돌출부와 비중첩하는 발광 소자 어레이 기판.
  13. 제12 항에 있어서,
    상기 복수의 소자 로드는 상기 복수의 돌출부의 평면 형상의 꼭지점에 인접하는 발광 소자 어레이 기판.
  14. 제11 항에 있어서,
    상기 복수의 소자 로드는 적어도 일부가 상기 복수의 돌출부와 중첩하는 발광 소자 어레이 기판.
  15. 제14 항에 있어서,
    상기 복수의 돌출부 중 어느 하나와 중첩하는 상기 복수의 소자 로드 중 어느 하나의 평면 면적은 50% 이하인 발광 소자 어레이 기판.
  16. 제14 항에 있어서,
    상기 복수의 소자 로드는 상기 복수의 돌출부의 평면 형상의 적어도 일변에 중첩하는 발광 소자 어레이 기판.
  17. 제11 항에 있어서,
    상기 발광 소자 어레이 기판에 자외선을 조사하여 상기 복수의 소자 로드를 발광시켰을 때, 정상 발광하는 상기 복수의 소자 로드의 비율은 35% 이상인 발광 소자 어레이 기판.
  18. 제11 항에 있어서,
    상기 복수의 돌출부는 원뿔 또는 다각뿔 형상으로 형성되는 발광 소자 어레이 기판.
  19. 제11 항에 있어서,
    상기 복수의 소자 로드 각각은 상기 제1 반도체 물질층, 상기 제1 반도체 물질층 상에 배치된 상기 발광 물질층, 및 상기 발광 물질층 상에 배치된 상기 제2 반도체 물질층을 포함하는 발광 소자 어레이 기판.
  20. 기판 상에 일 방향으로 연장되어 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 절연층;
    상기 절연층 상에 배치되며, 상기 제1 전극 및 상기 제2 전극 사이에 배치된 복수의 발광 소자; 및
    상기 복수의 발광 소자의 일 단부에 컨택하는 제1 접촉 전극 및 상기 복수의 발광 소자의 타 단부에 컨택하는 제2 접촉 전극을 포함하며,
    상기 복수의 발광 소자에 자외선을 조사하여 상기 복수의 발광 소자를 발광시켰을 때, 정상 발광하는 상기 복수의 발광 소자의 비율은 35% 이상인 표시 장치.
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