KR102662566B1 - 표시 장치 - Google Patents

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Abstract

본 명세서의 실시예는, 기판 상의 제1 버퍼층, 제1 버퍼층 상에 배치되며 폴리-실리콘을 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 게이트 전극 상의 제1 층간 절연층, 제1 층간 절연층 상의 제2 버퍼층, 제2 버퍼층 상에 배치되며 산화물 반도체를 포함하는 제2 반도체 패턴, 제2 반도체 패턴 상의 제2 소스 전극 및 제2 드레인 전극, 및 제2 게이트 절연층을 사이에 두고 상기 제2 소스 전극 및 상기 제2 드레인 전극과 중첩하는 제2 게이트 전극을 포함하는 제2 박막 트랜지스터, 그리고 제1 버퍼층 상에 배치되며 제1 반도체 패턴과 동일한 물질로 이루어진 제1 스토리지 전극, 제1 게이트 절연층을 사이에 두고 제1 스토리지 전극과 중첩하며 제1 게이트 전극과 동일한 물질로 이루어진 제2 스토리지 전극, 제2 버퍼층 및 상기 제1 층간 절연층을 사이에 두고 제2 스토리지 전극과 중첩하며 제2 반도체 패턴과 동일한 물질로 이루어진 제3 스토리지 전극, 및 제2 게이트 절연층을 사이에 두고 제3 스토리지 전극과 중첩하며 제2 게이트 전극과 동일한 물질로 이루어진 제4 스토리지 전극을 포함하는 스토리지 커패시터를 포함하는 표시 장치를 제공한다.

Description

표시 장치{DISPLAY APPARATUS}
본 명세서는 서로 다른 반도체를 포함하는 복수의 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.
박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 전계발광 표시장치(Electroluminesence Display Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.
그리고, 이러한 표시장치들은 일반적으로 상호 대향하여 합착된 한 쌍의 기판과 이들 사이에 배치된 편광물질 또는 발광물질을 포함하여 구성되며, 한 쌍의 기판 중 적어도 하나는 영상이 표시되는 표시영역에 복수의 화소영역을 정의하고, 각 화소영역마다 적어도 하나의 박막트랜지스터(Thin Film Transistor)가 설치된 박막트랜지스터 어레이 기판을 포함한다.
예시적으로, 전계발광 표시 장치의 박막트랜지스터 어레이 기판은, 각 화소영역마다 발광소자에 구동전류를 공급하는 구동 박막트랜지스터 및 구동 박막트랜지스터에 게이트신호를 공급하는 스위칭 박막트랜지스터를 포함한다.
한편, 이러한 표시 장치의 박막트랜지스터 어레이 기판에 있어서, 구동 박막트랜지스터는 계조 표현에 유리하도록 설계되어야 하며, 스위칭 박막트랜지스터는 온/오프 율(On/Off Ratio)이 양호하도록 설계되어야 한다. 이것은 구동 박막트랜지스터는 전압 변화량에 대한 전류 변화량이 적을수록 계조 표현에 유리하고, 스위칭 박막트랜지스터는 온-오프(On-Off)가 빨라야 하기 때문이다.
그런데, 일반적인 표시 장치에 있어서, 동일 기판에 구현된 동일한 반도체 물질을 포함한 구동 박막트랜지스터와 스위칭 박막트랜지스터는 동일한 특성을 가지게 된다. 결국, 종래의 박막트랜지스터 어레이 기판 구조 및 이를 포함하는 표시 장치의 구조로는 박막 트랜지스터의 특성에 따라, 구동 박막트랜지스터와 스위칭 박막 트랜지스터의 특성을 다르게 설계하는 것이 불가능하다.
또한, 동일한 사이즈의 표시 영역에서 고해상도가 요구되고 있기에, 하나의 영상이 표시되는 표시 영역에 각 화소 영역은 점점 더 줄어 들고 있다. 이와 같이, 작아진 각 화소 영역에 스토리지 커패시터 및 서로 다른 반도체를 가지는 복수의 트랜지스터를 설계하기에는 어려움이 있다.
표시 장치가 고해상도가 될 수록, 각 화소 영역의 면적은 줄어들게 된다. 따라서, 작아진 각 서브 픽셀 영역내에 고용량의 스토리지 커패시터 및 복수의 트랜지스터를 설계하기에는 어려움이 있다. 하지만, 본 명세서의 실시예에 다른 표시 장치에서는, 제1 반도체 패턴과 같이 동일한 층 상에 형성된 제1 스토리지 전극과 제1 게이트 전극과 같이 동일한 층 상에 형성된 제2 스토리지 전극이 중첩하여 제1 스토리지 커패시터(C1)를 형성할 수 있다. 그리고, 제2 스토리지 전극과 제2 반도체 패턴과 같이 동일한 층 상에 형성된 제3 스토리지 전극이 중첩하여 제2 스토리지 커패시터(C2)를 더 형성할 수 있다. 또한, 제3 스토리지 전극과 제2 게이트 전극과 같이 동일한 층 상에 형성된 제4 스토리지 전극이 중첩하여 제3 스토리지 커패시터(C3)를 더 형성할 수 있다. 그리고, 제4 스토리지 전극과 보조 전극(610)과 같이 동일한 층 상에 형성된 제5 스토리지 전극이 중첩하여 제4 스토리지 커패시터(C4)를 더 형성할 수 있다. 따라서, 고용량의 스토리지 커패시터가 필요한 고해상도의 표시 장치에서, 제한된 각 서브 픽셀 영역내에 스토리지 커패시터 및 복수의 트랜지스터를 효과적으로 설계할 수 있는 이점이 있다.
상기 목적을 달성하기 위하여, 본 명세서의 실시예에 따른 표시 장치는, 기판 상의 제1 버퍼층, 제1 버퍼층 상에 배치되며 폴리-실리콘을 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 게이트 전극 상의 제1 층간 절연층, 제1 층간 절연층 상의 제2 버퍼층, 제2 버퍼층 상에 배치되며 산화물 반도체를 포함하는 제2 반도체 패턴, 제2 반도체 패턴 상의 제2 소스 전극 및 제2 드레인 전극, 및 제2 게이트 절연층을 사이에 두고 상기 제2 소스 전극 및 상기 제2 드레인 전극과 중첩하는 제2 게이트 전극을 포함하는 제2 박막 트랜지스터, 그리고 제1 버퍼층 상에 배치되며 제1 반도체 패턴과 동일한 물질로 이루어진 제1 스토리지 전극, 제1 게이트 절연층을 사이에 두고 제1 스토리지 전극과 중첩하며 제1 게이트 전극과 동일한 물질로 이루어진 제2 스토리지 전극, 제2 버퍼층 및 제1 층간 절연층을 사이에 두고 제2 스토리지 전극과 중첩하며 제2 반도체 패턴과 동일한 물질로 이루어진 제3 스토리지 전극, 및 제2 게이트 절연층을 사이에 두고 제3 스토리지 전극과 중첩하며 제2 게이트 전극과 동일한 물질로 이루어진 제4 스토리지 전극을 포함하는 스토리지 커패시터를 포함할 수 있다.
본 명세서의 다른 실시예에 따른 표시 장치는, 제1 반도체를 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 게이트 전극 상의 제1 층간 절연층, 제1 층간 절연층상에 배치되며 제1 반도체와 다른 제2 반도체를 포함하는 제2 반도체 패턴, 제2 반도체 패턴 상의 제2 소스 전극 및 제2 드레인 전극, 및 제2 게이트 절연층을 사이에 두고 제2 소스 전극 및 제2 드레인 전극과 중첩하는 제2 게이트 전극을 포함하는 제2 박막 트랜지스터, 그리고 제1 버퍼층 상에 배치되며 제1 반도체 패턴과 동일한 물질로 이루어진 제1 스토리지 전극, 제1 게이트 절연층을 사이에 두고 제1 스토리지 전극과 중첩하며 제1 게이트 전극과 동일한 물질로 이루어진 제2 스토리지 전극, 제2 버퍼층 및 제1 층간 절연층을 사이에 두고 제2 스토리지 전극과 중첩하며 제2 반도체 패턴과 동일한 물질로 이루어진 제3 스토리지 전극, 및 제2 게이트 절연층을 사이에 두고 제3 스토리지 전극과 중첩하며 제2 게이트 전극과 동일한 물질로 이루어진 제4 스토리지 전극을 포함하는 스토리지 커패시터를 포함할 수 있다.
본 명세서의 실시예에 다른 표시 장치에서는, 제1 반도체 패턴과 같이 동일한 층 상에 형성된 제1 커패시터 전극과 제1 게이트 전극과 같이 동일한 층 상에 형성된 제2 커패시터 전극이 중첩하여 제1 스토리지 커패시터(C1)를 형성할 수 있다. 그리고, 제2 커패시터 전극과 제2 반도체 패턴과 같이 동일한 층 상에 형성된 제3 커패시터 전극이 중첩하여 제2 스토리지 커패시터(C2)를 더 형성할 수 있다. 또한, 제3 커패시터 전극과 제2 게이트 전극과 같이 동일한 층 상에 형성된 제4 커패시터 전극이 중첩하여 제3 스토리지 커패시터(C3)를 더 형성할 수 있다. 그리고, 제4 커패시터 전극과 보조 전극(610)과 같이 동일한 층 상에 형성된 제5 커패시터 전극이 중첩하여 제4 스토리지 커패시터(C4)를 더 형성할 수 있다. 따라서, 고용량의 스토리지 커패시터가 필요한 고해상도의 표시 장치에서, 제한된 각 서브 픽셀 영역내에 스토리지 커패시터 및 복수의 트랜지스터를 효과적으로 설계할 수 있는 이점이 있다.
도 1은 본 명세서의 실시예에 따른 표시장치의 개략도이다.
도 2는 도 1의 어느 한 서브 픽셀에 대한 회로도이다.
도 3a는 본 명세서의 실시예에 따른 서브 픽셀내 복수의 박막 트랜지스터 및 발광 소자의 단면도이다.
도 3b는 본 명세서의 실시예에 따른 서브 픽셀내 스토리지 커패시터의 단면도이다.
도 4a는 본 명세서의 \다른 실시예에 따른 서브 픽셀내 복수의 박막 트랜지스터 및 발광 소자의 단면도이다.
도 4b는 본 명세서의 다른 실시예에 따른 서브 픽셀내 스토리지 커패시터의 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 명세서가 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 명세서의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 명세서의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 명세서의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 명세서의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 명세서의 실시예에 따른 표시장치(100)의 개략도이다.
본 명세서의 실시예에 따른 표시장치(100)는, 도 1에 도시된 바와 같이, 표시패널(210), 게이트 드라이버(220), 데이터 드라이버(230) 및 제어부(240)를 포함한다.
표시패널(210)은 게이트 라인(GL)들, 데이터 라인(DL)들 및 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 배치된 서브픽셀(SP)를 포함한다. 서브픽셀(SP)는, 발광 소자(LED) 및 발광 소자(LED)를 구동하기 화소 구동 회로(PDC)를 포함한다. 서브픽셀(SP)의 구동에 의해 표시패널(210)에 영상이 표시된다
제어부(240)는 게이트 드라이버(220)와 데이터 드라이버(230)를 제어한다.
제어부(240)는 외부 시스템(미도시)으로부터 공급되는 동기신호와 클럭 신호를 이용하여, 게이트 드라이버(220)를 제어하기 위한 게이트 제어신호(GCS)와 데이터 드라이버(230)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(240)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(230)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터(250)를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(230)는 표시패널(210)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(230)는 제어부(240)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 게이트 라인(GL)에 게이트 펄스가 공급되는 1수평기간마다 1수평라인분의 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(220)는 쉬프트 레지스터(250)를 포함한다.
쉬프트 레지스터(250)는, 제어부(240)로부터 전송된 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스(GP)를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(210)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스(GP)는, 서브픽셀(SP)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(250)는, 1 프레임 중, 게이트 펄스(GP)가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호(Goff)를 공급한다. 이하, 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
본 명세서의 일 실시예에 따르면, 게이트 드라이버(220)는 표시패널(210)에 실장될 수 있다. 이와 같이, 게이트 드라이버(220)가 표시패널(210)에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다. 게이트 드라이버(220)는 도 3 내지 도 4에 도시된 박막 트랜지스터들(300, 400) 중 적어도 하나를 포함할 수 있다.
도 2는 본 명세서의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)의 등가회로이다.
도 2를 참조하면, 각 서브픽셀(SP)은 발광소자(ED), 제1 내지 제6 트랜지스터(T1~T6), 및 스토리지 캐패시터(Cst) 등을 포함할 수 있다.
도 2를 참조하면, 각 서브픽셀(SP)은 제2 트랜지스터(T2)의 소스 노드 또는 드레인 노드와 대응되는 제1 노드(N1)와, 제2 트랜지스터(T2)의 게이트 노드와 대응되는 제2 노드(N2)와, 제2 트랜지스터(T2)의 드레인 노드 또는 소스 노드와 대응되는 제3 노드(N3)와, 발광소자(ED)의 픽셀전극(PE)과 대응되는 제4 노드(N4) 등의 주요 노드들을 포함한다.
발광소자(ED)는 픽셀전극(PE), 발광층(EL) 및 공통전극(CE)을 포함할 수 있다. 발광층(EL)은 픽셀전극(PE)과 공통전극(CE) 사이에 위치한다. 픽셀전극(PE) 및 발광층(EL)은 각 서브픽셀(SP) 마다 배치된다. 하지만, 공통전극(CE)은 다수의 서브픽셀(SP)에 공통으로 배치될 수 있다. 공통전극(CE)에는 공통전압에 해당하는 기저전압(VSS)이 인가될 수 있다.
제1 내지 제6 트랜지스터(T1~T6) 중 제2 트랜지스터(T2)는 발광소자(ED)를 구동하는 구동 트랜지스터(DRT: Driving Transistor)이다.
제1 내지 제6 트랜지스터(T1~T6) 중 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)를 제외한 나머지 5개의 트랜지스터(T1, T3, T4, T5, T6)의 게이트 노드들에 연결되는 5가지의 게이트 라인들(GL)이 필요하다.
5가지의 게이트 라인들(GL)은 제1 내지 제3 스캔라인(SCL1, SCL2, SCL3)과 제1 및 제2 발광제어라인(EML1, EML2)을 포함할 수 있다.
제3 트랜지스터(T3)는 제1 스캔라인(SCL1)을 통해 게이트 노드에 인가된 제1 스캔신호(Scan1(n))에 따라 제2 노드(N2)와 제3 노드(N3) 간의 전기적인 연결을 제어한다.
제1 트랜지스터(T1)는 제2 스캔라인(SCL2)을 통해 게이트 노드에 인가된 제2 스캔신호(Scan2(n))에 따라 제1 노드(N1)와 데이터 전압(Vdata)을 공급하는 데이터 라인(DL) 간의 전기적인 연결을 제어한다.
제6 트랜지스터(T6)는 제3 스캔라인(SCL3)을 통해 게이트 노드에 인가된 제3 스캔신호(Scan2(n-1))에 따라 제4 노드(N4)와 초기화 전압(Vini)이 인가되는 초기화 전압 노드(NVINI) 간의 전기적인 연결을 제어한다.
제4 트랜지스터(T4)는 제1 발광제어라인(EML1)을 통해 게이트 노드에 인가된 제1 발광제어신호(EM1(n))에 따라 제1 노드(N1)와 구동 전압(VDD)이 인가되는 구동 전압 노드(NVDD) 간의 전기적인 연결을 제어한다.
제5 트랜지스터(T5)는 제2 발광제어라인(EML2)을 통해 게이트 노드에 인가된 제2 발광제어신호(EM2(n))에 따라 제3 노드(N3)와 제4 노드(N4) 간의 전기적인 연결을 제어한다.
도 2를 참조하면, 스토리지 캐패시터(Cst)는 제1 플레이트(PLT1)와 제2 플레이트(PLT2)를 포함한다. 제1 플레이트(PLT1)는 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)의 게이트 노드에 전기적으로 연결되고, 제2 플레이트(PLT2)는 DC 전압 노드에 전기적으로 연결된다. 여기서, DC 전압 노드는, 일 예로, 구동 전압 노드(NVDD)를 포함할 수 있다.
도 2를 참조하면, 스토리지 캐패시터(Cst)는 제2 노드(N2)와 구동 전압 노드(NVDD) 사이에 전기적으로 연결될 수 있다. 여기서, 제2 노드(N2)는 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)의 게이트 노드와 대응되고, 구동 전압 노드(NVDD)는 DC 전압 노드일 수 있다.
도 2를 참조하면, 제1 내지 제6 트랜지스터(T1~T6) 중 제2 트랜지스터(T2)는 P형 트랜지스터일 수 있다. 일 예로, 제1 내지 제6 트랜지스터(T1~T6) 중 제2 트랜지스터(T2)는 P형 트랜지스터이고, 나머지 제1, 제3 내지 제6 트랜지스터(T6)는 N형 트랜지스터일 수 있다. 그러나, 이에 한정되지는 않으며, 제1 내지 제6 트랜지스터(T1~T6) 중 적어도 하나의 트랜지스터는 N형 트랜지스터이고, 그 외 나머지 트랜지스터는 모두 P형 트랜지스터일 수 있다. 또는, 제1 내지 제6 트랜지스터(T1~T6) 모두 N형 트랜지스터일 수 있다
전술한 바와 같이, 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)를 P형 트랜지스터로 설계함으로써, 스토리지 캐패시터(Cst)를 제2 트랜지스터(T2)의 게이트 노드인 제2 노드(N2)와 DC 전압 노드인 구동 전압 노드(NVDD) 사이에 형성시켜줄 수 있다.
스토리지 캐패시터(Cst)의 양단 중 하나가 DC 전압 노드인 구동 전압 노드(NVDD)에 연결됨으로써, 스토리지 캐패시터(Cst)의 양단 중 다른 하나인 제2 노드(N2)의 전압 변화를 방지해줄 수 있다. 제2 노드(N2)는 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)의 게이트 노드에 해당한다.
또한, 본 명세서의 실시예들에 따르면, 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)는 동작 신뢰도와 전류 공급 성능이 무엇보다 중요하기 때문에, 동작 신뢰도와 전류 공급 성능에 유리한 P형 트랜지스터로 설계한다. 하지만, 나머지 제1, 제3 내지 제6 트랜지스터(T6)는 전류 공급 성능보다 스위칭 속도가 더욱더 중요한 트랜지스터들일 수 있다. 따라서, 제1, 제3 내지 제6 트랜지스터(T6)는 높은 캐리어 이동도로 인해 빠른 스위칭 속도를 갖는 N형 트랜지스터로 설계할 수 있다. 이에 따라, 서브픽셀(SP)의 구동 성능을 매우 향상시켜줄 수 있다.
한편, 본 명세서의 실시예들에 따른 표시장치(100)는, OLED (Organic Light Emitting Diode) 디스플레이, 퀀텀닷 (Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 명세서의 실시예들에 따른 표시장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자(ED)로서 포함할 수 있다. 본 명세서의 실시예들에 따른 표시장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷 (Quantum Dot)으로 만들어진 발광소자(ED)를 포함할 수 있다. 본 명세서의 실시예들에 따른 표시장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자(ED)로서 포함할 수 있다.
도 3a는 본 명세서의 실시예에 따른 표시 장치의서브 픽셀내 복수의 박막 트랜지스터 및 발광 소자를 나타내는 단면도이다. 그리고, 도 3b는 본 명세서의 실시예에 따른 표시 장치의 서브 픽셀내 스토리지 커패시터를 나타내는 단면도이다. 도 3a 및 도 3b를 참조하면, 본 명세서의 실시예에 따른 표시 장치는 기판(110), 제1 버퍼층(111), 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 제2 게이트 절연층(115), 보호층(116), 뱅크층(117), 스페이서(118), 발광 소자(500), 제1 연결전극(10), 제2 연결 전극(20), 제1 박막 트랜지스터(300), 제2 박막 트랜지스터(400), 및 스토리지 커패시터(700)을 포함할 수 있다.
그리고, 제1 박막 트랜지스터(300)는 제1 반도체 패턴(310), 제1 소스 전극(320), 제1 드레인 전극(330), 및 제1 게이트 전극(340)을 포함할 수 있다. 그리고, 제2 박막 트랜지스터(400)는 제2 반도체 패턴(410), 제2 소스 전극(420), 제2 드레인 전극(430), 및 제2 게이트 전극(440)을 포함할 수 있다. 또한. 스토리지 커패시터(700)는 제1 스토리지 전극(710), 제2 스토리지 전극(720), 제3 스토리지 전극(730), 및 제4 스토리지 전극(740)을 포함할 수 있다.
그리고, 발광 소자(500)는 제1 전극(510), 발광 구조물(520), 및 제2 전극(530)을 포함할 수 있다.
도 3a를 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치는 기판(110)을 포함할 수 있다. 기판(110)은 서브 픽셀(SP)가 배치되는 표시 영역과 상기 표시 영역에 인접하여 배치된 비 표시 영역을 포함할 수 있다. 기판(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 기판(110)은 유리 또는 플라스틱을 포함할 수 있다. 도 3에서는, 기판(110)을 단일층 구조로 표현되어 있으나, 이에 한정되지는 않는다. 예를 들면, 기판(110)은 다중층 구조일 수 있다. 기판(110)은 제 1 기판층과 제 2 기판층 사이에 무기 절연층이 위치하는 구조일 수 있다. 제 2 기판층은 제 1 기판층과 동일한 물질을 포함할 수 있다. 예를 들어, 제 1 기판층과 제 2 기판층은 플라스틱을 포함할 수 있다. 무기 절연층은 절연성 물질을 포함할 수 있다. 예를 들어, 제1 기판층 및 제2 기판층은 폴리이미드(PI)로 이루어질 수도 있다. 그리고, 무기 절연층은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 예를 들어, 이산화 규소(Silica or Silicon Dioxide: SiO2) 물질로 무기 절연층을 형성할 수 있다.
이와 같이, 폴리이미드(PI)로 이루어진 제1 기판층과 제2 기판층 사이에 무기 절연층을 형성함으로써, 하부에 배치된 제1 기판층에 차지(charge)되는 전하를 차단하여 제품의 신뢰성을 향상시킬 수 있다. 또한, 2개의 폴리이미드(PI)사이에 무기 절연층을 형성해줌으로써, 수분성분이 하부의 제1 기판층을 통과하여 박막 트랜지스터에 침투하는 것을 차단하여 표시 장치의 신뢰성을 향상시킬 수 있다.
기판(110)은 게이트 라인들(GL) 및 데이터 라인들(DL)에 의해 정의된 화소들(PA)을 포함할 수 있다. 각 서브 픽셀(SP) 내에는 제1 박막 트랜지스터(300), 제2 박막 트랜지스터(400), 및 발광 소자(500)가 위치할 수 있다. 각 발광 소자(500)는 제1 박막 트랜지스터(300)와 전기적으로 연결되어, 특정한 색을 나타내는 빛을 방출할 수 있다. 다른 예로는, 각 발광 소자(500)는 제2 박막 트랜지스터(400)와 전기적으로 연결되어, 특정한 색을 나타내는 빛을 방출할 수 있다.
도 3a를 참조하면, 기판(110) 상에 제1 버퍼층(111)이 형성될 수 있다. 제1 버퍼층(111)은 화소 회로의 형성 공정에서 기판(110)에 의한 오염을 방지할 수 있다. 예를 들어, 제1 버퍼층(111)은 기판(110)과 각 서브 픽셀(SP)의 제 1 반도체 패턴(310) 사이에 형성될 수 있다. 재1 버퍼층(111)은 절연성 물질을 포함할 수 있다. 예를 들어, 제1 버퍼층(111)은 실리콘 산화물계(SiOx) 물질층 및 실리콘 질화물계(SiNx) 물질층을 포함할 수 있다. 제1 버퍼층(111)은 다중층 구조일 수 있다. 예를 들어, 제1 버퍼층(111)은 제 1 버퍼 하부층 및 제 1 버퍼 상부층을 포함할 수 있다.
기판(110) 상에 제1 버퍼 하부층이 배치되며, 제1 버퍼 하부층 상에 제1 버퍼 상부층이 배치될 수 있다. 제1 버퍼 하부층은 실리콘 질화물(SiNx)계 물질층과 실리콘 산화물계 물질층(SiOx)으로 이루어진 다중층으로 형성될 수 있다. 예를 들어, 제1 버퍼 하부층은 실리콘 산화물(SiOx)층과 실리콘 질화물(SiNx)층이 교번으로 형성된 다중층으로 형성될 수 있다.
그리고, 제1 버퍼 상부층(112)은 실리콘 산화물(SiOx)계 물질로 이루어진 단일층으로 형성될 수 있다. 예를 들어, 제1 버퍼 상부층(112)은 이산화 규소(SiO2) 물질로 이루어진 단일층으로 형성될 수 있다.
도 3a를 참조하면, 제 1 반도체 패턴(310)은 제1 버퍼층(111) 상에 위치할 수 있다. 제 1 반도체 패턴(310)은 반도체 물질을 포함할 수 있다. 예를 들어, 제 1 반도체 패턴(310)은 다결정 반도체 물질인 폴리-실리콘(Poly-Si)을 포함할 수 있다. 예를 들어, 제 1 반도체 패턴(310)은 저온 폴리-실리콘(Low Temperature Poly-Si; LTPS)을 포함할 수 있다.
그리고, 도 3b를 참조하면, 제1 버퍼층(111) 상에 제1 스토리지 전극(710)이 형성될 수 있다. 제1 스토리지 전극(710)과 제1 반도체 패턴(310)은 동일한 물질로 이루어지며, 동일한 층 상에 배치될 수 있다.
제1 스토리지 전극(710), 제 1 반도체 패턴(310), 및 제1 버퍼층(111) 상에 제 1 게이트 절연층(112)이 형성될 수 있다. 제 1 게이트 절연층(112)은 절연성 물질을 포함할 수 있다. 예를 들어, 제 1 게이트 절연층(112)은 실리콘 산화물계(SiOx) 물질을 포함할 수 있다. 예를 들어, 실리콘 산화물계(SiOx) 물질 중 이산화 규소(SiO2)를 포함할 수 있다. 그러나, 이에 한정되지는 않으며, 제1 게이트 절연층(112)은 실리콘 질화물계(SiNx) 물질을 포함할 수 있다. 또는, 제1 게이트 절연층(112)은 실리콘 질화물(SiNx)계 물질층과 실리콘 산화물계 물질층(SiOx)으로 이루어진 다중층으로 형성될 수 있다.
도 3a를 참조하면, 제1 게이트 절연층(112) 상에 제1 박막 트랜지스터(300)의 제 1 게이트 전극(340)이 형성될 수 있다. 제 1 게이트 전극(340)은 제1 게이트 절연층(112)을 사이에 두고서 제 1 반도체 패턴(310)과 중첩할 수 있다. 제 1 게이트 전극(340)은 제 1 게이트 절연층(112)에 의해 제 1 반도체 패턴(310)과 절연될 수 있다. 제 1 게이트 전극(340)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 게이트 전극(340)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)과 같은 금속 또는 이들의 합금을 포함할 수 있다. 또한, 제1 게이트 전극(340)은 금속 또는 합금 물질으로 이루어진 단일층 또는 이들의 다중층으로 구성될 수 있다.
그리고, 도 3b를 참조하면, 제1 게이트 절연층(112) 상에 제2 스토리지 전극(720)이 형성될 수 있다. 제2 스토리지 전극(720)은 제1 게이트 절연층(112)을 사이에 두고 제1 스토리지 전극(710)과 중첩할 수 있다. 제2 스토리지 전극(720)과 제1 스토리지 전극(710)이 중첩하여 제1 스토리지 커패시터(C1)를 형성할 수 있다. 제2 스토리지 전극(720)은 제 1 게이트 전극(340)과 동일한 물질로 이루어지며, 동일한 층 상에 배치될 수 있다. 그리고, 제2 스토리지 전극(720)은 제 1 게이트 전극(340)과 동일한 적층 구조를 가질 수 있다.
제2 스토리지 전극(720), 제1 게이트 전극(340), 및 제1 게이트 절연층(112) 상에 제1 층간 절연층(113)이 형성될 수 있다. 제1 층간 절연층(113)은 절연성 물질을 포함할 수 있다. 제1 층간 절연층(113)은 제1 게이트 절연층(112)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연층(112)이 실리콘 산화물계 물질(SiOx)을 포함하는 경우, 제1 층간 절연층(113)은 실리콘 질화물계 물질(SiNx)을 포함할 수 있다. 그러나, 이에 한정되지는 않으며, 제1 층간 절연층(113)은 실리콘 질화물(SiNx)계 물질층과 실리콘 산화물계 물질층(SiOx)으로 이루어진 다중층으로 형성될 수 있다.
제1 층간 절연층(113) 상에 제2 버퍼층(114)이 형성될 수 있다. 제2 버퍼층(114)은 실리콘 질화물(SiNx)계 물질층과 실리콘 산화물계 물질층(SiOx)으로 이루어진 다중층으로 형성될 수 있다. 제2 버퍼층(114)은 실리콘 산화물(SiOx)과 실리콘 질화물(SiNx)이 교번으로 형성된 다중층으로 형성될 수 있다. 제2 버퍼층(114)이 다중층으로 형성되는 경우, 제2 박막 트랜지스터(400)의 제2 반도체 패턴 (410) 및 스토리지 커패시터(700)의 제3 스토리지 전극(730)과 접촉하는 최상부층은 실리콘 산화물(SiOx)층일수 있다. 그러나, 이에 한정되지는 않으며, 제2 버퍼층(114)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)의 단일층으로 형성될 수도 있다.
도 3a를 참조하면, 제2 버퍼층(114) 상에 제2 박막 트랜지스터(400)의 제2 반도체 패턴(410)이 형성될 수 있다. 제2 박막 트랜지스터(400)의 제 2 반도체 패턴(410)은 제1 박막 트랜지스터(300)의 제 1 반도체 패턴(310)과 다른 물질을 포함할 수 있다. 제 2 반도체 패턴(410)은 산화물 반도체를 포함할 수 있다. 예를 들어, 제2 반도체 패턴(410)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, ITZO(InSnZnO)계 IGTO(InGaSnO)계, GO(GaO)계, GZTO(GaZnSnO)계 및 GZO(GaZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 명세서의 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 반도체 패턴(410)이 만들어질 수도 있다.
그리고, 도 3b를 참조하면, 제2 버퍼층(114) 상에 제3 스토리지 전극(730)이 형성될 수 있다. 제3 스토리지 전극(730)은 제2 버퍼층(114) 및 제1 층간 절연층(113)을 사이에 두고 제2 스토리지 전극(720)과 중첩할 수 있다. 제3 스토리지 전극(730)은 제2 스토리지 전극(720)과 중첩하여 제2 스토리지 커패시터(C2)를 형성할 수 있다. 제3 스토리지 전극(730)은 제2 반도체 패턴(410)과 동일한 물질로 이루어지며, 동일한 층 상에 배치될 수 있다. 그리고, 제3 스토리지 전극(730)은 제2 반도체 패턴(410)과 동일한 적층 구조로 구성될 수 있다.
도 3a를 참조하면, 제2 버퍼층(114), 제1 층간 절연층(113), 및 제1 게이트 절연층(112)을 식각하여 제1 박막 트랜지스터(300)의 제1 반도체 패턴(310)을 노출하는 컨택홀을 형성할 수 있다.
그리고, 도 3b를 참조하면, 제2 버퍼층(114), 제1 층간 절연층(113), 및 제1 게이트 절연층(112)을 식각하여 제1 스토리지 전극(710)을 노출하는 컨택홀을 형성할 수 있다. 또한, 제2 버퍼층(114) 및 제1 층간 절연층(113)을 식각하여 제2 스토리지 전극(720)을 노출하는 컨택홀을 형성할 수 있다.
도 3a를 참조하면, 제2 버퍼층(114) 및 제 2 반도체 패턴(410) 상에 제1 소스 전극(320), 제1 드레인 전극(330), 제2 소스 전극(420), 및 제2 드레인 전극(430)이 형성될 수 있다.
제 2 박막 트랜지스터(400)의 제2 소스 전극(420) 및 제 2 드레인 전극(430)은 제 2 반도체 패턴(410)과 연결될 수 있다. 제2 소스 전극(420)은 제2 반도체 패턴(410)의 일측과 중첩할 수 있다. 그리고, 제2 드레인 전극(430)은 제2 반도체 패턴(410)의 타측과 중첩할 수 있다. 예를 들어, 제2 소스 전극(420)은 제2 반도체 패턴(410) 일측 상부면과 접촉할 수 있다. 그리고, 제2 드레인 전극(430)은 제2 반도체 패턴(410)의 타측 상부면과 접촉할 수 있다. 제2 소스 전극(420) 및 제2 드레인 전극(430)은 제2 반도체 패턴(410)의 상부면 상에서 서로 이격하도록 배치될 수 있다. 도 3과 같이, 제2 드레인 전극(430)은 제2 반도체 패턴(410)의 타측 상부면및 측면과 접촉하며 중첩될 수 있다. 제2 소스 전극(420)은 제2 반도체 패턴(410)의 일측 상부면및 측면과 접촉하며 중첩될 수 있다.
제1 박막 트랜지스터(300)의 제1 소스 전극(320) 및 제1 드레인 전극(330)은 제2 버퍼층(114), 제1 층간 절연층(113), 및 제1 게이트 절연층(112)에 형성된 컨택홀을 통하여 제1 반도체 패턴(310)과 연결될 수 있다.
제2 소스 전극(420), 제2 드레인 전극(430), 제1 소스 전극(320), 및 제1 드레인 전극(330)은 동일한 물질로 형성될 수 있으며, 동일한 적층 구조를 가질 수 있다. 그리고, 이들은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 제2 소스 전극(420), 제2 드레인 전극(430), 제1 소스 전극(320), 및 제1 드레인 전극(330)이 다중층의 구조로 형성되는 경우, 제2 소스 전극(420), 제2 드레인 전극(430), 제1 소스 전극(320), 및 제1 드레인 전극(330)은 3중층으로 형성될 수 있다. 제 2 소스 전극(420), 제2 드레인 전극(430), 제1 소스 전극(320), 및 제1 드레인 전극(330)이 3중층으로 형성되는 경우, 하부층 및 상부층은 알루미늄(Al) 금속층으로 구성될 수 있다. 그리고, 하부층 및 상부층 사이에 위치하는 중간층은 티타늄(Ti) 금속층으로 구성될 수 있다.
제2 박막 트랜지스터(400)의 제2 드레인 전극(430)과 제1 박막 트랜지스터(300)의 제1 소스 전극(320)은 서로 연결된 일체형으로 형성될 수 있다. 다른 예로는, 제2 박막 트랜지스터(400)의 제2 소스 전극(420)과 제1 박막 트랜지스터(300)의 제1 소스 전극(320)이 서로 연결된 일체형으로 형성될 수도 있다.
도 3b를 참조하면, 제2 버퍼층(114)상에 제1 연결 전극(10) 및 제2 연결 전극(20)이 형성될 수 있다. 제1 연결 전극(10)은 제2 스토리지 전극(720)과 연결될 수 있다. 제1 연결 전극(10)은 제2 버퍼층(114) 및 제1 층간 절연층(113)의 컨택홀을 통하여 노출된 제2 스토리지 전극(720)과 연결될 수 있다. 그리고, 제2 연결 전극(20)은 제3 스토리지 전극(730)의 일측과 중첩할 수 있다. 예를 들어, 제2 연결 전극(20)은 제3 스토리지 전극(730)의 일측 상부면과 접촉할 수 있다.
또한, 제2 연결 전극(20)은 제2 버퍼층(114), 제1 층간 절연층(113), 및 제1 게이트 절연층(112)에 형성된 컨택홀을 통하여 노출된 제1 스토리지 전극(710)과 연결될 수 있다. 따라서, 제2 연결전극(20)은 제3 스토리지 전극(730)과 제1 스토리지 전극(710)을 전기적으로 연결하는 역할을 할 수 있다. 그리고, 제1 연결 전극(10)은 제2 스토리지 전극(720과 제4 스토리지 전극(740)을 전기적으로 연결해주는 역할을 할 수 있다.
제1 연결 전극(10) 및 제2 연결 전극(20)은 제2 소스 전극(420), 제2 드레인 전극(430), 제1 소스 전극(320), 및 제1 드레인 전극(330)과 동일한 물질로 이루어질 수 있으며, 동일한 적층 구조를 가질 수 있다.
도 3a 및 도3b를 참조하면, 제2 소스 전극(430), 제2 드레인 전극(430), 제1 소스 전극(320), 제1 드레인 전극(330), 제1 연결 전극(10), 및 제2 연결 전극(20) 상에는 제2 게이트 절연층(115)이 형성될 수 있다. 제 2 게이트 절연층(115)은 절연성 물질을 포함할 수 있다. 예를 들어, 제2 게이트 절연층(115)은 실리콘 산화물계(SiOx) 물질 및 실리콘 질화물계(SiNx) 물질중 적어도 하나의 물질을 포함할 수 있다. 제 2 게이트 절연층(115)은 단일층 또는 다중층 구조일 수 있다. 제2 게이트 절연층(115)은 제1 박막 트랜지스터(300)의 제1 소스 전극(320)을 노출하는 컨택홀을 포함할 수 있다. 그리고, 제2 게이트 절연층(115)은 제1 연결전극(10)을 노출하는 컨택홀을 포함할 수 있다.
도 3a를 참조하면, 제2 게이트 절연층 (115) 상에는 제2 게이트 전극(440)이 형성될 수 있다.
제 2 게이트 전극(440)은 제2 게이트 절연층(115)을 사이에 두고서 제2 반도체 패턴(410)과 중첩할 수 있다. 제2 게이트 전극(440)은 도전성 물질을 포함할 수 있다. 예를 들어, 제2 게이트 전극(440)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)과 같은 금속 또는 이들의 합금을 포함할 수 있다. 그리고, 제2 게이트 전극(440)은 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 다중층으로 형성되는 경우, 제2 게이트 전극(440)은 몰리브덴(Mo) 금속층과 티타늄(Ti) 금속층으로 이루어진 다중층으로 형성될 수 있다. 제2 게이트 전극(440)이 몰리브덴(Mo) 금속층과 티타늄(Ti) 금속층으로 이루어진 다중층인 경우, 단면도를 기준으로, 티타늄(Ti) 금속층의 폭은 몰리브덴(Mo) 금속층의 폭보다 클 수 있다.
그리고, 제2 게이트 전극(440)은 동일한 물질로 이루어질 수 있으며, 동일한 층상에 배치될 수 있다. 따라서, 제2 게이트 전극(440) 은 동일한 적층 구조로 이루어질 수 있다.
그리고, 제2 게이트 전극(440)과 제2 반도체 패턴(410) 사이에 제2 소스 전극(420) 및 제2 드레인 전극(430)이 배치될 수 있다. 제2 소스 전극(420)과 제2 드레인 전극(430)은 제2 반도체 패턴(410) 상에서 서로 이격되어 배치될 수 있다. 그리고, 단면도를 기준으로, 제2 게이트 전극(440)의 폭(W2)은 제2 소스 전극(420)과 제2 드레인 전극(430)이 서로 이격된 거리(W1)보다 클 수 있다. 따라서, 제2 게이트 전극(440)은 제2 소스 전극(420)과 제2 드레인 전극(430)이 이격된 영역을 커버할 수 있다.
도 3b를 참조하면, 제2 게이트 절연층 (115) 상에 제4 스토리지 전극(740)이 형성될 수 있다. 제4 스토리지 전극(740)은 제2 게이트 절연층(115)의 컨택홀을 통하여 노출된 상기 제1 연결 전극(10)과 연결될 수 있다. 따라서, 제4 스토리지 전극(740)은 제2 스토리지 전극(720)과 전기적으로 연결될 수 있다. 제4 스토리지 전극(740)은 제2 게이트 절연층(115)을 사이에 두고 제3 스토리지 전극(730)과 중첩할 수 있다. 따라서, 제4 스토리지 전극(740)은 제3 스토리지 전극(730)과 중첩하여 제3 스토리지 커패시터(C3)를 형성할 수 있다. 제4 스토리지 전극(740)은 제2 게이트 전극(440)과 동일한 물질로 이루어지며, 동일한 적층 구조를 가질 수 있다. 그리고, 제4 스토리지 전극(740)은 제2 게이트 전극(440)과 동일한 층 상에 배치될 수 있다.
본 명세서의 실시예에 다른 표시 장치에서는, 제1 반도체 패턴(310)과 같이 동일한 층 상에 형성된 제1 커패시터 전극(710)과 제1 게이트 전극(340)과 같이 동일한 층 상에 형성된 제2 커패시터 전극(720)이 중첩하여 제1 스토리지 커패시터(C1)를 형성할 수 있다. 그리고, 제2 커패시터 전극(720)과 제2 반도체 패턴(410)과 같이 동일한 층 상에 형성된 제3 커패시터 전극(730)이 중첩하여 제2 스토리지 커패시터(C2)를 더 형성할 수 있다. 또한, 제3 커패시터 전극(730)과 제2 게이트 전극(440)과 같이 동일한 층 상에 형성된 제4 커패시터 전극(740)이 중첩하여 제3 스토리지 커패시터(C3)를 더 형성할 수 있다. 따라서, 고용량의 스토리지 커패시터가 필요한 고해상도의 표시 장치에서, 제한된 각 서브 픽셀 영역에 스토리지 커패시터 및 복수의 트랜지스터를 효과적으로 설계할 수 있는 이점이 있다.
도 3a 및 도 3b를 참조하면, 제2 게이트 절연층(115), 제4 스토리지 전극(740), 및 제2 게이트 전극(440) 상에 보호층(116)이 형성될 수 있다. 보호층(116)에는 제1 박막 트랜지스터(300)의 제1 드레인 전극(330)을 노출시키기 위한 컨택홀이 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 보호층(116)에는 제2 박막 트랜지스터(400)의 제2 드레인 전극(439) 또는 제2 소스 전극(420)을 노출시키기 위한 컨택홀이 형성될 수 있다. 보호층(116)은 무기물질 및 유기물질 중 적어도 하나로 이루어진 단일층 또는 다중층일 수 있다. 보호층(116)이 무기물질을 포함하는 경우, 실리콘 산화물(SiOx)계 물질 또는 실리콘 질화물(SiNx)계 물질일 수 있다. 그리고, 보호층(116)이 유기물질을 포함하는 경우, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질일 수 있다.
그리고, 보호층(116)이 다중층으로 이루어진 경우, 보호층(116)은 제1 유기층 및 제2 유기층으로 이루어질 수 있다. 또한, 제1 유기층 및 제2 유기층은 서로 다른 물질 또는 동일한 물질로 이루어 질 수 있다. 다른 예로는, 보호층(116)은 제1 무기층 및 제2 무기층으로 이루어질 수 있다. 그리고, 제1 무기층 및 제2 무기층은 서로 다른 물질로 이루어질 수 있다. 또는, 보호층(116)은 무기층 및 유기층으로 이루어질 수 있다. 이때, 무기충은 단일층 또는 다중층일수 있다.
보호층(116) 상에는 발광 소자(500)의 제1 전극(510)이 형성될 수 있다. 제1 전극(510)은 보호층(116)의 컨택홀을 통하여 제1 박막 트랜지스터(300)의 제1 드레인 전극(330)과 연결될 수 있다.
따라서, 각 서브 픽셀(SP)의 발광 소자(500)는 해당 서브 픽셀(SP)의 제 1 박막 트랜지스터(300)와 전기적으로 연결될 수 있다. 예를 들어, 각 서브 픽셀(SP)의 제1 전극(510)은 보호층(116)을 관통하여 제1 박막 트랜지스터(300)의 제1 드레인 전극(330)과 전기적으로 연결될 수 있다. 따라서, 각 서브 픽셀(SP)의 제1 전극(510)은 제1 박막 트랜지스터(300)와 전기적으로 연결될 수 있다. 그러나, 이에 한정되지는 않으며, 발광 소자(500)의 제1 전극(510)은 제2 박막 트랜지스터(400)와 연결될 수 있다.
제1 전극(510)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루질 수 있다. 그리고, 불투명 도전막으로는 알루미늄(Al), 은(Ag), 구리(Cu), 납(Pb), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하는 단일층 또는 다중층 구조로 이루어질 수 있다. 예를 들어, 제1 전극(510)은 투명 도전막, 불투명 도전막, 및 투명 도전막이 순차적으로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 예를 들면, 투명 도전막 및 불투명 도전막이 순차적으로 형성될 수 있다.
본 명세서의 실시예에 따른 표시 장치는 상부 발광(Top Emission)표시 장치이므로, 제1 전극(510)은 애노드 전극일 수 있다. 표시 장치가 하부 발광(Bottom Emission)인 경우, 보호층(116) 상에 배치된 제1 전극(510)은 캐소드 전극일 수 있다.
각 서브 픽셀(SP)의 발광 소자(500)는 독립적으로 구동될 수 있다. 예를 들어, 각 서브 픽셀(SP)의 제1 전극(510)은 인접한 서브 픽셀(SP)의 제1 전극(510)과 절연될 수 있다. 각 제1 전극(510)의 가장 자리는 뱅크층(117)에 의해 덮일 수 있다. 뱅크층(117)은 보호층(116) 상에 위치할 수 있다. 각 서브 픽셀(SP)의 발광층(520) 및 제2 전극(530)은 뱅크층(117)에 의해 노출된 해당 제1 전극(510) 상에 적층될 수 있다. 뱅크층(117)은 절연성 물질을 포함할 수 있다. 예를 들어, 뱅크층(117)은 유기 절연 물질을 포함할 수 있다. 뱅크층(117)은 보호층(116)과 동일한 물질 또는 다른 물질을 포함할 수 있다. 뱅크층(117)은 표시 장치의 발광영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다. 뱅크층(117) 상에는 스페이서(118)가 더 배치될 수 있다. 그리고, 스페이서(118)은 뱅크층(117)과 동일한 물질로 형성될 수 있다.
그리고, 제1 전극(510)상에는 발광 소자(500)의 발광층(520)이 더 배치될 수 있다. 발광층(520)은 제1 전극(510) 상에 정공층(HL), 발광물질층(EML), 전자층(EL) 순으로 또는 역순으로 형성될 수 있다.
각 서브 픽셀(SP)의 발광층(520) 중 적어도 일부는 뱅크층(117) 상으로 연장할 수 있다. 예를 들어, 각 서브 픽셀(SP)의 정공층(HL) 및 전자층(EL)은 인접한 서브 픽셀(SP)의 정공층(HL) 및 전자층(EL)과 연결될 수 있다. 각 서브 픽셀(SP)의 발광 물질층(EML)은 인접한 서브 픽셀(SP)의 발광 물질층(EML)과 이격될 수 있다. 각 서브 픽셀(SP)의 제2 전극(530)은 뱅크층(117) 상으로 연장할 수 있다. 예를 들어, 각 서브 픽셀(SP)의 제2 전극(530)은 인접한 서브 픽셀(SP)의 제2 전극(530)과 연결될 수 있다.
제2 전극(530) 상에는 수분 침투를 억제하는 봉지 부재가 더 배치될 수 있다. 봉지 부재는 제 1 봉지층, 제 2 봉지층 및 제 3 봉지층을 포함할 수 있다. 제 2 봉지층은 제 1 봉지층 및 제 3 봉지층과 다른 물질을 포함할 수 있다. 예를 들어, 제 1 봉지층 및 제 3 봉지층은 무기 절연 물질로 형성된 무기 절연막이고, 제 2 봉지층은 유기 절연 물질로 형성된 유기 절연막일 수 있다. 봉지 부재의 제1 봉지층은 제2 전극(530) 상에 배치될 수 있다. 그리고, 제2 봉지층은 제1 봉지층 상에 배치될 수 있다. 또한, 제3 봉지층은 제2 봉지층 상에 배치될 수 있다.
봉지 부재의 제1 봉지층 및 제3 봉지층은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등의 무기 물질로 형성될 수 있다. 봉지 부재의 제2 봉지층은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
도 4a는 본 명세서의 다른 실시예에 따른 표시 장치의 서브 픽셀내 복수의 박막 트랜지스터 및 발광소자를 나타내는 단면도이다. 그리고, 도 4b는 본 명세서의 다른 실시예에 따른 표시 장치의 서브 픽셀내 스토리지 커패시터를 나타내는 단면도이다. 도 3a 및 도3b를 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들어, 기판(110), 제1 버퍼층(111), 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 제2 게이트 절연층(115), 보호층(116), 뱅크층(117), 스페이서(118), 발광 소자(500), 제1 연결 전극(10), 제2 연결 전극(20), 제1 박막 트랜지스터(300), 및 제2 박막 트랜지스터(400)는 실질적으로 동일하다. 따라서, 도 3a 및 도 3b와 실질적으로 동일한 도 4a 및 도 4b의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
본 명세서의 다른 실시예에 따른 표시 장치는, 제1 버퍼층(111), 제1 게이트 절연막(112), 제1 층간 절연막(113), 제2 버퍼층(114), 제2 게이트 절연막(115), 제2 층간 절연층(119), 보호층(116), 뱅크층(117), 스페이서(118), 발광 소자(500), 제1 박막 트랜지스터(300), 제2 박막 트랜지스터(400), 스토리지 커패시터(700), 보조 전극(610), 제1 연결 전극(10), 및 제2 연결 전극(20)을 포함할 수 있다.
본 명세서의 다른 실시예에 따른 표시 장치에서, 스토리지 커패시터(700)는 제1 스토리지 전극(710), 제2 스토리지 전극(720), 제3 스토리지 전극(730), 제4 스토리지 전극(740), 및 제5 스토리지 전극(750)을 포함할 수 있다.
도 4a 및 도 4b와 같이, 본 명세서의 다른 실시예에 따른 표시 장치에서, 제2 층간 절연층(115), 제2 게이트 전극(440), 및 제4 스토리지 전극(740) 상에 제2 층간 절연층(119)이 형성될 수 있다. 제2 층간 절연층(119)은 절연성 물질을 포함할 수 있다. 제2 층간 절연층(119)은 실리콘 질화물(SiNx)층 또는 실리콘 산화물(SiOx)층으로 이루어진 단일층일 수 있다. 다른 예로는, 실리콘 산화물(SiOx)층과 실리콘 질화물(SiNx)층이 교번으로 형성된 다중층으로 형성될 수 있다.
그리고, 도 4a를 참조하면, 제2 층간 절연층(119) 및 제2 게이트 절연층(115)에는 제1 박막 트랜지스터(300)의 제1 드레인 전극(330)을 노출하는 컨택홀이 형성될 수 있다.
또한, 도 4b를 참조하면, 제2 층간 절연층(119) 및 제2 게이트 절연층(115)에는 제2 연결 전극(20)을 노출하는 컨택홀을 형성될 수 있다.
그리고, 도 4a를 참조하면, 제2 층간 절연층(119) 상에는 보조 전극(610)이 형성될 수 있다. 보조 전극(610)은 도전성 물질을 포함할 수 있다. 예를 들어, 보조 전극(610)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)과 같은 금속 또는 이들의 합금을 포함할 수 있다. 그리고, 보조 전극(610)은 단일층 또는 다중층으로 형성될 수 있다. 보조 전극(610)은 제2 층간 절연층(119) 및 제2 게이트 절연층(115)의 컨택홀을 통하여 노출된 제1 박막 트랜지스터(300)의 제1 드레인 전극(330)과 연결될 수 있다. 따라서, 보조 전극(610)은 제1 박막 트랜지스터(610)와 발광 소자(500)를 전기적으로 연결하는 역할을 할 수 있다.
도 4b를 참조하면, 제2 층간 절연층(119) 상에 제5 스토리지 전극(750)이 형성될 수 있다. 제5 스토리지 전극(750)은 제2 층간 절연층(119)을 사이에 두고 제4 스토리지 전극(740)과 중첩할 수 있다. 따라서, 제5 스토리지 전극(750)은 제4 스토리지 전극(740)과 중첩하여 제4 스토리지 커패시터(C4)를 더 형성할 수 있다. 제5 스토리지 전극(750)은 보조 전극(610)과 동일한 물질로 이루어지며, 동일한 층 상에 배치될 수 있다. 그리고, 제5 스토리지 전극(750)은 보조 전극(610)과 동일한 적층 구조를 가질 수 있다.
제5 스토리지 전극(750)은 제2 층간 절연층(119) 및 제2 게이트 절연층(115)의 컨택홀을 통하여 노출된 제2 연결 전극(20)과 연결될 수 있다. 따라서, 제5 스토리지 전극(750), 제3 스토리지 전극(730), 및 제1 스토리지 전극(710)은 서로 전기적으로 연결될 수 있다. 그리고, 제2 스토리지 전극(720) 및 제4 스토리지 전극(740)은 전기적으로 연결될 수 있다. 제5 스토리지 전극(750), 제3 스토리지 전극(730), 및 제1 스토리지 전극(710)에는 동일한 제1 전압이 공급될 수 있다. 2 스토리지 전극(720) 및 제4 스토리지 전극(740)에는 동일한 제2 전압이 공급될 수 있다. 그리고, 제1 전압과 제2 전압은 크기는 다를 수 있다.
본 명세서의 실시예에 따른 표시 장치에서는, 제5 스토리지 전극(750)은 제2 층간 절연층(119)을 사이에 두고서 제4 스토리지 전극(740)과 중첩하여 스토리지 커패시터(700)의 제4 스토리지 커패시터(C4)를 더 형성할 수 있다. 이와 같이, 제4 스토리지 커패시터(C4)를 더 형성함으로써, 스토리지 커패시터(700)를 추가 확보할 수 있다. 따라서, 고용량의 스토리지 커패시터가 필요한 표시 장치에서, 제2 층간 절연층(119)을 사이에 두고서 제4 스토리지 전극(740)와 중첩하는 제5 스토리지 전극(750)을 형성하여 스토리지 커패시터(700)의 용량을 증가시킬수 있다.
표시 장치가 고해상도가 될 수록, 각 서브 픽셀의 면적은 줄어들게 된다. 따라서, 작아진 각 서브 픽셀의 영역에 고용량의 스토리지 커패시터 및 복수의 트랜지스터를 설계하기에는 어려움이 있다. 하지만, 본 명세서의 실시예에 다른 표시 장치에서는, 제1 반도체 패턴(310)과 같이 동일한 층 상에 형성된 제1 스토리지 전극(710)과 제1 게이트 전극(340)과 같이 동일한 층 상에 형성된 제2 스토리지 전극(720)이 중첩하여 제1 스토리지 커패시터(C1)를 형성할 수 있다. 그리고, 제2 스토리지 전극(720)과 제2 반도체 패턴(410)과 같이 동일한 층 상에 형성된 제3 스토리지 전극(730)이 중첩하여 제2 스토리지 커패시터(C2)를 더 형성할 수 있다. 또한, 제3 스토리지 전극(730)과 제2 게이트 전극(440)과 같이 동일한 층 상에 형성된 제4 스토리지 전극(740)이 중첩하여 제3 스토리지 커패시터(C3)를 더 형성할 수 있다. 그리고, 제4 스토리지 전극(740)과 보조 전극(610)과 같이 동일한 층 상에 형성된 제5 스토리지 전극(750)이 중첩하여 제4 스토리지 커패시터(C4)를 더 형성할 수 있다. 따라서, 고용량의 스토리지 커패시터가 필요한 고해상도의 표시 장치에서, 제한된 각 서브 픽셀 내에서 스토리지 커패시터 및 복수의 트랜지스터를 효과적으로 설계할 수 있는 이점이 있다.
도 4a 및 도 4b를 참조하면, 보조 전극(610), 제5 스토리지 전극(750), 및 제2 층간 절연층(119) 상에 보호층(116)이 형성될 수 있다. 그리고, 보호층(116)에는 보조 전극(610)을 노출하는 컨택홀이 형성될 수 있다. 그리고, 제5 스토리지 전극(750)을 노출하는 컨택홀이 형성될 수 있다.
보호층(116) 상에는 발광 소자(500)의 제1 전극(510)이 형성될 수 있다. 그리고, 제1 전극(510)은 보호층(116)의 컨택홀을 통하여 보조 전극(610)과 연결될 수 있다. 따라서, 각 서브 픽셀(SP)의 발광 소자(500)는 해당 서브 픽셀(SP)의 제1 박막 트랜지스터(300)와 전기적으로 연결될 수 있다. 예를 들어, 각 서브 픽셀(SP)의 제1 전극(510)은 보호층(116)을 관통하여 보조 전극(610)과 연결되며, 보조 전극(610) 제2 층간 절연층(119) 및 제2 게이트 절연층(115)을 관통하여 제1 박막 트랜지스터(300)의 제1 드레인 전극(330)과 전기적으로 연결될 수 있다. 따라서, 각 서브 픽셀(SP)의 제1 전극(510)은 제1 박막 트랜지스터(300)와 전기적으로 연결될 수 있다.
각 서브 픽셀(SP)의 발광 소자(500)는 독립적으로 구동될 수 있다. 예를 들어, 각 서브 픽셀(SP)의 제1 전극(510)은 인접한 서브 픽셀(SP)의 제1 전극(510)과 절연될 수 있다. 각 제1 전극(510)의 가장 자리는 뱅크층(117)에 의해 덮일 수 있다. 뱅크층(117)은 보호층(116) 상에 위치할 수 있다. 각 서브 픽셀(SP)의 발광층(520) 및 제2 전극(530)은 뱅크층(117)에 의해 노출된 해당 제1 전극(510) 상에 적층될 수 있다. 뱅크층(117)은 절연성 물질을 포함할 수 있다. 뱅크층(117) 상에는 스페이서(118)가 더 배치될 수 있다. 그리고, 스페이서(118)은 뱅크층(117)과 동일한 물질로 형성될 수 있다.
그리고, 제1 전극(510)상에는 발광 소자(500)의 발광층(520)이 더 배치될 수 있다. 발광층(520)은 제1 전극(510) 상에 정공층(HL), 발광물질층(EML), 전자층(EL) 순으로 또는 역순으로 형성될 수 있다.
각 서브 픽셀(SP)의 발광층(520) 중 적어도 일부는 뱅크층(117) 상으로 연장할 수 있다. 예를 들어, 각 서브 픽셀(SP)의 정공층(HL) 및 전자층(EL)은 인접한 서브 픽셀(SP)의 정공층(HL) 및 전자층(EL)과 연결될 수 있다. 각 서브 픽셀(SP)의 발광 물질층(EML)은 인접한 서브 픽셀(SP)의 발광 물질층(EML)과 이격될 수 있다. 각 서브 픽셀(SP)의 제2 전극(530)은 뱅크층(117) 상으로 연장할 수 있다. 예를 들어, 각 서브 픽셀(SP)의 제2 전극(530)은 인접한 서브 픽셀(SP)의 제2 전극(530)과 연결될 수 있다.
그리고, 제2 전극(530) 상에는 수분 침투를 억제하는 봉지 부재가 더 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 기판 상의 제1 버퍼층, 제1 버퍼층 상에 배치되며 폴리-실리콘을 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 게이트 전극 상의 제1 층간 절연층, 제1 층간 절연층 상의 제2 버퍼층, 제2 버퍼층 상에 배치되며 산화물 반도체를 포함하는 제2 반도체 패턴, 제2 반도체 패턴 상의 제2 소스 전극 및 제2 드레인 전극, 및 제2 게이트 절연층을 사이에 두고 상기 제2 소스 전극 및 상기 제2 드레인 전극과 중첩하는 제2 게이트 전극을 포함하는 제2 박막 트랜지스터, 그리고 제1 버퍼층 상에 배치되며 제1 반도체 패턴과 동일한 물질로 이루어진 제1 스토리지 전극, 제1 게이트 절연층을 사이에 두고 제1 스토리지 전극과 중첩하며 제1 게이트 전극과 동일한 물질로 이루어진 제2 스토리지 전극, 제2 버퍼층 및 제1 층간 절연층을 사이에 두고 제2 스토리지 전극과 중첩하며 제2 반도체 패턴과 동일한 물질로 이루어진 제3 스토리지 전극, 및 제2 게이트 절연층을 사이에 두고 제3 스토리지 전극과 중첩하며 제2 게이트 전극과 동일한 물질로 이루어진 제4 스토리지 전극을 포함하는 스토리지 커패시터를 포함할 수 있다.
본 명세서의 실시예에 따르면, 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 게이트 전극과 상기 제2 반도체 패턴 사이에 위치할 수 있다.
본 명세서의 실시예에 따르면, 제2 소스 전극은 상기 제2 반도체 패턴 일측의 상부면 및 측면과 접촉하며, 상기 제2 드레인 전극은 상기 제2 반도체 패턴 타측의 상부면 및 측면과 접촉할 수 있다.
본 명세서의 실시예에 따르면, 제2 소스 전극은 상기 제2 드레인 전극과 상기 제2 반도체 패턴의 상부면에서 제1 폭 만큼 이격되어 배치될 수 있다.
본 명세서의 실시예에 따르면, 제2 게이트 전극은 상기 제1 폭 보다 큰 제2 폭을 가질 수 있다.
본 명세서의 실시예에 따르면, 제1 스토리지 전극은 제1 반도체 패턴과 동일한 적층 구조를 가지며, 제2 스토리지 전극은 제1 게이트 전극과 동일한 적층 구조를 가질 수 있다.
본 명세서의 실시예에 따르면, 제1 소스 전극과 상기 제2 드레인 전극은 서로 연결된 일체형일 수 있다.
본 명세서의 실시예에 따르면, 제2 게이트 전극, 상기 제4 스토리지전극, 및 상기 제1 게이트 절연층 상의 제2 층간 절연층을 더 포함할 수 있다.
본 명세서의 실시예에 따르면, 스토리지 커패시터는 제2 층간 절연층을 사이에 두고서 상기 제4 스토리지 전극과 중첩하는, 제5 스토리지 전극을 더 포함할 수 있다.
본 명세서의 실시예에 따르면, 제2 커패시터 전극은 상기 제1 드레인 전극과 연결될 수 있다.
본 명세서의 다른 실시예에 따른 표시 장치는, 기판 상의 제1 버퍼층, 제1 버퍼층 상에 배치되며 제1 반도체를 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 게이트 전극 상의 제1 층간 절연층, 제1 층간 절연층 상의 제2 버퍼층, 제2 버퍼층 상에 배치되며 제1 반도체와 다른 제2 반도체를 포함하는 제2 반도체 패턴, 제2 반도체 패턴 상의 제2 소스 전극 및 제2 드레인 전극, 및 제2 게이트 절연층을 사이에 두고 제2 소스 전극 및 제2 드레인 전극과 중첩하는 제2 게이트 전극을 포함하는 제2 박막 트랜지스터, 그리고 제1 버퍼층 상에 배치되며 제1 반도체 패턴과 동일한 물질로 이루어진 제1 스토리지 전극, 제1 게이트 절연층을 사이에 두고 제1 스토리지 전극과 중첩하며 제1 게이트 전극과 동일한 물질로 이루어진 제2 스토리지 전극, 제2 버퍼층 및 제1 층간 절연층을 사이에 두고 제2 스토리지 전극과 중첩하며 제2 반도체 패턴과 동일한 물질로 이루어진 제3 스토리지 전극, 및 제2 게이트 절연층을 사이에 두고 제3 스토리지 전극과 중첩하며 제2 게이트 전극과 동일한 물질로 이루어진 제4 스토리지 전극을 포함하는 스토리지 커패시터를 포함할 수 있다.
본 명세서의 다른 실시예에 따르면, 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극, 및 제2 드레인 전극은 동일한 층 상에 배치될 수 있다.
본 명세서의 다른 실시예에 따르면, 제4 스토리지 전극 및 제2 게이트 전극은 동일한 층 상에 배치될 수 있다.
본 명세서의 다른 실시예에 따르면, 제1 소스 전극과 제2 드레인 전극은 서로 연결된 일체형일 수 있다.
본 명세서의 다른 실시예에 따르면, 제2 소스 전극 및 제2 드레인 전극은 제2 게이트 전극과 제2 반도체 패턴 사이에 위치할 수 있다.
본 명세서의 다른 실시예에 따르면, 제4 스토리지 전극은 제2 스토리지 전극과 전기적으로 연결될 수 있다.
본 명세서의 다른 실시예에 따르면, 제4 스토리지 전극 및 제2 게이트 전극 상에 배치되는 제2 층간 절연층을 더 포함하며, 상기 스토리지 커패시터는 제2 층간 절연층을 사이에 두고서 제4 스토리지 전극과 중첩하는 제5 스토리지 전극을 더 포함할 수 있다.
본 명세서의 다른 실시예에 따르면, 제5 스토리지 전극, 제3 스토리지 전극, 및 제1 스토리지 전극은 전기적으로 연결될 수 있다.
110: 기판
111: 제1 버퍼층
112: 제1 게이트 절연층
113: 제1 층간 절연층
114: 제2 버퍼층
115: 제2 게이트 절연층
116: 보호층
117: 뱅크층
118: 스페이서
119: 제2 층간 절연층
500: 발광 소자
300: 제1 박막 트랜지스터
400: 제2 박막 트랜지스터
700: 스토리지 커패시터

Claims (18)

  1. 기판 상의 제1 버퍼층;
    상기 제1 버퍼층 상에 배치되며 폴리-실리콘을 포함하는 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 형성되는 제1 게이트 절연층, 상기 제1 게이트 절연층을 사이에 두고 상기 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 상기 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
    상기 제1 게이트 전극 상의 제1 층간 절연층;
    상기 제1 층간 절연층 상의 제2 버퍼층;
    상기 제2 버퍼층 상에 배치되며 산화물 반도체를 포함하는 제2 반도체 패턴, 상기 제2 반도체 패턴 상의 제2 소스 전극 및 제2 드레인 전극, 상기 제2 반도체 패턴 상에 형성되는 제2 게이트 절연층, 및 상기 제2 게이트 절연층을 사이에 두고 상기 제2 소스 전극 및 상기 제2 드레인 전극과 중첩하는 제2 게이트 전극을 포함하는 제2 박막 트랜지스터; 및
    상기 제1 버퍼층 상에 배치되며 상기 제1 반도체 패턴과 동일한 물질로 이루어진 제1 스토리지 전극, 상기 제1 게이트 절연층을 사이에 두고 상기 제1 스토리지 전극과 중첩하며 상기 제1 게이트 전극과 동일한 물질로 이루어진 제2 스토리지 전극, 상기 제2 버퍼층 및 상기 제1 층간 절연층을 사이에 두고 상기 제2 스토리지 전극과 중첩하며 상기 제2 반도체 패턴과 동일한 물질로 이루어진 제3 스토리지 전극, 및 상기 제2 게이트 절연층을 사이에 두고 상기 제3 스토리지 전극과 중첩하며 상기 제2 게이트 전극과 동일한 물질로 이루어지고 동일한 층 상에 배치되는 제4 스토리지 전극을 포함하는 스토리지 커패시터를 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 게이트 전극과 상기 제2 반도체 패턴 사이에 위치하는, 표시 장치.
  3. 제2항에 있어서,
    상기 제2 소스 전극은 상기 제2 반도체 패턴 일측의 상부면 및 측면과 접촉하며, 상기 제2 드레인 전극은 상기 제2 반도체 패턴 타측의 상부면 및 측면과 접촉하는, 표시 장치.
  4. 제3항에 있어서,
    상기 제2 소스 전극은 상기 제2 드레인 전극과 상기 제2 반도체 패턴의 상부면에서 제1 폭 만큼 이격되어 배치된, 표시 장치.
  5. 제4항에 있어서,
    상기 제2 게이트 전극은 상기 제1 폭 보다 큰 제2 폭을 가지는, 표시 장치.
  6. 제1항에 있어서,
    상기 제1 스토리지 전극은 상기 제1 반도체 패턴과 동일한 적층 구조를 가지며,
    상기 제2 스토리지 전극은 상기 제1 게이트 전극과 동일한 적층 구조를 가지는, 표시 장치.
  7. 제1항에 있어서,
    상기 제1 소스 전극과 상기 제2 드레인 전극은 서로 연결된 일체형인, 표시 장치.
  8. 제1항에 있어서,
    상기 제2 게이트 전극, 상기 제4 스토리지 전극, 및 상기 제1 게이트 절연층 상의 제2 층간 절연층을 더 포함하는, 표시 장치.
  9. 제8항에 있어서,
    상기 스토리지 커패시터는 상기 제2 층간 절연층을 사이에 두고 상기 제4 스토리지 전극과 중첩하는 제5 스토리지 전극을 더 포함하는, 표시 장치.
  10. 제1항에 있어서,
    상기 제2 스토리지 전극은 상기 제1 드레인 전극과 연결되는, 표시 장치.
  11. 기판 상의 제1 버퍼층;
    상기 제1 버퍼층 상에 배치되며, 제1 반도체를 포함하는 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 형성되는 제1 게이트 절연층, 상기 제1 게이트 절연층을 사이에 두고 상기 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 상기 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
    상기 제1 게이트 전극 상의 제1 층간 절연층;
    상기 제1 층간 절연층 상의 제2 버퍼층;
    상기 제2 버퍼층 상에 배치되며, 상기 제1 반도체와 다른 제2 반도체를 포함하는 제2 반도체 패턴, 상기 제2 반도체 패턴 상의 제2 소스 전극 및 제2 드레인 전극, 상기 제2 반도체 패턴 상에 형성되는 제2 게이트 절연층, 및 상기 제2 게이트 절연층을 사이에 두고 상기 제2 소스 전극 및 상기 제2 드레인 전극과 중첩하는 제2 게이트 전극을 포함하는 제2 박막 트랜지스터; 및
    상기 제1 버퍼층 상에 배치되며 상기 제1 반도체 패턴과 동일한 물질로 이루어진 제1 스토리지 전극, 상기 제1 게이트 절연층을 사이에 두고 상기 제1 스토리지 전극과 중첩하며 상기 제1 게이트 전극과 동일한 물질로 이루어진 제2 스토리지 전극, 상기 제2 버퍼층 및 상기 제1 층간 절연층을 사이에 두고 상기 제2 스토리지 전극과 중첩하며 상기 제2 반도체 패턴과 동일한 물질로 이루어진 제3 스토리지 전극, 및 상기 제2 게이트 절연층을 사이에 두고 상기 제3 스토리지 전극과 중첩하며 상기 제2 게이트 전극과 동일한 물질로 이루어지고 동일한 층 상에 배치되는 제4 스토리지 전극을 포함하는 스토리지 커패시터를 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극, 및 상기 제2 드레인 전극은 동일한 층 상에 배치되는, 표시 장치.
  13. 제12항에 있어서,
    상기 제4 스토리지 전극 및 상기 제2 게이트 전극은 동일한 층 상에 배치되는, 표시 장치.
  14. 제12항에 있어서,
    상기 제1 소스 전극과 상기 제2 드레인 전극은 서로 연결된 일체형인, 표시 장치.
  15. 제11항에 있어서,
    상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 게이트 전극과 상기 제2 반도체 패턴 사이에 위치하는, 표시 장치.
  16. 제11항에 있어서,
    상기 제4 스토리지 전극은 상기 제2 스토리지 전극과 전기적으로 연결된, 표시 장치.
  17. 제11항에 있어서,
    상기 제4 스토리지 전극 및 상기 제2 게이트 전극 상에 배치되는 제2 층간 절연층을 더 포함하며,
    상기 스토리지 커패시터는 상기 제2 층간 절연층을 사이에 두고서 상기 제4 스토리지 전극과 중첩하는 제5 스토리지 전극을 더 포함하는, 표시 장치.
  18. 제17항에 있어서,
    상기 제5 스토리지 전극, 상기 제3 스토리지 전극, 및 상기 제1 스토리지 전극은 전기적으로 연결된, 표시 장치.
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