KR102536816B1 - 박막 트랜지스터 및 표시 장치 - Google Patents

박막 트랜지스터 및 표시 장치 Download PDF

Info

Publication number
KR102536816B1
KR102536816B1 KR1020170118350A KR20170118350A KR102536816B1 KR 102536816 B1 KR102536816 B1 KR 102536816B1 KR 1020170118350 A KR1020170118350 A KR 1020170118350A KR 20170118350 A KR20170118350 A KR 20170118350A KR 102536816 B1 KR102536816 B1 KR 102536816B1
Authority
KR
South Korea
Prior art keywords
layer
active layer
thin film
film transistor
insulating layer
Prior art date
Application number
KR1020170118350A
Other languages
English (en)
Other versions
KR20190030840A (ko
Inventor
문성호
조성필
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020170118350A priority Critical patent/KR102536816B1/ko
Publication of KR20190030840A publication Critical patent/KR20190030840A/ko
Priority to KR1020230065641A priority patent/KR20230074461A/ko
Application granted granted Critical
Publication of KR102536816B1 publication Critical patent/KR102536816B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Crystal (AREA)

Abstract

본 명세서에 따른 박막 트랜지스터는,게이트 전극, 게이트 절연층을 사이에 두고 게이트 전극과 중첩하는 액티브층, 게이트 전극 상에 있는 층간 절연층, 층간 절연층 및 게이트 절연층의 제1 컨택홀을 통하여 액티브층과 접촉하는 소스 전극, 및 층간 절연층 및 게이트 절연층의 제2 컨택홀을 통하여 액티브층과 접촉하는 드레인 전극을 포함하고, 소스 전극 및 드레인 전극은 제1 컨택홀 및 제2 컨택홀에 대응하는 영역의 액티브층에 배치된 홈의 측면과 접촉할 수 있다.

Description

박막 트랜지스터 및 표시 장치{THIN FILM TRANSISTOR AND DISPLAY DEVICE}
본 명세서는 박막 트랜지스터 및 표시 장치에 관한 것으로서, 보다 상세하게는 복수의 박막 트랜지스터가 상이한 반도체로 형성된 박막 트랜지스터 및 표시 장치에 관한 것이다.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보 신호를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저 소비전력화의 우수한 성능을 지닌 여러 가지 다양한 표시 장치(Display Device)가 개발되고 있다.
이와 같은 표시 장치의 구체적인 예로는 액정 표시 장치(LCD), 유기 발광 표시 장치(OLED), 퀀텀닷 발광 표시 장치 (QLED), 전기 영동 표시 장치(EPD), 및 전기 습윤 표시 장치(EWD) 등을 들 수 있다.
표시 장치는 영상을 표시하기 위한 표시 영역을 포함한다. 표시 영역의 화소 회로 및 구동 회로에는 복수의 박막 트랜지스터가 위치하여 복수의 화소에 배치된 소자를 구동시킨다. 복수의 박막 트랜지스터를 증착하는 과정은 다수의 층을 관통하는 홀을 형성하는 과정이 포함되며, 홀을 형성하는 과정에서 반도체 소자가 손상될 수 있다. 예를 들면, 서로 다른 깊이의 홀을 통해 노출되는 반도체 소자를 생성하는 과정에서 상대적으로 얕은 홀을 통해 노출되는 반도체 소자가 손상될 수 있다. 공정 과정에서의 홀을 통해 노출되는 반도체 소자의 표면 손상은 소자의 구동성능을 감소시키고, 표시 장치의 신뢰도를 낮아지게 하는 문제가 된다.
본 명세서의 발명자들은 표시 장치의 제조 방법에 있어서, 복수의 박막 트랜지스터를 서로 상이한 반도체로 형성함으로써 화소의 동작 특성을 개선할 수 있다는 점을 인지하였다.
이에 본 명세서의 발명자들은, 복수의 박막 트랜지스터를 서로 상이한 반도체로 형성하기 위하여, 복수의 박막 트랜지스터의 반도체 각각을 서로 상이한 층에 형성하면서도, 제조 공정을 최소화하고 반도체 소자들의 손상을 최소화할 수 있는 표시 장치의 제조 방법을 발명하였다.
이에, 본 명세서가 해결하고자 하는 과제는 복수개의 박막 트랜지스터를 상이한 반도체 물질로 형성하여 표시 장치 제조 시에, 반도체 소자들의 손상이 감소된 박막 트랜지스터 및 표시 장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 실시예에 따른 박막 트랜지스터게이트 전극과 게이트 절연층을 사이에 두고 게이트 전극과 중첩하는 액티브층과 게이트 전극상의 층간 절연층및 층간 절연층 및 게이트 절연층의 제1 컨택홀을 통하여 액티브층과 접촉하는 소스 전극 및 층간 절연층 및 게이트 절연층의 제2 컨택홀을 통하여 액티브층과 접촉하는 드레인 전극을 포함하고, 소스 및 드레인 전극은 제1 컨택홀 및 제2 컨택홀에 대응하는 영역의 액티브층에 형성된 홈의 측면과 접촉할 수 있다.
그리고, 본 명세서의 실시예에 따른표시 장치는, 제1 액티브 층, 제1 게이트 절연층을 사이에 두고 제1 액티브 층과 중첩하는 제1 게이트 전극, 제1 게이트 전극 상의 제1 층간 절연층, 제1 게이트 절연층 및 제1 층간 절연층의 컨택홀을 통하여 제1 액티브 층과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터; 및 제1 층간 절연층 상의 제2 게이트 전극, 제2 게이트 절연층을 사이에 두고 제2 게이트 전극과 중첩하는 제2 액티브층, 제2 액티브층과 직접 접촉하는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하고, 제1 액티브 층과 제2 액티브 층은 서로 상이한 물질로 이루어지고, 제1 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극과 제2 박막 트랜지스터의 제2 소스 전극 및 제2 드레인 전극은 동일층에 형성될 수 있다.
그리고, 본 명세서의 실시예에 따른 표시 장치는,제1 반도체 물질을 포함하는 제1 박막 트랜지스터 및 제1 반도체 물질과는 상이한 물질로 이루어진 제2 반도체 물질을 포함하는 제2 박막 트랜지스터를 포함하는 표시 장치에 있어서, 제1 박막 트랜지스터는, 제1 반도체 물질을 포함하는 제1 액티브층과 제1 게이트 절연층을 사이에 두고 제1 액티브 층과 중첩하는 제1 게이트 전극 및 제1 액티브 층과 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하고,
제2 박막 트랜지스터는, 제1 박막 트랜지스터의 제1 게이트 전극과 동일한 층에서 형성되고 동일한 물질로 이루어진 제2 게이트 전극 과 제2 게이트 절연층을 사이에 두고 제2 게이트 전극과 중첩하며 제2 반도체 물질을 포함하는 제2 액티브층 및 제2 액티브층과 직접 접촉하는 제2 소스 전극 및 제2 드레인 전극을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서는 서로 다른 반도체 물질을 포함하는 박막트랜지터를 배치함으로써, 표시 장치의 신뢰성이 향상될 수 있다.
그리고, 본 명세서는 박막 트랜지스터의 액티브 층을 노출하는 홀을 형성하는 과정에서 손상된 박막 트랜지스터의 액티브 층의 표면을 식각하는 공정을 통하여 제거함으로써 박막 트랜지스터의 액티브 층의 손상을 줄일 수 있으므로, 박막 트랜지스터의 특성 및 표시장치의 신뢰성이 향상될 수 있다.
그리고, 본 명세서는 서로 다른 반도체 물질을 포함하는 박막트랜지스터를 형성함에 있어서, 각각의 박막 트랜지스터의 소스 및 드레인 전극을 동일공정을 통하여 동일층에 형성함으로써, 표시 장치 제조방법의 공정단계를 줄일 수 있으므로, 공정 비용을 절감할 수 있는 효과가 있다.
그리고, 본 명세서는 서로 다른 반도체 물질을 포함하는 박막 트랜지스터를 형성함에 있어서, 각각의 박막 트랜지스터의 게이트 전극을 동일공정을 통하여 동일층에 형성함으로써, 표시 장치 제조방법의 공정단계를 줄일 수 있으므로, 공정 비용을 절감할 수 있는 효과가 있다.
그리고, 본 명세서는 서로 다른 반도체 물질을 포함하는 박막 트랜지스터를 포함하는 표시 장치 제조 방법의 열처리 공정을 통합하여 진행함으로써, 공정단계를 줄일 수 있으므로, 공정 비용을 절감할 수 있는 효과가 있다.
그리고, 본 명세서는 표시 장치 제조 방법에 있어서, 컨택홀 형성 및 박막 트랜지스터의 액티브 층을 형성하는 습식 식각 공정을 통합하여 진행함으로써, 공정단계를 줄일 수 있으므로, 공정 비용을 절감할 수 있는 효과가 있다.
본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 일 실시예에 따른 표시장치를 도시한 단면도이다.
도 2는 본 명세서의 다른 실시예에 따른 표시장치를 도시한 단면도이다.
도 3은 본 명세서의 다른 실시예에 따른 표시장치를 도시한 단면도이다.
도 4는 본 명세서의 다른 실시예에 따른 표시장치를 도시한 단면도이다.
도 5는 본 명세서의 다른 실시예에 따른 표시장치를 도시한 단면도이다.
도 6은 본 명세서의 다른 실시예에 따른 표시장치를 도시한 단면도이다.
도 7은 본 명세서의 실시예에 따른 표시장치의 제조 방법을 설명하기 위한 개략적인 순서도이다.
도 8a 내지 도 8i는 본 명세서의 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 9는 본 명세서의 실시예에 따른 컨택홀 및 액티브층 형성 방법을 설명하기 위한 개략적인 순서도이다.
도 10a 내지 도 10i는 본 명세서의 실시예에 따른 컨택홀 및 액티브층 형성 방법을 설명하기 위한 공정 단면도들이다.
도 11은 본 명세서의 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 개략적인 순서도이다.
도 12는 본 명세서의 실시예에 따른 컨택홀 및 액티브층 형성 방법을 설명하기 위한 개략적인 순서도이다.
도 13a 내지 도 13l은 본 명세서의 실시예에 따른 컨택홀 및 액티브층 형성 방법을 설명하기 위한 공정 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 설명한다.
본 명세서의 표시 장치는 유기 발광 표시 장치(OLED) 또는 퀀텀닷 발광 표시 장치 (QLED)에 적용될 수 있으나, 이에 제한되지 않으며, 다양한 표시 장치에 적용될 수 있다. 예를 들어, 액정 표시 장치(LCD)에도 적용될 수 있다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치를 도시한 단면도이다.
도 1을 참조하면, 본 명세서의 일 실시예에 따른 표시 장치(100)는 기판(110), 버퍼층(111), 제1 박막 트랜지스터(120), 제2 박막 트랜지스터(130), 스토리지 커패시터(140), 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 게이트 절연층(114), 제2 층간 절연층(115), 평탄화층(116), 애노드(150) 및 뱅크층(117)을 포함한다.
기판(110)은 표시 장치(100)의 다양한 구성요소들을 지지한다. 기판(110)은 유리, 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있다. 기판(110)이 폴리이미드(PI)로 이루어지는 경우, 기판(110) 하부에 유리로 이루어지는 지지 기판이 배치된 상황에서 표시 장치 제조 공정이 진행되고, 표시 장치 제조 공정이 완료된 후 지지 기판이 릴리즈(release)될 수 있다. 또한, 지지 기판이 릴리즈된 후, 기판(110)을 지지하기 위한 백 플레이트(back plate)가 기판(110) 하부에 배치될 수도 있다.
버퍼층(111)은 기판(110)의 전체 표면 위에 형성될 수 있다. 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘 (SiNx)과 산화 실리콘 (SiOx)의 다중층으로 이루어질 수 있다. 버퍼층(111)은 버퍼층(111) 상에 형성되는 층들과 기판(110) 간의 접착력을 향상시키고, 기판(110)으로부터 유출되는 알칼리 성분 등을 차단하는 역할 등을 수행할 수 있다. 그리고, 버퍼층(111)은 필수적인 구성요소는 아니며, 기판(110)의 종류 및 물질, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다.
제1 박막 트랜지스터(120)는 버퍼층(111) 상에 배치될 수 있다. 제1 박막 트랜지스터(120)는 제1 액티브 층(121), 제1 게이트 전극(124), 제1 소스 전극(122) 및 제1 드레인 전극(123)을 포함할 수 있다. 버퍼층(111) 상에는 제1 박막 트랜지스터(120)의 제1 액티브 층(121) 및 스토리지 커패시터(140)의 제1 커패시터 전극(141)이 배치될 수 있다.
제1 액티브 층(121)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용될 수 있으며, 실시예에 따른 표시 장치에서 구동 박막 트랜지스터의 액티브 층으로 적용될 수 있다. 버퍼층(111) 상에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소화 공정 및 결정화 공정을 수행하는 방식으로 폴리 실리콘이 형성되고, 폴리 실리콘을 패터닝하여 제1 액티브 층(121)이 형성될 수 있다. 제1 액티브 층(121)은 제1 박막 트랜지스터(120)의 구동 시 채널이 형성되는 제1 채널 영역(121a), 제1 채널 영역(121a) 양 측의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)을 포함할 수 있다. 제1 소스 영역(121b)은 제1 소스 전극(122)과 연결된 제1 액티브 층(121)의 부분을 의미하며, 제1 드레인 영역(121c)은 제1 드레인 전극(123)과 연결된 제1 액티브 층(121)의 부분을 의미한다. 제1 채널 영역(121a), 제1 소스 영역(121b) 및 제1 드레인 영역(121c)은 제1 액티브 층(121)의 이온 도핑(불순물 도핑)에 의해 구성될 수 있다. 제1 소스 영역(121b) 및 제1 드레인 영역(121c)은 폴리 실리콘 물질을 이온 도핑하여 생성될 수 있으며, 제1 채널 영역(121a)은 이온 도핑되지 않고 폴리 실리콘 물질로 남겨진 부분을 의미할 수 있다.
제1 커패시터 전극(141)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 제1 커패시터 전극(141)은 표시 장치의 구동 특성, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다. 제1 액티브 층(121)과 제1 커패시터 전극(141)은 동일공정에 의하여 형성될 수 있다.
제1 박막 트랜지스터(120)의 제1 액티브 층(121) 및 스토리지 커패시터(140)의 제1 커패시터 전극(141) 상에 제1 게이트 절연층(112)이 배치될 수 있다. 제1 게이트 절연층(112)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다. 제1 게이트 절연층(112)에는 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(133) 각각이 제1 박막 트랜지스터(120)의 제1 액티브층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c) 각각에 연결되기 위한 컨택홀이 형성될 수 있다.
제1 게이트 절연층(112) 상에 제1 박막 트랜지스터(120)의 제1 게이트 전극(124) 및 스토리지 커패시터(140)의 제2 커패시터 전극(142)이 배치될 수 있다. 제1 게이트 절연층(112) 상에 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 또는 이들의 금속화합물 등과 같은 금속층을 형성하고, 금속층을 패터닝하여 제1 게이트 전극(124) 및 제2 커패시터 전극(142)이 형성될 수 있다. 제1 게이트 전극(124)은 제1 박막 트랜지스터(120)의 제1 액티브 층(121)의 제1 채널 영역(121a)과 중첩되도록 제1 게이트 절연층(112) 상에 형성될 수 있다. 제2 커패시터 전극(142)은 제1 커패시터 전극(141)과 중첩되도록 제1 게이트 절연층(112) 상에 형성될 수 있다. 제2 커패시터 전극(142)은 표시 장치의 구동 특성, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다.
제1 게이트 절연층(112), 제1 게이트 전극(124) 및 제2 커패시터 전극(142) 상에 제1 층간 절연층(113)이 배치될 수 있다. 제1 층간 절연층(113)은 예를 들어 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다. 제1 층간 절연층(113)에는 제1 박막 트랜지스터(120)의 제1 액티브 층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)을 노출시키기 위한 컨택홀이 형성될 수 있다.
제2 박막 트랜지스터(130)는 제1 층간 절연층(113) 상에 배치될 수 있다. 제2 박막 트랜지스터(130)는 제2 액티브 층(131), 제2 게이트 전극(134), 제2 소스 전극(132) 및 제2 드레인 전극(133)을 포함할 수 있다. 제1 층간 절연층(113) 상에는 제2 박막 트랜지스터(130)의 제2 게이트 전극(134) 및 스토리지 커패시터(140)의 제3 커패시터 전극(143)이 배치될 수 있다. 제2 게이트 전극(134)은 제1 층간 절연층(113) 상에 몰리브덴(Mo) 등과 같은 금속층을 형성하고, 패터닝하여 형성될 수 있다. 제3 커패시터 전극(143)은 제2 게이트 전극(134)과 동일공정에 의하여 동일물질로 형성될 수 있다. 제3 커패시터 전극(143)은 표시 장치의 구동 특성, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다.
제1 층간 절연층(113), 제2 게이트 전극(134) 및 제3 커패시터 전극(143) 상에 제2 게이트 절연층(114)이 배치될 수 있다. 제2 게이트 절연층(114)은 예를 들어, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다. 제2 게이트 절연층(114)에는 제1 박막 트랜지스터(120)의 제1 액티브 층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)을 노출시키기 위한 컨택홀이 형성될 수 있다.
제2 게이트 절연층(114) 상에 제2 액티브층(131)이 배치될 수 있다. 제2 액티브 층(131)은 산화물 반도체로 이루어질 수 있다. 제2 액티브층(131)은 제1 층간 절연층(113) 상에 형성된 제2 게이트 전극(134)와 중첩되도록 제2 게이트 절연층(114) 상에 형성될 수 있다. 산화물 반도체 물질은 실리콘 물질과 비교하여 밴드갭이 더 큰 물질이므로 오프(Off) 상태에서 전자가 밴드갭을 넘어가지 못하며, 이에 따라 오프-전류(Off-Current)가 낮다. 따라서, 산화물 반도체로 이루어진 액티브 층을 포함하는 박막 트랜지스터는 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합할 수 있다. 그리고, 오프-전류가 작아서 보조 용량의 크기가 감소될 수 있으므로, 고해상도 표시 소자에 적합할 수 있다. 그리고, 제2 액티브 층(131)은 금속 산화물로 이루어지고, 예를 들어, IGZO(indium-gallium-zinc-oxide), IZO(indium-zinc-oxide) 또는 IGO(indium-gallium-oxide) 등과 같은 다양한 금속 산화물로 이루어질 수 있다. 제2 액티브 층(131)은, 금속 산화물을 제2 게이트 절연층(114) 상에 증착하고, 안정화를 위한 열처리 공정을 수행한 후, 금속 산화물을 패터닝하여 형성될 수 있다.
제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123)과 제2 박막 트랜지스터(130)의 제2 소스 전극(132) 및 제2 드레인 전극(133)은 제2 액티브층(131)이 형성된 제2 게이트 절연층(114) 상에 배치될 수 있다. 그리고, 제4 커패시터 전극(144)도 제2 게이트 절연층(114) 상에 배치될 수 있다. 제4 커패시터 전극(144)은 표시 장치의 구동 특성, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다. 제1 소스전극(112), 제1 드레인 전극(123), 제2 소스 전극(132), 제2 드레인 전극(133) 및 제4 커패시터 전극(144)은 동일공정에 의하여 동일물질로 형성될 수 있다. 예를 들면, 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)의 소스 전극 및 드레인 전극과 스토리지 커패시터(140)의 제4 커패시터 전극(144)은 동시에 생성될 수 있다.
제1 소스 전극(122) 및 제1 드레인 전극(123)은 제2 게이트 절연층(114), 제1 층간 절연층(113) 및 제1 게이트 절연층(112)에 형성된 컨택홀을 통하여 제1 액티브 층(121)과 연결될 수 있다. 예를 들면, 제1 소스 전극(122) 및 제1 드레인 전극(123)은, 제2 게이트 절연층(114), 제1 층간 절연층(113) 및 제1 게이트 절연층(112)에 형성된 컨택홀을 통하여, 제1 액티브 층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)과 각각 전기적으로 연결될 수 있다. 이때, 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 게이트 절연층(114)을 모두 관통하여 제1 액티브 층(121)을 노출시키는 컨택홀은 드라이 에칭(dry edtch)하여 형성될 수 있다. 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 게이트 절연층(114)을 모두 관통하는 제1 액티브 층(121)을 노출시키는 컨택홀을 형성하기 위해서 제1 게이트 절연층(112), 제1 층간 절연층(113)및 제2 게이트 절연층(114)이 모두 에칭되어야 한다. 따라서, 제1 게이트 절연층(112), 제1 층간 절연층(113) 및 제2 게이트 절연층(114)을 모두 관통하여 제1 액티브 층(121)을 노출시키는 컨택홀을 형성하기 위해서는 다수의 층을 에칭해야 한다. 다수의 층은 Ÿ‡ 에칭(wet etch) 방식을 이용하여 에칭하기에는 원하는 패턴을 얻기 어려우므로 드라이 에칭을 통해 에칭되어야 한다.
제1 소스 전극(122) 및 제1 드레인 전극(123)은 도전성 금속 물질로 이루어질 수 있고, 예를 들어, 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있으나, 이에 한정되지는 않는다. 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123)은 동일 공정으로 형성될 수 있다. 즉, 제1 층간 절연층(113) 상에 소스/드레인 물질층을 형성하고, 제1 소스 전극(122) 및 제1 드레인 전극(123)이 동일공정에 의해 형성되도록 소스/드레인 물질층이 패터닝될 수 있다. 이에, 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123)은 동일한 두께 및 동일한 물질로 이루어질 수 있다.
그리고, 제1 소스 전극(122) 및 제1 드레인 전극(123) 각각이 연결된 제1 액티브 층(121)의 부분은 열처리될 수 있다. 예를 들면, 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 게이트 절연층(114)을 관통하여 제1 액티브 층(121)을 노출시키는 컨택홀이 형성된 후, 노출된 제1 액티브 층(121)의 일부는 열처리될 수 있다. 컨택홀을 통하여 노출된 제1 액티브 층(121)을 열처리함으로써, 제1 액티브 층(121)의 특성을 향상시킬 수 있다. 따라서, 제1 액티브 층(121)을 포함하는 제1 박막 트랜지스터(120)의 특성을 향상시킬 수 있다.
제2 소스 전극(132) 및 제2 드레인 전극(133)은 도전성 금속 물질로 이루어질 수 있고, 예를 들어, 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있으나, 이에 한정되지는 않는다. 제2 소스 전극(132) 및 제2 드레인 전극(133)은 제2 액티브층(131)과 일부 중첩되도록 형성될 수 있다. 예를 들면, 본 명세서의 실시예인 도 1에서는 제2 소스 전극(132) 및 제2 드레인 전극(133)은 제2 액티브층과 직접 접촉하면서 일부 중첩되도록 형성되어 있다.
제4 커패시터 전극(144)은 제1 층간 절연층(113)에 형성된 제3 커패시터 전극 또는 제1 게이트 절연층(112)에 형성된 제4 커패시터 전극과 중첩되도록 제2 게이트 절연층(114) 상에 형성될 수 있다.
제2 게이트 절연층(114), 제1 소스 전극(122), 제1 드레인 전극(123), 제2 소스 전극(132), 제2 드레인 전극(133) 및 제4 커패시터 전극(144) 상에 제2 층간 절연층(115)이 배치될 수 있다. 제2 층간 절연층(115)에는 제1 소스 전극(122) 또는 제1 드레인 전극(123)의 적어도 일부를 노출시키기 위한 컨택홀이 형성될 수 있다. 제2 층간 절연층(115)은 제1 박막 트랜지스터(120)과 제2 박막 트랜지스터(130)을 보호하기 위한 절연층일 수 있다. 제2 층간 절연층(115)은 제1 박막 트랜지스터(120)과 제2 박막 트랜지스터(130)의 상부로부터 발생되는 수소를 억제시킬 수 있다.
평탄화층(116)은 제2 층간 절연층(115) 상에 배치될 수 있다. 평탄화층(116)에는 제1 소스 전극(122), 제1 드레인 전극(123), 제2 소스 전극(132) 또는 제2 드레인 전극(133)을 노출시키기 위한 컨택홀이 형성될 수 있다. 평탄화층(116)은 제1 박막 트랜지스터(120), 제2 박막 트랜지스터(130) 및 스토리지 커패시터(140)의 상부를 평탄화하기 위한 절연층일 수 있다. 애노드(150)은 평탄화층(116) 상에 배치될 수 있다. 애노드(150)은 제2 층간 절연층(115) 및 평탄화층(116)에 형성된 컨택홀을 통하여 제1 드레인 전극(123)과 전기적으로 연결될 수 있다. 다시 말하면, 애노드(150)은 제2 층간 절연층(115) 및 평탄화층(116)에 형성된 컨택홀을 통하여 제1 박막 트랜지스터(120)와 전기적으로 연결될 수 있다. 본 명세서의 실시예에 따른 표시장치(100)는 상부 발광(Top Emission)표시장치이므로, 애노드(150)이 형성되어 있으며, 하부 발광(Bottom Emission)인 경우에는 평탄화층(116) 상에 캐소드이 배치될 수 있다.
애노드(150) 및 평탄화층(116) 상에는 뱅크층(117)이 배치될 수 있다. 뱅크층(117)은 애노드(150)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크층(117)은 표시장치(100)의 발광영역을 정의할 수 있으므로 화소 정의막 이라고 할 수도 있다.
애노드(150) 및 뱅크층(117) 상에는 발광층 및 캐소드를 포함하는 발광 소자가 더 배치될 수 있다. 발광 소자 상에는 수분 침투를 억제하는 봉지부가 더 배치될 수 있다
도 2는 본 명세서의 다른 실시예에 따른 표시 장치(200)를 도시한 단면도이다. 설명의 편의를 위해 도 1을 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 도 1의 제1 박막 트랜지스터(120), 제2 박막 트랜지스터(130) 및 스토리지 커패시터(140)은 도 2의 제1 박막 트랜지스터(220), 제2 박막 트랜지스터(230) 및 스토리지 커패시터(240)은 실질적으로 동일하다. 따라서, 도 1과 실질적으로 동일한 도 2의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 2를 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(200)는 기판(210), 버퍼층(211), 제1 박막 트랜지스터(220), 제2 박막 트랜지스터(230), 스토리지 커패시터(240), 제1 게이트 절연층(212), 제1 층간 절연층(213), 제2 게이트 절연층(214), 제2 층간 절연층(215), 평탄화층(216), 뱅크층(217) 및 애노드(250)을 포함한다. 그리고, 제1 박막 트랜지스터(220)의 제1 액티브 층(221)은 LTPS로 이루어질 수 있으며, 제2 박막 트랜지스터(230)의 제2 액티브 층(231)은 산화물 반도체로 이루어질 수 있다.
도 2를 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(200)는 애노드(250)이 평탄화층(216) 및 제2 층간 절연층(215)을 관통하는 컨택홀을 통하여 제 2 박막 트랜지스터(230)의 제2 소스전극(232)과 연결되어 있다.
도 3은 본 명세서의 다른 실시예에 따른 표시 장치(300)를 도시한 단면도이다. 설명의 편의를 위해 도 1을 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명한다.
도 3을 참조하면, 제2 층간절연층(315) 상에 제1 평탄화층(316)이 배치될 수 있다. 제1 평탄화층(316)은 제1 드레인 전극(323), 제1 소스 전극(322), 제2 드레인 전극(333) 및 제2 소스전극(332)중 적어도 하나를 노출시키기 위한 컨택홀을 형성할 수 있다. 제1 평탄화층(316) 상에는 연결전극(360) 및 제5 커패시터 전극(345)이 배치될 수 있다.
연결전극(360)은 제 1평탄화층(316) 및 제2 층간 절연층(315)을 관통하여 제1박막 트랜지스터(320)의 제1 드레인 전극(323)을 노출하는 컨택홀에 형성될 수 있다. 연결전극(360)은 제 1평탄화층(316) 및 제2 층간 절연층(315)을 관통하여 형성된 컨택홀을 통하여 제1 박막트랜지스터(320)와 애노드(350)을 전기적으로 연결한다. 따라서, 연결전극(360)은 제 1평탄화층(316) 및 제2 층간 절연층(315)을 관통하여 형성된 컨택홀을 통하여 제1 박막 트랜지스터(320)의 제1 드레인 전극(323)과 애노드(350)을 연결한다. 그러나, 이에 한정되지 않는다. 예를 들면, 연결전극(360)은 제1 박막 트랜지스터(320)의 제1 소스전극(322)과 애노드(350)을 연결할 수 있다. 또는, 연결전극(360)은 제2 박막 트랜지스터(330)의 제2 소스전극(332) 또는 제2 드레인 전극(333)과 애노드(350)을 연결할 수 있다.
연결전극(360) 및 제5 커패시터 전극(345) 상에는 제3 층간 절연층(318) 및 제2 평탄화층(319)이 배치될 수 있다. 그러나, 이에 한정되지는 않는다. 예를 들면, 제2 평탄화층(319)만이 연결전극(360) 및 제5 커패시터 전극(345) 상에 배치될 수 있다. 제3 층간 절연층(318) 및 제2 평탄화층(319)은 연결전극(360)을 노출하기 위하여 컨택홀을 형성할 수 있다.
제2 평탄화층(319) 상에는 애노드(350)이 배치될 수 있다. 애노드(350)은 제3 층간 절연층(318) 및 제2 평탄화층(319)에 형성된 컨택홀을 통하여 연결전극(360)과 전기적으로 연결될 수 있다. 예를 들면, 애노드(350)은 제3 층간 절연층(318) 및 제2 평탄화층(319)에 형성된 컨택홀을 통하여 제1 박막 트랜지스터(320)와 전기적으로 연결될 수 있다. 본 명세서의 다른 실시예에 따른 표시장치(300)는 상부 발광(Top Emission)표시장치이므로, 애노드(350)이 형성되어 있으며, 하부 발광(Bottom Emission)인 경우에는 제2 평탄화층(319) 상에 캐소드이 배치될 수 있다.
애노드(350) 및 제2 평탄화층(319) 상에는 뱅크층(317)이 배치될 수 있다. 뱅크층(317)에는 애노드(350)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크층(317)은 표시장치(300)의 발광영역을 결정할 수 있으므로 화소 정의막일 수 있다. 애노드(350) 및 뱅크층(317) 상에는 발광층 및 캐소드를 포함하는 발광 소자가 더 배치될 수 있다. 발광 소자 상에는 수분 침투를 억제하는 봉지부가 더 배치될 수 있다
도 4는 본 명세서의 다른 실시예에 따른 표시 장치를 도시한 단면도이다. 설명의 편의를 위해 도 1을 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명할 수 있다. 예를 들면, 도 1의 제1 박막 트랜지스터(120)은 도 4의 제1 박막 트랜지스터(420)와 실질적으로 동일하다. 그리고, 도 1의 기판(110), 버퍼층(111), 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 게이트 절연층(114), 제2 층간 절연층(115), 평탄화층(116), 뱅크층(117), 애노드(150)과 실질적으로 동일하다. 따라서, 도 1과 실질적으로 동일한 도 4의 구성에 대한 중복된 설명은 생략거나 간략히 설명할 수 있으며, 제2 박막 트랜지스터(430)의 제2 게이트 전극(424) 및 스토리지 커패시터(440)의 제3 커패시터 전극(444)에 대해서 설명한다.
도 4를 참조하면, 제2 박막 트랜지스터(430)의 제2 게이트 전극(434)과 스토리지 커패시터(440)의 제2 커패시터 전극(442)은 제1 게이트 절연층(412) 상에 배치될 수 있다. 예를 들면, 제2 게이트 전극(434)과 제2 커패시터 전극(442)은 제1 박막 트랜지스터(420)의 제1 게이트 전극(424)과 동일한 층에 형성될 수 있다.
제1 게이트 전극(424), 제2 게이트 전극(434) 및 제2 커패시터 전극(442) 상에는 제1 층간 절연층(413) 및 제2 게이트 절연층(414)이 배치될 수 있다. 그러나, 이에 한정되지는 않는다. 예를 들면, 제2 게이트 절연층(414)은 생략되고 제1 층간 절연층(413)만이 배치될 수 있다. 제1 층간 절연층(413)만이 형성되는 경우에는, 제1 층간 절연층(413)이 제2 박막 트랜지스터(430)의 제2 게이트 전극(434)와 제2 액티브층(431) 사이에서 게이트 절연층의 역할도 함께 수행할 수 있다. 그리고, 제1 층간 절연층(413)을 생락하고, 제2 게이트 절연층(414)만이 형성될 수 있다.
제1 게이트 절연층(112), 제1 층간 절연층(413) 및 제2 게이트 절연층(414)을 관통하여 제1 박막트랜지스터(420)의 제1 소스영역(421b) 및 제1 드레인 영역(421c)을 노출시키는 컨택홀을 형성할 수 있다. 제1 층간 절연층(413)이 생략된 경우에는, 제1 게이트 절연층(112) 및 제2 게이트 절연층(414)을 관통하여 제1 소스영역(421b) 및 제1 드레인 영역(421c)을 노출시키는 컨택홀을 형성할 수 있다.
제1 층간 절연층(413) 또는 제2 게이트 절연층(414) 상에 제2 박막 트랜지스터(430)의 제2 액티브층(431)이 배치될 수 있다. 그리고, 본 명세서에서는 제2 게이트 절연층(414) 상에 제2 액티브층(431)이 형성된 것을 기준으로 설명한다. 제2 액트브층(431)은 산화물 반도체로 이루어질 수 있다. 제2 액티브층(431)은 제1 게이트 절연층(412) 상에 형성된 제2 게이트 전극(434)과 중첩되도록 제2 게이트 절연층(414) 또는 제1 층간 절연층(413) 상에 형성될 수 있다.
제1 박막 트랜지스터(420)의 제1 소스 전극(422) 및 제1 드레인 전극(423)과 제2 박막 트랜지스터(130)의 제2 소스 전극(432) 및 제2 드레인 전극(433)은 제2 액티브층(431)이 형성된 제2 게이트 절연층(414) 또는 제1 층간 절연층(413) 상에 배치될 수 있다. 그리고, 제3 커패시터 전극(444)은 제2 게이트 절연층(414) 또는 제1 층간 절연층(413) 상에 배치될 수 있다. 그리고, 제3 커패시터 전극은(444)은 표시 장치의 구동 특성, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다.
그리고, 제1 소스전극(412), 제1 드레인 전극(423), 제2 소스 전극(432), 제2 드레인 전극(433) 및 제3 커패시터 전극(444)은 동일공정에 의하여 동일물질로 형성될 수 있다. 예를 들면, 제1 박막 트랜지스터(420) 및 제2 박막 트랜지스터(430)의 소스 전극 및 드레인 전극과 스토리지 커패시터(440)의 제3 커패시터 전극(444)은 동시에 형성될 수 있다. 제3 커패시터 전극(444)은 제 1 게이트 절연층(412) 상에 형성된 제2 커패시터 전극(442)과 중첩되도록 제2 게이트 절연층(414) 또는 제1 층간 절연층(413 ) 상에 형성될 수 있다.
그리고, 제1 박막 트랜지스터(420)의 제1 소스 전극(422) 및 제1 드레인 전극(423)은 제2 게이트 절연층(414) 및 제1 층간 절연층(413)을 관통하여 형성된 컨택홀을 통하여 제1 액티브층(421)과 연결될 수 있다. 제1 소스 전극(422), 제1 드레인 전극(423), 제2 소스 전극(432), 제2 드레인 전극(433) 및 제3 커패시터 전극(444) 상에는 제 2층간 절연층(415), 평탄화층(416), 애노드(450), 및 뱅크층(417)이 형성될 수 있다.
도 5는 본 명세서의 다른 실시예에 따른 표시장치를 도시한 단면도이다. 설명의 편의를 위하여 도 4를 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 도4의 제1 박막 트랜지스터(420), 제2 박막 트랜지스터(430) 및 스토리지 커패시터(440)은 도 5의 제1 박막 트랜지스터(520), 제2 박막 트랜지스터(530) 및 스토리지 커패시터(540)는 실질적으로 동일하다. 따라서, 도 4와 실질적으로 동일한 도 5의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 5를 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(500)는 기판(510), 버퍼층(511), 제1 박막 트랜지스터(520), 제2 박막 트랜지스터(530), 스토리지 커패시터(540), 제1 게이트 절연층(512), 제1 층간 절연층(513), 제2 게이트 절연층(514), 제2 층간 절연층(515), 평탄화층(516), 뱅크층(517) 및 애노드(550)을 포함한다. 그리고, 제1 박막 트랜지스터(520)의 제1 액티브 층(521)은 LTPS로 이루어질 수 있으며, 제2 박막 트랜지스터(530)의 제2 액티브 층(531)은 산화물 반도체로 이루어질 수 있다.
도 5를 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(500)는 애노드(550)이 평탄화층(516) 및 제2 층간 절연층(515)을 관통하는 컨택홀을 통하여 제2 박막 트랜지스터(530)의 제2 소스전극(532)과 연결될 수 있다. 그러나, 이에 한정되지는 않는다. 예를 들면, 애노드(550)은 평탄화층(516) 및 제2 층간 절연층(515)을 관통하는 컨택홀을 통하여 제2 박막 트랜지스터(530)의 제2 드레인 전극(533)과 연결될 수 있다.
도 6은 본 명세서의 다른 실시예에 따른 표시 장치를 도시한 단면도이다. 설명의 편의를 위해 도 4를 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 도 4의 제1 박막 트랜지스터(420), 제2 박막 트랜지스터(430) 및 스토리지 커패시터(440)는 도 6의 제1 박막 트랜지스터(620), 제2 박막 트랜지스터(630)는 실질적으로 동일하다. 따라서, 도 4와 실질적으로 동일한 도 6의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 6을 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(600)는 기판(610), 버퍼층(611), 제1 박막 트랜지스터(620), 제2 박막 트랜지스터(630), 스토리지 커패시터(640), 제1 게이트 절연층(612), 제1 층간 절연층(613), 제2 게이트 절연층(614), 제2 층간 절연층(615), 제1 평탄화층(616), 제3 층간 절연층(618), 제1 평탄화층(619), 뱅크층(617) 및 애노드(650)을 포함한다. 그리고, 제1 박막 트랜지스터(620)의 제1 액티브 층(621)은 LTPS로 이루어질 수 있으며, 제2 박막 트랜지스터(630)의 제2 액티브 층(631)은 산화물 반도체로 이루어질 수 있다.
도 6을 참조하면, 제1 박막트랜지스터(620)의 제1 소스전극(622) 및 제1 드레인 전극(623), 제2 박막 트랜지스터(630)의 제2 소스전극(632) 및 제2 드레인 전극(633) 그리고 스토리지 커패시터(640)의 제3 커패시터 전극(644) 상에 제2 층간 절연층(615)이 배치될 수 있다. 그리고, 제2 층간절연층(615) 상에 제1 평탄화층(616)이 배치될 수 있다. 제2 층간절연층(615) 및 제1 평탄화층(616)을 관통하여 제1 드레인 전극(623), 제1 소스 전극(622), 제2 드레인 전극(633) 및 제2 소스전극(632)중 적어도 하나를 노출시키기 위한 컨택홀을 형성할 수 있다. 도 6에서는 제2 층간 절연층(615) 및 제1 평탄화층(616)을 관통하여 제1 박막트랜지스터(620)의 제1 드레인 전극(623)을 노출하고 있다. 제1 평탄화층(616) 상에는 연결전극(660) 및 제4 커패시터 전극(645)이 배치될 수 있다. 연결전극(660)은 제 1평탄화층(616) 및 제2 층간 절연층(615)을 관통하여 제1박막 트랜지스터(620)의 제1 드레인 전극(623)을 노출하는 컨택홀에 형성될 수 있다. 예를 들면, 연결전극(660)은 제 1평탄화층(616) 및 제2 층간 절연층(615)을 관통하여 형성된 컨택홀을 통하여 제1 박막트랜지스터(620)와 연결될 수 있다. 그러나, 이에 한정되지 않는다. 예를 들면, 연결전극(660)은 제1 박막 트랜지스터(620)의 제1 소스전극(622)과 연결될 수도 있다. 또는, 연결전극(660)은 제2 박막 트랜지스터(630)의 제2 소스전극(632) 또는 제2 드레인 전극(633)과 연결될 수 있다.
연결전극(660) 및 제4 커패시터 전극(645) 상에는 제3 층간 절연층(618) 및 제2 평탄화층(619)이 배치될 수 있다. 그러나, 이에 한정되지는 않는다. 예를 들면, 제2 평탄화층(619)만이 연결전극(660) 및 제4 커패시터 전극(645) 상에 배치될 수 있다. 제3 층간 절연층(618) 및 제2 평탄화층(619)은 연결전극(660)을 노출하기 위하여 컨택홀을 형성할 수 있다.
제2 평탄화층(619) 상에는 애노드(650)이 배치될 수 있다. 애노드(650)은 제3 층간 절연층(618) 및 제2 평탄화층(619)을 관통하여 형성된 컨택홀을 통하여 연결전극(660)과 전기적으로 연결될 수 있다. 예를 들면, 애노드(650)은 제3 층간 절연층(618) 및 제2 평탄화층(619)에 형성된 컨택홀을 통하여 제1 박막 트랜지스터(620)와 전기적으로 연결될 수 있다. 따라서, 제 1 박막 트랜지스터(620)와 애노드(650)은 연결전극(660)을 통하여 전기적으로 연결된다.
본 명세서의 다른 실시예에 따른 표시장치(600)는 상부 발광(Top Emission)표시장치이므로, 애노드(650)이 형성되어 있으며, 하부 발광(Bottom Emission)인 경우에는 제 2 평탄화층(619) 상에 캐소드이 배치될 수 있다.
애노드(650) 및 제2 평탄화층(619) 상에는 뱅크층(617)이 배치될 수 있다. 뱅크층(617)은 애노드(650)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크층(617)은 표시장치(600)의 발광영역을 결정할 수 있으므로, 화소 정의막일 수 있다. 애노드(650) 및 뱅크층(617) 상에는 발광층 및 캐소드를 포함하는 발광 소자가 더 배치될 수 있다. 발광 소자 상에는 수분 침투를 억제하는 봉지부가 더 배치될 수 있다.
도 7은 본 명세서의 일 실시예에 따른 표시 장치 제조 방법을 설명하기 위한 개략적인 순서도이다. 도 8a 내지 도 8h는 도 7에 도시된 순서도를 설명하기 위한 공정 단면도들이다. 도 7, 도 8a 내지 도 8e는 도 1에 도시된 본 명세서의 일 실시예에 따른 표시장치의 제조 방법을 설명하기 위한 순서도 및 공정 단면도로서, 중복 설명은 생략하거나 간략히 설명할 수 있다.
먼저 기판(110) 상에 버퍼층(111), 제1 액티브 층(121) 및 제1 커패시터 전극(141)이 형성된다 (S100).
도 8a를 참조하면, 버퍼층(111)은 기판(110) 표면 상에 증착된다. 예를 들면, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx) 중 어느 하나를 증착하여 단일층의 버퍼층(111)이 형성되거나, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)을 교대 적층하여 다중층의 버퍼층(111)이 형성될 수도 있다.
이어서, 제1 박막 트랜지스터(120)의 제1 액티브 층(121) 및 스토리지 커패시터(140)의 제1 커패시터 전극(141)이 버퍼층(111) 상에 형성될 수 있다. 버퍼층(111) 표면 상에 아몰퍼스 실리콘(a-Si) 물질이 증착되어, a-Si층이 형성되고, a-Si층에 대한 탈수소화 공정이 수행된다. a-Si층 내에 수소가 많이 존재하는 경우 후속 공정에서 a-Si층 내의 수소가 폭발하여 불량이 발생할 수 있다. 이에, 탈수소화 공정은 a-Si층으로부터 수소를 제거하는 공정으로서, a-Si층이 형성된 후 수행될 수 있다. 탈수소화 공정이 완료된 후, a-Si층에 대한 결정화 공정이 수행된다. 결정화 공정은 a-Si층의 아몰퍼스 실리콘(a-Si)을 결정화하여 폴리 실리콘을 형성하는 공정으로서, 예를 들어, ELA(excimer laser annealing) 공정을 통해 수행될 수 있다. 이어서, 제1 박막 트랜지스터(120)의 제1 액티브층(121) 및 스토리지 커패시터(140)의 제1 커패시터 전극(141)을 형성하기 위해, 결정화가 완료된 a-Si층이 패터닝된다.
이어서, 버퍼층(111), 제1 액티브 층(121) 및 제1 커패시터 전극(141) 상에 제1 게이트 절연층(112), 제1 게이트 전극(124) 및 제2 커패시터 전극(142)이 형성될 수 있다(S110).
도 8b를 참조하면, 제1 박막 트랜지스터(120)의 제1 액티브 층(121) 및 스토리지 커패시터(140)의 제1 커패시터 전극(141) 상에 제1 게이트 절연층(112)이 형성된다. 예를 들면, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx) 중 어느 하나가 증착되어 단일층의 제1 게이트 절연층(112)이 형성되거나, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)이 교대 적층되어 다중층의 제1 게이트 절연층(112)이 형성될 수도 있다.
이어서, 제1 게이트 절연층(112) 상에 게이트 전극용 물질을 증착하고, 게이트 전극용 물질을 패터닝하여 제1 박막 트랜지스터(120)의 제1 게이트 전극(124) 및 스토리지 커패시터(140)의 제2 커패시터 전극(142)이 형성된다. 게이트 전극용 물질은 몰리브덴(Mo) 등과 같은 다양한 금속 물질일 수 있다.
이어서, 제1 박막 트랜지스터(120)의 제1 게이트 전극(124)을 마스크로 하여 제1 박막 트랜지스터(120)의 제1 액티브 층(121)에 대한 도핑 공정이 수행된다. 제1 게이트 전극(124)을 마스크로 하여 제1 게이트 전극(124)의 하부에 배치된 제1 액티브 층(121)에 불순물을 주입하여, 제1 액티브 층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)이 정의될 수 있다. 도핑 방법은 이에 한정되지 않는다. 예를 들면, 제1 소스 영역(121b) 및 제1 드레인 영역(121c)은 제1 박막 트랜지스터(120)의 제1 게이트 절연층(112)을 형성하기 이전에 형성될 수 있다. 제1 액티브 층(121)을 형성한 직후, 포토레지스트를 이용하여 불순물이 도핑될 수 있다.
이어서, 제1 게이트 절연층(112), 제1 게이트 전극(124) 및 제2 커패시터 전극(142) 상에 제1 층간 절연층(113), 제2 게이트 전극(134) 및 제3 커패시터 전극(143)이 형성될 수 있다(S120).
도 8c를 참조하면, 제1 박막 트랜지스터(120)의 제1 게이트 전극(124) 및 스토리지 커패시터(140)의 제2 커패시터 전극(142) 상에 제1 층간 절연층(113)이 형성된다. 제1 박막 트랜지스터(120)의 제1 게이트 전극(124) 및 스토리지 커패시터(140)의 제2 커패시터 전극(142) 상에 질화 실리콘(SiNx) 및 산화 실리콘(SiOx) 중 어느 하나를 증착하여 단일층의 제1 층간 절연층(113)이 형성되거나, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)을 교대 적층하여 다중층의 제1 층간 절연층(113)이 형성될 수도 있다. 제1 층간 절연층(113)은 제1 층간 절연층(113) 하부에 형성된 제1 박막 트랜지스터(120)의 제1 게이트 전극(124)과 제1 층간 절연층(113) 상에 형성되는 제2 박막 트랜지스터(130)의 제2 게이트 전극(134)을 제1 층간 절연층(113)에 의하여 분리시키는 절연층일 수 있다.
이어서, 제1 층간 절연층(113) 상에 제2 박막 트랜지스터(130)의 제2 게이트 전극(134) 및 스토리지 커패시터(140)의 제3 커패시터 전극(143)이 형성될 수 있다. 제1 층간 절연층(113) 상에 게이트 전극용 물질을 증착하고, 게이트 전극용 물질을 패터닝하여 제2 박막 트랜지스터(130)의 제2 게이트 전극(134) 및 스토리지 커패시터(140)의 제3 커패시터 전극(143)이 형성된다. 게이트 전극용 물질은 몰리브덴(Mo) 등과 같은 다양한 금속 물질일 수 있으며, 이에 한정되는 것은 아니다.
이어서, 제1 층간 절연층(113), 제2 게이트 전극 및 제3 커패시터 전극 상에 제2 게이트 절연층(114) 및 제2 액티브층(131)이 형성될 수 있다 (S130).
도 8d를 참조하면, 제1 층간 절연층(113), 제2 게이트 전극 및 제3 커패시터 전극 상에 제2 게이트 절연층(114)이 형성될 수 있다. 예를 들면, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx) 중 어느 하나가 증착되어 단일층의 제2 게이트 절연층(114)이 형성되거나, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)이 교대 적층되어 다중층의 제2 게이트 절연층(114)이 형성될 수도 있다.
이어서, 제2 게이트 절연층(114) 상에 제2 박막 트랜지스터(130)의 제2 액티브 층(131)이 형성될 수 있다. 제2 게이트 절연층(114) 상에 금속 신화물, 예를 들어, IGZO(indium-gallium-zinc-oxide)를 증착하여 IGZO층이 형성될 수 있다. 제2 박막 트랜지스터(130)의 제2 액티브 층(131)은 다양한 금속 산화물 중 IGZO로 이루어지는 것을 예로 들어 IGZO층을 기초로 형성되는 것으로 설명하였으나, 이에 제한되지 않고 IGZO가 아닌 다른 금속 산화물로 형성될 수도 있다. 예를 들면, IGO(indium-gallium-zinc-oxide)및 IZO(indium-zinc-oxide)등의 금속 산화물로 형성될 수도 있다.
IGZO의 증착은 고온 상태에서 수행된다. 따라서, IGZO 증착 과정에서 IGZO가 결정화될 수 있다. 상온에서 IGZO를 증착하는 경우 IGZO는 아몰포스 상태일 수 있으나, 고온 상태에서 IGZO를 증착하는 경우 인듐(In), 갈륨(Ga), 아연(Zn)이 층 구조를 이루면서 네트워크를 형성하게 된다. 그리고, 고온에서 결정화를 진행함에 따라, IGZO층 내에 산소 공극이 감소된다. IGZO층 내에 산소 공극이 많이 존재하는 경우, 터널링 현상이 발생하고 이에 따라 IGZO층이 도체화되므로, IGZO 증착 시에 고온에서 결정화를 진행함에 따라 제2 박막 트랜지스터(130)의 BTS(Bias & Temperature Stress) 특성이 개선되고, 신뢰성이 증가될 수 있다. BTS란, 게이트 전압 바이어스 스트레스 상황에서의 문턱전압 안정성이라 할 수 있다. 이 특성은 주로 게이트 전압 & 온도 스트레스라고 불리며, 주로 양의 게이트 전압 바이어스 스트레스 (positive bias stress) 상황에서 60℃, 100,000 시간의 정상 동작을 만족시키는 것을 안정성 목표값으로 할 수 있다. 이어서, IGZO층의 안정화를 위해 IGZO층을 열처리하고, IGZO층을 패터닝하여 제2 액티브 층(131)이 형성된다. IGZO층의 열처리 및 패터닝 공정은 후에 설명하도록 한다.
이어서, 제2 게이트 절연층(114), 제1 층간 절연층(113) 및 제1 게이트 절연층(112) 관통하여 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성할 수 있다 (S140).
도 8e를 참조하면, 제2 게이트 절연층(114), 제1 층간 절연층(113) 및 제1 게이트 절연층(112)을 관통하여 제1 박막 트랜지스터(120)의 제1 액티브 층(121), 제1 소스영역(121b)을 노출시키는 제1 컨택홀(CNT1) 및 제1 박막 트랜지스터(120)의 제1 액티브 층(121) 제2 소스영역(121c)을 노출시키는 제2 컨택홀(CNT2)을 형성할 수 있다. 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2) 형성의 상세한 공정은 후에 설명하도록 한다.
이어서, 제2 게이트 절연층(114) 상에 제1 소스전극(122), 제1 드레인 전극(123), 제 2 소스전극(132), 제 2 드레인 전극(133) 및 제4 커패시터 전극(144)을 형성할 수 있다 (S150).
도 8f를 참조하면, 제2 게이트 절연층(114)의 제2 컨택홀(CNT2)에 제1 소스전극(122)을 형성할 수 있으며, 제2 게이트 절연층(114)의 제1 컨택홀(CNT1)에 제1 드레인 전극(123)을 형성할 수 있다. 제1 소스전극(122)은 제2 컨택홀(CNT2)을 통하여 제1 박막 트랜지스터(120)의 제1 액티브층(121)의 제1 소스 영역(121b)과 연결된다. 제1 드레인 전극(123)은 제1 컨택홀(CNT1)을 통하여 제1 박막 트랜지스터(120)의 제1 액티브층(121)의 제1 드레인 영역(121c)과 연결된다. 그리고, 제2 박막 트랜지스터(130)의 제2 액티브층(131)의 양 측면을 각각 오버랩하여 제2 소스전극(132) 및 제2 드레인 전극(133)이 형성될 수 있다. 그리고, 스토리지 커패시터(140)의 제4 커패시터 전극(144)이 제2 게이트 절연층(114) 상에 형성될 수 있다. 제4 커패시터 전극(144)은 제3 커패시터 전극(143)과 중첩하여 형성될 수 있다.
제1 층간 절연층(113) 상에 소스 전극 및 드레인 전극용 물질을 증착한 후 패터닝하는 방식으로 제1 소스전극(122), 제1 드레인 전극(123), 제 2 소스전극(132), 제 2 드레인 전극(133) 및 제4 커패시터 전극(144)이 형성될 수 있다. 그리고, 제1 소스전극(122), 제1 드레인 전극(123), 제 2 소스 전극(132), 제 2 드레인 전극(133) 및 제4 커패시터 전극(144)은 티타늄(Ti) / 알루미늄(Al) / 티타늄(Ti)의 3층 구조로 이루어질 수 있다. 그러나, 이에 한정되지 않으며, 다양한 금속 물질층으로 이루어질 수 있다.
이어서, 제1 소스전극(122), 제1 드레인 전극(123), 제 2 소스전극(132), 제 2 드레인 전극(133) 및 제4 커패시터 전극(144) 상에 제2 층간 절연층(115) 및 평탄화층(116)을 형성한 후, 평탄화층(116) 및 제2 층간 절연층(115)을 관통하여 제3 컨택홀(CNT3)을 형성할 수 있다 (S160).
도 8g를 참조하면, 제2 층간 절연층(115) 및 평탄화층(116)을 형성한 후, 평탄화층(116) 및 제2 층간 절연층(115)을 관통하여 제1 드레인 전극(123)을 노출하는 제3 컨택홀(CNT3)을 형성할 수 있다. 예를 들면, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx) 중 어느 하나를 증착하여 단일층의 제2 층간 절연층(115)이 형성되거나, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)을 교대 적층하여 다중층의 제2 층간 절연층(115)이 형성될 수도 있다. 평탄화층(116)은 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130) 상부를 평탄화하기 위한 절연층으로서 유기물로 이루어질 수 있다. 평탄화층(116)은 경우에 따라 생략될 수도 있다. 도 8g에서는 설명의 편의를 위해 평탄화층(116) 하부의 각종 절연층들의 상부가 모두 평탄한 것으로 도시되었으나, 실제로는 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)의 구성요소에 의해 평탄화되지 못하고 단차가 존재할 수 있다. 이에, 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130) 상부를 평탄화하여, 보다 신뢰성 있는 표시장치를 제공할 수 있다.
이어서, 제3 컨택홀(CNT3)이 형성된 평탄화층(116) 상에 애노드(150)을 형성할 수 있다 (S170).
도 8h를 참조하면, 평탄화층(116) 상에 형성된 애노드(150)은 평탄화 층(116) 및 제2 층간 절연층(115)의 제3 컨택홀(CNT3)을 통하여 제1 드레인 전극(123)과 연결될 수 있다. 애노드(150)은 발광층에서 발광된 광을 봉지부 측으로 반사시키기 위한 반사층 및 수송층에 정공을 공급하기 위한 투명 도전층을 포함할 수 있다. 그리고, 애노드(150)은 투명 도전층만을 포함하고 반사층은 애노드(150)과 별개의 구성요소인 것으로 정의될 수도 있다.
이어서, 평탄화층(116)과 애노드(150) 상에 뱅크층(117)을 형성할 수 있다.(S180)
도 8i를 참조하면, 평탄화층(116) 상에 형성된 애노드(150)의 양 측면을 오버랩하면서 뱅크층(117)을 형성할 수 있다. 뱅크층(117)은 표시 영역에서 인접하는 화소 영역을 구분하는 방식으로 화소 영역을 정의할 수 이다. 뱅크층(117)은 유기물로 이루어질 수 있다.
이어서, 애노드(150) 및 뱅크층(117) 상에는 발광층 및 캐소드를 포함하는 발광 소자가 더 배치될 수 있다. 발광 소자 상에는 수분 침투를 억제하는 봉지부가 더 배치될 수 있다
도 9는 도 7의 S130 및 S140, 도 8d 및 도 8e에 따른 제2 게이트 절연층(114), 제1 액티브층(131), 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)의 형성을 위한 공정을 설명하기 위한 공정 순서도이다. 도 10a 내지 도 10i는 도 9에 도시된 제1 액티브층(131), 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)의 형성을 위한 공정을 설명하기 위한 공정 단면도들이다. 도 9, 도 10a 내지 도 10i는 도7의 S130 및 S140, 도 8d 및 도 8e에 따른 제조 방법을 설명하기 위한 순서도 및 공정 단면도로서, 중복 설명은 생략하거나 간략히 설명한다.
제2 박막 트랜지스터(130)의 제2 게이트 전극(134), 스토리지 커패시터(140)의 제3 커패시터 전극(143) 및 제1 층간 절연층(113) 상에 제2 게이트 절연층(114)을 형성한 후, 제2 게이트 절연층(114) 상에 반도체 층(170)을 형성할 수 있다 (S221).
도 10a를 참조하면, 제 2 게이트 절연층(114) 상에 반도체 층(170)을 형성할 수 있다. 반도체 층(170)은 산화물 반도체로 이루어질 수 있다. 예를 들어, IGZO, ITZO, IZO, ZnO, IGO 또는 IAZO 등과 같은 다양한 금속 산화물로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
이어서, 반도체 층(170)의 안정화를 위하여 열처리 공정을 수행할 수 있다 (S222).
열처리 공정 수행 후, 반도체 층을 패터닝하기 위하여 반도체 층(170) 상에 제1 포토 레지스트(180)를 형성할 수 있다(S223).
도 10b를 참조하면, 제1 포토 레지스트(180)는 반도체 층(170) 상에 형성될 수 있으며, 제2 박막 트랜지스터(130)의 제2 게이트 전극(134)와 중첩하는 영역에 위치할 수 있다.
이어서, 습식 식각을 통하여 반도체 층(170)을 패터닝하여 제2 액티브층(131)을 형성할 수 있다 (S230).
도 10c를 참조하면, 반도체층(170) 상에 형성된 제1 포토 레지스트(180)를 마스크로 이용하여 제1 포토 레지스트(180)가 형성되지 않은 영역의 반도체 층(170)은 제거된다. 습식 식각 공정을 통하여 제1 포토 레지스트(180)가 형성되지 않은 영역의 반도체층(170)은 제거됨으로써, 제1 포토 레지스트(180) 아래의 반도체층(170)만 남게 된다. 제1 포토 레지스트(180) 아래에 남겨진 반도체 층(170)이 제2 액티브층(131)이 되는 것이다. 따라서, 제1 포토 레지스트(180)를 마스크로 이용해서 반도체 층(170)을 패터닝하여 제2 액티브층(131)을 형성할 수 있다.
이어서, 반도체층(170)을 패터닝한 후, 제1 포토 레지스트(180)는 제거 된다 (S231).
도 10d를 참조하면, 제2 액티브층(131)상의 제1 포토 레지스트(180)는 제거된다.
이어서, 제2 액티브층(131) 및 제2 게이트 절연층(114) 상에 제2 포토 레지스트(190)를 형성할 수 있다 (S232).
도 10e를 참조하면, 제2 액티브층(131) 및 제2 게이트 절연층(114) 상에 형성된 제2 포토 레지스트(190)는 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)이 형성될 영역의 제2 게이트 절연층(114)을 노출하는 오픈 영역을 가진다. 예를 들면, 제2 포토 레지스트(190)를 전면에 형성한 후, 제1 박막 트랜지스터(120)의 제1 액티브층(121)의 제1 소스영역(121b) 및 제1 드레인 영역(121c)과 중첩하는 영역의 제2 게이트 절연층(114)을 노출하는 오픈 영역을 형성한다.
이어서, 제2 포토 레지스트(190)의 오픈 영역을 통하여 제2 게이트 절연층(114), 제1 층간 절연층(113), 제1 게이트 절연층(112)을 관통하여 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성할 수 있다 (S240).
도 10f를 참조하면, 건식 식각 공정을 통하여 제1 액티브층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)과 중첩하는 영역의 제2 게이트 절연층(114), 제1 층간 절연층(113) 및 제1 게이트 절연층(112)을 제거한다. 예를 들면, 제2 포토 레지스트(190)의 오픈 영역에 대응하는 제2 게이트 절연층(114), 제1 층간 절연층(113) 및 제1 게이트 절연층(112)을 건식 식각 공정을 이용하여 제거함으로써, 제1 액티브층(121)의 제1 소스영역(121b) 및 제1 드레인 영역(121c)을 노출하는 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성할 수 있다.
이어서, 제2 포토 레지스트(190)를 제거할 수 있다 (S241). 제2 포토레지스트(190)가 제거된 후, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 통하여 노출된 제1 액티브층(121)의 제1 소스영역(121b) 및 제1 드레인 영역(121c)을 열처리할 수 있다 (S242). 열처리 이후, 습식 식각액을 이용하여 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 통하여 노출된 제1 액티브층(121)의 제1 소스영역(121b) 및 제1 드레인 영역(121c)의 표면을 식각할 수 있다 (S243).
도 10g를 참조하면, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성한 후, 제2 포토 레지스트(190)는 제거할 수 있다. 제2 포토 레지스트(190)를 제거한 후, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 통하여 노출된 제1 액티브층(121)의 제1 소스영역(121b) 및 제1 드레인 영역(121c)은 제1 박막 트랜지스터(120)의 소자 특성 향상을 위하여 열처리될 수 있다. 제1 액티브층(121)의 제1 소스영역(121b)은 제2 컨택홀(CNT2)을 통하여 제1 소스 전극(122)과 연결되는 영역이 될 수 있으며, 제1 액티브층(121)의 제1 드레인 영역(121c)은 제1 컨택홀(CNT1)을 통하여 제1 드레인 전극(123)과 연결되는 영역이 될 수 있다. 따라서, 제1 소스 영역(121b) 및 제1 드레인 영역(121c)은 제1 박막 트랜지스터(120)의 소자 특성 향상과 밀접한 관련이 있는 영역이라 할 수 있다.
그러나, 제1 소스영역(121b) 및 제1 드레인 영역(121c)의 제1 액티브층(121) 표면은 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성하기 위한 건식식각 공정 시 손상되거나 결함이 발생할 수 있다. 그리고, 제1 소스영역(121b) 및 제1 드레인 영역(121c)의 열처리 공정에 의하여, 제1 소스영역(121b) 및 제1 드레인 영역(121c)의 제1 액티브층(121) 표면에 산화막이 형성될 수도 있다. 제1 소스영역(121b) 및 제1 드레인 영역(121c)의 제1 액티브층(121)의 표면에 산화막이 형성됨에 따라, 제1 박막 트랜지스터(120)의 소자 신뢰성이 감소될 수 있으며, 나아가 일 실시예에 따른 표시 장치(100)의 신뢰성 또한 감소될 수 있다.
따라서, 제1 소스영역(121b) 및 제1 드레인 영역(121c)의 제1 액티브층(121) 표면에 형성된 산화막을 제거하기 위하여, 제1 소스영역(121b) 및 제1 드레인 영역(121c)에 대응하는 제1 액티브층(121)의 상층부를 제거할 수 있다. 그러나, 이에 한정되지는 않는다. 예를 들면, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)과 대응하는 영역의 제1 액티브층(121)을 모두 제거하여 제1 액티브층(121) 하부에 형성된 버퍼층(111)을 노출시킬 수도 있다. 제1 액티브층(121)을 제거하여 버퍼층(111)을 노출하는 경우, 버퍼층(111)의 상층부가 더 식각될 수 있다. 제1 소스영역(121b) 및 제1 드레인 영역(121c)에 대응하는 제1 액티브층(121)의 상부표면을 제거하는 경우, 습식 식각 공정이 이용될 수 있다.
도 10h를 참조하면, 제1 컨택홀(CNT1)에 대응하는 제1 드레인 영역(121c)의 상층부를 습식 식각 공정을 통하여 제거할 수 있다.
따라서, 도 1에 도시된 바와 같이, 제1 드레인 전극(123)은 제 1 컨택홀(CNT1)을 통하여 제1 액티브층(121)의 제1 드레인 영역(121c)과 접촉하여 연결될 수 있다. 그러나, 도 1에 도시된 바와 같이, 제1 드레인 전극(123)이 제1 드레인영역(121c)의 상층부를 제거하지 않는 경우, 제1 드레인 전극(123)과 제1 드레인 영역(121c)이 접촉되는 부분은 제1 드레인 영역(121c)의 상부 표면일 수 있다. 이와 달리, 도 10h 에 도시된 바와 같이 제1 드레인 영역(121c)의 상층부가 제거된 경우, 예를 들면 제1 액티브층(121)의 제1 드레인 영역(121c)에 홈을 형성한 경우에는 제1 드레인 전극(123)은 제1 드레인 영역(121c)에 형성된 홈의 측면 및 하단면과 접촉할 수 있다.
도 10h 에 도시된 바와 같이, 제1 컨택홀(CNT1)에 대응하는 제1 액티브층(121)의 제1 드레인 영역(121c)의 상층부를 식각함에 따라, 제 1 컨택홀(CNT1)과 대응하는 영역의 제1 액티브층(121) 두께(h1)는 제 1 컨택홀(CNT1)과 대응하지 않는 영역의 제1 액티브층(121)의 두께(h2) 보다도 작게 형성될 수 있다.
제1 액티브층(121)에 형성된 홈의 폭 및 깊이와 같은 수치는 식각공정 용액, 식각 속도, 식각 시간 등에 따라 다양해질 수 있다. 도 10h에서는 제1 컨택홀(CNT1)의 폭과 홈의 폭이 일치하는 것으로 도시되어 있으나, 이에 한정되지는 않는다. 예를 들면, 도 10i에 도시된 바와 같이, 제1 액티브층(121)의 제1 드레인 영역(121c)에 형성된 홈의 폭(w1)은 제1 컨택홀(CNT1)의 폭(w2)보다 작게 형성될 수 있다. 따라서, 도 1에 도시된 바와 같이, 제1 드레인 전극(123)이 제1 컨택홀(CNT1)을 통하여 제1 액티브층(121)과 접촉하는 경우에는 제1 드레인 전극(123)은 제1 액티브층(121)의 상부면, 제1 액티브층(121)에 형성된 홈의 측면 및 하단면과 접촉할 수 있다.
도 11은 본 명세서의 일 실시예에 따른 표시 장치의 제조방법을 설명하기 위한 개략적인 순서도이다. 도 11은 도 1에 도시된 본 명세서의 일 실시예에 따른 표시장치에 대한 제조 방법을 설명하기 위한 순서도 및 공정 단면도로서, 중복 설명은 생략하거나 간략히 설명한다. 설명의 편의를 위하여 도 7을 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 도 7의 버퍼층(111), 제1 액티브층(121) 및 제1 커패시터 전극(141)의 형성 공정(S100), 제1 게이트 절연층(112), 제1 게이트 전극(124), 제2 커패시터 전극(142), 제1 채널영역(121a), 제2 소스영역(121b) 및 제2 드레인영역(121c)의 형성 공정(S110), 제1층간 절연층(113), 제2게이트 전극(134) 및 제3 커패시터 전극(143)의 형성 공정(S120), 제1 소스전극(122), 제1 드레인 전극(123), 제2 소스 전극(132) 및 제2 드레인 전극(133)의 형성 공정(S150), 제2 층간 절연층(115), 평탄화층(116) 및 제3 컨택홀(CNT3)의 형성 공정(S160), 애노드(150)의 형성 공정(S170), 및 뱅크층(117)의 형성 공정(S180)과 도 11의 버퍼층(111), 제1 액티브층(121) 및 제1 커패시터 전극(141)의 형성 공정(S300), 제1 게이트 절연층(112), 제1 게이트 전극(124), 제2 커패시터 전극(142), 제1 채널영역(121a), 제2 소스영역(121b) 및 제2 드레인영역(121c)의 형성 공정(S310) ,및 제1층간 절연층(113), 제2게이트 전극(134) 및 제3 커패시터 전극(143)의 형성 공정(S320), 제1 소스전극(122), 제1 드레인 전극(123), 제2 소스 전극(132) 및 제2 드레인 전극(133)의 형성 공정(S350), 제2 층간 절연층(115), 평탄화층(116) 및 제3 컨택홀(CNT3)의 형성 공정(S360), 애노드(150)의 형성 공정(S370), 및 뱅크층(117)의 형성 공정(S380)은 실질적으로 동일하다. 따라서, 도 7과 실질적으로 동일한 도 11의 공정에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 11을 참조하면, 먼저 기판(110) 상에 버퍼층(111), 제1 액티브 층(121) 및 제1 커패시터 전극(141)이 형성된다 (S300). 이어서, 버퍼층(111), 제1 액티브 층(121) 및 제1 커패시터 전극(141) 상에 제1 게이트 절연층(112), 제1 게이트 전극(124) 및 제2 커패시터 전극(142)이 형성될 수 있다(S310). 그 다음으로, 제1 게이트 절연층(112), 제1 게이트 전극(124) 및 제2 커패시터 전극(142) 상에 제1 층간 절연층(113), 제2 게이트 전극(134) 및 제3 커패시터 전극(143)이 형성될 수 있다(S320). 이어서, 제1 층간 절연층(113), 제2 게이트 전극 및 제3 커패시터 전극 상에 제2 게이트 절연층(114)을 형성한 후, 제1 층간 절연층(113) 및 제2 게이트 절연층(113), 제1 게이트 절연층(112)을 관통하여 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성할 수 있다(S330). 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)형성 후, 제2 액티브층(131)이 형성될 수 있다(S340). 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2) 및 제2 액티브층(131)의 형성 공정에 대해서는 도 12 및 도 13a 내지 도 13l에서 설명하도록 한다. 다음으로, 제2 액티브층(131)을 형성한 이후, 제2 게이트 절연층(114) 상에 제1 소스전극(122), 제1 드레인 전극(123), 제 2 소스전극(132), 제 2 드레인 전극(133) 및 제4 커패시터 전극(144)을 형성할 수 있다 (S350). 이어서, 제2 층간 절연층(115) 및 평탄화층(116)을 형성한 후, 평탄화층(116) 및 제2 층간 절연층(115)을 관통하여 제3 컨택홀(CNT3)을 형성할 수 있다 (S360). 그리고, 제3 컨택홀(CNT3)이 형성된 평탄화층(116) 상에 애노드(150)을 형성할 수 있다(S370). 이어서, 평탄화층(116)과 애노드(150) 상에 뱅크층(117)을 형성할 수 있다(S380). 이어서, 애노드(150) 및 뱅크층(117) 상에는 발광층 및 캐소드를 포함하는 발광 소자가 더 배치될 수 있다. 발광 소자 상에는 수분 침투를 억제하는 봉지부가 더 배치될 수 있다
도 12는 도 11의 S330 및 S340에 따른 제2 게이트 절연층(114), 제1 컨택홀(CNT1), 제2 컨택홀(CNT2) 및 제1 액티브층(131)의 형성을 위한 공정을 상세하게 설명하기 위한 공정 순서도이다. 도 13a 내지 도 13l은 도 12에 도시된 제1 컨택홀(CNT1), 제2 컨택홀(CNT2) 및 제1 액티브층(131)의 형성을 위한 공정을 상세하게 설명하기 위한 공정 단면도들이다.
도12 및 도 13a 내지 도 13l은 도11의 S330 및 S340에 따른 제조 방법을 설명하기 위한 순서도 및 공정 단면도로서, 중복 설명은 생략하거나 간략히 설명한다.
제2 박막 트랜지스터(130)의 제2 게이트 전극(134), 스토리지 커패시터(140)의 제3 커패시터 전극(143) 및 제1 층간 절연층(113 ) 상에 제2 게이트 절연층(114)을 형성한 후, 제2 게이트 절연층(114) 상에 반도체 층(170)을 형성할 수 있다 (S421).
도 13a를 참조하면, 제 2 게이트 절연층(114) 상에 반도체 층(170)을 형성할 수 있다. 반도체 층(170)은 산화물 반도체로 이루어 질 수 있다. 예를 들어, IGZO, ITZO, IZO, ZnO, IGO 또는 IAZO 등과 같은 다양한 금속 산화물로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
이어서, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성하기 위하여, 반도체 층(170) 상에 제1 포토 레지스트(180)를 형성할 수 있다(S422).
도 13b를 참조하면, 반도체 층(170) 상에 형성된 제1 포토 레지스트(180)는 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)이 형성될 영역의 반도체 층(170)을 노출하는 오픈 영역을 가진다. 예를 들면, 제1 포토 레지스트(180)를 반도체 층(170)의 전면에 형성한 후, 제1 박막 트랜지스터(120)의 제1 액티브층(121)의 제1 소스영역(121b) 및 제1 드레인 영역(121c)과 중첩하는 영역의 반도체 층(170)을 노출하는 오픈 영역을 형성한다. 따라서, 제 1 액티브층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)에 대응하는 영역에서 반도체 층(170)을 노출시키는 오픈 영역을 가지는 제1 포토 레지스트(180)를 형성할 수 있다.
이어서, 제1 포토 레지스트(180)의 오픈 영역을 통하여 반도체 층(170)을 습식 식각 공정으로 제거하며, 제2 게이트 절연층(114), 제1 층간 절연층(113) 및 제1 게이트 절연층(112)을 건식 식각 공정으로 제거하여 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성할 수 있다 (S430).
도 13c를 참조하면, 습식 식각 공정을 통하여 제1 액티브층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)과 중첩하는 영역의 반도체 층(170)을 제거한다. 따라서, 제1 포토 레지스트(180)의 오픈 영역에 대응하는 반도체 층(170)을 건식 식각 공정을 이용하여 제거함으로써 제2 게이트 절연층(114)을 노출시킬 수 있다.
제1 포토 레지스트(180)의 오픈 영역에 대응하는 반도체 층(170)을 제거한 후, 도 13d에 도시된 바와 같이, 제2 게이트 절연층(114), 제1 층간 절연층(113) 및 제1 게이트 절연층(112)을 건식 식각 공정을 이용하여 제거함으로써 제1 액티브층(121)의 제1 소스영역(121b) 및 제1 드레인 영역(121c)을 노출하는 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성할 수 있다. 도 13d를 참조하면, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)은 제2 게이트 절연층(114) 및 제1 층간 절연층(113)을 관통하고, 제1 게이트 절연층(112)의 상층부를 제거하여 제1 박막 트랜지스터(120)의 제1 액티브층(121)을 노출시킬 수 있다. 제1 액티브층(121)이 노출되는 영역은 제1 액티브층(121)의 제1 소스영역(121b) 및 제1 드레인 영역(121c)이 될 수 있다.
이어서, 제1 포토 레지스트(180)를 제거할 수 있다 (S431). 제1 포토 레지스트(180)가 제거된 후, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 통하여 노출된 제1 액티브층(121)의 제1 소스영역(121b) 및 제1 드레인 영역(121c)을 열처리 공정을 진행할 수 있다 (S432). 제1 액티브층(121)의 제1 소스영역(121b) 및 제1 드레인 영역(121c) 열처리 이후, 반도체 층(170)의 안정화를 위하여 열처리 공정을 추가로 진행할 수 있다 (S433). 도 12에서는, 제1 액티브층(121)의 제1 소스영역(121b) 및 제1 드레인 영역(121c)을 열처리하는 공정과 반도체 층(170)을 열처리하는 공정이 별도로 진행되는 것으로 설명되어 있으나, 이에 한정되지는 않는다. 예를 들면, 한번의 열처리 공정을 통하여 제1 소스영역(121b), 제1 드레인 영역(121c) 및 반도체 층(170)을 열처리할 수도 있다. 따라서, 통합 열처리 공정인 하나의 열처리 공정을 통하여 제1 소스영역(121b), 제1 드레인 영역(121c)을 열처리 하는 동시에 반도체 층(170)을 열처리할 수 있다.
도 13e를 참조하면, 제1 포토 레지스트를(180)를 제거한 후, 제1 박막 트랜지스터(120)의 소자 특성 향상을 위하여 제1 액티브층(121)을 열처리될 수 있다. 제1 액티브층의 열처리 공정은 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 통하여 노출된 제1 액티브층(121)의 제1 소스영역(121b) 및 제1 드레인 영역(121c) 을 열처리함으로써 수행될 수 있다. 그리고, 반도체 층(170)은 안정화를 위하여 열처리될 수 있다. 반도체 층(170)은 이후 공정에서 식각되어 제2 박막 트랜지스터(130)의 제2 액티브층(131)을 형성할 수 있다. 따라서, 제2 박막 트랜지스터(130)의 소자 안정화 및 소자 특성 향상을 위하여 반도체 층(170)의 열처리를 위하여 추가 열처리 공정이 진행될 수 있다. 그러나, 반도체 층(170)의 열처리를 위하여 추가 열처리 공정이 진행되지 않고, 제1 액티브층(121)의 제1 소스영역(121b) 및 제1 드레인 영역(121c)을 열처리 할 때, 반도체 층(170) 또한 동시에 열처리할 수 있다. 통합 열처리 공정을 통하여 제1 소스영역(121b), 제1 드레인 영역(121c)을 열처리하는 동시에 반도체 층(170)을 열처리함으로써 공정 시간을 단축할 수 있으며, 생산 비용 또한 절감하는 효과를 가져올 수 있다.
이어서, 반도체 층을 패터닝하기 위하여 반도체 층(170) 상에 제2 포토 레지스트(190)를 형성할 수 있다(S434).
도 13f를 참조하면, 제2 포토 레지스트(190)는 반도체 층(170) 상에 형성될 수 있으며, 제2 박막 트랜지스터(130)의 제2 게이트 전극(134)과 중첩하는 영역에 위치할 수 있다.
이어서, 습식 식각을 통하여 반도체 층(170)을 패터닝하여 제2 액티브층(131)을 형성할 수 있다 (S440). 그리고, 습식 식각 공정을 통하여 제1 소스영역(121b) 및 제1 드레인 영역(121c)의 제1 액티브층(121) 일부를 제거 할 수 있다 (S441).
도 13g를 참조하면, 반도체층(170) 상에 형성된 제2 포토 레지스트(190)를 마스크로 이용하여 제2 포토 레지스트(190)가 형성되지 않은 영역의 반도체 층(170)은 제거된다. 습식 식각 공정을 통하여 제2 포토 레지스트(190)가 형성되지 않은 영역의 반도체층(170)은 제거됨으로써, 제2 포토 레지스트(190) 아래의 반도체층(170)만 남게 된다. 제2 포토 레지스트(190) 아래에 남겨진 반도체 층(170)이 제2 액티브층(131)으로 형성될 수 있다. 따라서, 제2 포토 레지스트(190)를 마스크로 이용해서 반도체 층(170)을 패터닝하여 제2 액티브층(131)을 형성할 수 있다. 제2 액티브층(131)을 형성한 후, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 통하여 노출된 제1 소스영역(121b) 및 제1 드레인 영역(121c)의 제1 액티브층(121) 상층부를 제거할 수 있다. 제2 액티브층(131)의 형성, 과 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 통하여 노출된 제1 액티브층(121) 상층부를 제거하는 공정은 동일한 습식 식각 공정에 의하여 진행될 수 있다. 동일한 습식 식각 공정을 진햄함으로써, 공정단계를 줄일 수 있기에 공정비용을 절갈할 수 있는 효과가 있다. 도 13e에 도시된 바와 같이, 제1 박막 트랜지스터(120)의 소자 안정성 및 소자 성능 향상을 위해 제1 소스영역(121b) 및 제1 드레인 영역(121c)의 제1 액티브층(121)이 열처리된 경우, 제1 액티브층(121)의 표면에 산화막이 형성될 수 있다. 제1 소스영역(121b) 및 제1 드레인 영역(121c)의 제1 액티브층(121) 표면에 형성된 산화막은, 제1 박막 트랜지스터(120)의 소자 안정성 및 성능을 감소시킬 수 있다. 이에 의해, 본 명세서의 일 실시예에 따른 표시장치)의 신뢰성 또한 감소될 수 있다.
따라서, 제1 소스영역(121b) 및 제1 드레인 영역(121c)의 제1 액티브층(121) 표면에 형성된 산화막을 제거하기 위하여, 제1 소스영역(121b) 및 제1 드레인 영역(121c)에 대응하는 제1 액티브층(121)의 상층부를 습식식각 공정을 이용하여 제거할 수 있다. 도 13g에 도시된 바와 같이, 제1 액티브층(121)의 상층부를 제거하기 위한 습식 식각 공정 시, 제2 액티브층(131)은 제2 포토 레지스트(190)에 의하여 보호될 수 있다. 따라서, 습식 식각 공정 진행 시 제2 액티브층(131)에는 손실을 주지 않고서, 제1 액티브층(121)만 식각을 진행할 수 있다. 도 13g를 참조하면, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 통하여 노출된 제1 소스영역(121b) 및 제1 드레인 영역(121c)의 제1 액티브층(121) 상층부를 식각하기 위하여 습식 식각 공정을 진행하게 될 경우, 제2 게이트 절연층 상에 형성된 제2 액티브층(131)이 함께 식각이 되거나 또는 유실될 수 있다. 하지만, 도 13g에서는, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 통하여 노출된 제1 액티브층(121)의 습식 식각 공정 시, 제2 액티브층(131)에 형성되어 있는 제2 포토 레지스트(190)가 보호막 역할을 하여 제2 액티브층(131)의 유실을 방지할 수 있다. 따라서, 제2 액티브층(131)에 손상을 가하지 않고서, 제1 소스영역(121b) 및 제1 드레인 영역(121c)의 제1 액티브층(121) 상층부를 제거하여 제1 액티브층(121)의 표면에 형성된 산화막을 효과적으로 제거할 수 있다.
제1 액티브층(121)의 표면에 형성된 산화막을 제거하기 위하여, 제1 액티브층(121)의 상층부만을 제거할 수 있으나 이에 한정되지는 않는다. 예를 들면, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)과 대응하는 영역의 제1 액티브층(121)을 모두 제거하여 제1 액티브층(121) 하부에 형성된 버퍼층(111)을 노출시킬 수도 있다. 제1 액티브층(121)을 제거하여 버퍼층(111)을 노출하는 경우, 버퍼층(111)의 상층부가 더 식각될 수 있다.
도 13i를 참조하면, 제1 컨택홀(CNT1)에 대응하는 제1 드레인영역(121c)의 제1 액티브층(121) 상층부를 습식 식각 공정을 통하여 제거할 수 있다.
따라서, 도 1에 도시된 바와 같이, 제1 드레인 전극(123)은 제1 컨택홀(CNT1)을 통하여 제1 액티브층(121)의 제1 드레인 영역(121c)과 접촉하여 연결될 수 있다. 그러나, 도 1에 도시된 바와 같이, 제1 드레인 전극(123)이 제1 드레인영역(121c)의 상층부를 제거하지 않는 경우, 제1 드레인 전극(123)과 제1 드레인 영역(121c)이 접촉되는 부분은 제1 드레인 영역(121c)의 상부 표면일 수 있다. 이와 달리, 도 13i에 도시된 바와 같이, 제1 드레인 영역(121c)의 상층부가 제거된 경우에는, 제1 드레인 전극(123)은 제1 드레인 영역(121c)에 형성된 홈의 측면 및 하부면과 접촉할 수 있다. 따라서, 제1 액티브층(121)의 제1 드레인 영역(121c)의 제1 액티브층(121)에 홈을 형성한 경우에는 제1 드레인 전극(123)은 제1 드레인 영역(121c)에 형성된 홈의 측면 및 하부면과 접촉할 수 있다.
도 13i에 도시된 바와 같이, 제1 컨택홀(CNT1)에 대응하는 제1 액티브층(121) 상층부를 식각함에 따라, 제 1 컨택홀(CNT1)과 대응하는 영역의 제1 액티브층(121) 두께(h1)는 제 1 컨택홀(CNT1)과 대응하지 않는 영역의 제1 액티브층(121)의 두께(h2)보다도 작게 형성될 수 있다.
제1 액티브층(121)에 형성된 홈의 폭 또는 깊이는 식각공정 용액, 식각 속도, 식각 시간 등에 따라 달라질 수 있다.
예를 들면, 도 13k에 도시된 바와 같이, 제1 컨택홀(CNT1)과 대응하는 영역의 제1 액티브층(121)을 모두 제거하여 제1 액티브층(121) 하부에 형성된 버퍼층(111)을 노출시킬 수도 있다. 그리고, 도 13l에 도시된 바와 같이, 제1 액티브층(121)을 제거하여 버퍼층(111)을 노출하는 경우, 버퍼층(111)의 상층부가 더 식각될 수 있다. 이와 같이, 버퍼층(111)의 상층부가 더 식각되는 경우, 제1 액티브층(121)에 형성된 홈에 대응하는 영역의 버퍼층(111) 두께는 홈에 대응하지 않는 영역의 버퍼층(111)의 두께보다 작아질 수 있다. 따라서, 도 1에 도시된 바와 같이, 제1 드레인 전극(123)이 제1 컨택홀(CNT1)을 통하여 제1 액티브층(121)과 접촉하는 경우에는 제1 드레인 전극(123)은 제1 액티브층(121)에 형성된 홈의 측면과 접촉하여 전기적으로 연결될 수 있다.
도 13i에서는 제1 컨택홀(CNT1)의 폭과 홈의 폭이 일치하는 것으로 도시되어 있으나 이에 한정되지는 않는다. 예를 들면, 도 13j에 도시된 바와 같이, 제1 액티브층(121)의 제1 드레인영역(121c)에 형성된 홈의 폭(w1)은 제1 컨택홀(CNT1)의 폭(w2)보다 작게 형성될 수 있다. 따라서, 도 1에 도시된 바와 같이, 제1 드레인 전극(123)이 제1 컨택홀(CNT1)을 통하여 제1 액티브층(121)과 접촉하는 경우에는 제1 드레인 전극(123)은 제1 액티브층(121)의 상부면, 제1 액티브층(121)에 형성된 홈의 측면 및 하면과 접촉할 수 있다.
도 13i 내지 도 13l에서는 제1 컨택홀(CNT1)에 대응하는 제1 액티브층(121)이 제거되는 예시를 도시하였으나, 제2 컨택홀(CNT2)에 대응하는 제1 액티브층(121) 또한 동일하게 제거될 수 있다.
이어서, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 통하여 제1 액티브층(121)을 식각한 후, 제2 포토레지스트(190)를 제거할 수 있다.
도 13h를 참조하면, 제2 액티브층(131)상의 제2 포토 레지스트(190)는 제거된다.
본 명세서의 실시예에 따른 박막 트랜지스터 및 표시장치는 다음과 같이 설명될 수 있다.
본 명세서의 실시예에 따른 박막 트랜지스터는, 게이트 전극,과 게이트 절연층을 사이에 두고 게이트 전극과 중첩하는 액티브층, 게이트 전극상의 층간 절연층, 층간 절연층 및 게이트 절연층의 제1 컨택홀을 통하여 액티브층과 접촉하는 소스 전극 및 층간 절연층 및 게이트 절연층의 제2 컨택홀을 통하여 액티브층과 접촉하는 드레인 전극을 포함하고, 소스 및 드레인 전극은 제1 컨택홀 및 제2 컨택홀에 대응하는 영역의 액티브층에 형성된 홈의 측면과 접촉할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 컨택홀 및 제2 컨택홀에 대응하는 영역의 액티브층의 두께는 제1 컨택홀 및 제2 컨택홀에 대응하지 않는 영역의 액티브층의 두께보다 작을 수 있다.
본 명세서의 몇몇 실시예에 따르면, 액티브층의 하부에 형성된 버퍼층을 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 홈은 액티브층을 관통하여 액티브층의 하부에 형성된 버퍼층을 노출할 수 있으며, 소스 및 드레인 전극은 버퍼층과 접촉할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 홈에 대응하는 영역의 버퍼층의 두께는 홈에 대응하지 않는 영역의 버퍼층의 두께보다도 작을 수 있다.
본 명세서의 몇몇 실시예에 따르면, 홈의 폭은 제1 컨택홀 또는 제2 컨택홀의 폭보다 작을 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 제1 액티브 층, 제1 게이트 절연층을 사이에 두고 제1 액티브 층과 중첩하는 제1 게이트 전극, 제1 게이트 전극 상의 제1 층간 절연층, 제1 게이트 절연층 및 제1 층간 절연층의 컨택홀을 통하여 제1 액티브 층과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터 및 제1 층간 절연층 상의 제2 게이트 전극, 제2 게이트 절연층을 사이에 두고 제2 게이트 전극과 중첩하는 제2 액티브층, 제2 액티브층과 직접 접촉하는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하고, 제1 액티브 층과 제2 액티브 층은 서로 상이한 물질로 이루어지고, 제1 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극과 제2 박막 트랜지스터의 제2 소스 전극 및 제2 드레인 전극은 동일층에 형성될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 액티브 층은 저온 폴리 실리콘 물질로 이루어질 수 있으며, 제2 액티브 층은 산화물 반도체로 이루어질 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극은 제2 게이트 절연층 상에 형성될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제2 박막 트랜지스터의 제2 소스 전극 및 제2 드레인 전극은 제1 박박 트랜지스터의 제1 소스 전극 및 제1 드레인 전극과 동일층에 형성되고 동일물질일 수 있다.
본 명세서의 몇몇 실시예에 따르면, 컨택홀은 제1 게이트 절연층, 제1 층간 절연층 및 제2 게이트 절연층을 관통하여 제1 액티브층을 노출할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 컨택홀에 의하여 노출된 제1 액티브층에 형성된 홈을 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극은 제1 액티브층에 형성된 홈의 측면과 접촉할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 반도체 물질을 포함하는 제1 박막 트랜지스터 및 제1 반도체 물질과는 상이한 물질로 이루어진 제2 반도체 물질을 포함하는 제2 박막 트랜지스터를 포함하는 표시 장치에 있어서, 제1 박막 트랜지스터는, 제1 반도체 물질을 포함하는 제1 액티브층 과 제1 게이트 절연층을 사이에 두고 제1 액티브 층과 중첩하는 제1 게이트 전극 및 제1 액티브 층과 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하고, 제2 박막 트랜지스터는, 제1 박막 트랜지스터의 제1 게이트 전극과 동일한 층에서 형성되고 동일한 물질로 이루어진 제2 게이트 전극과 제2 게이트 절연층을 사이에 두고 제2 게이트 전극과 중첩하며 제2 반도체 물질을 포함하는 제2 액티브층 및 제2 액티브층과 직접 접촉하는 제2 소스 전극 및 제2 드레인 전극을 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제2 박막 트랜지스터의 제2 소스전극 및 제2 드레인 전극은 제1 박막 트랜지스터의 제1 소스전극 및 제1 드레인 전극과 동일한 층에 형성되고 동일한 물질로 이루어질 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 게이트 절연층을 관통하여 제1 액티브 층을 노출하는 컨택홀을 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 컨택홀에 의하여 노출된 제1 액티브층에 형성된 홈을 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극은 제1 액티브층에 형성된 홈의 측면과 접촉할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 반도체 물질은 저온 폴리 실리콘 물질이며, 제2 반도체 물질은 산화물 반도체 물질일 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 박막 트랜지스터의 제1 게이트 전극 및 제2 박막 트랜지스터의 제2 게이트 전극은 제1 게이트 절연층 상에 형성될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함될 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
110: 기판
111: 버퍼층
112: 제 1 게이트 절연층
113: 제 1 층간 절연층
114: 제 2 게이트 절연층
115: 제 2 층간 절연층
116: 평탄화층
117: 뱅크층
120: 제1 박막 트랜지스터 (LTPS)
121: 제1 액티브 층
121a: 제1 채널 영역
121b: 제1 소스영역
121c: 제1 드레인 영역
122: 제 1 소스전극
123: 제 1 드레인 전극
124: 제 1 게이트 전극
130: 제2 박막 트랜지스터 (Oxide)
131: 제 2 액티브 층
132: 제 2 소스전극
133: 제 2 드레인 전극
134: 제 2 게이트 전극
140: 스토리지 커패시터
141: 제1 커패시터 전극
142: 제2 커패시터 전극
143: 제3 커패시터 전극
144: 제4 커패시터 전극
150: 애노드

Claims (21)

  1. 게이트 전극;
    게이트 절연층을 사이에 두고 상기 게이트 전극과 중첩하는 액티브층;
    상기 게이트 전극 상에 있는 층간 절연층; 및
    상기 층간 절연층 및 상기 게이트 절연층의 제1 컨택홀을 통하여 상기 액티브층과 접촉하는 소스 전극, 및 상기 층간 절연층 및 상기 게이트 절연층의 제2 컨택홀을 통하여 상기 액티브층과 접촉하는 드레인 전극을 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 상기 제1 컨택홀 및 상기 제2 컨택홀에 대응하는 영역의 상기 액티브층에 배치되며, 산화막이 제거된 홈의 측면과 접촉하고,
    상기 홈은,
    상기 제1 컨택홀 및 상기 제2 컨택홀을 형성하고, 상기 제1 컨택홀 및 상기 제2 컨택홀에 의해 노출된 상기 액티브층을 열처리한 후에, 상기 제1 컨택홀 및 상기 제2 컨택홀에 의해 노출된 상기 액티브층을 에칭하여 열처리시 발생되는 산화막을 제거하며 형성되는, 박막 트랜지스터.
  2. 제1 항에 있어서,
    상기 제1 컨택홀 및 상기 제2 컨택홀에 대응하는 영역의 상기 액티브층의 두께는 상기 제1 컨택홀 및 상기 제2 컨택홀에 대응하지 않는 영역의 상기 액티브층의 두께보다 작은, 박막 트랜지스터.
  3. 제1 항에 있어서,
    상기 액티브층의 하부에 있는 버퍼층을 더 포함하는, 박막 트랜지스터.
  4. 제3 항에 있어서,
    상기 홈은 상기 액티브층을 관통하여 상기 액티브층의 하부에 있는 상기 버퍼층을 노출하며, 상기 소스 전극 및 상기 드레인 전극은 상기 버퍼층과 접촉하는, 박막 트랜지스터.
  5. 제4 항에 있어서,
    상기 홈에 대응하는 영역의 상기 버퍼층의 두께는 상기 홈에 대응하지 않는 영역의 상기 버퍼층의 두께보다 작은, 박막 트랜지스터.
  6. 제 1항에 있어서,
    상기 홈의 폭은 상기 제1 컨택홀 또는 상기 제2 컨택홀의 폭보다 작은, 박막 트랜지스터.
  7. 제1 액티브 층, 제1 게이트 절연층을 사이에 두고 상기 제1 액티브 층과 중첩하는 제1 게이트 전극, 상기 제1 게이트 전극 상에 있는 제1 층간 절연층, 상기 제1 게이트 절연층 및 상기 제1 층간 절연층의 컨택홀을 통하여 상기 제1 액티브 층과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터; 및
    상기 제1 층간 절연층 상에 있는 제2 게이트 전극, 제2 게이트 절연층을 사이에 두고 상기 제2 게이트 전극과 중첩하는 제2 액티브층, 상기 제2 액티브층과 직접 접촉하는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하고,
    상기 컨택홀에 의하여 노출된 상기 제1 액티브층은 산화막이 제거된 홈을 더 포함하며,
    상기 제1 액티브 층과 상기 제2 액티브 층은 서로 상이한 물질로 이루어지며,
    상기 제1 박막 트랜지스터의 상기 제1 소스 전극 및 상기 제1 드레인 전극과, 상기 제2 박막 트랜지스터의 상기 제2 소스 전극 및 상기 제2 드레인 전극은 동일층에 있고,
    상기 홈은,
    상기 컨택홀을 형성하고, 상기 컨택홀에 의해 노출된 상기 제1 액티브층 및 상기 제2 액티브층을 함께 열처리한 후에, 상기 컨택홀에 의해 노출된 상기 제1 액티브 층을 에칭하여 열처리시 발생되는 산화막을 제거하며 형성되는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 액티브 층은 저온 폴리 실리콘 물질로 이루어지며,
    상기 제2 액티브 층은 산화물 반도체로 이루어진, 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 박막 트랜지스터의 상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제2 게이트 절연층 상에 있는, 표시 장치.
  10. 제9 항에 있어서,
    상기 제2 박막 트랜지스터의 상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제1 박막 트랜지스터의 상기 제1 소스 전극 및 상기 제1 드레인 전극과 동일층에 있으며, 동일물질로 이루어진, 표시 장치.
  11. 제9 항에 있어서,
    상기 컨택홀은 상기 제1 게이트 절연층, 상기 제1 층간 절연층 및 상기 제2 게이트 절연층을 관통하여 상기 제1 액티브층을 노출하는, 표시 장치.
  12. 삭제
  13. 제7 항에 있어서,
    상기 제1 박막 트랜지스터의 상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 액티브층에 있는 상기 홈의 측면과 접촉하는, 표시 장치.
  14. 제1 반도체 물질을 포함하는 제1 박막 트랜지스터 및 상기 제1 반도체 물질과는 상이한 물질로 이루어진 제2 반도체 물질을 포함하는 제2 박막 트랜지스터를 포함하는 표시 장치에 있어서,
    상기 제1 박막 트랜지스터는,
    상기 제1 반도체 물질을 포함하는 제1 액티브층;
    제1 게이트 절연층을 사이에 두고 상기 제1 액티브 층과 중첩하는 제1 게이트 전극; 및
    상기 제1 액티브 층과 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하고,
    상기 제2 박막 트랜지스터는,
    상기 제1 박막 트랜지스터의 상기 제1 게이트 전극과 동일한 층에 배치되며, 동일한 물질로 이루어진 제2 게이트 전극;
    제2 게이트 절연층을 사이에 두고 상기 제2 게이트 전극과 중첩하며 상기 제2 반도체 물질을 포함하는 제2 액티브층; 및
    상기 제2 액티브층과 직접 접촉하는 제2 소스 전극 및 제2 드레인 전극을 포함하고,
    상기 제1 게이트 절연층을 관통하여 상기 제1 액티브층을 노출하는 컨택홀을 더 포함하며,
    상기 컨택홀에 의하여 노출된 상기 제1 액티브층은 산화막이 제거된 홈을 더 포함하고,
    상기 홈은,
    상기 컨택홀을 형성하고, 상기 컨택홀에 의해 노출된 상기 제1 액티브층 및 상기 제2 액티브층을 함께 열처리한 후에, 상기 컨택홀에 의해 노출된 상기 제1 액티브 층을 에칭하여 열처리시 발생되는 산화막을 제거하며 형성되는, 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 박막 트랜지스터의 상기 제2 소스전극 및 상기 제2 드레인 전극은 상기 제1 박막 트랜지스터의 상기 제1 소스전극 및 상기 제1 드레인 전극과 동일층에 있으며, 동일한 물질로 이루어진, 표시 장치.
  16. 삭제
  17. 삭제
  18. 제14 항에 있어서,
    상기 제1 박막 트랜지스터의 상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 액티브층에 있는 상기 홈의 측면과 접촉하는, 표시 장치.
  19. 제14 항에 있어서,
    상기 제1 반도체 물질은 저온 폴리 실리콘 물질이며,
    상기 제2 반도체 물질은 산화물 반도체 물질인, 표시 장치.
  20. 제14 항에 있어서,
    상기 제1 박막 트랜지스터의 상기 제1 게이트 전극 및 상기 제2 박막 트랜지스터의 상기 제2 게이트 전극은 상기 제1 게이트 절연층 상에 있는, 표시 장치.
  21. 삭제
KR1020170118350A 2017-09-15 2017-09-15 박막 트랜지스터 및 표시 장치 KR102536816B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020170118350A KR102536816B1 (ko) 2017-09-15 2017-09-15 박막 트랜지스터 및 표시 장치
KR1020230065641A KR20230074461A (ko) 2017-09-15 2023-05-22 박막 트랜지스터 및 표시 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170118350A KR102536816B1 (ko) 2017-09-15 2017-09-15 박막 트랜지스터 및 표시 장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020230065641A Division KR20230074461A (ko) 2017-09-15 2023-05-22 박막 트랜지스터 및 표시 장치

Publications (2)

Publication Number Publication Date
KR20190030840A KR20190030840A (ko) 2019-03-25
KR102536816B1 true KR102536816B1 (ko) 2023-05-24

Family

ID=65907731

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020170118350A KR102536816B1 (ko) 2017-09-15 2017-09-15 박막 트랜지스터 및 표시 장치
KR1020230065641A KR20230074461A (ko) 2017-09-15 2023-05-22 박막 트랜지스터 및 표시 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020230065641A KR20230074461A (ko) 2017-09-15 2023-05-22 박막 트랜지스터 및 표시 장치

Country Status (1)

Country Link
KR (2) KR102536816B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102662566B1 (ko) 2019-12-31 2024-04-30 엘지디스플레이 주식회사 표시 장치
KR20220088574A (ko) * 2020-12-18 2022-06-28 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN116249394B (zh) * 2023-02-28 2024-05-03 惠科股份有限公司 显示面板、显示装置和显示面板的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080237715A1 (en) 2007-03-28 2008-10-02 Seiko Epson Corporation Semiconductor device and manufacturing method thereof
US20160351643A1 (en) * 2014-09-25 2016-12-01 Boe Technology Group Co., Ltd. Array substrate, its manufacturing method and display device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102236129B1 (ko) * 2013-12-26 2021-04-02 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR102316102B1 (ko) * 2014-12-02 2021-10-26 엘지디스플레이 주식회사 산화물 반도체 박막 트랜지스터 기판
KR102408898B1 (ko) * 2015-06-19 2022-06-16 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080237715A1 (en) 2007-03-28 2008-10-02 Seiko Epson Corporation Semiconductor device and manufacturing method thereof
US20160351643A1 (en) * 2014-09-25 2016-12-01 Boe Technology Group Co., Ltd. Array substrate, its manufacturing method and display device

Also Published As

Publication number Publication date
KR20190030840A (ko) 2019-03-25
KR20230074461A (ko) 2023-05-30

Similar Documents

Publication Publication Date Title
KR102519087B1 (ko) 표시 장치 및 이의 제조 방법
US9478562B2 (en) Array substrate and manufacturing method thereof, display device, thin film transistor and manufacturing method thereof
TWI667775B (zh) 薄膜電晶體陣列基板、使用其之有機發光顯示設備、以及製造薄膜電晶體陣列基板之方法
US9768310B2 (en) Thin film transistor, organic light-emitting diode display including the same, and manufacturing method thereof
US9437618B2 (en) Pixel structure and method of fabricating the same
KR101233348B1 (ko) 표시 장치 및 그 제조 방법
US8288768B2 (en) Thin film transistor, method of manufacturing the same, and flat panel display device having the same
US9570483B2 (en) Flat panel display device with oxide thin film transistor and method of fabricating the same
KR20230074461A (ko) 박막 트랜지스터 및 표시 장치
KR102072800B1 (ko) 박막 트랜지스터의 제조 방법, 이를 포함하는 유기 발광 표시 장치의 제조 방법 및 이를 통해 제조된 박막 트랜지스터
US8022398B2 (en) Thin film transistor, method of forming the same and flat panel display device having the same
EP2808916B1 (en) Method of manufacturing an organic light emitting display device
US20140175423A1 (en) Thin film transistor array panel and method of manufacturing the same
KR102254311B1 (ko) 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치
KR20150043864A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20110058356A (ko) 어레이 기판 및 이의 제조방법
JP7152448B2 (ja) ディスプレイ装置
KR102212457B1 (ko) 유기발광표시장치 및 그의 제조방법
KR102570469B1 (ko) 박막 트랜지스터 및 표시 장치
KR20130027023A (ko) 표시 장치, 표시 장치에 사용되는 박막 트랜지스터, 및 박막 트랜지스터의 제조 방법
KR102536563B1 (ko) 표시 장치
KR20110056899A (ko) 어레이 기판 및 이의 제조방법
TW201413978A (zh) 形成多晶矽膜之方法、包含多晶矽膜之薄膜電晶體及包含多晶矽膜之顯示裝置
KR20210117460A (ko) 표시 장치 및 제조 방법
KR20150033211A (ko) 박막트랜지스터 어레이 기판의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
A107 Divisional application of patent
GRNT Written decision to grant