KR20230131806A - 표시 장치 - Google Patents

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KR20230131806A
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sensing
pixel
auxiliary voltage
transistor
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김광민
김양완
나지수
변민우
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Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역 및 표시 영역의 외곽에 위치하는 비표시 영역이 정의된 표시부 및 센싱부를 포함하고, 표시부는 표시 영역에 배치되는 화소들, 화소들에 전기적으로 연결되는 제1 센싱 배선들, 및 화소들과 전기적으로 분리된 보조전압 배선들을 포함하며, 센싱부는 제1 센싱 배선들과 전기적으로 연결된다. 제1 센싱 배선들 및 보조전압 배선들은 제1 방향으로 연장하고 제1 방향에 수직하는 제2 방향을 따라 상호 제1 간격을 가지고 순차적으로 배열되되, 제1 센싱 배선들은 제1 간격보다 큰 제2 간격을 가지고 제2 방향으로 상호 이격되며 상호 전기적으로 분리되며, 보조전압 배선들은 상호 전기적으로 연결된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 외부 보상 기술을 이용하는 화소의 열화 및 구동 트랜지스터의 특성 변화를 보상하는 유기발광 표시 장치에 관한 것이다.
유기발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기발광소자(light emitting diode)를 이용하여 영상을 표시한다. 유기발광 표시 장치는 화소들을 포함하고, 화소들 각각은 유기발광소자 및 유기발광소자에 구동 전류를 제공하는 구동 트랜지스터를 포함한다.
유기발광소자는 사용에 의해 열화되고, 화소들 각각에 포함되는 구동 트랜지스터의 특성(예를 들어, 문턱 전압/이동도)은 균일하지 못할 수 있다. 이에 트랜지스터의 특성을 측정하여 화소에 인가되는 데이터 신호를 보상하는 보상 기술들이 개발되었고, 트랜지스터의 특성을 측정하거나 이를 보상하는 회로가 회로 내부 또는 외부에 구비되는지에 따라, 보상 기술들은 외부 보상 기술 및 내부 보상 기술로 구분될 수 있다.
화소의 외부 보상을 위한 센싱 배선과 인접한 화소와, 센싱 배선으로부터 이격된 화소 간에는 특성 차이가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 센싱 배선에 기인한 화소들 간의 특성 차이가 제거된 표시 장치를 제공하고자 하는 것이다
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 윈도우 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역의 외곽에 위치하는 비표시 영역이 정의되고, 상기 표시 영역에 배치되는 화소들, 상기 화소들에 전기적으로 연결되는 제1 센싱 배선들, 및 상기 화소들과 전기적으로 분리된 보조전압 배선들을 포함하는 표시부; 및 상기 제1 센싱 배선들과 전기적으로 연결되는 센싱부를 포함한다. 여기서, 상기 제1 센싱 배선들 및 상기 보조전압 배선들은 제1 방향으로 연장하고 상기 제1 방향에 수직하는 제2 방향을 따라 상호 제1 간격을 가지고 순차적으로 배열되되, 상기 제1 센싱 배선들은 상기 제1 간격보다 큰 제2 간격을 가지고 상기 제2 방향으로 상호 이격되며, 상호 전기적으로 분리되며, 상기 보조전압 배선들은 상호 전기적으로 연결된다.
상기 보조전압 배선들은 상기 비표시 영역에서 상호 전기적으로 연결될 수 있다.
상기 보조전압 배선들에는 직류 형태의 보조전압이 인가될 수 있다.
상기 표시 장치는, 상기 제2 방향으로 연장하고, 상기 제2 방향을 따라 상호 이격되어 배치되는 제2 센싱 배선들을 더 포함하고, 상기 제2 센싱 배선들은 상기 제1 센싱 배선들과 각각 연결되며, 상기 제2 센싱 배선들은 상기 화소들과 직접적으로 연결될 수 있다.
상기 제1 센싱 배선들은 상기 제2 센싱 배선들과 각각 교차하며, 상기 제1 센싱 배선들은 상기 제2 센싱 배선들과의 교차 영역에서 상기 제2 센싱 배선들과 각각 연결될 수 있다.
상기 보조전압 배선들은 상기 제2 센싱 배선들과 교차하되, 상기 제2 센싱 배선들과 전기적으로 분리될 수 있다.
상기 제2 센싱 배선들은 상기 보조전압 배선들 중 일부를 기준으로 상호 이격될 수 있다.
상기 제1 센싱 배선들은 상기 제2 센싱 배선들의 일단과 각각 연결 될수 있다.
상기 화소들은, 제1 색으로 발광하는 제1 화소, 및 제2 색으로 발광하는 제2 화소를 포함하고, 상기 제1 센싱 배선들은, 상기 제1 센싱 배선들과 인접하는 상기 제1 화소와 직접적으로 연결되고, 상기 제2 화소와 간접적으로 연결될 수 있다.
상기 화소들은, 제3 색으로 발광하는 제3 화소를 더 포함하고, 상기 제2 방향을 따라, 상기 제2 화소, 상기 제1 화소, 상기 제3 화소 및 상기 제1 화소가 순차 반복적으로 배열될 수 있다.
상기 화소들 각각은, 발광 소자, 상기 발광 소자에 전류를 공급하는 구동 트랜지스터, 및 상기 구동 트랜지스터의 제1 전극에 전기적으로 연결되는 제1 전극 및 상기 제1 센싱 배선들 중 하나와 전기적으로 연결되는 제2 전극을 포함하는 센싱 트랜지스터를 포함할 수 있다.
상기 구동 트랜지스터는 다결정 실리콘 반도체를 포함하고, 상기 센싱 트랜지스터는 산화물 반도체를 포함할 수 있다.
상기 센싱 트랜지스터의 상기 제1 전극 및 상기 제2 전극은 제1 도전층에 배치되고, 상기 제1 센싱 배선들 및 상기 보조전압 배선들은 상기 제1 도전층과는 다른 제2 도전층에 배치되며, 상기 제1 도전층 및 상기 제2 도전층은 제1 절연층을 통해 상호 절연되고, 상기 제1 센싱 배선들은 상기 제1 방향으로 연장하는 본체부 및 상기 본체부로부터 상기 제2 방향으로 돌출되어 상기 센싱 트랜지스터의 상기 제2 전극과 일부 중첩하는 돌출부를 포함하며, 상기 돌출부는 콘택홀을 통해 상기 센싱 트랜지스터의 제2 전극과 전기적으로 연결될 수 있다.
상기 표시 장치는, 상기 제1 센싱 배선들의 상기 돌출부의 형상과 동일한 형상을 가지고, 상기 제1 및 제2 도전층들과는 다른 제3 도전층에 배치되는 도전 패턴을 더 포함하되, 상기 도전 패턴은 상기 센싱 트랜지스터의 상기 제2 전극 및 상기 보조전압 배선들 중 하나와 중첩하고, 상기 도전 패턴은 상기 센싱 트랜지스터의 상기 제2 전극과 전기적으로 연결되며, 상기 보조전압 배선들과는 전기적으로 분리될 수 있다.
상기 센싱부의 돌출부와 연결되는 상기 본체부의 폭은 상기 제1 센싱 배선들의 평균 폭보다 크고, 상기 보조전압 배선들은 상기 제1 센싱 배선들의 본체부의 형상과 동일한 형상을 가질 수 있다.
상기 센싱 트랜지스터의 상기 제1 전극 및 상기 제2 전극은 제1 도전층에 배치되고, 상기 제1 센싱 배선들은 상기 제1 도전층과는 다른 제2 도전층에 배치되며, 상기 보조전압 배선들은 상기 제1 및 제2 도전층들과는 다른 제3 도전층에 배치되고, 상기 제1 내지 제3 도전층들은 절연층들을 통해 상호 절연될 수 있다.
상기 제1 센싱 배선들 각각은, 상기 제1 방향으로 연장하는 본체부, 및 상기 본체부로부터 상기 제2 방향으로 돌출되어 상기 센싱 트랜지스터의 상기 제2 전극과 일부 중첩하는 돌출부를 포함하며, 상기 보조전압 배선들은 상기 센싱 배선들의 형상과 동일한 형상을 가질 수 있다.
상기 제1 센싱 배선들 각각은, 상기 제1 방향으로 연장하는 본체부, 및 상기 본체부로부터 상기 제2 방향으로 돌출되어 상기 센싱 트랜지스터의 상기 제2 전극과 일부 중첩하는 돌출부를 포함하며, 상기 보조전압 배선들 각각은 상기 본체부와 동일한 형상을 가지고, 상기 제2 도전층에는 상기 센싱 트랜지스터의 상기 제2 전극 및 상기 보조전압 배선과 중첩하는 도전 패턴이 형성되고, 상기 도전 패턴은 상기 센싱 트랜지스터의 상기 제2 전극과 전기적으로 연결되며, 상기 보조전압 배선들과는 전기적으로 분리될 수 있다.
상기 표시 장치는, 상기 제2 방향으로 연장하고, 상기 제2 방향으로 상호 이격되어 배치되는 제2 센싱 배선들을 더 포함하고, 상기 제2 센싱 배선들은 상기 제1 센싱 배선들과 각각 전기적으로 연결되며, 상기 제2 센싱 배선들은 상기 보조전압 배선들 중 제1 보조전압 배선들을 기준으로 상호 다른 방향에 위치하고, 상기 제1 보조전압 배선들은 상기 제2 방향으로 연장하여 상기 제2 센싱 배선들과 중첩하는 돌출부를 더 포함할 수 있다.
상기 센싱 트랜지스터의 상기 제1 전극 및 상기 제2 전극은 제1 도전층에 배치되고, 상기 보조전압 배선들 중 제1 보조전압 배선 및 상기 제1 센싱 배선들은 상기 제1 도전층과는 다른 제2 도전층에 배치되며, 상기 보조전압 배선들 중 제2 보조전압 배선은 상기 제1 및 제2 도전층들과는 다른 제3 도전층에 배치되고, 상기 제1 내지 제3 도전층들은 절연층들을 통해 상호 절연될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는, 표시 영역 및 상기 표시 영역의 외곽에 위치하는 비표시 영역이 정의된 기판; 상기 기판의 상기 표시 영역 상에 배치되는 트랜지스터를 포함하는 구동 회로층; 상기 구동 회로층 상에 배치되는 제1 절연층; 및 상기 제1 절연층 상에 배치되는 제1 센싱 배선들 및 보조전압 배선들을 포함하는 제1 도전층을 포함한다. 여기서, 상기 제1 센싱 배선들 및 상기 보조전압 배선들은 제1 방향으로 연장하고 상기 제1 방향에 수직하는 제2 방향을 따라 상호 제1 간격을 가지고 순차적으로 배열되되, 상기 제1 센싱 배선들은 상기 제1 간격보다 큰 제2 간격을 가지고 상기 제2 방향으로 상호 이격되며, 콘택홀을 통해 상기 트랜지스터와 전기적으로 연결되고, 상호 전기적으로 분리되며, 상기 보조전압 배선들은 상기 비표시 영역 상에서 상호 전기적으로 연결된다.
상기 제1 센싱 배선들은 외부 센싱 회로와 전기적으로 연결되고, 상기 보조전압 배선들에는 직류 형태의 보조전압이 인가될 수 있다.
상기 표시 장치는, 상기 제1 도전층 상에 배치되는 발광 소자를 더 포함하고, 상기 구동 회로층은, 상기 발광 소자에 구동 전류를 제공하는 구동 트랜지스터, 및 상기 구동 트랜지스터의 제1 전극에 연결되는 제1 전극 및 상기 제1 센싱 배선들과 연결되는 제2 전극을 포함하는 센싱 트랜지스터를 포함하며, 상기 제1 센싱 배선들 각각은, 상기 제1 방향으로 연장하는 본체부, 및 상기 본체부로부터 상기 제2 방향으로 돌출되어 상기 센싱 트랜지스터의 상기 제2 전극과 일부 중첩하는 돌출부를 포함하며, 상기 돌출부는 콘택홀을 통해 상기 센싱 트랜지스터의 제2 전극과 전기적으로 연결될 수 있다.
상기 표시 장치는, 상기 제1 센싱 배선들의 상기 돌출부의 형상과 동일한 형상을 가지고, 상기 구동 회로층 및 상기 제1 도전층과 상기 발광 소자 사이의 제2 도전층에 배치되는 도전 패턴을 더 포함하되, 상기 도전 패턴은 상기 센싱 트랜지스터의 상기 제2 전극 및 상기 보조전압 배선들 중 하나와 중첩하고, 상기 도전 패턴은 상기 센싱 트랜지스터의 상기 제2 전극과 전기적으로 연결되며, 상기 보조전압 배선과는 전기적으로 분리될 수 있다.
상기 센싱부의 돌출부와 연결되는 상기 본체부의 폭은 상기 제1 센싱 배선들의 평균 폭보다 크고, 상기 보조전압 배선들 각각은 상기 본체부의 형상과 동일한 형상을 가질 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는, 표시 영역 및 상기 표시 영역의 외곽에 위치하는 비표시 영역이 정의된 기판; 상기 기판의 상기 표시 영역 상에 배치되는 트랜지스터를 포함하는 구동 회로층; 상기 구동 회로층 상에 배치되는 제1 절연층; 상기 제1 절연층 상에 배치되고, 제1 방향으로 연장하며, 상기 제1 방향에 수직하는 제2 방향을 따라 제1 간격을 가지고 상호 이격되어 배치되는 제1 센싱 배선들을 포함하는 제1 도전층; 및 상기 제1 도전층 상에 배치되고, 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 상기 제1 간격보다 작은 제2 간격을 가지고 상기 제1 센싱 배선들로부터 이격되고, 상기 제2 간격을 가지고 상호 이격되어 배치되는 보조전압 배선들을 포함하는 제2 도전층을 포함하고, 상기 제1 센싱 배선들은 콘택홀을 통해 상기 트랜지스터와 전기적으로 연결되며, 상호 전기적으로 분리되고, 상기 보조전압 배선들은 상기 비표시 영역 상에서 상호 전기적으로 연결될 수 있다.
상기 표시 장치는, 상기 제2 도전층 상에 배치되는 발광 소자를 더 포함하고, 상기 구동 회로층은, 상기 발광 소자에 구동 전류를 제공하는 구동 트랜지스터, 및 상기 구동 트랜지스터의 제1 전극에 연결되는 제1 전극 및 상기 제1 센싱 배선들과 연결되는 제2 전극을 포함하는 센싱 트랜지스터를 포함하며, 상기 제1 센싱 배선들 각각은, 상기 제1 방향으로 연장하는 본체부, 및 상기 본체부로부터 상기 제2 방향으로 돌출되어 상기 센싱 트랜지스터의 상기 제2 전극과 일부 중첩하는 돌출부를 포함하며, 상기 돌출부는 콘택홀을 통해 상기 센싱 트랜지스터의 제2 전극과 전기적으로 연결될 수 있다.
상기 제1 센싱 배선들은, 상기 제1 방향으로 연장하는 본체부, 및 상기 본체부로부터 상기 제2 방향으로 돌출되어 상기 센싱 트랜지스터의 상기 제2 전극과 일부 중첩하는 돌출부를 포함하며, 상기 보조전압 배선들 각각은 상기 본체부의 형상과 동일한 형상을 가질 수 있다.
상기 제1 센싱 배선들은, 상기 제1 방향으로 연장하는 본체부, 및 상기 본체부로부터 상기 제2 방향으로 돌출되어 상기 센싱 트랜지스터의 상기 제2 전극과 일부 중첩하는 돌출부를 포함하며, 상기 보조전압 배선들 각각은 상기 본체부의 형상과 동일한 형상을 가지고, 상기 제1 도전층에는 상기 센싱 트랜지스터의 상기 제2 전극 및 상기 보조전압 배선과 중첩하는 도전 패턴이 형성되며, 상기 도전 패턴은 상기 센싱 트랜지스터의 상기 제2 전극과 전기적으로 연결되며, 상기 보조전압 배선들과는 전기적으로 분리될 수 있다.
상기 표시 장치는, 상기 구동 회로층과 상기 제1 도전층 사이에 위치하는 제4 도전층을 더 포함하고, 상기 제4 도전층은 상기 제2 방향으로 연장하고, 상기 제2 방향으로 상호 이격되어 배치되는 제2 센싱 배선들을 포함하며, 상기 제2 센싱 배선들은 상기 제1 센싱 배선들과 각각 전기적으로 연결되고, 상기 제2 센싱 배선들은 상기 보조전압 배선들 중 제1 보조전압 배선들을 기준으로 상호 다른 방향에 위치하며, 상기 제1 보조전압 배선들 각각은 상기 제2 방향으로 연장되어 상기 제2 센싱 배선들 중 하나와 중첩하는 돌출부를 더 포함할 수 있다.
상기 제1 도전층에 배치되고, 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 상기 제1 및 제2 간격들보다 작은 제3 간격을 가지고 상기 제1 센싱 배선들 및 보조전압 배선들로부터 이격되는 제2 보조전압 배선들을 더 포함하고, 상기 제2 보조전압 배선들은 상기 비표시 영역 상에서 상기 제1 보조전압 배선들과 상호 전기적으로 연결될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 센싱 배선을 모사한 보조전압 배선을 통해 센싱 배선에 기인한 화소들 간의 특성 차이가 제거될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 블록도이다.
도 2a 내지 도 2c는 도 1의 표시 장치에 포함된 표시부의 예들을 나타내는 회로도들이다.
도 3은 도 2a의 표시부에 포함된 화소의 일 예를 나타내는 회로도이다.
도 4는 도 3의 화소의 레이아웃도이다.
도 5는 도 4의 A-A'선 및 B-B'선을 따라 자른 단면도이다.
도 6은 도 4의 화소에 포함된 하부 반도체층을 나타내는 도면이다.
도 7은 도 4의 화소에 포함된 제4 및 제5 도전층들을 나타내는 도면이다.
도 8은 도 4의 화소에 포함된 발광 소자를 나타내는 도면이다.
도 9는 도 4의 화소에 포함된 제5 도전층의 다른 예를 나타내는 도면이다.
도 10은 도 4의 화소에 포함된 보조전압 배선의 다른 예를 나타내는 레이아웃도이다.
도 11은 도 4의 화소에 포함된 보조전압 배선의 또 다른 예를 나타내는 레이아웃도이다.
도 12는 도 11의 C-C'선 및 D-D'선을 따라 자른 단면도이다.
도 13 내지 도 15는 도 4의 화소에 포함된 보조전압 배선의 다양한 실시예를 나타내는 레이아웃도들이다.
도 16은 도 1의 표시 장치에 포함된 표시부의 다른 예를 나타내는 단면도이다.
도 17의 도 1의 표시 장치에 포함된 표시부의 또 다른 예를 나타내는 회로도이다.
도 18 및 도 19는 도 1의 표시 장치에 표시부의 다양한 실시예들을 나타내는 회로도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다. 이하에서는 표시 장치로서 유기발광 표시 장치를 예로 들어 설명하기로 한다.
도 1은 일 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 표시 장치(1)는 표시부(10)(또는, 표시 패널), 데이터 구동부(20)(또는, data driver), 주사 구동부(30)(또는, scan driver), 발광 제어 구동부(40)(또는, emission control driver), 센싱부(50)(또는, sensing driver) 및 제어부(60)(또는, T-con)를 포함할 수 있다.
표시 장치(1)(또는, 표시부(10))는 주사선들(SL11~SL1n, SL21~SL2n)(단, n은 2 이상의 정수), 데이터선들(DL1~DLm)(단, m은 2 이상의 정수), 발광 제어선들(EML1~EMLn), 및 화소들(PX1, PX2, PX3, PX4)을 포함할 수 있다.
주사선들(SL11~SL1n, SL21~SL2n)은 행 방향으로 연장할 수 있다. 발광 제어선들(EML1~EMLn)은 행 방향(또는, 제1 방향, 수평 방향)으로 연장할 수 있다. 데이터선들(DL1~DLm)은 열 방향(또는, 제2 방향, 수직 방향)으로 연장될 수 있다. 여기서, 열 방향은 행 방향과 수직하며, 행 방향과 열 방향은 서로 바뀔 수도 있다.
화소들(PX1, PX2, PX3, PX4)은 주사선들(SL11~SL1n, SL21~SL2n)(단, n은 2 이상의 정수), 데이터선들(DL1~DLm)(단, m은 2 이상의 정수), 및 발광 제어선들(EML1~EMLn)의 교차 영역에 배치될 수 있다. 화소들(PX1, PX2, PX3, PX4)은 행렬(matrix) 형태로 배열될 수 있다. 이하에서는, 화소들(PX1, PX2, PX3, PX4)의 공통된 특성을 설명하는 경우, 화소들(PX1, PX2, PX3, PX4)을 화소(PX)로 호칭하기로 한다.
화소(PX)는 2개의 주사선들, 1개의 데이터선, 1개의 발광 제어선과 연결될 수 있다. 또한, 화소(PX)는 후술하는 수평 센싱 배선들(SH11~SH1k, SH21~SH2k, 내지 SHn1~SHnk)과 연결될 수 있다. 예를 들어, 제1 행(또는, 제1 화소행) 및 제1 열(또는, 제1 화소열)에 위치하는 화소(PX)는 제11 및 제21 주사선들(SL11, SL21), 제1 데이터선(DL1), 제1 발광 제어선(EML1) 및 제11 수평 센싱 배선(SH11)과 연결될 수 있다.
화소들(PX1, PX2, PX3, PX4)은 상호 다른 단색들 및/또는 상호 같은 단색으로 발광할 수 있다. 제1 내지 제4 화소들(PX1, PX2, PX3, PX4)은 하나의 단위 화소 그룹(예를 들어, 제1 내지 제3 화소 그룹들(PXG1~PXG3))에 포함될 수 있다. 즉, 화소들(PX1, PX2, PX3, PX4)의 배열 패턴에 따라 표시부(10) 내 전체 화소들은 화소 그룹들(PXG1, PXG2, PXG3)로 그룹핑될 수 있다. 화소들(PX1, PX2, PX3, PX4)의 배열에 대해서는 도 2a 내지 도 2c를 참조하여 후술하기로 한다.
또한, 표시 장치(1)(또는, 표시부(10))는 수평 센싱 배선들(SH11~SH1k, SH21~SH2k, 내지 SHn1~SHnk)(단, k는 2 이상의 정수)(또는, 제2 센싱 배선들), 수직 센싱 배선들(SV1~SVk)(또는, 제1 센싱 배선들) 및 보조전압 배선들(DML1~DMLj)(단, j는 2 이상의 정수)을 더 포함할 수 있다. 여기서, 수직 센싱 배선들(SV1~SVk)(또는, 제1 센싱 배선들) 및 보조전압 배선들(DML1~DMLj)(단, j는 2 이상의 정수)은 수직 배선들로 통칭될 수 있고, 수직 배선들은 상호 동일한 간격을 가지고 상호 이격될 수 있다.
수평 센싱 배선들(SH11~SH1k, SH21~SH2k, 내지 SHn1~SHnk)은 행 방향으로 연장하며, 열 방향을 따라 배열될 수 있다. 예를 들어, 제11 내지 제1k 수평 센싱 배선들은 제1 행을 따라 순차적으로 배열되고, 상호 구분되거나 이격될 수 있다. 유사하게, 제21 내지 제2k 수평 센싱 배선들은 제2 행을 따라 순차적으로 배열되며, 제n1 내지 제n2k 수평 센싱 배선들은 제n 행을 따라 순차적으로 배열될 수 있다.
또한, 수평 센싱 배선들(SH11~SH1k, SH21~SH2k, 내지 SHn1~SHnk)은 화소(PX)와 연결될 수 있다. 예를 들어, 제11 수평 센싱 배선(SH11)은 제1 행에서 제1 내지 제8 열들에 포함된(또는, 위치하는) 화소들과 연결되고, 제1k 수평 센싱 배선(SH1k)은 제m-7 내지 제m 열들에 포함된 화소들과 연결될 수 있다. 즉, 수평 센싱 배선들(SH11~SH1k, SH21~SH2k, 내지 SHn1~SHnk) 각각은 8개의 화소들 또는 2개의 화소 그룹들과 연결되며, 2개의 화소 그룹들이 하나의 수평 센싱 배선(즉, 수평 센싱 배선들(SH11~SH1k, SH21~SH2k, 내지 SHn1~SHnk) 중 하나)를 공유할 수 있다. 다만, 이는 예시적인 것으로, 이에 제한되는 것은 아니다. 예를 들어, 수평 센싱 배선들(SH11~SH1k, SH21~SH2k, 내지 SHn1~SHnk) 각각은 2개, 4개, 6개, 8개 이상의 화소들과 연결되거나, 3개 이상의 화소 그룹들과 연결될 수 있다.
수직 센싱 배선들(SV1~SVk)은 열 방향으로 연장하고, 행 방향을 따라 제1 간격을 가지고 상호 이격되어 배열될 수 있다. 수직 센싱 배선들(SV1~SVk)은 하나의 행에 포함된 수평 센싱 배선들(예를 들어, 제11 내지 제1k 수평 센싱 배선들(SH11~SH1k, SH21~SH2k))에 일대일 대응하며, 이에 따라, 수직 센싱 배선들(SV1~SVk)은, 제11 내지 제1k 수평 센싱 배선들(SH11~SH1k)와 유사하게, 8개의 화소들에 대응하는 간격을 가지고 상호 이격되어 배열될 수 있다.
수직 센싱 배선들(SV1~SVk)은 수평 센싱 배선들(SH11~SH1k, SH21~SH2k, 내지 SHn1~SHnk)과 연결될 수 있다. 예를 들어, 제1 수직 센싱 배선(SV1)은 제11 수평 센싱 배선(SH11), 제21 수평 센싱 배선(SH21) 및 제n1 수평 센싱 배선(SHn1)과 연결될 수 있다.
표시부(10) 내에서 수직 센싱 배선들(SV1~SVk) 및 수평 센싱 배선들(SH11~SH1k, SH21~SH2k, 내지 SHn1~SHnk)의 배치들과, 이들간의 연결 관계에 대해서는 도 2a 내지 도 2c를 참조하여 후술하기로 한다.
보조전압 배선들(DML1, DML2, DMLj)은 열 방향으로 연장하고, 수직 센싱 배선들(SV1~SVk) 사이에서 행 방향을 따라 제2 간격을 가지고 상호 이격되어 배치될 수 있다. 보조전압 배선들(DML1, DML2, DMLj)의 배열 간격은 수직 센싱 배선들(SV1~SVk)의 배열 간격과 같거나 작을 수 있다. 예를 들어, 보조전압 배선들(DML1, DML2, DMLj)은, 수직 센싱 배선들(SV1~SVk) 사이에서(즉, 수직 센싱 배선들(SV1~SVk)과 중첩하지 않거나 인접하지 않고) 2개의 화소들에 대응하는 간격을 가지고 상호 이격되어 배열될 수 있다.
보조전압 배선들(DML1, DML2, DMLj)에는 보조 전압(VAUX)이 인가될 수 있다. 여기서, 보조 전압(VAUX)은 직류 전압일 수 있다. 예를 들어, 보조전압 배선들(DML1, DML2, DMLj)은 외부 전원 장치(또는, 전원 공급부)와 연결되어 보조 전압(VAUX)을 인가 받을 수 있다. 다른 예로, 보조전압 배선들(DML1, DML2, DMLj)은 표시부(10)의 외곽(또는, 화소(PX)가 배치되지 않는 표시부(10)의 비표시 영역)에서 후술하는 제1 전원전압 배선과 연결되어, 제1 전원전압(ELVDD)을 인가 받을 수 있다.
수직 센싱 배선들(SV1~SVk)이 특정 간격(예를 들어, 8개의 화소들에 대응하는 간격)을 가지고 이격되어 배치됨에 따라, 수직 센싱 배선들(SV1~SVk)과 인접하여 배치되는 일부 화소들(예를 들어, 제4 화소열에 포함된 화소들)은 수직 센싱 배선들(SV1~SVk)로부터 이격된 다른 화소들(예를 들어, 제2 화소열에 포함된 화소들, 제6 화소열에 포함된 화소들)의 특성(예를 들어, 발광 특성)과 다른 특성을 가지며, 이러한 특성 차이에 의하여 표시부(10)를 통해 표시되는 영상에 특정 색상의 세로줄이 나타날 수 있다. 따라서, 보조전압 배선들(DML1, DML2, DMLj)은 수직 센싱 배선들(SV1~SVk) 사이에서, 수직 센싱 배선들(SV1~SVk)과 유사하게 배치됨으로써, 대응되는 화소들(예를 들어, 제2 화소열, 제4 화소열, 제6 화소열에 포함된 화소들)이 상호 동일한 특성을 가지게 되며, 영상 품질의 저하(예를 들어, 특정 색상의 세로줄 발생 현상)가 방지될 수 있다.
도 1에는 도시되지 않았으나, 표시부(10)는 제1 전원전압 배선(또는, 제1 전원전압 공급선) 및 제2 전원전압 배선(또는, 제2 전원전압 공급선)을 포함할 수 있다. 도 4를 참조하여 후술하겠지만, 제1 전원전압 배선은 제1 전원전압(ELVDD)을 화소(PX)에 공급하며, 제1 전원전압 배선은 메쉬 형태로 배열될 수 있다. 제2 전원전압 배선은 제2 전원전압(ELVSS)을 화소(PX)에 공급하며, 이 또한 메쉬 형태로 배열될 수 있다. 그러나, 이에 제한되는 것은 아니고, 제1 전원전압 배선의 연장 방향과 제2 전원전압 배선의 연장 방향은 다양하게 변형 가능하다.
데이터 구동부(20)는 데이터선들(DL1 내지 DLm)을 통해 화소(PX)에 데이터 신호를 제공할 수 있다.
주사 구동부(30)는 제1 및 제2 주사 신호들을 생성하고, 주사선들(SL11~SL1n, SL21~SL2n)을 통해 화소(PX)에 제1 및 제2 주사 신호들을 제공할 수 있다. 예를 들어, 제1 화소(PX1)에 제1 주사선(SL11)을 통해 제1 주사 신호가 제공되는 경우, 데이터 신호가 제1 데이터선(DL1)을 통해 해당 화소(PX)에 제공될 수 있다. 제1 및 제2 주사 신호들에 대해서는 도 3을 참조하여 후술하기로 한다.
발광 제어 구동부(40)는 발광 제어 신호를 생성하고, 발광 제어선들(EML1 내지 EMLn)을 통해 화소(PX)에 발광 제어 신호를 제공할 수 있다. 발광 제어 구동부(40)(또는, 표시 장치(1))는 발광 제어 신호에 기초하여 화소(PX)의 발광 시간을 조절할 수 있다. 한편, 발광 제어 구동부(40)는 주사 구동부(30)에 독립하여 별도로 구현되는 것으로 도시되어 있으나, 이에 제한되는 것은 아니다. 예를 들어, 발광 제어 구동부(40)는 주사 구동부(30)에 포함되어 일체로 구현될 수 있다. 다른 예로, 화소(PX)의 회로 구성에 따라, 발광 제어 구동부(40)는 생략될 수 있다.
센싱부(50)는 수직 센싱 배선들(SV1~SVk)(및 수평 센싱 배선들(SH11~SH1k, SH21~SH2k, 내지 SHn1~SHnk))을 통해 화소(PX)에 센싱 전압을 인가하고, 센싱 전류를 측정할 수 있다. 센싱 전류에 기초하여 화소(PX) 내 트랜지스터의 특성(예를 들어, 문턱전압, 이동도)을 측정할 수 있다. 한편, 센싱부(50)는 데이터 구동부(20)에 독립하여 별도로 구현되는 것으로 도시되어 있으나, 이에 제한되는 것은 아니다. 예를 들어, 센싱부(50)는 데이터 구동부(20)에 포함되어 일체로 구현되거나, 데이터 구동부(20)에 인접하여 배치될 수 있다.
센싱부(50)는, 수직 센싱 배선들(SV1~SVk) 및 수평 센싱 배선들(SH11~SH1k, SH21~SH2k, 내지 SHn1~SHnk)의 연결 구성에 따라, 특정 영역에 포함된 화소들(예를 들어, 2개의 화소 그룹들에 포함된 8개의 화소들)의 특성(또는, 평균 특성)을 측정할 수 있다. 상호 인접하여 위치하는 인접 화소들은 유사한 영상을 표시하거나, 유사한 전압(예를 들어, 유사하게 전압 강하된 전원전압, 신호)를 받으므로, 인접 화소들은 유사한 특성을 가질 수 있다. 따라서, 화소들을 각각을 센싱하여 화소들 각각의 특성 변화를 보상하는 기술에 비해, 보상 효율은 크게 떨어지지 않으면서, 센싱 비용(즉, 센싱부(50)의 용량)은 크게 저감될 수 있다.
제어부(60)는 외부(또는, 외부 장치, 예를 들어, application processor)에서 전달되는 영상 신호들(DATA1)을 영상 데이터 신호들(DATA2)로 변경하여 데이터 구동부(20)에 전달할 수 있다. 또한, 제어부(60)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 수신하고, 주사 구동부(30), 데이터 구동부(20) 및 발광 제어 구동부(40)의 동작(또는, 구동)을 제어하는 제어 신호를 생성하고, 제어 신호를 주사 구동부(30), 데이터 구동부(20) 및 발광 제어 구동부(40) 각각에 제공할 수 있다. 여기서, 제어 신호는 주사 구동부(30)를 제어하는 주사 구동 제어 신호(SCS), 데이터 구동부(20)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호를 포함할 수 있다.
한편, 표시 장치(1)는 전원 공급부(미도시)를 더 포함하고, 전원 공급부는 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 생성하고, 제1 전원전압 배선 및 제2 전원전압 배선을 통해 화소(PX)에 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 각각 제공할 수 있다. 여기서, 제1 전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2 전원전압(ELVSS)은 소정의 로우 레벨 전압이며, 제2 전원전압(ELVSS)의 전압 레벨은 제1 전원전압(ELVDD)의 전압 레벨 보다 낮을 수 있다. 한편, 전원 공급부는 외부 전압원으로 구현될 수 있다.
또한, 전원 공급부는 보조전압(VAUX)을 생성하고, 보조전압 배선들(DML1~DMLj)에 보조전압(VAUX)을 인가할 수 있다.
도 1을 참조하여 설명한 바와 같이, 표시 장치(1)는 표시부(10) 외부에 위치하는 센싱부(50)를 통해 화소(PX)의 특성을 센싱하되, 복수의 화소들(예를 들어, 2개의 화소 그룹들에 포함된 8개의 화소들)을 그룹핑하여 이들의 특성들(또는, 평균 특성)을 센싱할 수 있다. 이에 따라, 수직 센싱 배선들(SV1~SVk)는 상호 특정 간격(예를 들어, 8개의 화소들에 대응하는 간격)을 가지고 상호 이격되어 배치될 수 있다. 보조전압 배선들(DML1~DMLj)은 수직 센싱 배선들(SV1~SVk) 사이에, 수직 센싱 배선들(SV1~SVk)을 모사하여 배치됨으로써, 표시부(10)의 공간 주파수가 향상되고, 수직 센싱 배선들(SV1~SVk)과의 인접 여부와 무관하게, 화소들은 상호 동일하거나 유사한 특성을 가지며, 따라서, 표시 품질의 저하(예를 들어, 특정 색상의 세로줄 발생)가 방지될 수 있다.
도 2a 내지 도 2c는 도 1의 표시 장치에 포함된 표시부의 예들을 나타내는 회로도들이다.
도 1 및 도 2a를 참조하면, 제1 화소(PX1)(또는, 제1 서브 화소, 제1 타입 화소, 제1 색상 화소)는 제1 색(R)(예를 들어, 적색)으로 발광하는 적색 화소이고, 제2 화소(PX2)(또는, 제2 서브 화소, 제2 타입 화소, 제2 색상 화소)는 제2 색(G)(예를 들어, 녹색)으로 발광하는 녹색 화소이며, 제3 화소(PX3)(또는, 제3 서브 화소, 제3 타입 화소, 제3 색상 화소)은 제3 색(B)(예를 들어, 청색)으로 발광하는 청색 화소이고, 제4 화소(PX4)(또는, 제4 서브 화소, 제4 타입 화소, 제4 색상 화소)는 제2 색(G)으로 발광하는 청색 화소일 수 있다. 제4 화소(PX4)는 제2 화소(PX2)와 실질적으로 동일할 수 있다. 제1 내지 제4 화소들(PX1~PX4)를 포함하는 제1 화소 그룹(PXG1_1)은 행 방향을 따라 반복적으로 배열될 수 있다. 즉, 표시부(10)는 RGBG 펜타일(pentile) 화소 배열을 가질 수 있다.
수직 센싱 배선들(SV1~SVk) 및 보조전압 배선들(DML1~DMLj)은 녹색 화소들 또는 녹색 화소들만을 포함하는 화소열과 인접하여 배치될 수 있다.
도 2a에 도시된 바와 같이, 제1 수직 센싱 배선(SV1)은 제4 화소열과 제5 화소열 사이에 배치되고, 제2 수직 센싱 배선(SV2)은 제12 화소열과 제13 화소열 사이에 배치되며, 제3 수직 센싱 배선(SV3)은 제20 화소열과 제21 화소열 사이에 배치될 수 있다. 즉, 제k 수직 센싱 배선(SVk)는 제8k-4 화소열과 제8k-3 화소열 사이에 배치될 수 있다.
유사하게, 제1 보조전압 배선(DML1)은 제2 화소열과 제3 화소열 사이에 배치되고, 제2 보조전압 배선(DML2)은 제6 화소열과 제7 화소열 사이에 배치되며, 제3 보조전압 배선(DML3)은 제8 화소열과 제9 화소열 사이에 배치될 수 있다. 즉, 보조전압 배선들(DML1~DML9)은 수직 센싱 배선(SV1)과 인접하지 않는 나머지 녹색 화소들(또는, 나머지 녹색 화소들만을 포함하는 화소열)에 각각 인접하여 배치될 수 있다.
수직 센싱 배선들(SV1~SVk)은 수평 센싱 배선들(SH11~SH1k, SH21~SH2k, 내지 SHn1~SHnk) 각각의 중앙부와 연결될 수 있다. 즉, 수평 센싱 배선들(SH11~SH1k, SH21~SH2k, 내지 SHn1~SHnk) 각각은 대응하는(즉, 연결되거나 교차하는) 수직 센싱 배선을 기준으로 좌우 대칭일 수 있다. 다만, 이에 제한되는 것은 아니다. 예를 들어, 수직 센싱 배선들(SV1~SVk)은 수평 센싱 배선들(SH11~SH1k, SH21~SH2k, 내지 SHn1~SHnk) 각각의 일단과 연결될 수 있다.
도 1, 도 2a 및 도 2b를 참조하면, 표시부(10_1)는, 화소들(PX1~PX4)의 배치, 수직 센싱 배선들(SV1_1~SV3_1)의 배치를 제외하고, 도 2a를 참조하여 설명한 표시부(10)와 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 화소(PX1)는 적색 화소이고, 제2 화소(PX2)는 청색 화소이며, 제3 화소(PX3)은 녹색 화소이며, 제4 화소(PX4)는 청색 화소일 수 있다. 제2 화소(PX2) 및 제4 화소(PX4)는 실질적으로 동일할 수 있다. 제1 화소 그룹(PXG1_2)은 RBGB 화소들을 포함하고, 행 방향을 따라 반복적으로 배열될 수 있다. 즉, 표시부(10_1)는 RBGB 펜타일 화소 배열을 가질 수 있다.
수직 센싱 배선들(SV1_1~SV3_1) 및 보조전압 배선들(DML1~DM9_1)은 청색 화소들 또는 청색 화소들만을 포함하는 화소열과 인접하여 배치될 수 있다.
도 2b에 도시된 바와 같이, 제1 수직 센싱 배선(SV1_1)은 제8 화소열과 제9 화소열 사이에 배치되고, 제2 수직 센싱 배선(SV2_1)은 제16 화소열과 제17 화소열 사이에 배치되며, 제3 수직 센싱 배선(SV3_1)은 제24 화소열과 제25 화소열 사이에 배치될 수 있다. 즉, 제k 수직 센싱 배선(SVk)는 제8k 화소열과 제8k+1 화소열 사이에 배치될 수 있다.
유사하게, 제1 보조전압 배선(DML1_1)은 제2 화소열과 제3 화소열 사이에 배치되고, 제2 보조전압 배선(DML2_1)은 제4 화소열과 제5 화소열 사이에 배치되며, 제3 보조전압 배선(DML3_1)은 제6 화소열과 제6 화소열 사이에 배치될 수 있다. 즉, 보조전압 배선들(DML1_1~DML9_1)은 수직 센싱 배선(SV1)과 인접하지 않는 나머지 청색 화소들(또는, 나머지 청색 화소들만을 포함하는 화소열)에 각각 인접하여 배치될 수 있다.
수직 센싱 배선들(SV1_1~SV3_1)은 수평 센싱 배선들(SH11~SH1k, SH21~SH2k, 내지 SHn1~SHnk) 각각의 일단과 연결될 수 있다. 다만, 이에 제한되는 것은 아니다.
도 1, 도 2a 및 도 2c를 참조하면, 표시부(10_2)는, 화소들(PX1~PX4)의 배치, 수직 센싱 배선들(SV1_1~SV3_1)의 배치를 제외하고, 도 2a를 참조하여 설명한 표시부(10)와 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 화소(PX1)는 적색 화소이고, 제2 화소(PX2)는 청색 화소이며, 제3 화소(PX3)은 적색 화소이며, 제4 화소는 녹색 화소일 수 있다. 제1 화소(PX1) 및 제3 화소(PX3)는 실질적으로 동일할 수 있다. 제1 화소 그룹(PXG1_3)은 RBRG 화소들을 포함하고, 행 방향을 따라 반복적으로 배열될 수 있다. 즉, 표시부(10_2)는 RBRG 펜타일 화소 배열을 가질 수 있다.
수직 센싱 배선들(SV1_2~SV3_2) 및 보조전압 배선들(DML1~DM9_2)은 청색 화소들 또는 청색 화소들만을 포함하는 화소열과 인접하여 배치될 수 있다.
도 2c에 도시된 바와 같이, 제1 수직 센싱 배선(SV1_2)은 제3 화소열과 제4 화소열 사이에 배치되고, 제2 수직 센싱 배선(SV2_2)은 제11 화소열과 제12 화소열 사이에 배치되며, 제3 수직 센싱 배선(SV3_2)은 제19 화소열과 제20 화소열 사이에 배치될 수 있다. 즉, 제k 수직 센싱 배선(SVk)는 제8k-5 화소열과 제8k-4 화소열 사이에 배치될 수 있다.
유사하게, 제1 보조전압 배선(DML1_2)은 제1 화소열과 제2 화소열 사이에 배치되고, 제2 보조전압 배선(DML2_2)은 제5 화소열과 제6 화소열 사이에 배치되며, 제3 보조전압 배선(DML3_2)은 제7 화소열과 제8 화소열 사이에 배치될 수 있다. 즉, 보조전압 배선들(DML1_2~DML9_2)은 수직 센싱 배선(SV1)과 인접하지 않는 나머지 청색 화소들(또는, 나머지 청색 화소들만을 포함하는 화소열)에 각각 인접하여 배치될 수 있다.
수직 센싱 배선들(SV1_2~SV3_2)은 수평 센싱 배선들(SH11~SH1k, SH21~SH2k, 내지 SHn1~SHnk) 각각의 중앙 부분에 연결되되, 수평 센싱 배선들(SH11~SH1k, SH21~SH2k, 내지 SHn1~SHnk)은 대응하는 수직 센싱 배선을 기준으로 좌우 대칭일 수 있다. 다만, 이에 제한되는 것은 아니다.
도 2a 내지 도 2c를 참조하여 설명한 바와 같이, 표시부(10, 10_1, 10_2)는 RGBG, RBGB 또는 RBRG 펜타일 화소 배열을 가질 수 있다. 수직 센싱 배선들 및 보조전압 배선들은 임의의 화소(예를 들어, 녹색, 청색, 또는 적색)와 인접하여 배치될 수 있고, 또한, 수평 센싱 배선들의 임의의 부분(예를 들어, 중앙부 또는 단부 등)과 연결될 수 있다.
도 3은 도 2a의 표시부에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3을 참조하면, 화소(PX)는(또는, 제2 화소(PX2), 제3 화소(PX3) 및 제4 화소(PX4) 각각은) 발광 소자(EL)(또는, 유기발광 다이오드(organic light emitting diode)), 제1 내지 제4 트랜지스터들(T1 내지 T4) 및 저장 커패시터(CST)를 포함할 수 있다. 화소(PX)에는 데이터 신호(DATA), 제1 주사 신호(SCAN1), 제2 주사 신호(SCAN2) 및 발광 제어 신호(EM)가 제공될 수 있다. 여기서, 제1 주사 신호(SCAN1) 및 제2 주사 신호(SCAN2) 각각은 임펄스 파형을 가질 수 있다. 예를 들어, 제1 주사 신호(SCAN1) 및 제2 주사 신호(SCAN2) 각각은 임펄스 구간에서 논리 하이 레벨(또는, 고전압레벨의 전위, 턴온 전압)을 가지고 나머지 구간에서 논리 로우 레벨(즉, 논리 하이 레벨보다 낮은 전압 레벨, 또는 저전압레벨의 전위, 턴오프 전압)를 가질 수 있다. 또한, 제2 주사 신호(SCAN2)는 제1 주사 신호(SCAN1)와 실질적으로 동일할 수 있다. 발광 제어 신호(EM)는 임펄스 파형을 가지되, 임펄스 구간에서 논리 로우 레벨을 가지며 나머지 구간에서 논리 하이 레벨을 가질 수 있다. 즉, 발광 제어 신호(EM)의 파형은 제1 및 제2 주사 신호들(SCAN1, SCAN2)이 반전된 신호와 유사할 수 있다.
제1 내지 제4 트랜지스터들(T1 내지 T4) 각각은 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제1 전극 및 제2 전극 중 하나는 소스 전극이고, 제1 전극 및 제2 전극 중 다른 하나는 드레인 전극일 수 있다.
제1 내지 제8 트랜지스터들(T1 내지 T4) 각각은 박막 트랜지스터일 수 있다. 제1 내지 제4 트랜지스터들(T1~T4) 각각은 산화물 반도체 또는 다결정 실리콘 반도체를 포함할 수 있다.
일 실시예에서, 제1 트랜지스터(T1) 및 제4 트랜지스터(T4) 각각은 다결정 실리콘 반도체를 포함하고, 제2 및 제3 트랜지스터들(T2, T3) 각각은 산화물 반도체를 포함할 수 있다. 산화물 반도체를 포함하는 트랜지스터는 다결정 실리콘 반도체를 포함하는 트랜지스터에 비해 턴오프 특성이 상대적으로 우수하고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각이 산화물 반도체를 포함하는 경우, 발광 소자(EL)의 발광 구간에서 구동 전류(Id)의 누설이 감소될 수 있다.
이하, 화소(PX)의 구성들 각각에 대해 상세히 설명하기로 한다.
먼저, 발광 소자(EL)는 애노드 전극 및 캐소드 전극을 포함할 수 있다. 발광 소자(EL)의 캐소드 전극은 제2 전원전압 배선(즉, 제2 전원전압(ELVSS)를 공급하는 전원전압 배선)에 연결될 수 있다. 여기서, 발광 소자(EL)는 제1 발광 소자(미도시), 제2 발광 소자(EL2), 제3 발광 소자(EL3)를 총칭하며, 제1 내지 제3 발광 소자들(EL2, EL3)은 다른 색상으로 발광할 수 있다.
제1 트랜지스터(T1)(또는, 구동 트랜지스터)는 제1 전원전압 배선(즉, 제1 전원전압(ELVDD)를 공급하는 전원전압 배선)에 간접적으로 연결되는 제1 전극, 제2 노드에 연결되는 제2 전극(N2) 및 제4 노드(N4)에 연결되는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 게이트 전압(또는, 후술하는 저장 커패시터(CST)에 저장된 데이터 전압)에 기초하여 구동 전류(Id)를 발광 소자(EL)에 제공할 수 있다.
제2 트랜지스터(T2)(또는, 스위칭 트랜지스터)는 데이터선에 연결되는(또는, 데이터(DATA)를 수신하는) 제1 전극, 제1 트랜지스터(T1)의 게이트 전극에 연결되는 제2 전극, 및 제1 주사선(예를 들어, 도 1에 도시된 제11 주사선(SL11))에 연결되거나 제1 주사 신호(SCAN1)를 수신하는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제1 주사 신호(SCAN1)에 응답하여 턴온되고, 데이터 신호(DATA)를 제1 노드(N1)에 전달할 수 있다.
제4 트랜지스터(T4)(또는, 발광 제어 트랜지스터)는 제1 전원전압 배선에 연결되어 제1 전원전압(ELVDD)를 수신하는 제1 전극, 제1 트랜지스터(T1)의 제1 전극에 연결되는 제2 전극, 및 발광 제어 신호선(예를 들어, 도 1에 도시된 제1 발광 제어 신호선(EML1))에 연결되거나 발광 제어 신호를 수신하는 게이트 전극을 포함할 수 있다.
제4 트랜지스터(T4)는 발광 제어 신호(EM)에 응답하여 턴온되고, 이 경우, 구동 전류(Id)가 발광 소자(EL)에 제공되며, 발광 소자(EL)는 구동 전류(Id)에 대응하는 휘도를 가지고 발광할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극에 연결되는 제1 전극, 수평 센싱 배선(LSEN1)(예를 들어, 도 1에 도시된 제11 수평 센싱 배선(SH11))과 연결되는 제2 전극, 및 제2 주사 신호선(예를 들어, 도 1에 도시된 제21 주사선(S21))과 연결되어 제2 주사 신호(SCAN2)를 수신하는 게이트 전극을 포함할 수 있다.
제3 트랜지스터(T3)는 제2 주사 신호(SCAN2)에 응답하여 턴온되고, 이 경우, 센싱부(50)로부터 센싱 전압이 제1 트랜지스터(T1)에 인가되며, 센싱 전류가 센싱부(50)로부터 제1 트랜지스터(T1)로 흐르며, 센싱부(50)는 센싱 전류를 측정할 수 있다.
한편, 수직 센싱 배선(LSEN2)은 도 1에 도시된 제1 수직 센싱 배선(SV1)과 실질적으로 동일할 수 있다. 수직 센싱 배선(LSEN2)은 제4 화소(PX4)의 일 측(예를 들어, 제3 화소(PX3)로부터 이격된 우측)에 인접하여 배치되고, 제4 화소(PX4)의 제3 트랜지스터(T3)의 제2 전극과 연결될 수 있다. 즉, 수직 센싱 배선(LSEN2)은 수평 센싱 배선(LSEN1)과 직접적으로 연결되지 않고, 제3 트랜지스터(T3)의 제2 전극(또는, 제3 트랜지스터(T3) 및 수평 센싱 배선(LSEN1) 사이에 연결되는 패턴, 선)을 통해 수평 센싱 배선(LSEN1)에 연결될 수 있다. 다만, 이에 제한되는 것은 아니고, 수직 센싱 배선(LSEN2)은 수평 센싱 배선(LSEN1)과의 교차 지점에서, 수평 센싱 배선(LSEN1)과 직접적으로 연결될 수 있다.
보조전압 배선(DML1)은, 수직 센싱 배선(LSEN2)과 유사하게, 제4 화소(PX4)와 실질적으로 동일한 제2 화소(PX2)의 일측에 인접하여 배치될 수 있다.
한편, 도 3에서 화소(PX)는 4T1C(즉, 4개의 트랜지스터들(T1~T4) 및 1개의 커패시터(CST))를 포함하는 것으로 도시되어 있으나, 이는 예시적인 것으로 화소(PX)가 이에 제한되는 것은 아니다. 예를 들어, 화소(PX)는 5T1C, 6T1C 등의 구조를 가질 수 있으며, 이에 대해서는 도 17을 참조하여 후술하기로 한다.
도 3을 참조하여 설명한 바와 같이, 화소(PX)는 산화물 반도체를 포함하는 제2 및 제3 트랜지스터들(T2, T2)를 포함함으로써, 구동 전류의 누설이 감소될 수 있다.
도 4는 도 3의 화소의 레이아웃도이다. 도 5는 도 4의 A-A'선 및 B-B'선을 따라 자른 단면도이다. 도 6은 도 4의 화소에 포함된 하부 반도체층을 나타내는 도면이다. 도 7은 도 4의 화소에 포함된 제4 및 제5 도전층들을 나타내는 도면이다. 도 8은 도 4의 화소에 포함된 발광 소자를 나타내는 도면이다.
이하의 실시예에서, 일부의 구성 요소에 대해서는 도 1 및 도 2에서 언급한 구성 요소와 실질적으로 동일하더라도 구성 요소들 간의 배치 및 결합 관계를 용이하게 설명하기 위해 새로운 도면 부호가 부여되었다.
도 3 내지 도 8을 참조하면, 화소(PX)는 제1 내지 제4 트랜지스터들(T1 내지 T4), 저장 커패시터(CST), 및 발광 소자(EL)를 포함할 수 있다.
제1 내지 제4 트랜지스터들(T1~T4)은 전극을 이루는 도전층, 채널을 형성하는 반도체층 및 절연층을 포함할 수 있다. 제1 내지 제4 트랜지스터들(T1~T4)은 게이트 전극이 반도체층보다 상부에 배치되는 탑 게이트 형식의 트랜지스터 일 수 있다.
저장 커패시터(CST)는 전극을 이루는 도전층들과 도전층들 사이에 배치된 절연층을 포함할 수 있다. 발광 소자(EL)는 애노드 전극과 캐소드 전극을 이루는 도전층 및 그 사이에 배치된 유기발광층을 포함할 수 있다. 구성 요소들 간의 전기적인 연결은 도전층으로 이루어진 배선 및/또는 도전 물질로 이루어진 비아에 의해 이루어질 수 있다. 상술한 도전 물질이나 도전층, 반도체층, 절연층, 유기발광층 등은 기판(810) 상에 배치된다.
화소(PX)는 기판(910), 버퍼층(920), 하부 반도체층(100), 제1 절연층(810), 제1 도전층(200), 제2 절연층(820), 제2 도전층(300), 제3 절연층(830), 상부 반도체층(400), 제3 도전층(500), 제4 절연층(840), 제4 도전층(600), 제5 절연층(850) 및 제5 도전층(700)을 포함하고, 기판(910), 버퍼층(920), 하부 반도체층(100), 제1 절연층(810), 제1 도전층(200), 제2 절연층(820), 제2 도전층(300), 제3 절연층(830), 상부 반도체층(400), 제3 도전층(500), 제4 절연층(840), 제4 도전층(600), 제5 절연층(850) 및 제5 도전층(700)은 순차적으로 배치 또는 적층될 수 있다. 한편, 하부 반도체층(100), 제1 절연층(810), 제1 도전층(200), 제2 절연층(820), 제2 도전층(300), 제3 절연층(830), 상부 반도체층(400) 및 제3 도전층(500)은 구동 회로층(즉, 트랜지스터가 형성되는 층)으로 호칭될 수 있다.
상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
기판(910)은 그 위에 배치되는 층들을 지지한다. 표시 장치(1)가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 표시 장치(1)가 전면 발광형인 경우 투명한 기판 뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
기판(910)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 수 있다. 기판(910)은 금속 재질의 물질을 포함할 수도 있다.
기판(910)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
버퍼층(920)은 기판(910)의 전체 면 상에 배치될 수 있다. 버퍼층(920)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(920)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 버퍼층(920)은 기판(910)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
하부 반도체층(100)은 제1 및 제4 트랜지스터들(T1, T4)의 채널을 이루는 액티브층이다. 하부 반도체층(100)은 화소별로 서로 분리될 수 있으나, 이에 제한되지 않으며, 예를 들어, 행 방향으로 인접한 2개의 화소들이 하나의 하부 반도체층(100)을 공유할 수 있다.
하부 반도체층(100)은 대체로 열 방향으로 연장된 제1 세로부(110) 및 제2 세로부(120)를 포함하고, 또한, 대체로 행 방향으로 연장된 가로부(130)를 포함할 수 있다. 제1 세로부(110), 제2 세로부(120), 및 가로부(130)는 물리적으로 연결되어 하나의 하부 반도체 패턴을 형성할 수 있다.
제1 세로부(110)는 화소의 좌측에 인접하여 배치되고, 제2 세로부(120)는 화소의 우측에 인접하여 배치될 수 있다. 제1 세로부(110)의 열 방향으로의 길이는 제2 세로부(120)의 길이보다 길 수 있다.
가로부(130)는 제1 세로부(110)의 일 단부(예를 들어, 상측 단부)와 제2 세로부(120) 타 단부(예를 들어, 하측 단부)를 연결할 수 있다.
가로부(130)는 제1 세로부(110)와 제2 세로부(120)를 최단 거리로 연결할 수도 있지만, 도 4에 도시된 바와 같이 좌측 및 우측에 절곡부들을 포함할 수 있다. 복수 회의 절곡을 통해 가로부(130)의 총 길이가 증가할 수 있다.
제1 트랜지스터(T1)의 채널은 가로부(130)에 배치되고, 제4 트랜지스터(T4)의 채널은 제1 세로부(110)에 배치될 수 있다.
하부 반도체층(100)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 하부 반도체층(100)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다.
하부 반도체층(100)에서 제1 및 제4 트랜지스터들(T1, T4) 각각의 소소/드레인 전극과 연결되는 부위(소스/드레인 영역)에는 불순물 이온(PMOS 트랜지스터의 경우 p형 불순물 이온)이 도핑되어 있을 수 있다. 붕소(B) 등 3가 도펀트가 p형 불순물 이온으로 사용될 수 있다.
제1 절연층(810)은 하부 반도체층(100) 상에 배치되고, 대체로 기판(910)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(810)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(810)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(810)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 절연층(810)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 도전층(200)은 제1 절연층(810) 상에 배치된다. 제1 도전층(200)은 발광 제어 신호(EM)를 전달하는 발광 제어선(210) 및 제1 트랜지스터(T1)의 게이트 전극(220)을 포함할 수 있다. 여기서, 발광 제어선(210)은 도 1에 도시된 발광 제어선들(EML1~EMLn)와 실질적으로 동일할 수 있다.
발광 제어선(210)은 평면상 화소(PX)의 아래쪽에 위치할 수 있다. 발광 제어선(210)은 하부 반도체층(100)의 제1 세로부(110)와 중첩할 수 있다.
발광 제어선(210) 및 하부 반도체층(100)의 제1 세로부(110)가 중첩하는 중첩 영역에 제4 트랜지스터(T4)의 게이트 전극을 형성될 수 있다. 상기 중첩 영역을 기준으로 위쪽에 위치하는 하부 반도체층(100)의 제1 세로부(110)가 제4 트랜지스터(T4)의 제1 전극 영역이 되고, 상기 중첩 영역을 기준으로 아래쪽에 위치하는 하부 반도체층(100)의 제1 세로부(110)가 제4 트랜지스터(T4)의 제2 전극 영역이될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(220)은 화소(PX)의 중앙부에 위치할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(220)은 평면상 발광 제어선(210)과 후술하는 제1 주사선(510) 사이에 위치할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(220)은 화소별로 분리되며, 아일랜드 형태로 배치될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(220)은 하부 반도체층(100)의 제2 세로부(120) 및 가로부(130)와 중첩할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(220)과 하부 반도체층(100)의 가로부(130)가 중첩하는 중첩 영역을 기준으로, 위쪽에 위치하는 하부 반도체층(100)의 제2 세로부(120)는 제1 트랜지스터(T1)의 제1 전극 영역이 되고, 왼쪽에 위치하는 하부 반도체층(100)의 가로부(130)(또는, 제1 세로부(110))는 제1 트랜지스터(T1)의 제2 전극 영역이될 수 있다.
제1 도전층(200)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(200)은 단일막 또는 다층막일 수 있다.
제2 절연층(820)은 제1 도전층(200) 상에 배치되고, 대체로 기판(910)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(820)은 제1 도전층(200)과 제2 도전층(300)을 절연시키는 역할을 하며, 층간 절연막일 수 있다.
제2 절연층(820)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제2 절연층(820)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제2 도전층(300)은 제2 절연층(820) 상에 배치된다. 제2 도전층(300)은 수평 센싱 배선(310) 및 저장 커패시터(CST)의 전극선(320)을 포함할 수 있다. 여기서, 수평 센싱 배선(310)은 도 1에 도시된 수평 센싱 배선들(SH11~SHnk)와 실질적으로 동일할 수 있다.
수평 센싱 배선(310) 및 저장 커패시터(CST)의 전극선(320) 각각은 행 방향을 따라 연장할 수 있다. 수평 센싱 배선(310) 및 저장 커패시터(CST)의 전극선(320) 각각은 행 방향을 따라 화소(PX)의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
수평 센싱 배선(310)은 평면상 화소의 가장 위쪽(또는, 가장 아래쪽)에 위치할 수 있다.
저장 커패시터(CST)의 전극선(320)은 화소(PX)의 중앙부를 가로지르며, 평면상 제1 주사선(510)과 발광 제어선(210) 사이에 위치할 수 있다. 저장 커패시터(CST)의 전극선(320)은 제2 절연층(820)을 사이에 두고 제1 트랜지스터(T1)의 게이트 전극(220)과 중첩하도록 배치될 수 있다. 제1 트랜지스터(T1)의 게이트 전극(220)은 저장 커패시터(CST)의 제1 전극이 되고, 이와 중첩하는 저장 커패시터(CST)의 전극선(320)의 확장된 영역은 저장 커패시터(CST)의 제2 전극이 되며, 이들 사이에 개재된 제2 절연층(820)은 저장 커패시터(CST)의 유전체가될 수 있다. 저장 커패시터(CST)의 전극선(320)에는 제1 전원전압(ELVDD)이 인가될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(220)과 중첩하는 영역에서 저장 커패시터의 전극선(320)은 확장된 폭을 가질 수 있다. 저장 커패시터(CST)의 전극선(320)은 확장된 영역에서 제1 트랜지스터(T1)의 게이트 전극(220)과 중첩하는 개구를 포함할 수 있다.
제2 도전층(300)은, 제1 도전층(200)과 유사하게, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제3 절연층(830)은 제2 도전층(300) 상에 배치되고 제2 도전층(300)을 커버할 수 있다. 제3 절연층(830)은 대체로 기판(910)의 전체 면에 걸쳐 배치될 수 있다. 제3 절연층(830)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제3 절연층(830)은 제1 절연층(810)과 동일한 물질을 포함하거나, 제1 절연층(810)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 제3 절연층(830)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
상부 반도체층(400)은 제3 절연층(830) 상에 배치될 수 있다. 상부 반도체층(400)은 화소(PX) 내에서 서로 분리된 제1 및 제2 상부 반도체 패턴들(410, 420)을 포함할 수 있다.
제1 상부 반도체 패턴(410)은 제2 트랜지스터(T2)의 게이트 전극과 중첩하도록 배치되어 제2 트랜지스터(T2)의 채널을 형성할 수 있다. 유사하게, 제2 상부 반도체 패턴(420)은 제3 트랜지스터(T3)의 게이트 전극과 중첩하도록 배치되어 제3 트랜지스터(T3)의 채널을 형성할 수 있다. 제1 상부 반도체 패턴(410)은 직사각형 형상을 가질 수 있지만, 이에 제한되는 것은 아니다.
상부 반도체층(400)은 산화물 반도체를 포함할 수 있다. 예를 들어, 상부 반도체층(400)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 상부 반도체층(400)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다.
상부 반도체층(400) 상에는 게이트 절연막(GI3)이 배치될 수 있다. 게이트 절연막(GI3)은 상부 반도체층(400)과 후술하는 제1 주사선(510)이 중첩하는 영역에 배치될 수 있다. 게이트 절연막(GI3)은 제1 절연층(810)과 동일한 물질을 포함하거나, 제1 절연층(810)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제3 도전층(500)은 제1 주사 신호(SCAN1)를 전달하는 제1 주사선(510)을 포함할 수 있다. 또한, 제3 도전층(500)은 제2 및 제3 트랜지스터들(T2, T3)의 게이트 배선을 포함할 수 있다. 여기서, 제1 주사선(510)은 도 1에 도시된 주사선들(SL11~SLn1)과 실질적으로 동일할 수 있다.
제1 주사선(510)은 행 방향을 따라 연장할 수 있다. 제1 주사선(510)은 행 방향을 따라 화소(PX)의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
제1 주사선(510)은 평면상 저장 커패시터(CST)의 전극선(320)보다 위쪽에 위치하고, 수평 센싱 배선(310)보다 아래쪽에 위치할 수 있다. 제1 주사선(510)은 제2 트랜지스터(T2)의 게이트 전극 및 제3 트랜지스터(T3)의 게이트 전극을 포함할 수 있다.
제2 트랜지스터(T2)의 게이트 전극 및 제3 트랜지스터(T3)의 게이트 전극은 주변선보다 폭이 확장될 수 있지만, 이에 제한되는 것은 아니다.
한편, 도 4에서 제3 도전층(500)은 제1 주사선(510)을 포함하는 것으로 도시되어 있으나, 이는 도 3을 참조하여 설명한 제1 주사 신호(SCAN1)와 제2 주사 신호(SCAN2)가 동일한 경우에 해당할 수 있다. 제1 주사 신호(SCAN1)와 제2 주사 신호(SCAN2)가 상이한 경우, 제3 도전층(500)은 제1 주사선(510) 이외에 제2 주사선을 더 포함하고, 제2 주사선은 수평 센싱 배선(210) 및 제1 주사선(510) 사이에 배치되거나, 제2 주사선은 제1 주사선(510) 및 저장 커패시터(CST)의 전극선(320) 사이에 배치될 수 있다.
제3 도전층(500)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(500)은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층(500)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제4 절연층(840)은 제3 도전층(500) 상에 배치되고, 대체로 기판(910)의 전체 면에 걸쳐 배치될 수 있다. 제4 절연층(840)은 제3 도전층(500)과 제4 도전층(600)을 절연시키는 층간 절연막일 수 있다. 제4 절연층(840)은 상술한 제2 절연층(820)과 동일한 물질을 포함하거나, 제2 절연층(820)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 제4 절연층(840)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제4 도전층(600)은 제4 절연층(840) 상에 배치된다. 제4 도전층(600)은 제1 내지 제3 데이터 패턴들(610, 620, 630), 데이터 배선(640), 수직 센싱 배선(650) 및 보조전압 배선(660)을 포함할 수 있다. 여기서, 데이터 배선(640)은 도 1에 도시된 데이터 배선들(DL1~DLm)과 실질적으로 동일하고, 수직 센싱 배선(650)은 도 1에 도시된 수직 센싱 배선들(SV1~SVk)와 실질적으로 동일하며, 보조전압 배선(660)은 도 1에 도시된 보조전압 배선들(DML1~DMLj)과 실질적으로 동일할 수 있다.
제1 내지 제3 데이터 패턴들(610, 620, 630)은 상호 물리적으로 이격될 수 있다. 제1 내지 제3 데이터 패턴들(610, 620, 630) 각각은 제1 내지 제3 트랜지스터들(T1, T2, T3) 간의 서로 떨어진 부위들을 전기적으로 연결하며, 산화물 반도체를 포함하는 트랜지스터(예를 들어, 제3 트랜지스터(T3))의 제1 전극 또는 제2 전극을 구성할 수 있다. 제4 도전층(600)이 상부 반도체층(400)과 중첩하는 경우, 제4 도전층(600)은 상부 반도체층(400)의 상면에 직접 접하거나 오믹 콘택층을 통해 접할 수 있다.
제1 데이터 패턴(610)은 제1 트랜지스터(T1)의 게이트 전극(220)과 중첩할 수 있다. 중첩 영역(즉, 제1 데이터 패턴(610) 및 제1 트랜지스터(T1)의 게이트 전극(220)이 중첩하는 영역)에는, 제4 절연층(840), 제3 절연층(830) 및 제2 절연층(820)을 관통하여 제1 트랜지스터(T1) 게이트 전극(220)을 노출하는 제1 콘택홀(CNT1)이 형성될 수 있다. 제1 데이터 패턴(610)은 제1 콘택홀(CNT1)을 통해 제1 트랜지스터(T1) 게이트 전극(220)과 전기적으로 연결될 수 있다.
제1 콘택홀(CNT1)은 저장 커패시터(CST)의 전극선(320)의 개구 내에 위치할 수 있다. 제1 콘택홀(CNT1) 내부에서, 제1 데이터 패턴(610)과 그에 인접한 저장 커패시터(CST)의 전극선(320)은 제3 절연층(830)을 통해 상호 절연될 수 있다.
제1 데이터 패턴(610)은 제1 트랜지스터(T1)의 게이트 전극(220)과의 중첩 영역으로부터 상측으로 연장되고, 제1 상부 데이터 패턴(410)과 중첩할 수 있다. 제1 데이터 패턴(610)과 제1 상부 데이터 패턴(410)이 중첩하는 중첩 영역에서, 제4 절연층(840)을 관통하여 제1 상부 데이터 패턴(410)을 노출시키는 제11 콘택홀(CNT11)이 형성되고, 제1 데이터 패턴(610)은 제11 콘택홀(CNT11)을 통해 제2 트랜지스터(T2)의 제1 전극 영역과 전기적으로 연결되거나, 제1 상부 반도체 패턴(410)과 중첩하는 제1 데이터 패턴(610)의 일 부분은 제2 트랜지스터(T2)의 제1 전극 영역을 구성할 수 있다.
제2 데이터 패턴(620)은 하부 반도체층(100)의 제2 세로부(120)와 중첩할 수 있다. 제2 데이터 패턴(620)과 하부 반도체층(100)의 제2 세로부(120)가 중첩하는 영역에는, 제1 내지 제3 절연층들(810, 820, 830)을 관통하여 하부 반도체층(100)의 제2 세로부(120)를 노출시키는 제2 콘택홀(CNT2)이 형성될 수 있다. 제2 데이터 패턴(620)은 제2 콘택홀(CNT2)을 통해 제1 트랜지스터(T1)의 제2 전극과 전기적으로 연결될 수 있다.
제2 데이터 패턴(620)은 상측으로 연장되고, 제2 상부 반도체 패턴(420)과 중첩할 수 있다. 제2 데이터 패턴(620)과 제2 상부 데이터 패턴(420)이 중첩하는 중첩 영역에서, 제4 절연층(840)을 관통하여 제2 상부 데이터 패턴(420)을 노출시키는 제14 콘택홀(CNT14)이 형성되고, 제2 데이터 패턴(620)은 제14 콘택홀(CNT14)을 통해 제3 트랜지스터(T3)의 제1 전극 영역과 전기적으로 연결되거나, 제2 상부 반도체 패턴(420)과 중첩하는 제2 데이터 패턴(620)의 일 부분은 제3 트랜지스터(T3)의 제1 전극 영역을 구성할 수 있다.
제3 데이터 패턴(630)은 제2 상부 반도체 패턴(420)과 중첩할 수 있다. 제3 데이터 패턴(630)과 제2 상부 데이터 패턴(420)이 중첩하는 중첩 영역에서, 제4 절연층(840)을 관통하여 제2 상부 데이터 패턴(420)을 노출시키는 제13 콘택홀(CNT13)이 형성되고, 제3 데이터 패턴(630)은 제13 콘택홀(CNT13)을 통해 제3 트랜지스터(T3)의 제2 전극 영역과 전기적으로 연결되거나, 제2 상부 반도체 패턴(420)과 중첩하는 제3 데이터 패턴(630)의 일 부분은 제3 트랜지스터(T3)의 제2 전극 영역을 구성할 수 있다.
제3 데이터 패턴(630)은 상부로 연장되고 수평 센싱 배선(310)의 돌출부와 중첩할 수 있다. 수평 센싱 배선(310)의 돌출부와의 중첩 영역에는, 제3 및 제4 절연층(830, 840)을 관통하여 수평 센싱 배선(310)의 돌출부를 노출시키는 제5 콘택홀(CNT5)이 형성될 수 있다. 제3 데이터 패턴(630)은 제5 콘택홀(CNT5)을 통해 수평 센싱 배선(310)과 전기적으로 연결될 수 있다.
데이터 배선(640)은 제1 상부 반도체 패턴(410)과 중첩하는 돌출부를 포함할 수 있다. 데이터 배선(640)의 돌출부에서의 폭은 데이터 배선(640)의 평균 폭보다 클 수 있다. 데이터 배선(640)의 돌출부에는(또는, 데이터 배선(640)과 제1 상부 반도체 패턴(410)이 중첩하는 중첩 영역에는), 제4 절연층(840)을 관통하여 제1 상부 반도체 패턴(410)(또는, 제2 데이터 패턴(620))을 노출시키는 제12 콘택홀(CNT12)이 형성될 수 있다. 데이터 배선(640)은 제12 콘택홀(CNT12)를 통해 제2 데이터 제1 상부 반도체 패턴(410)과 전기적으로 연결될 수 있다.
수직 센싱 배선(650)은 본체부(651) 및 돌출부(652)를 포함할 수 있다.
수직 센싱 배선(650)의 본체부(651)는 화소(PX)와 화소(PX)에 인접하는 인접 화소 사이에서 열 방향으로 연장하며, 돌출부(652)는 본체부(651)로부터 행 방향으로 돌출하고 제3 데이터 패턴(630)과 중첩할 수 있다. 수직 센싱 배선(650)은 제3 데이터 패턴(630)과 전기적으로 연결될 수 있다. 이 경우, 수직 센싱 배선(650)은 제3 데이터 패턴(630)을 통해 수평 센싱 배선(310)과 연결될 수 있다.
보조전압 배선(660)은 수직 방향으로 연장하며, 센싱 배선(620)으로부터 수평 방향으로 특정 간격(예를 들어, 2개의 화소들에 대응하는 간격)만큼 이격되며, 화소들 사이에 배치될 수 있다.
보조전압 배선(660)은 제3 데이터 패턴(630)과 연결되지 않을 수 있다. 도4 에서 보조전압 배선(660)은 수직 센싱 배선(650)의 돌출부(621)에 대응하는 구성을 포함하지 않을 수 있다.
제4 도전층(600)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제4 도전층(600)은 단일막 또는 다층막일 수 있다. 예를 들어, 제4 도전층(600)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제5 절연층(850)은 제4 도전층(600) 상에 배치되고, 대체로 기판(910)의 전체 면에 걸쳐 배치될 수 있다. 제5 절연층(850)은 제4 도전층(600)과 제5 도전층(700)을 절연시킬 수 있다. 제5 절연층(850)은 상술한 제2 절연층(820)과 동일한 물질을 포함하거나, 제2 절연층(820)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 제5 절연층(850)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제5 도전층(700)은 제5 절연층(850) 상에 배치된다. 제5 도전층(700)은 비아 전극(710) 및 제1 수직 및 수평 전원전압 배선들(720, 730)을 포함할 수 있다. 여기서, 제1 수직 및 수평 전원전압 배선들(720, 730)은 도 2를 참조하여 설명한 제1 전원전압 배선에 포함될 수 있다.
비아 전극(710)은 제2 데이터 패턴(620)과 중첩할 수 있다. 비아 전극(710)이 제2 데이터 패턴(620)과 중첩하는 영역에는, 제5 절연층(850)을 관통하여 제2 데이터 패턴(620)을 노출시키는 제22 콘택홀(CNT22)이 형성될 수 있다. 이 경우, 비아 전극(720)은 제22 콘택홀(CNT22)을 통해 제2 데이터 패턴(620)과 전기적으로 연결되고, 또한, 제12 콘택홀(CNT12)을 통해 제1 트랜지스터(T1)의 제1 전극에 전기적으로 연결될 수 있다.
제1 수직 전원전압 배선(720)은 수직 방향으로 연장하고, 데이터 배선(640)에 인접하여 배치되되, 데이터 배선(640)과 중첩하지 않을 수 있다. 또한, 제1 수직 전원전압 배선(720)은 열 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
제1 수직 전원전압 배선(720)은 하부 반도체층(100)의 제1 세로부(110)(또는, 제4 트랜지스터(T4)의 제1 전극 영역)와 중첩할 수 있다. 제1 수직 전원전압 배선(720)과 하부 반도체층(100)의 제1 세로부(110)의 하단부가 중첩하는 중첩 영역에는, 제1 내지 제3 절연층들(810, 820, 830)을 관통하여 하부 반도체층(100)의 제1 세로부(110)의 하단부를 노출시키는 제4 콘택홀(CNT4)이 형성될 수 있다. 또한, 상기 중첩 영역에는 제4 및 제5 절연층들(840, 850)을 관통하는 제21 콘택홀(CNT21)이 형성될 수 있다. 제1 수직 전원전압 배선(720)은 제4 콘택홀(CNT4) 및 제21 콘택홀(CNT21)을 통해 제4 트랜지스터의 제1 전극 영역과 전기적으로 연결될 수 있다.
제1 수직 전원전압 배선(720)은 행 방향을 따라 부분적으로 감소하며, 제1 데이터 패턴(610), 제2 데이터 패턴(620) 및 제1 트랜지스터(T1)의 게이트 전극(220)과 중첩하지 않을 수 있다.
제1 수평 전원전압 배선(730)은 대체적으로 행방향으로 연장하며, 발광 제어선(210)과 부분적으로 중첩하여 배치될 수 있다. 제1 수평 전원전압 배선(730)은 도 8에 도시된 발광 소자(EL)의 가장자리를 따라 지그재그(zigzag) 패턴(또는, 오목 볼록한 부분을 포함하는 패턴)를 가지며, 발광 소자(EL)와 중첩하지 않을 수 있다.
또한, 제1 수평 전원전압 배선(730)은 또한, 행 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
제1 수직 전원전압 배선(720), 제1 수평 전원전압 배선(730) 및 저장 커패시터(CST)의 전극선(320)이 상호 중첩하는 중첩 영역에는, 제2 내지 제5 절연층들(820, 830, 840, 850)을 관통하여 저장 커패시터(CST)의 전극선(220)을 노출시키는 제3 콘택홀(CNT3)이 형성되고, 제1 수직 전원전압 배선(720)(또는, 제1 수평 전원전압 배선(730))은 제3 콘택홀(CNT3)을 통해 저장 커패시터(CST)의 전극선(320)과 전기적으로 연결될 수 있다.
제5 도전층(700)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제5 도전층(700)은 단일막 또는 다층막일 수 있다. 예를 들어, 제5 도전층(700)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제6 절연층(860)은 제5 도전층(700) 상에 배치되고, 대체로 기판(910)의 전체 면에 걸쳐 배치될 수 있다. 제6 절연층(860)은 제5 도전층(700)과 발광 소자(EL)를 절연시킬 수 있다. 제6 절연층(860)은 상술한 제2 절연층(820)과 동일한 물질을 포함하거나, 제2 절연층(820)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 제6 절연층(860)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
발광 소자(EL)의 애노드 전극(ANODE)는 제6 절연층(860) 상에 배치될 수 있다. 애노드 전극(ANODE)은 비아 전극(710)과 중첩할 수 있다. 애노드 전극(ANODE)이 비아 전극(710)과 중첩하는 영역에는, 제6 절연층(860)을 관통하여 비아 전극(710)을 노출시키는 콘택홀이 형성되고, 애노드 전극(ANODE)은 콘택홀을 통해 비아 전극(710)과 전기적으로 연결될 수 있다.
애노드 전극(ANODE)의 가장자리를 따라 화소 정의막(PDL)이 배치되며, 도시되지 않았으나, 애노드 전극(ANODE)의 상부에 발광 소자(EL)의 캐소드 전극(CATHOD)이 배치될 수 있다.
도 4 내지 도 8을 참조하여 설명한 바와 같이, 제1 및 제4 트랜지스터들(T1, T4) 각각은 다결정 실리콘 반도체를 포함하고, 제2 및 제3 트랜지스터들(T2, T3) 각각은 산화물 반도체를 포함할 수 있다. 수직 센싱 배선(650)은 돌출부(621)를 통해 제4 트랜지스터(T4)의 제2 전극과 전기적으로 연결되며, 또한, 수평 센싱 배선(310)과 전기적으로 연결될 수 있다. 보조전압 배선(660)은 수직 센싱 배선(650)에 대응하여 배치되되 제4 트랜지스터(T4)의 제2 전극과 전기적으로 연결되지 않을 수 있다.
한편, 도 5에서 제1 내지 제4 트랜지스터들(T1~T4)은 탑 게이트 형식인 것으로 도시되어 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 및 제4 트랜지스터들(T1, T4)은 탑 게이트 형식의 트랜지스터이고, 제2 및 제3 트랜지스터들(T2, T3)은 게이트 전극이 반도체층보다 하부에 배치되는 바텀 게이트 형식의 트랜지스터일 수 있다. 이 경우, 제1 주사선(510)(즉, 제2 및 제3 트랜지스터들(T2, T3)의 게이트 전극을 포함하는 제1 주사선(510))은 제3 도전층(500) 대신 제2 도전층(300)에 포함되거나, 제2 절연층(820) 상에 배치될 수 있다.
도 9는 도 4의 화소에 포함된 제5 도전층의 다른 예를 나타내는 도면이다.
도 4, 도 7 및 도 9를 참조하면, 제5 도전층(700)은 돌출 패턴(740)(또는, 도전 패턴)를 더 포함할 수 있다.
돌출 패턴(740)은 수직 센싱 배선(650)의 돌출부(621)와 실질적으로 동일한 형상을 가지고, 보조전압 배선(660) 및 제3 데이터 패턴(630)과 중첩할 수 있다.
돌출 패턴(740)은 보조전압 배선(660), 제3 데이터 패턴(630), 비아 전극(710) 중 하나와 연결되고, 이들 중 나머지와 연결되지 않을 수 있다.
예를 들어, 돌출 패턴(740)은 보조전압 배선(660)과 전기적으로 연결되지 않을 수 있으며, 돌출 패턴(740) 및 보조전압 배선(660)은 제5 절연층(850)을 통해 상호 절연될 수 있다. 이 경우, 돌출 패턴(740)은 별도의 콘택홀을 통해 제3 데이터 패턴(630)과 전기적으로 연결될 수 있다.
다른 예로, 돌출 패턴(740)은 별도의 콘택홀을 통해 보조전압 배선(660)과 전기적으로 연결되되, 제3 데이터 패턴(630)과는 전기적으로 연결되지 않을 수 있다.
이 경우, 평면상 화소 영역들은 상호 유사한 레이아웃을 가지며, 이에 따라 화소들은 상호 유사한 특성을 가질 수 있다.
도 10은 도 4의 화소에 포함된 보조전압 배선의 다른 예를 나타내는 레이아웃도이다.
도 8 및 도 10을 참조하면, 보조전압 배선(660_1)은, 그 폭이 열 방향을 따라 달라진다는 점에서, 도 4 및 도 8을 참조하여 설명한 보조전압 배선(660)과 상이하다.
수평 센싱 배선(310)과 중첩하는 제1 중첩 영역에서, 보조전압 배선(660_1)의 제1 폭(T1)은 보조전압 배선(660_1)의 평균 폭보다 클 수 있다. 제1 주사선(510)과 중첩하는 제2 중첩 영역에서, 보조전압 배선(660_1)의 제2 폭(T2)은 보조전압 배선(660_1)의 평균 폭보다 작을 수 있다. 발광 제어선(210)과 중첩하는 제3 중첩 영역에서, 보조전압 배선(660_1)의 제3 폭(T3)은 보조전압 배선(660_1)의 평균 폭과 유사하거나 제1 폭(T1)과 같을 수 있다. 보조전압 배선(660_1)의 제1 폭(T1)은 제3 폭(T3)보다 크거나 같고, 제3 폭(T3)은 제2 폭(T2)보다 클 수 있다. 다만, 보조전압 배선(660_1)의 제1 폭(T1)은 센싱 배선(650_1)의 돌출부(652)의 폭(또는, 길이)보다 작고, 보조전압 배선(660_1)은 제3 데이터 패턴(630)과 중첩하지 않거나 연결되지 않을 수 있다.
제1 주사선(510) 상에는 제3 트랜지스터(T3)가 형성되고, 발광 소자(EL)와의 연결을 위한 비아 전극(710)이 형성됨에 따라, 보조전압 배선(660)의 제2 폭(T2)은 상대적으로 작을 수 있다.
보조전압 배선(660_1)이 제1 전원전압 배선(또는, 제1 수직 전원전압 배선(720))과 병렬 연결되는 경우, 제1 전원전압 배선의 저항이 감소되고, 제1 전원전압(ELVDD)의 전압 강하가 보다 완화될 수 있다.
한편, 센싱 배선(650_1)은 본체부(651_1)를 포함하고, 본체부(651_1)는 보조전압 배선(660_1)과 실질적으로 동일한 형상을 가질 수 있다. 즉, 센싱 배선(650_1)의 제1 중첩 영역에서의 제4 폭(T4), 제2 중첩 영역에서의 제5 폭(T5) 및 제3 중첩 영역에서의 제6 폭(T6)은 보조전압 배선(660_1)의 제1 내지 제3 폭들(T1, T2, T3)와 각각 동일 할 수 있다.
도 11은 도 4의 화소에 포함된 보조전압 배선의 또 다른 예를 나타내는 레이아웃도이다. 도 12는 도 11의 C-C'선 및 D-D'선을 따라 자른 단면도이다.
도 4, 도 5, 도 11 및 도 12를 참조하면, 보조전압 배선(760)은 본체부(761) 및 돌출부(762)를 포함하다는 점에서, 도 4에 도시된 보조전압 배선(660)과 상이하다.
본체부(761)는 센싱 배선(650)의 본체부(651)와 동일한 형상을 가지고, 돌출부(762)는 센싱 배선(650)의 돌출부(652)와 동일한 형상을 가질 수 있다.
또한, 보조전압 배선(760)은 센싱 배선(650)이 형성되는 제4 도전층(600)과는 다른 제5 도전층(700)(즉, 전원전압 배선이 형성되는 도전층)에 형성될 수 있다.
이 경우, 화소(PX)의 특성에 대한 보조전압 배선(760)의 영향력은 센싱 배선(650)의 영향력과 일부 차이가 있을 수 있으나, 제5 절연층(850)의 두께에 따라 그 차이는 매우 미미할 수 있다. 따라서, 보조전압 배선(760)과 인접한 화소(PX)는 센싱 배선(650)과 인접한 화소가 가지는 특성과 실질적으로 동일한 특성을 가질 수 있다.
도 13 내지 도 15는 도 4의 화소에 포함된 보조전압 배선의 다양한 실시예를 나타내는 레이아웃도이다.
도 11 및 도 13을 참조하면, 보조전압 배선(760_1)은, 돌출부(762)를 포함하지 않는다는 점에서, 도 11의 보조전압 배선(760_1)과 상이하다.
한편, 센싱 배선(650)의 돌출부(652)(또는, 도 9를 참조하여 설명한 돌출 패턴(740))에 대응하는 돌출 패턴(662_1)이 보조전압 배선(760)과 중첩하여 형성되되, 돌출 패턴(662_1)은 제4 도전층(400)에 형성될 수 있다. 돌출 패턴(662_1)은 제3 데이터 패턴(630)과 연결될 수 있다.
즉, 평면도 상 보조전압 배선(760) 및 돌출 패턴(662_1)은 그 전체가 센싱 배선(650)과 유사한 형상을 가짐으로써, 보조전압 배선(760)과 인접한 화소(PX)는 센싱 배선(650)과 인접한 화소와 실질적으로 동일한 특성을 가질 수 있다.
도 11 및 도 14를 참조하면, 보조전압 배선(760_2)은, 가로부(763)을 더 포함한다는 점에서, 도 11의 보조전압 배선(760)과는 상이하다.
도 1을 참조하여 설명한 바와 같이, 하나의 행에는 수평 센싱 배선들(예를 들어, 제11 내지 제1k 수평 배선들(SH11~SH1k)은 행 방향을 따라 상호 이격되어 배치될 수 있다.
도 14에 도시된 바와 같이, 수평 센싱 배선(310)은 제1 수평 센싱 배선(311) 및 제2 수평 센싱 배선(312)을 포함할 수 있다. 제1 수평 센싱 배선(311) 및 제2 수평 센싱 배선(312)은 하나의 선 상에 배치되되 행 방향(또는, 가로 방향)으로 상호 이격되어 배치될 수 있다. 제1 수평 센싱 배선(311) 및 제2 수평 센싱 배선(312)은 보조전압 배선(760_1)의 본체부(761)를 기준으로 상호 다른 방향으로 배치될 수 있다. 예를 들어, 도 1에 도시된 제11 수평 센싱 배선(SH11)은 제1 보조전압 배선(DML1)의 일측(예를 들어, 좌측)에 배치되고, 제12 수평 센싱 배선(미도시)은 제1 보조전압 배선(DML2)의 타측(예를 들어, 우측)에 배치될 수 있다.
이 경우, 제1 및 제2 수평 센싱 배선들(311, 312) 사이에 배치되는 보조전압 배선(760_1)은 가로부(763)를 포함할 수 있다. 보조전압 배선(760_1)의 가로부(763)는 본체부(761)를 기준으로 수평 방향(또는, 좌우측)으로 연장되며, 제1 및 제2 수평 센싱 배선들(311, 312)과 중첩할 수 있다.
따라서, 제1 및 제2 수평 센싱 배선들(311, 312)의 단부에 연결된 화소들은 제1 및 제2 수평 센싱 배선들(311, 312)의 다른 부분에 연결된 화소들과 실질적으로 동일한 특성을 가질 수 있다.
도 10, 도 11 및 도 15를 참조하면, 보조전압 배선(760_3)은 돌출부(762)를 포함하지 않고, 또한, 행 방향을 따라 달라지는 폭을 가진다는 점에서, 도 11의 보조전압 배선(760)과 상이하다.
보조전압 배선(760_3)과 수평 센싱 배선(310)이 중첩하는 영역에서, 보조전압 배선(760_3)의 제1 폭(T1)은 보조전압 배선(760_3)의 평균 폭보다 클 수 있다. 또한, 보조전압 배선(760_3)의 제1 폭(T1)은 센싱 배선(650)의 돌출부(652)의 폭과 같거나 클 수 있다. 이에 따라, 보조전압 배선(760_3)은 제3 데이터 패턴(630)을 완전히 커버할 수 있다. 이 경우, 보조전압 배선(760_3)의 단면적이 부분적으로 증가하므로, 보조전압 배선(760_3)의 저항 값이 감소될 수 있다. 보조전압 배선(760_3)이 제1 전원전압 배선과 연결되는 경우, 제1 전원전압(ELVDD)의 전압 강하가 보다 감소될 수 있다.
한편, 센싱 배선(650_2)은 보조전압 배선(760_3)의 형상과 실질적으로 동일한 형상을 가질 수 있다. 즉, 센싱 배선(650_2)의 제1 중첩 영역에서의 제4 폭(T4), 제2 중첩 영역에서의 제5 폭(T5) 및 제3 중첩 영역에서의 제6 폭(T6)은 보조전압 배선(760_3)의 제1 내지 제3 폭들(T1, T2, T3)와 각각 동일 할 수 있다.
도 16은 도 1의 표시 장치에 포함된 표시부의 다른 예를 나타내는 단면도이다. 도 16은 도 2a의 XVI-XVI'선을 따라 자른 단면도에 대응할 수 있다.
도 1, 도 2a 및 도 16을 참조하면, 표시부(10_3)는 보조전압 배선들(DML1b~DML9b) 및 수직 센싱 배선들(SV1b~SV3b)를 포함한다는 점에서, 도 2a의 표시부(10)와 상이하다.
보조전압 배선들(DML1b~DML9b)은, 이들이 형성되는 층(layer)을 제외하고, 도 1 및 도 2a를 참조하여 설명한 보조전압 배선들(DML1~DML9)과 실질적으로 동일할 수 있다. 수직 센싱 배선들(SV1b~SV3b)은 도 1 및 도 2a를 참조하여 설명한 수직 센싱 배선들(SV1~SV3)과 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 16에 도시된 바와 같이, 제1, 제2, 제4, 제5, 제7 및 제8 보조전압 배선들(DML1b, DML2b, DML4b, DML5b, DML7b, DML8b)은 제4 도전층(600)에 형성되며, 제3, 제6 및 제9 보조전압 배선들(DMl3b, DMl6b, DMl9b)은 제5 도전층(700)에 형성될 수 있다. 즉, 도 2에 도시된 수평 센싱 배선들과 교차하는(또는, 중첩하는) 보조전압 배선들은 제4 도전층(600)에 형성되고, 도 2에 도시된 수평 센싱 배선들과 교차하지 않는(또는, 중첩하지 않는) 보조전압 배선들은 제5 도전층(700)에 형성될 수 있다.
이 경우, 제3, 제6 및 제9 보조전압 배선들(DMl3b, DMl6b, DMl9b)은 도 14에 도시된 보조전압 배선(760_2)와 실질적으로 동일할 수 있다. 즉, 제3, 제6 및 제9 보조전압 배선들(DMl3b, DMl6b, DMl9b)은 가로부(763)를 포함하고, 가로부(763)을 통해 수평 센싱 배선들과 중첩할 수 있다.
따라서, 제1 및 제2 수평 센싱 배선들(311, 312)의 단부에 연결된 화소들은 제1 및 제2 수평 센싱 배선들(311, 312)의 다른 부분에 연결된 화소들과 실질적으로 동일한 특성을 가질 수 있다.
도 17의 도 1의 표시 장치에 포함된 표시부의 또 다른 예를 나타내는 회로도이다.
도 1, 도 2a 및 도 17을 참조하면, 표시부(10_4)는 수직 센싱 배선들(SV1_3~SV6_3) 및 보조전압 배선들(DML1_3~DML6_3)을 포함한다는 점에서, 도 2a의 표시부(10)와 상이하다.
수직 센싱 배선들(SV1_3~SV6_3)은, 도 2a의 수직 센싱 배선들(SV1~SV3)과 유사하나, 4개의 화소들에 대응하는 간격을 가지고 상호 이격되어 배치될 수 있다. 한편, 보조전압 배선들(DML1_3~DML6_3)은 수직 센싱 배선들(SV1_3~SV6_3) 사이에 배치되되, 4개의 화소들에 대응하는 간격을 가지고 상호 이격되어 배치될 수 있다. 즉, 수직 센싱 배선들(SV1_3~SV6_3) 및 보조전압 배선들(DML1_3~DML6_3)은 2개의 화소들에 대응하는 간격을 가지고, 행 방향을 따라 교대로 배치될 수 있다.
한편, 수직 센싱 배선들(SV1_3~SV6_3)은 하나의 행에서 4개의 화소들과 연결될 수 있으며, 이를 위해 수평 센싱 배선들은 4개의 화소들에 대응하는 길이를 가지고 행 방향으로 연장할 수 있다.
도 18 및 도 19는 도 1의 표시 장치에 표시부의 다양한 실시예들을 나타내는 회로도들이다. 도 18 및 도 19는 도 3에 대응하는 회로도들이다.
도 3 및 도 18을 참조하면, 표시부(10_5)는 제5 트랜지스터(T5)를 더 구비한 화소(PX_2)를 포함한다는 점에서, 도 3의 표시부(10)와 상이하다. 화소(PX_2)는, 제5 트랜지스터(T5)를 제외하고, 도 3을 참조하여 설명한 화소(PX)와 실질적으로 동일하거나 유사할 수 있다.
제5 트랜지스터(T5)는, 제2 및 제3 트랜지스터들(T2, T3)과 유사하게, 산화물 반도체를 포함할 수 있다.
제5 트랜지스터(T5)는 제1 트랜지스터(T1)의 게이트 전극에 연결되는 제1 전극, 제1 트랜지스터(T1)의 제2 전극(또는, 발광 소자(EL)의 애노드)에 연결되는 제2 전극, 및 제3 주사 신호(SCAN3)를 수신하는 게이트 전극을 포함할 수 있다. 여기서, 제3 주사 신호(SCAN3)은 제1 주사 신호(SCAN1)과 실질적으로 동일하거나 유사한 파형을 가질 수 있다.
제5 트랜지스터(T5)는 제3 주사 신호(SCAN3)에 응답하여 턴온 되고, 제1 트랜지스터(T1)의 문턱전압을 보상하는데 이용될 수 있다.
도 3 및 도 19를 참조하면, 표시부(10_6)는 화소(PX_3)를 포함한다는 점에서, 도 3의 표시부(10)와 상이하다.
화소(PX_3)는 발광 소자(EL), 제1 내지 제6 트랜지스터들(T1~T6) 및 저장 커패시터(CST)를 포함할 수 있다. 즉, 화소(PX_3)는 6T1C 구조를 가질 수 있다.
제1, 제2 및 제4 트랜지스터들(T1, T2, T4) 및 저장 커패시터(CST)는 도 3을 참조하여 설명한 제1, 제2 및 제4 트랜지스터들(T1, T2, T4) 및 저장 커패시터(CST)와 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제3 및 제6 트랜지스터들(T3, T6)은, 제1 트랜지스터(T1)와 유사하게, 다결정 실리콘 반도체를 포함하고, 탑 게이트 형식의 트랜지스터일 수 있다. 제5 트랜지스터(T5)는, 제2 및 제3 트랜지스터들(T2, T3)과 유사하게, 산화물 반도체를 포함하고, 탑 게이트 형식의 트랜지스터일 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제1 전극과 연결되는 제1 전극, 수평 센싱 배선(LSEN1)에 연결되는 제2 전극 및 제2 주사 신호(SCAN2)를 수신하는 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)는 제2 주사 신호(SCAN2)에 응답하여 턴온되고, 이 경우, 센싱부(50)는 화소(PX)의 특성을 측정할 수 있다.
제5 트랜지스터(T5)는 제1 트랜지스터(T1)의 제2 전극에 연결되는 제1 전극, 발광 소자(EL)의 애노드에 연결되는 제2 전극 및 제2 발광 제어 신호(EM2)를 수신하는 게이트 전극을 포함할 수 있다. 제5 트랜지스터(T5)는, 제4 트랜지스터(T4)와 유사하게, 제2 발광 제어 신호(EM2)에 응답하여 턴온되고, 구동 전류(Id)가 발광 소자(EL)에 제공될 수 있다.
제6 트랜지스터(T6)은 발광 소자(EL)의 애노드 전극에 연결되는 제1 전극, 초기화 전압(VINT)을 수신하는 제2 전극 및 제3 주사 신호(SCAN3)에 연결되는 게이트 전극을 포함할 수 있다. 제6 트랜지스터(T6)는, 발광 소자(EL)가 발광하기 전에 또는 이후에, 제3 주사 신호(SCAN3)에 응답하여 턴온되고, 초기화 전압(VINT)에 의해 발광 소자(EL)의 애노드 전극(또는, 기생 커패시터)이 초기화될 수 있다.
초기화 전압(VINT)은 도 1을 참조하여 설명한 전원 공급부(또는, 외부 전압)로부터 생성 및 제공될 수 있다. 이 경우, 보조전압 배선들(DL2~DL4)에 인가되는 보조전압(VAUX)는 초기화 전압(VINT)과 같을 수 있다.
도 18 및 도 19를 참조하여 설명한 바와 같이, 표시부(10_5, 10_6)는 4T1C 이외에, 5T1C 구조, 또는 6T1C의 구조를 가지는 화소(PX_2, PX_3)를 포함할 수 있다. 이 경우에도, 수직 센싱 배선들은 특정 간격(예를 들어, 8개의 화소들에 대응하는 간격)을 가지고 행 방향으로 상호 이격되어 배치되며, 보조전압 배선들은 수직 센싱 배선들 사이에서 특정 간격(예를 들어, 2개의 화소들에 대응하는 간격)을 가지고 행 방향으로 상호 이격되어 배치될 수 있다. 따라서, 표시부(10_5, 10_6)에 배치되는 화소들은, 수직 센싱 배선(LSEN2)과의 거리와 무관하게, 유사한 특성을 가지고, 표시 품질의 저하가 방지될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 표시부
20: 데이터 구동부
30: 주사 구동부
40: 발광 제어 구동부
50: 제어부
100: 하부 반도체층
200: 제1 도전층
300: 제2 도전층
400: 상부 반도체층
500: 제3 도전층
600: 제4 도전층

Claims (20)

  1. 화소들;
    제1 방향으로 연장하고 상기 제1 방향에 수직하는 제2 방향을 따라 배열되는 센싱 배선들;
    상기 제1 방향으로 연장하고 상기 제2 방향을 따라 배열되는 보조전압 배선들; 및
    상기 센싱 배선들과 전기적으로 연결되는 센싱부를 포함하고,
    상기 보조전압 배선들에 보조전압이 인가되고,
    평면도상 상기 센싱 배선들 중 어느 하나의 형상이 상기 보조전압 배선들 중 어느 하나의 형상과 동일한 표시 장치.
  2. 제1 항에 있어서,
    상기 센싱 배선들은 상기 보조전압 배선들과 다른 층에 배치되는 표시 장치.
  3. 제1 항에 있어서,
    상기 센싱 배선들과 상기 보조전압 배선들은 상기 제2 방향에서 교대로 배치되는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 방향으로 연장하고 상기 제2 방향을 따라 배열되는 데이터 배선들을 더 포함하는 표시 장치.
  5. 제1 항에 있어서,
    상기 보조전압 배선들과 동일한 층에 배치되는 전원전압 배선을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 전원전압 배선에 전원전압이 인가되고,
    상기 보조전압과 상기 전원전압이 동일한 표시 장치.
  7. 제5 항에 있어서,
    상기 전원전압 배선에 전원전압이 인가되고,
    상기 보조전압과 상기 전원전압이 서로 상이한 표시 장치.
  8. 제5 항에 있어서,
    상기 전원전압 배선은 상기 제1 방향으로 연장하는 제1 전원전압 배선, 및 상기 제2 방향으로 연장하는 제2 전원전압 배선을 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 센싱 배선들 중 어느 하나는 상기 제1 방향으로 연장하는 제1 본체부, 및 상기 제1 본체부로부터 상기 제2 방향으로 돌출된 제1 돌출부를 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 보조전압 배선들 중 어느 하나는 상기 제1 방향으로 연장하는 제2 본체부, 및 상기 제2 본체부로부터 상기 제2 방향으로 돌출된 제2 돌출부를 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 돌출부는 상기 화소들 중 하나의 트랜지스터의 일 전극과 연결되는 표시 장치.
  12. 제10 항에 있어서,
    상기 제2 돌출부는 상기 화소들 중 하나의 트랜지스터의 일 전극과 중첩하는 표시 장치.
  13. 화소들;
    제1 방향으로 연장하는 본체부, 및 상기 본체부로부터 상기 제1 방향에 수직하는 제2 방향으로 돌출되는 돌출부를 포함하는 센싱 배선들;
    상기 제1 방향으로 연장하고 상기 제2 방향을 따라 배열되는 보조전압 배선들; 및
    상기 보조전압 배선들과 다른 층에 배치되는 도전 패턴을 포함하고,
    평면도상 상기 도전 패턴의 형상이 상기 돌출부의 형상과 동일한 표시 장치.
  14. 제13 항에 있어서,
    상기 센싱 배선들과 전기적으로 연결되는 센싱부를 더 포함하고,
    상기 보조전압 배선들에 전원전압이 인가되는 표시 장치.
  15. 제13 항에 있어서,
    상기 도전 패턴은 상기 보조전압 배선들 중 어느 하나와 전기적으로 연결되는 표시 장치.
  16. 제13 항에 있어서,
    상기 제1 방향으로 연장하고 상기 제2 방향을 따라 배열되는 데이터 배선들을 더 포함하고,
    상기 도전 패턴은 상기 데이터 배선들 중 어느 하나와 전기적으로 연결되는 표시 장치.
  17. 제13 항에 있어서,
    상기 센싱 배선들은 상기 보조전압 배선들과 동일한 층에 배치되는 표시 장치.
  18. 제13 항에 있어서,
    상기 도전 패턴과 동일한 층에 배치되는 전원전압 배선을 더 포함하는 표시 장치.
  19. 제13 항에 있어서,
    상기 센싱 배선들과 상기 보조전압 배선들은 상기 제2 방향에서 교대로 배치되는 표시 장치.
  20. 제13 항에 있어서,
    상기 도전 패턴은 상기 보조전압 배선들 중 어느 하나와 중첩하는 표시 장치.
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