CN113130512B - 显示装置 - Google Patents

显示装置 Download PDF

Info

Publication number
CN113130512B
CN113130512B CN202011537491.5A CN202011537491A CN113130512B CN 113130512 B CN113130512 B CN 113130512B CN 202011537491 A CN202011537491 A CN 202011537491A CN 113130512 B CN113130512 B CN 113130512B
Authority
CN
China
Prior art keywords
electrode
storage electrode
storage
layer
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011537491.5A
Other languages
English (en)
Other versions
CN113130512A (zh
Inventor
林炫秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Display Co Ltd filed Critical LG Display Co Ltd
Publication of CN113130512A publication Critical patent/CN113130512A/zh
Application granted granted Critical
Publication of CN113130512B publication Critical patent/CN113130512B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Optics & Photonics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)

Abstract

本公开的实施方式提供了一种显示装置，该显示装置包括：第一薄膜晶体管，其包括被设置在基板上并且包括多晶硅的第一半导体图案以及第一栅电极；在第一栅电极上的中间层；第二薄膜晶体管，其包括被设置在中间层上并且包括氧化物半导体的第二半导体图案以及第二栅电极；以及存储电容器，其包括彼此交叠的第一存储电极、第二存储电极、第三存储电极以及第四存储电极。

Description

显示装置
技术领域
本公开涉及包括具有不同的半导体的多个薄膜晶体管的显示装置。
背景技术
随着信息社会的发展，对用于显示图像的显示装置的需求以各种形式增加。为此目的，已使用诸如液晶显示装置(LCD)和有机发光显示装置(OLED)之类的各种类型的显示装置。
由于可以在玻璃基板或塑料基板上制造薄膜晶体管，因此薄膜晶体管被广泛用作诸如液晶显示装置、电致发光显示装置等的显示装置的驱动元件或开关元件。
这些显示装置通常包括彼此接合的一对基板以及设置在该对基板之间的偏振材料或发光材料，并且该对基板中的至少一个在显示图像的显示区域中包括多个像素。该区域被定义为像素区域，并且显示装置可以包括其中每个像素区域中设置有至少一个薄膜晶体管的薄膜晶体管阵列基板。
例如，薄膜晶体管阵列基板可以包括用于将驱动电流提供给每个像素区域中的发光元件的驱动薄膜晶体管和用于将选通信号提供给驱动薄膜晶体管的开关薄膜晶体管。
此外，在这种显示装置的薄膜晶体管阵列基板中，驱动薄膜晶体管应被设计为有利于灰度呈现，并且开关薄膜晶体管应被设计为具有良好的开/关比。这是因为，由于电流变化量相对于电压变化量较小，因此驱动薄膜晶体管在灰度呈现上是有利的，并且开关薄膜晶体管应具有快速开/关特性。
然而，在一般的显示装置中，包括在相同基板上实现的相同半导体材料的驱动薄膜晶体管和开关薄膜晶体管具有相同的特性。结果，无法利用传统薄膜晶体管阵列基板和包括其的显示装置的结构来根据薄膜晶体管的特性设计驱动薄膜晶体管和开关薄膜晶体管的不同特性。
发明内容
显示装置的分辨率越高，每个像素区域的面积越小。因此，难以在每个子像素区域中设计高容量存储电容器和多个晶体管。然而，在根据本公开的实施方式的显示装置中，通过在形成包括不同半导体的薄膜晶体管的同时形成由彼此交叠的多个存储电极构成的三个或更多个存储电容器，具有能够在每个有限的子像素区域中有效地设计存储电容器和多个晶体管的优点，由此能够在高分辨率显示装置中提供高容量存储电容器。
根据本公开的一方面，可以提供一种显示装置，该显示装置包括：第一缓冲层，其在基板上；第一薄膜晶体管，其包括被设置在第一缓冲层上并且包括多晶硅的第一半导体图案、与第一半导体图案交叠的第一栅电极、以及被连接至第一半导体图案的第一源电极和第一漏电极，并且第一栅极绝缘层插置在第一栅电极与第一半导体图案之间；第一层间绝缘层，其在第一栅电极上；第二缓冲层，其在第一层间绝缘层上；第二薄膜晶体管，其包括被设置在第二缓冲层上并且包括氧化物半导体的第二半导体图案、在第二半导体图案上的第二源电极和第二漏电极、以及与第二源电极和第二漏电极交叠的第二栅电极，并且第二栅极绝缘层介于第二栅电极与第二源电极和第二漏电极之间；以及存储电容器，其包括第一存储电极、第二存储电极、第三存储电极以及第四存储电极，第一存储电极被设置在第一缓冲层上并且由与第一半导体图案相同的材料制成，第二存储电极由与第一栅电极相同的材料制成并且与第一存储电极交叠，并且第一栅极绝缘层插置在第二存储电极与第一存储电极之间，第三存储电极由与第二半导体图案相同的材料制成并且与第二存储电极交叠，并且第二缓冲层和第一层间绝缘层插置在第三存储电极与第二存储电极之间，第四存储电极由与第二栅电极相同的材料制成并且与第三存储电极交叠，并且第二栅极绝缘层插置在第四存储电极与第三存储电极之间。
根据本公开的另一方面，可以提供一种显示装置，该显示装置包括：第一缓冲层，其在基板上；第一薄膜晶体管，其包括被设置在第一缓冲层上并且包括第一半导体的第一半导体图案、与第一半导体图案交叠的第一栅电极、以及被连接至第一半导体图案的第一源电极和第一漏电极，并且第一栅极绝缘层插置在第一栅电极与第一半导体图案之间；第一层间绝缘层，其在第一栅电极上；第二缓冲层，其在第一层间绝缘层上；第二薄膜晶体管，其包括被设置在第二缓冲层上并且包括与第一半导体不同的第二半导体的第二半导体图案、在第二半导体图案上的第二源电极和第二漏电极、以及与第二源电极和第二漏电极交叠的第二栅电极，并且第二栅极绝缘层介于第二栅电极与第二源电极和第二漏电极之间；以及存储电容器，其包括第一存储电极、第二存储电极、第三存储电极以及第四存储电极，第一存储电极被设置在第一缓冲层上并且由与第一半导体图案相同的材料制成，第二存储电极由与第一栅电极相同的材料制成并且与第一存储电极交叠，并且第一栅极绝缘层插置在第二存储电极与第一存储电极之间，第三存储电极由与第二半导体图案相同的材料制成并且与第二存储电极交叠，并且第二缓冲层和第一层间绝缘层插置在第三存储电极与第二存储电极之间，第四存储电极由与第二栅电极相同的材料制成并且与第三存储电极交叠，并且第二栅极绝缘层插置在第四存储电极与第三存储电极之间。
在根据本公开的实施方式的显示装置中，与第一半导体图案形成在相同的层上的第一存储电极和与第一栅极形成在相同的层上的第二存储电极可以交叠以形成第一存储电容器C1。另外，第二存储电极和与第二半导体图案形成在相同的层上的第三存储电极可以交叠以形成第二存储电容器C2。另外，第三存储电极和与第二栅电极形成在相同的层上的第四存储电极可以交叠以形成第三存储电容器C3。另外，第四存储电极和与辅助电极610形成在相同的层上的第五存储电极可以交叠以进一步形成第四存储电容器C4。因此，在需要高容量存储电容器的高分辨率显示装置中，具有能够在每个有限的子像素区域中有效地设计存储电容器和多个晶体管的优点。
附记1.一种显示装置，该显示装置包括：
第一薄膜晶体管，所述第一薄膜晶体管包括设置在基板上并且包括多晶硅的第一半导体图案、与所述第一半导体图案交叠的第一栅电极、以及连接至所述第一半导体图案的第一源电极和第一漏电极，并且第一栅极绝缘层插置在所述第一栅电极与所述第一半导体图案之间；
中间层，所述中间层在所述第一栅电极上；
第二薄膜晶体管，所述第二薄膜晶体管包括设置在所述中间层上并且包括氧化物半导体的第二半导体图案、在所述第二半导体图案上的第二源电极和第二漏电极、以及与所述第二源电极和所述第二漏电极交叠的第二栅电极，并且第二栅极绝缘层介于所述第二栅电极与所述第二源电极和所述第二漏电极之间；以及
存储电容器，所述存储电容器包括第一存储电极、第二存储电极、第三存储电极以及第四存储电极，所述第一存储电极与所述第一半导体图案设置在同一层上并且由相同的材料制成，所述第二存储电极由与所述第一栅电极相同的材料制成并且与所述第一存储电极交叠，并且所述第一栅极绝缘层插置在所述第二存储电极与所述第一存储电极之间，所述第三存储电极由与所述第二半导体图案相同的材料制成并且与所述第二存储电极交叠，并且所述中间层插置在所述第三存储电极与所述第二存储电极之间，所述第四存储电极由与所述第二栅电极相同的材料制成并且与所述第三存储电极交叠，并且所述第二栅极绝缘层插置在所述第四存储电极与所述第三存储电极之间。
附记2.根据附记1所述的显示装置，该显示装置还包括：
第一缓冲层，所述第一缓冲层在所述基板上，
其中，所述第一半导体图案和所述第一存储电极被设置在所述第一缓冲层上。
附记3.根据附记1所述的显示装置，其中，所述中间层包括：
第一层间绝缘层，所述第一层间绝缘层在所述第一栅电极上；以及
第二缓冲层，所述第二缓冲层在所述第一层间绝缘层上，并且
其中，所述第三存储电极被设置在所述第二缓冲层上。
附记4.根据附记1所述的显示装置，其中，所述存储电容器还包括将所述第二存储电极电连接至所述第四存储电极的第一连接电极以及将所述第一存储电极电连接至所述第三存储电极的第二连接电极。
附记5.根据附记4所述的显示装置，其中，所述第一连接电极和所述第二连接电极由与所述第二源电极和所述第二漏电极相同的材料制成。
附记6.根据附记1所述的显示装置，其中，所述第一薄膜晶体管是P型晶体管，并且所述第二薄膜晶体管是N型晶体管。
附记7.根据附记1所述的显示装置，其中，所述第二源电极和所述第二漏电极被设置在所述第二栅电极和所述第二半导体图案之间。
附记8.根据附记7所述的显示装置，其中，所述第二源电极接触所述第二半导体图案的一侧的上表面和侧表面，并且所述第二漏电极接触所述第二半导体图案的另一侧的上表面和侧表面。
附记9.根据附记8所述的显示装置，其中，所述第二源电极被设置成在所述第二半导体图案的所述上表面上与所述第二漏电极间隔开第一宽度。
附记10.根据附记9所述的显示装置，其中，所述第二栅电极具有大于所述第一宽度的第二宽度。
附记11.根据附记1所述的显示装置，其中，所述第一存储电极具有与所述第一半导体图案相同的层叠结构，并且所述第二存储电极具有与所述第一栅电极相同的层叠结构。
附记12.根据附记1所述的显示装置，其中，所述第一源电极和所述第二漏电极彼此一体地连接。
附记13.根据附记1所述的显示装置，该显示装置还包括第二层间绝缘层，所述第二层间绝缘层在所述第二栅电极、所述第四存储电极和所述第一栅极绝缘层上。
附记14.根据附记13所述的显示装置，其中，所述存储电容器还包括：第五存储电极，所述第五存储电极与所述第四存储电极交叠，并且所述第二层间绝缘层介于所述第五存储电极与所述第四存储电极之间。
附记15.根据附记14所述的显示装置，其中，由与所述第五存储电极相同的材料制成的辅助电极被连接至所述第一漏电极。
附记16.一种显示装置，该显示装置包括：
第一薄膜晶体管，所述第一薄膜晶体管包括设置在基板上并且包括第一半导体的第一半导体图案、与所述第一半导体图案交叠的第一栅电极、以及连接至所述第一半导体图案的第一源电极和第一漏电极，并且第一栅极绝缘层插置在所述第一栅电极与所述第一半导体图案之间；
中间层，所述中间层在所述第一栅电极上；
第二薄膜晶体管，所述第二薄膜晶体管包括设置在所述中间层上并且包括与所述第一半导体不同的第二半导体的第二半导体图案、在所述第二半导体图案上的第二源电极和第二漏电极、以及与所述第二源电极和所述第二漏电极交叠的第二栅电极，并且第二栅极绝缘层介于所述第二栅电极与所述第二源电极和所述第二漏电极之间；以及
存储电容器，所述存储电容器包括第一存储电极、第二存储电极、第三存储电极以及第四存储电极，所述第一存储电极与所述第一半导体图案设置在同一层上并且由相同的材料制成，所述第二存储电极由与所述第一栅电极相同的材料制成并且与所述第一存储电极交叠，并且所述第一栅极绝缘层插置在所述第二存储电极与所述第一存储电极之间，所述第三存储电极由与所述第二半导体图案相同的材料制成并且与所述第二存储电极交叠，并且所述中间层插置在所述第三存储电极与所述第二存储电极之间，所述第四存储电极由与所述第二栅电极相同的材料制成并且与所述第三存储电极交叠，并且所述第二栅极绝缘层插置在所述第四存储电极与所述第三存储电极之间。
附记17.根据附记16所述的显示装置，该显示装置还包括：
第一缓冲层，所述第一缓冲层在所述基板上，
其中，所述第一半导体图案和所述第一存储电极被设置在所述第一缓冲层上。
附记18.根据附记16所述的显示装置，其中，所述中间层包括：
第一层间绝缘层，所述第一层间绝缘层在所述第一栅电极上；以及
第二缓冲层，所述第二缓冲层在所述第一层间绝缘层上，并且
其中，所述第三存储电极被设置在所述第二缓冲层上。
附记19.根据附记16所述的显示装置，其中，所述存储电容器还包括将所述第二存储电极电连接至所述第四存储电极的第一连接电极以及将所述第一存储电极电连接至所述第三存储电极的第二连接电极。
附记20.根据附记19所述的显示装置，其中，所述第一连接电极和所述第二连接电极由与所述第二源电极和所述第二漏电极相同的材料制成。
附记21.根据附记16所述的显示装置，其中，所述第一源电极、所述第一漏电极、所述第二源电极和所述第二漏电极被设置在同一层上。
附记22.根据附记16所述的显示装置，其中，所述第四存储电极和所述第二栅电极被设置在同一层上。
附记23.根据附记21所述的显示装置，其中，所述第一源电极和所述第二漏电极彼此一体地连接。
附记24.根据附记16所述的显示装置，其中，所述第二源电极和所述第二漏电极被设置在所述第二栅电极与所述第二半导体图案之间。
附记25.根据附记16所述的显示装置，其中，所述第四存储电极被电连接至所述第二存储电极。
附记26.根据附记16所述的显示装置，该显示装置还包括：第二层间绝缘层，所述第二层间绝缘层被设置在所述第四存储电极和所述第二栅电极上，并且所述存储电容器还包括第五存储电极，所述第五存储电极与所述第四存储电极交叠，并且所述第二层间绝缘层介于所述第五存储电极与所述第四存储电极之间。
附记27.根据附记26所述的显示装置，其中，所述第五存储电极、所述第三存储电极和所述第一存储电极彼此电连接。
附图说明
图1是例示根据本公开的实施方式的显示装置的示意性配置的图；
图2是图1的一个子像素的电路图；
图3A是根据本公开的实施方式的子像素中的多个薄膜晶体管和发光元件的截面图；
图3B是根据本公开的实施方式的子像素中的存储电容器的截面图；
图4A是根据本公开的另一实施方式的子像素中的多个薄膜晶体管和发光元件的截面图；以及
图4B是根据本公开的另一实施方式的子像素中的存储电容器的截面图。
具体实施方式
通过参考下面结合附图详细描述的本公开的实施方式，本公开的优点和特征及其实现方法将变得显而易见。然而，本公开不限于以下阐述的实施方式，而是可以以各种不同的形式来实现。提供以下实施方式仅是为了完全公开本公开并将本公开的范围告知本领域技术人员，并且本公开仅由所附权利要求的范围来限定。
另外，在附图中示出的用于描述本公开的示例性实施方式的形状、尺寸、比率、角度和数量等仅是示例，并且本公开不限于此。在整个本说明书中，相似的附图标记通常表示相似的元件。此外，在本公开的以下描述中，当确定对并入本文的公知功能和配置的详细描述可能使本公开的一些实施方式中的主题不清楚时，将省略该描述。
本文使用的诸如“包括”、“具有”、“包含”、“构成”和“由...组成”之类的术语通常旨在允许添加其它组件，除非该术语与术语“仅”一起使用。除非上下文另外明确指出，否则本文使用的单数形式旨在包括复数形式。
在解释本公开的实施方式的任何元件或特征时，应该考虑的是，即使不进行具体描述，层、区域和区的任何尺寸和相对大小也包括公差或误差范围。
例如，当使用术语“在...上”、“上部”、“在...上方”、“在...下方”、“在...之下”、“在...下面”、“下部”、“附近”、“接近”、“相邻”来描述两个元件的位置关系时，应解释为，除非使用诸如“直接”、“仅”之类的术语，否则一个或更多个元件还可以被“插置”在这些元件之间。
在本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上方”、“上部”之类的空间相对术语来描述如图所示的一个元件或特征与另一元件或特征的关系。空间相对术语应被理解为除了附图中所示的方向之外还包括元件在使用或操作中的不同方向的术语。例如，如果图中所示的元件被翻转，则被描述为在另一元件“下方”或“下面”的元件可以被放置在另一元件“上方”。因此，示例性术语“在...下方”可包括在...下方和在...上方两个方向。同样，示例性术语“在...上”或“上部”可以包括上部方向和下部方向二者。
在本文中用于描述事件或操作等之间的时间关系的诸如“之后”、“随后”、“接下来”、“之前”等的时间相对术语通常旨在包括没有连续发生的事件、状况、情况、操作等，除非使用诸如“直接”或“立即”等的术语。
当本文中使用诸如“第一”或“第二”等的术语来描述各种元件或组件时，应该认为这些元件或组件不限于此。这些术语在本文中仅用于将一个元件与其它元件区分开。因此，在本公开的技术构思中，下面提到的第一元件可以是第二元件。
应该理解，术语“至少一个”包括来自一个或更多个相关项的所有可能的组合。例如，“第一项、第二项和第三项中的至少一个”的含义可以是可以从第一项、第二项和第三项中的两个以上项呈现的项的任意组合以及第一项或第二项或第三项。
本公开的各种示例性实施方式的元件或特征可以部分或全部彼此接合或组合，并且可以如本领域普通技术人员可以完全理解的以技术上各种方式操作和互锁，并且各种示例性实施方式可以彼此独立地或彼此关联地执行。
在以下对本发明的示例或实施方式的描述中，将参照附图，在附图中以说明的方式示出了可以实现的特定示例或实施方式，并且在附图中，可以使用相同的附图标记或标号表示相同或相似的组件，即使它们在彼此不同的附图中示出。
在本说明书的实施方式中，仅为了便于描述而将源电极和漏电极区分开，并且源电极和漏电极可以互换。源电极可以是漏电极，并且漏电极可以是源电极。此外，一个实施方式中的源电极在另一实施方式中可以是漏电极，并且在一个实施方式中的漏电极在另一实施方式中可以是源电极。
在本说明书的一些实施方式中，为了便于描述，将源极区和源电极描述为区别开，并且将漏极区和漏电极也限定为区别开，但是本说明书的实施方式不限于此。源极区可以是源电极，并且漏极区可以是漏电极。此外，源极区可以是漏电极，或者漏极区可以是源电极。
图1是例示根据本公开的实施方式的显示装置100的示意性配置的图。
参照图1，根据本说明书的实施方式的显示装置100可以包括显示面板210、选通驱动器220、数据驱动器230和控制单元240。
显示面板210可以包括选通线GL、数据线DL和被设置在选通线GL和数据线DL的交叉区域中的子像素SP。子像素SP可以包括发光元件LED和用于驱动发光元件LED的像素驱动电路PDC(图1中未示出)。通过驱动子像素SP可以在显示面板210上显示图像。
控制单元240可以控制选通驱动器220和数据驱动器230。
控制单元240可以通过使用从外部系统(未示出)提供的同步信号和时钟信号，输出用于控制选通驱动器220的选通控制信号GCS和用于控制数据驱动器230的数据控制信号DCS。另外，控制单元240可以对从外部系统输入的输入图像数据进行采样和重排，并且可以将经重排的数字图像数据RGB提供给数据驱动器230。
选通控制信号GCS可以包括选通起始脉冲GSP、选通移位时钟GSC、选通输出使能信号GOE、起始信号Vst和选通时钟GCLK(未示出)。另外，用于控制移位寄存器250的控制信号可以被包括在选通控制信号GCS中。
数据控制信号DCS可以包括源起始脉冲SSP、源移位时钟信号SSC、源输出使能信号SOE和极性控制信号POL(未示出)。
数据驱动器230可以将数据电压提供给显示面板210的数据线DL。具体地，数据驱动器230可以将从控制单元240输入的图像数据RGB转换为模拟数据电压，因此，可以在将选通脉冲提供给选通线GL的每个水平时段期间将与一条水平线对应的数据电压提供给数据线DL。
选通驱动器220可以包括移位寄存器250。
移位寄存器250可以通过使用从控制单元240发送的起始信号Vst和选通时钟GCLK，在一帧内将选通脉冲GP依次提供给选通线GL。这里，一帧可以是指通过显示面板210输出一个图像的时段。选通脉冲GP可以包括能够使设置在子像素SP中的开关元件(薄膜晶体管)导通的导通电压。
另外，移位寄存器250可以在一帧内的在此期间不提供选通脉冲GP的一个剩余时段期间在选通线GL中提供能够使开关元件截止的选通截止信号Goff。在下文中，将选通脉冲GP和选通截止信号Goff统称为扫描信号SS(SCAN)。
根据本说明书的一个实施方式，选通驱动器220可以被安装在显示面板210上。这样，选通驱动器220直接被安装在显示面板210上的结构可以称为面板内选通(GIP)结构。选通驱动器220可以包括图3A至图4A所示的薄膜晶体管300和薄膜晶体管400中的至少一个。
图2例示了根据本说明书的实施方式的显示装置100中包括的子像素SP的等效电路。
参照图2，每个子像素SP可以包括发光元件ED、第一晶体管T1至第六晶体管T6以及存储电容器Cst。也就是说，图2所示的子像素SP设置有6T1C结构，但本公开不限于此。例如，子像素SP的其它结构(例如，2T1C、3T1C、4T1C、3T2C等)也可以适用于本公开的实施方式。
参照图2，每个子像素SP可以包括主节点，该主节点包括与第二晶体管T2的源极节点或漏极节点对应的第一节点N1、与第二晶体管T2的栅极节点对应的第二节点N2、与第二晶体管T2的漏极节点或源极节点对应的第三节点N3、以及与发光元件ED的像素电极PE对应的第四节点N4。
发光元件ED可以包括像素电极PE、发光层EL和公共电极CE。发光层EL位于像素电极PE和公共电极CE之间。针对每个子像素SP设置像素电极PE和发光层EL。然而，公共电极CE可以被共同地设置在多个子像素SP中。可以将与公共电压对应的基础电压VSS施加至公共电极CE。
第一晶体管T1至第六晶体管T6中的第二晶体管T2可以是用于驱动发光元件ED的驱动晶体管DRT。
需要五条选通线GL，，每条选通线被连接至第一晶体管T1至第六晶体管T6当中除了作为驱动晶体管DRT的第二晶体管T2之外的其余五个晶体管T1、T3、T4、T5和T6的栅极节点。
五条选通线GL可以包括第一扫描线至第三扫描线SCL1、SCL2和SCL3以及第一发光控制线EML1和第二发光控制线EML2。
第三晶体管T3可以根据通过第一扫描线SCL1施加至栅极节点的第一扫描信号Scan1(n)来控制第二节点N2与第三节点N3之间的电连接。
第一晶体管T1可以根据通过第二扫描线SCL2施加至栅极节点的第二扫描信号Scan2(n)来控制第一节点N1与提供数据电压Vdata的数据线DL之间的电连接。
第六晶体管T6可以根据通过第三扫描线SCL3施加至栅极节点的第三扫描信号Scan2(n-1)来控制第四节点N4与提供初始化电压Vini的初始化电压节点NVINI之间的电连接。
第四晶体管T4可以根据通过第一发光控制线EML1施加至栅极节点的第一发光控制信号EM1(n)来控制第一节点N1与被施加以驱动电压VDD的驱动电压节点NVDD之间的电连接。
第五晶体管T5可以根据通过第二发光控制线EML2施加至栅极节点的第二发光控制信号EM2(n)来控制第三节点N3与第四节点N4之间的电连接。
参照图2，存储电容器Cst包括第一板PLT1和第二板PLT2。第一板PLT1被电连接至作为驱动晶体管DRT的第二晶体管T2的栅极节点，并且第二板PLT2被电连接至DC电压节点。这里，DC电压节点可以包括，例如，驱动电压节点NVDD。
参照图2，存储电容器Cst可以被电连接在第二节点N2与驱动电压节点NVDD之间。这里，第二节点N2可以对应于作为驱动晶体管DRT的第二晶体管T2的栅极节点，并且驱动电压节点NVDD可以是DC电压节点。
参照图2，第一晶体管T1至第六晶体管T6中的第二晶体管T2可以是P型晶体管。例如，第一晶体管T1至第六晶体管T6中的第二晶体管T2可以是P型晶体管，并且其余的第一晶体管T1和第三晶体管至第六晶体管T3～T6可以是N型晶体管。然而，本发明不限于此，第一晶体管T1至第六晶体管T6中的至少一个可以是N型晶体管，并且所有其它晶体管可以是P型晶体管。另选地，所有的第一晶体管T1至第六晶体管T6都可以是N型晶体管。
如上所述，通过将第二晶体管T2设计为作为P型晶体管的驱动晶体管DRT，可以在作为第二晶体管T2的栅极节点的第二节点N2与作为DC电压节点的驱动电压节点NVDD之间形成存储电容器Cst。
存储电容器Cst的两端中的一端被连接至作为DC电压节点的驱动电压节点NVDD，由此防止了作为存储电容器Cst的两端中的另一端的第二节点N2的电压变化。第二节点N2对应于作为驱动晶体管DRT的第二晶体管T2的栅极节点。
另外，根据本说明书的实施方式，作为驱动晶体管DRT的第二晶体管T2可以被设计为有利于操作可靠性和电流供应性能的P型晶体管，因为操作可靠性和电流供应性能是最重要的。然而，其余的第一晶体管T1和第三晶体管至第六晶体管T3～T6可以是其中开关速度比电流供应性能更重要的晶体管。因此，第一晶体管T1、第三晶体管至第六晶体管T3～T6可以被设计为由于高载流子迁移率而具有快速的开关速度的N型晶体管。因此，可以大大提高子像素SP的驱动性能。
此外，根据本说明书的实施方式的显示装置100可以是诸如有机发光二极管(OLED)显示器、量子点(QD)显示器、微型LED(发光二极管)显示器之类的自发光显示器。然而，本公开不限于此，并且根据本说明书的实施方式的显示装置也可以是液晶显示装置(LCD)等。
在根据本说明书的实施方式的显示装置100是OLED显示器的情况下，每个子像素SP可以包括发光的有机发光二极管(OLED)作为发光元件ED。当根据本说明书的实施方式的显示装置100是量子点显示器时，每个子像素SP可以包括由量子点制成的发光元件ED，该量子点是本身发光的半导体晶体。当根据本说明书的实施方式的显示装置100是微型LED显示器时，每个子像素SP可以包括由无机材料制成并且自身发光的微型发光二极管作为发光元件ED。
图3A是例示根据本说明书的示例性实施方式的显示装置的子像素中的多个薄膜晶体管和发光元件的截面图。图3B是例示根据本说明书的实施方式的显示装置的子像素中的存储电容器的截面图。参照图3A和图3B，根据本说明书的实施方式的显示装置可以包括基板110、第一缓冲层111、第一栅极绝缘层112、第一层间绝缘层113、以及第二缓冲层114、第二栅极绝缘层115、保护层116、堤层117、间隔物118、发光元件500、第一连接电极10、第二连接电极20、第一薄膜晶体管300、第二薄膜晶体管400以及存储电容器700。然而，本公开不限于此。例如，第一缓冲层111和/或第二缓冲层114可以被省略，并且第一层间绝缘层113和第二缓冲层114可以被统称为中间层。
第一薄膜晶体管300可以包括第一半导体图案310、第一源电极320、第一漏电极330和第一栅电极340。另外，第二薄膜晶体管400可以包括第二半导体图案410、第二源电极420、第二漏电极430以及第二栅电极440。另外，存储电容器700可以包括第一存储电极710、第二存储电极720、第三存储电极730以及第四存储电极740。
另外，发光元件500可以包括第一电极510、发光结构520以及第二电极530。
参照图3A，根据本说明书的实施方式的显示装置可以包括基板110。基板110可以包括其中设置有子像素SP的显示区域和与显示区域相邻设置的非显示区域。基板110可以包括绝缘材料。例如，基板110可以包括玻璃或塑料。在图3A和图3B中，基板110被示为单层结构，但其不限于此。例如，基板110可以具有多层结构。基板110可以具有其中无机绝缘层位于第一基板层与第二基板层之间的结构。第二基板层可以包括与第一基板层相同的材料。例如，第一基板层和第二基板层可以包括塑料。无机绝缘层可以包括绝缘材料。例如，第一基板层和第二基板层可以由聚酰亚胺(PI)制成。另外，无机绝缘层可以由硅氮化物(SiNx)或硅氧化物(SiOx)的单层或其多层形成。例如，无机绝缘层可以由硅石或二氧化硅(SiO2)材料形成。
以这种方式，通过在由聚酰亚胺(PI)制成的第一基板层与第二基板层之间形成无机绝缘层，可以阻挡充入至下部的第一基板层的电荷，由此提高了显示装置的可靠性。另外，通过在两个聚酰亚胺(PI)之间形成无机绝缘层，能够通过阻止湿气成分通过下部的第一基板层渗透至薄膜晶体管中来提高显示装置的可靠性。
基板110可以包括由选通线GL和数据线DL限定的像素或子像素SP。第一薄膜晶体管300、第二薄膜晶体管400和发光元件500可以位于每个子像素SP中。每个发光元件500可以被电连接至第一薄膜晶体管300，以发出具有特定颜色的光。作为另一示例，每个发光元件500可以被电连接至第二薄膜晶体管400以发出具有特定颜色的光。
参照图3A，第一缓冲层111可以被形成在基板110上。在形成像素电路的过程中，第一缓冲层111可以防止基板110的污染。例如，第一缓冲层111可以形成在基板110与每个子像素SP的第一半导体图案310之间。第一缓冲层111可以包括绝缘材料。例如，第一缓冲层111可以包括基于硅氧化物(SiOx)的材料层和基于硅氮化物(SiNx)的材料层。第一缓冲层111可以具有多层结构。例如，第一缓冲层111可以包括第一缓冲下层和第一缓冲上层。
第一缓冲下层可以被设置在基板110上，并且第一缓冲上层可以被设置在第一缓冲下层上。第一缓冲下层可以由基于硅氮化物(SiNx)的材料层和基于硅氧化物(SiOx)的材料层的多层形成。例如，第一缓冲下层可以由其中交替形成硅氧化物(SiOx)层和硅氮化物(SiNx)层的多层形成。
另外，第一缓冲上层可以由基于硅氧化物(SiOx)的材料制成的单层形成。例如，第一缓冲上层可以由二氧化硅(SiO2)材料制成的单层形成。
参照图3A，第一半导体图案310可以位于第一缓冲层111上。第一半导体图案310可以包括半导体材料。例如，第一半导体图案310可以包括作为多晶半导体材料的多晶硅(Poly-Si)。例如，第一半导体图案310可以包括低温多晶硅(LTPS)。
另外，参照图3B，第一存储电极710可以被形成在第一缓冲层111上。第一存储电极710和第一半导体图案310可以由相同的材料制成并且可以被设置在相同的层上。
第一栅极绝缘层112可以被形成在第一存储电极710、第一半导体图案310和第一缓冲层111上。第一栅极绝缘层112可以包括绝缘材料。例如，第一栅极绝缘层112可以包括基于硅氧化物(SiOx)的材料。例如，二氧化硅(SiO2)可以被包括在基于氧化硅(SiOx)的材料中。然而，本发明不限于此，并且第一栅极绝缘层112可以包括基于硅氮化物(SiNx)的材料。另选地，第一栅极绝缘层112可以由基于硅氮化物(SiNx)的材料层和基于硅氧化物(SiOx)的材料层的多层形成。
参照图3A，第一薄膜晶体管300的第一栅电极340可以形成在第一栅极绝缘层112上。第一栅电极340可以与第一半导体图案310交叠，并且第一栅极绝缘层112插置在第一栅电极340与第一半导体图案310之间。第一栅电极340可以通过第一栅极绝缘层112与第一半导体图案310绝缘。第一栅电极340可以包括导电材料。例如，第一栅电极340可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钛(Ti)、钼(Mo)、钨(W)或其合金之类的金属。另外，第一栅电极340可以由金属或合金材料制成的单层或其多层形成。
另外，参照图3B，第二存储电极720可以被形成在第一栅极绝缘层112上。第二存储电极720可以与第一存储电极710交叠，并且第一栅极绝缘层112插置在第二存储电极720与第一存储电极710之间。可以通过使第二存储电极720和第一存储电极710交叠而形成第一存储电容器C1。第二存储电极720可以由与第一栅电极340相同的材料制成并且可以与第一栅电极340被设置在相同的层上。另外，第二存储电极720可以具有与第一栅电极340相同的层叠结构。
第一层间绝缘层113可以被形成在第二存储电极720、第一栅电极340和第一栅极绝缘层112上。第一层间绝缘层113可以包括绝缘材料。第一层间绝缘层113可以包括与第一栅极绝缘层112不同的材料。例如，当第一栅极绝缘层112包括基于硅氧化物的材料(SiOx)时，第一层间绝缘层113可以包括基于硅氮化物的材料(SiNx)。然而，本发明不限于此，并且第一层间绝缘层113可以由基于硅氮化物的材料(SiNx)层和基于硅氧化的材料(SiOx)层的多层形成。
第二缓冲层114可以被形成在第一层间绝缘层113上。第二缓冲层114可以由基于硅氮化物(SiNx)的材料层和基于硅氧化物(SiOx)的材料层的多层形成。第二缓冲层114可以由其中交替地形成有硅氧化物(SiOx)和硅氮化物(SiNx)的多个层形成。当第二缓冲层114由多层形成时，与第二薄膜晶体管400的第二半导体图案410和存储电容器700的第三存储电极730接触的最上层可以是硅氧化物(SiOx)层。然而，本发明不限于此，并且第二缓冲层114可以由硅氮化物(SiNx)或硅氧化物(SiOx)的单层形成。
参照图3A，第二薄膜晶体管400的第二半导体图案410可以形成在第二缓冲层114上。第二薄膜晶体管400的第二半导体图案410可以包括与第一薄膜晶体管300的第一半导体图案310不同的材料。第二半导体图案410可以包括氧化物半导体。例如，第二半导体图案410可以包括IZO(InZnO)、IGO(InGaO)、ITO(InSnO)、IGZO(InGaZnO)、IGZTO(InGaZnSnO)、ITZO(InSnZnO)、IGTO(InGaSnO)、GO(GaO)、GZTO(GaZnSnO)或GZO(GaZnO)基氧化物半导体材料。然而，本公开的实施方式不限于此，并且第二半导体图案410可以由本领域中已知的其它氧化物半导体材料制成。尽管多晶硅和氧化物半导体被例示为第一薄膜晶体管和第二薄膜晶体管的两种不同的半导体材料，但是本公开不限于此。两种不同的半导体材料的任何其它组合也可以适用于本公开，如果它可以设计出需要的第一薄膜晶体管和第二薄膜晶体管的不同特性。
另外，参照图3B，第三存储电极730可以被形成在第二缓冲层114上。第三存储电极730可以与第二存储电极720交叠，并且第二缓冲层114和第一层间绝缘层113插置在第三存储电极730与第二存储电极720之间。第三存储电极730可以与第二存储电极720交叠以形成第二存储电容器C2。第三存储电极730由与第二半导体图案410相同的材料制成，并且可以与第二半导体图案410被设置在相同的层上。另外，第三存储电极730可以具有与第二半导体图案410相同的层叠结构。
参照图3A，可以通过蚀刻第二缓冲层114、第一层间绝缘层113和第一栅极绝缘层112来形成暴露第一薄膜晶体管300的第一半导体图案310的接触孔。
另外，参照图3B，可以通过蚀刻第二缓冲层114、第一层间绝缘层113和第一栅极绝缘层112来形成暴露第一存储电极710的接触孔。另外，可以通过蚀刻第二缓冲层114和第一层间绝缘层113来形成暴露第二存储电极720的接触孔。
参照图3A，第一源电极320、第一漏电极330、第二源电极420和第二漏电极430可以被形成在第二缓冲层114和第二半导体图案410上。
第二薄膜晶体管400的第二源电极420和第二漏电极430可以被连接至第二半导体图案410。第二源电极420可以与第二半导体图案410的一侧交叠。另外，第二漏电极430可以与第二半导体图案410的另一侧交叠。例如，第二源电极420可以接触第二半导体图案410的一侧的上表面。另外，第二漏电极430可以接触第二半导体图案410的另一侧的上表面。第二源电极420和第二漏电极430可以被设置为在第二半导体图案410的上表面上彼此间隔开。如图3A所示，第二漏电极430可以与第二半导体图案410的另一侧的上表面和侧表面接触并交叠。第二源电极420可以与第二半导体图案410的一侧的上表面和侧表面接触并交叠。
第一薄膜晶体管300的第一源电极320和第一漏电极330可以通过形成在第二缓冲层114、第一层间绝缘层113和第一栅极绝缘层112中的接触孔被连接至第一半导体图案310。
第二源电极420、第二漏电极430、第一源电极320和第一漏电极330可以由相同的材料形成并且具有相同的层叠结构。此外，这些电极可以由钼(Mo)、铜(Cu)、钛(Ti)、铝(Al)、铬(Cr)、金(Au)、镍(Ni)、钕(Nd)或其合金中的任何一种制成的单层或多层形成。例如，当第二源电极420、第二漏电极430、第一源电极320和第一漏电极330以多层结构形成时，第二源电极420、第二漏电极430、第一源电极320和第一漏电极330可以由三层形成。当第二源电极420、第二漏电极430、第一源电极320和第一漏电极330形成为三层时，下层和上层可以由铝(Al)金属层形成。此外，位于下层和上层之间的中间层可以由钛(Ti)金属层形成。
第二薄膜晶体管400的第二漏电极430和第一薄膜晶体管300的第一源电极320可以形成为彼此连接的集成型。作为另一示例，第二薄膜晶体管400的第二源电极420和第一薄膜晶体管300的第一源电极320可以彼此一体地形成。
参照图3B，第一连接电极10和第二连接电极20可以被形成在第二缓冲层114上。第一连接电极10可以被连接至第二存储电极720。第一连接电极10可以被连接至通过第二缓冲层114和第一层间绝缘层113的接触孔暴露的第二存储电极720。另外，第二连接电极20可以与第三存储电极730的一侧交叠。例如，第二连接电极20可以接触第三存储电极730的一侧的上表面。
另外，第二连接电极20可以被连接至通过形成在第二缓冲层114、第一层间绝缘层113和第一栅极绝缘层112中的接触孔暴露的第一存储电极710。因此，第二连接电极20可以用于将第三存储电极730和第一存储电极710电连接。另外，第一连接电极10可以用于将第二存储电极720和第四存储电极740电连接。
第一连接电极10和第二连接电极20可以由与第二源电极420、第二漏电极430、第一源电极320和第一漏电极330相同的材料制成，并且可以具有相同的层压结构。
参照图3A和图3B，第二栅极绝缘层115可以被形成在第二源电极430、第二漏电极430、第一源电极320、第一漏电极330、第一连接电极10和第二连接电极20上。第二栅极绝缘层115可以包括绝缘材料。例如，第二栅极绝缘层115可以包括硅氧化物(SiOx)材料和硅氮化物(SiNx)材料中的至少一种。第二栅极绝缘层115可以形成为单层或多层结构。第二栅极绝缘层115可以包括暴露第一薄膜晶体管300的第一漏电极330的接触孔。另外，第二栅极绝缘层115可以包括暴露第一连接电极10的接触孔。
参照图3A，第二栅电极440可以被形成在第二栅极绝缘层115上。
第二栅电极440可以与第二半导体图案410交叠，并且第二栅极绝缘层115插置在第二栅电极440与第二半导体图案410之间。第二栅电极440可以包括导电材料。例如，第二栅电极440可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钛(Ti)、钼(Mo)、钨(W)或其合金之类的金属。另外，第二栅电极440可以由单层或多层形成。例如，当第二栅电极440由多层形成时，第二栅电极440可以由钼(Mo)金属层和钛(Ti)金属层的多层形成。如果第二栅电极440是由钼(Mo)金属层和钛(Ti)金属层组成的多层，则基于截面图，钛(Ti)金属层的宽度可以大于钼(Mo)金属层的宽度。
另外，第二栅电极440可以由与第四存储电极740相同的材料制成，并且可以与第四存储电极740被设置在相同的层上。因此，第二栅电极440可以具有与第四存储电极740相同的层叠结构。
另外，第二源电极420和第二漏电极430可以被设置在第二栅电极440和第二半导体图案410之间。第二源电极420和第二漏电极430可以在第二半导体图案410上被设置为彼此间隔开。另外，基于截面图，第二栅电极440的宽度W2可以大于第二源电极420与第二漏电极430之间的间隔距离W1。因此，第二栅电极440可以覆盖其中第二源电极420和第二漏电极430分离的区域。
参照图3B，第四存储电极740可以被形成在第二栅极绝缘层115上。第四存储电极740可以被连接至通过第二栅极绝缘层115的接触孔暴露的第一连接电极10。因此，第四存储电极740可以被电连接至第二存储电极720。第四存储电极740可以与第三存储电极730交叠，并且第二栅极绝缘层115介于在第四存储电极740与第三存储电极730之间。因此，第四存储电极740可以与第三存储电极730交叠以形成第三存储电容器C3。第四存储电极740可以由与第二栅电极440相同的材料制成并且可以具有相同的层叠结构。另外，第四存储电极740可以与第二栅电极440被设置在相同的层上。
在根据本说明书的实施方式的显示装置中，与第一半导体图案310形成在相同的层上的第一存储电极710可以和与第一栅电极340形成在相同的层上的第二存储电极交叠以形成第一存储电容器C1。另外，与第二半导体图案410形成在相同的层上的第三存储电极730可以与第二存储电极720交叠以进一步形成第二存储电容器C2。另外，第三存储电极730可以和与第二栅电极440形成在相同的层上的第四存储电极740可以彼此交叠以进一步形成第三存储电容器C3。因此，在需要高容量存储电容器的高分辨率显示装置中，可以具有在每个有限的子像素区中有效地设计存储电容器和多个晶体管的优点。
参照图3A和图3B，可以在第二栅极绝缘层115、第四存储电极740和第二栅电极440上形成保护层116。可以在保护层116中形成用于暴露第一薄膜晶体管300的第一漏电极330的接触孔。然而，本发明不限于此，并且可以在保护层116中形成用于暴露第二薄膜晶体管400的第二漏电极430或第二源电极420的接触孔。保护层116可以是由无机材料和有机材料中的至少一种制成的单层或多层。当保护层116包括无机材料时，无机材料可以是基于硅氧化物(SiOx)的材料或基于硅氮化物(SiNx)的材料。另外，当保护层116包含有机材料时，有机材料可以包括丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂。
另外，当保护层116由多层形成时，保护层116可以由第一有机层和第二有机层形成。此外，第一有机层和第二有机层可以由不同的材料或相同的材料制成。作为另一示例，保护层116可以由第一无机层和第二无机层形成。另外，第一无机层和第二无机层可以由不同的材料制成。另选地，保护层116可以由无机层和有机层形成。此时，无机层可以是单层或多层。
发光元件500的第一电极510可以被形成在保护层116上。第一电极510可以通过保护层116的接触孔被连接至第一薄膜晶体管300的第一漏电极330。
因此，每个子像素SP的发光元件500可以被电连接至相对应的子像素SP的第一薄膜晶体管300。例如，每个子像素SP的第一电极510可以穿过保护层116并且被电连接至第一薄膜晶体管300的第一漏电极330。因此，每个子像素SP的第一电极510可以被电连接至第一薄膜晶体管300。但是，本发明不限于此，并且发光元件500的第一电极510可以被连接至第二薄膜晶体管400。
第一电极510可以由包括透明导电膜和具有高反射效率的不透明导电膜的多层结构形成。透明导电膜可以由诸如铟锡氧化物(ITO)或铟锌氧化物(IZO)之类的具有相对较大功函数值的材料形成。另外，不透明导电膜可以形成为包括铝(Al)、银(Ag)、铜(Cu)、铅(Pb)、钼(Mo)、钛(Ti)或其合金的单层或多层结构。例如，第一电极510可以依次由透明导电膜、不透明导电膜和透明导电膜形成。然而，本发明不限于此，例如，可以依次形成透明导电膜和不透明导电膜。
由于根据本说明书的示例性实施方式的显示装置是顶部发光显示装置，因此第一电极510可以是阳极。如果显示装置是底部发光，则被设置在保护层116上的第一电极510可以是阴极。
每个子像素SP的发光元件500可以被独立地驱动。例如，每个子像素SP的第一电极510可以与相邻子像素SP的第一电极510绝缘。每个第一电极510的边缘可以被堤层117覆盖。堤层117可以位于保护层116上。每个子像素SP的发光层520和第二电极530可以被层叠在相对应的由堤层117暴露的第一电极510上。堤层117可以包括绝缘材料。例如，堤层117可以包括有机绝缘材料。堤层117可以包括与保护层116相同的材料或不同的材料。堤层117可以限定显示装置的发光区，并且因此可以被称为像素限定膜。间隔物118可以进一步被设置在堤层117上。另外，间隔物118可以由与堤层117相同的材料形成。
另外，发光元件500的发光层520还可以被设置在第一电极510上。发光层520可以按照空穴层HL、发光材料层EML和电子层EL的顺序或相反的顺序被形成在第一电极510上。
每个子像素SP的发光层520的至少一部分可以在堤层117上延伸。例如，每个子像素SP的空穴层HL和电子层EL可以被连接至相邻子像素SP的空穴层HL和电子层EL。每个子像素SP的发光材料层EML可以与相邻子像素SP的发光材料层EML间隔开。每个子像素SP的第二电极530可以在堤层117上延伸。例如，每个子像素SP的第二电极530可以被连接至相邻子像素SP的第二电极530。
在第二电极530上，还可以设置有用于抑制湿气渗透的封装构件。封装构件可以包括第一封装层、第二封装层和第三封装层。第二封装层可以包括与第一封装层和第三封装层不同的材料。例如，第一封装层和第三封装层可以是由无机绝缘材料形成的无机绝缘膜，并且第二封装层可以是由有机绝缘材料形成的有机绝缘膜。封装构件的第一封装层可以被设置在第二电极530上。另外，第二封装层可以被设置在第一封装层上。此外，第三封装层可以被设置在第二封装层上。
封装构件的第一封装层和第三封装层可以由诸如硅氮化物(SiNx)或硅氧化物(SiOx)之类的无机材料形成。封装构件的第二封装层可以由诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂和聚酰亚胺树脂之类的有机材料制成。
图4A是例示根据本说明书的另一示例性实施方式的显示装置的子像素中的多个薄膜晶体管和发光元件的截面图。另外，图4B是例示根据本说明书的另一示例性实施方式的显示装置的子像素中的存储电容器的截面图。将参照图3A和图3B进行描述，将省略或简要描述重复的描述。例如，基板110、第一缓冲层111、第一栅极绝缘层112、第一层间绝缘层113、第二缓冲层114、第二栅极绝缘层115、保护层116，堤层117、间隔物118、发光元件500、第一连接电极10、第二连接电极20、第一薄膜晶体管300和第二薄膜晶体管400基本相同。因此，省略或简要描述基本图4A和图4B中的与图3A和图3B的配置相同的配置的重复描述。
根据本说明书的另一示例性实施方式的显示装置可以包括第一缓冲层111、第一栅极绝缘层112、第一层间绝缘层113、第二缓冲层114、第二栅极绝缘层115、第二层间绝缘层119、保护层116、堤层117、间隔物118、发光元件500、第一薄膜晶体管300、第二薄膜晶体管400、存储电容器700、辅助电极610、第一连接电极10和第二连接电极20。
在根据本说明书的另一示例性实施方式的显示装置中，存储电容器700包括第一存储电极710、第二存储电极720、第三存储电极730、第四存储电极740和第五存储电极750。
参照图4A和图4B，在根据本说明书的另一示例性实施方式的显示装置中，第二层间绝缘层119可以被形成在第二栅极绝缘层115、第二栅电极440和第四存储电极740上。第二层间绝缘层119可以包括绝缘材料。第二层间绝缘层119可以是由硅氮化物(SiNx)层或硅氧化物(SiOx)层制成的单层。作为另一示例，第二层间绝缘层119可以由其中交替形成硅氧化物(SiOx)层和硅氮化物(SiNx)层的多层形成。
参照图4A，可以在第二层间绝缘层119和第二栅极绝缘层115中形成暴露第一薄膜晶体管300的第一漏电极330的接触孔。
另外，参照图4B，可以在第二层间绝缘层119和第二栅极绝缘层115中形成暴露第二连接电极20的接触孔。
另外，参照图4A，可以在第二层间绝缘层119上形成辅助电极610。辅助电极610可以包括导电材料。例如，辅助电极610可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钛(Ti)、钼(Mo)、钨(W)或其合金之类的金属。另外，辅助电极610可以由单层或多层形成。辅助电极610可以被连接至通过第二层间绝缘层119和第二栅极绝缘层115的接触孔暴露的第一薄膜晶体管300的第一漏电极330。因此，辅助电极610可以用于电连接第一薄膜晶体管300和发光元件500。
参照图4B，第五存储电极750可以被形成在第二层间绝缘层119上。第五存储电极750可以与第四存储电极740交叠，并且第二层间绝缘层119介于第五存储电极750与第四存储电极740之间。因此，第五存储电极750可以与第四存储电极740交叠以进一步形成第四存储电容器C4。第五存储电极750可以由与辅助电极610相同的材料制成，并且可以与辅助电极610设置在相同的层上。另外，第五存储电极750可以具有与辅助电极610相同的层叠结构。
第五存储电极750可以被连接至通过第二层间绝缘层119和第二栅极绝缘层115中的接触孔暴露的第二连接电极20。因此，第五存储电极750、第三存储电极730和第一存储电极710可以彼此被电连接。另外，第二存储电极720和第四存储电极740可以被电连接。可以将相同的第一电压提供给第五存储电极750、第三存储电极730和第一存储电极710。可以将相同的第二电压提供给第二存储电极720和第四存储电极740。另外，第一电压和第二电压的幅值可以不同。
在根据本说明书的示例性实施方式的显示装置中，第五存储电极750可以与第四存储电极740交叠，并且第二层间绝缘层119介于第五存储电极750与第四存储电极740之间，并且可以形成存储电容器700的第四存储电容器C4。如上所述，可以通过进一步形成第四存储电容器C4来附加地确保存储电容器700。因此，在需要高容量的存储电容器的显示装置中，能够通过形成与第四存储电极740交叠的第五存储电极750并且第二层间绝缘层119介于其间来提高存储电容器700的容量。
随着显示装置的分辨率变高，每个子像素的面积减小。因此，难以在每个减小的子像素区域中设计高容量的存储电容器和多个晶体管。然而，在根据本公开的实施方式的显示装置中，可以通过使与第一半导体图案310形成在相同的层上的第一存储电极710和与第一栅电极340形成在相同的层上的第二存储电极720交叠来形成第一存储电容器C1。另外，可以通过使第二存储电极720和与第二半导体图案410形成在相同的层上的第三存储电极730交叠来形成第二存储电容器C2。另外，可以通过使第三存储电极730和与第二栅电极440形成在相同的层上的第四存储电极740交叠来进一步形成第三存储电容器C3。另外，可以通过使第四存储电极740和与辅助电极610形成在相同的层上的第五存储电极750交叠来进一步形成第四存储电容器C4。因此，在需要高容量存储电容器的高分辨率显示装置中，具有能够在每个有限的子像素内有效地设计存储电容器和多个晶体管的优点。
参照图4A和图4B，保护层116可以被形成在辅助电极610、第五存储电极750和第二层间绝缘层119上。另外，可以在保护层116中形成暴露辅助电极610的接触孔。另外，可以形成暴露第五存储电极750的接触孔。
发光元件500的第一电极510可以被形成在保护层116上。另外，第一电极510可以通过保护层116中的接触孔被连接至辅助电极610。因此，每个子像素SP的发光元件500可以被电连接至子像素SP的第一薄膜晶体管300。例如，每个子像素SP的第一电极510可以穿过保护层116并且被连接至辅助电极610，并且辅助电极610可以穿过第二层间绝缘层119和第二栅极绝缘层115并且被电连接至第一薄膜晶体管300的第一漏电极330。因此，每个子像素SP的第一电极510可以被电连接至第一薄膜晶体管300。
每个子像素SP的发光元件500可以被独立地驱动。例如，每个子像素SP的第一电极510可以与相邻子像素SP的第一电极510绝缘。每个第一电极510的边缘可以被堤层117覆盖。堤层117可以位于保护层116上。每个子像素SP的发光层520和第二电极530可以被层叠在相对应的由堤层117暴露的第一电极510上。堤层117可以包括绝缘材料。间隔物118还可以被设置在堤层117上。另外，间隔物118可以由与堤层117相同的材料形成。
另外，发光元件500的发光层520还可以被设置在第一电极510上。发光层520可以按照空穴层HL、发光材料层EML和电子层EL的顺序或相反的顺序被形成在第一电极510上。
每个子像素SP的发光层520的至少一部分可以在堤层117上延伸。例如，每个子像素SP的空穴层HL和电子层EL可以被连接至相邻子像素SP的空穴层HL和电子层EL。每个子像素SP的发光材料层EML可以与相邻子像素SP的发光材料层EML间隔开。每个子像素SP的第二电极530可以在堤层117上延伸。例如，每个子像素SP的第二电极530可以被连接至相邻子像素SP的第二电极530。
另外，还可以将抑制湿气渗透的封装构件设置在第二电极530上。
根据本公开的实施方式的显示装置可以包括：第一缓冲层，其位于基板上；第一薄膜晶体管，其包括被设置在第一缓冲层上并且包括多晶硅的第一半导体图案、与第一半导体图案交叠的第一栅电极、以及被连接至第一半导体图案的第一源电极和第一漏电极，并且第一栅极绝缘层插置在第一栅电极与第一半导体图案之间；第一层间绝缘层，其位于第一栅电极上；第二缓冲层，其位于第一层间绝缘层上；第二薄膜晶体管，其包括被设置在第二缓冲层上并且包括氧化物半导体的第二半导体图案、位于第二半导体图案上的第二源电极和第二漏电极、以及与第二源电极和第二漏电极交叠的第二栅电极，并且第二栅极绝缘层介于第二栅电极与第二源电极和第二漏电极之间；以及存储电容器，其包括第一存储电极、第二存储电极、第三存储电极以及第四存储电极，第一存储电极被设置在第一缓冲层上并且由与第一半导体图案相同的材料制成，第二存储电极由与第一栅电极相同的材料制成并且与第一存储电极交叠，并且第一栅极绝缘层插置在第二存储电极与第一存储电极之间，第三存储电极由与第二半导体图案相同的材料制成并且与第二存储电极交叠，并且第二缓冲层和第一层间绝缘层插置在第三存储电极与第二存储电极之间，第四存储电极由与第二栅电极相同的材料制成并且与第三存储电极交叠，并且第二栅极绝缘层插置在第四存储电极与第三存储电极之间。
根据本公开的实施方式，第二源电极和第二漏电极可以被设置在第二栅电极和第二半导体图案之间。
根据本公开的实施方式，第二源电极接触第二半导体图案的一侧的上表面和侧表面，并且第二漏电极接触第二半导体图案的另一侧的上表面和侧表面。
根据本公开的实施方式，第二源电极可以被设置为在第二半导体图案的上表面上与第二漏电极间隔开第一宽度。
根据本公开的实施方式，第二栅电极具有大于第一宽度的第二宽度。
根据本公开的实施方式，第一存储电极可以包括与第一半导体图案相同的层叠结构，并且第二存储电极具有与第一栅电极相同的层叠结构。
根据本公开的实施方式，第一源电极和第二漏电极可以彼此一体地连接。
根据本公开的实施方式，显示装置还可以包括位于第二栅电极、第四存储电极和第一栅极绝缘层上的第二层间绝缘层。
根据本公开的实施方式，存储电容器还可以包括第五存储电极，第五存储电极与第四存储电极交叠，并且第二层间绝缘层介于所述第五存储电极与所述第四存储电极之间。
根据本公开的实施方式，由与第五存储电极相同的材料制成的辅助电极可以被连接至第一漏电极。
根据本公开的另一实施方式的显示装置可以包括：第一缓冲层，其位于基板上；第一薄膜晶体管，其包括被设置在第一缓冲层上并且包括第一半导体的第一半导体图案、与第一半导体图案交叠的第一栅电极、以及被连接至第一半导体图案的第一源电极和第一漏电极，并且第一栅极绝缘层插置在第一栅电极与第一半导体图案之间；第一层间绝缘层，其位于第一栅电极上；第二缓冲层，其位于第一层间绝缘层上；第二薄膜晶体管，其包括被设置在第二缓冲层上并且包括与第一半导体不同的第二半导体的第二半导体图案、位于第二半导体图案上的第二源电极和第二漏电极、以及与第二源电极和第二漏电极交叠的第二栅电极，并且第二栅极绝缘层介于第二栅电极与第二源电极和第二漏电极之间；以及存储电容器，其包括第一存储电极、第二存储电极、第三存储电极以及第四存储电极，第一存储电极被设置在第一缓冲层上并且由与第一半导体图案相同的材料制成，第二存储电极由与第一栅电极相同的材料制成并且与第一存储电极交叠，并且第一栅极绝缘层插置在第二存储电极与第一存储电极之间，第三存储电极由与第二半导体图案相同的材料制成并且与第二存储电极交叠，并且第二缓冲层和第一层间绝缘层插置在第三存储电极与第二存储电极之间，第四存储电极由与第二栅电极相同的材料制成并且与第三存储电极交叠，并且第二栅极绝缘层插置在第四存储电极与第三存储电极之间。
根据本公开的另一实施方式，第一源电极、第一漏电极、第二源电极和第二漏电极可以被设置在相同的层上。
根据本公开的另一实施方式，第四存储电极和第二栅电极可以被设置在相同的层上。
根据本公开的另一个实施方式，第一源电极和第二漏电极可以彼此一体地连接。
根据本公开的另一个实施方式，第二源电极和第二漏电极可以被设置在第二栅电极和第二半导体图案之间。
根据本公开的另一个实施方式，第四存储电极可以被电连接至第二存储电极。
根据本公开的另一实施方式，显示装置还可以包括第二层间绝缘层，其被设置在第四存储电极和第二栅电极上，并且存储电容器还可以包括第五存储电极，其与第四存储电极交叠，并且第二层间绝缘层介于第五存储电极与所述第四存储电极之间。
根据本公开的另一实施方式，第五存储电极、第三存储电极和第一存储电极可以被电连接。
相关申请的交叉引用
本申请要求于2019年12月31日提交的韩国专利申请No.10-2019-0179137的优先权，出于所有目的通过引用将其合并于此，如同在本文完全阐述一样。

Claims (27)

1.一种显示装置，该显示装置包括：
第一薄膜晶体管，所述第一薄膜晶体管包括设置在基板上并且包括多晶硅的第一半导体图案、与所述第一半导体图案交叠的第一栅电极、以及连接至所述第一半导体图案的第一源电极和第一漏电极，并且第一栅极绝缘层插置在所述第一栅电极与所述第一半导体图案之间并且在所述显示装置的截面图中设置在所述第一半导体图案上方；
中间层，所述中间层在所述第一栅电极上；
第二薄膜晶体管，所述第二薄膜晶体管包括设置在所述中间层上并且包括氧化物半导体的第二半导体图案、在所述第二半导体图案上的第二源电极和第二漏电极、以及与所述第二源电极和所述第二漏电极交叠的第二栅电极，并且第二栅极绝缘层介于所述第二栅电极与所述第二源电极和所述第二漏电极之间并且在所述截面图中设置在所述第二半导体图案上方；以及
存储电容器，所述存储电容器包括第一存储电极、第二存储电极、第三存储电极以及第四存储电极，所述第一存储电极与所述第一半导体图案设置在同一层上并且由相同的材料制成，所述第二存储电极由与所述第一栅电极相同的材料制成并且与所述第一存储电极交叠，并且所述第一栅极绝缘层插置在所述第二存储电极与所述第一存储电极之间，所述第三存储电极与所述第二半导体图案设置在同一层中并且由与所述第二半导体图案相同的材料制成并且与所述第二存储电极交叠，并且所述中间层插置在所述第三存储电极与所述第二存储电极之间，所述第四存储电极与所述第二栅电极设置在同一层中并且由与所述第二栅电极相同的材料制成并且与所述第三存储电极交叠，并且所述第二栅极绝缘层插置在所述第四存储电极与所述第三存储电极之间。
2.根据权利要求1所述的显示装置，该显示装置还包括：
第一缓冲层，所述第一缓冲层在所述基板上，
其中，所述第一半导体图案和所述第一存储电极被设置在所述第一缓冲层上。
3.根据权利要求1所述的显示装置，其中，所述中间层包括：
第一层间绝缘层，所述第一层间绝缘层在所述第一栅电极上；以及
第二缓冲层，所述第二缓冲层在所述第一层间绝缘层上，并且
其中，所述第三存储电极被设置在所述第二缓冲层上。
4.根据权利要求1所述的显示装置，其中，所述存储电容器还包括将所述第二存储电极电连接至所述第四存储电极的第一连接电极以及将所述第一存储电极电连接至所述第三存储电极的第二连接电极。
5.根据权利要求4所述的显示装置，其中，所述第一连接电极和所述第二连接电极由与所述第二源电极和所述第二漏电极相同的材料制成。
6.根据权利要求1所述的显示装置，其中，所述第一薄膜晶体管是P型晶体管，并且所述第二薄膜晶体管是N型晶体管。
7.根据权利要求1所述的显示装置，其中，所述第二源电极和所述第二漏电极被设置在所述第二栅电极和所述第二半导体图案之间。
8.根据权利要求7所述的显示装置，其中，所述第二源电极接触所述第二半导体图案的一侧的上表面和侧表面，并且所述第二漏电极接触所述第二半导体图案的另一侧的上表面和侧表面。
9.根据权利要求8所述的显示装置，其中，所述第二源电极被设置成在所述第二半导体图案的所述上表面上与所述第二漏电极间隔开第一宽度。
10.根据权利要求9所述的显示装置，其中，所述第二栅电极具有大于所述第一宽度的第二宽度。
11.根据权利要求1所述的显示装置，其中，所述第一存储电极具有与所述第一半导体图案相同的层叠结构，并且所述第二存储电极具有与所述第一栅电极相同的层叠结构。
12.根据权利要求1所述的显示装置，其中，所述第一源电极和所述第二漏电极彼此一体地连接。
13.根据权利要求1所述的显示装置，该显示装置还包括第二层间绝缘层，所述第二层间绝缘层在所述第二栅电极、所述第四存储电极和所述第一栅极绝缘层上。
14.根据权利要求13所述的显示装置，其中，所述存储电容器还包括：第五存储电极，所述第五存储电极与所述第四存储电极交叠，并且所述第二层间绝缘层介于所述第五存储电极与所述第四存储电极之间。
15.根据权利要求14所述的显示装置，其中，由与所述第五存储电极相同的材料制成的辅助电极被连接至所述第一漏电极。
16.一种显示装置，该显示装置包括：
第一薄膜晶体管，所述第一薄膜晶体管包括设置在基板上并且包括第一半导体的第一半导体图案、与所述第一半导体图案交叠的第一栅电极、以及连接至所述第一半导体图案的第一源电极和第一漏电极，并且第一栅极绝缘层插置在所述第一栅电极与所述第一半导体图案之间并且在所述显示装置的截面图中设置在所述第一半导体图案上方；
中间层，所述中间层在所述第一栅电极上；
第二薄膜晶体管，所述第二薄膜晶体管包括设置在所述中间层上并且包括与所述第一半导体不同的第二半导体的第二半导体图案、在所述第二半导体图案上的第二源电极和第二漏电极、以及与所述第二源电极和所述第二漏电极交叠的第二栅电极，并且第二栅极绝缘层介于所述第二栅电极与所述第二源电极和所述第二漏电极之间并且在所述截面图中设置在所述第二半导体图案上方；以及
存储电容器，所述存储电容器包括第一存储电极、第二存储电极、第三存储电极以及第四存储电极，所述第一存储电极与所述第一半导体图案设置在同一层上并且由相同的材料制成，所述第二存储电极由与所述第一栅电极相同的材料制成并且与所述第一存储电极交叠，并且所述第一栅极绝缘层插置在所述第二存储电极与所述第一存储电极之间，所述第三存储电极与所述第二半导体图案设置在同一层中并且由与所述第二半导体图案相同的材料制成并且与所述第二存储电极交叠，并且所述中间层插置在所述第三存储电极与所述第二存储电极之间，所述第四存储电极与所述第二栅电极设置在同一层中并且由与所述第二栅电极相同的材料制成并且与所述第三存储电极交叠，并且所述第二栅极绝缘层插置在所述第四存储电极与所述第三存储电极之间。
17.根据权利要求16所述的显示装置，该显示装置还包括：
第一缓冲层，所述第一缓冲层在所述基板上，
其中，所述第一半导体图案和所述第一存储电极被设置在所述第一缓冲层上。
18.根据权利要求16所述的显示装置，其中，所述中间层包括：
第一层间绝缘层，所述第一层间绝缘层在所述第一栅电极上；以及
第二缓冲层，所述第二缓冲层在所述第一层间绝缘层上，并且
其中，所述第三存储电极被设置在所述第二缓冲层上。
19.根据权利要求16所述的显示装置，其中，所述存储电容器还包括将所述第二存储电极电连接至所述第四存储电极的第一连接电极以及将所述第一存储电极电连接至所述第三存储电极的第二连接电极。
20.根据权利要求19所述的显示装置，其中，所述第一连接电极和所述第二连接电极由与所述第二源电极和所述第二漏电极相同的材料制成。
21.根据权利要求16所述的显示装置，其中，所述第一源电极、所述第一漏电极、所述第二源电极和所述第二漏电极被设置在同一层上。
22.根据权利要求16所述的显示装置，其中，所述第四存储电极和所述第二栅电极被设置在同一层上。
23.根据权利要求21所述的显示装置，其中，所述第一源电极和所述第二漏电极彼此一体地连接。
24.根据权利要求16所述的显示装置，其中，所述第二源电极和所述第二漏电极被设置在所述第二栅电极与所述第二半导体图案之间。
25.根据权利要求16所述的显示装置，其中，所述第四存储电极被电连接至所述第二存储电极。
26.根据权利要求16所述的显示装置，该显示装置还包括：第二层间绝缘层，所述第二层间绝缘层被设置在所述第四存储电极和所述第二栅电极上，并且所述存储电容器还包括第五存储电极，所述第五存储电极与所述第四存储电极交叠，并且所述第二层间绝缘层介于所述第五存储电极与所述第四存储电极之间。
27.根据权利要求26所述的显示装置，其中，所述第五存储电极、所述第三存储电极和所述第一存储电极彼此电连接。
CN202011537491.5A 2019-12-31 2020-12-23 显示装置 Active CN113130512B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190179137A KR102662566B1 (ko) 2019-12-31 2019-12-31 표시 장치
KR10-2019-0179137 2019-12-31

Publications (2)

Publication Number Publication Date
CN113130512A CN113130512A (zh) 2021-07-16
CN113130512B true CN113130512B (zh) 2024-05-17

Family

ID=76545563

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011537491.5A Active CN113130512B (zh) 2019-12-31 2020-12-23 显示装置

Country Status (3)

Country Link
US (2) US11552112B2 (zh)
KR (1) KR102662566B1 (zh)
CN (1) CN113130512B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210109083A (ko) * 2020-02-26 2021-09-06 삼성디스플레이 주식회사 표시 장치
US20240087520A1 (en) * 2021-02-01 2024-03-14 Sharp Kabushiki Kaisha Pixel circuit and display device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106257677A (zh) * 2015-06-19 2016-12-28 乐金显示有限公司 薄膜晶体管基板和使用该薄膜晶体管基板的显示装置
KR20180005580A (ko) * 2016-07-06 2018-01-16 엘지디스플레이 주식회사 멀티 타입의 박막 트랜지스터를 포함하는 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
CN108172583A (zh) * 2016-12-05 2018-06-15 株式会社日本有机雷特显示器 半导体装置、半导体装置的制造方法和显示装置
CN108269760A (zh) * 2016-12-30 2018-07-10 乐金显示有限公司 薄膜晶体管及其制造方法以及包括其的有机发光显示装置
KR20190030840A (ko) * 2017-09-15 2019-03-25 엘지디스플레이 주식회사 박막 트랜지스터 및 표시 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090278121A1 (en) * 2008-05-08 2009-11-12 Tpo Displays Corp. System for displaying images and fabrication method thereof
US9985082B2 (en) * 2016-07-06 2018-05-29 Lg Display Co., Ltd. Organic light emitting display device comprising multi-type thin film transistor and method of manufacturing the same
KR20180024817A (ko) * 2016-08-31 2018-03-08 엘지디스플레이 주식회사 멀티 타입의 박막 트랜지스터를 포함하는 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
US11038001B2 (en) * 2017-03-27 2021-06-15 Sharp Kabushiki Kaisha Active matrix substrate and method for producing same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106257677A (zh) * 2015-06-19 2016-12-28 乐金显示有限公司 薄膜晶体管基板和使用该薄膜晶体管基板的显示装置
KR20180005580A (ko) * 2016-07-06 2018-01-16 엘지디스플레이 주식회사 멀티 타입의 박막 트랜지스터를 포함하는 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
CN108172583A (zh) * 2016-12-05 2018-06-15 株式会社日本有机雷特显示器 半导体装置、半导体装置的制造方法和显示装置
CN108269760A (zh) * 2016-12-30 2018-07-10 乐金显示有限公司 薄膜晶体管及其制造方法以及包括其的有机发光显示装置
KR20190030840A (ko) * 2017-09-15 2019-03-25 엘지디스플레이 주식회사 박막 트랜지스터 및 표시 장치

Also Published As

Publication number Publication date
KR20210085741A (ko) 2021-07-08
US20230097163A1 (en) 2023-03-30
KR102662566B1 (ko) 2024-04-30
US20210202541A1 (en) 2021-07-01
US11973089B2 (en) 2024-04-30
US11552112B2 (en) 2023-01-10
CN113130512A (zh) 2021-07-16

Similar Documents

Publication Publication Date Title
CN106469745B (zh) 有机发光二极管显示器及其制造方法
CN109216417B (zh) 显示装置
CN117098414A (zh) 显示装置
US11973089B2 (en) Display apparatus
CN110970469A (zh) 显示装置
CN106952616B (zh) 有机发光显示面板及包括该面板的有机发光显示装置
CN110010658B (zh) 显示装置
KR102268493B1 (ko) 유기발광다이오드 표시장치 및 이의 제조방법
CN111326673B (zh) 显示装置
US11901371B2 (en) Contact structure and display device including the same
CN112783362A (zh) 显示装置
US11837627B2 (en) Display apparatus, display panel and method for manufacturing the same
KR20210085736A (ko) 표시장치
CN115394201B (zh) 显示面板和显示装置
KR20210086275A (ko) 표시장치
US20220059637A1 (en) Display apparatus
KR102377416B1 (ko) 표시장치
KR20210053610A (ko) 플렉서블 표시 장치
KR102651257B1 (ko) 표시장치
US20220149134A1 (en) Organic light emitting display panel and organic light emitting display device including the same
US11864429B2 (en) Organic light emitting panel and organic light emitting display device including the same
US20240099063A1 (en) Display panel and display device
KR102655208B1 (ko) 다층의 게이트 절연막을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20210085748A (ko) 표시 장치
KR20210085785A (ko) 표시장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant