CN108269760A - 薄膜晶体管及其制造方法以及包括其的有机发光显示装置 - Google Patents

薄膜晶体管及其制造方法以及包括其的有机发光显示装置 Download PDF

Info

Publication number
CN108269760A
CN108269760A CN201711475746.8A CN201711475746A CN108269760A CN 108269760 A CN108269760 A CN 108269760A CN 201711475746 A CN201711475746 A CN 201711475746A CN 108269760 A CN108269760 A CN 108269760A
Authority
CN
China
Prior art keywords
type semiconductor
semiconductor layer
layer
electrode
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711475746.8A
Other languages
English (en)
Other versions
CN108269760B (zh
Inventor
裵钟旭
张容豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Display Co Ltd filed Critical LG Display Co Ltd
Publication of CN108269760A publication Critical patent/CN108269760A/zh
Application granted granted Critical
Publication of CN108269760B publication Critical patent/CN108269760B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1233—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different thicknesses of the active layer in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)

Abstract

公开了薄膜晶体管及其制造方法以及包括其的有机发光显示装置，其中，即使不将源电极连接至驱动晶体管的底栅电极，也可以增强驱动晶体管的驱动稳定性。薄膜晶体管包括N型半导体层、在N型半导体层上的P型半导体层、在P型半导体层上的第一栅电极、在第一栅电极和P型半导体层之间的栅极绝缘层、连接至P型半导体层的第一侧的第一源电极、以及连接至P型半导体层的第二侧的第一漏电极。

Description

薄膜晶体管及其制造方法以及包括其的有机发光显示装置
相关申请的交叉引用
本申请要求于2016年12月30日提交的韩国专利申请第10-2016-0184043号的权益，其通过引用并入本文，如同在本文中完全阐述一样。
技术领域
本公开内容涉及薄膜晶体管、制造该薄膜晶体管的方法、以及包括该薄膜晶体管的有机发光显示装置。
背景技术
随着信息化社会的不断发展，对用于显示图像的显示装置的各种要求越来越高。因此，近来正在使用诸如液晶显示(LCD)装置、等离子体显示面板(PDP)装置、有机发光二极管显示装置等各种平板显示装置。
诸如LCD装置和有机发光显示装置的平板显示装置各自包括显示面板、栅极驱动电路、数据驱动电路和定时控制器。显示面板包括多个数据线、多个栅极线、和分别设置在由数据线和栅极线的交点所限定的多个区域中的多个像素，并且当栅极信号被提供至栅极线时，多个像素被提供以数据线的数据电压。像素根据数据电压发出具有一定亮度的光。
此外，平板显示装置通过使用薄膜晶体管(TFT)作为开关元件来驱动像素和栅极驱动电路。TFT可以是利用电场来控制电流的流动的金属氧化物半导体场效应晶体管(MOSFET)。
在平板显示装置被实现为有机发光显示装置的情况下，每一个像素可以包括：有机发光二极管(OLED)；驱动晶体管，所述驱动晶体管根据其栅电极的电压来控制提供至OLED的电流量；以及开关晶体管，所述开关晶体管响应于栅极线(或扫描线)的栅极信号(或扫描信号)将数据线的数据电压提供至驱动晶体管的栅电极。
驱动晶体管可以被实现为具有N型半导体特性的N型TFT。在这种情况下，驱动晶体管可以以具有顶栅型(top gate type)的共面结构来实现。
在顶栅型中，驱动晶体管的有源层会受到外部噪声等的影响，为此，如图1A所示，驱动晶体管的漏极-源极电流Ids可以根据漏极-源极电压Vds的增加而持续增加。亦即，驱动晶体管的驱动稳定性可能降低。
为了解决这样的问题，底栅电极(bottom gate electrode)被设置成与驱动晶体管的有源层交叠并连接至源电极。因此，如图1B所示，在漏极-源极电压Vds或更高的情况下可以保持驱动晶体管的恒定的漏极-源极电流Ids。亦即，可以增强驱动晶体管的驱动稳定性。
在图1A和1B中，X轴表示驱动晶体管的漏极-源极电压Vds，而Y轴表示驱动晶体管的漏极-源极电流Ids。
然而，当底栅电极被设置成与驱动晶体管的有源层交叠并连接至源电极时，驱动晶体管的面积增加，并且需要用于连接底栅电极和源电极的接触孔工艺。
发明内容
因此，本公开内容旨在提供一种基本上消除了由于相关技术的限制和缺点而引起的一个或更多个问题的薄膜晶体管、制造该薄膜晶体管的方法以及包括该薄膜晶体管的有机发光显示装置。
本公开的一个方面旨在提供一种即使在不将源电极连接至驱动晶体管的底栅电极的情况下也能增强驱动晶体管的驱动稳定性的薄膜晶体管、制造该薄膜晶体管的方法以及包括该模板晶体管的有机发光显示装置。
本公开的附加优点和特征部分地将在接下来的说明书中阐述，并且在考察了下面的内容时本公开的附加优点和特征部分地将对本领域普通技术人员变得明显，或者可以从本公开的实践中了解。本公开的目的和其他优点可以通过在所撰写的说明书及其权利要求书以及附图中具体指出的结构来实现和获得。
为了实现这些优点和其他优点，并且根据本公开的目的，如本文体现和广义描述的，提供了一种薄膜晶体管，该薄膜晶体管包括N型半导体层、在所述N型半导体层上的P型半导体层、在所述P型半导体层上的第一栅电极、在第一栅电极和P型半导体层之间的栅极绝缘层、连接至所述P型半导体层的第一侧的第一源电极、以及连接至P型半导体层的第二侧的第一漏电极。
在本公开的另一方面提供了一种制造薄膜晶体管的方法，所述方法包括：在第一栅极绝缘层上形成第一薄膜晶体管的第一N型半导体层和P型半导体层以及第二薄膜晶体管的第二N型半导体层；在P型半导体层上形成第二栅极绝缘层，并且在第二N型半导体层上形成第二栅极绝缘层；在第二栅极绝缘层上形成与P型半导体层交叠的第一栅电极，并且在第二栅极绝缘层上形成与第二N型半导体层交叠的第二栅电极；在所述第一栅电极和所述第二栅电极上形成层间电介质；形成穿过所述层间电介质并且露出所述P型半导体层的第一接触孔和第二接触孔，并且形成露出所述第二N型半导体层的第三接触孔和第四接触孔；以及所述层间电介质上形成通过所述第一接触孔连接至所述P型半导体层的第一源电极、通过所述第二接触孔连接至所述P型半导体层的第一漏电极、通过所述第三接触孔连接至所述第二N型半导体层的第二源电极、以及通过所述第四接触孔连接至所述第二N型半导体层的第二漏电极。
在本公开的另一方面中，提供了一种有机发光显示装置，该有机发光显示装置包括连接至扫描线和数据线的像素。该像素包括有机发光二极管、第一薄膜晶体管和第二薄膜晶体管。第一薄膜晶体管包括第一N型半导体层和布置在所述第一N型半导体层上的P型半导体层。第二薄膜晶体管包括第二N型半导体层。
将理解的是，本公开的前述一般性描述和以下详细描述都是示例性和说明性的，并且旨在对所要求保护的本公开提供进一步说明。
附图说明
附图被包括以提供对本公开的进一步理解，并且被并入本申请并构成本申请的一部分；附图示出了本公开的实施方式并且与描述一起用于说明本公开的原理。在附图中：
图1A和图1B是示出当未施加底栅电极时以及当施加底栅电极时相对于驱动晶体管的漏极-源极电压的漏极-源极电流的曲线图；
图2是示出了根据本公开的实施方式的有机发光显示装置的立体图；
图3是示出图2所示的第一基板、栅极驱动器、源极驱动集成电路(IC)、柔性膜、电路板和定时控制器的平面图；
图4是示出了被设置在图3的显示区域中的像素的示例的电路图；
图5是示出了被设置在图3的显示区域中的像素的另一示例的电路图；
图6是示出了图4和图5的驱动晶体管和第一开关晶体管的示例的截面图；
图7是示出了驱动晶体管的N型半导体特性和P型半导体特性的曲线图；
图8是示出了相对于驱动晶体管的P型半导体层的厚度的P型半导体特性的曲线图；
图9是示出了根据本公开的实施方式的制造驱动晶体管和第一开关晶体管的方法的流程图；
图10A至图10F是示出了根据本公开的实施方式的制造驱动晶体管和第一开关晶体管的方法的截面图；
图11是示出了在形成N型半导体层和P型半导体层时存在真空闸(vacuum brake)的情况下的薄膜晶体管的N型半导体特性和P型半导体特性的曲线图；
图12A至图12C是详细地示出了图6的驱动晶体管的源极接触区域的截面图；
图13是示出了根据本公开的另一实施方式的制造驱动晶体管和第一开关晶体管的方法的流程图；以及
图14A和图14B是示出了根据本公开的另一实施方式的制造驱动晶体管和第一开关晶体管的方法的截面图。
具体实施方式
现在将详细地参考本公开的示例性实施方式，本发明的示例性实施方式的示例在附图中示出。只要有可能，在附图中将使用相同的附图标记指代相同或类似的部件。
在说明书中，应当注意，只要有可能，对元件使用在其他附图中已经用于表示相同元件的相似附图标记。在下面的描述中，当本领域技术人员已知的功能和配置与本公开的基本配置无关时，将省略对其的详细描述。说明书中描述的术语应理解如下。
本公开的优点和特征及其实现方法将通过参考附图而描述的以下实施方式来阐明。然而，本公开可以以不同方式实施，而且不应被解释为限于本文中所述的实施方式。而是，这些实施方式被提供以使得该公开内容是全面和完整的，并向本领域技术人员完全地传达本公开的范围，另外，本公开将仅受权利要求的范围限定。
在附图中所公开的用于描述本公开的实施方式的形状、大小、比率、角度和数目仅是示例，因而，本公开不限于所示出的细节。贯穿全文，相似的附图标记指代相似的元件。在下面的描述中，当对相关公知功能或配置的详细描述被确定为不必要地使本公开的重点模糊时，将省略该详细描述。
在使用本说明书中所述的“包含”、“具有”和“包括”的情况下，除非使用“仅”，否则可以添加另一部件。除非指代相反的意思，否则单数形式的术语可以包括复数形式。
在解释元件时，虽然没有明确的描述，但是该元件被解释为包括误差范围。
在描述位置关系时，例如，当两个部分之间的位置关系被描述为“上”、“上方”、“下方”和“相邻”时，除非使用“正好”或“直接”，否则一个或更多个其他部分可以被放置在该两个部分之间。
在描述时间关系时，例如，在时间顺序被描述为“之后”、“随后”、“接下来”和“之前”时，除非使用“正好”或“直接”，否则可以包括不连续的情况。
将理解的是，尽管在本文中可以使用术语“第一”、“第二”等来描述多种元件，但是这些元件不应被这些术语所限制。这些术语仅用于将一个元件与另一元件进行区分。例如，在不脱离本公开的范围情况下，第一元件可以称为第二元件，类似地，第二元件可以称为第一元件。
X轴方向、Y轴方向和Z轴方向不应仅被解释为它们之间的关系为垂直的几何关系，而是可以表示在本公开的元件的正常运行范围内具有更宽的方向性。
术语“至少一个”应理解为包括相关联地列出的项中的一个或更多个的任何和所有的组合。例如，“第一项、第二项和第三项中的至少一个”的含义表示从第一项、第二项和第三项中的两个或更多个中提出的所有项的组合，以及第一项、第二项或第三项。
如本领域技术人员可以充分理解的，本公开的各种实施方式的特征可以部分地或全部地彼此耦接或组合，并且可以以不同方式彼此相互操作并且在技术上驱动。本公开的实施方式可以彼此独立地执行，或者可以以共同依赖关系一起执行。
在下文中，将参照附图详细描述本公开的示例性实施方式。
图2是示出根据本公开内容的实施方式的有机发光显示装置1000的立体图。图3是示出图2中所示的第一基板、栅极驱动器、源极驱动集成电路(IC)、柔性膜、电路板和定时控制器的平面图。
参照图2和图3，根据本公开内容的实施方式的有机发光显示装置1000可以包括显示面板1100、栅极驱动器1200、源极驱动IC 1300、柔性膜1400、电路板1500以及定时控制器1600。根据本公开内容的实施方式的显示装置可以被实现为液晶显示(LCD)装置、有机发光显示装置、场发射显示装置和电泳显示装置中的一个。
显示面板1100可以包括第一基板1110和第二基板1120。第二基板1120可以是封装基板。第一基板1110和第二基板1120各自可以是塑料膜、玻璃基板等。
多个栅极线、多个数据线和多个像素P可以被设置在第一基板1110的面对第二基板1120的一个表面上。像素P可以被分别设置在由栅极线和数据线的交叉结构所限定的多个区域中。
如图3中示出的显示面板1100可以被划分为设置了像素以显示图像的显示区域DA和不显示图像的非显示区域NDA。栅极线、数据线和像素P可以被设置在显示区域DA中。栅极驱动器1200、多个焊盘以及将数据线连接至焊盘的多个连接线可以被设置在非显示区域NDA中。
栅极驱动器1200可以根据从定时控制器1600输入的栅极控制信号将栅极信号顺序地提供给栅极线。栅极驱动器1200可以以面内栅极驱动器(GIP)型而设置在显示面板1100的显示区域DA的一侧或两侧外部的非显示区域NDA中。
源极驱动IC 1300可以从定时控制器1600接收数字视频数据和源极控制信号。源极驱动IC 1300可以根据源极控制信号将数字视频数据转换成模拟数据电压，并且可以分别将模拟数据电压提供给数据线。如果源极驱动IC 1300被制造为驱动芯片，则源极驱动IC1300可以以膜上芯片(chip-on film，COF)型或塑料上芯片(chip-on plastic，COP)型安装在柔性膜1400上。
多个焊盘例如数据焊盘可以被设置在显示面板1100的非显示区域NDA中。将焊盘连接至源极驱动IC 1300的线以及将焊盘连接至电路板1500的线的线可以被设置在柔性膜1400上。可以通过使用各向异性导电膜将柔性膜1400附接在焊盘上，并且因此，焊盘可以连接至柔性膜1400的线。
电路板1500可以附接在被设置为多个的柔性膜1400上。实现为驱动芯片的多个电路可以被安装在电路板1500上。例如，定时控制器1600可以被安装在电路板1500上。电路板1500可以是印刷电路板(PCB)或柔性印刷电路板(FPCB)。
定时控制器1600可以通过电路板1500的电缆从外部系统板(未示出)接收数字视频数据和定时信号。定时控制器1600可以基于定时信号生成用于控制栅极驱动器1200的操作定时的栅极控制信号以及用于控制被设置为多个的源极驱动IC 1300的源极控制信号。定时控制器1600可以将栅极控制信号提供给栅极驱动器1200，并且可以将源极控制信号提供给多个源极驱动IC 1300。
图4是示出设置在图3的显示区域中的像素的示例的电路图。
在图4中，为了便于描述，仅示出了连接至第j个(其中j是等于或大于2的整数)数据线Dj的像素P、第q个(其中q是等于或大于2的整数)参考电压线Rq、第k个(其中k是等于或大于2的整数)栅极线Gk、以及第k个(其中k是等于或大于2的整数)初始化线SEk。
参照图4，像素P可以包括有机发光二极管OLED、驱动晶体管DT、多个开关晶体管ST1和ST2、以及电容器Cst。多个开关晶体管ST1和ST2可以包括第一开关晶体管ST1和第二开关晶体管ST2。
有机发光二极管OLED可以利用通过驱动晶体管DT提供的电流来发光。有机发光二极管OLED的阳极电极可以连接至驱动晶体管DT的源电极，并且阴极电极可以连接至通过其提供第一源极电压的第一源极电压线VSSL。第一源极电压线VSSL可以是通过其提供低电平源极电压的低电平电压线。
有机发光二极管OLED可以包括阳极电极、空穴传输层、有机发光层、电子传输层和阴极电极。当电压被施加到有机发光二极管OLED的阴极电极和阳极电极时，空穴和电子可以分别通过空穴传输层和电子传输层移动到有机发光层，并且可以在有机发光层中彼此结合以发光。
驱动晶体管DT可以被实现为具有P型半导体特性的P型半导体晶体管。例如，P型半导体晶体管可以是P型金属氧化物半导体场效应晶体管(MOSFET)。驱动晶体管DT可以被布置在有机发光二极管OLED和通过其提供第二源极电压的第二源极电压线VDDL之间。驱动晶体管DT可以基于驱动晶体管DT的栅电极和源电极之间的电压差来控制从第二源极电压线VDDL流向有机发光二极管OLED的电流。驱动晶体管DT的栅电极可以连接至第一开关晶体管ST1的第一电极，源电极可以连接至第二源极电压线VDDL，并且漏电极可以连接至有机发光二极管OLED的阳极电极。第二源极电压线VDDL可以是通过其提供高电平源极电压的高电平源极电压线。
第一开关晶体管ST1可以被实现为具有N型半导体特性的N型半导体晶体管。例如，N型半导体晶体管可以是N型MOSFET。第一开关晶体管ST1可以通过第k个栅极线Gk的第k个栅极信号而导通，并且可以将第j个数据线Dj的电压提供给驱动晶体管DT的栅电极。第一开关晶体管ST1的栅电极可以连接至第k个栅极线Gk，源电极可以连接至驱动晶体管DT的栅电极，并且漏电极可以连接至第j个数据线Dj。
第二开关晶体管ST2可以被实现为N型半导体晶体管。第二开关晶体管ST2可以通过第k个初始化线SEk的第k个初始化信号而导通，并且可以将第q个参考电压线Rq连接至驱动晶体管DT的漏电极。第二开关晶体管ST2的栅电极可以连接至第k个初始化线SEk，第一电极可以连接至第q个参考电压线Rq，并且第二电极可以连接至驱动晶体管DT的漏电极。
电容器Cst可以被设置在驱动晶体管DT的栅电极和源电极之间。电容器Cst可以存储驱动晶体管DT的栅极电压和源极电压之间的差值电压。
电容器Cst的一个电极可以连接至驱动晶体管DT的栅电极和第一开关晶体管ST1的源电极，并且另一个电极可以连接至驱动晶体管DT的源电极、第二开关晶体管ST2的漏电极以及有机发光二极管OLED的阳极电极。
在本公开内容的实施方式中，驱动晶体管DT可以被实现为P型半导体晶体管。如果驱动晶体管DT被实现为N型半导体晶体管，则源电极可以连接至有机发光二极管OLED的阳极电极，或者如果驱动晶体管DT被实现为P型半导体晶体管，则源电极可以连接至第二源极电压线VDDL。因此，相比于驱动晶体管DT被实现为N型半导体晶体管的情况而言，在驱动晶体管DT被实现为P型半导体晶体管的情况下更容易控制电流。
图5是示出设置在图3的显示区域中的像素的另一示例的电路图。在图5中，为了便于描述，仅示出了连接至第j个(其中j是等于或大于2的整数)数据线Dj的像素P、第k个(其中k是等于或大于2的整数)栅极线Gk、第k个(其中k是等于或大于2的整数)初始化线SEk、以及第k个(其中k是等于或大于2的整数)发射线EMk。
参照图5，像素P可以包括有机发光二极管OLED、驱动晶体管DT、多个开关晶体管ST1至ST5、以及电容器Cst。多个开关晶体管ST1至ST5可以包括第一开关晶体管ST1至第五开关晶体管ST5。
有机发光二极管OLED可以利用通过驱动晶体管DT提供的电流来发光。有机发光二极管OLED的阳极电极可以连接至驱动晶体管DT的漏电极，并且阴极电极可以连接至通过其提供第一源极电压的第一源极电压线VSSL。第一源极电压线VSSL可以是通过其提供低电平源极电压的低电平电压线。
有机发光二极管OLED可以包括阳极电极、空穴传输层、有机发光层、电子传输层和阴极电极。当电压被施加到有机发光二极管OLED的阴极电极和阳极电极时，空穴和电子可以分别通过空穴传输层和电子传输层移动到有机发光层，并且可以在有机发光层中彼此结合以发光。
驱动晶体管DT可以被实现为P型半导体晶体管。驱动晶体管DT可以被布置在有机发光二极管OLED和通过其提供第二源极电压的第二源极电压线VDDL之间。驱动晶体管DT可以基于驱动晶体管DT的栅电极和源电极之间的电压差来控制从第二源极电压线VDDL流向有机发光二极管OLED的电流。驱动晶体管DT的栅电极可以连接至电容器Cst的一个电极和第二开关晶体管ST2的第二电极，源电极可以连接至第二源极电压线VDDL，并且漏电极可以连接至有机发光二极管OLED的阳极电极。第二源极电压线VDDL可以是通过其提供高电平源极电压的高电平源极电压线。
第一开关晶体管ST1可以被实现为N型半导体晶体管。第一开关晶体管ST1可以通过第k个栅极线Gk的第k个栅极信号而导通，并且可以将第j个数据线Dj的电压提供给电容器Cst的另一个电极。第一开关晶体管ST1的栅电极可以连接至第k个栅极线Gk，源电极可以连接至电容器Cst的另一个电极，并且漏电极可以连接至第j个数据线Dj。
第二开关晶体管ST2可以被实现为N型半导体晶体管。第二开关晶体管ST2可以通过第k个初始化线SEk的第k个初始化信号而导通，并且可以与驱动晶体管DT的栅电极和漏电极连接。第二开关晶体管ST2的栅电极可以连接至第k个初始化线SEk，源电极可以连接至驱动晶体管DT的栅电极，并且漏电极可以连接至驱动晶体管DT的漏电极。
第三开关晶体管ST3可以被实现为N型半导体晶体管。第三开关晶体管ST3可以通过第k个发射线EMk的第k个发射信号而导通，并且可以将电容器Cst的另一个电极初始化为参考电压。第三开关晶体管ST3的栅电极可以连接至第k个发射线EMk，源电极可以连接至通过其提供参考电压的参考线RL，并且漏电极可以连接至电容器Cst的另一个电极。
第四开关晶体管ST4可以被实现为N型半导体晶体管。第四开关晶体管ST4可以通过第k个发射线EMk的第k个发射信号而导通，并且可以将驱动晶体管DT的漏电极连接至有机发光二极管OLED的阳极电极。第四开关晶体管ST4的栅电极可以连接至第k个发射线EMk，源电极可以连接至有机发光二极管OLED的阳极电极，并且漏电极可以连接至驱动晶体管DT的漏电极。
第五开关晶体管ST5可以被实现为N型半导体晶体管。第五开关晶体管ST5可以通过第k个初始化线SEk的第k个初始化信号而导通，并且可以将有机发光二极管OLED的阳极电极初始化为参考电压。第五开关晶体管ST5的栅电极可以连接至第k个初始化线SEk，源电极可以连接至参考电压线RL，并且漏电极可以连接至有机发光二极管OLED的阳极电极。
电容器Cst可以被设置在驱动晶体管DT的栅电极与第一开关晶体管ST1的第二电极之间。电容器Cst可以存储驱动晶体管DT的栅电极处的电压与第一开关晶体管ST1的第二电极处的电压之间的差值电压。
电容器Cst的一个电极可以连接至驱动晶体管DT的栅电极和第二开关晶体管ST2的第二电极，并且另一个电极可以连接至第一开关晶体管ST1的源电极和第三开关晶体管ST3的漏电极。
在本公开内容的实施方式中，驱动晶体管DT可以被实现为P型半导体晶体管。如果驱动晶体管DT被实现为N型半导体晶体管，则源电极可以连接至有机发光二极管OLED的阳极电极，或者如果驱动晶体管DT被实现为P型半导体晶体管，则源电极可以连接至第二源极电压线VDDL。因此，相比于驱动晶体管DT被实现为N型半导体晶体管的情况而言，在驱动晶体管DT被实现为P型半导体晶体管的情况下更容易控制电流。
图6是示出图4和图5中的驱动晶体管和第一开关晶体管的示例的截面图。
在图6中，示出了驱动晶体管DT和第一开关晶体管ST1中的每一个被实现为具有共面结构的TFT。具有共面结构的TFT具有在有源层上设置栅电极的顶栅结构。
此外，在图6中，为了便于描述，仅图示了图4和图5中的第一开关晶体管ST1。然而，图4中的第二开关晶体管ST2和图5中的第二开关晶体管ST2至第五开关晶体管ST5可以基本上与图6中的第一开关晶体管ST1相同地实现。
参照图6，驱动晶体管DT可以包括底栅电极110、第一N型半导体层130、P型半导体层140、第一栅电极160、第一源电极170和第一漏电极180。第一开关晶体管ST1可以包括第二N型半导体层230、第二栅电极260、第二源电极270和第二漏电极280。
驱动晶体管DT和第一开关晶体管ST1可以被设置在第一基板1110上。第一基板1110可以由塑料、玻璃等形成。
缓冲层可以被设置在第一基板1110上，并且驱动晶体管DT和第一开关晶体管ST1可以被设置在第一基板1110上。缓冲层可以是用于保护驱动晶体管DT和第一开关晶体管ST1免受通过第一基板1110渗透的水的影响的层。缓冲层可以包括交替堆叠的多个无机层。例如，缓冲层可以由多层形成，在该多层中，氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiON)中的一个或多个被交替堆叠。
底栅电极110可以被设置在第一基板1110或缓冲层上。底栅电极110可以由包括以下之一的单层或多层形成：钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、和铜(Cu)、或其合金。
第一栅极绝缘层120可以被设置在底栅电极110上。第一栅极绝缘层120可以被设置为覆盖底栅电极110。第一栅极绝缘层120可以由无机层例如SiOx、SiNx或其多层形成。
第一N型半导体层130和第二N型半导体层230可以被设置在第一栅极绝缘层120上。P型半导体层140可以被设置在第一N型半导体层130上。
第一N型半导体层130和第二N型半导体层230各自可以由N型氧化物半导体层形成。在这种情况下，第一N型半导体层130和第二N型半导体层230各自可以由以下形成：铟镓锌氧化物(IGZO)、铟锌氧化物(IZO)、铟镓氧化物(IGO)，铟锡锌氧化物(ITZO)、镓锡氧化物(GTO)、锌锡氧化物(ZTO)、铟铝锌氧化物(IAZO)、铝锌氧化物(AZO)、铟锡氧化物(ITO)、铝锡氧化物(ATO)或镓锌氧化物(GZO)。
P型半导体层140可以由P型氧化物半导体层形成。在这种情况下，P型半导体层140可由以下形成：Cu2O、SnO、NiO、CuMO2(铜铁矿，M＝Al、Ga、In、Sr、Y、Sc、Cr)、ZnM2O4(尖晶石，M＝Co、Rh、Ir)、Ln/Cu/O/Ch(氧硫族元素化物，Ln＝镧系元素(La至Lu)、Ch＝Se、S、Te)或Cu-纳米线(Cu-nanowire)。
如果第一N型半导体层130由N型氧化物半导体层形成并且P型半导体层140由P型氧化物半导体层形成，则可以将P型半导体层140的厚度设置为比第一N型半导体层130的厚度薄。例如，第一N型半导体层130的厚度可以被设置为30nm或更小，并且P型半导体层140的厚度可以被设置为10nm或更小。此外，第一N型半导体层130和第二N型半导体层230同时形成。因此，可以将P型半导体层140的厚度设置为比第二N型半导体层230的厚度薄。以下将参照图8来描述P型半导体层140的厚度。
第二栅极绝缘层150可以被设置在第二N型半导体层230和P型半导体层140上。第二栅极绝缘层150可以由无机层例如SiOx、SiNx或其多层形成。
第一栅电极160和第二栅电极260可以被设置在第二栅极绝缘层150上。第一栅电极160和第二栅电极260各自可以由包括以下之一的单层或多层形成：钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、和铜(Cu)、或其合金。
没有被第二栅极绝缘层150覆盖的第二N型半导体层230和P型半导体层140可以变成导电的。因此，第二N型半导体层230的被第二栅极绝缘层150覆盖的部分可以被限定为第二N型沟道区域，并且第二N型半导体层230的未被第二栅极绝缘层150覆盖的另一部分可以被限定为导电区域。此外，P型半导体层140的被第二栅极绝缘层150覆盖的部分可以被限定为P型沟道区域，并且P型半导体层140的未被第二栅极绝缘层150覆盖的另一部分可以被限定为导电区域。
第一N型半导体层130可以被P型半导体层140覆盖，并且因此不变成导电的。因此，布置在对应于第一接触孔CT1的第一源电极170与对应于第二接触孔CT2的第一漏电极180之间的第一N型半导体层130可以被限定为第一N沟道区域。因此，底栅电极110可以被布置成与对应于第一接触孔CT1的第一源电极170、对应于第二接触孔CT2的第一漏电极180以及其间的第一N型半导体层130交叠，以激活第一个N沟道区域。
层间电介质190可以被设置在第二N型半导体层230、P型半导体层140、第一栅电极160和第二栅电极260上。层间电介质190可以由无机层例如SiOx、SiNx或其多层形成。
露出P型半导体层140的导电区域的第一接触孔CT1和第二接触孔CT2可以被设置在层间电介质190中以穿过层间电介质190。此外，露出第二N型半导体层230的导电区域的第三接触孔CT3和第四接触孔CT4可以被设置在层间电介质190中以穿过层间电介质190。
第一源电极170、第一漏电极180、第二源电极270和第二漏电极280可以被设置在层间电介质190上。第一源电极170可以通过P型半导体层140的第一侧中的第一接触孔CT1连接至P型半导体层140的导电区域。第一漏电极180可以通过P型半导体层140的第二侧中的第二接触孔CT2连接至P型半导体层140的导电区域。第二源电极270可以通过第二N型半导体层230的第一侧中的第三接触孔CT3连接至第二N型半导体层230的导电区域。第二漏电极280可以通过第二N型半导体层230的第二侧中的第四接触孔CT4连接至第二N型半导体层230的导电区域。
第一源电极170、第一漏电极180、第二源电极270和第二漏电极280各自可以由包括以下之一的单层或多层形成：钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、和铜(Cu)、或其合金。
如上所述，在本公开内容的实施方式中，可以提供包括第一N型半导体层130和设置在第一N型半导体层130上的P型半导体层140的驱动晶体管DT。以下区域可以被限定为具有N型半导体特性的第一沟道区域：在该区域中，布置在第一N型半导体层130之下的底栅电极110与第一N型半导体层130交叠，并且以下区域可以被限定为具有P型半导体特性的第二沟道区域：在该区域中，布置在P型半导体层140上的第一栅电极160与P型半导体层140交叠。在这种情况下，当栅极信号被施加到底栅电极110时，电流可以流过第一沟道区域。此外，当栅极信号被施加到第一栅电极160时，电流可以流过第二沟道区域。因此，在本公开内容的实施方式中，在通过使用第二沟道区域来实现P型半导体特性的情况下，如图4和图5中，驱动晶体管DT可以被实现为P型半导体层。以下将参照图7详细描述通过使用驱动晶体管DT的第一沟道区域而实现的N型半导体特性和通过使用第二沟道区域而实现的P型半导体特性。
此外，在本公开内容的实施方式中，可以提供多个开关晶体管，该多个开关晶体管以共面结构设置，并且每一个包括第二N型半导体层230。因此，在本公开内容的实施方式中，开关晶体管可以被实现为顶栅型，从而解决了以下问题：由底栅结构中的源电极或漏电极与底栅电极之间所生成的寄生电容降低了驱动稳定性。
图7是示出驱动晶体管的N型半导体特性和P型半导体特性的曲线图。
在图7中，如果驱动晶体管的第一N型半导体层130由IGZO形成并且P型半导体层140由CuO2形成，则示出了基于栅极-源极电压Vgs的第一沟道区域的电流值Ids1以及第二沟道区域的电流值Ids2。此外，在图7中，已经在以下条件下进行了实验：驱动晶体管的第一沟道区域的沟道宽度W1被设置为980μm，第一沟道区域的沟道长度L1被设置为150μm，第二沟道区域的沟道宽度W2被设置为1960μm，并且第二沟道区域的沟道长度L2被设置为960μm。在图7中，X轴表示栅极-源极电压Vgs，并且Y轴表示沟道区域的电流值Ids。
参照图7，第一沟道区域CH1对应于N沟道区域，并且因此，如果栅极-源极电压Vgs具有正电压，则示出了第一沟道区域CH1的电流值Ids1与栅极-源极电压Vgs成比例地增加的N型半导体特性。
此外，第二沟道区域CH2对应于P沟道区域，并且因此，如果栅极-源极电压Vgs具有负电压，则示出了第二沟道区域CH2的电流值Ids2与栅极-源极电压Vgs成比例地增加的P型半导体特性。
如上所述，在驱动晶体管DT中，底栅电极110与第一N型半导体层130交叠的区域可以被设置为第一源电极170和第一漏电极180之间的第一沟道区域，并且第一栅电极160与P型半导体层140交叠的区域可以被设置为第二源电极270和第二漏电极280之间的第二沟道区域。因此，在本公开内容的实施方式中，第一沟道区域CH1可以被实现为具有N型半导体特性，并且第二沟道区域CH2可以被实现为具有P型半导体特性。也就是说，在本公开内容的实施方式中，由于第一N型半导体层130和P型半导体层140都被设置，所以由第一N型半导体层130实现的并且具有N型半导体特性的第一沟道区域以及由P型半导体层140实现的并且具有P型半导体特性的第二沟道区域都可以被使用。
在通过使用P型半导体层140以P型半导体特性而驱动驱动晶体管DT的情况下，当第一源电极170的源极电压或第一漏电极180的漏极电压具有负极性时，第一N型半导体层130可以被去激活(deactivated)。此外，在通过使用N型半导体层130以N型半导体特性而驱动驱动晶体管DT的情况下，当第一源电极170的源极电压或第一漏电极180的漏极电压具有正极性时，P型半导体层140可以被去激活。然而，难以将源极电压和漏极电压控制为不同的极性。
因此，在通过使用P型半导体层140以P型半导体特性而驱动驱动晶体管DT的情况下，第一源电极170的源极电压和第一漏电极180的漏极电压具有正极性，并且因此，应当将偏置电压施加到底栅电极110，以使第一N型半导体层130去激活。然而，当偏置电压被施加到底栅电极110时，与底栅电极110交叠的第一漏电极180和第一源电极170可能会受到寄生电容的影响。
在本公开内容的实施方式中，当通过使用P型半导体层140以P型半导体特性而驱动驱动晶体管DT时，第一源电极170的源极电压和第一漏电极180的漏极电压具有正极性，并且因此，如等式(1)中，第一N型半导体层130的阈值电压可以被设置为大于施加到第一漏电极180的漏极电压的一半，由此，即使在没有将偏置电压施加到底栅电极110的情况下，第一N型半导体层130也可以被去激活：
其中，VthN1表示第一N型半导体层130的阈值电压，并且DV表示施加到第一漏电极180的漏极电压。在图4和图5中，施加到驱动晶体管DT的漏电极的漏极电压可以是第二源极电压线VDDL的第二源极电压。
可以通过调节第一N型半导体层130的氧含量来设置第一沟道区域的阈值电压VthN1。例如，如果第一N型半导体层130的氧含量增加，则第一N型半导体层130的阈值电压VthN1会增大。此外，如果第一N型半导体层130的氧含量减少，则第一N型半导体层130的阈值电压VthN1会降低。
如上所述，在本公开内容的实施方式中，如等式(1)中，第一N型半导体层130的阈值电压可以被设置为大于施加到第一漏电极180的漏极电压的一半，由此即使在没有将偏置电压施加到底栅电极110的情况下，第一N型半导体层130也可以被去激活。因此，在本公开内容的实施方式中，即使在没有将第一源电极170连接至驱动晶体管DT的底栅电极110的情况下，驱动晶体管DT的驱动稳定性也被提高。
此外，在本公开内容的实施方式中，即使在没有将偏置电压施加到底栅电极110的情况下，第一N型半导体层130也可以被去激活，并且因此，为了使任何电压不被施加到底栅电极110，底栅电极110可以被浮置(float)或被省略。也就是说，在本公开内容的实施方式中，即使当底栅电极110被浮置或被省略时，如图1B所示，在漏极-源极电压Vds或更高的情况下可以保持驱动晶体管的恒定的漏极-源极电流Ids，并且因此，驱动晶体管的驱动稳定性可以提高。
图8是示出了相对于驱动晶体管的P型半导体层的厚度的P型半导体特性的曲线图。
在图8中示出了在第一N型半导体层130由Al2O3形成、P型半导体层140由Cu2O形成、并且漏极-源极电压被设定为-20V的情况下，当P型半导体层140的厚度为10nm、20nm和30nm时，基于栅极-源极电压Vgs的第二沟道区域的电流值Ids2。此外，在图8中，第一N型半导体层130的厚度被设定为30nm。在图8中，X轴表示栅极-源极电压Vgs，并且Y轴表示第二沟道区域的电流值Ids。
参照图8，当P型半导体层140的厚度为20nm或30nm时，尽管栅极-源极电压Vgs变化，电流仍持续流动，因此，不能正常地实现P型半导体特性。也就是说，当P型半导体层140的厚度为20nm或30nm时，P型半导体层140不能具有P型半导体特性。
在另一方面，当P型半导体层140的厚度为10nm时，在栅极-源极电压Vgs接近0V时出现截止电流特性(off current characteristic)，因此实现了P型半导体特性。也就是说，当P型半导体层140的厚度为10nm时，实现了P型半导体特性。
如上所述，在根据本公开内容的实施方式的TFT 10中，当P型半导体层140的厚度被设定为10nm或更小时，实现了P型半导体特性。因此，可以将P型半导体层140的厚度设定为比第一N型半导体层130的厚度薄。
图9是示出了根据本公开的实施方式的制造驱动晶体管和第一开关晶体管的方法的流程图。图10A至图10F是示出了根据本公开的实施方式的制造驱动晶体管和第一开关晶体管的方法的截面图。
图10A至图10F的截面图是用于描述图6所示的驱动晶体管DT和第一开关晶体管ST1的制造方法的图。因此，相同的附图标记表示相同的元件。在下文中，将参照图9和图10A至10F描述根据本公开内容的实施方式的驱动晶体管和第一开关晶体管的制造方法。
首先，如图10A所示，可以在第一基板1110上形成底栅电极110，并且可以在底栅电极110上形成第一栅极绝缘层120。
可以在第一基板1110上形成缓冲层。缓冲层可以是用于保护驱动晶体管DT和第一开关晶体管ST1抵抗渗透通过第一基板1110的水的层。缓冲层可以包括交替堆叠的多个无机层。例如，缓冲层可以由多层形成，在该多层中，氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiON)中的一个或多个被交替堆叠。缓冲层可以通过等离子体增强化学气相沉积(PECVD)工艺来形成。缓冲层可以被省略。
可以在第一基板1110或缓冲层上形成底栅电极110。详细地，可以通过使用溅射工艺(sputtering process)或金属有机化学气相沉积(MOCVD)工艺在第一基板1110或缓冲层的前表面上形成第一金属层。随后，可以在第一金属层上形成光致抗蚀剂图案，然后可以通过蚀刻第一金属层的掩模工艺对第一金属层进行图案化，从而形成底栅电极110。底栅电极110可以由包括以下之一的单层或多层形成：钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、和铜(Cu)、或其合金。
随后，可以在底栅电极110上形成第一栅极绝缘层120。第一栅极绝缘层120可以形成为覆盖底栅电极110。第一栅极绝缘层120可以由无机层例如SiOx、SiNx或其多层形成。第一栅极绝缘层120可以通过PECVD工艺形成。(图9的S101)。
其次，如图10B所示，可以在第一栅极绝缘层120上形成第一开关晶体管ST1的第二N型半导体层230。
详细地，可以通过使用溅射工艺或MOCVD工艺在第一栅极绝缘层120的前表面上形成第一半导体层。随后，可以通过使用光致抗蚀剂图案的掩模工艺对第一半导体层进行图案化，从而形成第一开关晶体管ST1的第二N型半导体层230。
第二N型半导体层230各自可以由N型氧化物半导体层形成。在这种情况下，第二N型半导体层230可以由IGZO、IZO、IGO、ITZO、GTO、ZTO、IAZO、AZO、ITO、ATO或GZO形成。
在下文中将描述在P型半导体层140由Cu2O形成的情况下的示例。
在P型半导体层140由Cu2O形成的情况下，为了使驱动晶体管DT具有全部N型半导体特性和P型半导体特性，应当在保持真空状态的同时形成第一N型半导体层130和P型半导体层140。也就是说，可以在保持真空状态的同时在一个室中接连地沉积第一N型半导体层130和P型半导体层140。在形成第一N型半导体层130和P型半导体层140时，可以将真空保持为5mTorr至10mTorr。
如果在形成第一N型半导体层130和P型半导体层140时不保持真空状态，那么第一N型半导体层130会被大气中的氧而氧化。因此，第一N型半导体层130与P型半导体层140的界面会不稳定。
此外，可以在氧分压(oxygen partial pressure)为3％或以下的条件下形成P型半导体层140。当氧分压高于3％时，P型半导体层140可以由CuO形成而不由Cu2O形成。此外，如果在形成第一N型半导体层130和P型半导体层140时不保持真空状态，那么由于大气中的氧，P型半导体层140可能由CuO形成而不由Cu2O形成。
与P型半导体层140由Cu2O形成的情况相比，在P型半导体层140由CuO形成的情况下电子迁移率更为降低。也就是说，如果P型半导体层140由CuO形成，那么第二沟道区域CH2的电子迁移率非常低，为1cm2/Vs。在这种情况下，如图11所示，驱动晶体管DT的P型半导体层140的P型半导体特性降低，并且因此驱动晶体管DT难以具有P型半导体特性。
此外，可以在高温下进行热处理，以将包括CuO的P型半导体层140改变为包括Cu2O的P型半导体层140。例如，可以在真空状态下以300度或更高的高温对包括CuO的P型半导体层140进行三十分钟或更多分钟的热处理。然而，在真空状态下以高温进行热处理的情况下，即使从第一N型半导体层130解吸(desorb)氧，第一N型半导体层130的导电性也会增大，因此，如图11所示，截止电流增大。
如上所述，在通过使用Cu2O作为目标来形成P型半导体层140的情况下，氧分压可以为0％至30％。然而，在通过使用Cu作为目标经由O2反应来形成P型半导体层140的情况下，氧分压可以为40％。
当P型半导体层140形成为具有10nm或更小的厚度时，如图8所示，P型半导体层140可以具有P型半导体特性，并且此外，P型半导体层140容易由Cu2O形成。因此，P型半导体层140的厚度可以是10nm或更小。(图9的S102)。
第三，如图10C所示，可以在第一栅极绝缘层120上形成驱动晶体管DT的第一N型半导体层130和P型半导体层140。
详细地，可以通过溅射工艺或MOCVD工艺在第一栅极绝缘层120的前表面上形成第二半导体层。此外，可以通过溅射工艺或MOCVD工艺在第二半导体层的前表面上形成第三半导体层。随后，可以通过使用光致抗蚀剂图案的掩模工艺对第二半导体层和第三半导体层同时进行图案化，从而形成驱动晶体管DT的N型半导体层130和P型半导体层140。
第一N型半导体层130可以由N型氧化物半导体层形成，并且P型半导体层140可以是P型氧化物半导体层。在这种情况下，第一N型半导体层130可以由IGZO、IZO、IGO、ITZO、GTO、ZTO、IAZO、AZO、ITO、ATO或GZO形成，并且P型半导体层140可以由以下形成：Cu2O、SnO、NiO、CuMO2(铜铁矿，M＝Al、Ga、In、Sr、Y、Sc、Cr)、ZnM2O4(尖晶石，M＝Co、Rh、Ir)、Ln/Cu/O/Ch(氧硫族元素化物，Ln＝镧系元素(La至Lu)、Ch＝Se、S、Te)或Cu-纳米线。(图9的S103)。
第四，如图10D所示，可以在第二N型半导体层230和P型半导体层140上形成第二栅极绝缘层150，并且可以在第二栅极绝缘层150上形成第一栅电极160和第二栅电极260。
详细地，可以在第二N型半导体层230和P型半导体层140各自的前表面上形成栅极绝缘层120和第二金属层。栅极绝缘层120可以通过PECVD工艺形成。第二金属层可以通过溅射工艺或MOCVD工艺形成。随后，可以在第二金属层上形成光致抗蚀剂图案，然后可以通过蚀刻第二金属层和第二栅极绝缘层二者的掩模工艺对第二金属层和第二栅极绝缘层同时进行图案化，从而形成第二栅极绝缘层150、第一栅电极160和第二栅电极260。
通过蚀刻工艺，未被第二栅极绝缘层150覆盖的第二N型半导体层230的上表面和P型半导体层140的上表面可以变得导电。
第二栅极绝缘层150可以由无机层例如SiOx、SiNx或其多层形成。第一栅电极160和第二栅电极260各自可以由包括以下之一的单层或多层形成：钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、和铜(Cu)、或其合金。(图9的S104)。
第五，如图10E所示，可以在第二N型半导体层230、P型半导体层140、第一栅电极160和第二栅电极260上形成层间电介质190，并且可以在层间电介质190中形成第一至第四接触孔CT1至CT4。(图9的S105)。
详细地，层间电介质190可以形成在第二N型半导体层230、P型半导体层140、第一栅电极160和第二栅电极260上。层间电介质190可以由无机层例如SiOx、SiNx或其多层形成。层间电介质190可以通过PECVD工艺形成。
随后，可以形成各自穿过层间电介质190并且露出P型半导体层140的部分的第一接触孔CT1和第二接触孔CT2，以及各自露出第二N型半导体层230的部分的第三接触孔CT3和第四接触孔CT4。
第六，如图10F所示，可以在层间电介质190上形成第一源电极170、第一漏电极180、第二源电极270和第二漏电极280。
详细地，可以通过溅射工艺或MOCVD工艺在层间电介质190上形成第三金属层。随后，可以通过使用光致抗蚀剂图案的掩模工艺对第三金属层进行图案化，从而形成第一源电极170、第一漏电极180、第二源电极270和第二漏电极280。
第一源电极170可以通过P型半导体层140的第一侧中的第一接触孔CT1而连接到P型半导体层140的导电区域141。第一漏电极180可以通过P型半导体层140的第二侧中的第二接触孔CT2而连接到P型半导体层140的导电区域141。
第二源电极270可以通过第二N型半导体层230的第一侧中的第三接触孔CT3而连接到第二N型半导体层230的导电区域231。第二漏电极280可以通过第二N型半导体层230的第二侧中的第四接触孔CT4而连接到第二N型半导体层230的导电区域231。
第一源电极170、第一漏电极180、第二源电极270和第二漏电极280各自可以由包括以下之一的单层或多层形成：钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、和铜(Cu)、或其合金。
可以在第一源电极170、第一漏电极180、第二源电极270和第二漏电极280上形成钝化层300。(图9的S106)。
如上所述，在本公开内容的实施方式中，可以在保持真空状态的同时在一个室中接连沉积第一N型半导体层130和P型半导体层140。结果，在本公开内容的实施方式中可以稳定地形成第一N型半导体层130与P型半导体层140的界面，并且此外，P型半导体层140可以由Cu2O形成，而不是由CuO形成。因此，在本公开内容的实施方式中，可以形成具有全部N型半导体特性和P型半导体特性的驱动晶体管。
图12A至图12C是详细地示出了图6的驱动晶体管的源极接触区域的截面图。
在图12A至图12C中，可以设置源极接触区域CTA，该源极接触区域CTA是驱动晶体管DT的第一源电极170连接到P型半导体层140的区域。
在第一接触孔CT1形成为穿过层间电介质190的情况下，如图12A所示，可以不蚀刻P型半导体层140。在这种情况下，第一源电极170可以通过第一接触孔CT1连接到P型半导体层140的上表面。
然而，在第一接触孔CT1形成为穿过层间电介质190的情况下，如图12B所示，可以蚀刻P型半导体层140的部分。在这种情况下，第一源电极170可以通过第一接触孔CT1连接到P型半导体层140的蚀刻表面。
此外，在第一接触孔CT1形成为穿过层间电介质190的情况下，如图12C所示，可以蚀刻P型半导体层140的整个部分。在这种情况下，第一源电极170可以通过第一接触孔CT1连接到第一N型半导体层130。此外，第一源电极170可以仅连接到通过第一接触孔CT1而露出的P型半导体层140的侧表面。在这种情况下，由于与P型半导体层140的接触不良，导致P型半导体特性降低。
为了解决这样的问题，第一源电极170可以包括第一源电极层171和第二源电极层172，并且第一源电极层171可以由P型半导体材料形成。例如，第一源电极层171可以由P型半导体材料形成，并且例如可以由以下形成：Cu2O、SnO、NiO、CuMO2(铜铁矿，M＝Al、Ga、In、Sr、Y、Sc、Cr)、ZnM2O4(尖晶石，M＝Co、Rh、Ir)、Ln/Cu/O/Ch(氧硫族元素化物，Ln＝镧系元素(La至Lu)、Ch＝Se、S、Te)或Cu-纳米线。第一源电极层171可以由与P型半导体层140的材料相同的材料形成。第二源电极层172可以由包括以下之一的单层或多层形成：钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、和铜(Cu)、或其合金。
如上所述，在本公开内容的实施方式中，第一源电极170可以形成为包括含有P型半导体材料的第一源电极层171和形成在第一源电极层171上的第二源电极层172。因此，在本公开内容的实施方式中，即使在形成第一接触孔CT1的过程中P型半导体层140的整个部分被蚀刻，含有P型半导体材料的第一源电极层171也可以连接到P型半导体层140，从而解决了由于与P型半导体层140接触不良而使P型半导体特性降低的问题。
此外，驱动晶体管DT的第一漏电极180可以包括第一漏电极层和第二漏电极层。第一漏电极层和第二漏电极层可以与以上参照图12A至图12C描述的第一源电极层171和第二源电极层172基本相同，因此省略其详细描述。
图13是示出了根据本公开的另一实施方式的制造驱动晶体管和第一开关晶体管的方法的流程图。图14A和图14B是示出了根据本公开的另一实施方式的制造驱动晶体管和第一开关晶体管的方法的截面图。
图14A和图14B的截面图是用于描述图6所示的驱动晶体管DT和第一开关晶体管ST1的制造方法的图，因此，相同的附图标记表示相同的元件。在下文中，将参照图13和图14A和图14B描述根据本公开内容的实施方式的驱动晶体管和第一开关晶体管的制造方法。
首先，可以在第一基板1110上形成底栅电极110，并且可以在底栅电极110上形成第一栅极绝缘层120。
图13的步骤(S201)与以上参照图10A描述的步骤(S101)基本相同，因此省略了对图13的步骤(S201)的描述。(图13的S201)。
其次，如图14A所示，可以在第一栅极绝缘层120上形成驱动晶体管DT的第一N型半导体层130和第一开关晶体管ST1的第二N型半导体层230。
详细地，可以通过溅射工艺或MOCVD工艺在第一栅极绝缘层120的前表面上形成第一半导体层。随后，可以通过使用光致抗蚀剂图案的掩模工艺对第一半导体层进行图案化，从而形成驱动晶体管DT的第一N型半导体层130和第一开关晶体管ST1的第二N型半导体层230。
第一N型半导体层130和第二N型半导体层230各自可以由N型氧化物半导体层形成。在这种情况下，第二N型半导体层230可以由IGZO、IZO、IGO、ITZO、GTO、ZTO、IAZO、AZO、ITO、ATO或GZO形成。(图13的S202)。
第三，如图14B所示，可以在P型半导体层140上形成驱动晶体管DT的第一N型半导体层130。
详细地，可以通过溅射工艺或MOCVD工艺在第一栅极绝缘层120、第一N型半导体层130和第二N型半导体层230上形成第二半导体层。随后，可以通过使用光致抗蚀剂图案的掩模工艺对第二半导体层进行图案化，从而形成驱动晶体管DT的P型半导体层140。
P型半导体层140可以是P型氧化物半导体层。在这种情况下，P型半导体层140可以由以下形成：Cu2O、SnO、NiO、CuMO2(铜铁矿，M＝Al、Ga、In、Sr、Y、Sc、Cr)、ZnM2O4(尖晶石，M＝Co、Rh、Ir)、Ln/Cu/O/Ch(氧硫族元素化物，Ln＝镧系元素(La至Lu)、Ch＝Se、S、Te)或Cu-纳米线。
在下文中将描述P型半导体层140由Cu2O形成的示例。
在P型半导体层140由Cu2O形成的情况下，为了使驱动晶体管DT具有全部N型半导体特性和P型半导体特性，应当在保持真空状态的同时形成第一N型半导体层130和P型半导体层140。也就是说，可以在保持真空状态的同时在一个室中接连沉积第一N型半导体层130和P型半导体层140。在形成第一N型半导体层130和P型半导体层140时，可以将真空保持为5mTorr至10mTorr。
如果在形成第一N型半导体层130和P型半导体层140时不保持真空状态，那么第一N型半导体层130会被大气中的氧所氧化。因此，第一N型半导体层130与P型半导体层140的界面会不稳定。
此外，可以在氧分压为3％或以下的条件下形成P型半导体层140。当氧分压高于3％时，P型半导体层140可由CuO形成，而不由Cu2O形成。此外，如果在形成第一N型半导体层130和P型半导体层140时不保持真空状态，那么由于大气中的氧，P型半导体层140可由CuO形成，而不由Cu2O形成。
与P型半导体层140由Cu2O形成的情况相比，在P型半导体层140由CuO形成的情况下电子迁移率更为降低。也就是说，如果P型半导体层140由CuO形成，那么第二沟道区域CH2的电子迁移率非常低，为1cm2/Vs。在这种情况下，如图11所示，驱动晶体管DT的P型半导体层140的P型半导体特性降低，并且因此驱动晶体管DT难以具有P型半导体特性。
此外，可以在高温下进行热处理，以将包括CuO的P型半导体层140改变为包括Cu2O的P型半导体层140。例如，可以在真空状态下以300度或更高的高温对包括CuO的P型半导体层140进行三十分钟或更多分钟的热处理。然而，在真空状态下以高温进行热处理的情况下，即使在从第一N型半导体层130解吸氧时，第一N型半导体层130的导电性也会增大，因此，如图11所示，截止电流增大。
如上所述，在通过使用Cu2O作为目标来形成P型半导体层140的情况下，氧分压可以为0％至30％。然而，在通过使用Cu作为目标经由O2反应来形成P型半导体层140的情况下，氧分压可以为40％。
当P型半导体层140形成为具有10nm或更小的厚度时，如图8所示，P型半导体层140可以具有P型半导体特性，并且此外，P型半导体层140容易由Cu2O形成。因此，P型半导体层140的厚度可以是10nm或更小。(图13的S203)。
第四，可以在第二N型半导体层230和P型半导体层140上形成第二栅极绝缘层150，并且可以在第二栅极绝缘层150上形成第一栅电极160和第二栅电极260。
图13的步骤(S204)与以上参照图10D描述的图9的步骤(S104)基本相同。因此省略了对图13的步骤(S204)的描述。(图13的S204)。
第五，可以在第二N型半导体层230、P型半导体层140、第一栅电极160和第二栅电极260上形成层间电介质190，并且可以在层间电介质190中形成第一至第四接触孔CT1至CT4。
图13的步骤(S205)与以上参照图10E描述的图9的步骤(S105)基本相同。因此省略了对图13的步骤(S205)的描述。(图13的S205)。
第六，可以在层间电介质190上形成第一源电极170、第一漏电极180、第二源电极270和第二漏电极280。
图13的步骤(S206)与以上参照图10F描述的图9的步骤(S106)基本相同。因此省略了对图13的步骤(S206)的描述。(图13的S206)。
如上所述，在本公开内容的实施方式中，可以在保持真空状态的同时在一个室中接连沉积第一N型半导体层130和P型半导体层140。结果，在本公开内容的一个实施方式中可以稳定地形成第一N型半导体层130与P型半导体层140的界面，并且此外，P型半导体层140可以由Cu2O形成，而不是由CuO形成。因此，在本公开内容的实施方式中，可以形成具有全部N型半导体特性和P型半导体特性的驱动晶体管。
如上所述，根据本公开内容的实施方式，可以将底栅电极与第一N型半导体层交叠的区域设置为第一源电极与第一漏电极之间的第一沟道区域，并且可以将第一栅电极与P型半导体层交叠的区域设置为第二源电极与第二漏电极之间的第二沟道区域。结果，根据本公开内容的实施方式，第一沟道区域可以被实现为具有N型半导体特性，并且第二沟道区域可以被实现为具有P型半导体特性。也就是说，根据本公开内容的实施方式，由于第一N型半导体层和P型半导体层都被设置，所以由第一N型半导体层实现并且具有N型半导体特性的第一沟道区域和由P型半导体层实现并且具有P型半导体特性的第二沟道区域都可以被使用。
此外，根据本公开内容的实施方式，第一N型半导体层的阈值电压可以被设置为大于施加到第一漏电极的漏极电压的一半，并且因此即使不向底栅电极施加偏置电压，也可以使第一N型半导体层去激活。因此，根据本公开内容的实施方式，即使没有将第一源电极连接到驱动晶体管的底栅电极，驱动晶体管的驱动稳定性也被增强。此外，根据本公开内容的实施方式，如果驱动晶体管仅使用P型半导体晶体管，则不需要底栅电极，因此可以省略底栅电极。
对于本领域技术人员而言明显的是，在不脱离本公开内容的精神或范围的情况下，可以在本公开内容中进行各种修改和变化。因此，本公开内容旨在覆盖本公开内容的修改和变型，只要其落入所附权利要求书及其等同变换的范围内即可。

Claims (20)

1.一种薄膜晶体管，包括：
N型半导体层；
在所述N型半导体层上的P型半导体层；
在所述P型半导体层上的第一栅电极；
在所述第一栅电极与所述P型半导体层之间的栅极绝缘层；
连接至所述P型半导体层的第一侧的第一源电极；以及
连接至所述P型半导体层的第二侧的第一漏电极。
2.根据权利要求1所述的薄膜晶体管，其中，当所述N型半导体层的阈值电压是VthN1并且施加至所述第一漏电极的漏极电压是DV时，所述N型半导体层的阈值电压满足
3.根据权利要求1所述的薄膜晶体管，其中，
所述第一源电极包括：与所述P型半导体层接触并且具有P型半导体特性的第一源电极层；以及布置在所述第一源电极层上的第二源电极层，并且
所述第一漏电极包括：与所述P型半导体层接触并且具有P型半导体特性的第一漏电极层；以及布置在所述第一漏电极层上的第二漏电极层。
4.根据权利要求3所述的薄膜晶体管，其中，所述P型半导体层、所述第一源电极层和所述第一漏电极层包括相同的材料。
5.根据权利要求1所述的薄膜晶体管，其中，所述P型半导体层的厚度比所述N型半导体层的厚度薄。
6.根据权利要求1所述的薄膜晶体管，其中，所述N型半导体层是N型氧化物半导体层，并且所述P型半导体层是P型氧化物半导体层。
7.根据权利要求6所述的薄膜晶体管，其中，所述P型半导体层包括Cu2O。
8.一种制造薄膜晶体管的方法，所述方法包括：
在第一栅极绝缘层上形成第一薄膜晶体管的第一N型半导体层和P型半导体层以及第二薄膜晶体管的第二N型半导体层；
在所述P型半导体层上形成第二栅极绝缘层，并且在所述第二N型半导体层上形成所述第二栅极绝缘层；
在所述第二栅极绝缘层上形成与所述P型半导体层交叠的第一栅电极，并且在所述第二栅极绝缘层上形成与所述第二N型半导体层交叠的第二栅电极；
在所述第一栅电极和所述第二栅电极上形成层间电介质；
形成穿过所述层间电介质并且露出所述P型半导体层的第一接触孔和第二接触孔，并且形成露出所述第二N型半导体层的第三接触孔和第四接触孔；以及
在所述层间电介质上形成通过所述第一接触孔连接至所述P型半导体层的第一源电极、通过所述第二接触孔连接至所述P型半导体层的第一漏电极、通过所述第三接触孔连接至所述第二N型半导体层的第二源电极、以及通过所述第四接触孔连接至所述第二N型半导体层的第二漏电极。
9.根据权利要求8所述的方法，其中，当所述第一N型半导体层的阈值电压是VthN1并且施加至所述第一漏电极的漏极电压是DV时，所述第一N型半导体层的阈值电压满足
10.根据权利要求8所述的方法，其中，所述P型半导体层的厚度比所述第一N型半导体层的厚度薄。
11.根据权利要求8所述的方法，其中，所述第一N型半导体层和所述第二N型半导体层中的每一个是N型氧化物半导体层，并且所述P型半导体层是P型氧化物半导体层。
12.根据权利要求11所述的方法，其中，所述P型半导体层包括Cu2O。
13.一种有机发光显示装置，包括：
连接至扫描线和数据线的像素，
其中，
所述像素包括有机发光二极管、第一薄膜晶体管和第二薄膜晶体管，
其中，所述第一薄膜晶体管包括第一N型半导体层和布置在所述第一N型半导体层上的P型半导体层，并且
所述第二薄膜晶体管包括第二N型半导体层。
14.根据权利要求13所述的有机发光显示装置，其中，当所述第一N型半导体层的阈值电压是VthN1并且源极电压是DV时，所述第一N型半导体层的阈值电压满足
15.根据权利要求13所述的有机发光显示装置，其中，所述第一薄膜晶体管还包括：
在所述P型半导体层上的第一栅电极；
在所述第一栅电极与所述P型半导体层之间的栅极绝缘层；
连接至所述P型半导体层的第一侧的第一源电极；以及
连接至所述P型半导体层的第二侧的第一漏电极。
16.根据权利要求15所述的有机发光显示装置，其中，
所述第一源电极和所述第二源电极中的每一个包括：与所述P型半导体层接触并且具有P型半导体特性的第一源电极层；以及布置在所述第一源电极层上的第二源电极层，并且
所述第一漏电极和所述第二漏电极中的每一个包括：与所述P型半导体层接触并且具有P型半导体特性的第一漏电极层；以及布置在所述第一漏电极层上的第二漏电极层。
17.根据权利要求16所述的有机发光显示装置，其中，所述P型半导体层、所述第一源电极层和所述第一漏电极层包括相同的材料。
18.根据权利要求13所述的有机发光显示装置，其中，所述P型半导体层的厚度比所述第一N型半导体层的厚度薄。
19.根据权利要求13所述的有机发光显示装置，其中，所述第一N型半导体层和所述第二N型半导体层中的每一个是N型氧化物半导体层，并且所述P型半导体层是P型氧化物半导体层。
20.根据权利要求19所述的有机发光显示装置，其中，所述P型半导体层包括Cu2O。
CN201711475746.8A 2016-12-30 2017-12-29 薄膜晶体管及其制造方法以及包括其的有机发光显示装置 Active CN108269760B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160184043A KR102603300B1 (ko) 2016-12-30 2016-12-30 박막 트랜지스터, 그의 제조방법, 및 그를 포함하는 유기발광 표시장치
KR10-2016-0184043 2016-12-30

Publications (2)

Publication Number Publication Date
CN108269760A true CN108269760A (zh) 2018-07-10
CN108269760B CN108269760B (zh) 2021-11-12

Family

ID=62711185

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711475746.8A Active CN108269760B (zh) 2016-12-30 2017-12-29 薄膜晶体管及其制造方法以及包括其的有机发光显示装置

Country Status (3)

Country Link
US (1) US10553727B2 (zh)
KR (1) KR102603300B1 (zh)
CN (1) CN108269760B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110112074A (zh) * 2019-05-08 2019-08-09 深圳市华星光电半导体显示技术有限公司 氧化物薄膜晶体管器件及其制造方法
WO2020062230A1 (zh) * 2018-09-30 2020-04-02 深圳市柔宇科技有限公司 阵列基板栅极驱动电路、薄膜晶体管及显示装置
CN111584639A (zh) * 2020-05-09 2020-08-25 深圳市华星光电半导体显示技术有限公司 薄膜晶体管基板及薄膜晶体管基板的制备方法
CN113130512A (zh) * 2019-12-31 2021-07-16 乐金显示有限公司 显示装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7116539B2 (ja) * 2017-11-27 2022-08-10 株式会社ジャパンディスプレイ 表示装置
KR102494680B1 (ko) * 2018-08-06 2023-01-31 엘지디스플레이 주식회사 박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 표시장치
KR102468510B1 (ko) * 2018-08-06 2022-11-17 엘지디스플레이 주식회사 박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 표시장치
KR102565412B1 (ko) * 2018-08-28 2023-08-10 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102265038B1 (ko) * 2018-12-12 2021-06-16 한양대학교 산학협력단 P형 반도체층, p형 멀티레벨 소자, 및 p형 멀티레벨 소자의 제조방법
US11177449B2 (en) 2018-12-12 2021-11-16 Industry-University Cooperation Foundation Hanyang University P-type semiconductor layer, P-type multilevel element, and manufacturing method for the element
KR102537351B1 (ko) * 2018-12-26 2023-05-25 엘지디스플레이 주식회사 인버터 및 이를 포함하는 표시장치
US20220199947A1 (en) * 2019-03-25 2022-06-23 Sharp Kabushiki Kaisha Display device and method for manufacturing same
KR20210081749A (ko) * 2019-12-24 2021-07-02 엘지디스플레이 주식회사 서로 다른 타입의 박막 트랜지스터들을 포함하는 표시장치 및 그 제조방법
KR20220005180A (ko) 2020-07-06 2022-01-13 엘지디스플레이 주식회사 표시 장치
JP7500383B2 (ja) 2020-10-09 2024-06-17 株式会社東芝 太陽電池、多接合型太陽電池、太陽電池モジュール及び太陽光発電システム
KR20220112333A (ko) * 2021-02-03 2022-08-11 삼성디스플레이 주식회사 트랜지스터 및 이를 포함하는 표시 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1667688A (zh) * 2004-03-12 2005-09-14 精工爱普生株式会社 电源电路、用其的驱动器ic、液晶显示装置及电子设备
JP3859915B2 (ja) * 1998-11-16 2006-12-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN101369587A (zh) * 2007-08-17 2009-02-18 株式会社半导体能源研究所 显示装置
CN101427296A (zh) * 2006-09-05 2009-05-06 佳能株式会社 有机发光显示设备
CN101527318A (zh) * 2008-03-07 2009-09-09 三星电子株式会社 晶体管及其制造方法
CN102184968A (zh) * 2011-04-29 2011-09-14 华南理工大学 具有单栅双沟道结构的薄膜晶体管及其制造方法
US20160013212A1 (en) * 2013-12-27 2016-01-14 Boe Technology Group Co., Ltd. Complementary thin film transistor drive back-plate and manufacturing method thereof, display panel

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284592A (ja) 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
KR102196949B1 (ko) * 2013-03-29 2020-12-30 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
KR102132181B1 (ko) * 2013-12-31 2020-07-10 엘지디스플레이 주식회사 유기 발광 디스플레이 장치와 이의 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3859915B2 (ja) * 1998-11-16 2006-12-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN1667688A (zh) * 2004-03-12 2005-09-14 精工爱普生株式会社 电源电路、用其的驱动器ic、液晶显示装置及电子设备
CN101427296A (zh) * 2006-09-05 2009-05-06 佳能株式会社 有机发光显示设备
CN101369587A (zh) * 2007-08-17 2009-02-18 株式会社半导体能源研究所 显示装置
CN101527318A (zh) * 2008-03-07 2009-09-09 三星电子株式会社 晶体管及其制造方法
CN102184968A (zh) * 2011-04-29 2011-09-14 华南理工大学 具有单栅双沟道结构的薄膜晶体管及其制造方法
US20160013212A1 (en) * 2013-12-27 2016-01-14 Boe Technology Group Co., Ltd. Complementary thin film transistor drive back-plate and manufacturing method thereof, display panel

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020062230A1 (zh) * 2018-09-30 2020-04-02 深圳市柔宇科技有限公司 阵列基板栅极驱动电路、薄膜晶体管及显示装置
CN110112074A (zh) * 2019-05-08 2019-08-09 深圳市华星光电半导体显示技术有限公司 氧化物薄膜晶体管器件及其制造方法
CN113130512A (zh) * 2019-12-31 2021-07-16 乐金显示有限公司 显示装置
US11973089B2 (en) 2019-12-31 2024-04-30 Lg Display Co., Ltd. Display apparatus
CN113130512B (zh) * 2019-12-31 2024-05-17 乐金显示有限公司 显示装置
CN111584639A (zh) * 2020-05-09 2020-08-25 深圳市华星光电半导体显示技术有限公司 薄膜晶体管基板及薄膜晶体管基板的制备方法

Also Published As

Publication number Publication date
KR20180078837A (ko) 2018-07-10
KR102603300B1 (ko) 2023-11-15
US10553727B2 (en) 2020-02-04
US20180190824A1 (en) 2018-07-05
CN108269760B (zh) 2021-11-12

Similar Documents

Publication Publication Date Title
CN108269760A (zh) 薄膜晶体管及其制造方法以及包括其的有机发光显示装置
TWI667796B (zh) 薄膜電晶體、包含該薄膜電晶體的閘極驅動器、及包含該閘極驅動器的顯示裝置
CN109390410B (zh) 薄膜晶体管及包括薄膜晶体管的显示装置
KR101545460B1 (ko) 반도체 장치 및 그 생산 방법
TWI630716B (zh) 發光裝置及其製造方法
CN108550553A (zh) 一种薄膜晶体管及制作方法、显示装置
CN108172595A (zh) 薄膜晶体管基底
EP3644364A1 (en) Display device
CN109119440A (zh) Oled背板及其制作方法
TWI751765B (zh) 薄膜電晶體、包含該薄膜電晶體的閘極驅動器及包含該薄膜電晶體的顯示裝置
US20220173247A1 (en) Semiconductor device
EP3276664B1 (en) Thin film transistor device, method for manufacturing the same, and display device including the same
CN108269852A (zh) 薄膜晶体管及其制造方法和包括该薄膜晶体管的显示装置
WO2020059027A1 (ja) 表示装置
KR102114967B1 (ko) 박막 트랜지스터, 및 그를 포함한 표시장치
TWI802478B (zh) 主動元件基板
US20240224594A1 (en) Thin Film Transistor Substrate and Display Apparatus Comprising the Same
US20240215341A1 (en) Display panel, display device, and method for manufacturing display device
US11239371B2 (en) Thin-film transistor including source-drain electrodes connected to a semiconducting film and extending through a semiconductor auxiliary film
US20240224658A1 (en) Display Apparatus
CN118281008A (zh) 薄膜晶体管基板和包括该薄膜晶体管基板的显示设备
JP2023035913A (ja) 酸化物半導体を含むディスプレイ装置
CN118284133A (zh) 显示设备
JP2024096036A (ja) 表示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant