KR20220112333A - 트랜지스터 및 이를 포함하는 표시 장치 - Google Patents

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KR20220112333A
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최태영
조승환
손병택
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삼성디스플레이 주식회사
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Abstract

트랜지스터는 제1 단부 영역, 제1 단부 영역과 인접한 중간 영역 및 중간 영역에 의해 제1 단부 영역과 이격되는 제2 단부 영역을 포함하는 액티브층, 액티브층 상에 배치되고, 제1 단부 영역과 중첩하며, 제1 단부 영역과 제1 콘택홀에 의해 연결되는 제1 전극, 액티브층 상에 배치되고, 중간 영역과 중첩하며, 게이트 신호가 인가되는 상부 게이트 전극 및 액티브층 아래에 배치되고, 제1 단부 영역의 적어도 일부 및 중간 영역과 중첩하며, 게이트 신호가 인가되는 하부 게이트 전극을 포함한다.

Description

트랜지스터 및 이를 포함하는 표시 장치{TRANSISTOR AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 트랜지스터 및 이를 포함하는 표시 장치에 관한 것으로서, 보다 상세하게는 저항이 감소된 트랜지스터 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 복수의 트랜지스터들 및 상기 트랜지스터들과 연결되는 배선들을 포함할 수 있다. 상기 트랜지스터들 및 상기 배선들에 흐르는 전류들의 저항이 증가할수록 상기 표시 장치를 구동 효율이 감소할 수 있다. 이에 따라, 상기 트랜지스터들 및 상기 배선들을 효율적으로 구동하기 위해 상기 트랜지스터들 및 상기 배선들의 저항을 낮추기 위한 연구가 진행되고 있다.
예를 들어, 상기 트랜지스터의 액티브층의 양 단부에 불순물이 균일하게 도핑되지 못함에 따라 상기 액티브층의 저항이 증가할 수 있다. 따라서, 상기 불순물이 균일하게 도핑되지 못하는 부분에서 전류가 효율적으로 흐를 수 있도록 하여 상기 표시 장치의 구동 효율을 증가시키기 위한 연구가 진행되고 있다.
또한, 고해상도의 영상을 표시하기 위해 상기 트랜지스터를 소형화하는 다양한 연구가 진행되고 있다.
본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 저항이 감소된 트랜지스터 및 이를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예들에 따른 트랜지스터는 제1 단부 영역, 상기 제1 단부 영역과 인접한 중간 영역 및 상기 중간 영역에 의해 상기 제1 단부 영역과 이격되는 제2 단부 영역을 포함하는 액티브층, 상기 액티브층 상에 배치되고, 상기 제1 단부 영역과 중첩하며, 상기 제1 단부 영역과 제1 콘택홀에 의해 연결되는 제1 전극, 상기 액티브층 상에 배치되고, 상기 중간 영역과 중첩하며, 상기 제1 전극과 동일한 층에 배치되고, 게이트 신호가 인가되는 상부 게이트 전극 및 상기 액티브층 아래에 배치되고, 상기 제1 콘택홀 및 상기 중간 영역과 중첩하며, 상기 게이트 신호가 인가되는 하부 게이트 전극을 포함할 수 있다.
실시예들에 있어서, 상기 제1 단부 영역은 상기 중간 영역에 인접한 제1 영역 및 상기 제1 영역에 의해 상기 중간 영역과 이격되는 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 전극과 중첩하고, 상기 제1 영역은 상기 제1 전극과 중첩하지 않으며, 상기 제1 영역은 붕소 이온을 포함할 수 있다.
실시예들에 있어서, 상기 제1 전극은 상기 제2 영역과 상기 제1 콘택홀에 의해 연결될 수 있다.
실시예들에 있어서, 상기 액티브층은 산화물계 반도체 물질을 포함할 수 있다.
실시예들에 있어서, 상기 액티브층은 실리콘계 반도체 물질을 포함할 수 있다.
실시예들에 있어서, 상기 액티브층 상에 배치되고, 상기 제2 단부 영역과 중첩하며, 상기 제2 단부 영역과 제2 콘택홀에 의해 연결되는 제2 전극을 더 포함할 수 있다.
실시예들에 있어서, 상기 제2 전극은 상기 상부 게이트 전극과 동일한 층에 배치될 수 있다.
실시예들에 있어서, 상기 하부 게이트 전극은 상기 제2 단부 영역의 적어도 일부와도 중첩할 수 있다.
실시예들에 있어서, 상기 제2 단부 영역은 상기 중간 영역에 인접한 제1 영역 및 상기 제1 영역에 의해 상기 중간 영역과 이격되는 제2 영역을 포함하고, 상기 제1 영역은 붕소 이온을 포함할 수 있다.
실시예들에 있어서, 상기 제2 전극은 상기 제2 영역과 상기 제2 콘택홀에 의해 연결될 수 있다.
실시예들에 있어서, 상기 제2 전극은 상기 상부 게이트 전극 상에 배치될 수 있다.
상기한 본 발명의 목적을 실현하기 위한 실시예들에 따른 트랜지스터는 제1 영역, 제2 영역 및 상기 제2 영역에 의해 상기 제1 영역과 이격되는 제3 영역을 포함하는 액티브층, 상기 액티브층 아래에 배치되고, 상기 제1 영역의 적어도 일부 및 상기 제2 영역과 중첩하는 하부 게이트 전극 및 상기 액티브층 상에 배치되고, 상기 제1 영역 및 상기 제2 영역과 중첩하며, 상기 제1 영역과 콘택홀에 의해 연결되는 전극을 포함할 수 있다.
실시예들에 있어서, 상기 제3 영역은 붕소 이온을 포함할 수 있다.
실시예들에 있어서, 상기 액티브층은 산화물계 반도체 물질을 포함할 수 있다.
실시예들에 있어서, 상기 액티브층은 실리콘계 반도체 물질을 포함할 수 있다.
실시예들에 있어서, 상기 하부 게이트 전극은 상기 제2 영역 및 상기 콘택홀과 중첩할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 실시예들에 따른 표시 장치는 기판, 상기 기판 상에 배치되고, 제1 단부 영역, 상기 제1 단부 영역과 인접한 중간 영역 및 상기 중간 영역에 의해 상기 제1 단부 영역과 이격되는 제2 단부 영역을 포함하는 제1 액티브층, 상기 제1 액티브층 상에 배치되고, 상기 제1 단부 영역과 중첩하며, 상기 제1 단부 영역과 제1 콘택홀에 의해 연결되는 제1 전극, 상기 제1 액티브층 상에 배치되고, 상기 중간 영역과 중첩하며, 게이트 신호가 인가되는 상부 게이트 전극 및 상기 기판과 상기 제1 액티브층 사이에 배치되고, 상기 제1 단부 영역의 적어도 일부 및 상기 중간 영역과 중첩하며, 상기 게이트 신호가 인가되는 하부 게이트 전극을 포함할 수 있다.
실시예들에 있어서, 상기 기판과 상기 제1 액티브층 사이에 배치되는 제2 액티브층을 더 포함할 수 있다.
실시예들에 있어서, 상기 제1 액티브층은 산화물계 반도체 물질을 포함하고, 상기 제2 액티브층은 실리콘계 반도체 물질을 포함할 수 있다.
실시예들에 있어서, 상기 제2 액티브층은 발광 소자와 연결될 수 있다.
실시예들에 있어서, 상기 제1 단부 영역은 상기 중간 영역에 인접한 제1 영역 및 상기 제1 영역에 의해 상기 중간 영역과 이격되는 제2 영역을 포함하고, 상기 제1 영역은 붕소 이온을 포함할 수 있다.
실시예들에 있어서, 상기 제1 전극은 상기 제2 영역과 상기 제1 콘택홀에 의해 연결될 수 있다.
실시예들에 있어서, 상기 상부 게이트 전극 및 상기 제1 전극은 동일한 층에 배치될 수 있다.
실시예들에 있어서, 상기 액티브층 상에 배치되고, 상기 제2 단부 영역과 중첩하며, 상기 제2 단부 영역과 제2 콘택홀에 의해 연결되는 제2 전극을 더 포함할 수 있다.
실시예들에 있어서, 상기 제2 전극은 상기 상부 게이트 전극과 동일한 층에 배치될 수 있다.
실시예들에 있어서, 상기 하부 게이트 전극은 상기 제2 단부 영역과도 중첩할 수 있다.
실시예들에 있어서, 상기 제2 단부 영역은 상기 중간 영역에 인접한 제1 영역 및 상기 제1 영역에 의해 상기 중간 영역과 이격되는 제2 영역을 포함하고, 상기 제2 영역은 붕소 이온을 포함할 수 있다.
실시예들에 있어서, 상기 제2 전극은 상기 제2 영역과 상기 제2 콘택홀에 의해 연결될 수 있다.
실시예들에 있어서, 상기 제2 전극은 상기 상부 게이트 전극 상에 배치될 수 있다.
본 발명의 실시예들에 따른 트랜지스터는 하부 게이트 전극, 상기 하부 게이트 전극 상에 배치되는 액티브층 및 상기 액티브층 상에 배치되고 콘택홀에 의해 상기 액티브층과 연결되는 전극을 포함할 수 있다. 상기 전극에 의해 상기 전극과 상기 액티브층이 연결되는 영역에 불순물(예를 들어, 붕소 이온)이 도핑되지 못할 수 있다.
다만, 상기 하부 게이트 전극이 상기 불순물이 도핑되지 못하는 영역과 중첩하도록 배치될 수 있다. 상기 하부 게이트 전극에 전류가 인가되는 경우, 상기 불순물이 도핑되지 못하는 영역에 전자 농도를 증가시킬 수 있다. 이에 따라, 상기 불순물이 도핑되지 못하는 영역에도 전류가 원활하게 흐를 수 있다.
또는, 본 발명의 실시예들에 따른 트랜지스터에 있어서, 상기 불순물이 도핑되지 못하는 영역이 상기 액티브층의 채널 역할을 수행할 수 있다. 이에 따라, 상기 트랜지스터는 기존에 비해 짧은 채널 영역을 포함할 수 있고, 상기 트랜지스터는 기존에 비해 소형화될 수 있다. 즉, 상기 소형화된 트랜지스터를 포함하는 표시 장치는 고해상도의 영상을 표시할 수 있다.
다만, 본 발명의 효과는 상기 효과로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 2a 및 도 2b는 도 1의 표시 장치에 포함된 화소의 실시예들을 나타내는 평면도들이다.
도 3은 도 1의 I-I' 라인을 따라 절취한 실시예들을 나타내는 단면도이다.
도 4는 도 1의 I-I' 라인을 따라 절취한 실시예들을 나타내는 단면도이다.
도 5는 도 1의 I-I' 라인을 따라 절취한 실시예들을 나타내는 단면도이다.
도 6은 도 1의 I-I' 라인을 따라 절취한 실시예들을 나타내는 단면도이다.
도 7은 도 1의 I-I' 라인을 따라 절취한 실시예들을 나타내는 단면도이다.
도 8은 도 1의 I-I' 라인을 따라 절취한 실시예들을 나타내는 단면도이다.
도 9 내지 도 12는 도 1의 I-I' 라인을 따라 절취한 실시예들을 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(DP), 데이터 구동부(DDV), 게이트 구동부(GDV) 및 타이밍 제어부(CON)를 포함할 수 있다.
실시예들에 있어서, 상기 표시 패널(DP)은 일체로 형성될 수 있다. 또는, 실시예들에 있어서, 상기 표시 패널(DP)은 복수의 서브 표시 패널들을 포함할 수 있다.
상기 표시 패널(DP)은 복수의 화소들(P)을 포함할 수 있다. 상기 복수의 화소들(P)은 각각 발광 소자들과 연결될 수 있다. 상기 표시 패널(DP)은 상기 발광 소자들을 통해 영상을 표시할 수 있다. 예를 들어, 상기 발광 소자들은 유기 발광 다이오드(organic light emitting diode; OLED), 퀀텀-닷 유기 발광 다이오드(quantum-dot organic light emitting diode; QDOLED), 퀀텀-닷 나노 발광 다이오드(quantum-dot nano light emitting diode; QNED) 중에서 어느 하나를 포함할 수 있다. 또는, 상기 표시 장치는 액정 표시 장치를 포함할 수 있다.
상기 타이밍 제어부(CON)는 외부로부터 제공되는 제어 신호(CTRL) 및 입력 영상 데이터(IDAT)에 기초하여 게이트 제어 신호(GCTRL), 데이터 제어 신호(DCTRL) 및 출력 영상 데이터(ODAT)를 생성할 수 있다. 예를 들어, 상기 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있다. 예를 들어, 상기 입력 영상 데이터(IDAT)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함하는 RGB 데이터일 수 있다. 또는, 상기 입력 영상 데이터(IDAT)는 마젠타섹 영상 데이터, 시안색 영상 데이터, 황색 영상 데이터를 포함할 수도 있다.
상기 게이트 구동부(GDV)는 상기 타이밍 제어부(CON)로부터 제공되는 상기 게이트 제어 신호(GCTRL)에 기초하여 게이트 신호들을 생성할 수 있다. 예를 들어, 상기 게이트 제어 신호(GCTRL)는 수직 개시 신호, 클록 신호 등을 포함할 수 있다.
상기 게이트 구동부(GDV)는 상기 표시 패널(DP)과 전기적으로 연결되며, 상기 게이트 신호들을 순차적으로 출력할 수 있다. 상기 화소들 각각은 상기 게이트 신호들 각각의 제어에 따라 데이터 전압을 제공받을 수 있다.
상기 데이터 구동부(DDV)는 상기 타이밍 제어부(CON)로부터 제공되는 상기 데이터 제어 신호(DCTRL) 및 상기 출력 영상 데이터(ODAT)에 기초하여 상기 데이터 전압을 생성할 수 있다. 예를 들어, 상기 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호, 로드 신호 등을 포함할 수 있다.
상기 데이터 구동부(DDV)는 상기 표시 패널(DP)과 전기적으로 연결되며, 복수의 데이터 전압들을 생성할 수 있다. 상기 화소들 각각은 상기 데이터 전압들 각각에 상응하는 휘도에 대한 신호를 상기 발광 구조물로 전달할 수 있다.
도 2a 및 도 2b는 도 1의 표시 장치에 포함된 화소의 실시예들을 나타내는 평면도들이다.
도 1 및 도 2a를 참조하면, 상기 화소들(P) 각각은 제1 게이트 전극(GE1), 액티브층(ACT), 제2 게이트 전극(GE2), 제1 상부 전극(UE1) 및 제2 상부 전극(UE2)을 포함할 수 있다.
상기 제1 게이트 전극(GE1)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제1 게이트 전극(GE1)은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.
상기 액티브층(ACT)은 상기 제1 게이트 전극(GE1) 상에 배치될 수 있다. 상기 액티브층(ACT)은 상기 제1 게이트 전극(GE1)과 중첩할 수 있다. 실시예들에 있어서, 상기 액티브층(ACT)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 액티브층(ACT)은 산화물계 반도체 물질 또는 실리콘계 반도체 물질을 포함할 수 있다.
상기 제2 게이트 전극(GE2)이 상기 액티브층(ACT) 상에 배치될 수 있다. 상기 제2 게이트 전극(GE2)은 상기 액티브층(ACT)과 중첩할 수 있다. 상기 제2 게이트 전극(GE2)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제2 게이트 전극(GE2)은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.
상기 제1 상부 전극(UE1)이 상기 액티브층(ACT) 상에 배치될 수 있다. 실시예들에 있어서, 상기 제1 상부 전극(UE1)은 상기 제2 게이트 전극(GE2)과 동일한 층에 배치될 수도 있고, 상기 제2 게이트 전극(GE2)보다 높은 층에 배치될 수도 있다. 상기 제1 상부 전극(UE1)은 상기 액티브층(ACT)과 중첩할 수 있다. 상기 제1 상부 전극(UE1)은 상기 액티브층(ACT)과 콘택홀에 의해 연결될 수 있다. 실시예들에 있어서, 상기 제1 상부 전극(UE1)은 상기 액티브층(ACT)의 일부 영역(a)과 중첩할 수 있다.
실시예들에 있어서, 상기 제1 상부 전극(UE1)은 상기 액티브층(ACT)에 이온이 도핑될 때 마스크 역할을 수행할 수 있다. 예를 들어, 상기 제1 상부 전극(UE1)에 의해 상기 액티브층(ACT)의 상기 일부 영역(a)에 이온이 도핑되지 않을 수 있다. 따라서, 상기 액티브층(ACT)의 상기 일부 영역(a)에는 전류가 원활하게 흐르지 못할 수 있다.
다만, 본 발명의 실시예들에 따른 표시 장치는 상기 제1 게이트 전극(GE1)이 상기 액티브층(ACT)의 하부에서 상기 액티브층(ACT)의 상기 일부 영역(a)까지 중첩하도록 배치됨으로써, 상기 액티브층(ACT)의 상기 일부 영역(a)의 전자 농도를 증가시킬 수 있다. 이에 대해서는 후술하는 도면들(도 3 내지 도 7)을 참조하여 상세히 설명하기로 한다.
상기 제2 상부 전극(UE2)이 상기 액티브층(ACT) 상에 배치될 수 있다. 실시예들에 있어서, 상기 제2 상부 전극(UE2)은 상기 제2 게이트 전극(GE2)과 동일한 층에 배치될 수도 있고, 상기 제2 게이트 전극(GE2)보다 높은 층에 배치될 수도 있다. 상기 제2 상부 전극(UE2)은 상기 액티브층(ACT)과 중첩할 수 있다. 상기 제2 상부 전극(UE2)은 상기 액티브층(ACT)과 콘택홀에 의해 연결될 수 있다. 실시예들에 있어서, 상기 제2 상부 전극(UE2)은 상기 액티브층(ACT)의 일부 영역(e)과 중첩할 수 있다.
도 1 및 도 2b를 참조하면, 도 2b는 도 2a에서 제2 게이트 전극(GE2)이 제외된 것을 제외하면 도 2a와 실질적으로 동일할 수 있다. 실시예들에 있어서, 상기 제1 상부 전극(UE1)은 상기 액티브층(ACT)에 이온을 도핑할 때 마스크 역할을 수행할 수 있다. 이에 따라, 제1 영역(x) 및 제2 영역(y)에는 이온이 도핑되지 못할 수 있다.
실시예들에 있어서, 상기 제2 영역(y)은 이온이 도핑되지 않아 채널 역할을 수행할 수 있고, 상기 제1 영역(x)은 콘택홀이 형성되는 과정에서 전자의 농도가 증가하여 소스 역할을 수행할 수 있다. 또한, 상기 액티브층(ACT)과 상기 제1 상부 전극(UE1) 및 상기 제2 상부 전극(UE2)과 중첩하지 않는 영역은 이온이 도핑될 수 있다. 이에 따라, 제3 영역(z)이 드레인 역할을 수행할 수 있다. 이에 대해서는 후술하는 도면들(도 8 내지 도 12)을 참조하여 상세히 설명하기로 한다. 도 3은 도 1의 I-I' 라인을 따라 절취한 실시예들을 나타내는 단면도이다.
도 1, 도 2a 및 도 3을 참조하면, 상기 표시 장치는 기판(SUB), 버퍼층(BUF), 하부 게이트 전극(GL), 제1 게이트 절연층(GI1), 제1 액티브층(ACT1), 제2 게이트 절연층(GI2), 제1 전극(ME1), 제2 전극(ME2), 상부 게이트 전극(GU), 제1 층간 절연층(ILD1), 제1 연결 전극(CE1), 제1 비아 절연층(VIA1), 화소 정의막(PDL) 및 발광 소자(ED)를 포함할 수 있다. 상기 발광 소자(ED)는 제1 화소 전극(PE1), 중간층(EL) 및 제2 화소 전극(PE2)을 포함할 수 있다. 상기 하부 게이트 전극(GL), 상기 제1 액티브층(ACT1), 상기 제1 전극(ME1), 상기 제2 전극(ME2) 및 상기 상부 게이트 전극(GU)은 제1 트랜지스터(TFT1)를 구성할 수 있다.
상기 기판(SUB)은 유리, 석영, 플라스틱 등을 포함할 수 있다. 실시예들에 있어서, 상기 기판(SUB)은 플라스틱을 포함할 수 있고, 이에 따라 상기 표시 장치는 플렉서블한 특성을 가질 수 있다. 이 경우, 상기 기판(SUB)은 적어도 하나의 유기 필름층 및 적어도 하나의 배리어층이 번갈아 가며 적층된 구조를 가질 수 있다. 예를 들면, 상기 유기 필름층은 폴리이미드와 같은 유기 물질을 사용하여 형성될 수 있고, 상기 배리어층은 무기 물질을 사용하여 형성될 수 있다.
상기 버퍼층(BUF)은 상기 기판(SUB) 상에 배치될 수 있다. 상기 버퍼층(BUF)은 상기 기판(SUB)으로부터 금속 원자들이나 불순물들이 상기 하부 게이트 전극(GL), 상기 제1 액티브층(ACT1) 등으로 확산되는 현상을 방지할 수 있다. 또한, 상기 버퍼층(BUF)은 상기 하부 게이트 전극(GL)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절할 수 있고, 상기 액티브층(ACT1)이 균일하게 형성될 수 있다.
상기 하부 게이트 전극(GL)은 상기 버퍼층(BUF) 상에 배치될 수 있다. 상기 하부 게이트 전극(GL)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 하부 게이트 전극(GL)은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들어, 상기 하부 게이트 전극(GL)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 상기 하부 게이트 전극(GL)에는 상기 제1 액티브층(ACT1)을 활성화하기 위한 게이트 신호가 인가될 수 있다.
상기 제1 게이트 절연층(GI1)은 상기 버퍼층(BUF) 상에서 상기 하부 게이트 전극(GL)을 덮으며 배치될 수 있다. 상기 제1 게이트 절연층(GI1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiNxOy) 등을 포함할 수 있다. 상기 제1 게이트 절연층(GI1)은 평탄한 상면을 갖도록 배치될 수 있다. 다만, 실시예들에 있어서, 상기 제1 게이트 절연층(GI1)은 상기 하부 게이트 전극(GL)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수도 있다. 이는 이하에서 서술하는 절연층 등에 동일하게 적용될 수 있다.
상기 제1 액티브층(ACT1)은 상기 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 상기 제1 액티브층(ACT1)은 제1 단부 영역(f), 중간 영역(g) 및 제2 단부 영역(h)을 포함할 수 있다. 상기 제2 단부 영역(h)은 상기 중간 영역(g)에 의해 상기 제1 단부 영역(f)과 이격될 수 있다. 상기 제1 단부 영역(f)은 상기 중간 영역(g)과 인접한 제1 영역(b)을 포함할 수 있다. 또한, 상기 제1 단부 영역(f)은 상기 제1 영역(b)에 의해 상기 중간 영역(g)과 이격되는 제2 영역(a)을 더 포함할 수 있다. 상기 제2 단부 영역(h)은 상기 중간 영역(g)과 인접한 제1 영역(d)을 포함할 수 있다. 상기 제2 단부 영역(h)은 상기 제1 영역(d)에 의해 상기 중간 영역(g)과 이격되는 제2 영역(e)을 더 포함할 수 있다.
실시예들에 있어서, 상기 제1 액티브층(ACT1)은 산화물계 반도체 물질을 포함할 수 있다. 예를 들어, 상기 산화물계 반도체 물질은 아연 산화물(ZnOx), 주석 산화물(SnOx), 인듐 산화물(InOx), 인듐-아연 산화물(Indium Zinc Oxide; IZO), 인듐-갈륨 산화물(Indium Gallium Oxide; IGO), 아연-주석 산화물(ZnSnxOy) 및 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide; IGZO) 중에서 선택된 적어도 하나를 포함할 수 있다.
또는, 실시예들에 있어서, 상기 제1 액티브층(ACT1)은 실리콘계 반도체 물질을 포함할 수 있다. 예를 들어, 상기 실리콘계 반도체 물질은 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다.
상기 제2 게이트 절연층(GI2)은 상기 제1 게이트 절연층(GI1) 상에서 상기 제1 액티브층(ACT1)을 덮으며 배치될 수 있다. 상기 제2 게이트 절연층(GI2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiNxOy) 등을 포함할 수 있다.
상기 제1 전극(ME1)은 상기 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 상기 제1 전극(ME1)에는 다양한 신호가 인가될 수 있다. 예를 들어, 상기 제1 전극(ME1)에는 고전원 전압, 데이터 전압, 초기화 전압 등이 인가될 수 있다.
실시예들에 있어서, 상기 제1 전극(EM1)은 상기 제2 영역(a)과 중첩할 수 있다. 상기 제1 전극(EM1)은 상기 제1 액티브층(ACT1)에 불순물을 도핑할 때 마스킹 역할을 할 수 있다. 예를 들어, 상기 제1 액티브층(ACT1)에 붕소 이온(boron)이 도핑될 때, 상기 제1 전극(EM1)은 상기 제2 영역(a)을 마스킹 할 수 있다. 이에 따라, 상기 제1 액티브층(ACT1)의 제2 영역(a)에는 붕소 이온이 도핑되지 못할 수 있다.
상기 제1 단부 영역(f)이 붕소 이온으로 도핑될 경우, 상기 제1 단부 영역(f)의 저항이 낮아질 수 있다. 상기 제1 액티브층(ACT1)의 상기 제1 단부 영역(f)은 전체적으로 붕소 이온으로 도핑되는 것이 바람직하다. 다만, 상기 제2 영역(a)은 상기 제1 전극(ME1)에 의해 붕소 이온이 도핑되지 못하고, 이로 인해 상기 제2 영역(a)은 저항이 높은 문제가 발생할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 상기 하부 게이트 전극(GL)이 상기 제1 단부 영역(f)과 중첩함에 따라 상기 제2 영역(a)의 저항을 낮출 수 있다. 상기 하부 게이트 전극(GL)에 신호가 인가될 때, 채널 역할을 하는 상기 중간 영역(g)이 활성화될 수 있다. 상기 하부 게이트 전극(GL)에 신호가 인가될 때, 상기 제1 액티브층(ACT1)이 영향을 받는 것과 같은 원리로 상기 제2 영역(a)도 상기 하부 게이트 전극(GL)에 신호가 인가될 때 영향을 받을 수 있다. 이에 따라, 상기 제2 영역(a)에 전자 농도가 상승하여 전류가 효율적으로 흐를 수 있다. 실시예들에 있어서, 상기 하부 게이트 전극(GL)은 상기 제1 단부 영역(f)의 제2 영역(a)의 적어도 일부와 중첩할 수 있다. 상기 하부 게이트 전극(GL)은 상기 제2 단부 영역(h)의 제2 영역(e)의 적어도 일부와 중첩할 수 있다.
상기 상부 게이트 전극(GU)이 상기 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 상기 상부 게이트 전극(GU)은 상기 제1 액티브층(ACT1)의 상기 중간 영역(g)과 중첩할 수 있다. 상기 상부 게이트 전극(GU)은 상기 하부 게이트 전극(GL)과 함께 상기 제1 액티브층(ACT1)을 활성화하는 역할을 수행할 수 있다. 실시예들에 있어서, 상기 상부 게이트 전극(GU)은 상기 제1 액티브층(ACT1)의 상기 중간 영역(g)에 붕소 이온이 도핑되는 것을 마스킹할 수 있다. 따라서, 상기 중간 영역(g)에는 붕소 이온이 도핑되지 않을 수 있다. 따라서, 상기 중간 영역(g)이 채널 역할을 수행하는 채널 영역일 수 있다.
상기 상부 게이트 전극(GU)은 상기 하부 게이트 전극(GL)과 같은 물질을 포함할 수 있다. 즉, 상기 상부 게이트 전극(GU)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 상부 게이트 전극(GU)은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 실시예들에 있어서, 상기 상부 게이트 전극(GU) 및 상기 하부 게이트 전극(GL)에는 동일한 신호가 인가될 수 있다.
상기 제2 전극(ME2)은 상기 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 실시예들에 있어서, 상기 제2 전극(ME2)은 상기 제1 액티브층(ACT1)의 상기 제2 영역(e)과 중첩할 수 있다. 이로 인해, 상기 제2 전극(ME2)에 의해 상기 제1 액티브층(ACT1)의 상기 제2 영역(e)에 붕소 이온이 도핑되지 못할 수 있다. 이때, 상기 제2 영역(e)에 붕소 이온이 도핑되지 않아 상기 제2 단부 영역(h)에 신호가 원활하게 흐르지 못할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 상기 하부 게이트 전극(GL)이 상기 제2 단부 영역(h)과 중첩함에 따라 상기 제2 영역(e)의 저항을 낮출 수 있다. 즉, 상기 하부 게이트 전극(GL)에 신호가 인가될 때, 상기 제2 영역(e)이 영향을 받아 상기 제2 영역(e)에 전자 농도가 상승하여 전류가 효율적으로 흐를 수 있다.
실시예들에 있어서, 상기 제1 전극(ME1)은 상기 제1 단부 영역(f)의 상기 제2 영역(a)과 콘택홀에 의해 연결되고, 상기 제2 전극(ME2)은 상기 제2 단부 영역(h)의 상기 제2 영역(e)과 콘택홀에 의해 연결될 수 있다. 이에 따라, 상기 제1 전극(ME1)에 인가되는 신호는 상기 제1 액티브층(ACT1)을 통해 상기 제2 전극(ME)으로 흐를 수 있다. 이 때, 상기 제1 전극(ME1) 및 상기 제2 전극(ME2)에 의해 불순물(예를 들어, 붕소 이온)이 도핑되지 못한 상기 제1 단부 영역(f)의 제2 영역(a)과 제2 단부 영역(h)의 제2 영역(e)은 상기 하부 게이트 전극(GL)에 의해 전자 농도가 상승하여 전류가 효율적으로 흐를 수 있다.
상기 제1 층간 절연층(ILD1)은 상기 제1 전극(ME1), 상기 상부 게이트 전극(GU) 및 상기 제2 전극(ME2)을 덮으며 상기 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 상기 제1 층간 절연층(ILD1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들어, 상기 제1 층간 절연층(ILD1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiNxOy) 등을 포함할 수 있다.
상기 제1 연결 전극(CE1)이 상기 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 실시예들에 있어서, 상기 제1 연결 전극(CE1)은 콘택홀에 의해 상기 제2 전극(ME2)과 연결될 수 있다. 이를 통해, 상기 제1 전극(ME1)에 인가되는 신호가 상기 제1 연결 전극(CE1)에 전달될 수 있다. 상기 제1 연결 전극(CE1)은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.
상기 제1 비아 절연층(VIA1)이 상기 제1 연결 전극(ME1)을 덮으며 상기 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 실시예들에 있어서, 상기 제1 비아 절연층(VIA1)은 상기 발광 소자(ED)가 배치되기 위한 평탄화 공정을 거칠 수 있다. 이에 따라, 상기 제1 비아 절연층(VIA1)은 평탄한 상면을 가질 수 있다. 상기 제1 비아 절연층(VIA1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 또는, 상기 제1 비아 절연층(VIA1)은 폴리이미드(PI) 등과 같은 유기 절연 물질로 형성될 수 있다.
상기 화소 정의막(PDL)이 상기 제1 비아 절연층(VIA1) 상에 배치될 수 있다. 상기 화소 정의막(PDL)은 상기 발광 소자(ED)가 배치되는 개구를 포함할 수 있다. 실시예들에 있어서, 상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 상기 화소 정의막(PDL)은 폴리이미드(PI), 헥사메틸다이실록산(hexamethyldisiloxane) 등과 같은 유기 절연 물질을 포함할 수 있다.
상기 제1 화소 전극(PE1)은 상기 제1 비아 절연층(VIA1) 상에서 상기 화소 정의막(PDL)의 개구에 배치될 수 있다. 상기 제1 화소 전극(PE1)은 콘택홀에 의해 상기 제1 연결 전극(CE1)과 연결될 수 있다. 실시예들에 있어서, 상기 제1 화소 전극(PE1)은 애노드 전극일 수 있다. 상기 제1 화소 전극(PE1)은 금속, 합금, 투명 도전성 산화물 등과 같은 도전성 물질로 형성될 수 있다. 예를 들면, 상기 도전성 물질은 은(Ag), 인듐-주석 산화물(ITO) 등을 포함할 수 있다.
상기 중간층(EL)이 상기 제1 화소 전극(PE1) 상에 배치될 수 있다. 실시예들에 있어서, 상기 중간층(EL)은 유기 발광 물질을 포함할 수 있다. 이 경우, 상기 유기 발광 물질은 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 또는, 실시예들에 있어서, 상기 중간층(EL)은 무기 발광 물질(예를 들어, 질산 갈륨 등)을 포함할 수 있다. 상기 중간층(EL)은 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)으로부터 신호를 받아 발광하는 발광층일 수 있다.
상기 제2 화소 전극(PE2)은 상기 화소 정의막(PDL) 및 상기 중간층(EL) 상에 배치될 수 있다. 상기 제2 화소 전극(PE2)은 금속, 합금, 투명 도전성 산화물 등과 같은 도전성 물질로 형성될 수 있다. 실시예들에 있어서, 상기 제2 화소 전극(PE2)은 캐소드 전극일 수 있다. 다만, 이에 제한되지 않는다. 예를 들어, 상기 제1 화소 전극(PE1)이 캐소드 전극일 경우, 상기 제2 화소 전극(PE2)은 애노드 전극일 수 있다. 또한, 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)은 상기 제1 비아 절연층(VIA1) 상에서 상기 중간층(EL)의 양 측부에 연결될 수도 있다.
도 4는 도 1의 I-I' 라인을 따라 절취한 실시예들을 나타내는 단면도이다. 도 4는 제2 연결 전극(CE2) 및 제2 비아 절연층(VIA2)이 배치되는 것을 제외하면 도 3과 실질적으로 동일할 수 있다. 이에 따라, 중복되는 구성에 대한 설명은 생략하기로 한다.
도 1, 도 2a 및 도 4를 참조하면, 상기 표시 장치는 기판(SUB), 버퍼층(BUF), 하부 게이트 전극(GL), 제1 게이트 절연층(GI1), 제1 액티브층(ACT1), 제2 게이트 절연층(GI2), 제1 전극(ME1), 제2 전극(ME2), 상부 게이트 전극(GU), 제1 층간 절연층(ILD1), 제1 연결 전극(CE1), 제1 비아 절연층(VIA1), 제2 연결 전극(CE2), 제2 비아 절연층(VIA2), 화소 정의막(PDL) 및 발광 소자(ED)를 포함할 수 있다. 상기 발광 소자(ED)는 제1 화소 전극(PE1), 중간층(EL) 및 제2 화소 전극(PE2)을 포함할 수 있다.
상기 제2 연결 전극(CE2)은 상기 제1 비아 절연층(VIA1) 상에 배치될 수 있다. 상기 제2 연결 전극(CE2)은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 상기 제2 연결 전극(CE2)은 콘택홀에 의해 상기 제1 연결 전극(CE1)에 연결될 수 있다. 상기 제2 연결 전극(CE2)이 배치됨에 따라, 상기 표시 장치는 신호를 다양한 경로로 상기 발광 소자(ED)에 전달할 수 있다. 즉, 상기 표시 장치는 상기 제1 연결 전극(CE1) 및 상기 제2 연결 전극(CE2) 각각과 동일한 층에 다양한 전극들을 더 포함할 수 있고, 상기 전극들은 다른 배선들과 연결되어 신호를 전달할 수 있다. 이를 통해, 상기 표시 장치는 상기 전극들 및 상기 배선들이 동일한 층에 배치되어 넓은 면적을 차지하는 문제를 해소할 수 있다. 즉, 상기 전극들 및 상기 배선들을 별도의 층에 배치하여 신호들을 전달함으로써, 상기 표시 장치의 비표시 영역을 줄일 수 있고, 이를 통해, 상기 표시 장치의 표시 영역을 넓게 확보할 수 있다.
상기 제2 비아 절연층(VIA2)은 상기 제2 연결 전극(CE2)을 덮으며 상기 제1 비아 절연층(VIA1) 상에 배치될 수 있다. 상기 제2 비아 절연층(VIA2)은 상기 제1 비아 절연층(VIA1)과 동일한 물질을 포함할 수 있다.
도 5는 도 1의 I-I' 라인을 따라 절취한 실시예들을 나타내는 단면도이다.
도 2a 및 도 5를 참조하면, 상기 표시 장치는 기판(SUB), 버퍼층(BUF), 하부 게이트 전극(GL), 제1 게이트 절연층(GI1), 제1 액티브층(ACT1), 제2 게이트 절연층(GI2), 제1 전극(ME1), 상부 게이트 전극(GU), 제1 층간 절연층(ILD1), 제3 연결 전극(CE3), 제1 비아 절연층(VIA1), 화소 정의막(PDL) 및 발광 소자(ED)를 포함할 수 있다. 상기 발광 소자(ED)는 제1 화소 전극(PE1), 중간층(EL) 및 제2 화소 전극(PE2)을 포함할 수 있다.
상기 기판(SUB)은 유리, 석영, 플라스틱 등을 포함할 수 있다. 실시예들에 있어서, 상기 기판(SUB)은 플라스틱을 포함할 수 있고, 이에 따라 상기 표시 장치는 플렉서블한 특성을 가질 수 있다.
상기 버퍼층(BUF)은 상기 기판(SUB) 상에 배치될 수 있다. 상기 버퍼층(BUF)은 상기 기판(SUB)으로부터 금속 원자들이나 불순물들이 상기 하부 게이트 전극(GL), 상기 제1 액티브층(ACT1) 등으로 확산되는 현상을 방지할 수 있다.
상기 하부 게이트 전극(GL)은 상기 버퍼층(BUF) 상에 배치될 수 있다. 상기 하부 게이트 전극(GL)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 하부 게이트 전극(GL)은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.
상기 제1 게이트 절연층(GI1)은 상기 하부 게이트 전극(GL)을 덮으며 상기 버퍼층(BUF) 상에 배치될 수 있다. 상기 제1 게이트 절연층(GI1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiNxOy) 등을 포함할 수 있다.
상기 제1 액티브층(ACT1)은 상기 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 상기 제1 액티브층(ACT1)은 제1 단부 영역(f), 중간 영역(g) 및 제2 단부 영역(h)을 포함할 수 있다. 상기 제1 단부 영역(f)은 상기 제1 영역(b)에 의해 상기 중간 영역(g)과 이격되는 제2 영역(a)을 더 포함할 수 있다. 상기 제2 단부 영역(h)은 상기 중간 영역(g)과 인접한 제1 영역(d)을 포함할 수 있다. 상기 제2 단부 영역(h)은 상기 제1 영역(d)에 의해 상기 중간 영역(g)과 이격되는 제2 영역(e)을 더 포함할 수 있다.
실시예들에 있어서, 상기 제1 액티브층(ACT1)은 산화물계 반도체 물질을 포함할 수 있다. 또는, 실시예들에 있어서, 상기 제1 액티브층(ACT1)은 실리콘계 반도체 물질을 포함할 수 있다. 예를 들어, 상기 실리콘계 반도체 물질은 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다.
상기 제2 게이트 절연층(GI2)은 상기 제1 액티브층(ACT1)을 덮으며 상기 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 상기 제1 게이트 절연층(GI1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiNxOy) 등을 포함할 수 있다.
상기 제1 전극(ME1)은 상기 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 상기 제1 전극(ME1)에는 다양한 신호가 인가될 수 있다. 예를 들어, 상기 제1 전극(ME1)에는 고전원 전압, 데이터 전압, 초기화 전압 등이 인가될 수 있다.
실시예들에 있어서, 상기 제1 전극(EM1)은 상기 제2 영역(a)과 중첩할 수 있다. 상기 제1 전극(EM1)은 상기 제1 액티브층(ACT1)에 불순물을 도핑할 때 마스킹 역할을 할 수 있다. 예를 들어, 상기 제1 액티브층(ACT1)에 붕소 이온(boron)이 도핑될 때, 상기 제1 전극(EM1)은 상기 제2 영역(a)을 마스킹 할 수 있다. 이에 따라, 상기 제1 액티브층(ACT1)의 제2 영역(a)에는 붕소 이온이 도핑되지 못할 수 있다.
상기 제1 단부 영역(f)이 붕소 이온으로 도핑될 경우, 상기 제1 단부 영역(f)의 저항이 낮아질 수 있다. 상기 제1 액티브층(ACT1)의 상기 제1 단부 영역(f)은 전체적으로 붕소 이온으로 도핑되는 것이 바람직하다. 다만, 상기 제2 영역(a)은 상기 제1 전극(ME1)에 의해 붕소 이온이 도핑되지 못하고, 이로 인해 상기 제2 영역(a)에는 저항이 높은 문제가 발생할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 상기 하부 게이트 전극(GL)이 상기 제1 단부 영역(f)과 중첩함에 따라 상기 제2 영역(a)의 저항을 낮출 수 있다. 상기 하부 게이트 전극(GL)에 신호가 인가될 때, 채널 역할을 하는 상기 중간 영역(g)이 활성화될 수 있다. 상기 하부 게이트 전극(GL)에 신호가 인가될 때, 상기 제1 액티브층(ACT1)이 영향을 받는 것과 같은 원리로 상기 제2 영역(a)도 상기 하부 게이트 전극(GL)에 신호가 인가될 때 영향을 받을 수 있다. 이에 따라, 상기 제2 영역(a)에 전자 농도가 상승하여 전류가 효율적으로 흐를 수 있다.
상기 상부 게이트 전극(GU)이 상기 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 상기 상부 게이트 전극(GU)은 상기 제1 액티브층(ACT1)의 상기 중간 영역(g)과 중첩할 수 있다. 상기 상부 게이트 전극(GU)은 상기 하부 게이트 전극(GL)과 함께 상기 제1 액티브층(ACT1)을 활성화하는 역할을 수행할 수 있다. 실시예들에 있어서, 상기 상부 게이트 전극(GU)은 상기 제1 액티브층(ACT1)의 상기 중간 영역(g)에 붕소 이온이 도핑되는 것을 마스킹할 수 있다. 따라서, 상기 중간 영역(g)에는 붕소 이온이 도핑되지 않을 수 있다.
상기 상부 게이트 전극(GU)은 상기 하부 게이트 전극(GL)과 같은 물질을 포함할 수 있다. 즉, 상기 상부 게이트 전극(GU)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 상부 게이트 전극(GU)은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.
상기 제2 게이트 절연층(GI2)과 상기 제1 비아 절연층(VIA1) 사이에서 상기 제1 액티브층(ACT1)의 상기 제2 단부 영역(h)과 중첩하는 부분에는 전극이 배치되지 않을 수 있다. 이에 따라, 상기 제2 단부 영역(h)에는 붕소 이온이 전체적으로 도핑될 수 있다. 이 경우, 상기 제2 단부 영역(h)의 저항이 낮아질 수 있다. 따라서, 상기 제2 단부 영역(h)의 전자 농도를 높이기 위해 상기 하부 게이트 전극(GL)이 상기 제2 단부 영역(h)과 중첩하도록 배치되지 않아도 된다.
실시예들에 있어서, 상기 제1 전극(ME1)은 상기 제1 단부 영역(f)의 상기 제2 영역(a)과 콘택홀에 의해 연결될 수 있다. 이에 따라, 상기 제1 전극(ME1)에 인가되는 신호는 상기 제1 액티브층(ACT1)을 통해 흐를 수 있다. 이 때, 상기 제1 전극(ME1)에 의해 불순물(예를 들어, 붕소 이온)이 도핑되지 못한 상기 제1 단부 영역(f)의 상기 제2 영역(a)에는 상기 하부 게이트 전극(GL)에 의해 전자 농도가 상승하여 전류가 효율적으로 흐를 수 있다.
상기 제1 층간 절연층(ILD1)은 상기 제1 전극(ME1) 및 상기 상부 게이트 전극(GU)을 덮으며 상기 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 상기 제1 층간 절연층(ILD1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
상기 제3 연결 전극(CE3)이 상기 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 실시예들에 있어서, 상기 제3 연결 전극(CE3)은 콘택홀에 의해 상기 제1 액티브층(ACT1)과 연결될 수 있다. 이를 통해, 상기 제1 전극(ME1)에 인가되는 신호가 상기 제3 연결 전극(CE3)에 전달될 수 있다. 상기 제3 연결 전극(CE3)은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.
상기 제1 비아 절연층(VIA1)이 상기 제3 연결 전극(CE3)을 덮으며 상기 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 실시예들에 있어서, 상기 제1 비아 절연층(VIA1)은 상기 발광 소자(ED)가 배치되기 위한 평탄화 공정을 거칠 수 있다. 이에 따라, 상기 제1 비아 절연층(VIA1)은 평탄한 상면을 가질 수 있다. 상기 제1 비아 절연층(VIA1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 또는, 상기 제1 비아 절연층(VIA1)은 폴리이미드(PI) 등과 같은 유기 절연 물질로 형성될 수 있다.
상기 화소 정의막(PDL)이 상기 제1 비아 절연층(VIA1) 상에 배치될 수 있다. 상기 화소 정의막(PDL)은 상기 발광 소자(ED)가 배치되는 개구를 포함할 수 있다. 실시예들에 있어서, 상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 상기 화소 정의막(PDL)은 폴리이미드(PI), 헥사메틸다이실록산(hexamethyldisiloxane) 등과 같은 유기 절연 물질을 포함할 수 있다.
상기 제1 화소 전극(PE1)은 상기 제1 비아 절연층(VIA1) 상에서 상기 화소 정의막(PDL)의 개구에 배치될 수 있다. 상기 제1 화소 전극(PE1)은 콘택홀에 의해 상기 제3 연결 전극(CE3)과 연결될 수 있다. 실시예들에 있어서, 상기 제1 화소 전극(PE1)은 애노드 전극일 수 있다. 상기 제1 화소 전극(PE1)은 금속, 합금, 투명 도전성 산화물 등과 같은 도전성 물질로 형성될 수 있다. 예를 들면, 상기 도전성 물질은 은(Ag), 인듐-주석 산화물(ITO) 등을 포함할 수 있다.
상기 중간층(EL)이 상기 제1 화소 전극(PE1) 상에 배치될 수 있다. 실시예들에 있어서, 상기 중간층(EL)은 유기 발광 물질을 포함할 수 있다. 이 경우, 상기 유기 발광 물질은 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 또는, 실시예들에 있어서, 상기 중간층(EL)은 무기 발광 물질(예를 들어, 질산 갈륨 등)을 포함할 수 있다. 상기 중간층(EL)은 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)으로부터 신호를 받아 발광하는 발광층일 수 있다.
상기 제2 화소 전극(PE2)은 상기 화소 정의막(PDL) 및 상기 중간층(EL) 상에 배치될 수 있다. 상기 제2 화소 전극(PE2)은 금속, 합금, 투명 도전성 산화물 등과 같은 도전성 물질로 형성될 수 있다. 실시예들에 있어서, 상기 제2 화소 전극(PE2)은 캐소드 전극일 수 있다. 다만, 이에 제한되지 않는다. 예를 들어, 상기 제1 화소 전극(PE1)이 캐소드 전극일 경우, 상기 제2 화소 전극(PE2)은 애노드 전극일 수 있다. 또한, 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)은 상기 제1 비아 절연층(VIA1) 상에서 상기 중간층(EL)의 양 측부에 연결될 수도 있다.
도 6은 도 1의 I-I' 라인을 따라 절취한 실시예들을 나타내는 단면도이다. 도 6은 제3 게이트 절연층(GI3), 제2 층간 절연층(ILD2), 제2 액티브층(ACT2), 게이트 전극(GE) 및 제4 내지 제6 연결 전극들(CE4, CE5, CE6)이 추가된 것을 제외하면 도 4와 실질적으로 동일할 수 있다. 이에 따라 중복되는 구성에 대한 설명은 생략하기로 한다.
도 1, 도 2a 및 도 6을 참조하면, 상기 제2 액티브층(ACT2)은 상기 버퍼층(BUF) 상에 배치될 수 있다. 실시예들에 있어서, 상기 제2 액티브층(ACT2)은 실리콘계 반도체 물질을 포함할 수 있다. 이 경우, 상기 제1 액티브층(ACT1)은 산화물계 반도체 물질을 포함할 수 있다.
상기 제3 게이트 절연층(GI3)이 상기 제2 액티브층(ACT2)을 덮으며 상기 버퍼층(BUF) 상에 배치될 수 있다. 상기 제3 게이트 절연층(GI3)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 무기 절연 물질은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등을 포함할 수 있다.
상기 게이트 전극(GE)이 상기 제3 게이트 절연층(GI3) 상에 배치될 수 있다. 상기 게이트 전극(GE)은 상기 제2 액티브층(ACT2)과 중첩할 수 있다. 상기 제2 층간 절연층(ILD2)은 상기 게이트 전극(GE)을 덮으며 상기 제3 게이트 절연층(GI3) 상에 배치될 수 있다. 이에 따라, 도 3의 버퍼층(BUF) 상에 배치되던 구성들은 상기 제2 층간 절연층(ILD2) 상에 배치될 수 있다.
상기 제4 연결 전극(CE4) 및 상기 제5 연결 전극(CE5)이 상기 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 상기 제4 연결 전극(CE4)은 상기 제2 액티브층(ACT2)과 콘택홀에 의해 연결될 수 있다. 상기 제5 연결 전극(CE5)은 상기 제2 액티브층(ACT2)과 콘택홀에 의해 연결될 수 있다. 상기 제4 연결 전극(CE4) 및 상기 제5 연결 전극(CE5)은 도전성 물질을 포함할 수 있다.
상기 제6 연결 전극(CE6)은 상기 제1 비아 절연층(VIA1) 상에 배치될 수 있다. 상기 제6 연결 전극(CE6)은 콘택홀에 의해 상기 제5 연결 전극(CE5)과 연결될 수 있다. 또한, 상기 제6 연결 전극(CE6)은 콘택홀에 의해 상기 발광 소자(ED)와 연결될 수 있다.
이와 같이, 상기 표시 장치는 산화물계 반도체 물질을 포함하는 상기 제1 액티브층(ACT1)에 의해 높은 전자 이동도를 확보할 수 있고, 동시에 실리콘계 반도체 물질을 포함하는 상기 제2 액티브층(ACT2)에 의해 누설 전류를 감소시킬 수 있다.
도 7은 도 1의 I-I' 라인을 따라 절취한 실시예들을 나타내는 단면도이다. 도 7은 제3 게이트 절연층(GI3), 제2 층간 절연층(ILD2), 제2 액티브층(ACT2), 게이트 전극(GE) 및 제4 내지 제6 연결 전극들(CE4, CE5, CE6)이 추가된 것을 제외하면 도 5와 실질적으로 동일할 수 있다. 이에 따라 중복되는 구성에 대한 설명은 생략하기로 한다.
도 1, 도 2a, 및 도 7을 참조하면, 상기 제2 액티브층(ACT2)은 상기 버퍼층(BUF) 상에 배치될 수 있다. 실시예들에 있어서, 상기 제2 액티브층(ACT2)은 실리콘계 반도체 물질을 포함할 수 있다. 이 경우, 상기 제1 액티브층(ACT1)은 산화물계 반도체 물질을 포함할 수 있다.
상기 제3 게이트 절연층(GI3)이 상기 제2 액티브층(ACT2)을 덮으며 상기 버퍼층(BUF) 상에 배치될 수 있다. 상기 제3 게이트 절연층(GI3)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 무기 절연 물질은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등을 포함할 수 있다.
상기 게이트 전극(GE)이 상기 제3 게이트 절연층(GI3) 상에 배치될 수 있다. 상기 게이트 전극(GE)은 상기 제2 액티브층(ACT2)과 중첩할 수 있다. 상기 제2 층간 절연층(ILD2)은 상기 게이트 전극(GE)을 덮으며 상기 제3 게이트 절연층(GI3) 상에 배치될 수 있다. 이에 따라, 도 3의 버퍼층(BUF) 상에 배치되던 구성은 상기 제2 층간 절연층(ILD2) 상에 배치될 수 있다.
상기 제4 연결 전극(CE4) 및 상기 제5 연결 전극(CE5)이 상기 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 상기 제4 연결 전극(CE4)은 상기 제2 액티브층(ACT2)과 콘택홀에 의해 연결될 수 있다. 상기 제5 연결 전극(CE5)은 상기 제2 액티브층(ACT2)과 콘택홀에 의해 연결될 수 있다. 상기 제4 연결 전극(CE4) 및 상기 제5 연결 전극(CE5)은 도전성 물질을 포함할 수 있다.
상기 제6 연결 전극(CE6)은 상기 제1 비아 절연층(VIA1) 상에 배치될 수 있다. 상기 제6 연결 전극(CE6)은 콘택홀에 의해 상기 제5 연결 전극(CE5)과 연결될 수 있다. 또한, 상기 제6 연결 전극(CE6)은 콘택홀에 의해 상기 발광 소자(ED)와 연결될 수 있다.
이와 같이, 상기 표시 장치는 산화물계 반도체 물질을 포함하는 상기 제1 액티브층(ACT1)에 의해 높은 전자 이동도를 확보할 수 있고, 동시에 실리콘계 반도체 물질을 포함하는 상기 제2 액티브층(ACT2)에 의해 누설 전류를 감소시킬 수 있다.
도 8은 도 1의 I-I' 라인을 따라 절취한 실시예들을 나타내는 단면도이다.
도 1, 도 2b 및 도 8을 참조하면, 상기 표시 장치는 기판(SUB), 버퍼층(BUF), 하부 게이트 전극(GL), 제1 게이트 절연층(GI1), 제1 액티브층(ACT1), 제2 게이트 절연층(GI2), 제1 전극(ME1), 제2 전극(ME2), 제1 층간 절연층(ILD1), 제1 연결 전극(CE1), 제1 비아 절연층(VIA1), 화소 정의막(PDL) 및 발광 소자(ED)를 포함할 수 있다. 상기 발광 소자(ED)는 제1 화소 전극(PE1), 중간층(EL) 및 제2 화소 전극(PE2)을 포함할 수 있다.
상기 기판(SUB)은 유리, 석영, 플라스틱 등을 포함할 수 있다. 실시예들에 있어서, 상기 기판(SUB)은 플라스틱을 포함할 수 있고, 이에 따라 상기 표시 장치는 플렉서블한 특성을 가질 수 있다. 이 경우, 상기 기판(SUB)은 적어도 하나의 유기 필름층 및 적어도 하나의 배리어층이 번갈아 가며 적층된 구조를 가질 수 있다. 예를 들면, 상기 유기 필름층은 폴리이미드와 같은 유기 물질을 사용하여 형성될 수 있고, 상기 배리어층은 무기 물질을 사용하여 형성될 수 있다.
상기 버퍼층(BUF)은 상기 기판(SUB) 상에 배치될 수 있다. 상기 버퍼층(BUF)은 상기 기판(SUB)으로부터 금속 원자들이나 불순물들이 상기 하부 게이트 전극(GL), 상기 제1 액티브층(ACT1) 등으로 확산되는 현상을 방지할 수 있다. 또한, 상기 버퍼층(BUF)은 상기 하부 게이트 전극(GL)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절할 수 있고, 상기 액티브층(ACT1)이 균일하게 형성될 수 있다.
상기 하부 게이트 전극(GL)은 상기 버퍼층(BUF) 상에 배치될 수 있다. 상기 하부 게이트 전극(GL)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 하부 게이트 전극(GL)은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들어, 상기 하부 게이트 전극(GL)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 상기 하부 게이트 전극(GL)에는 상기 제1 액티브층(ACT1)을 활성화하기 위한 게이트 신호가 인가될 수 있다.
상기 제1 게이트 절연층(GI1)은 상기 하부 게이트 전극(GL) 상에서 상기 하부 게이트 전극(GL)을 덮으며 상기 버퍼층(BUF) 상에 배치될 수 있다. 상기 제1 게이트 절연층(GI1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiNxOy) 등을 포함할 수 있다. 상기 제1 게이트 절연층(GI1)은 평탄한 상면을 갖도록 배치될 수 있다. 다만, 실시예들에 있어서, 상기 제1 게이트 절연층(GI1)은 상기 하부 게이트 전극(GL)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수도 있다. 이는, 이하에서 서술하는 절연층 등에 동일하게 적용될 수 있다.
상기 제1 액티브층(ACT1)은 상기 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 상기 제1 액티브층(ACT1)은 제1 영역(x), 제2 영역(y) 및 제3 영역(z)을 포함할 수 있다. 상기 제3 영역(z)은 상기 제2 영역(y)에 의해 상기 제1 영역(x)과 이격될 수 있다.
실시예들에 있어서, 상기 제1 액티브층(ACT1)은 산화물계 반도체 물질을 포함할 수 있다. 예를 들어, 상기 산화물계 반도체 물질은 아연 산화물(ZnOx), 주석 산화물(SnOx), 인듐 산화물(InOx), 인듐-아연 산화물(Indium Zinc Oxide; IZO), 인듐-갈륨 산화물(Indium Gallium Oxide; IGO), 아연-주석 산화물(ZnSnxOy) 및 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide; IGZO) 중에서 선택된 적어도 하나를 포함할 수 있다.
또는, 실시예들에 있어서, 상기 제1 액티브층(ACT1)은 실리콘계 반도체 물질을 포함할 수 있다. 예를 들어, 상기 실리콘계 반도체 물질은 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다.
상기 제2 게이트 절연층(GI2)은 상기 상기 제1 액티브층(ACT1) 상에서 상기 제1 액티브층(ACT1)을 덮으며 상기 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 상기 제1 게이트 절연층(GI1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiNxOy) 등을 포함할 수 있다.
상기 제1 전극(ME1)은 상기 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 상기 제1 전극(ME1)에는 다양한 신호가 인가될 수 있다. 예를 들어, 상기 제1 전극(ME1)에는 고전원 전압, 데이터 전압, 초기화 전압 등이 인가될 수 있다.
실시예들에 있어서, 상기 제1 전극(EM1)은 상기 제1 영역(x) 및 상기 제2 영역(y)과 중첩할 수 있다. 상기 제1 전극(EM1)은 상기 제1 액티브층(ACT1)에 불순물을 도핑할 때 마스킹 역할을 할 수 있다. 예를 들어, 상기 제1 액티브층(ACT1)에 붕소 이온(boron)이 도핑될 때, 상기 제1 전극(EM1)은 상기 제1 영역(x) 및 상기 제2 영역(y)을 마스킹 할 수 있다. 이에 따라, 상기 제1 영역(x) 및 상기 제2 영역(y)에는 붕소 이온이 도핑되지 못할 수 있다.
실시예들에 있어서, 상기 붕소 이온이 도핑되지 못한 상기 제2 영역(y)은 상기 제1 액티브층(ACT1)의 채널 영역일 수 있다. 이 경우, 상기 채널 영역은 기존 트랜지스터 구조에서의 채널 영역보다 짧을 수 있다. 또한, 상기 붕소 이온이 도핑되지 못한 상기 제1 영역(x)은 소스 영역 또는 드레인 영역일 수 있다. 예를 들어, 상기 제1 영역(x)은 상기 제1 전극(ME1)과 연결되기 위해 콘택홀이 형성되는 과정에서 전자 농도가 증가할 수 있다. 또는, 다른 예에서, 상기 제1 영역(x)은 상기 제1 전극(ME1)과 연결되기 위해 콘택홀이 형성되는 과정에서 캐리어 농도가 증가할 수 있다. 따라서, 상기 제1 영역(x)은 상기 제1 액티브층(ACT1)의 소스 또는 드레인 영역일 수 있다.
이와 같이, 상기 제1 전극(ME1)에 의해 상기 제1 액티브층(ACT1)에 채널 영역 및 소스 영역(또는, 드레인 영역)이 형성될 수 있다. 이 경우, 상부 게이트 전극이 배치되지 않을 수 있다. 또한, 제1 액티브층(ACT1)은 기존 트랜지스터의 액티브층보다 짧아질 수 있기 때문에 트랜지스터의 소형화를 도모할 수 있다. 이에 따라, 고해상도의 영상을 표시할 수 있다.
상기 제1 영역(x)이 붕소 이온으로 도핑될 경우, 상기 제1 영역(x)의 저항이 낮아질 수 있다. 따라서, 제1 영역(x)은 전체적으로 붕소 이온으로 도핑되는 것이 바람직하다. 다만, 상기 제1 영역(x)은 상기 제1 전극(ME1)에 의해 붕소 이온이 도핑되지 못하고, 이로 인해 상기 제1 영역(x)에는 저항이 높은 문제가 발생할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 상기 하부 게이트 전극(GL)이 상기 제1 영역(x)과 중첩함에 따라 상기 제1 영역(x)의 저항을 낮출 수 있다. 상기 하부 게이트 전극(GL)에 신호가 인가될 때, 채널 역할을 하는 상기 제2 영역(y)이 활성화될 수 있다. 상기 하부 게이트 전극(GL)에 신호가 인가될 때, 상기 제1 액티브층(ACT1)이 영향을 받는 것과 같은 원리로 상기 제1 영역(x)도 상기 하부 게이트 전극(GL)에 신호가 인가될 때 영향을 받을 수 있다. 이에 따라, 상기 제1 영역(x)에 전자 농도가 상승하여 전류가 효율적으로 흐를 수 있다.
상기 제2 전극(ME2)은 상기 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 실시예들에 있어서, 상기 제2 전극(ME2)은 상기 제1 액티브층(ACT1)의 상기 제3 영역(z)과 중첩할 수 있다. 상기 제2 전극(ME2)에 의해 제3 영역(z)에 붕소 이온이 도핑되지 못할 수 있다. 이때, 상기 제3 영역(z)에 붕소 이온이 도핑되지 않아 상기 제3 영역(z)에 전류가 원활하게 흐르지 못할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 상기 하부 게이트 전극(GL)이 상기 제3 영역(z)과 중첩함에 따라 상기 제3 영역(z)의 저항을 낮출 수 있다. 즉, 상기 하부 게이트 전극(GL)에 신호가 인가될 때, 상기 제3 영역(z)이 영향을 받아 상기 제3 영역(z)에 전자 농도가 상승하여 전류가 효율적으로 흐를 수 있다.
상기 제1 층간 절연층(ILD1)은 상기 제1 전극(ME1) 및 상기 제2 전극(ME2)을 덮으며 상기 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 상기 제1 층간 절연층(ILD1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들어, 상기 제1 층간 절연층(ILD1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiNxOy) 등을 포함할 수 있다.
상기 제1 연결 전극(CE1)이 상기 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 실시예들에 있어서, 상기 제1 연결 전극(CE1)은 콘택홀에 의해 상기 제2 전극(ME2)과 연결될 수 있다. 이를 통해, 상기 제1 전극(ME1)에 인가되는 신호가 상기 제1 연결 전극(CE1)에 전달될 수 있다. 상기 제1 연결 전극(CE1)은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.
상기 제1 비아 절연층(VIA1)이 상기 제1 연결 전극(ME1)을 덮으며 상기 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 실시예들에 있어서, 상기 제1 비아 절연층(VIA1)은 상기 발광 소자(ED)가 배치되기 위한 평탄화 공정을 거칠 수 있다. 이에 따라, 상기 제1 비아 절연층(VIA1)은 평탄한 상면을 가질 수 있다. 상기 제1 비아 절연층(VIA1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 또는, 상기 제1 비아 절연층(VIA1)은 폴리이미드(PI) 등과 같은 유기 절연 물질로 형성될 수 있다.
상기 화소 정의막(PDL)이 상기 제1 비아 절연층(VIA1) 상에 배치될 수 있다. 상기 화소 정의막(PDL)은 상기 발광 소자(ED)가 배치되는 개구를 포함할 수 있다. 실시예들에 있어서, 상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 상기 화소 정의막(PDL)은 폴리이미드(PI), 헥사메틸다이실록산(hexamethyldisiloxane) 등과 같은 유기 절연 물질을 포함할 수 있다.
상기 제1 화소 전극(PE1)은 상기 제1 비아 절연층(VIA1) 상에서 상기 화소 정의막(PDL)의 개구에 배치될 수 있다. 상기 제1 화소 전극(PE1)은 콘택홀에 의해 상기 제1 연결 전극(CE1)과 연결될 수 있다. 실시예들에 있어서, 상기 제1 화소 전극(PE1)은 애노드 전극일 수 있다. 상기 제1 화소 전극(PE1)은 금속, 합금, 투명 도전성 산화물 등과 같은 도전성 물질로 형성될 수 있다. 예를 들면, 상기 도전성 물질은 은(Ag), 인듐-주석 산화물(ITO) 등을 포함할 수 있다.
상기 중간층(EL)이 상기 제1 화소 전극(PE1) 상에 배치될 수 있다. 실시예들에 있어서, 상기 중간층(EL)은 유기 발광 물질을 포함할 수 있다. 이 경우, 상기 유기 발광 물질은 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 또는, 실시예들에 있어서, 상기 중간층(EL)은 무기 발광 물질(예를 들어, 질산 갈륨 등)을 포함할 수 있다. 상기 중간층(EL)은 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)으로부터 신호를 받아 발광하는 발광층일 수 있다.
상기 제2 화소 전극(PE2)은 상기 화소 정의막(PDL) 및 상기 중간층(EL) 상에 배치될 수 있다. 상기 제2 화소 전극(PE2)은 금속, 합금, 투명 도전성 산화물 등과 같은 도전성 물질로 형성될 수 있다. 실시예들에 있어서, 상기 제2 화소 전극(PE2)은 캐소드 전극일 수 있다. 다만, 이에 제한되지 않는다. 예를 들어, 상기 제1 화소 전극(PE1)이 캐소드 전극일 경우, 상기 제2 화소 전극(PE2)은 애노드 전극일 수 있다. 또한, 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)은 상기 제1 비아 절연층(VIA1) 상에서 상기 중간층(EL)의 양 측부에 연결될 수도 있다.
도 9 내지 도 12는 도 1의 I-I' 라인을 따라 절취한 실시예들을 나타내는 단면도들이다. 도 9 내지 도 12 각각은 제1 액티브층(ACT1)을 포함하는 트랜지스터가 도 8의 소형화된 트랜지스터 구조로 변경된 것을 제외하면 도 4 내지 도 7과 실질적으로 동일할 수 있다. 이에 따라, 중복되는 구성에 대한 설명은 생략하기로 한다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 트랜지스터 및 이를 포함하는 표시 장치에 적용될 수 있다. 예를 들어, 상기 표시 장치는 스마트폰, 태블릿, 노트북, 모니터, TV 등을 포함할 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
ACT1: 제1 액티브층 ACT2: 제2 액티브층
f: 제1 단부 영역 g, c: 중간 영역
h: 제2 단부 영역 a: 제1 단부 영역의 제2 영역
b: 제1 단부 영역의 제1 영역 d: 제1 단부 영역의 제2 영역
e: 제1 단부 영역의 제1 영역 x, y, z: 제1 내지 3 영역
ME1: 제1 전극 ME2: 제2 전극
CE1, CE2, CE3, CE4, CE5, CE6: 제1 내지 제6 연결 전극
GL: 하부 게이트 전극 GU: 상부 게이트 전극

Claims (29)

  1. 제1 단부 영역, 상기 제1 단부 영역과 인접한 중간 영역 및 상기 중간 영역에 의해 상기 제1 단부 영역과 이격되는 제2 단부 영역을 포함하는 액티브층;
    상기 액티브층 상에 배치되고, 상기 제1 단부 영역과 중첩하며, 상기 제1 단부 영역과 제1 콘택홀에 의해 연결되는 제1 전극;
    상기 액티브층 상에 배치되고, 상기 중간 영역과 중첩하며, 상기 제1 전극과 동일한 층에 배치되고, 게이트 신호가 인가되는 상부 게이트 전극; 및
    상기 액티브층 아래에 배치되고, 상기 제1 콘택홀 및 상기 중간 영역과 중첩하며, 상기 게이트 신호가 인가되는 하부 게이트 전극을 포함하는 트랜지스터
  2. 제1 항에 있어서, 상기 제1 단부 영역은 상기 중간 영역에 인접한 제1 영역 및 상기 제1 영역에 의해 상기 중간 영역과 이격되는 제2 영역을 포함하고,
    상기 제2 영역은 상기 제1 전극과 중첩하고, 상기 제1 영역은 상기 제1 전극과 중첩하지 않으며,
    상기 제1 영역은 붕소 이온을 포함하는 것을 특징으로 하는 트랜지스터.
  3. 제2 항에 있어서, 상기 제1 전극은 상기 제2 영역과 상기 제1 콘택홀에 의해 연결되는 것을 특징으로 하는 트랜지스터.
  4. 제1 항에 있어서, 상기 액티브층은 산화물계 반도체 물질을 포함하는 것을 특징으로 하는 트랜지스터.
  5. 제1 항에 있어서, 상기 액티브층은 실리콘계 반도체 물질을 포함하는 것을 특징으로 하는 트랜지스터.
  6. 제1 항에 있어서,
    상기 액티브층 상에 배치되고, 상기 제2 단부 영역과 중첩하며, 상기 제2 단부 영역과 제2 콘택홀에 의해 연결되는 제2 전극을 더 포함하는 것을 특징으로 하는 트랜지스터.
  7. 제6 항에 있어서, 상기 제2 전극은 상기 상부 게이트 전극과 동일한 층에 배치되는 것을 특징으로 하는 트랜지스터.
  8. 제7 항에 있어서, 상기 하부 게이트 전극은 상기 제2 단부 영역의 적어도 일부와도 중첩하는 것을 특징으로 하는 트랜지스터.
  9. 제7 항에 있어서, 상기 제2 단부 영역은 상기 중간 영역에 인접한 제1 영역 및 상기 제1 영역에 의해 상기 중간 영역과 이격되는 제2 영역을 포함하고,
    상기 제1 영역은 붕소 이온을 포함하는 것을 특징으로 하는 트랜지스터.
  10. 제9 항에 있어서, 상기 제2 전극은 상기 제2 영역과 상기 제2 콘택홀에 의해 연결되는 것을 특징으로 하는 트랜지스터.
  11. 제6 항에 있어서, 상기 제2 전극은 상기 상부 게이트 전극 상에 배치되는 것을 특징으로 하는 트랜지스터.
  12. 제1 영역, 제2 영역 및 상기 제2 영역에 의해 상기 제1 영역과 이격되는 제3 영역을 포함하는 액티브층;
    상기 액티브층 아래에 배치되고, 상기 제1 영역의 적어도 일부 및 상기 제2 영역과 중첩하는 하부 게이트 전극; 및
    상기 액티브층 상에 배치되고, 상기 제1 영역 및 상기 제2 영역과 중첩하며, 상기 제1 영역과 콘택홀에 의해 연결되는 전극을 포함하는 트랜지스터.
  13. 제12 항에 있어서, 상기 제3 영역은 붕소 이온을 포함하는 것을 특징으로 하는 트랜지스터.
  14. 제12 항에 있어서, 상기 액티브층은 산화물계 반도체 물질을 포함하는 것을 특징으로 하는 트랜지스터.
  15. 제12 항에 있어서, 상기 액티브층은 실리콘계 반도체 물질을 포함하는 것을 특징으로 하는 트랜지스터.
  16. 제12 항에 있어서, 상기 하부 게이트 전극은 상기 제2 영역 및 상기 콘택홀과 중첩하는 것을 특징으로 하는 트랜지스터.
  17. 기판;
    상기 기판 상에 배치되고, 제1 단부 영역, 상기 제1 단부 영역과 인접한 중간 영역 및 상기 중간 영역에 의해 상기 제1 단부 영역과 이격되는 제2 단부 영역을 포함하는 제1 액티브층;
    상기 제1 액티브층 상에 배치되고, 상기 제1 단부 영역과 중첩하며, 상기 제1 단부 영역과 제1 콘택홀에 의해 연결되는 제1 전극;
    상기 제1 액티브층 상에 배치되고, 상기 중간 영역과 중첩하며, 게이트 신호가 인가되는 상부 게이트 전극; 및
    상기 기판과 상기 제1 액티브층 사이에 배치되고, 상기 제1 단부 영역의 적어도 일부 및 상기 중간 영역과 중첩하며, 상기 게이트 신호가 인가되는 하부 게이트 전극을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 기판과 상기 제1 액티브층 사이에 배치되는 제2 액티브층을 더 포함하는 것을 특징으로 하는 표시 장치.
  19. 제18 항에 있어서, 상기 제1 액티브층은 산화물계 반도체 물질을 포함하고, 상기 제2 액티브층은 실리콘계 반도체 물질을 포함하는 것을 특징으로 하는 표시 장치.
  20. 제18 항에 있어서, 상기 제2 액티브층은 발광 소자와 연결되는 것을 특징으로 하는 표시 장치.
  21. 제17 항에 있어서, 상기 제1 단부 영역은 상기 중간 영역에 인접한 제1 영역 및 상기 제1 영역에 의해 상기 중간 영역과 이격되는 제2 영역을 포함하고,
    상기 제1 영역은 붕소 이온을 포함하는 것을 특징으로 하는 표시 장치.
  22. 제21 항에 있어서, 상기 제1 전극은 상기 제2 영역과 상기 제1 콘택홀에 의해 연결되는 것을 특징으로 하는 표시 장치.
  23. 제17 항에 있어서, 상기 상부 게이트 전극 및 상기 제1 전극은 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  24. 제17 항에 있어서,
    상기 액티브층 상에 배치되고, 상기 제2 단부 영역과 중첩하며, 상기 제2 단부 영역과 제2 콘택홀에 의해 연결되는 제2 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  25. 제24 항에 있어서, 상기 제2 전극은 상기 상부 게이트 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  26. 제25 항에 있어서, 상기 하부 게이트 전극은 상기 제2 단부 영역과도 중첩하는 것을 특징으로 하는 표시 장치.
  27. 제25 항에 있어서, 상기 제2 단부 영역은 상기 중간 영역에 인접한 제1 영역 및 상기 제1 영역에 의해 상기 중간 영역과 이격되는 제2 영역을 포함하고,
    상기 제2 영역은 붕소 이온을 포함하는 것을 특징으로 하는 표시 장치.
  28. 제27 항에 있어서, 상기 제2 전극은 상기 제2 영역과 상기 제2 콘택홀에 의해 연결되는 것을 특징으로 하는 표시 장치.
  29. 제24 항에 있어서, 상기 제2 전극은 상기 상부 게이트 전극 상에 배치되는 것을 특징으로 하는 표시 장치.
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