JP6427211B2 - 半導体装置 - Google Patents

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Description

開示する発明の一態様は、半導体装置及び半導体装置の作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置で
ある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が
注目されている。該トランジスタは集積回路(IC)や画像表示装置(単に表示装置とも
表記する)のような半導体電子デバイスに広く応用されている。トランジスタに適用可能
な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸
化物半導体材料が注目されている。
例えば、酸化物半導体として、酸化亜鉛、又はIn−Ga−Zn系酸化物半導体を用いて
トランジスタを作製する技術が開示されている(特許文献1及び特許文献2参照)。
特開2007−123861号公報 特開2007−96055号公報
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、低価格化などを
達成するためには、トランジスタの微細化を図ることが重要である。
また、酸化物半導体を用いてトランジスタを作製する場合、酸化物半導体のキャリアの供
給源として、酸素欠損が挙げられる。トランジスタのチャネル形成領域を含む酸化物半導
体に酸素欠損が多く存在すると、チャネル形成領域中に電子を生じさせてしまい、トラン
ジスタのしきい値電圧をマイナス方向に変動させる要因となる。そのため、酸化物半導体
を用いた半導体装置においては、該酸化物半導体中から酸素欠損を低減する措置を講じる
ことが求められる。
上述した問題に鑑み、本発明の一態様では、酸化物半導体を用いた半導体装置であって、
良好な電気的特性を維持しつつ微細化を達成した半導体装置を提供することを目的の一と
する。また、本発明の一態様では、酸化物半導体層を用いた半導体装置であって、信頼性
の高い半導体装置を提供することを目的の一とする。また、該半導体装置の作製方法を提
供することを目的の一とする。
本明細書等で開示する発明の一態様は、酸化物半導体層、酸化物半導体層と接するゲート
絶縁層、及びゲート絶縁層を介して酸化物半導体層と重畳するゲート電極層を含むトラン
ジスタにおいて、ゲート絶縁層の上面及びゲート電極層の側面に接して、ゲート絶縁層よ
りも酸素に対する透過性の低い(酸素に対するバリア性を有する)絶縁層を設けた構成と
する。また、該絶縁層において、ゲート絶縁層の上面と接する領域の膜厚は、ゲート電極
層の側面と接する領域の膜厚よりも大きい構成とする。
該ゲート絶縁層に接して酸素に対するバリア性を有する絶縁層を設けることで、ゲート絶
縁層からの酸素の脱離を抑制することができる。ゲート絶縁層は酸化物半導体層のチャネ
ル形成領域と接する絶縁層であるため、該ゲート絶縁層からの酸素の脱離を抑制すること
で、ゲート絶縁層に含まれる酸素欠損に起因する酸化物半導体層からの酸素の引き抜きを
抑制することができ、結果として酸化物半導体層の酸素欠損を抑制することができる。
また、ゲート絶縁層は、化学量論的組成よりも過剰に酸素を含む領域(以下、酸素過剰領
域とも表記する)を有することが好ましい。酸化物半導体層と接するゲート絶縁層が酸素
過剰領域を有することで、酸化物半導体層へ酸素を供給することが可能となるため、酸化
物半導体層からの酸素の脱離を防止し、膜中の酸素欠損を補填することが可能となる。
また、上記において、ゲート絶縁層の上面及びゲート電極層の側面と接する絶縁層は、ゲ
ート電極層の側壁絶縁層の一部として機能する。ここで、絶縁層におけるゲート絶縁層の
上面と接する領域の膜厚が、ゲート電極層の側面と接する領域の膜厚よりも大きい構成と
することで、ゲート絶縁層への酸素に対するバリア性を維持しつつ、側壁絶縁層の幅を減
少させることが可能となる。よって、トランジスタの信頼性の向上及び微細化を図ること
ができる。
本発明の一態様は、酸化物半導体層と、酸化物半導体層上のゲート絶縁層と、ゲート絶縁
層を介して酸化物半導体層と重畳するゲート電極層と、ゲート絶縁層の上面及びゲート電
極層の側面と接する第1の絶縁層と、第1の絶縁層を介して、ゲート電極層の側面に設け
られた第2の絶縁層と、酸化物半導体層と電気的に接続するソース電極層及びドレイン電
極層と、を有し、第1の絶縁層は、ゲート絶縁層よりも酸素に対する透過性が低く、且つ
、第1の絶縁層において、ゲート絶縁層の上面と接する領域の膜厚は、ゲート電極層の側
面と接する領域の膜厚よりも大きい半導体装置である。
また、本発明の他の一態様は、酸化物半導体層と、酸化物半導体層上のゲート絶縁層と、
ゲート絶縁層を介して酸化物半導体層と重畳するゲート電極層と、ゲート絶縁層の上面及
びゲート電極層の側面と接する第1の絶縁層と、第1の絶縁層を介して、ゲート電極層の
側面に設けられた第2の絶縁層と、ゲート電極層上に接して設けられ、側面において第1
の絶縁層と接する第3の絶縁層と、酸化物半導体層と電気的に接続するソース電極層及び
ドレイン電極層と、を有し、第1の絶縁層は、ゲート絶縁層よりも酸素に対する透過性が
低く、且つ、第1の絶縁層において、ゲート絶縁層の上面と接する領域の膜厚は、ゲート
電極層の側面と接する領域の膜厚よりも大きい半導体装置である。
上記の半導体装置において、ソース電極層及びドレイン電極層は、第1の絶縁層及び第2
の絶縁層と接していてもよい。
また、上記の半導体装置において、ゲート絶縁層の端部と第1の絶縁層の端部、及び/又
は、第1の絶縁層の端部と第2の絶縁層の端部は、概略一致する。
また、上記の半導体装置において、酸化物半導体層において、ソース電極層又はドレイン
電極層と接する領域の膜厚は、ゲート絶縁層と接する領域の膜厚よりも小さい。
なお、酸化物半導体においては、酸素欠損に加えて水素がキャリアの供給源となる。酸化
物半導体中に水素が含まれると、伝導帯から浅い準位にドナーが生成され低抵抗化(n型
化)してしまう。よって、上記の半導体装置において、第1の絶縁層として、酸素に対す
る低い透過性に加えて、ゲート絶縁層よりも水素に対する透過性が低い絶縁層を適用する
ことが好ましい。このような絶縁層を適用することで、ゲート絶縁層及びそれに接する酸
化物半導体層への水素又は水素化合物の混入を抑制することができるため、半導体装置の
信頼性をより向上させることができる。
また、酸素及び水素に対する透過性が低い絶縁層として、例えば酸化アルミニウム膜が挙
げられる。よって、上記の半導体装置に含まれる第1の絶縁層として、例えば酸化アルミ
ニウム膜を含む絶縁層を適用することができる。
なお、本明細書等において、「概略一致」の用語は、厳密な一致を要しない意味で用いる
。例えば、「概略一致」の表現は、複数の層を同一のマスクを用いてエッチングして得ら
れた形状における一致の程度を包含する。
本発明の一態様によって、酸化物半導体を用いた半導体装置であって、良好な電気的特性
を維持しつつ微細化を達成した半導体装置及びその作製方法を提供することができる。ま
た、本発明の一態様によって、酸化物半導体層を用いた半導体装置であって、信頼性の高
い半導体装置及びその作製方法を提供することができる。
半導体装置の一態様を説明する平面図及び断面図。 半導体装置の一態様を説明する平面図及び断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の一態様を説明する平面図及び断面図。 半導体装置の一態様を示す平面図、断面図及び回路図。 半導体装置の一態様を示す斜視図。 半導体装置の一態様を示す断面図。 半導体装置の一形態を示す回路図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 実施例で作製した試料の断面TEM像。
以下では、本発明に開示する発明の実施の形態について図面を用いて詳細に説明する。但
し、本明細書に開示する発明は以下の説明に限定されず、その形態及び詳細を様々に変更
し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す本発
明の構成において、同一部分又は同様の機能を有する部分には、同一の符号を異なる図面
間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指
す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書等における「第1」、「第2」等の序数詞は、構成要素の混同を避けるた
めに付すものであり、数的に限定するものではない。
(実施の形態1)
本実施の形態では、半導体装置及び半導体装置の作製方法の一態様を図1乃至図4を用い
て説明する。本実施の形態では、半導体装置の一例として酸化物半導体層を有するトラン
ジスタを示す。
図1にトランジスタ420の構成例を示す。図1(A)は、トランジスタ420の平面図
であり、図1(B)は、図1(A)のX1−Y1における断面図であり、図1(C)は、
図1(A)のV1−W1における断面図である。なお、図1(A)では、煩雑になること
を避けるため、トランジスタ420の構成要素の一部(例えば、絶縁層407等)を省略
して図示している。
図1に示すトランジスタ420は、基板400上に設けられた酸化物半導体層403と、
酸化物半導体層403上のゲート絶縁層402と、ゲート絶縁層402を介して酸化物半
導体層403と重畳するゲート電極層401と、ゲート絶縁層402の上面及びゲート電
極層401の側面と接する絶縁層411と、絶縁層411を介してゲート電極層401の
側面に設けられた絶縁層412と、酸化物半導体層403と電気的に接続するソース電極
層405a及びドレイン電極層405bと、を有する。
トランジスタ420において、ゲート絶縁層402の上面及びゲート電極層401の側面
と接する絶縁層411として、酸素に対するバリア性を有する絶縁層を用いる。より具体
的には、絶縁層411としてゲート絶縁層402よりも酸素に対する透過性が低い絶縁層
を用いる。絶縁層411として酸素に対するバリア性を有する絶縁層を設けることで、ゲ
ート絶縁層402からの酸素の脱離を抑制することができる。ゲート絶縁層402は酸化
物半導体層403のチャネル形成領域と接する絶縁層であるため、該絶縁層からの酸素の
脱離を抑制することで、酸化物半導体層403からの酸素の引き抜きを防止することがで
き、酸化物半導体層403の酸素欠損を抑制することができる。
また、絶縁層411において、ゲート絶縁層402の上面と接する領域の膜厚は、ゲート
電極層401の側面と接する領域の膜厚よりも大きい。絶縁層411は、絶縁層412と
ともにゲート電極層401の側壁絶縁層として機能する層である。よって、絶縁層411
においてゲート電極層の側面と接する領域の膜厚を小さくすることで、側壁絶縁層の幅を
縮小することができ、半導体装置の微細化を図ることが可能となる。一方で、絶縁層41
1においてゲート絶縁層402の上面と接する領域の膜厚をゲート電極層の側面と接する
領域の膜厚よりも大きくすることで、ゲート絶縁層402からの酸素の脱離を抑制するバ
リア膜としての効果を得ることができる。
絶縁層411としては、例えば、アルミニウム、マグネシウムを添加したアルミニウム、
チタンを添加したアルミニウム、マグネシウム、又はチタン等の酸化物若しくは窒化物を
単層で、又は積層で用いることができる。
なお、絶縁層411として、酸素に対するバリア性に加えて、水素、水分などの不純物に
対する透過性の低い膜(ゲート絶縁層402よりも水素に対する透過性の低い膜)を用い
ることがより好ましい。このような膜として、酸化アルミニウム膜を好適に用いることが
できる。絶縁層411として酸素及び水素に対する透過性の低い膜を用いることで、ゲー
ト絶縁層402及び酸化物半導体層403からの酸素の脱離を防止するだけでなく、トラ
ンジスタの電気的特性の変動要因となる水素、水素化合物などの不純物のゲート絶縁層4
02及び酸化物半導体層403への混入を抑制することができる。
また、基板400上の下地絶縁層436、絶縁層407、絶縁層414、ソース配線層4
15a、又はドレイン配線層415bをトランジスタ420の構成要素に含めてもよい。
トランジスタ420に含まれる酸化物半導体層403は、非単結晶を有していてもよい。
非単結晶は、例えば、CAAC(C Axis Aligned Crystal)、多
結晶(ポリクリスタルともいう)、微結晶または非晶部を有する。非晶質部は、微結晶、
CAACよりも欠陥準位密度が高い。また、微結晶は、CAACよりも欠陥準位密度が高
い。なお、CAACを有する酸化物半導体を、CAAC−OS(C Axis Alig
ned Crystalline Oxide Semiconductor)と呼ぶ。
酸化物半導体層403は、例えばCAAC−OSを有していてもよい。CAAC−OSは
、例えば、c軸配向し、a軸及び/又はb軸はマクロに揃っていない。
酸化物半導体層403は、例えば微結晶を有していてもよい。なお、微結晶を有する酸化
物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体層は、例えば、1nm以上
10nm未満のサイズの微結晶(ナノ結晶ともいう。)を膜中に含む。
酸化物半導体層403は、例えば非晶質部を有していてもよい。なお、非晶質部を有する
酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体層は、例えば原子配列
が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体層は、例えば、完全
な非晶質であり、結晶部を有さない。
なお、酸化物半導体層403が、CAAC−OS、微結晶酸化物半導体、非晶質酸化物半
導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶
酸化物半導体の領域と、CAAC−OSの領域と、を有する。また、混合膜は、例えば、
非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、
の積層構造を有していてもよい。
なお、酸化物半導体層403は、例えば、単結晶を有していてもよい。
酸化物半導体層403は、複数の結晶部を有し、当該結晶部のc軸が被形成面の法線ベク
トル又は表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結
晶部間で、それぞれa軸及びb軸の向きが異なっていてもよい。そのような酸化物半導体
層の一例としては、CAAC−OS膜がある。
CAAC−OS膜に含まれる結晶部は、一辺が100nm未満の立方体内に収まる大きさ
であることが多い。また、透過型電子顕微鏡(TEM:Transmission El
ectron Microscope)による観察像では、CAAC−OS膜に含まれる
結晶部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には明
確な粒界(グレインバウンダリーともいう。)は確認できない。そのため、CAAC−O
S膜は、粒界に起因する電子移動度の低下が抑制される。
CAAC−OS膜に含まれる結晶部は、例えば、c軸がCAAC−OS膜の被形成面の法
線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、且つab面に垂直
な方向から見て金属原子が三角形状または六角形状に配列し、c軸に垂直な方向から見て
金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部
間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂
直と記載する場合、80°以上100°以下、好ましくは85°以上95°以下の範囲も
含まれることとする。また、単に平行と記載する場合、−10°以上10°以下、好まし
くは−5°以上5°以下の範囲も含まれることとする。
なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAA
C−OS膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA
AC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶
性が低下することもある。
CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成
面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。ま
た、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに
形成される。従って、結晶部のc軸は、CAAC−OS膜が形成されたときの被形成面の
法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
図2に示すトランジスタ422は、トランジスタ420の変形例である。図2(A)は、
トランジスタ422の平面図であり、図2(B)は、図2(A)のX2−Y2における断
面図であり、図2(C)は、図2(A)のV2−W2における断面図である。なお、図2
(A)では、煩雑になることを避けるため、トランジスタ422の構成要素の一部(例え
ば、絶縁層407等)を省略して図示している。
図2に示すトランジスタ422は、基板400上に設けられた酸化物半導体層403と、
酸化物半導体層403上のゲート絶縁層402と、ゲート絶縁層402を介して酸化物半
導体層403と重畳するゲート電極層401と、ゲート絶縁層402の上面及びゲート電
極層401の側面と接する絶縁層411と、絶縁層411を介してゲート電極層401の
側面に設けられた絶縁層412と、ゲート電極層401上に接して設けられ、側面におい
て絶縁層411と接する絶縁層416と、酸化物半導体層403と電気的に接続するソー
ス電極層405a及びドレイン電極層405bと、を有する。
トランジスタ422は、絶縁層416を有する点以外は、トランジスタ420と同様の構
成とすることができる。また、トランジスタ422において、絶縁層416は、ゲート電
極層401の形成時においてハードマスクとして機能し、ゲート電極層401の上面を保
護することができる。絶縁層416は、酸化シリコン、酸化窒化シリコン、窒化酸化シリ
コン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム
、窒化アルミニウム等を用いることができ、積層構造又は単層構造で設ける。また、絶縁
層412よりもエッチング速度の遅い絶縁層を選択することで、側壁絶縁層を作製するエ
ッチング処理の際にゲート電極層401の膜減りを低減するエッチング保護膜として機能
させることができる。
なお、絶縁層416は、絶縁層411と同じ材料を用いて作製してもよい。その場合には
、絶縁層411と絶縁層416との界面が不明確(不明瞭)となる場合がある。
以下に、トランジスタ420の作製方法の一例を図3及び図4を用いて説明する。
絶縁表面を有する基板400上に下地絶縁層436を形成する。
絶縁表面を有する基板400に使用することができる基板に大きな制限はないが、少なく
とも後の熱処理工程に耐えうる程度の耐熱性を有していることが必要となる。例えば、バ
リウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板
、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコン
などの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体
基板、SOI基板などを適用することもでき、これらの基板上に半導体素子が設けられた
ものを、基板400として用いてもよい。
また、基板400として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有
する半導体装置を作製するには、可撓性基板上に酸化物半導体層403を含むトランジス
タ420を直接作製してもよいし、他の作製基板に酸化物半導体層403を含むトランジ
スタ420を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可
撓性基板に剥離、転置するために、作製基板と酸化物半導体層を含むトランジスタ420
との間に剥離層を設けるとよい。
下地絶縁層436としては、プラズマCVD法又はスパッタリング法等により形成するこ
とができ、酸化シリコン膜、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化
アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化
ハフニウム、酸化ガリウム、又はこれらの混合材料を含む膜の単層又は積層構造とするこ
とができる。但し、下地絶縁層436は、酸化物絶縁層を含む単層又は積層構造として、
該酸化物絶縁層が後に形成される酸化物半導体層403と接する構造とすることが好まし
い。なお、下地絶縁層436は、必ずしも設けなくともよい。
下地絶縁層436は酸素過剰領域を有すると、下地絶縁層436に含まれる過剰な酸素に
よって、後に形成される酸化物半導体層403の酸素欠損を補填することが可能であるた
め好ましい。下地絶縁層436が積層構造の場合は、少なくとも酸化物半導体層403と
接する層(好ましくは酸化物絶縁層)において酸素過剰領域を有することが好ましい。下
地絶縁層436に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて下地絶縁層43
6を成膜すればよい。又は、成膜後の下地絶縁層436に、酸素(少なくとも、酸素ラジ
カル、酸素原子、酸素イオンのいずれかを含む)を導入して、酸素過剰領域を形成しても
よい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージ
ョンイオン注入法、プラズマ処理などを用いることができる。
また、下地絶縁層436は、酸素過剰領域を有する層の下側に接して、窒化シリコン膜、
窒化酸化シリコン膜又は酸化アルミニウム膜を有することが好ましい。下地絶縁層436
が窒化シリコン膜、窒化酸化シリコン膜又は酸化アルミニウム膜を有することで、酸化物
半導体層403への不純物の拡散を防止することができる。
下地絶縁層436において酸化物半導体層403が接して形成される領域に、平坦化処理
を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理(例えば、化学的
機械研磨法)、ドライエッチング処理、プラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッ
タリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にRF
電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。
なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリ
ングを行うと、下地絶縁層436の表面に付着している粉状物質(パーティクル、ごみと
もいう)を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよ
く、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限
定されず、下地絶縁層436表面の凹凸状態に合わせて適宜設定すればよい。
また、下地絶縁層436を水素(水や水酸基を含む)などの不純物が低減され、かつ酸素
過剰な状態とするために、下地絶縁層436に水素(水や水酸基を含む)を除去(脱水化
または脱水素化)するための加熱処理(脱水化または脱水素化処理)及び/又は酸素ドー
プ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行っても
よく、両方を繰り返し行ってもよい。
次に、下地絶縁層436上に酸化物半導体層を成膜し、島状に加工して酸化物半導体層4
03を形成する。酸化物半導体層403の膜厚は、例えば、1nm乃至30nm、好まし
くは5nm乃至10nmとする。
酸化物半導体層は、単層構造であってもよいし、積層構造であってもよい。また、非晶質
構造であってもよいし、結晶性であってもよい。酸化物半導体層を非晶質構造とする場合
には、後の作製工程において、酸化物半導体層に熱処理を行うことによって、結晶性酸化
物半導体層としてもよい。非晶質酸化物半導体層を結晶化させる熱処理の温度は、250
℃以上700℃以下、好ましくは、400℃以上、より好ましくは500℃以上、さらに
好ましくは550℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼
ねることも可能である。
酸化物半導体層の成膜方法は、スパッタリング法、MBE(Molecular Bea
m Epitaxy)法、CVD法、パルスレーザ堆積法、ALD(Atomic La
yer Deposition)法等を適宜用いることができる。
酸化物半導体層を成膜する際、できる限り酸化物半導体層に含まれる水素濃度を低減させ
ることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜
を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水
、水酸基又は水素化物などの不純物が除去された高純度の希ガス(代表的にはアルゴン)
、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し
て成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ
分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排
気した成膜室は、例えば、水素分子、水(HO)など水素原子を含む化合物(より好ま
しくは炭素原子を含む化合物も)等の排気能力が高いため、当該成膜室で成膜した酸化物
半導体層に含まれる不純物の濃度を低減できる。
また、酸化物半導体層をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ター
ゲットの相対密度(充填率)は90%以上100%以下、好ましくは95%以上99.9
%以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化
物半導体層を緻密な膜とすることができる。
また、基板400を高温に保持した状態で酸化物半導体層を形成することも、酸化物半導
体層中に含まれうる不純物濃度を低減するのに有効である。基板400を加熱する温度と
しては、150℃以上450℃以下とすればよく、好ましくは基板温度が200℃以上3
50℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半
導体層を形成することができる。
酸化物半導体層403に用いる酸化物半導体としては、少なくともインジウム(In)を
含む。特に、インジウムと亜鉛(Zn)を含むことが好ましい。また、該酸化物を用いた
トランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加え
てガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)
、ハフニウム(Hf)、アルミニウム(Al)、ジルコニウム(Zr)のいずれか一種ま
たは複数種を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種または複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるIn−Zn系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物、In−Al−Zn系酸化物、In−Sn−Zn
系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系
酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸
化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化
物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物
、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、
四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系
酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−S
n−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
例えば、In−Ga−Zn系酸化物とは、InとGaとZnを主成分として有する酸化物
という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の
金属元素が入っていてもよい。
また、酸化物半導体として、InMO(ZnO)(m>0、且つ、mは整数でない)
で表記される材料を用いてもよい。なお、Mは、Ga、Fe、MnおよびCoから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、InSnO
(ZnO)(n>0、且つ、nは整数)で表記される材料を用いてもよい。
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)、In:Ga:Z
n=2:2:1(=2/5:2/5:1/5)、あるいはIn:Ga:Zn=3:1:2
(=1/2:1/6:1/3)の原子数比のIn−Ga−Zn系酸化物やその組成の近傍
の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:
1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるい
はIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子数比のIn−Sn
−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、インジウムを含む酸化物半導体を用いたトランジスタは、これらに限られず、必
要とする電気的特性(電界効果移動度、しきい値、ばらつき等)に応じて適切な組成のも
のを用いればよい。また、必要とする電気的特性を得るために、キャリア濃度や不純物濃
度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすること
が好ましい。
例えば、In−Sn−Zn系酸化物半導体を用いたトランジスタでは比較的容易に高い電
界効果移動度が得られる。しかしながら、In−Ga−Zn系酸化物半導体を用いたトラ
ンジスタでも、バルク内欠陥密度を低くすることにより電界効果移動度を上げることがで
きる。
なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b+
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、(a−A)+(b−B)
(c−C)≦rを満たすことをいう。rとしては、例えば、0.05とすればよい。
他の酸化物でも同様である。
酸化物半導体層403は、単層構造としてもよいし、複数の酸化物半導体層が積層された
構造としてもよい。例えば、酸化物半導体層403を、第1の酸化物半導体層と第2の酸
化物半導体層の積層として、第1の酸化物半導体層と第2の酸化物半導体層に、異なる組
成の金属酸化物を用いてもよい。例えば、第1の酸化物半導体層に三元系金属の酸化物を
用い、第2の酸化物半導体層に二元系金属の酸化物を用いてもよい。また、例えば、第1
の酸化物半導体層と第2の酸化物半導体層を、どちらも三元系金属の酸化物としてもよい
また、第1の酸化物半導体層と第2の酸化物半導体層の構成元素を同一とし、両者の組成
を異ならせてもよい。例えば、第1の酸化物半導体層の原子数比をIn:Ga:Zn=1
:1:1とし、第2の酸化物半導体層の原子数比をIn:Ga:Zn=3:1:2として
もよい。また、第1の酸化物半導体層の原子数比をIn:Ga:Zn=1:3:2とし、
第2の酸化物半導体層の原子数比をIn:Ga:Zn=2:1:3としてもよい。
この時、第1の酸化物半導体層と第2の酸化物半導体層のうち、ゲート電極に近い側(チ
ャネル側)の酸化物半導体層のInとGaの含有率をIn>Gaとするとよい。またゲー
ト電極から遠い側(バックチャネル側)の酸化物半導体層のInとGaの含有率をIn≦
Gaとするとよい。
酸化物半導体では主として重金属のs軌道がキャリア伝導に寄与しており、Inの含有率
を多くすることによりs軌道のオーバーラップが多くなる傾向があるため、In>Gaの
組成となる酸化物はIn≦Gaの組成となる酸化物と比較して高い移動度を備える。また
、GaはInと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、
In≦Gaの組成となる酸化物はIn>Gaの組成となる酸化物と比較して安定した特性
を備える。
チャネル側にIn>Gaの組成となる酸化物半導体を適用し、バックチャネル側にIn≦
Gaの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性を
さらに高めることが可能となる。
また、第1の酸化物半導体層と第2の酸化物半導体層に、結晶性の異なる酸化物半導体膜
を適用してもよい。すなわち、単結晶酸化物半導体膜、多結晶酸化物半導体膜、微結晶酸
化物半導体膜、非晶質酸化物半導体膜、またはCAAC−OS膜を適宜組み合わせた構成
としてもよい。
但し、非晶質酸化物半導体膜は水素などのドナーとなる不純物を吸収しやすく、また、酸
素欠損が生じやすいためn型化されやすい。このため、チャネル側の酸化物半導体層は、
CAAC−OS膜などの結晶性を有する酸化物半導体膜を適用することが好ましい。
また、酸化物半導体層403に、当該酸化物半導体層403に含まれる過剰な水素(水や
水酸基を含む)を除去(脱水化又は脱水素化)するための熱処理を行うことが好ましい。
熱処理の温度は、300℃以上700℃以下、又は基板の歪み点未満とする。熱処理は減
圧下又は窒素雰囲気下などで行うことができる。
この熱処理によって、n型の導電性を付与する不純物である水素を酸化物半導体から除去
することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体層403に含まれ
る水素濃度を、5×1019cm−3以下、好ましくは5×1018cm−3以下とする
ことができる。
なお、脱水化又は脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジ
スタ420の作製工程においてどのタイミングで行ってもよい。また、脱水化又は脱水素
化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。
なお、下地絶縁層436として酸素を含む絶縁層を設ける場合、脱水化又は脱水素化のた
めの熱処理を、酸化物半導体層を島状に加工する前に行うと、下地絶縁層436に含まれ
る酸素が熱処理によって放出されるのを防止することができるため好ましい。
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素など
が含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン
、アルゴン等の希ガスの純度を、6N(99.9999%)以上好ましくは7N(99.
99999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)と
することが好ましい。
また、熱処理で酸化物半導体層403を加熱した後、加熱温度を維持、又はその加熱温度
から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エ
ア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した
場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、より
好ましくは10ppb以下の空気)を導入してもよい。酸素ガス又は一酸化二窒素ガスに
、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は
一酸化二窒素ガスの純度を、6N以上好ましくは7N以上(即ち、酸素ガス又は一酸化二
窒素ガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好
ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不
純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料であ
る酸素を供給することによって、酸化物半導体層403を高純度化及びi型(真性)化す
ることができる。
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素
が同時に脱離して減少してしまうおそれがあるため、脱水化又は脱水素化処理を行った酸
化物半導体層に、酸素(少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれか
を含む)を導入して膜中に酸素を供給してもよい。
脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給す
ることによって、酸化物半導体層を高純度化、及びi型(真性)化することができる。高
純度化し、i型(真性)化した酸化物半導体を有するトランジスタは、電気特性変動が抑
制されており、電気的に安定である。
酸化物半導体層に酸素導入する場合、酸化物半導体層に直接導入してもよいし、後に形成
されるゲート絶縁層402や絶縁層407などの他の膜を通過して酸化物半導体層403
へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドー
ピング法、プラズマイマージョンイオン注入法などを用いればよい。露出された酸化物半
導体層403へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用い
ることができる。
酸素の供給ガスとしては、Oを含有するガスを用いればよく、例えば、Oガス、N
ガス、COガス、COガス、NOガス等を用いることができる。なお、酸素の供給ガ
スに希ガス(例えばAr)を含有させてもよい。
例えば、イオン注入法で酸化物半導体層403へ酸素イオンの注入を行う場合、ドーズ量
を1×1013ions/cm以上5×1016ions/cm以下とすればよい。
または、酸化物半導体層403と接する絶縁層を、酸素過剰領域を含む層とし、該絶縁層
と酸化物半導体層403とが接した状態で熱処理を行うことにより、絶縁層に過剰に含ま
れる酸素を酸化物半導体層403へ拡散させ、酸化物半導体層403へ酸素を供給しても
よい。該熱処理は、トランジスタ420の作製工程における他の熱処理と兼ねることもで
きる。
酸化物半導体層への酸素の供給は酸化物半導体層の成膜後であれば、そのタイミングは特
に限定されない。また、酸化物半導体層への酸素の導入は複数回行ってもよい。また、酸
化物半導体層を複数層の積層構造とする場合には、脱水化又は脱水素化のための熱処理及
び/又は酸素の供給は、各酸化物半導体層に対して別々に行ってもよいし、積層構造を形
成した後の酸化物半導体層403に対して行ってもよい。
下地絶縁層436と酸化物半導体層403とを大気に曝露せずに連続的に形成することが
好ましい。下地絶縁層436と酸化物半導体層403とを大気に曝露せずに連続して形成
すると、下地絶縁層436表面に水素や水分などの不純物が吸着することを防止すること
ができる。
次いで、酸化物半導体層403を覆うゲート絶縁膜402aを形成する。ゲート絶縁膜4
02aは、1nm以上20nm以下の膜厚で、スパッタリング法、MBE法、CVD法、
パルスレーザ堆積法、ALD法等を適宜用いて形成することができる。なお、μ波(例え
ば、周波数2.45GHz)を用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高
品質な絶縁層を形成することができるため、ゲート絶縁膜402aの形成に用いると好ま
しい。
ゲート絶縁膜402aの被覆性を向上させるために、酸化物半導体層403表面にも上記
平坦化処理を行ってもよい。特にゲート絶縁膜402aとして膜厚の薄い絶縁層を用いる
場合、酸化物半導体層403表面の平坦性が良好であることが好ましい。
ゲート絶縁膜402aの材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニ
ウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸
化シリコン膜を用いることができる。ゲート絶縁膜402aは、酸化物半導体層403と
接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜402aは、膜中(
バルク中)に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば
、ゲート絶縁膜402aとして、酸化シリコン膜を用いる場合には、SiO2+α(ただ
し、α>0)とする。さらに、ゲート絶縁膜402aは、作製するトランジスタのサイズ
やゲート絶縁膜402aの段差被覆性を考慮して形成することが好ましい。
また、ゲート絶縁膜402aの材料として酸化ハフニウム、酸化イットリウム、ハフニウ
ムシリケート(HfSi(x>0、y>0))、窒素が添加されたハフニウムシリ
ケート、ハフニウムアルミネート(HfAl(x>0、y>0))、酸化ランタン
などの材料を用いてもよい。さらに、ゲート絶縁膜402aは、単層構造としても良いし
、積層構造としてもよい。
ゲート絶縁膜402aを水素(水や水酸基を含む)などの不純物が低減され、かつ酸素過
剰な状態とするために、ゲート絶縁膜402aに水素(水や水酸基を含む)を除去(脱水
化または脱水素化)するための加熱処理(脱水化または脱水素化処理)及び/又は酸素ド
ープ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行って
もよく、両方を繰り返し行ってもよい。
次にゲート絶縁膜402a上に導電膜を形成し、該導電膜をエッチングして、ゲート電極
層401を形成する(図3(A)参照)。
ゲート電極層401の材料は、モリブデン、チタン、タンタル、タングステン、アルミニ
ウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合
金材料を用いて形成することができる。また、ゲート電極層401としてリン等の不純物
元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなど
のシリサイド膜を用いてもよい。ゲート電極層401は、単層構造としてもよいし、積層
構造としてもよい。また、ゲート電極層401の膜厚は50nm以上300nm以下が好
ましい。
また、ゲート電極層401の材料は、酸化インジウム酸化スズ、酸化タングステンを含む
インジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むイ
ンジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化
ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、
上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート絶縁層402と接するゲート電極層401の一層として、窒素を含む金属酸
化物、具体的には、窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜
や、窒素を含むIn−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−
O膜や、窒素を含むIn−O膜や、金属窒化膜(InN、SnNなど)を用いることがで
きる。これらの膜は5eV(電子ボルト)、好ましくは5.5eV(電子ボルト)以上の
仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電
圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
次いで、ゲート電極層401を覆うように、ゲート絶縁膜402a上に絶縁膜411aを
形成し、その後、絶縁膜411a上に絶縁膜412aを形成する(図3(B)参照)。
絶縁膜411aは、後に選択的にエッチングされることで、トランジスタ420のバリア
膜として機能する膜である。絶縁膜411aとしては、ゲート絶縁膜402aよりも酸素
に対する透過性の低い膜を適用することができる。また、水素、水素化合物(例えば、水
)などの不純物、及び酸素の両方に対して膜を透過させない遮断効果(ブロック効果)が
高い膜を適用することがより好ましい。
絶縁膜411aはスパッタリング法で形成することができる。また、絶縁膜411aは、
ゲート絶縁膜402aの上面と接する領域の膜厚が、5nm以上20nm以下となるよう
に形成することが好ましく、5nm以上10nm以下となるように形成することがより好
ましい。ゲート絶縁膜402aの上面と接する領域の膜厚を5nm以上とすることで、十
分なバリア効果を得ることができる。また、絶縁膜411aの膜厚を大きくしすぎると、
成膜時間が長くかかるうえ、加工のためのエッチング時間も長くかかり、生産性が低下し
てしまうが、絶縁膜411aにおいてゲート絶縁膜402aの上面と接する領域の膜厚(
即ち、絶縁膜411aにおいて膜厚が最大となりうる領域)を20nm以下とすることで
、後の工程において容易にパターン形成を行うことができる。
また、絶縁膜411aの成膜面のうち、成膜方向に対して垂直でない領域(具体的にはゲ
ート電極層401の側面と接する領域)では、成膜方向に対して垂直な領域(具体的には
、ゲート絶縁膜402aの上面及びゲート電極層401の上面と接する領域)と比較して
成膜されにくく、膜厚が小さくなる。膜厚が小さくなる程度は、ゲート電極層401のテ
ーパ角にもよるが、絶縁膜411aにおいて、ゲート絶縁膜402aの上面と接する領域
では狙い膜厚と同等の膜厚が得られるのに対して、ゲート電極層401の側面と接する領
域では、例えば、狙い膜厚の半分程度の膜厚となる。または、ゲート電極層の側面と接す
る領域では、絶縁膜411aが成膜されない場合もある。
なお、ゲート電極層401を覆うようにゲート絶縁層402の上にスパッタリング法によ
って金属膜を成膜した後、該金属膜に酸素又は窒素を導入して、金属酸化物膜又は金属窒
化物膜とすることで絶縁膜411aとしてもよい。
絶縁膜412aとしては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒
化酸化シリコン等を用いることができる。また、絶縁膜412aは、LPCVD法、プラ
ズマCVD法等のCVD法を用いて形成することが好ましい。
絶縁膜412a及び絶縁膜411aの積層構造は、後の工程においてエッチング処理を施
されることによって、ゲート電極層401の側壁絶縁層となる絶縁膜である。上述のよう
に、絶縁膜411aにおいてゲート電極層401の側面と接する領域では成膜がされにく
いため、絶縁膜411aのみで側壁絶縁層を形成する場合には、ゲート電極層401とソ
ース電極層及びドレイン電極層とのショートや、リーク電流等の電気的不良が生じる恐れ
がある。
本実施の形態では、絶縁膜411a上に絶縁膜412aを形成し、その積層構造を加工す
ることで、ゲート電極層401の側面を被覆性の良好な側壁絶縁層で覆うことができる。
次いで、絶縁膜412aを異方性エッチングして、絶縁膜411aを介してゲート電極層
401の側面に絶縁層412を形成する(図3(C)参照)。
その後、絶縁層412をマスクとして、絶縁膜411a及びゲート絶縁膜402aをエッ
チングして、絶縁層411及びゲート絶縁層402を形成する(図3(D)参照)。
なお、エッチングの条件によっては、図3(D)に示すようにゲート絶縁膜402aのエ
ッチングにより、酸化物半導体層403も同時にエッチングされ、酸化物半導体層403
においてゲート絶縁層402と重畳しない領域の膜厚が小さくなることがある。また、絶
縁層412をマスクとしたエッチングによって形成される絶縁層411及びゲート絶縁層
402は、それぞれの端部が概略一致している。
次いで、絶縁層411と絶縁層412とからなるゲート電極層401の側壁絶縁層、及び
ゲート電極層401を覆うように酸化物半導体層403上に導電膜404を形成する(図
3(E)参照)。
導電膜404は、ソース電極層405a及びドレイン電極層405b(これと同じ層に形
成される配線を含む)となる膜であり、その材料としては例えば、Al、Cr、Cu、T
a、Ti、Mo、Wから選ばれた元素を含む金属膜、または上述した元素を成分とする金
属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることが
できる。また、Al、Cuなどの金属膜の下側又は上側の一方または双方にTi、Mo、
Wなどの高融点金属膜またはそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、
窒化タングステン膜)を積層させた構成としてもよい。また、導電膜404としては、導
電性の金属酸化物で形成してもよい。導電性の金属酸化物としては酸化インジウム(In
)、酸化スズ(SnO)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ(In
−SnO)、酸化インジウム酸化亜鉛(In−ZnO)またはこれらの金
属酸化物材料に酸化シリコンを含ませたものを用いることができる。
その後、導電膜404をフォトリソグラフィ工程を用いたレジストマスクによって、選択
的にエッチングしてパターン形成する。ここでのパターン形成においてはゲート電極層4
01と重畳する領域のエッチングは行わず、当該領域以外の領域を選択的にエッチングす
る。本実施の形態においては、ゲート電極層401及び側壁絶縁層(絶縁層411及び絶
縁層412)と重畳する領域以外を選択的にエッチングして、導電層405を形成する(
図4(A)参照)。
その後、導電層405上に絶縁層407を形成する(図4(B)参照)。絶縁層407と
しては、プラズマCVD法、スパッタリング法、又は蒸着法等により成膜した、酸化シリ
コン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリ
ウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜
、酸化バリウム膜等の無機絶縁膜を単層で又は積層構造で用いることができる。または、
絶縁層407として、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成
してもよく、無機絶縁膜と平坦化絶縁膜を積層させてもよい。平坦化絶縁膜としては、ポ
リイミド系樹脂、アクリル系樹脂、ベンゾシクロブテン系樹脂等の有機材料と用いること
ができる。又は、上記有機材料の他に、低誘電率材料(low−k材料)等を用いること
ができる。
次いで、絶縁層407及び導電層405に研磨(切削、研削)処理を行い、ゲート電極層
401と重畳する領域の導電層405を除去することによって、ソース電極層405a及
びドレイン電極層405bを形成する(図4(C)参照)。研磨処理によってゲート電極
層401と重畳する領域の導電層405を除去することで、導電層405のチャネル長方
向の分断を、レジストマスクを用いることなく行うことができるため、トランジスタ42
0が微細なチャネル長を有する場合であっても精度よくソース電極層405a及びドレイ
ン電極層405bを形成することができる。
研磨(切削、研削)方法としては化学的機械研磨(Chemical Mechanic
al Polishing:CMP)処理を好適に用いることができる。本実施の形態で
は、CMP処理によってゲート電極層401と重畳する領域の導電層405を除去する。
なお、CMP処理は、1回のみ行ってもよいし、複数回行ってもよい。複数回に分けてC
MP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ
研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによ
って、生産性及び表面の平坦性をより向上させることができる。
なお、本実施の形態では、ゲート電極層401と重畳する領域の導電層405の除去にC
MP処理を用いたが、他の研磨(研削、切削)処理を用いてもよい。又は、CMP処理等
の研磨処理と、エッチング(ドライエッチング、ウェットエッチング)処理や、プラズマ
処理などを組み合わせてもよい。例えば、CMP処理後、ドライエッチング処理やプラズ
マ処理(逆スパッタリングなど)を行い、処理表面の平坦性向上を図ってもよい。研磨処
理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定さ
れず、導電層405の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
なお、本実施の形態においては、ソース電極層405a及びドレイン電極層405bの上
端部は、ゲート電極層401の上端部と概略一致している。但し、ソース電極層405a
及びドレイン電極層405bの形状は導電層405の一部を除去するための研磨処理の条
件によって異なる。例えば、ソース電極層405a又はドレイン電極層405bは、ゲー
ト電極層401の表面より膜厚方向に後退した形状となる場合がある。
その後、絶縁層407上に絶縁層414を形成し、絶縁層414及び絶縁層407にソー
ス電極層405a又はドレイン電極層405bに達する開口を形成する。該開口にソース
電極層405aと電気的に接続するソース配線層415a、及びドレイン電極層405b
と電気的に接続するドレイン配線層415bを形成する(図4(D)参照)。
以上の工程で、本実施の形態で示すトランジスタ420を有する半導体装置を作製するこ
とができる。
トランジスタ420において絶縁層411は、ゲート絶縁層402よりも酸素に対する透
過性が低い膜であり、酸素に対するバリア膜として機能することができる。よって、絶縁
層411を設けることでゲート絶縁層402及びそれに接する酸化物半導体層403の酸
素欠損を抑制することが可能であるため、トランジスタ420の信頼性を向上させること
ができる。
また、トランジスタ420においては、ソース電極層405aと酸化物半導体層403が
接する領域(ソース側コンタクト領域)と、ゲート電極層401との距離、及び、ドレイ
ン電極層405bと酸化物半導体層403が接する領域(ドレイン側コンタクト領域)と
ゲート電極層401との距離は、ゲート電極層401の側壁絶縁層のチャネル長方向の幅
によって決定される。また、絶縁層411のゲート電極層401と接する領域の膜厚が小
さくなることで、該側壁絶縁層のチャネル長方向の幅を縮小することができる。よって、
ソース側コンタクト領域又はドレイン側コンタクト領域と、ゲート電極層401との間の
距離を縮小することが可能であるため、該領域の抵抗を減少させることができ、トランジ
スタ420のオン特性を向上させることができる。
なお、本実施の形態では、ソース電極層405a又はドレイン電極層405bがゲート電
極層401の側壁絶縁層を覆うように設けられる例を示したが、本発明はこれに限られな
い。例えば、図5に示すトランジスタ424のように絶縁層407に酸化物半導体層40
3に達する開口を形成し、開口にソース電極層405a、ドレイン電極層405bを形成
してもよい。図5で示すトランジスタ424では、ソース電極層405a及びドレイン電
極層405bの形成工程において、導電膜の研磨(切削、研削)処理を行わないため、ト
ランジスタの作製工程の簡略化、及び歩留まりの向上を図ることができる。
なお、図5(A)は、トランジスタ424の平面図であり、図5(B)は、図5(A)の
X3−Y3における断面図であり、図5(C)は、図5(B)のV3−W3における断面
図である。トランジスタ424は、ソース電極層405a及びドレイン電極層405bの
形状以外は、トランジスタ420と同様の構成とすることができる。
本実施の形態で示すトランジスタは、ゲート絶縁層402の上面に接して、ゲート絶縁層
402よりも酸素に対する透過性が低く、バリア性を有する絶縁層411を有するため、
ゲート絶縁層402及び酸化物半導体層403からの酸素の脱離を抑制することができる
。よって、本実施の形態で示すトランジスタでは寄生チャネルの影響を抑制することがで
き、電気特性変動が抑制され、電気的に安定なトランジスタとすることができる。また、
このようなトランジスタを用いることで信頼性の高い半導体装置を提供することが可能と
なる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
(実施の形態2)
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも
記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置(記憶装置)の
一例を、図面を用いて説明する。
図6は、半導体装置の構成の一例である。図6(A)に、半導体装置の断面図を、図6(
B)に半導体装置の平面図を、図6(C)に半導体装置の回路図をそれぞれ示す。ここで
、図6(A)は、図6(B)のC1−C2、及びD1−D2における断面に相当する。
図6(A)及び図6(B)に示す半導体装置は、下部に第1の半導体材料を用いたトラン
ジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するもの
である。トランジスタ162は、実施の形態1で示すトランジスタ420の構造を適用す
る例である。
ここで、第1の半導体材料と第2の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコンなど)
とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明す
るが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、情報
を保持するために酸化物半導体を用いた実施の形態1に示すようなトランジスタを用いる
こと以外は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的
な構成をここで示すものに限定する必要はない。
図6(A)におけるトランジスタ160は、半導体材料(例えば、シリコンなど)を含む
基板185に設けられたチャネル形成領域116と、チャネル形成領域116を挟むよう
に設けられた不純物領域120と、不純物領域120に接する金属間化合物領域124と
、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上
に設けられたゲート電極層110と、を有する。なお、図において、明示的にはソース電
極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトラン
ジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、
ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある
。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
基板185上にはトランジスタ160を囲むように素子分離絶縁層106が設けられてお
り、トランジスタ160を囲むように絶縁層128、130が設けられている。
単結晶半導体基板を用いたトランジスタ160は、高速動作が可能である。このため、当
該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速
に行うことができる。トランジスタ162および容量素子164の形成前の処理として、
トランジスタ160を覆う絶縁層にCMP処理を施して、絶縁層128、130を平坦化
すると同時にトランジスタ160のゲート電極層の上面を露出させる。
図6(A)に示すトランジスタ162は、酸化物半導体をチャネル形成領域に用いたトッ
プゲート型トランジスタである。ここで、トランジスタ162に含まれるゲート絶縁層1
40は、上面が酸素に対するバリア性を有する絶縁層145と接する。よって、ゲート絶
縁層140及び酸化物半導体層144からの酸素の脱離を抑制することができ、トランジ
スタ162の信頼性を向上させることができる。また、絶縁層145として、酸素に加え
て水素に対するバリア性を有する絶縁層を適用すると、酸素の脱離の抑制に加えてゲート
絶縁層140及び酸化物半導体層144への水素の侵入を抑制することができる。よって
、酸化物半導体層144を高純度化、及びi型(真性)化することができる。高純度化し
、i型(真性)化した酸化物半導体を有するトランジスタ162は、極めて優れたオフ特
性を有する。
トランジスタ162は、オフ電流が小さいため、これを用いることにより長期にわたり記
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは
、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、
消費電力を十分に低減することができる。
トランジスタ162上には、絶縁層150が単層又は積層で設けられている。また、絶縁
層150を介して、トランジスタ162の電極層142aと重畳する領域には、導電層1
48bが設けられており、電極層142aと、絶縁層150と、導電層148bとによっ
て、容量素子164が構成される。すなわち、トランジスタ162の電極層142aは、
容量素子164の一方の電極として機能し、導電層148bは、容量素子164の他方の
電極として機能する。なお、容量が不要の場合には、容量素子164を設けない構成とす
ることもできる。また、容量素子164は、別途、トランジスタ162の上方に設けても
よい。
トランジスタ162および容量素子164の上には絶縁層152が設けられている。そし
て、絶縁層152上にはトランジスタ162と、他のトランジスタを接続するための配線
156が設けられている。図6(A)には図示しないが、配線156は、絶縁層150、
絶縁層152及び絶縁層150などに形成された開口に形成された電極層を介して電極層
142bと電気的に接続される。
図6(A)及び図6(B)において、トランジスタ160と、トランジスタ162とは、
少なくとも一部が重畳するように設けられており、トランジスタ160のソース領域又は
ドレイン領域と酸化物半導体層144の一部が重畳するように設けられているのが好まし
い。また、トランジスタ162及び容量素子164が、トランジスタ160の少なくとも
一部と重畳するように設けられている。例えば、容量素子164の導電層148bは、ト
ランジスタ160のゲート電極層110と少なくとも一部が重畳して設けられている。こ
のような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ること
ができるため、高集積化を図ることができる。
次に、図6(A)及び図6(B)に対応する回路構成の一例を図6(C)に示す。
図6(C)において、第1の配線(1st Line)とトランジスタ160のソース電
極層とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ160の
ドレイン電極層とは、電気的に接続されている。また、第3の配線(3rd Line)
とトランジスタ162のソース電極層又はドレイン電極層の一方とは、電気的に接続され
、第4の配線(4th Line)と、トランジスタ162のゲート電極層とは、電気的
に接続されている。そして、トランジスタ160のゲート電極層と、トランジスタ162
のソース電極層又はドレイン電極層の一方は、容量素子164の電極の他方と電気的に接
続され、第5の配線(5th Line)と、容量素子164の電極の他方は電気的に接
続されている。
図6(C)に示す半導体装置では、トランジスタ160のゲート電極層の電位が保持可能
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ
162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより
、第3の配線の電位が、トランジスタ160のゲート電極層、および容量素子164に与
えられる。すなわち、トランジスタ160のゲート電極層には、所定の電荷が与えられる
(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷
、Highレベル電荷という)のいずれかが与えられるものとする。その後、第4の配線
の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ
状態とすることにより、トランジスタ160のゲート電極層に与えられた電荷が保持され
る(保持)。
トランジスタ162のオフ電流は極めて小さいため、トランジスタ160のゲート電極層
の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第1の配線に所定の電位(定電位)を与えた状態
で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ160のゲート
電極層に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジ
スタ160をnチャネル型とすると、トランジスタ160のゲート電極層にHighレベ
ル電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲ
ート電極層にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより
低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ160を「オン
状態」とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線
の電位をVth_HとVth_Lの間の電位Vとすることにより、トランジスタ160
のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレ
ベル電荷が与えられていた場合には、第5の配線の電位がV(>Vth_H)となれば
、トランジスタ160は「オン状態」となる。Lowレベル電荷が与えられていた場合に
は、第5の配線の電位がV(<Vth_L)となっても、トランジスタ160は「オフ
状態」のままである。このため、第2の配線の電位を判別することで、保持されている情
報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態
にかかわらずトランジスタ160が「オフ状態」となるような電位、つまり、Vth_H
より小さい電位を第5の配線に与えればよい。又は、ゲート電極層の状態にかかわらずト
ランジスタ160が「オン状態」となるような電位、つまり、Vth_Lより大きい電位
を第5の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作
の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる
。また、電力の供給がない場合(ただし、電位は固定されていることが望ましい。)であ
っても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装
置、及び該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
(実施の形態3)
本実施の形態では、実施の形態3とは異なる記憶装置の構造の一形態について説明する。
図7は、記憶装置の斜視図である。図7に示す記憶装置は上部に記憶回路としてメモリセ
ルを複数含む、メモリセルアレイを複数層(メモリセルアレイ3400(1)乃至メモリ
セルアレイ3400(n) nは2以上の整数)有し、下部にメモリセルアレイ3400
(1)乃至メモリセルアレイ3400(n)を動作させるために必要な論理回路3004
を有する。
図7では、論理回路3004、メモリセルアレイ3400(1)及びメモリセルアレイ3
400(2)を図示しており、メモリセルアレイ3400(1)又はメモリセルアレイ3
400(2)に含まれる複数のメモリセルのうち、メモリセル3170aと、メモリセル
3170bを代表で示す。メモリセル3170a及びメモリセル3170bとしては、例
えば、上記実施の形態において説明した回路構成と同様の構成とすることもできる。
なお、図8に、メモリセル3170aに含まれるトランジスタ3171aを代表で示す。
また、メモリセル3170bに含まれるトランジスタ3171bを代表で示す。トランジ
スタ3171a及びトランジスタ3171bは、酸化物半導体層にチャネル形成領域を有
する。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構成については、
実施の形態1において説明した構成と同様であるため、説明は省略する。
トランジスタ3171aのソース電極層又はドレイン電極層と同じ層に形成された電極層
3501aは、電極層3502aによって、電極層3003aと電気的に接続されている
。トランジスタ3171bのソース電極層又はドレイン電極層と同じ層に形成された電極
層3501cは、電極層3502cによって、電極層3003cと電気的に接続されてい
る。
また、論理回路3004は、酸化物半導体以外の半導体材料をチャネル形成領域として用
いたトランジスタ3001を有する。トランジスタ3001は、半導体材料(例えば、シ
リコンなど)を含む基板3000に素子分離絶縁層3106を設け、素子分離絶縁層31
06に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトラ
ンジスタとすることができる。なお、トランジスタ3001は、絶縁表面上に形成された
多結晶シリコン膜等の半導体膜や、SOI基板のシリコン膜にチャネル形成領域が形成さ
れるトランジスタであってもよい。トランジスタ3001の構成については、公知の構成
を用いることが可能であるため、説明は省略する。
トランジスタ3171aが形成された層と、トランジスタ3001が形成された層との間
には、配線3100a及び配線3100bが形成されている。配線3100aとトランジ
スタ3001が形成された層との間には、絶縁層3140aが設けられ、配線3100a
と配線3100bとの間には、絶縁層3141aが設けられ、配線3100bとトランジ
スタ3171aが形成された層との間には、絶縁層3142aが設けられている。
同様に、トランジスタ3171bが形成された層と、トランジスタ3171aが形成され
た層との間には、配線3100c及び配線3100dが形成されている。配線3100c
とトランジスタ3171aが形成された層との間には、絶縁層3140bが設けられ、配
線3100cと配線3100dとの間には、絶縁層3141bが設けられ、配線3100
dとトランジスタ3171bが形成された層との間には、絶縁層3142bが設けられて
いる。
絶縁層3140a、絶縁層3141a、絶縁層3142a、絶縁層3140b、絶縁層3
141b、絶縁層3142bは、層間絶縁層として機能し、その表面は平坦化された構成
とすることができる。
配線3100a、配線3100b、配線3100c、配線3100dによって、メモリセ
ル間の電気的接続や、論理回路3004とメモリセルとの電気的接続等を行うことができ
る。
論理回路3004に含まれる電極層3303は、上部に設けられた回路と電気的に接続す
ることができる。
例えば、図8に示すように、電極層3505によって電極層3303は配線3100aと
電気的に接続することができる。配線3100aは、電極層3503aによって、トラン
ジスタ3171aの電極層3501bと電気的に接続することができる。こうして、配線
3100a及び電極層3303を、トランジスタ3171aのソースまたはドレインと電
気的に接続することができる。また、トランジスタ3171aのソースまたはドレインで
ある電極層3501bは、電極層3502bによって電極層3003bと電気的に接続す
ることができる。電極層3003bは、電極層3503bによって配線3100cと電気
的に接続することができる。
図8では、電極層3303とトランジスタ3171aとの電気的接続は、配線3100a
を介して行われる例を示したがこれに限定されない。電極層3303とトランジスタ31
71aとの電気的接続は、配線3100bを介して行われてもよいし、配線3100aと
配線3100bの両方を介して行われてもよい。または、配線3100aも配線3100
bも介さず、他の電極層を用いて行われてもよい。
また、図8では、トランジスタ3171aが形成された層と、トランジスタ3001が形
成された層との間には、配線3100aが形成された配線層と、配線3100bが形成さ
れた配線層との、2つの配線層が設けられた構成を示したがこれに限定されない。トラン
ジスタ3171aが形成された層と、トランジスタ3001が形成された層との間に、1
つの配線層が設けられていてもよいし、3つ以上の配線層が設けられていてもよい。
また、図8では、トランジスタ3171bが形成された層と、トランジスタ3171aが
形成された層との間には、配線3100cが形成された配線層と、配線3100dが形成
された配線層との、2つの配線層が設けられた構成を示したがこれに限定されない。トラ
ンジスタ3171bが形成された層と、トランジスタ3171aが形成された層との間に
、1つの配線層が設けられていてもよいし、3つ以上の配線層が設けられていてもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
(実施の形態4)
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電
子書籍などの携帯機器に応用した場合の例を図9乃至図12を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶
などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMが使用される
理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。
一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合、以下の特徴があ
る。
通常のSRAMは、図9(A)に示すように1つのメモリセルがトランジスタ801〜8
06の6個のトランジスタで構成されており、それをXデコーダー807、Yデコーダー
808にて駆動している。トランジスタ803とトランジスタ805、トランジスタ80
4とトランジスタ806はインバータを構成し、高速駆動を可能としている。しかし1つ
のメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点があ
る。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100
〜150Fである。このためSRAMはビットあたりの単価が各種メモリの中で最も高
い。
それに対して、DRAMはメモリセルが図9(B)に示すようにトランジスタ811、保
持容量812によって構成され、それをXデコーダー813、Yデコーダー814にて駆
動している。1つのセルが1トランジスタ1容量の構成になっており、面積が小さい。D
RAMのメモリセル面積は通常10F以下である。ただし、DRAMは常にリフレッシ
ュが必要であり、書き換えをおこなわない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、10F前後であり
、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ
消費電力が低減することができる。
図10に携帯機器のブロック図を示す。図10に示す携帯機器はRF回路901、アナロ
グベースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源
回路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレ
イコントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、
音声回路917、キーボード918などより構成されている。ディスプレイ913は表示
部914、ソースドライバ915、ゲートドライバ916によって構成されている。アプ
リケーションプロセッサ906はCPU907、DSP908、インターフェイス(IF
)909を有している。一般にメモリ回路912はSRAMまたはDRAMで構成されて
おり、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減することができる。
図11に、ディスプレイのメモリ回路950に先の実施の形態で説明した半導体装置を使
用した例を示す。図11に示すメモリ回路950は、メモリ952、メモリ953、スイ
ッチ954、スイッチ955およびメモリコントローラ951により構成されている。ま
た、メモリ回路は、画像データ(入力画像データ)からの信号線、メモリ952、及びメ
モリ953に記憶されたデータ(記憶画像データ)を読み出し、及び制御を行うディスプ
レイコントローラ956と、ディスプレイコントローラ956からの信号により表示する
ディスプレイ957が接続されている。
まず、ある画像データがアプリケーションプロセッサ(図示しない)によって、形成され
る(入力画像データA)。入力画像データAは、スイッチ954を介してメモリ952に
記憶される。そしてメモリ952に記憶された画像データ(記憶画像データA)は、スイ
ッチ955、及びディスプレイコントローラ956を介してディスプレイ957に送られ
、表示される。
入力画像データAに変更が無い場合、記憶画像データAは、通常30〜60Hz程度の周
期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956から読
み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき(すなわち、入力画像データA
に変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像データ
B)を形成する。入力画像データBはスイッチ954を介してメモリ953に記憶される
。この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出
されている。メモリ953に新たな画像データ(記憶画像データB)が記憶し終わると、
ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ95
5、及びディスプレイコントローラ956を介して、ディスプレイ957に記憶画像デー
タBが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモ
リ952に記憶されるまで継続される。
このようにメモリ952及びメモリ953は交互に画像データの書き込みと、画像データ
の読み出しを行うことによって、ディスプレイ957の表示をおこなう。なお、メモリ9
52及びメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使
用してもよい。先の実施の形態で説明した半導体装置をメモリ952及びメモリ953に
採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可
能で、且つ消費電力が十分に低減することができる。
図12に電子書籍のブロック図を示す。図12はバッテリー1001、電源回路1002
、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キーボ
ード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、デ
ィスプレイコントローラ1010によって構成される。
ここでは、図12のメモリ回路1007に先の実施の形態で説明した半導体装置を使用す
ることができる。メモリ回路1007の役割は書籍の内容を一時的に保持する機能を持つ
。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが
電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキ
ング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太
くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが
指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合には
フラッシュメモリ1004にコピーしても良い。このような場合においても、先の実施の
形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高
速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力
を低減した携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
本実施例では、実施の形態1で示した作製方法を用いて、ゲート電極層の側壁絶縁層を作
製した例を示す。
本実施例では、図3(A)乃至図3(D)で示した作製方法によって、ゲート絶縁層の上
面及びゲート電極層の側面に接する絶縁層を含む側壁絶縁層を形成した。以下に作製方法
を示す。
はじめに、基板400として用いるシリコン基板上に下地絶縁層436として、CVD法
によって酸化窒化シリコン膜を膜厚100nmで成膜した。
次いで、下地絶縁層436上に酸化物半導体層403として、In:Ga:Zn=3:1
:2[原子数比]の酸化物ターゲットを用いたスパッタリング法により、膜厚20nmの
IGZO膜を形成した。成膜条件は、酸素雰囲気下(流量45sccm)、圧力0.4P
a、電源電力500W、基板温度200℃とし、基板400とターゲットとの距離を60
mmとした。
次いで、酸化物半導体層403をICP(Inductively Coupled P
lasma:誘導結合型プラズマ)エッチング法により、エッチングし、島状に加工した
。エッチング条件は、エッチングガスとして三塩化ホウ素と塩素の混合ガス(BCl
Cl=60sccm:20sccm)を用い、電源電力450W、バイアス電力100
W、圧力1.9Paとした。
次いで、酸化物半導体層403上にゲート絶縁膜402aとしてCVD法によって酸化窒
化シリコン膜を膜厚10nmで成膜した。
ゲート絶縁膜402a上に、スパッタリング法により膜厚30nmの窒化タンタル膜と、
膜厚200nmのタングステン膜の積層を成膜し、エッチング法により加工してゲート電
極層401を形成した。窒化タンタル膜の成膜条件は、アルゴン及び窒素(Ar:N
50sccm:10sccm)雰囲気下、圧力0.6Pa、電源電力1kWとし、基板4
00とターゲットとの距離を60mmとした。また、タングステン膜の成膜条件は、アル
ゴン雰囲気下(流量100sccm)、圧力2.0Pa、電源電力4kWとし、基板を加
熱するために加熱したアルゴンガスを流量10sccmで流した。また、基板400とタ
ーゲットとの距離は、60mmとした。
また、窒化タンタル膜とタングステン膜のエッチング条件は、第1エッチング条件として
、エッチングガスとして塩素、四フッ化メタン及び酸素の混合ガス(Cl:CF:O
=45sccm:55sccm:55sccm)を用い、電源電力3kW、バイアス電
力110W、圧力0.67Pa、基板温度40℃としてタングステン膜をエッチングした
。その後、第2エッチング条件として、エッチングガスとして塩素ガス(Cl=100
sccm)を用い、電源電力2kW、圧力0.67Pa、バイアス電力50Wとして窒化
タンタル膜をエッチングした。
次いで、ゲート電極層401を覆うように、ゲート絶縁膜402a上に絶縁膜411aと
して、酸化アルミニウム膜を成膜した。酸化アルミニウム膜の狙い膜厚は10nmとした
。酸化アルミニウム膜の成膜条件は、アルゴン及び酸素(Ar:O=25sccm:2
5sccm)雰囲気下、圧力0.4Pa、電源電力2.5kW、基板温度250℃とし、
基板400とターゲットとの距離を60mmとした。
次いで、絶縁膜411a上に絶縁膜412aとして、CVD法によって酸化窒化シリコン
膜を膜厚40nmで成膜した。
絶縁膜412aをエッチングして、絶縁膜411aを介してゲート電極層401の側面に
絶縁層412を形成した。エッチング条件は、エッチングガスとして、三フッ化メタン及
びヘリウムの混合ガス(CHF:He=30sccm:120sccm)を用い、電源
電力3kW、バイアス電力200W、圧力2.0Pa、基板温度−10℃とした。
次いで、絶縁層412をマスクとして絶縁膜411a及びゲート絶縁膜402aをエッチ
ングして、絶縁層412及び絶縁層411からなる側壁絶縁層と、ゲート絶縁層402と
、を形成した。絶縁膜412a及びゲート絶縁膜402aのエッチング条件は、エッチン
グガスとしてエッチングガスとして三塩化ホウ素(BCl=80sccm)を用い、電
源電力550W、バイアス電力150W、基板温度70℃、圧力1.0Paとした。
以上の工程で得られた本実施例の試料の、断面TEM(Transmission El
ectron Microscopy(透過型電子顕微鏡))写真を、図13に示す。
図13より、ゲート電極層401の側壁絶縁層の一部である絶縁層411は、領域によっ
て膜厚差を有しており、ゲート絶縁層402に接する領域の膜厚は、ゲート電極層401
の側面と接する領域の膜厚よりも大きいことが確認できる。絶縁層411において、ゲー
ト絶縁層402に接する領域の膜厚dは、9.4nmであり、ゲート電極層401の側
面と接する領域の膜厚dは、4.3nmであった。
また、図13において、ゲート電極層401の幅Lは、105nmであり、側壁絶縁層
の幅Lは42.7nmであった。以上より、微細な構成が精度よく形成されたことが確
認できた。
なお、絶縁層411及びゲート絶縁層402を形成する際に、酸化物半導体層403も同
時にエッチングされ、膜減りがみられた。絶縁層411は、バリア性を有する一方で、側
壁絶縁層への加工の際にエッチングがされにくいため、該膜の下層に設けられた酸化物半
導体層も同時にエッチングされてしまうことがある。しかしながら、本発明の一態様にお
いては、該バリア膜として機能する絶縁層を薄膜(例えば20nm以下)とすることで、
酸化物半導体層の消失を防止することが可能である。図13に示す構成において、酸化物
半導体層403において、ゲート絶縁層402と接する領域の膜厚dは、20nmであ
り、ゲート絶縁層402と重畳せず露出した領域の膜厚dは、12.3nmであった。
以上示したように、本実施例の作製方法によって、バリア膜として機能する絶縁層411
を含む側壁絶縁層を形成することができる。また、該絶縁層411は、エッチング等の追
加の処理を行うことなく、領域毎に膜厚差を有する構成とすることができる。本実施例で
作製した構成をトランジスタに用いることで、ソース抵抗またはドレイン抵抗を低減する
ことができると共に、しきい値電圧のバラツキ、電気特性の劣化、ノーマリーオン化を抑
制することができ、信頼性の高いトランジスタとすることができる。
106 素子分離絶縁層
108 ゲート絶縁層
110 ゲート電極層
116 チャネル形成領域
120 不純物領域
124 金属間化合物領域
128 絶縁層
130 絶縁層
140 ゲート絶縁層
142a 電極層
142b 電極層
144 酸化物半導体層
145 絶縁層
148b 導電層
150 絶縁層
152 絶縁層
156 配線
160 トランジスタ
162 トランジスタ
164 容量素子
185 基板
400 基板
401 ゲート電極層
402 ゲート絶縁層
402a ゲート絶縁膜
403 酸化物半導体層
404 導電膜
405 導電層
405a ソース電極層
405b ドレイン電極層
407 絶縁層
411 絶縁層
411a 絶縁膜
412 絶縁層
412a 絶縁膜
414 絶縁層
415a ソース配線層
415b ドレイン配線層
416 絶縁層
420 トランジスタ
422 トランジスタ
424 トランジスタ
436 下地絶縁層
801 トランジスタ
803 トランジスタ
804 トランジスタ
805 トランジスタ
806 トランジスタ
807 Xデコーダー
808 Yデコーダー
811 トランジスタ
812 保持容量
813 Xデコーダー
814 Yデコーダー
901 RF回路
902 アナログベースバンド回路
903 デジタルベースバンド回路
904 バッテリー
905 電源回路
906 アプリケーションプロセッサ
907 CPU
908 DSP
910 フラッシュメモリ
911 ディスプレイコントローラ
912 メモリ回路
913 ディスプレイ
914 表示部
915 ソースドライバ
916 ゲートドライバ
917 音声回路
918 キーボード
919 タッチセンサ
950 メモリ回路
951 メモリコントローラ
952 メモリ
953 メモリ
954 スイッチ
955 スイッチ
956 ディスプレイコントローラ
957 ディスプレイ
1001 バッテリー
1002 電源回路
1003 マイクロプロセッサ
1004 フラッシュメモリ
1005 音声回路
1006 キーボード
1007 メモリ回路
1008 タッチパネル
1009 ディスプレイ
1010 ディスプレイコントローラ
3000 基板
3001 トランジスタ
3003a 電極層
3003b 電極層
3003c 電極層
3004 論理回路
3100a 配線
3100b 配線
3100c 配線
3100d 配線
3106 素子分離絶縁層
3140a 絶縁層
3140b 絶縁層
3141a 絶縁層
3141b 絶縁層
3142a 絶縁層
3142b 絶縁層
3170a メモリセル
3170b メモリセル
3171a トランジスタ
3171b トランジスタ
3303 電極層
3400 メモリセルアレイ
3501a 電極層
3501b 電極層
3501c 電極層
3502a 電極層
3502b 電極層
3502c 電極層
3503a 電極層
3503b 電極層
3505 電極層

Claims (4)

  1. 酸化物半導体層と、
    前記酸化物半導体層上のゲート絶縁層と、
    前記ゲート絶縁層を介して前記酸化物半導体層と重なる領域を有するゲート電極層と、
    前記ゲート絶縁層の上面と接する領域と、前記ゲート電極層の側面と接する領域とを有する第1の絶縁層と、
    前記酸化物半導体層上のソース電極層及びドレイン電極層と、を有し、
    前記第1の絶縁層は、前記ゲート絶縁層よりも酸素に対する透過性が低く、且つ、前記第1の絶縁層において、前記ゲート絶縁層の上面と接する領域の膜厚は、前記ゲート電極層の側面と接する領域の膜厚よりも大きい半導体装置。
  2. 酸化物半導体層と、
    前記酸化物半導体層上のゲート絶縁層と、
    前記ゲート絶縁層を介して前記酸化物半導体層と重なる領域を有するゲート電極層と、
    前記ゲート電極層の側面と接する領域を有する第1の絶縁層と、
    前記酸化物半導体層上のソース電極層及びドレイン電極層と、を有し、
    前記第1の絶縁層は、前記ゲート絶縁層よりも酸素に対する透過性が低く、且つ、前記第1の絶縁層において、前記ゲート絶縁層の上面と接する領域の膜厚は、前記ゲート電極層の側面と接する領域の膜厚よりも大きい半導体装置。
  3. 請求項1または2において、
    前記第1の絶縁層上に、第2の絶縁層を有し、
    前記第1の絶縁層は、酸化アルミニウムを有し、
    前記第2の絶縁層は、酸化シリコンを有することを特徴とする半導体装置。
  4. 請求項1乃至3のいずれか一において、
    前記ゲート絶縁層の端部と、前記第1の絶縁層の端部とは、概略一致することを特徴とする半導体装置。
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