CN101673769B - 半导体元件、半导体器件以及其制作方法 - Google Patents

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Abstract

本发明的名称是“半导体元件、半导体器件以及其制作方法”。本发明的目的是提供制作有微细结构的半导体元件；以及该微细结构的半导体元件被高集成化了的半导体器件的方法，该方法克服了由于定位精度；缩小投影曝光的加工技术的精度；抗蚀膜掩膜的完成尺寸；以及蚀刻技术引起的成品率问题。本发明在制作具有微细结构的半导体元件中，具有以下特征：形成覆盖栅电极的绝缘膜；并使源区和漏区暴露出来；在其上形成导电膜；在该导电膜上涂敷抗蚀膜以形成膜的厚度不同的抗蚀膜，将该整个抗蚀膜曝光并执行显像，或蚀刻该整个抗蚀膜以形成抗蚀膜掩膜；使用该抗蚀膜掩膜蚀刻导电膜以形成源电极和漏电极。

Description

半导体元件、半导体器件以及其制作方法
技术领域
本发明涉及有微细结构(fine structure)的半导体元件，比如晶体管，尤其是场效应类型的晶体管，典型的是MOS(金属氧化物半导体，Metal Oxide Semiconductor)晶体管(下文中表示为MOSFET)或薄膜晶体管(Thin Film Transistor，下文中表示为TFT)，本发明并且涉及有微细结构的半导体元件的制作方法、以及用微细结构的半导体元件形成半导体器件的制作方法。
背景技术
近年来，对于包含半导体器件的电子装置(如视频摄像机、数字摄像机、投影仪、个人计算机、便携式计算机、携带电话和电子图书)减小尺寸、减轻重量和降低成本的需求日益增长。对于用户来说，电子装置即使减小尺寸、减轻重量，而不减低其性能是理所应当的要求。而且，用户要求电子装置的性能不断提高。电子装置的功能和性能取决于构成电子装置的系统的LSI(大规模集成电路)的特性和电子装置的显示部分中的显示器件的特性。相应地，关于LSI等的半导体器件的微细化、高集成化，以及显示器件的高亮度化、高精细化的研究开发正在积极地进行。通过提高微型化和集成的程度，更多的功能可以搭载在一个芯片上，这就可以实现满足减小尺寸、减轻重量和高性能化要求的电子装置，另外，在显示器件中，通过增加像素数量可实现高精细的图像显示。
另外，例如“芯片上系统(system on chip)”的提案被提出来，该芯片上系统在一个芯片中将构成一个系统(功能电路)的电路如MPU(微计算机)、存储器和I/O接口等安装在单片(monolithic)上，以实现高速度、高可靠性和低电功率消耗。此外，“面板上系统(system on panel)”的提案也被提出来，该面板上系统用TFT形成上述系统(功能电路)，并将显示面板形成在相同的衬底上。为了实现上述芯片上系统或面板上系统，高集成化的技术开发正在进行。此外，为了用TFT形成上述系统(功能电路)，有必要制作开关速度快的TFT。因此，在提高TFT的半导体区域的结晶性的同时，更加需要TFT元件的微细化，所以，正在努力尝试缩小半导体元件的各个部分的尺寸(布线幅宽、沟道幅宽、接触孔的直径等)。
在此，即使说半导体器件的高集成化、微细化上的微细化水准取决于对准控制(alignment control)、缩小投影露光的加工技术或蚀刻技术也不过分。
图7A示出了半导体元件的制作工艺，半导体元件的典型例子为TFT。在衬底701上形成底层膜702，并在底层膜702上形成半导体区域703，且在其上形成栅绝缘膜704。然后，在栅绝缘膜上形成导电膜，蚀刻该导电膜以形成栅电极705。接着，用栅电极705作为掩膜，给半导体区域添加杂质，并进行激活，以形成源区703a、漏区703b、以及沟道形成区703c。然后在其上形成作为层间绝缘膜706的绝缘膜。接下来，涂敷抗蚀膜(没有图示出)，执行该抗蚀膜的曝光以及显像以形成抗蚀膜掩膜708a至708c。然后，执行蚀刻并用抗蚀膜掩膜708a至708c作为蚀刻掩膜，将和半导体区域的源区703a以及漏区703b连接的接触孔707a、707b开口。
接着，如图7B所示，在接触孔707a、707b处形成源电极709a和漏电极709b，这样就形成了TFT。
在制作半导体元件、尤其是有微细结构的半导体元件的工艺中，由于在形成抗蚀膜掩膜708a至708c时的光掩膜的定位错位，导致如图7C所示的栅电极715和源电极719a或和漏电极719b产生短路的问题。如果栅电极715和源电极719a或和漏电极719b产生短路，该半导体元件就不能正常工作，由此导致含有该半导体元件的半导体器件的成品率降低。
为了防止上述问题，在形成接触孔的情形中，必须精确控制以下的精度：为形成抗蚀膜掩膜的曝光工艺的定位精度；缩小投影曝光的加工技术的精度；在抗蚀膜的显像后形成的抗蚀膜掩膜的完成尺寸；在蚀刻层间绝缘膜以给接触孔开口时的横向方向的蚀刻量等，如此，半导体器件的制造变得相当困难。
另外，如图7B所示，在设计半导体元件，尤其是TFT的情形中，为了确保源区703a以及漏区703b和源电极709a以及漏电极709b的连接，要考虑裕度(margin)(A)，所以半导体区域的大小(B)设计得比所希望的尺寸(B-4A)还要大。因此，TFT整体的面积增大，妨碍了TFT的高集成化。
发明内容
在上述问题上，本发明有所成就。本发明的目的是提供制作有微细结构的半导体元件、以及该微细结构的半导体元件被高集成化了的半导体器件的方法，该方法克服了由于定位精度；缩小投影曝光的加工技术的精度；抗蚀膜掩膜的完成尺寸；以及因蚀刻技术而引起的成品率下降问题。
本发明的特征是在具有半导体区域、栅电极、栅绝缘膜、将半导体区域和外部布线连接的接触部分的半导体元件中，形成覆盖栅电极侧面的绝缘膜，在该绝缘膜的外侧形成接触部分，从而形成半导体元件。
换言之，本发明的有微细结构的半导体元件的制作方法，它包括以下步骤：形成覆盖栅电极的绝缘膜，并暴露出源区和漏区，在其上形成导电膜，然后在所述导电膜上涂敷抗蚀膜后形成膜的厚度不同的抗蚀膜，将该抗蚀膜整个曝光并显像，或对整个抗蚀膜进行蚀刻，以形成抗蚀膜掩膜，并用所述抗蚀膜掩膜对所述导电膜进行蚀刻，从而形成源电极和漏电极。
根据本发明，由于抗蚀膜的底膜是凸形，抗蚀膜中有一部分膜的厚度不同，所以即使不使用光掩膜也可以形成抗蚀膜掩膜，因此，可以形成高成品率的有微细结构的半导体元件，而与光掩膜的定位精度、以及缩小投影曝光的加工技术的精度无关。
另外，本发明形成覆盖半导体元件的栅电极的绝缘膜，形成栅电极和源电极以及漏电极，且中间夹该绝缘膜。
本发明的特征是在具有半导体区域、栅电极、栅绝缘膜、将半导体区域和外部布线连接的接触部分的半导体元件中，所述半导体区域的沟道形成区和所述连接部分邻接。
其结果，沟道形成区和接触部分之间的距离变短，在两者之间产生的电阻减小，在移动沟道形成区的电荷变得容易移动，因此，半导体元件的迁移度增高，从而可以高速工作。
此外，本发明包含以下结构。
本发明的半导体元件的制作方法，它包括以下步骤：在半导体区域上形成栅绝缘膜、栅电极、以及覆盖该栅电极的绝缘膜，并在露出所述半导体区域的一部分后，形成导电膜；在所述导电膜上涂敷抗蚀膜后形成抗蚀膜掩膜；用所述抗蚀膜掩膜对所述导电膜的一部分进行蚀刻；对该被蚀刻的导电膜的一部分或该被蚀刻的导电膜以及所述半导体区域的一部分进行蚀刻。
本发明的半导体元件的制作方法，它包括以下步骤：在半导体区域上形成栅绝缘膜、栅电极、以及覆盖该栅电极的绝缘膜，并在露出所述半导体区域的一部分后，形成导电膜；对所述导电膜的一部分或被蚀刻的导电膜以及所述半导体区域的一部分蚀刻；在所述导电膜上涂敷抗蚀膜后形成抗蚀膜掩膜；用所述抗蚀膜掩膜对所述导电膜的一部分进行蚀刻。
本发明的半导体元件的制作方法，它包括以下步骤：在半导体区域上形成第一绝缘膜、第一导电膜、以及第二绝缘膜；对所述第二绝缘膜进行蚀刻以形成硬质掩膜；用该硬质掩膜作为掩膜对第一导电膜进行蚀刻从而形成栅电极后，形成第三绝缘膜；对第三绝缘膜进行蚀刻，以形成侧墙(side wall)；以该侧墙和所述硬质掩膜作为掩膜对第一绝缘膜进行蚀刻从而形成栅绝缘膜，同时在使所述半导体区域的一部分露出后形成第二导电膜；在所述第二导电膜上涂敷抗蚀膜后形成抗蚀膜掩膜；用所述抗蚀膜掩膜作为掩膜对所述第二导电膜的一部分进行蚀刻；对该被蚀刻的第二导电膜的一部分或该被蚀刻的第二导电膜以及所述半导体区域的一部分进行蚀刻以形成源电极和漏电极。
本发明的半导体元件的制作方法，它包括以下步骤：在半导体区域上形成第一绝缘膜、第一导电膜、以及第二绝缘膜；对所述第二绝缘膜进行蚀刻以形成硬质掩膜；用该硬质掩膜作为掩膜对第一导电膜进行蚀刻从而形成栅电极后，形成第三绝缘膜；对第三绝缘膜进行蚀刻，以形成侧墙(side wall)；以该侧墙和所述硬质掩膜作为掩膜对第一导电膜进行蚀刻从而形成栅绝缘膜，同时在使所述半导体区域的一部分露出后形成第二导电膜；对所述第二导电膜的一部分或所述第二导电膜以及所述半导体区域的一部分进行蚀刻；在所述被蚀刻的第二导电膜上涂敷抗蚀膜后形成抗蚀膜掩膜；用所述抗蚀膜掩膜作为掩膜对所述第二导电膜的一部分进行蚀刻以形成源电极和漏电极。
其中所述抗蚀膜掩膜是整体曝光所述抗蚀膜后，且进行显像后形成的。所述抗蚀膜掩膜也可以是在对所述抗蚀膜进行整体蚀刻，使所述第二导电膜或所述第二导电膜的一部分露出后形成的。
所述半导体区域是半导体衬底或半导体薄膜。作为半导体衬底，可以是单晶硅衬底或化合物半导体衬底，或者，晶体硅膜也可以作为半导体膜。
本发明的半导体元件，它包括：具有源区、漏区、以及沟道形成区的半导体区域；栅电极、栅绝缘膜、连接半导体区域和源电极以及漏电极的接触部分(contact portion)、覆盖栅电极的绝缘膜，其中，所述沟道形成区域和所述接触部分邻接。
本发明的半导体元件，它包括：具有源区、漏区、以及沟道形成区的半导体区域；栅电极、栅绝缘膜、连接半导体区域和源电极以及漏电极的接触部分(contact portion)、覆盖栅电极的绝缘膜，其中，中间夹覆盖所述栅电极的绝缘膜，形成所述栅电极和所述源电极以及漏电极。
覆盖所述栅电极的绝缘膜是在该栅电极上形成的绝缘膜和在该栅电极的侧面形成的绝缘膜。在所述栅电极上形成的绝缘膜的典型例子是硬质掩膜，在所述栅电极的侧面形成的绝缘膜的典型例子是侧墙
所述半导体区域是半导体衬底或半导体薄膜。作为半导体衬底，可以是单晶硅衬底或化合物半导体衬底。另外，可以用晶体硅膜当作半导体膜。
附图说明
附图中：
图1A至图1E是解释本发明的半导体元件的制作工艺的图；
图2A至图2E是解释本发明的半导体元件的制作工艺的图；
图3A至图3E是解释本发明的半导体元件的制作工艺的图；
图4A至图4E是解释本发明的半导体元件的制作工艺的图；
图5A和5B是解释本发明所使用的曝光方法的图；
图6A至图6E是解释本发明的半导体元件的制作工艺的图；
图7A到7C是解释传统的半导体元件的制作工艺的图；
图8是解释本发明的半导体器件的图；
本发明的选择图是图1
具体实施方式
下面将参考附图来详细描述本发明的实施方案模式。注意，本发明可以以多种不同形式被执行，并且只要是同一领域工作人员，就很容易了解一个事实，即，可以将本发明的形式和内容更改而不脱离本发明的宗旨和范围。所以，对本发明的解释并不局限于本实施方案模式中所记载的内容。
实施方案模式1
图1A-1E是半导体元件的典型例之一的TFT的制作工艺的图。下文将参考图1A-1E描述本发明的实施方案模式。
如图1A所示，在衬底101上形成底膜102以阻挡来自衬底的杂质。之后，用半导体膜形成所希望形状的半导体区域103，接着，形成作为栅绝缘膜的第一绝缘膜，并形成作为栅电极的第一导电膜。然后，对第一导电膜进行蚀刻以形成所希望的形状，从而形成栅电极105。这种情况下，第一绝缘膜104的一部分也被蚀刻，其膜的厚度变薄。其次，在整个衬底上形成第二绝缘膜106。然后，用栅电极当作掩膜，给半导体区域103添加杂质，以形成杂质区103a。
作为衬底101，使用有耐500℃或更高温度的衬底，包括诸如铝硅酸硼玻璃、钡硅酸硼玻璃、硅酸铝玻璃等的玻璃衬底、石英衬底、蓝宝石衬底等。半导体膜用诸如减压热CVD法、等离子体CVD法、溅射法等众所周知的方法形成。另外，半导体膜的半导体材料可以使用比如硅或以硅为主要成分的合金。至于栅电极，即可以是单层结构也可以是多层结构。此外，选自钽(Ta)，钨(W)，钛(Ti)，钼(Mo)，铝(Al)，铜(Cu)，铬(Cr)，铌(Nb)的元素，或者以这些元素为主要成分的合金材料或化合物材料都可以作为栅电极的材料利用，还有，银-铜-钯合金(AgPdCu合金)也可以被利用。
接下来，如图1B所示，对第二绝缘膜进行蚀刻。根据该工艺，形成覆盖栅电极的绝缘膜108。请注意，形成覆盖栅电极的绝缘膜108的目的是为了使后面形成的源电极以及漏电极和栅电极绝缘。所以，绝缘膜108至少要覆盖栅电极的侧面。
第二绝缘膜可以使用以硅为主要成分的绝缘膜。执行反应离子蚀刻法(以下简称为RIE法)、电子回旋共振(electron cyclotronresonance)法(以下简称为ECR法)等的各向异性蚀刻，可以用第二绝缘膜形成侧墙(side wall)。或者，也可以用以下方法代替上述工艺，即，形成抗蚀膜掩膜，对第二绝缘膜进行蚀刻以形成覆盖栅电极的绝缘膜。
接着，用栅电极105以及覆盖栅电极的绝缘膜108当作掩膜，给半导体区域中添加n型或p型的杂质元素，以形成高浓度杂质区109、低浓度杂质区110、以及沟道形成区111。接着，为了激活添加到低浓度杂质区以及高浓度杂质区的杂质，执行加热处理、照射强光或照射激光束。然后，用湿式蚀刻方式或干式蚀刻方式将源区以及漏区上的第一绝缘膜清除掉，以暴露出源区和漏区，在形成接触部分的同时形成栅绝缘膜107。请注意，高浓度杂质区109成为源区和漏区。
然后，在整个衬底上形成第二导电膜112。这种情形中，由于栅电极105在衬底上是凸形，所以第二导电膜112也是凸形。
虽然在图1B中第二导电膜112是单层结构，但也可以是多层结构。另外，第二导电膜112可以用选自铝(Al)、钛(Ti)、钼(Mo)、钨(W)的元素或以这些元素为主要成分的合金材料。
其次，在整个衬底上涂敷抗蚀膜113。这种情形中，虽然抗蚀膜的底膜有凸凹(不平)，通过在整个表面涂敷抗蚀膜，可以使衬底表面基本变得平整。另外，在栅电极上方形成的抗蚀膜的厚度较薄，其他区域的膜的膜度则较厚。
接着，如图1C所示，在不使用光掩膜的情况下，将抗蚀膜曝光并执行显像，从而形成抗蚀膜掩膜114。
在此，用图5A和5B说明在本发明使用的曝光方法，该方法可以使抗蚀膜选择性地残留在凹部。
图5A是有凸凹的被处理物20的横截面模式图。在图5A中，以参考平面为始，其表面的高度为凸形状的部分为21；凹形状的部分为22。被处理物20被抗蚀膜23覆盖。
在区域21中，假设从被处理物20的表面到抗蚀膜23的表面的距离为b，而在区域22中，假设从被处理物20的表面到抗蚀膜23的表面的距离为a。
对整个表面曝光，并且曝光的条件要使区域21的膜的残存率为0％，且区域22的膜的残存率为y1(＝(a-b)/a×100)％左右。曝光不需要类似中间掩膜(reticule)的形成光学图案的掩膜，而是对整个表面照射光束。这就意味着不再需要光掩膜。
在此，膜的残存率表示为：膜的残存率(％)＝显像后的抗蚀膜的厚度/涂敷后的抗蚀膜厚度×100。其他的，曝光量表示为：曝光量[mJ/cm2]＝照射光的强度[mW/cm2]×曝光时间[msec]，膜的残存率为0％时的曝光量的最低极限表示为Eth。膜的残存率严重依赖抗蚀膜的厚度、抗蚀膜下面的膜的性质、抗蚀膜的涂敷条件以及显像条件，并据此而变。所以，Eth也根据每个条件而变。
通常，抗蚀膜的厚度越大，Eth就越有增大的倾向(亦称为体效应，bulk effect)。另外，Eth并且根据位于抗蚀膜下面的膜的反射率而发生变化，反射率越大，Eth就越趋向减少。抗蚀膜接受的光的能源量越大，也就是光量越大，正型抗蚀膜的膜的残存率就越有减少的趋向。在曝光时，由于抗蚀膜接受从曝光装置照射的照射光以及从抗蚀膜下面的膜反射过来的光双方的光，所以，反射率越大，则抗蚀膜接受的光的光量就越多，也就是Eth趋向于减少。本发明将积极利用Eth的依赖抗蚀膜的厚度的性质。
图5B模式地示出在抗蚀膜的厚度不同的两个区域(区域21和区域22)中的曝光量和膜的残存率的关系。区域22由于比区域21的抗蚀膜厚，所以区域22中的Eth(下文中称作Eth(A))比区域21中的Eth(下文中称作Eth(B))要大。区域22中，由于欲将膜的残存率控制在y1％或更多，所以用x1[mJ/cm2]以下的曝光量照射光束。另外，区域21中，由于想将膜的残存率控制在0％，所以用Eth(B)以上的曝光量照射光束。因此可以得知，用Eth(B)[mJ/cm2]以上x1[mJ/cm2]以下的曝光量照射光束就可以。
由此可知，Eth(A)和Eth(B)之间的差越大，或x1和x2之间的差越大，则曝光条件的裕度就越广。要扩大Eth(A)和Eth(B)之间的差，只要将区域22中的抗蚀膜的厚度a和区域21中的抗蚀膜的厚度b之间的差扩大就可以。而且，在涂敷时调整抗蚀膜的厚度使区域21中的抗蚀膜的厚度b尽量地薄，这样就可以使Eth(B)更小，其结果是区域21中的抗蚀膜很容易被清除。像这样，通过调节抗蚀膜的厚度，可以充分确保曝光条件的裕度。
根据上述步骤，膜的残存率可以通过曝光量来控制，即使执行整个表面的照射，也可以依据曝光对象的形状来调节抗蚀膜的膜的残存率。请注意，由于曝光量和膜的残存率的关系根据抗蚀膜的性质(粘度或含有的溶剂或吸光剂的种类)、涂敷抗蚀膜的对象物的形状和材料、涂敷以及显像时的烘烤条件等而变化，有必要预先调查每个加工对象的曝光量和膜的残存率的关系。这个操作可以以相同于通常的光刻蚀中的曝光条件中的条件来执行。
而且，除了上述的正型抗蚀膜，使用负型的抗蚀膜，填充到形成在开口部分的凹部也无妨。在使用负型的抗蚀膜的情形中，不需要特别的曝光处理，通过调节显像时间或显像液的浓度，只在凹部残留抗蚀膜就可以。请注意，通过在显像前从被处理物的下方加热，只对抗蚀膜的下方部分局部加热，使其变质，这样就可以控制抗蚀膜，使其在凹部容易被残留。
接着，如图1D所示，将残留的抗蚀膜114作为掩膜，对在栅电极上形成的第二导电膜进行蚀刻，以分裂第二导电膜115。
然后，如图1E所示，将绝缘的第二导电膜115按所希望的图形蚀刻，和其他的TFT一起绝缘，同时，形成源区和漏区116。应当注意，在这个工艺中，通过将第二导电膜115和源电极以及漏电极同时蚀刻，可以缩小TFT的面积。然后，在衬底上形成第三绝缘膜作为层间绝缘膜117。接着，形成和源电极及漏电极116连接的接触孔，并形成作为连接布线的第三导电膜。之后，在第三导电膜上形成有所希望图案的抗蚀膜掩膜，用该掩膜对导电膜执行蚀刻，使其形成所希望的图案，这就形成了连接布线118。
请注意，在本实施方案模式中，在图1B中，在整个衬底上形成导电膜112的工艺和涂敷抗蚀膜掩膜113的两个工艺之间，可以执行图1E的工艺(蚀刻导电膜以形成所希望的图案，以和其他TFT绝缘的工艺)。
根据本实施方案模式制作的TFT，即使不使用光掩膜，也可以形成任意形状的抗蚀膜掩膜，并且，由于可以自动定位(self align)地形成源电极和漏电极，所以在微细结构的TFT中，可以防止因定位错位引起的栅电极和源电极及漏电极之间的短路，由此可以制作高成品率的TFT。
另外，由于不需要为了确保源电极以及漏电极和半导体区域的连接考虑裕度，而扩大半导体区域的面积，所以可以缩减TFT的面积。
而且，本发明形成的半导体元件是栅电极和源电极及漏电极中间夹覆盖栅电极的绝缘膜108而形成。换言之，提供在栅电极下面的沟道形成区域和源电极及漏电极可以邻接，其结果是可以减少上述之间的电阻。因此可以制作能够高速工作的TFT。
另外，本实施方案模式中，虽然将TFT作为半导体元件的典型例子举出，但本发明也适用于使用硅衬底或SOI(绝缘硅晶片，SiliconOn Insulator)衬底而形成的场效应晶体管FET(金属氧化物半导体场效应晶体管，也就是MOSFET，metal-oxide semiconductorfield-effect transistor)。
并且，如使用本发明的半导体元件制作半导体器件，则可以增加每衬底单位面积能够搭载的半导体元件的个数，所以可以制作集成度高的像素部分的扫描线驱动电路、信号线驱动电路、控制器、CPU、声频处理电路的转换器、电源电路、收发信电路、存储器、声频处理电路的放大器等的半导体器件。而且，可以制作将上述提供在同一衬底的芯片上系统或面板上系统。
实施方案模式2
在本实施方案模式中，将描述使用其它工艺来制作抗蚀膜掩膜的方法，该抗蚀膜掩膜是为形成源电极以及漏电极而形成的。注意，和实施方案模式1相同的部分将使用相同的符号，并省略相关的详细说明。
首先，根据实施方案模式1，同样地获得图2A的状态。具体地说，在衬底101上形成具有底膜102、高浓度杂质区109、低浓度杂质区110、以及沟道区域111的半导体区域；栅绝缘膜107；栅电极105；以及至少覆盖栅电极侧面的绝缘膜108。
其次，如图2B所示，在整个衬底上形成导电膜112。这时，由于栅电极105在衬底上呈凸形，所以导电膜112也成为凸形。
然后，如图2C所示，按所希望的形状蚀刻导电膜，形成以TFT为单位的被绝缘的导电膜213。
接着，如图2D所示，在整个衬底上涂敷抗蚀膜214。这时，抗蚀膜的底膜虽然有凸凹，但通过在整个表面涂敷抗蚀膜，所以衬底表面基本上是平整的。
接下来，蚀刻整个抗蚀膜214。这时，由于去除了栅电极上的抗蚀膜，所以导电膜213被暴露出来。另外，形成在源区及漏区上方的抗蚀膜215的一部分被残留下来。通过上述步骤，即使不使用光掩膜，也可以形成抗蚀膜掩膜215。
接着，如图2E所示，将残留的抗蚀膜215作为掩膜，对导电膜213进行蚀刻，以形成源电极和漏电极216。然后，在衬底上形成层间绝缘膜217。接着，形成和源电极及漏电极216连接的接触孔，并形成作为连接布线的导电膜。之后，在导电膜上按所希望图案形成抗蚀膜掩膜，用该掩膜对导电膜执行蚀刻，使其形成所希望的图案，这就形成了连接布线218。
根据本实施方案模式制作的TFT，即使不使用光掩膜，也可以形成任意形状的抗蚀膜掩膜，并且，由于可以自动定位(self align)地形成源电极和漏电极，所以在微细结构的TFT中，可以防止因定位错位引起的栅电极和源电极及漏电极之间的短路，由此可以制作高成品率的TFT。
另外，由于不需要为了确保源电极以及漏电极和半导体区域的连接而考虑裕度，从而扩大半导体区域的面积，所以可以缩减TFT的面积。
而且，本发明形成的半导体元件是栅电极和源电极及漏电极中间夹覆盖栅电极的绝缘膜108而形成。换言之，沟道形成区域和源电极及漏电极可以邻接，其结果是可以减少上述之间的电阻。因此可以制作能够高速工作的TFT。
另外，本实施方案模式中，虽然将TFT作为半导体元件的典型例子举出，但本发明也适用于使用硅衬底而形成的场效应晶体管FET(MOSFET)。
并且，如使用本发明的半导体元件制作半导体器件，则可以增加每衬底单位面积能够搭载的半导体元件的个数，所以可以制作集成度高的像素部分的扫描线驱动电路、信号线驱动电路、控制器、CPU、声频处理电路的转换器、电源电路、收发信电路、存储器、声频处理电路的放大器等的半导体器件。而且，可以制作将上述提供在同一衬底的芯片上系统或面板上系统。
实施例
实施例1
本实施例中，将参考图3以及图4描述使用本发明在有绝缘性的衬底，本发明为玻璃衬底上制作半导体元件的工艺。
如图3A所示，在玻璃衬底(第一衬底601)上形成底膜绝缘膜602。本实施例中，底膜绝缘膜是2层结构，使用SiH4、NH3、N2O作为反应气体，以形成厚50-100nm的第一氧氮化硅膜；使用SiH4、N2O作为反应气体，以形成厚100-150nm的第二氧氮化硅膜；层叠构成2层叠层。
然后，在底膜绝缘膜上用众所周知的等离子CVD法或减压CVD法，或溅射法等层叠形成非晶硅膜(膜厚54nm)。
其次，根据专利公开Hei 8-78329号公报上公开的技术，晶化上述非晶硅膜。该公报记载的技术是给非晶硅膜选择性地添加促进晶化的金属元素，并进行加热处理。这种情形中，硅化物在非晶硅膜的一部分上形成，其接触促进半导体膜晶化的金属元素，晶化是以硅化物作为核来进行的。这里，进行用于去氢化的热处理之后(450℃，1小时)，进行用于晶化的热处理(550℃-650℃，4-24小时)。
其次，实施晶体硅膜中的金属元素的吸取(gettering)，以除去晶体硅膜中的金属元素或减少金属元素浓度。作为吸取的方式，可以采用以下两个方法，一个是给晶体硅膜的一部分添加磷或稀有气体(典型的是氩气)形成吸取位置后，进行加热以移动金属元素；另一个是将含有磷或稀有气体等的非晶硅膜或晶体硅膜中间夹氧化膜层叠起来，并以此为吸取位置，执行热处理，以将金属元素移动到吸取位置。执行过吸取的晶体硅膜中的杂质金属浓度最好在1×1017/cm3或更少(SIMS(二次离子质谱仪)的测定界限以下)，更理想的是由ICP-MS(感应耦合等离子体质谱仪)测定的5×1016/cm3或更少。
接下来，为了提高晶化率(在膜的全体积中晶体所占比例)，修补晶粒中残存的缺陷，理想的是对晶体硅膜照射激光。
其次，蚀刻晶体硅，以按所希望形状形成晶体硅膜603。接着，在用含氢氟酸的腐蚀剂清洗硅膜的表面后，形成作为栅绝缘膜的以硅为主要成分的第一绝缘膜604。之后，清洗第一绝缘膜604的表面后，按顺序形成第一导电膜605、第二导电膜606、以及第二绝缘膜607(厚500至1000nm)。在本实施例中，第一导电膜是氮化钽膜；第二导电膜是钨膜；第二绝缘膜是氮氧化硅膜。
接着，如图3B所示，按栅电极的幅宽蚀刻第二绝缘膜607，从而形成硬质掩膜608。之后，用硬质掩膜608，对第二导电膜(钨膜)、第一导电膜(氮化钽膜)进行蚀刻，从而形成长度为1μm左右的栅电极609。这中情况下，作为栅绝缘膜的第一绝缘膜604也多少被蚀刻(604a)。
其次，用硬质掩膜608和栅电极609当作掩膜，给晶硅膜添加赋予n型的杂质元素(P、As等)或添加赋予p型的杂质元素(B等)，以形成杂质区域603a、603b。在此，适当地添加磷或硼。
接着，如图3C所示，形成第三绝缘膜和第四绝缘膜。本实施例中，形成氧氮化硅膜610(厚20-50nm)作为第三绝缘膜；形成氮化硅膜611(厚50-100nm)作为第四绝缘膜。请注意，由于氮化硅膜611是作为后面形成的第五绝缘膜的蚀刻阻挡膜而提供的，所以氮化硅膜611最好是和第五绝缘膜有蚀刻率的选择比的膜。氧氮化硅膜610是为了分开氮化硅膜和晶体硅膜而提供的。这是为了防止由于氮化硅膜和晶体硅的接触而产生的TFT的电特性退化。注意，根据后面形成的第五绝缘膜的蚀刻条件，也可以不形成氮化硅膜611和氧氮化硅膜610。
然后，在整个衬底上形成作为第五绝缘膜的氧氮化硅膜(500-1000nm)后，用RIE法、ECR法等执行各向异性蚀刻，形成侧墙612。注意，在本实施例中，由于栅电极的厚度薄，蚀刻工艺的负担较少。另外，虽然如果降低栅电极的高度，则不能形成控制良好的侧墙，但在本实施中，栅电极609和硬质掩膜608重叠在一起，侧墙形成在该两者的侧面。所以，可以在负担小的情况下，形成控制良好的侧墙。
其次，如图3D所示，对第四绝缘膜(氮化硅膜)611执行各向异性蚀刻。没有形成侧墙区域的氮化硅膜611被蚀刻，只有被侧墙覆盖的氮化硅膜611a残留下来。
接着，用侧墙612和被蚀刻的氮化硅膜611a当作掩膜，给晶体硅膜添加赋予n型的杂质元素(P、As等)或赋予p型的杂质元素(B等)，从而形成高浓度杂质区615。在此，适当地添加磷或硼。另外，被侧墙和氮化硅膜覆盖的晶体硅膜的区域成为幅宽0.2-0.5μm、优选0.3μm左右的低浓度杂质区613。而且，被栅电极和硬质掩膜覆盖的晶体硅膜的区域成为沟道区域614。接着，执行加热处理、照射强光或照射激光，从而激活添加的杂质元素。
虽然没有图示出，由于栅电极609和外部布线连接在一起，蚀刻硬质掩膜608的一部分，给和栅电极609连接的接触部分开口。
然后，干式蚀刻整个衬底，并蚀刻覆盖晶体硅膜的氧氮化硅膜610和多少被蚀刻的绝缘膜604a，从而使源区和漏区暴露出来，以形成接触部分625。这种情况下，侧墙612的一部分也被蚀刻，成为612a
然后，如图3E那样，在整个衬底上形成第三导电膜617和第四导电膜618。本实施例中，形成作为第三导电膜的氮化钽膜(厚80-120nm)后，形成作为第四导电膜的铝膜(厚300-500nm)。
接着，在整个衬底上涂敷抗蚀膜。之后，在如实施方案模式1所示的曝光条件下执行曝光，该曝光条件就是只使位于栅电极上方的抗蚀膜(凸出部分)曝光，执行曝光后执行显像。根据这样的条件，抗蚀膜620残留在源区和漏区615上方(凹部)。之后，由于抗蚀膜的线幅将被设定为任意的，所以也可以执行灰化(ashing)(图4A)
然后，如图4B所示，通过湿式刻蚀或干式刻蚀用抗蚀膜掩膜620清除第三导电膜618和第四导电膜617，从而在栅电极上形成分断开的导电膜621。
接着，如图4C所示，蚀刻被分断开的导电膜621，以形成源电极和漏电极622。在蚀刻时，借助蚀刻晶体硅膜的源区和漏区615，可以形成面积更小的薄膜晶体管。这种情况下的TFT在图4E中表示出，其中，被蚀刻了的源区域以及漏区域631的边缘和源电极以及漏电极632的边缘一致。其结果，可以在每单位面积的衬底上搭载更多的TFT，从而实现高集成化。
其次，如图4D所示，在衬底上形成作为层间绝缘膜623的第六绝缘膜。在本实施例中，形成氮氧化硅膜作为层间绝缘膜。接着形成和源电极以及漏电极622连接的接触孔，之后形成作为连接布线的第五导电膜。然后，在第五导电膜上按所希望的图案形成抗蚀膜掩膜，用该掩膜对导电膜按所希望的图案执行蚀刻，从而形成连接布线624
应该注意，在本实施例中，虽然使用了实施方案模式1的制作工艺，但实施方案模式2的制作工艺也适用于本实施例。
根据本实施例制作的TFT，即使不使用光掩膜，也可以形成任意形状的抗蚀膜掩膜，并且，由于可以自动定位(self align)地形成源电极和漏电极，所以在微细结构的TFT中，所以可以防止因定位错位引起的栅电极和源电极及漏电极之间的短路，由此可以制作高成品率的TFT。
另外，由于不需要为了确保源电极以及漏电极和半导体区域的连接而考虑裕度，从而扩大半导体区域的面积，所以可以缩减TFT的面积。
而且，本发明形成的半导体元件是栅电极和源电极及漏电极中间夹覆盖栅电极的绝缘膜612而形成。换言之，提供在栅电极下面的沟道形成区域和源电极及漏电极可以邻接，其结果是可以减少上述之间的电阻。因此可以制作能够高速工作的TFT。
通过本实施例，可以制作像素部分的扫描线驱动电路、信号线驱动电路、控制器、CPU、声频处理电路的转换器等半导体器件。而且，在形成系统(功能电路)的同时，通过众所周知的方法在像素部分形成液晶显示器件或EL(场致发光Electro Luminescence)显示器件，可以制作小尺寸且能够显示高清晰度的面板上系统。
实施例2
在本实施例中，将参考图6说明本发明的使用半导体衬底制作半导体元件的工艺。请注意，所述半导体衬底是单晶硅衬底或化合物半导体衬底，典型的是，N型或P型单晶硅衬底、GaAs衬底、InP衬底、GaN衬底、SiC衬底、或ZnSe衬底。
如图6A所示，准备一个比如单晶硅制成的p型半导体衬底301，在该半导体衬底上形成p型的井孔(well)302和n型的井孔303，之后，对半导体衬底301的表面的区域有选择地进行热氧化，以形成用于元件分离的，有LOCOS(硅的局部氧化Local Oxidation ofSilicon)结构的，并由氧化硅膜制成的场绝缘膜(filed insulatingfilm)304。
然后，热氧化半导体衬底301的表面以形成厚50nm左右以下的薄膜氧化硅膜(栅绝缘膜)305，在该氧化硅膜305之上用CVD法堆积厚300nm左右的多晶硅膜。
其次，在半导体衬底301上，用CVD法形成厚50nm左右的氧化硅膜作为硬质掩膜，以便形成栅电极。之后，在氧化硅膜上涂敷抗蚀膜后，使用光掩膜，执行曝光和显像，从而形成栅电极形状的抗蚀膜掩膜。
然后，使用抗蚀膜掩膜，借助干式蚀刻，蚀刻氧化硅膜以形成硬质掩膜306。接着，除去抗蚀膜掩膜，用硬质掩膜当作蚀刻用的掩膜，蚀刻多晶硅膜以形成栅电极307。请注意，多晶硅膜比栅绝缘膜的氧化硅膜的蚀刻率高，所以可以选择性地只蚀刻多晶硅膜。并且注意，也可以不除去抗蚀膜掩膜，将抗蚀膜掩膜和硬质掩膜当作蚀刻用的掩膜使用，从而形成栅电极307。
接着，在半导体衬底301上通过CVD法堆积氧化硅膜后，用RIE法、ECR法蚀刻该氧化硅膜，这样就形成了侧墙308。
然后，给半导体衬底301上的p型井孔302中离子注入比如磷等的n型杂质元素，从而形成作为源以及漏的n型半导体区域309。或者，给半导体衬底301上的n型井孔303中离子注入比如硼等的p型杂质，从而形成作为源以及漏的p型半导体区域310。然后，如图6B所示，清除形成在作为源以及漏的n型半导体区域309和作为源以及漏的p型半导体区域310上的氧化硅膜305，以形成栅绝缘膜311。这之后，通过反复蚀刻(etching back)以蚀刻硬质掩膜，从而使栅电极暴露出来。
接着，在半导体衬底301上用溅射法形成钛膜、钨膜、钼膜、钴膜、镍膜等高熔点金属膜，本实施例中，形成钛膜312后，执行加热，从而在高熔点金属膜和硅接触的区域中，形成高熔点金属硅膜313。之后，通过溅射法形成导电膜，比如铝膜314。这种情况下，半导体衬底上由于形成有栅电极等，所以铝膜的表面凸凹不平。
然后，在半导体衬底301上涂敷抗蚀膜。这种情况下的抗蚀膜在栅电极上部的膜较薄，在其他区域的膜相对较厚。接下来，如实施方案模式1那样，将整个抗蚀膜曝光，并执行显像，从而形成抗蚀膜掩膜315a、315b、315c(图6C)。
接着，如图6D所示，将抗蚀膜315a、315b、315c作为蚀刻掩膜，对铝膜和钛膜执行湿式蚀刻，以清除栅极电极上的铝膜和钛膜，从而形成分离开的铝膜和钛膜316a、316b、316c。请注意，在栅电极307上形成有硬质掩膜306时，由于蚀刻率的差，硬质掩膜成为蚀刻阻挡物，所以栅电极不被蚀刻。
接下来，如图6E所示，形成各个元件的源电极和漏电极317、318。接着，在形成绝缘膜后，平整该膜并形成层间绝缘膜319。之后，形成和源电极以及漏电极317、318连接的接触孔。接着，在形成作为连接布线的导电膜后，在导电膜上形成有所希望图案的抗蚀膜掩膜，并用该抗蚀膜掩膜将导电膜蚀刻成所希望的图案，从而形成连接布线320、321。在本实施例中，形成铝膜作为导电膜。注意，如使用通过旋涂法而形成的SiOx膜、PSG(磷硅化物玻璃)膜、BSG(硼硅化物玻璃)膜或BPSG(硼磷硅化物玻璃)膜的SOG(Spin on Glass)膜作为层间绝缘膜319时，也可以不实施平整工艺。但是，在这种情况下，由于必须实施加热工艺，所以在源电极和漏电极317、318上形成钨、钛、钼、钴、镍等高熔点金属膜。
请注意，在本实施例中，虽然使用了实施方案模式1的制作工艺，但实施方案模式2的制作工艺也适用于本实施例。
根据本实施例制作的MOSFET，即使不使用光掩膜，也可以形成任意形状的抗蚀膜掩膜，并且，由于可以自动定位(self align)地形成源电极和漏电极，所以在微细结构的MOSFET中，可以防止因定位错位引起的栅电极和源电极及漏电极之间的短路，由此可以制作高成品率的MOSFET。
另外，由于不需要为了确保源电极以及漏电极和半导体区域的连接而考虑裕度，从而扩大半导体区域的面积，所以可以缩减MOSFET的面积。
而且，本发明形成的半导体元件是栅电极和源电极及漏电极中间夹侧墙308而形成。换言之，提供在栅电极下面的沟道形成区域和源电极及漏电极可以邻接，其结果是可以减少上述之间的电阻。因此可以制作能够高速工作的MOSFET。
通过使用本实施例，可以制作集成度高的像素部分的扫描线驱动电路、信号线驱动电路、控制器、CPU、声频处理电路的转换器、电源电路、收发信电路、存储器、声频处理电路的扩大器等半导体器件。而且，通过在单片上搭载构成一个系统(功能电路)的电路如MPU、存储器和I/O接口等，可以形成能够实现高速度、高可靠性和低电功率消耗的芯片上系统。
实施例3
本实施例将参考图8说明根据实施方案模式1和2制成的作为典型的半导体器件的芯片上系统。如图8所示，可以在单晶硅衬底上集成各种功能电路部分，实现芯片上系统。各种功能电路部分可以以根据实施方案模式1或2制成的MOSFET或电容部分等的半导体元件为主体而形成。请注意，也可以使用有绝缘性的衬底(典型的是玻璃)作为衬底，用根据实施方案模式1或2制成的TFT或电容元件等的半导体元件来形成如本实施例的半导体器件。
图8表示的芯片上系统700包括以下要素：CPU 1701、ROM 1702、中断控制器1703、高速缓冲存储器1704、RAM 1705、DMAC 1706、时钟生成电路1707、串列接口1708、电源生成电路1709、ADC/DAC 1710、时间间隔计数测量器(timer counter)1711、WDT 1712、I/O接口1713。
作为芯片上系统，通过更换各种功能电路的结构和组合，可以完成各种各样的半导体器件，如MPU(微型机算机)、介质处理器(mediaprocessor)、用于制图的LSI、暗号LSI、存储器、用于便携式电话的LSI。
根据本发明制作的半导体元件，由于即使不使用光掩膜，也可以通过自动定位形成源电极和漏电极，所以即使在微细结构的半导体元件中，也可以防止因定位精度、缩小投影曝光的加工技术的精度、抗蚀膜掩膜的完成尺寸、蚀刻技术等引起的栅电极和源电极及漏电极之间的短路，由此可以制作高成品率的半导体元件。
另外，由于不需要为了确保源电极以及漏电极和半导体区域的连接考虑裕度，而扩大半导体区域的面积，所以在可以形成微细的半导体元件的同时，提高半导体器件的集成度。
而且，本发明形成的半导体元件是栅电极和源电极及漏电极中间夹覆盖栅电极的绝缘膜而形成。换言之，形成在栅电极下面的沟道形成区域和源电极及漏电极可以邻接，其结果是可以减少上述之间的电阻。因此，可以制作能够高速工作的半导体元件和半导体器件。

Claims (7)

1. 一种用于制造半导体器件的方法，包括以下步骤：
在半导体膜上形成第一绝缘膜；
在所述半导体膜上形成栅电极，所述第一绝缘膜介于其间；
在所述栅电极上形成接触于所述栅电极的第四绝缘膜；
在所述第四绝缘膜上形成第二绝缘膜和第三绝缘膜；
形成覆盖所述栅电极的侧面和所述第四绝缘膜的侧面的侧壁，所述第二绝缘膜和所述第三绝缘膜介于所述栅电极和所述侧壁之间以及所述第四绝缘膜和所述侧壁之间；
通过使用所述侧壁作为掩膜，来蚀刻所述第三绝缘膜，以使被所述侧壁覆盖的所述第三绝缘膜的一部分残留；
用所述被蚀刻的第三绝缘膜当作掩模，给所述半导体膜添加杂质元素；
通过蚀刻所述第二绝缘膜，来暴露所述半导体膜而形成源区和漏区；
形成覆盖所述第四绝缘膜、所述侧壁和所述半导体膜的第一导电膜；
在所述第一导电膜上形成第二导电膜；
在所述第二导电膜上形成抗蚀剂掩膜；
显像所述抗蚀剂掩模以便将所述抗蚀剂掩模残留在所述源区和所述漏区上；
通过使用所述被显像的抗蚀剂掩膜来蚀刻所述第二导电膜和所述第一导电膜以便暴露所述第四绝缘膜和所述侧壁；以及
对所述经蚀刻的第二导电膜和所述经蚀刻的第一导电膜进行蚀刻以形成源电极和漏电极，其中，所述源电极和漏电极的每个与所述半导体膜电连接。
2. 根据权利要求1的方法，其中，所述第一导电膜包含氮化钽。
3. 根据权利要求1的方法，其中，所述第二绝缘膜包含氮氧化硅，所述第三绝缘膜包含氮化硅。
4. 根据权利要求1的方法，其中，通过在所述第二导电膜上形成抗蚀剂并且去除所述抗蚀剂整个上面部分以便暴露所述第二导电膜的上面部分，来形成所述抗蚀剂掩膜。
5. 根据权利要求1的方法，还包括以下步骤：
在所述源电极、漏电极以及所述第四绝缘膜上形成层间绝缘膜；以及
形成通过所述层间绝缘膜分别电连接到所述源电极和漏电极的布线。
6. 根据权利要求1的方法，其中，所述半导体膜通过使用绝缘硅晶片SOI衬底来形成。
7. 根据权利要求1的方法，其中，所述半导体膜通过使用单晶硅衬底来形成。
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