KR102128117B1 - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

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Abstract

본 발명은, 미세한 구조라도 높은 전기 특성을 갖는 트랜지스터를 수율 좋게 제공한다. 상기 트랜지스터를 포함한 반도체 장치에서도 고성능화, 고신뢰성화, 및 고생산화를 달성한다.
산화물 반도체막, 게이트 절연막, 및 측면에 측벽 절연층이 제공된 게이트 전극층이 순차적으로 적층된 트랜지스터를 갖는 반도체 장치에 있어서, 소스 전극층 및 드레인 전극층은, 산화물 반도체막 및 측벽 절연층에 접하여 제공된다. 상기 반도체 장치의 제작 공정에 있어서 산화물 반도체막, 측벽 절연층, 및 게이트 전극층 위를 덮도록 도전막 및 층간 절연막을 적층하고, 화확적 기계 연마법에 의하여 게이트 전극층 위의 층간 절연막 및 도전막을 제거하여 소스 전극층 및 드레인 전극층을 형성한다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 트랜지스터의 활성층으로서 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 비정질 산화물을 사용한 트랜지스터가 기재되어 있다(특허문헌 1 참조).
일본국 특개 2006-165528호 공보
그런데, 트랜지스터의 동작의 고속화, 트랜지스터의 저소비 전력화, 고집적화 등을 달성하기 위해서는 트랜지스터의 미세화는 필수적이다.
성능이 더 높은 반도체 장치를 실현하기 위하여, 미세화된 트랜지스터의 온 특성(예를 들어, 온 전류나 전계 효과 이동도)을 향상시켜 반도체 장치의 고속 응답, 고속 구동을 실현하는 구성 및 그 제작 방법을 제공하는 것을 목적 중 하나로 한다.
또한, 트랜지스터의 미세화에 따라 제작 공정에 있어서의 수율 저하가 우려된다.
미세한 구조라도 높은 전기 특성을 갖는 트랜지스터를 수율 좋게 제공하는 것을 목적 중 하나로 한다.
또한, 상기 트랜지스터를 포함하는 반도체 장치에서도 고성능화, 고신뢰성화, 및 고생산화를 달성하는 것을 목적 중 하나로 한다.
산화물 반도체막, 게이트 절연막, 및 측면에 측벽 절연층이 제공된 게이트 전극층이 순차적으로 적층된 트랜지스터를 갖는 반도체 장치에 있어서, 소스 전극층 및 드레인 전극층은, 산화물 반도체막 및 측벽 절연층에 접하여 제공된다. 상기 반도체 장치의 제작 공정에 있어서 산화물 반도체막, 측벽 절연층, 및 게이트 전극층 위를 덮도록 도전막 및 층간 절연막을 적층하고, 층간 절연막 및 도전막을 절삭(연삭, 연마)함으로써, 게이트 전극층 위의 도전막을 제거하여 소스 전극층 및 드레인 전극층을 형성한다. 절삭(연삭, 연마) 방법으로서는 화학적 기계 연마(Chemical Mechanical Polishing: CMP)법을 적합하게 사용할 수 있다.
소스 전극층 및 드레인 전극층의 형성 공정에서의 게이트 전극층 위의 도전막을 제거하는 공정에 있어서, 레지스트 마스크를 사용한 에칭 공정을 사용하지 않으므로, 치밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서 형상이나 특성의 편차가 적은 미세한 구조를 갖는 트랜지스터를 수율 좋게 제작할 수 있다.
또한, 게이트 전극층 위에 절연막을 제공하는 것이 바람직하다. 상기 절연막은 절연막 위에 제공되는 소스 전극층 및 드레인 전극층이 되는 도전막을 제거하는 공정에 있어서 일부 또는 전체적으로 제거되어도 좋다.
게이트 전극층을 마스크로 하여 산화물 반도체막에 자기 정합적으로 도펀트를 도입함으로써, 산화물 반도체막에서 채널 형성 영역을 끼우고 채널 형성 영역보다 저항이 낮고 도펀트를 함유한 저저항 영역을 형성한다. 도펀트는 산화물 반도체막의 도전율을 변화시키는 불순물이다. 도펀트의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이머전(immersion) 이온 주입법 등을 사용할 수 있다.
채널 길이 방향으로 채널 형성 영역을 끼운 저저항 영역을 포함한 산화물 반도체막을 가짐으로써, 상기 트랜지스터는 온 특성(예를 들어 온 전류 및 전계 효과 이동도)이 우수하여 고속 동작이나 고속 응답이 가능하게 된다.
본 명세서에 기재된 발명의 구성의 일 형태는 산화물 절연막 위에 제공된 채널 형성 영역을 포함한 산화물 반도체막과, 산화물 반도체막 위에 게이트 절연막과, 게이트 절연막 위에 게이트 전극층 및 절연막의 적층과, 게이트 전극층의 측면 및 절연막의 측면을 덮는 측벽 절연층과, 산화물 반도체막, 게이트 절연막의 측면 및 측벽 절연층의 측면에 접하는 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층 위에 층간 절연막을 갖고, 소스 전극층 및 드레인 전극층의 상면의 높이는 절연막, 측벽 절연층, 및 층간 절연막의 상면의 높이보다 낮고, 또 게이트 전극층의 상면의 높이보다 높고, 산화물 반도체막에 있어서 게이트 절연막과 중첩되는 영역을 포함하는 게이트 전극층과 중첩되지 않은 영역은 도펀트를 포함하는 반도체 장치이다.
상기 구성에 있어서, 본 명세서에 기재된 발명의 구성의 일 형태는, 절연막, 측벽 절연층, 및 층간 절연막의 상면의 높이가 일치한 반도체 장치이다.
또한, 산화물 반도체막에 있어서 소스 전극층 또는 드레인 전극층과 중첩되지 않은 영역은, 소스 전극층 또는 드레인 전극층과 중첩된 영역보다 높은 산소 농도를 갖는 구성으로 하여도 좋다.
본 명세서에 기재된 발명의 구성의 일 형태는 산화물 절연막을 형성하고, 산화물 절연막 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 산화물 반도체막과 중첩되는 게이트 전극층 및 절연막을 적층하고, 게이트 전극층 및 절연막을 마스크로 하여 산화물 반도체막에 도펀트를 선택적으로 도입하고, 게이트 절연막 위에 게이트 전극층의 측면 및 절연막의 측면을 덮는 측벽 절연층을 형성하고, 산화물 반도체막, 게이트 절연막, 게이트 전극층, 절연막, 및 측벽 절연층 위에 도전막을 형성하고, 도전막 위에 층간 절연막을 형성하고, 층간 절연막 및 도전막을 게이트 전극층 위의 절연막이 노출될 때까지 화학적 기계 연마법에 의하여 제거하여 도전막을 분단함으로써 소스 전극층 및 드레인 전극층을 형성하는 반도체 장치의 제작 방법이다.
상기 구성에 있어서, 절연막, 소스 전극층, 드레인 전극층, 측벽 절연층, 및 층간 절연막 위에 보호 절연막이 되는 치밀성이 높은 무기 절연막(대표적으로는 산화 알루미늄막)을 제공하여도 좋다.
상기 구성에 있어서, 소스 전극층 및 드레인 전극층과 층간 절연막 사이에 보호 절연막이 되는 치밀성이 높은 무기 절연막(대표적으로는 산화 알루미늄막)을 제공하여도 좋다.
또한, 게이트 전극층 위의 도전막을 제거하는 공정에 있어서, 화학적 기계 연마법 등의 절삭(연삭, 연마)법 외에, 에칭(드라이 에칭, 웨트 에칭)법이나 플라즈마 처리 등을 조합하여도 좋다. 예를 들어, 화학적 기계 연마법에 의한 제거 공정 후, 드라이 에칭이나 플라즈마 처리를 행하여 처리 표면의 평탄성 향상을 도모하여도 좋다.
상기 구성에 있어서, 산화물 반도체막이 형성되는 산화물 절연막 표면을 평탄화 처리에 의하여 평탄화하여도 좋다. 막 두께가 얇은 산화물 반도체막을 피복성 좋게 제공할 수 있다. 평탄화 처리로서는, 화학적 기계 연마법, 에칭법, 플라즈마 처리 등을 단독적으로 사용하거나, 또는 조합하여 사용할 수 있다.
또한, 산화물 반도체막에 수소 또는 수분을 방출시키는 가열 처리(탈수화 또는 탈수소화 처리)를 행하여도 좋다. 또한, 산화물 반도체막으로서 결정성 산화물 반도체막을 사용하는 경우, 결정화를 위한 가열 처리를 행하여도 좋다.
또한, 산화물 반도체막에 산소를 공급하여도 좋다. 특히, 탈수화 또는 탈수소화 처리에 의하여 산화물 반도체를 구성하는 주성분 재료인 산소가, 동시에 이탈되어 감소될 우려가 있다. 산화물 반도체막에 있어서, 산소가 탈리한 개소에는 산소 결손이 존재하고, 그 산소 결손에 기인하여 트랜지스터의 전기적 특성 변동을 초래하는 도너 준위가 생기게 된다.
따라서, 탈수화 또는 탈수소화 처리가 행해진 산화물 반도체막에 산소를 공급하는 것이 바람직하다. 산화물 반도체막에 산소를 공급함으로써, 막 내의 산소 결손을 보전할 수 있다.
예를 들어, 산소의 공급원이 되는 산소를 많이(과잉으로) 함유한 산화물 절연막을 산화물 반도체막과 접하도록 제공함으로써, 상기 산화물 절연막으로부터 산화물 반도체막으로 산소를 공급할 수 있다. 상기 구성에 있어서, 탈수화 또는 탈수소화 처리로서 가열 처리를 행한 산화물 반도체막 및 산화물 절연막의 적어도 일부가 접한 상태에서 가열 처리를 행함으로써 산화물 반도체막에 산소를 공급하여도 좋다.
또한, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체막에, 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 막 내에 산소를 공급하여도 좋다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
또한, 바람직하게는 트랜지스터에 제공되는 산화물 반도체막은 결정 상태의 산화물 반도체의 화학량론적 조성에 비하여 산소의 함유량이 과잉인 영역이 포함된 막 상태로 하면 좋다. 이 경우에 산소의 함유량은 산화물 반도체의 화학량론적 조성을 초과할 정도로 한다. 또는, 산소의 함유량은, 단결정인 경우의 산소의 양을 초과할 정도로 한다. 산화물 반도체의 격자간에 산소가 존재하는 경우도 있다.
수소 또는 수분을 산화물 반도체로부터 제거하여 불순물이 최대한 함유되지 않도록 고순도화시키고 산소를 공급하여 산소 결손을 보전함으로써, I형(진성) 산화물 반도체, 또는 I형(진성)에 매우 가까운 산화물 반도체로 할 수 있다. 이와 같이 함으로써, 산화물 반도체의 페르미 준위(Ef)를 진성 페르미 준위(Ei)와 동일한 레벨로까지 할 수 있다. 따라서, 상기 산화물 반도체막을 트랜지스터에 사용함으로써 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감할 수 있다.
본 발명의 일 형태는, 트랜지스터 또는 트랜지스터를 포함하여 구성되는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, 산화물 반도체로 채널 형성 영역이 형성되는 트랜지스터를 갖는 반도체 장치, 또는 트랜지스터를 포함하여 구성되는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, LSI나, CPU나, 전원 회로에 탑재되는 파워 디바이스나, 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함한 반도체 집적 회로나, 액정 표시 패널로 대표되는 전기 광학 장치나, 발광 소자를 갖는 발광 표시 장치를 부품으로서 탑재한 전자 기기에 관한 것이다.
미세한 구조라도 높은 전기 특성을 갖는 트랜지스터를 수율 좋게 제공할 수 있다.
또한, 상기 트랜지스터를 포함한 반도체 장치에서도 고성능화, 고신뢰성화, 및 고생산화를 달성할 수 있다.
도 1a는 반도체 장치의 일 형태를 설명하는 평면도이고, 도 1b는 반도체 장치의 일 형태를 설명하는 단면도.
도 2a 내지 도 2d는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 3a 내지 도 3d는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 4a 내지 도 4c는 반도체 장치의 일 형태를 설명하는 단면도.
도 5a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 5b는 반도체 장치의 일 형태를 도시한 평면도이고, 5c는 반도체 장치의 일 형태를 도시한 회로도.
도 6a는 반도체 장치의 일 형태를 도시한 회로도이고, 도 6b는 반도체 장치의 일 형태를 도시한 사시도.
도 7a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 7b는 반도체 장치의 일 형태를 도시한 평면도.
도 8a 및 도 8b는 반도체 장치의 일 형태를 도시한 회로도.
도 9는 반도체 장치의 일 형태를 도시한 블록도.
도 10은 반도체 장치의 일 형태를 도시한 블록도.
도 11은 반도체 장치의 일 형태를 도시한 블록도.
도 12a 내지 도 12c는 반도체 장치의 일 형태를 설명하는 평면도.
도 13a 및 도 13b는 반도체 장치의 일 형태를 설명하는 단면도.
도 14a는 반도체 장치의 일 형태를 설명하는 회로도이고, 도 14b는 반도체 장치의 일 형태를 설명하는 단면도.
도 15a 내지 도 15f는 전자 기기를 도시한 도면.
도 16은 실시예 트랜지스터 1의 단면 STEM상을 도시한 도면.
도 17은 실시예 트랜지스터 2의 구조를 도시한 도면.
도 18은 실시예 트랜지스터 2의 전기 특성을 도시한 도면.
도 19a는 반도체 장치의 일 형태를 설명하는 평면도이고, 도 19b는 반도체 장치의 일 형태를 설명하는 단면도.
도 20a는 반도체 장치의 일 형태를 설명하는 평면도이고, 도 20b는 반도체 장치의 일 형태를 설명하는 단면도.
도 21은 실시예 트랜지스터 2에 있어서의 온 전류의 정규 확률 그래프를 도시한 도면.
도 22는 실시예 트랜지스터 2에 있어서의 임계값 전압의 정규 확률 그래프를 도시한 도면.
이하에서는 본 명세서에 기재하는 발명의 실시형태에 대해서 도면을 사용하여 상세하게 설명한다. 다만, 본 명세서에 기재하는 발명은 이하의 설명에 한정되지 않고, 그의 형태 및 상세한 내용을 다양하게 변경할 수 있음은 당업자라면 용이하게 이해된다. 또한, 본 명세서에 기재하는 발명은 이하에 제시하는 실시형태의 기재 내용에 한정되어 해석되는 것이 아니다. 또한, 제 1, 제 2로서 붙여지는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1a 및 도 1b 등을 사용하여 설명한다. 본 실시형태에서는, 반도체 장치의 일례로서 산화물 반도체막을 갖는 트랜지스터를 나타낸다.
트랜지스터는 채널 형성 영역이 1개 형성되는 싱글 게이트 구조라도, 2개 형성되는 더블 게이트 구조, 또는 3개 형성되는 트리플 게이트 구조라도 좋다. 또한, 채널 형성 영역의 상하에 게이트 절연막을 개재(介在)하여 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트형이라도 좋다.
도 1a 및 도 1b에 도시된 트랜지스터(440a)는 톱 게이트 구조를 갖는 트랜지스터의 일례다. 도 1a는 평면도이고, 도 1a 중의 일점 쇄선 X-Y로 절단한 단면이 도 1b에 상당한다.
채널 길이 방향의 단면도인 도 1b에 도시된 바와 같이, 트랜지스터(440a)를 포함하는 반도체 장치는, 산화물 절연막(436)이 제공된 절연 표면을 갖는 기판(400) 위에 채널 형성 영역(409), 저저항 영역(404a, 404b)을 포함하는 산화물 반도체막(403), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연막(402), 게이트 전극층(401), 게이트 전극층(401) 측면에 제공된 측벽 절연층(412a, 412b), 게이트 전극층(401) 위에 제공된 절연막(413), 소스 전극층(405a) 및 드레인 전극층(405b) 위에 제공된 층간 절연막(415), 트랜지스터(440a)를 덮는 절연막(407)을 갖는다.
층간 절연막(415)은 트랜지스터(440a)에 의한 요철(凹凸)을 평탄화하도록 제공되고, 상기 상면의 높이는 측벽 절연층(412a, 412b) 및 절연막(413)과 대략 같다. 또한, 소스 전극층(405a) 및 드레인 전극층(405b)의 상면의 높이는 층간 절연막(415), 측벽 절연층(412a, 412b), 및 절연막(413)의 상면의 높이보다 낮고, 게이트 전극층(401)의 상면의 높이보다 높다. 또한, 여기서 가리키는 "높이"란, 기판(400) 상면으로부터의 높이를 말한다.
또한, 도 1a 및 도 1b에 있어서 절연막(407)은 층간 절연막(415), 소스 전극층(405a), 드레인 전극층(405b), 측벽 절연층(412a, 412b), 절연막(413)과 접하여 제공된다.
또한, 게이트 전극층(401)을 마스크로 하여 산화물 반도체막(403)에 자기 정합적으로 도펀트를 도입함으로써, 산화물 반도체막(403)에서 채널 형성 영역(409)을 끼우고 채널 형성 영역(409)보다 저항이 낮고, 도펀트를 포함한 저저항 영역(404a, 404b)을 형성한다. 도펀트는 산화물 반도체막(403)의 도전율을 변화시키는 불순물이다. 도펀트의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법 등을 사용할 수 있다.
상기 트랜지스터(440a)는 채널 길이 방향으로 채널 형성 영역(409)을 끼운 저저항 영역(404a, 404b)을 포함한 산화물 반도체막(403)을 가짐으로써, 온 특성(예를 들어 온 전류 및 전계 효과 이동도)이 높고, 고속 동작이나 고속 응답이 가능하게 된다.
산화물 반도체막(403)에 사용되는 산화물 반도체로서는 적어도 인듐(In) 또는 아연(Zn)을 함유한 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물을 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 그들에 추가하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수 종류를 가져도 좋다.
예를 들어, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서는, 예를 들어, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 가리키고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 또한 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자수비가 In:Ga:Zn= 1:1:1(=1/3:1/3:1/3), In:Ga:Zn= 2:2:1(=2/5:2/5:1/5), 또는 In:Ga:Zn= 3:1:2(=1/2:1/6:1/3)인 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 또는, 원자수비가 In:Sn:Zn= 1:1:1(=1/3:1/3:1/3), In:Sn:Zn= 2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn= 2:1:5(=1/4:1/8:5/8)인 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 좋다.
그러나, 상술한 것에 한정되지 않고, 필요한 반도체 특성(이동도, 임계 값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위하여, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물은 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물을 사용한 경우에도 벌크 내 결함 밀도를 저감함으로써 이동도를 올릴 수 있다.
또한, 예를 들어 In, Ga, Zn의 원자수비가 In:Ga:Zn= a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)의 산화물의 조성의 근방이란 것은, a, b, c가, (a-A)2+(b-B)2+(c-C)2≤r2를 충족시키는 것을 가리키고, r은 예를 들어 0.05로 하면 좋다. r로서는, 예를 들어, 0.05로 하면 좋다. 다른 산화물도 마찬가지다.
산화물 반도체막(403)은 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질 등의 상태를 갖는다.
바람직하게는, 산화물 반도체막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 그래서, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면 또는 표면에 수직인 방향으로 정렬되고, 또 ab면에 수직인 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지며, 금속 원자 및 산소 원자를 갖는 층이 중첩된다. 또한, 층의 법선 택터가 c축 방향이다. 또한, 상이한 결정부 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 "수직"이라고 기재하는 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측에서 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화하는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면 또는 표면에 수직인 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향할 수 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면 또는 표면에 수직인 방향이 된다. 결정부는, 성막 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동을 저감할 수 있다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
또한, CAAC-OS와 같이 결정부를 갖는 산화물 반도체에서는, 보다 벌크 내 결함을 저감시킬 수 있고, 표면의 평탄성을 높이면 아모퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
Ra란, JIS B 0601: 2001(ISO4287: 1997)로 정의된 산술 평균 거칠기를 곡면에 적용할 수 있도록 3차원으로 확장한 것이며, "기준면으로부터 지정면까지의 편차의 절대값을 평균한 값"으로 표현할 수 있고, 이하의 수학식으로 정의된다.
[수학식 1]
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여기서 지정면이란 거칠기 계측 대상이 되는 면이고, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4지점으로 표현되는 사각형의 영역으로 하고, 지정면을 xy평면에 투영한 직사각형의 면적을 S0으로 하고, 기준면의 높이(지정면의 평균 높이)를 Z0으로 한다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 측정할 수 있다.
산화물 반도체막(403)은 1nm 이상 30nm 이하(바람직하게는 5nm 이상 10nm 이하)의 두께로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다. 또한, 산화물 반도체막(403)은 스퍼터링 타깃 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태에서 성막하는 스퍼터링 장치를 사용하여 형성되어도 좋다.
CAAC-OS막은 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법에 의하여 형성한다. 상기 스퍼터링용 타깃에 이온이 충돌하면, 스퍼터링용 타깃에 포함되는 결정 영역이 ab면으로부터 벽개(劈開)되어 ab면에 평행한 면을 갖는 평판 형상, 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리될 수 있다. 이 경우, 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달함으로써, CAAC-OS막을 형성할 수 있다.
또한, CAAC-OS막을 형성하기 위하여 이하의 조건을 적용하는 것이 바람직하다.
성막시에 불순물이 혼입되는 것을 저감시킴으로써 불순물로 인하여 결정 상태가 흐트러지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소, 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감시키면 좋다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막시의 기판의 가열 온도를 높임으로써, 스퍼터링 입자가 기판에 도달한 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판의 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 성막시의 기판의 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소의 비율을 높이고 전력을 최적화함으로써, 성막시의 플라즈마 데미지를 경감시키면 바람직하다. 성막 가스 중의 산소의 비율은 30vol.% 이상, 바람직하게는 100vol.%로 한다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn-O 화합물 타깃에 대하여 이하에 나타낸다.
InOx분말, GaOY분말, 및 ZnOZ분말을 소정의 mol수비로 혼합하고, 가압 처리를 행한 후 1000℃ 이상 1500℃ 이하의 온도로 가열 처리함으로써, 다결정인 In-Ga-Zn-O 화합물 타깃으로 한다. 또한, X, Y, 및 Z는 임의의 양수이다. 여기서, 소정의 mol수비는 예를 들어, InOx분말, GaOY분말, 및 ZnOZ분말이 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2이다. 또한, 분말의 종류, 및 이들을 혼합하는 mol수비는 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
도 2a 내지 도 3d는 트랜지스터(440a)를 갖는 반도체 장치의 제작 방법의 일례를 도시한 것이다.
우선, 절연 표면을 갖는 기판(400) 위에 절연막(436)을 형성한다.
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 갖는 것이 필요해진다. 예를 들어 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄소화 실리콘 등의 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 형성된 것을, 기판(400)으로서 사용하여도 좋다.
또한, 기판(400)으로서, 가요성 기판을 사용하여 반도체 장치를 제작하여도 좋다. 가요성을 갖는 반도체 장치를 제작하기 위해서는 가요성 기판 위에 산화물 반도체막(403)을 포함하는 트랜지스터(440a)를 직접 제작하여도 좋고, 다른 제작 기판에 산화물 반도체막(403)을 포함하는 트랜지스터(440a)를 제작한 후 박리하고 가요성 기판에 전치(轉置)하여도 좋다. 또한, 제작 기판으로부터 가요성 기판으로 박리, 전치하기 위하여, 제작 기판과 산화물 반도체막을 포함하는 트랜지스터(440a) 사이에 박리층을 형성하면 좋다.
산화물 절연막(436)은 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다.
산화물 절연막(436)은 단층 구조 및 적층 구조 중 어느 쪽이라도 좋다. 예를 들어, 기판(400) 위에 산화 실리콘막, In-Hf-Zn계 산화물막, 산화물 반도체막(403)을 기술한 순서대로 적층하여도 좋고, 기판(400) 위에 산화 실리콘막, 원자수비 In:Zr:Zn=1:1:1인 In-Zr-Zn계 산화물막, 산화물 반도체막(403)을 기술한 순서대로 적층하여도 좋고, 기판(400) 위에 산화 실리콘막, 원자수비 In:Gd:Zn=1:1:1인 In-Gd-Zn계 산화물막, 산화물 반도체막(403)을 기술한 순서대로 적층하여도 좋다.
본 실시형태에서는 산화물 절연막(436)으로서 스퍼터링법을 사용하여 형성하는 산화 실리콘막을 사용한다.
또한, 산화물 절연막(436)과 기판(400) 사이에 질화물 절연막을 제공하여도 좋다. 질화물 절연막은 플라즈마 CVD법 또는 스퍼터링법 등에 의하여, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다.
다음에, 산화물 절연막(436) 위에 산화물 반도체막(403)을 형성한다(도 2a 참조).
산화물 절연막(436)은 산화물 반도체막(403)과 접하기 때문에 막 내(벌크 내)에 적어도 화학량론을 초과하는 양의 산소가 존재하는 것이 바람직하다. 예를 들어, 산화물 절연막(436)으로서 산화 실리콘막을 사용하는 경우에는, SiO2 +α(다만, α>0)로 한다. 이와 같은 산화물 절연막(436)을 사용함으로써, 산화물 반도체막(403)에 산소를 공급할 수 있어 특성을 양호하게 할 수 있다. 산화물 반도체막(403)에 산소를 공급함으로써, 막 내의 산소 결손을 보전할 수 있다.
예를 들어, 산소의 공급원이 되는 산소를 많이(과잉으로) 함유한 산화물 절연막(436)을 산화물 반도체막(403)과 접하도록 제공함으로써, 상기 산화물 절연막(436)으로부터 산화물 반도체막(403)으로 산소를 공급할 수 있다. 산화물 반도체막(403) 및 산화물 절연막(436)의 적어도 일부가 접한 상태에서 가열 처리함으로써, 산화물 반도체막(403)에 산소를 공급하여도 좋다.
산화물 반도체막(403)의 형성 공정에서, 산화물 반도체막(403)에 최대한 수소 또는 물이 함유되지 않게 하기 위하여, 산화물 반도체막(403) 형성의 전(前)처리로서 스퍼터링 장치의 예비 가열실에서 산화물 절연막(436)이 형성된 기판을 예비 가열하여, 기판 및 산화물 절연막(436)에 흡착된 수소나 수분 등의 불순물을 이탈시켜 배기하는 것이 바람직하다. 또한, 예비 가열실에 제공하는 배기 수단은, 크라이오 펌프(cryo pump)가 바람직하다.
산화물 절연막(436)에서 산화물 반도체막(403)이 접하도록 형성되는 영역에 평탄화 처리를 행하여도 좋다. 평탄화 처리로서는, 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계 연마법), 드라이 에칭 처리, 플라즈마 처리를 사용할 수 있다.
플라즈마 처리로서는, 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행할 수 있다. 역 스퍼터링이란, 아르곤 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가함으로써 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다. 역 스퍼터링을 행하면, 산화물 절연막(436) 표면에 부착되어 있는 분말상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서, 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 복수 횟수 행하여도 좋고, 이들을 조합하여 행하여도 좋다. 또한, 조합하여 행하는 경우, 공정순서도 특별히 한정되지 않으며, 산화물 절연막(436) 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
평탄화 처리는, 예를 들어 산화물 절연막(436)으로서 사용하는 산화 실리콘막 표면에 화학적 기계 연마법에 의하여 연마 처리(연마 조건: 폴리우레탄계 연마포, 실리카계 슬러리, 슬러리 온도 실온, 연마압 0.001MPa, 연마시 회전수(테이블/스핀들) 60rpm/56rpm, 연마 시간 0.5분)를 행하고, 산화 실리콘막 표면에서의 평균 면 거칠기(Ra)를 약 0.15nm로 하면 좋다.
또한, 산화물 반도체막(403)은 성막시에 산소가 많이 함유되도록 설정한 조건(예를 들어, 산소 100%의 분위기하에서 스퍼터링법에 의하여 형성함 등)으로 형성하여, 산소를 많이 함유한(바람직하게는 결정 상태의 산화물 반도체의 화학량론적 조성보다 산소의 함유량이 과잉인 영역이 포함되는) 막으로 하는 것이 바람직하다.
또한, 본 실시형태에서 산화물 반도체막(403)을 스퍼터링법으로 제작하기 위한 타깃으로서는, 조성비가 In:Ga:Zn= 3:1:2[원자수비]인 산화물 타깃을 사용하여 In-Ga-Zn계 산화물막(IGZO막)을 형성한다.
또한, 금속 산화물 타깃의 상대 밀도(충전율)는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 형성한 산화물 반도체막을 치밀한 막으로 할 수 있다.
산화물 반도체막(403)을 형성할 때 사용하는 스퍼터링 가스로서는 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서, 수소 및 수분이 제거된 스퍼터링 가스를 도입하고 상기 타깃을 사용하여 기판(400) 위에 산화물 반도체막(403)을 형성한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩(cold trap)을 더한 것이라도 좋다. 크라이오 펌프를 사용하여 배기한 성막실은, 예를 들어, 수소 원자나 물(H2O) 등 수소 원자를 함유한 화합물(더 바람직하게는 탄소 원자를 함유한 화합물도) 등이 배기되므로, 상기 성막실에서 형성한 산화물 반도체막(403)에 함유되는 불순물의 농도를 저감할 수 있다.
또한, 산화물 절연막(436)과 산화물 반도체막(403)을 대기에 해방시키지 않고 연속적으로 형성하는 것이 바람직하다. 산화물 절연막(436)과 산화물 반도체막(403)을 대기에 노출시키지 않고 연속적으로 형성하면, 산화물 절연막(436) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
산화물 반도체막(403)은 막 형상의 산화물 반도체막을 포토리소그래피 공정에 의하여 섬 형상의 산화물 반도체막으로 가공함으로써 형성할 수 있다.
또한, 섬 형상의 산화물 반도체막(403)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제작 비용을 저감할 수 있다.
또한, 산화물 반도체막의 에칭은, 드라이 에칭 및 웨트 에칭 중 어느 쪽이라도 좋고, 양쪽 모두를 사용하여도 좋다. 예를 들어, 산화물 반도체막의 웨트 에칭에 사용하는 에칭액으로서는, 인산과 초산과 질산을 혼합한 용액 등을 사용할 수 있다. 또한, ITO-07N(KANTO CHEMICAL Co., Inc 제조)을 사용하여도 좋다. 또한, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의한 드라이 에칭에 의하여 에칭 가공하여도 좋다. 예를 들어, IGZO막을 ICP 에칭법에 의하여, 에칭(에칭 조건: 에칭 가스(BCl3: Cl2= 60sccm:20sccm), 전원 전력 450W, 바이어스 전력 100W, 압력 1.9Pa)하여 섬 형상으로 가공할 수 있다.
또한, 산화물 반도체막(403)에 과잉으로 함유된 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행하여도 좋다. 가열 처리의 온도는, 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기하 등에서 행할 수 있다. 예를 들어, 가열 처리 장치의 하나인 전기로(電氣爐)에 기판을 도입하고, 산화물 반도체막(403)에 대하여 질소 분위기하에서 450℃로 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는, 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논아크 램프, 카본아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자기파)의 복사에 의하여, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 고온의 가스에는, 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 가열 처리로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고, 수분간 가열한 후, 기판을 불활성 가스 중으로부터 내보내는 GRTA를 행하여도 좋다.
또한, 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리로 산화물 반도체막(403)을 가열한 후, 같은 노(爐)에 고순도 산소 가스, 고순도 일산화 이질소 가스, 또는 초건조 공기(CRDS(캐비티 링다운 레이저 분광법(cavity ring down laser spectroscopy)) 방식의 노점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기)를 도입하여도 좋다. 산소 가스 또는 일산화 이질소 가스에 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 일산화 이질소 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화 이질소 가스 내의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 일산화 이질소 가스의 작용으로 인하여, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의하여 동시에 감소된, 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체막(403)을 고순도화 및 I형(진성)화할 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리를 행하는 타이밍은, 막 형상의 산화물 반도체막을 형성한 후, 및 섬 형상의 산화물 반도체막(403)을 형성한 후의 어느 쪽이라도 좋다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는 복수 횟수 행하여도 좋고, 다른 가열 처리를 겸하여도 좋다.
탈수화 또는 탈수소화를 위한 가열 처리를, 산화물 반도체막(403)으로서 섬 형상으로 가공되기 전에, 막 형상의 산화물 반도체막이 산화물 절연막(436)을 덮은 상태에서 행하면, 산화물 절연막(436)에 포함된 산소가 가열 처리에 의하여 방출되는 것을 방지할 수 있어 바람직하다.
또한, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체막(403)에, 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 막 내에 산소를 공급하여도 좋다.
또한, 탈수화 또는 탈수소화 처리에 의하여, 산화물 반도체를 구성하는 주성분 재료인 산소가 동시에 이탈되어 감소될 우려가 있다. 산화물 반도체막에 있어서, 산소가 탈리한 개소에서는 산소 결손이 존재하고, 그 산소 결손에 기인하여 트랜지스터의 전기적 특성 변동을 초래하는 도너 준위가 생기게 된다.
탈수화 또는 탈수소화 처리를 행한 산화물 반도체막(403)에 산소를 도입하여 막 내에 산소를 공급함으로써, 산화물 반도체막(403)을 고순도화시키고, I형(진성)화할 수 있다. 고순도화하고, I형(진성)화한 산화물 반도체막(403)을 갖는 트랜지스터는, 전기적 특성 변동이 억제되어, 전기적으로 안정적이다.
산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
산소 도입 공정은 산화물 반도체막(403)에 산소를 도입하는 경우에 산화물 반도체막(403)에 직접 도입하여도 좋고, 게이트 절연막(402)이나 절연막(407) 등의 다른 막을 통과시켜 산화물 반도체막(403)에 도입하여도 좋다. 다른 막을 통과시켜 산소를 도입하는 경우에는 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법 등을 사용하면 좋지만, 노출된 산화물 반도체막(403)에 산소를 직접 도입하는 경우에는 플라즈마 처리 등도 사용할 수 있다.
산화물 반도체막(403)으로의 산소 도입은, 탈수화 또는 탈수소화 처리를 행한 후이면 좋지만, 특별히 한정되지 않는다. 또한, 상기 탈수화 또는 탈수소화 처리를 행한 산화물 반도체막(403)으로의 산소의 도입은 복수 횟수 행하여도 좋다.
다음에, 산화물 반도체막(403)을 덮는 게이트 절연막(442)을 형성한다(도 2b 참조).
또한, 게이트 절연막(442)의 피복성을 향상시키기 위하여 산화물 반도체막(403) 표면에도 상기 평탄화 처리를 행하여도 좋다. 특히 게이트 절연막(442)으로서 막 두께가 얇은 절연막을 사용하는 경우에 산화물 반도체막(403) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연막(442)의 막 두께는, 1nm 이상 20nm 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용할 수 있다. 또한, 게이트 절연막(442)은 스퍼터링 타깃 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태로 막을 형성하는 스퍼터링 장치를 사용하여 형성하여도 좋다.
게이트 절연막(442)의 재료로서는, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막을 사용하여 형성할 수 있다. 게이트 절연막(442)은 산화물 반도체막(403)과 접하는 부분에서 산소를 함유하는 것이 바람직하다. 특히 게이트 절연막(442)은 막 내(벌크 내)에 적어도 화학량론을 초과하는 양의 산소가 존재하는 것이 바람직하고, 예를 들어 게이트 절연막(442)으로서 산화 실리콘막을 사용하는 경우에는 SiO2 ＋α(다만 α＞0)로 한다. 본 실시형태에서는, 게이트 절연막(442)으로서, SiO2 +α(다만, α>0)인 산화 실리콘막을 사용한다. 상기 산화 실리콘막을 게이트 절연막(442)으로서 사용함으로써, 산화물 반도체막(403)에 산소를 공급할 수 있어 특성을 양호하게 할 수 있다. 또한, 게이트 절연막(442)은, 제작하는 트랜지스터의 사이즈나 게이트 절연막(442)의 단차 피복성을 고려하여 형성하는 것이 바람직하다.
또한, 게이트 절연막(442)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0)), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 산화 란탄 등의 high-k 재료를 사용함으로써 게이트 리크 전류를 저감시킬 수 있다. 또한, 게이트 절연막(442)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
다음에, 게이트 절연막(442) 위에 도전막 및 절연막의 적층을 형성하고, 상기 도전막 및 상기 절연막을 에칭하여 게이트 전극층(401) 및 절연막(413)의 적층을 형성한다(도 2c 참조).
게이트 전극층(401)의 재료는, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오듐, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(401)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극층(401)은, 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
또한, 게이트 전극층(401)의 재료는, 산화 인듐 산화 주석, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연막(442)과 접하는 게이트 전극층(401)의 한 층으로서, 질소를 함유한 금속 산화물막, 구체적으로는 질소를 함유한 In-Ga-Zn-O막이나, 질소를 함유한 In-Sn-O막이나, 질소를 함유한 In-Ga-O막이나, 질소를 함유한 In-Zn-O막이나, 질소를 함유한 Sn-O막이나, 질소를 함유한 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV(전자 볼트) 이상, 바람직하게는 5.5eV(전자 볼트) 이상의 일함수를 갖고, 게이트 전극층으로서 사용한 경우, 트랜지스터의 전기 특성의 임계값 전압을 양으로 할 수 있어 소위 노멀리-오프의 스위칭 소자를 실현할 수 있다.
절연막(413)은, 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 사용할 수 있다. 절연막(413)은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
다음에, 게이트 전극층(401) 및 절연막(413)을 마스크로 하여 산화물 반도체막(403)에 도펀트(421)를 도입함으로써, 저저항 영역(404a, 404b)을 형성한다(도 2d 참조).
도펀트(421)는 산화물 반도체막(403)의 도전율을 변화시키는 불순물이다. 도펀트(421)로서는 15족 원소(대표적으로는 인(P), 비소(As), 및 안티몬(Sb)), 붕소(B), 알루미늄(Al), 질소(N), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 티타늄(Ti), 및 아연(Zn) 중에서 선택된 하나 이상의 원소를 사용할 수 있다.
도펀트(421)는 주입법에 의하여 다른 막(예를 들어 게이트 절연막(442))을 통과하여 산화물 반도체막(403)에 도입할 수도 있다. 도펀트(421)의 도입 방법으로서 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법 등을 사용할 수 있다. 이 때, 도펀트(421)의 단체 이온, 또는 불화물 이온, 염화물 이온을 사용하면 바람직하다.
도펀트(421)의 도입 공정은 가속 전압, 도즈량 등의 주입 조건, 통과시키는 막의 두께를 적절히 설정하여 제어하면 좋다. 본 실시형태에서는 도펀트(421)로서 인을 사용하여 이온 주입법으로 인 이온을 주입한다. 또한, 도펀트(421)의 도즈량을 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하면 좋다.
저저항 영역에서의 도펀트(421)의 농도는 5×1018/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
기판(400)을 가열하면서 도펀트(421)를 도입하여도 좋다.
또한, 산화물 반도체막(403)에 도펀트(421)를 도입하는 처리는 복수 횟수 행하여도 좋고, 도펀트도 복수 종류 사용하여도 좋다.
또한, 도펀트(421)의 도입 처리 후, 가열 처리를 행하여도 좋다. 가열 조건으로서는 300℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하의 온도로 산소 분위기하에서 1시간 동안 행하는 것이 바람직하다. 또한, 질소 분위기하, 감압하, 대기(초건조 공기)하에서 가열 처리하여도 좋다.
본 실시형태에서는, 이온 주입법에 의하여 산화물 반도체막(403)에 인(P) 이온을 주입한다. 또한, 인(P) 이온의 주입 조건은 가속 전압을 30kV로 하고, 도즈량을 1.0×1015ions/cm2로 한다.
산화물 반도체막(403)을 CAAC-OS막으로 한 경우, 도펀트(421)의 도입에 의하여, 일부 비정질화하는 경우가 있다. 이 경우에는 도펀트(421) 도입 후에 가열 처리함으로써, 산화물 반도체막(403)의 결정성을 회복시킬 수 있다.
따라서, 채널 형성 영역(409)을 끼우는 저저항 영역(404a, 404b)이 제공된 산화물 반도체막(403)이 형성된다.
다음에, 게이트 전극층(401) 및 절연막(413) 위에 절연막을 형성하고, 상기 절연막을 에칭하여 측벽 절연층(412a, 412b)을 형성한다. 또한, 게이트 전극층(401) 및 측벽 절연층(412a, 412b)을 마스크로 하여 게이트 절연막(442)을 에칭함으로써 게이트 절연막(402)을 형성한다(도 3a 참조).
측벽 절연층(412a, 412b)은 절연막(413)과 같은 재료 및 방법을 사용하여 형성할 수 있다. 본 실시형태에서는, CVD법에 의하여 형성한 산화 질화 실리콘막을 사용한다.
다음에, 산화물 반도체막(403), 게이트 절연막(402), 게이트 전극층(401), 측벽 절연층(412a, 412b) 및 절연막(413) 위에 소스 전극층 및 드레인 전극층(이것과 같은 층으로 형성되는 배선도 포함함)이 되는 도전막을 형성한다.
도전막은 나중의 가열 처리에 견딜 수 있는 재료를 사용한다. 소스 전극층 및 드레인 전극층에 사용하는 도전막으로서, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 함유한 금속막, 또한 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 아래측 및 위측 중 한편, 또는 쌍방에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다. 또한, 소스 전극층, 및 드레인 전극층에 사용하는 도전막으로서는, 도전성의 금속 산화물로 형성하여도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2), 산화 인듐 산화 아연(In2O3-ZnO) 또는 이들의 금속 산화물 재료에 산화 실리콘을 함유시킨 것을 사용할 수 있다.
포토리소그래피 공정에 의하여 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭하여 섬 형상의 도전막(445)을 형성한 후, 레지스트 마스크를 제거한다. 또한, 상기 에칭 공정에서는, 게이트 전극층(401) 위의 도전막(445)의 제거는 행하지 않는다.
도전막으로서 막 두께 30nm의 텅스텐막을 사용하는 경우, 상기 도전막의 에칭은 예를 들어 드라이 에칭법에 의하여 텅스텐막을 에칭(에칭 조건: 에칭 가스(CF4: Cl2: O2= 55sccm: 45sccm: 55sccm), 전원 전력 3000W, 바이어스 전력 140W, 압력 0.67Pa)하여 섬 형상의 텅스텐막을 형성하면 좋다.
섬 형상의 도전막(445) 위에 층간 절연막(415)이 되는 절연막(446)을 적층한다(도 3b 참조).
절연막(446)은 절연막(413)과 같은 재료 및 방법을 사용하여 형성할 수 있다. 절연막(446)은 트랜지스터(440a)로 인하여 생기는 요철을 평탄화할 수 있는 막 두께로 형성한다. 본 실시형태에서는, CVD법에 의하여 300nm의 산화 질화 실리콘막을 형성한다.
다음에, 절연막(446) 및 도전막(445)에 화학적 기계 연마법에 의하여 연마 처리를 행하여 절연막(413)이 노출되도록 절연막(446) 및 도전막(445)의 일부를 제거한다.
상기 연마 처리에 의하여 절연막(446)을 층간 절연막(415)으로 가공하여 게이트 전극층(401) 위의 도전막(445)을 제거하여 소스 전극층(405a) 및 드레인 전극층(405b)을 형성하였다.
본 실시형태에서는, 절연막(446) 및 도전막(445)의 제거에 화학적 기계 연마법을 사용하였지만, 다른 절삭(연삭, 연마)법을 사용하여도 좋다. 또한, 게이트 전극층(401) 위의 도전막(445)을 제거하는 공정에 있어서, 화학적 기계 연마법 등의 절삭(연삭, 연마)법 외에, 에칭(드라이 에칭, 웨트 에칭)법이나 플라즈마 처리 등을 조합하여도 좋다. 예를 들어, 화학적 기계 연마법에 의한 제거 공정 후, 드라이 에칭이나 플라즈마 처리(역 스퍼터링 등)를 행하여 처리 표면의 평탄성 향상을 도모하여도 좋다. 절삭(연삭, 연마)법에 에칭법, 플라즈마 처리 등을 조합하여 행하는 경우, 공정 순서는 특별히 한정되지 않고, 절연막(446) 및 도전막(445)의 재료, 막 두께, 및 표면의 요철 상태에 따라 적절히 설정하면 좋다.
또한, 본 실시형태에 있어서는, 소스 전극층(405a), 드레인 전극층(405b)은 게이트 전극층(401) 측면에 제공된 측벽 절연층(412a, 412b)의 측면에 접하도록 제공되고, 측벽 절연층(412a, 412b)의 측면을 상단부보다 약간 낮은 위치까지 덮는다. 소스 전극층(405a), 드레인 전극층(405b)의 형상은 도전막(445)을 제거하는 연마 처리의 조건에 따라 다르고, 본 실시형태에서 나타낸 바와 같이, 측벽 절연층(412a, 412b), 절연막(413)의 연마 처리된 표면보다 막 두께 방향으로 후퇴된 상태가 되는 경우가 있다. 그러나, 연마 처리의 조건에 따라서는, 소스 전극층(405a), 드레인 전극층(405b)의 상단부의 높이와 측벽 절연층(412a, 412b)의 상단부의 높이가 대략 일치되는 경우도 있다.
상술한 공정을 거쳐, 본 실시형태의 트랜지스터(440a)가 제작된다(도 3c 참조).
트랜지스터(440a)는 제작 공정에 있어서 게이트 전극층(401), 절연막(413), 측벽 절연층(412a, 412b) 위에 제공된 도전막(445)의 일부를 화학적 기계 연마 처리함으로써 제거하고, 도전막(445)을 분단함으로써 소스 전극층(405a) 및 드레인 전극층(405b)을 형성한다.
또한, 소스 전극층(405a) 및 드레인 전극층(405b)은 노출된 산화물 반도체막(403) 상면, 및 측벽 절연층(412a) 또는 측벽 절연층(412b)과 접하도록 제공된다. 따라서, 소스 전극층(405a) 또는 드레인 전극층(405b)과 산화물 반도체막(403)이 접하는 영역(콘택트 영역)과, 게이트 전극층(401)과의 거리(최단 거리)는 측벽 절연층(412a, 412b)의 채널 길이 방향의 폭이 되어, 더 미세화를 달성할 수 있는 외에, 제작 공정에 있어서 더 편차 없이 제어할 수 있다.
이와 같이, 소스 전극층(405a) 또는 드레인 전극층(405b)과 산화물 반도체막(403)이 접하는 영역(콘택트 영역)과, 게이트 전극층(401)과의 거리를 짧게 할 수 있기 때문에, 소스 전극층(405a) 또는 드레인 전극층(405b)과 산화물 반도체막(403)이 접하는 영역(콘택트 영역)과 게이트 전극층(401) 사이의 저항이 저감되고, 트랜지스터(440a)의 온 특성을 향상시킬 수 있게 된다.
또한, 소스 전극층(405a) 및 드레인 전극층(405b)의 형성 공정에서의 게이트 전극층(401) 위의 도전막(445)을 제거하는 공정에 있어서 레지스트 마스크를 사용한 에칭 공정을 사용하지 않기 때문에, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서 형상이나 특성의 편차가 적은 미세한 구조를 갖는 트랜지스터(440a)를 수율 좋게 제작할 수 있다.
또한, 소스 전극층(405a) 및 드레인 전극층(405b)의 형성 공정에서의 게이트 전극층(401) 위의 도전막(445)을 제거하는 공정에 있어서 절연막(413)을 부분적으로, 또는 절연막(413)을 전체적으로 제거하여도 좋다. 도 4c는 절연막(413)을 전체적으로 제거하여 게이트 전극층(401)이 노출된 트랜지스터(440c)의 예를 나타낸 것이다. 또한, 게이트 전극층(401)도 상방이 부분적으로 제거되어도 좋다. 트랜지스터(440c)와 같이, 게이트 전극층(401)을 노출시키는 구조는, 트랜지스터(440c) 위에 다른 배선이나 반도체 소자를 적층하는 집적 회로에 있어서 사용할 수 있다.
트랜지스터(440a) 위에 보호 절연막이 되는 치밀성이 높은 무기 절연막(대표적으로는 산화 알루미늄막)을 제공하여도 좋다.
본 실시형태에서는, 절연막(413), 소스 전극층(405a), 드레인 전극층(405b), 측벽 절연층(412a, 412b) 및 층간 절연막(415) 위에 접하도록 절연막(407)을 형성한다(도 3d 참조).
또한, 소스 전극층(405a) 및 드레인 전극층(405b)과 층간 절연막(415) 사이에 보호 절연막이 되는 치밀성이 높은 무기 절연막(대표적으로는 산화 알루미늄막)을 제공하여도 좋다.
도 4b는 소스 전극층(405a) 및 드레인 전극층(405b)과 층간 절연막(415) 사이에 절연막(410)을 제공한 트랜지스터(440b)의 예를 도시한 것이다. 트랜지스터(440b)에 있어서는, 절연막(410)도 소스 전극층(405a) 및 드레인 전극층(405b)의 형성 공정에 있어서 사용하는 절삭(연삭, 연마) 공정에 의하여 상면이 평탄화 처리된다.
절연막(407, 410)은 단층 및 적층 중 어느 쪽이라도 좋고, 적어도 산화 알루마늄막을 포함하는 것이 바람직하다.
절연막(407, 410)은 플라즈마 CVD법, 스퍼터링법, 또는 증착법 등에 의하여 형성할 수 있다.
절연막(407, 410)으로서는, 산화 알루미늄막 이외에 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 산화 갈륨막 등의 무기 절연막을 사용할 수 있다. 또한 산화 하프늄막, 산화 마그네슘막, 산화 지르코늄막, 산화 란탄막, 산화 바륨막, 또는 금속 질화물막(예를 들어, 질화 알루미늄막)도 사용할 수 있다.
본 실시형태에서는, 절연막(407, 410)으로서 스퍼터링법에 의하여 산화 알루미늄막을 형성한다. 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(440a, 440b)에 안정적인 전기 특성을 부여할 수 있다. 막 밀도는 러더퍼드 후방 산란법(RBS： Rutherford Backscattering Spectrometry)이나 X선 반사율 측정법(XRR: X-Ray Reflectometry)에 의하여 측정할 수 있다.
산화물 반도체막(403) 위에 형성되는 절연막(407, 410)으로서 사용할 수 있는 산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두가 막을 통과하지 않도록 차단하는 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정 중 및 제작 후에, 변동 요인이 되는 수소, 수분 등의 불순물이 산화물 반도체막(403)으로 혼입되거나 산화물 반도체를 구성하는 주성분 재료인 산소가 산화물 반도체막(403)으로부터 방출되는 것을 방지하는 보호막으로서 기능한다.
절연막(407, 410)은, 절연막(407, 410)에 물, 수소 등의 불순물을 혼입시키지 않는 방법(바람직하게는, 스퍼터링법 등)을 적절히 사용하여 형성하는 것이 바람직하다.
산화물 반도체막의 성막시와 마찬가지로, 절연막(407, 410)의 성막실 내의 잔류 수분을 제거하기 위하여, 흡착형의 진공 펌프(크라이오 펌프 등)를 사용하는 것이 바람직하다. 크라이오 펌프를 사용하여 배기한 성막실에서 형성한 절연막(407, 410)에 함유되는 불순물의 농도를 저감시킬 수 있다. 또한, 절연막(407, 410)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 가한 것이라도 좋다.
절연막(407, 410)을 형성할 때에 사용하는 스퍼터링 가스로서는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
또한, 트랜지스터 기인의 표면 요철을 저감시키기 위하여 평탄화 절연막을 형성하여도 좋다. 평탄화 절연막으로서는, 폴리이미드 수지, 아크릴 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써 평탄화 절연막을 형성하여도 좋다.
또한, 도 4a에 층간 절연막(415) 및 절연막(407)에 소스 전극층(405a) 및 드레인 전극층(405b)에 도달하는 개구를 형성하고, 개구에 배선층(435a, 435b)을 형성하는 예를 나타낸다. 배선층(435a, 435b)을 사용하여 다른 트랜지스터나 소자와 접속시켜, 다양한 회로를 구성할 수 있다.
배선층(435a), 배선층(435b)은 게이트 전극층(401), 소스 전극층(405a), 또는 드레인 전극층(405b)과 같은 재료 및 방법을 사용하여 형성할 수 있고, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 아래측 및 위측 중 한쪽 또는 양쪽 모두에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다. 또한, 배선층(435a), 배선층(435b)에 사용하는 도전막으로서는, 도전성의 금속 산화물로 형성하여도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2), 산화 인듐 산화 아연(In2O3-ZnO) 또는 이들의 금속 산화물 재료에 산화 실리콘을 함유시킨 것을 사용할 수 있다.
예를 들어, 배선층(435a) 및 배선층(435b)으로서 몰리브덴막의 단층, 질화 탄탈막과 구리막이 적층된 것, 또는 질화 탄탈막과 텅스텐막이 적층된 것 등을 사용할 수 있다.
상술한 바와 같이, 반도체 장치의 제작 공정에 있어서 형상이나 특성의 편차기 적은 미세한 구조를 갖는 온 특성이 높은 트랜지스터(440a, 440b, 440c)를 수율 좋게 제공할 수 있다.
따라서, 미세화를 실현하고, 또 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
(실시형태 2)
본 실시형태에서는 상기 본 명세서에 기재된 트랜지스터가 사용되어 있고, 전력이 공급되지 않더라도 기억 내용을 유지할 수 있고, 또 기록 횟수의 제한도 없는 반도체 장치의 일례를 도면을 사용하여 설명한다.
도 5a 내지 도 5c는 반도체 장치의 구성의 일례이다. 도 5a는 반도체 장치의 단면도, 도 5b는 반도체 장치의 평면도, 도 5c는 반도체 장치의 회로도를 각각 도시한 것이다. 여기서, 도 5a는 도 5b의 C1-C2 및 D1-D2에 있어서의 단면에 상당한다.
도 5a 및 도 5b에 도시한 반도체 장치는 하부에 제 1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(162)를 갖는다. 트랜지스터(162)로서는, 실시형태 1에 나타낸 트랜지스터(440a)의 구조를 적용한 예이다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 서로 다른 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 외의 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 그 특성 때문에 오랜 기간에 걸친 전하의 유지를 가능하게 한다.
또한, 상기 트랜지스터는 모두가 n채널형 트랜지스터임을 전제로 하여 설명하지만, p채널형 트랜지스터를 사용할 수도 있는 것은 물론이다. 또한, 정보를 유지하기 위하여 산화물 반도체를 실시형태 1에 나타낸 바와 같은 트랜지스터(162)에 사용하는 것 외에 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타내는 것으로 한정할 필요는 없다.
도 5a에 도시한 트랜지스터(160)는 반도체 재료(예를 들어, 실리콘 등)를 포함하는 기판(185)에 제공된 채널 형성 영역(116)과, 채널 형성 영역(116)을 개재하도록 제공된 불순물 영역(120)과, 불순물 영역(120)에 접하는 금속간 화합물 영역(124)과, 채널 형성 영역(116) 위에 제공된 게이트 절연막(108)과, 게이트 절연막(108) 위에 형성된 게이트 전극(110)을 갖는다. 또한, 도면에서 소스 전극이나 드레인 전극을 명시적으로 도시하지 않는 경우가 있지만, 편의상 이와 같은 상태를 포함하여 트랜지스터라고 부를 경우가 있다. 또한, 이 경우에는 트랜지스터의 접속 관계를 설명하기 위하여 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현할 경우가 있다. 즉, 본 명세서에서 소스 전극이라고 기재한 경우에는 소스 영역이 포함될 수 있다.
기판(185) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 제공되고, 트랜지스터(160)를 덮도록 절연층(128) 및 절연층(130)이 제공된다. 또한, 트랜지스터(160)에서, 게이트 전극(110)의 측면에 측벽 절연층(사이드월 절연층)을 제공하고, 불순물 농도가 상이한 영역을 포함한 불순물 영역(120)으로 하여도 좋다.
단결정 반도체 기판을 사용한 트랜지스터(160)는, 고속 동작이 가능하다. 따라서, 상기 트랜지스터를 판독용 트랜지스터로서 사용함으로써 정보를 고속으로 판독할 수 있다. 트랜지스터(160)를 덮도록 절연막을 2층 형성한다. 트랜지스터(162) 및 용량 소자(164)의 형성전의 처리로서, 상기 절연막 2층에 CMP 처리를 가하고, 평탄화된 절연층(128), 절연층(130)을 형성하고, 동시에 게이트 전극(110)의 상면을 노출시킨다.
절연층(128), 절연층(130)은, 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 사용할 수 있다. 절연층(128), 절연층(130)은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
또한, 폴리이미드 수지, 아크릴 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 유기 재료를 사용하는 경우, 스핀 코트법, 인쇄법 등의 습식법에 의하여 절연층(128), 절연층(130)을 형성하여도 좋다.
또한, 본 실시형태에 있어서 절연층(128)으로서 질화 실리콘막, 절연층(130)으로서 산화 실리콘막을 사용한다.
절연층(130) 표면에 있어서, 산화물 반도체막(144) 형성 영역에 대하여 평탄화 처리를 행하는 것이 바람직하다. 본 실시형태에서는, 연마 처리(예를 들어, CMP 처리)에 의하여 충분히 평탄화한(바람직하게는, 절연층(130) 표면의 평균 면 거칠기는 0.15nm 이하) 절연층(130) 위에 산화물 반도체막(144)을 형성한다.
도 5a에 도시한 트랜지스터(162)는 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터이다. 여기서, 트랜지스터(162)에 포함되는 산화물 반도체막(144)은 고순도화된 것이 바람직하다. 고순도화된 산화물 반도체를 사용함으로써 오프 특성이 매우 우수한 트랜지스터(162)를 얻을 수 있다.
트랜지스터(162)는 오프 전류가 작기 때문에, 이것을 사용함으로써 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 필요 없거나 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다.
트랜지스터(162)는 제작 공정에 있어서 게이트 전극(148), 절연막(137), 측벽 절연층(136a, 136b) 위에 제공된 도전막을 화학적 기계 연마 처리에 의하여 제거하는 공정을 사용하여 소스 전극층 및 드레인 전극층으로서 기능하는 전극층(142a, 142b)을 형성한다.
따라서, 트랜지스터(162)는 소스 전극층 또는 드레인 전극층으로서 기능하는 전극층(142a, 142b)과 산화물 반도체막(144)이 접하는 영역(콘택트 영역)과 게이트 전극(148) 사이의 거리를 짧게 할 수 있기 때문에, 전극층(142a, 142b)과 산화물 반도체막(144)이 접하는 영역(콘택트 영역)과 게이트 전극(148) 사이의 저항이 저감되어 트랜지스터(162)의 온 특성을 향상시킬 수 있다.
전극층(142a, 142b)의 형성 공정에서의 게이트 전극(148) 위의 도전막을 제거하는 공정에 있어서 레지스트 마스크를 사용한 에칭 공정을 사용하지 않기 때문에, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서 형상이나 특성의 편차가 적은 미세한 구조를 갖는 트랜지스터를 수율 좋게 제작할 수 있다.
트랜지스터(162) 위에는, 층간 절연막(135), 절연막(150)이 단층 또는 적층으로 형성되어 있다. 본 실시형태에서는, 절연막(150)으로서 산화 알루미늄막을 사용한다. 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(162)에 안정적인 전기 특성을 부여할 수 있다.
또한, 층간 절연막(135) 및 절연막(150)을 개재하여 트랜지스터(162)의 전극층(142a)과 중첩되는 영역에는 도전층(153)이 제공되어 있고, 전극층(142a)과 층간 절연막(135)과 절연막(150)과 도전층(153)에 의하여 용량 소자(164)가 구성된다. 즉, 트랜지스터(162)의 전극층(142a)은 용량 소자(164)의 한쪽 전극으로서 기능하고, 도전층(153)은 용량 소자(164)의 다른 쪽 전극으로서 기능한다. 또한, 용량이 불필요한 경우에는, 용량 소자(164)가 제공되지 않은 구성으로 할 수도 있다. 또한, 용량 소자(164)는 별도로 트랜지스터(162)의 상방에 제공되어도 좋다.
트랜지스터(162) 및 용량 소자(164) 위에는 절연막(152)이 형성되어 있다. 또한, 절연막(152) 위에는 트랜지스터(162)와 다른 트랜지스터를 접속하기 위한 배선(156)이 제공되어 있다. 도 5a에서는 도시하지 않았지만, 배선(156)은 절연막(150), 절연막(152) 및 게이트 절연막(146) 등에 형성된 개구에 형성된 전극을 통하여 전극층(142b)과 전기적으로 접속된다. 여기서, 상기 전극은 적어도 트랜지스터(162)의 산화물 반도체막(144)의 일부와 중첩하도록 형성되는 것이 바람직하다.
도 5a 및 도 5b에 있어서, 트랜지스터(160)와 트랜지스터(162)는 적어도 일부가 중첩되도록 형성되어 있고, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 산화물 반도체막(144)의 일부가 중첩되도록 제공되어 있는 것이 바람직하다. 또한, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)의 적어도 일부분과 중첩되도록 형성되어 있다. 예를 들어, 용량 소자(164)의 도전층(153)은 트랜지스터(160)의 게이트 전극(110)과 적어도 일부분이 중첩되어 형성되어 있다. 이와 같은 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있으므로 고집적화를 도모할 수 있다.
또한, 전극층(142b) 및 배선(156)의 전기적인 접속은 전극층(142b) 및 배선(156)을 직접 접촉시켜 행하여도 좋고, 전극층(142b)과 배선(156) 사이의 절연막에 전극을 제공하고, 상기 전극을 개재하여 행하여도 좋다. 또한, 사이에 개재하는 전극은 복수로 하여도 좋다.
다음에, 도 5c는 도 5a 및 도 5b에 대응한 회로 구성의 일례를 도시한 것이다.
도 5c에서, 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극은, 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극은 전기적으로 접속된다. 또한, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극 또는 드레인 전극의 한쪽은, 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속된다. 그리고, 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 소스 전극 또는 드레인 전극의 다른 쪽은, 용량 소자(164)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(5th Line)과 용량 소자(164)의 전극의 다른 쪽은 전기적으로 접속된다.
도 5c에 도시한 반도체 장치에서는, 트랜지스터(160)의 게이트 전극의 전위가 유지 가능한 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 판독이 가능해진다.
정보 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에, 제 3 배선의 전위가 주어진다. 즉, 트랜지스터(160)의 게이트 전극에는, 소정의 전하가 주어진다(기록). 여기서는, 다른 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 부여되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극에 인가된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 극히 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 공급한 상태대로 제 5 배선에 적절한 전위(판독 전위)를 주면, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라, 제 2 배선은 상이한 전위가 된다. 일반적으로, 트랜지스터(160)로서 n채널형 트랜지스터를 사용하면, 트랜지스터(160)의 게이트 전극에 High 레벨 전하가 공급된 경우의 외견상 임계값 Vth _H는 트랜지스터(160)의 게이트 전극에 Low 레벨 전하가 인가된 경우의 외견상 임계값 Vth _L보다 낮기 때문이다. 여기서, 외견상 임계값 전압이란 트랜지스터(160)를 "온 상태"로 하기 위하여 필요하게 되는 제 5 배선의 전위를 가리킨다. 따라서, 제 5 배선의 전위를 Vth _H와 Vth _L 사이의 전위 V0로서 설정함으로써 트랜지스터(160)의 게이트 전극에 주어진 전하를 판별할 수 있다. 예를 들어, 기입에 있어서, High 레벨 전하가 부여된 경우에는, 제 5 배선의 전위가 V0(＞Vth _H)가 되면, 트랜지스터(160)는 "온 상태"가 된다. Low 레벨 전하가 부여된 경우에는, 제 5 배선의 전위가 V0(＜Vth _L)가 되어도, 트랜지스터(160)는 "오프 상태"인 채이다. 따라서, 제 2 배선의 전위에 의하여 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독하게 할 필요가 있다. 정보를 판독하지 않는 메모리 셀의 경우에는, 게이트 전극의 상태에 상관없이 트랜지스터(160)가 "오프 상태"가 되는 전위, 즉 Vth _H보다 낮은 전위를 제 5 배선에 공급하면 좋다. 또는, 게이트 전극의 상태에 상관없이, 트랜지스터(160)가 "온 상태"가 되는 전위, 즉 Vth _L보다 큰 전위를 제 5 배선에 공급하면 좋다.
또한, 도 19a 및 도 19b는 반도체 장치의 구성의 다른 일례를 도시한 것이다. 도 19a는, 반도체 장치의 평면도이고, 도 19b는 반도체 장치의 단면도이다. 여기서, 도 19b는 도 19a의 D3-D4에서의 단면에 상당한다. 또한, 도 19a에서는, 도면의 명료화를 위하여 도 19b에 도시한 반도체 장치의 일부의 구성 요소를 생략하였다.
도 19a 및 도 19b에서 용량 소자(164)는, 게이트 전극(110), 산화물 반도체막(144), 절연막(173) 및 도전층(174)으로 구성된다. 도전층(174)은 게이트 전극(148)과 같은 공정으로 제작되고, 상면이 절연막(176), 측면이 측벽 절연층(175a, 175b)으로 덮여 있다.
트랜지스터(162)의 전극층(142b)은 층간 절연막(135), 절연막(150)에 형성된 전극층(142b)에 도달하는 개구에서 배선(156)과 전기적으로 접속된다. 또한, 산화물 반도체막(144)의 아래에 접하여 도전층(172)이 제공되어, 트랜지스터(160)와 트랜지스터(162)를 전기적으로 접속하고 있다.
도 19a 및 도 19b에 도시한 바와 같이, 트랜지스터(160), 트랜지스터(162), 용량 소자(164)를 중첩하도록 조밀하게 적층하여 제공함으로써, 반도체 장치의 점유 면적을 더 저감함을 도모할 수 있으므로, 고집적화를 도모할 수 있다.
본 실시형태에 기재된 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써 매우 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 행할 필요가 없거나, 또는 리프레시 동작의 빈도를 극히 낮게 할 수 있으므로 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되는 것이 바람직함)라도 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다.
또한, 본 실시형태에서 기재한 반도체 장치에서는, 정보 기입에 높은 전압을 필요로 하지 않아, 소자 열화의 문제도 없다. 예를 들어, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에 대한 전자의 주입이나, 플로팅 게이트로부터의 전자 빼기를 행할 필요가 없기 때문에, 게이트 절연막의 열화와 같은 문제가 전혀 생기지 않는다. 즉, 기재한 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되어 있는 덮어쓰기 가능 횟수에 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태와 오프 상태를 스위칭함으로써 정보가 기록되기 때문에 고속 동작도 용이하게 실현할 수 있다.
상술한 바와 같이, 미세화 및 고집적화를 실현하고, 또 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
상술한 바와 같이, 본 실시형태에 기재하는 구성이나 방법 등은 다른 실시형태에서 기재한 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터를 사용하여 전력이 공급되지 않은 상황에서도 기억 내용을 유지할 수 있고, 또 기록 횟수에도 제한이 없는 반도체 장치에 대하여, 실시형태 2에서 나타낸 구성과 상이한 구성에 대하여 도 6a 내지 도 7b를 사용하여 설명한다.
도 6a는, 반도체 장치의 회로 구성의 일례를 도시한 것이고, 도 6b는 반도체 장치의 일례를 도시한 개념도이다. 우선, 도 6a에 도시한 반도체 장치에 대하여 설명하고, 이어서 도 6b에 도시한 반도체 장치에 대하여, 이하에서 설명한다.
도 6a에 도시한 반도체 장치에 있어서, 비트선 BL과 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 한쪽은 전기적으로 접속되고, 워드선 WL과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되고, 트랜지스터(162)의 소스 전극 또는 드레인 전극과 용량 소자(254)의 제 1 단자는 전기적으로 접속되어 있다.
다음에, 도 6a에 도시한 반도체 장치(메모리 셀(250))에 정보의 기록 및 유지를 행하는 경우에 대하여 설명한다.
우선, 워드선 WL의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 비트선 BL의 전위가 용량 소자(254)의 제 1 단자에 공급된다(기록). 그 후, 워드선 WL의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위가 유지된다(유지).
또한, 산화물 반도체를 사용한 트랜지스터(162)는 오프 전류가 매우 작은 특징을 갖는다. 따라서, 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위(또는, 용량 소자(254)에 축적된 전하)를 매우 오랜 기간에 걸쳐 유지할 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(162)가 온 상태가 되면 부유 상태인 비트선 BL과 용량 소자(254)의 제 1 단자가 도통하고, 비트선 BL과 용량 소자(254) 사이에서 전하가 재분배된다. 그 결과, 비트선 BL의 전위가 변화한다. 비트선 BL의 전위의 변화량은 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자(254)에 축적된 전하)에 따라 다른 값을 갖는다.
예를 들어, 용량 소자(254)의 제 1 단자의 전위를 V, 용량 소자(254)의 용량을 C, 비트선 BL이 갖는 용량 성분(이하, 비트선 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트선 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트선 BL의 전위는 (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀(250)의 상태로서 용량 소자(254)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 2가지 상태를 가지면, 전위 V1을 유지한 경우의 비트선 BL의 전위(=CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지한 경우의 비트선 BL의 전위(=CB×VB0+C×V0)/(CB+C))보다 높은 것을 알 수 있다.
그리고, 비트선(BL)의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이와 같이, 도 6a에 도시한 반도체 장치는, 트랜지스터(162)의 오프 전류가 매우 작다는 특징 때문에, 용량 소자(254)에 축적된 전하는 장기간에 걸쳐 유지할 수 있다. 즉, 리프레시 동작을 행할 필요가 없거나, 또는 리프레시 동작의 빈도를 극히 낮게 할 수 있으므로 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우라도, 기억된 내용을 오랜 기간에 걸쳐 유지할 수 있다.
다음에, 도 6b에 도시한 반도체 장치에 대하여 설명한다.
도 6b에서 도시한 반도체 장치는, 상부에 기억 회로로서 도 6a에 도시한 메모리 셀(250)을 복수로 갖는 메모리 셀 어레이(251a, 251b)를 갖고, 하부에 메모리 셀 어레이(251)(메모리 셀 어레이(251a, 251b))를 동작시키기 위하여 필요한 주변 회로(253)를 갖는다. 또한, 주변 회로(253)는 메모리 셀 어레이(251)와 전기적으로 접속되어 있다.
도 6b에 도시한 구성으로 함으로써, 주변 회로(253)를 메모리 셀 어레이(251)(메모리 셀 어레이(251a, 251b))의 바로 밑에 제공할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(253)에 제공된 트랜지스터는 트랜지스터(162)와 다른 반도체 재료를 사용하는 것이 더 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄소화 실리콘, 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이 외에 유기 반도체 재료 등을 사용하여도 좋다. 이와 같은 반도체 재료를 사용한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 상기 트랜지스터에 의하여 바람직하게 실현할 수 있다.
또한, 도 6b에 도시한 반도체 장치에서는, 2개의 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))가 적층된 구성을 예시하였지만 적층하는 메모리 셀 어레이의 개수는 이것에 한정되지 않는다. 3개 이상의 메모리 셀 어레이가 적층된 구성이라도 좋다.
다음에, 도 6a에 도시한 메모리 셀(250)의 구체적인 구성에 대하여 도 7a 및 도 7b를 사용하여 설명한다.
도 7a 및 도 7b는 메모리 셀(250)의 구성의 일례이다. 도 7a는 메모리 셀(250)의 단면도, 도 7b는 메모리 셀(250)의 평면도를 각각 도시한 것이다. 여기서, 도 7a는 도 7b의 F1-F2 및 G1-G2에 있어서의 단면에 상당한다.
도 7a 및 도 7b에 도시한 트랜지스터(162)는 실시형태 1 또는 실시형태 2에 기재된 구성과 동일한 구성으로 할 수 있다.
절연층(180) 위에 제공된 트랜지스터(162) 위에는 절연막(256)이 단층 또는 적층으로 형성되어 있다. 또한, 절연막(256)을 개재하여 트랜지스터(162)의 전극층(142a)과 중첩되는 영역에는 도전층(262)이 제공되고, 전극층(142a)과 층간 절연막(135)과 절연막(256)과 도전층(262)에 의하여 용량 소자(254)가 구성된다. 즉, 트랜지스터(162)의 전극층(142a)은 용량 소자(254)의 한쪽 전극으로서 기능하고, 도전층(262)은 용량 소자(254)의 다른 쪽 전극으로서 기능한다.
트랜지스터(162) 및 용량 소자(254) 위에는, 절연막(258)이 제공되어 있다. 또한, 절연막(258) 위에는 메모리 셀(250)과, 인접된 메모리 셀(250)을 접속하기 위한 배선(260)이 형성되어 있다. 도시하지 않았지만, 배선(260)은 절연막(256) 및 절연막(258) 등에 형성된 개구를 통하여 트랜지스터(162)의 전극층(142b)과 전기적으로 접속되어 있다. 다만, 개구에 다른 도전층을 형성하고, 상기 다른 도전층을 통하여 배선(260)과 전극층(142b)을 전기적으로 접속하여도 좋다. 또한, 배선(260)은 도 6a의 회로도에 있어서의 비트선 BL에 상당한다.
도 7a 및 도 7b에 있어서 트랜지스터(162)의 전극층(142b)은 인접된 메모리 셀에 포함되는 트랜지스터의 소스 전극으로서도 기능할 수 있다. 이와 같은 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있으므로 고집적화를 도모할 수 있다.
도 7a에 도시한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적 저감을 도모할 수 있으므로 고집적화를 도모할 수 있다.
또한, 도 20a 및 도 20b는 반도체 장치의 구성의 다른 일례를 도시한 것이다.
도 20a는 반도체 장치의 평면도이고, 도 20b는 반도체 장치의 단면도이다. 여기서, 도 20b는 도 20a의 F5-F6에서의 단면에 상당한다. 또한, 도 20a에서는, 도면의 명료화를 위하여 도 20b에 도시한 반도체 장치의 일부의 구성 요소를 생략하였다.
도 20a 및 도 20b에 있어서 용량 소자(254)는 도전층(192), 절연막(193), 도전층(194)으로 구성되고, 절연막(196) 내에 형성되어 있다. 또한, 절연막(193)은 유전율이 높은 절연 재료를 사용하는 것이 바람직하다. 용량 소자(254)와 트랜지스터(162)는, 층간 절연막(135), 절연막(150), 및 절연막(195)에 형성된 트랜지스터(162)의 전극층(142a)에 도달하는 개구에 제공된 도전층(191)을 통하여 전기적으로 접속되어 있다.
도 20a 및 도 20b에 도시한 바와 같이, 트랜지스터(162), 용량 소자(254)를 중첩하도록 조밀하게 적층하여 제공함으로써, 반도체 장치의 점유 면적을 더 저감함을 도모할 수 있으므로, 고집적화를 도모할 수 있다.
상술한 바와 같이, 상부에 다층으로 형성된 복수의 메모리 셀은 산화물 반도체를 사용한 트랜지스터에 의하여 형성되어 있다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 작기 때문에 이것을 사용함으로써 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작의 빈도를 매우 낮게 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다.
상술한 바와 같이, 산화물 반도체 외의 재료를 사용한 트랜지스터(바꿔 말하면, 충분히 고속 동작을 할 수 있는 트랜지스터)를 사용한 주변 회로와, 산화물 반도체를 사용한 트랜지스터(더 넓은 의미로서는 오프 전류가 충분히 작은 트랜지스터)를 사용한 기억 회로를 일체로 구비함으로써 여태까지 없었던 특징을 갖는 반도체 장치를 실현할 수 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함으로써 반도체 장치의 집적화를 도모할 수 있다.
상술한 바와 같이, 미세화 및 고집적화를 실현하고, 또 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태는 다른 실시형태에서 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 상술한 실시형태에서 나타낸 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 8a 내지 도 11을 사용하여 설명한다.
휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 있어서는, 화상 데이터의 임시 기억 등에 SRAM 또는 DRAM이 사용되고 있다. SRAM 또는 DRAM이 사용되는 이유로서는 플래시 메모리는 응답이 늦고, 화상 처리에 적합하지 않기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 임시 기억에 사용한 경우 이하의 특징이 있다.
일반적인 SRAM은 도 8a에 도시한 바와 같이 1개의 메모리 셀이 트랜지스터(801 내지 806)의 6개의 트랜지스터로 구성되어 있고, 그것을 X디코더(807), Y디코더(808)로 구동한다. 트랜지스터(803)와 트랜지스터(805), 및 트랜지스터(804)와 트랜지스터(806)는 인버터를 구성하고, 고속 구동을 가능하게 한다. 그러나, 1개의 메모리 셀이 6 트랜지스터로 구성되어 있기 때문에, 셀 면적이 크다고 하는 결점이 있다. 디자인 룰의 최소 치수를 F로 하였을 때에 SRAM의 메모리 셀 면적은 보통 100F2 내지 150F2이다. 이로써, SRAM은 비트당의 단가가 각종 메모리 중에서 가장 비싸다.
한편, 도 8b에 도시한 바와 같이, DRAM은 메모리 셀이 트랜지스터(811) 및 유지 용량(812)으로 구성되고, 그것을 X디코더(813) 및 Y디코더(814)로 구동한다. 1개의 셀이 1 트랜지스터 1 용량의 구성으로 되어 있어, 면적이 작다. DRAM의 메모리 셀 면적은 보통 10F2 이하이다. 그러나, DRAM은 항상 리프레시 동작할 필요가 있어 재기록하지 않는 동안에도 전력을 소비한다.
그러나, 상술한 실시형태에서 설명한 반도체 장치의 메모리 셀 면적은 10F2 전후이면서, 빈번한 리프레시는 필요하지 않다. 따라서, 메모리 셀 면적이 축소되고 또 소비 전력을 저감시킬 수 있다.
도 9는 휴대 기기의 블록도를 도시한 것이다. 도 9에 도시한 휴대 기기는, RF 회로(901), 아날로그 베이스 밴드 회로(902), 디지털 베이스 밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917) 및 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 및 게이트 드라이버(916)로 구성되어 있다. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖는다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있지만, 이 부분에 상기 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속으로 행해지고, 오랜 기간에 걸쳐 기억을 유지할 수 있고, 또 소비 전력을 충분히 저감시킬 수 있다.
도 10은 디스플레이의 메모리 회로(950)에 상술한 실시형태에서 설명한 반도체 장치를 사용한 예를 도시한 것이다. 도 10에서 도시한 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955) 및 메모리 컨트롤러(951)에 의하여 구성되어 있다. 또한, 메모리 회로(950)는 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(952), 및 메모리(953)에 기억된 데이터(기억 화상 데이터)의 판독, 및 제어를 행하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의하여 표시되는 디스플레이(957)가 접속되어 있다.
우선, 어느 화상 데이터가 애플리케이션 프로세서(도시되지 않음)에 의하여 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)로 전송되어 표시된다.
입력 화상 데이터 A가 변경되지 않은 경우, 기억 화상 데이터 A는 디스플레이 컨트롤러(956)에 의하여 보통 30Hz 내지 60Hz 정도의 주기로 스위치(955)를 통하여 메모리(952)로부터 판독된다.
다음에, 예를 들어, 사용자가 화면의 재기록 조작을 하였을 때(즉, 입력 화상 데이터 A가 변경되는 경우), 애플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. 이 동안에도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 판독된다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 모두 기억되고 나면, 디스플레이(957)의 다음의 프레임으로부터 기억 화상 데이터 B는 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 기억 화상 데이터 B가 전송되어, 표시가 실시된다. 이 판독 동작은 또 새로운 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
이와 같이 메모리(952) 및 메모리(953)는 교대로 화상 데이터의 기록과 화상 데이터의 판독을 행함으로써, 디스플레이(957)의 표시를 행한다. 또한, 메모리(952) 및 메모리(953)는 각각 다른 메모리로 한정되지 않고, 1개의 메모리를 분할하여 사용하여도 좋다. 상술한 실시형태에서 설명한 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써 정보의 기록 및 판독을 고속으로 수행할 수 있고, 오랜 기간에 걸쳐 기억을 유지할 수 있고, 또 소비 전력을 충분히 저감시킬 수 있다.
도 11은 전자 서적의 블록도를 도시한 것이다. 도 11에 도시한 전자 서적은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)에 의하여 구성된다.
여기서는, 도 11의 메모리 회로(1007)에 상술한 실시형태에서 설명한 반도체 장치를 사용할 수 있다. 메모리 회로(1007)는 서적의 내용을 임시적으로 유지하는 기능을 갖는다. 기능의 예로서는, 사용자가 하이라이트 기능을 사용하는 경우 등이 있다. 사용자가 전자 서적을 읽고 있을 때, 특정의 부분에 마킹을 하고자 하는 경우가 있다. 이 마킹 기능을 하이라이트 기능이라고 하고, 표시의 색을 바꾸거나, 언더라인을 긋거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 등을 하여 주위와의 차이를 나타내는 것이다. 사용자가 지정한 개소의 정보를 기억하고, 유지하는 기능이다. 이 정보를 오랜 기간에 걸쳐 유지하는 경우에는 플래시 메모리(1004)에 복사하여도 좋다. 이와 같은 경우에 있어서도, 상술한 실시형태에서 설명한 반도체 장치를 채용함으로써 정보 기입 및 판독이 고속이고, 오랜 기간에 걸쳐 기억을 유지할 수 있고, 또 소비 전력을 충분히 저감할 수 있다.
상술한 바와 같이, 본 실시형태에 기재된 휴대 기기에는 상기 실시형태에 따른 반도체 장치가 탑재되어 있다. 따라서, 판독이 고속으로 행해지고, 오랜 기간에 걸쳐 기억을 유지할 수 있고, 또 소비 전력이 저감된 휴대 기기가 실현된다.
본 실시형태에 나타낸 구성이나 방법 등은, 다른 실시형태에 나타낸 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
상술한 실시형태에서 일례를 나타낸 트랜지스터를 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 한다)를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체로 형성하고, 시스템 온 패널을 형성할 수 있다.
도 12a에 있어서, 제 1 기판(4001) 위에 제공된 화소부(4002)를 둘러싸도록 씰재(4005)가 제공되고, 제 2 기판(4006)으로 밀봉된다. 도 12a에서는, 제 1 기판(4001) 위의 씰재(4005)에 의하여 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또한, 별도 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 또는 전위는 FPC(Flexible Printed Circuit)(4018a, 4018b)로부터 공급된다.
또한, 도 12b 및 도 12c에서 제 1 기판(4001) 위에 제공된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 씰재(4005)가 제공된다. 또한, 화소부(4002)와 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 제공되어 있다. 따라서, 화소부(4002)과 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의하여, 표시 소자와 함께 밀봉된다. 도 12b 및 도 12c에 있어서는, 제 1 기판(4001) 위의 씰재(4005)에 의하여 둘러싼 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 12b 및 도 12c에 있어서는, 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 공급된 각종 신호 및 전위는, FPC(4018)로부터 공급되어 있다.
또한, 도 12b 및 도 12c에서는, 신호선 구동 회로(4003)를 별도 형성하여, 제 1 기판(4001)에 실장하는 예를 나타내었지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부분 또는 주사선 구동 회로의 일부분만을 별도 형성하여 실장하여도 좋다.
또한, 별도로 형성한 구동 회로의 접속 방법은 특별히 한정되는 것이 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 사용할 수 있다. 도 12a는 COG 방법에 의하여 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예이며, 도 12b는 COG 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이며, 도 12c는 TAB 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 표시 장치는, 표시 소자가 봉지된 상태에 있는 패널(표시 패널, 발광 패널)과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서 중에서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들어 FPC 또는 TAB 테이프, 또는 TCP가 장착된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 제공된 모듈, 또는 표시 소자에 COG 방식으로 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함되는 것으로 한다.
또한 제 1 기판 위에 제공된 화소부 및 주사선 구동 회로는, 트랜지스터를 복수로 갖고, 상술한 실시형태에서 일례를 나타낸 트랜지스터를 적용할 수 있다.
표시 장치에 제공되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
반도체 장치의 일 형태에 관해서, 도 12a 내지 도 13b를 사용하여 설명한다. 도 13a 및 도 13b는 도 12b의 M-N에 있어서의 단면도에 상당한다.
도 12a 내지 도 13b에 도시한 바와 같이, 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 갖고, 접속 단자 전극(4015) 및 단자 전극(4016)은 FPC(4018)가 갖는 단자와 이방성 도전막(4019)을 통하여, 전기적으로 접속되어 있다.
접속 단자 전극(4015)은 제 1 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
또한, 제 1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)는 트랜지스터를 복수로 갖고, 도 12a 내지 도 13b에서는 화소부(4002)에 포함되는 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시한다. 도 13a에서는 트랜지스터(4010, 4011) 위에는 층간 절연막(4020), 절연막(4024)이 제공되고, 절연막(4021)이 제공된다. 또한, 절연막(4023)은 하지막으로서 기능하는 절연막이다. 또한, 트랜지스터(4010, 4011)와 중첩되는 영역에는 차광막(4050)이 제공된다.
트랜지스터(4010, 4011)로서는, 상기 실시형태에서 기재된 트랜지스터를 적용할 수 있다. 본 실시형태에서는 실시형태 1에서 기재한 트랜지스터(440a)와 같은 구조를 갖는 트랜지스터를 적용하는 예를 제시한다.
트랜지스터(4010, 4011)는 제작 공정에 있어서 게이트 전극층, 절연막, 및 측벽 절연층 위에 제공된 도전막을 화학적 기계 연마 처리함으로써 제거하여, 도전막을 분단함으로써 소스 전극층 및 드레인 전극층을 형성한다.
따라서, 소스 전극층 또는 드레인 전극층과 산화물 반도체막이 접하는 영역(콘택트 영역)과, 게이트 전극층과의 거리를 짧게 할 수 있기 때문에, 소스 전극층 또는 드레인 전극층과 산화물 반도체막이 접하는 영역(콘택트 영역)과 게이트 전극층 사이의 저항이 저감되고, 트랜지스터(4010, 4011)의 온 특성을 향상시킬 수 있게 된다.
소스 전극층 및 드레인 전극층의 형성 공정에서의 게이트 전극층 위의 도전막을 제거하는 공정에 있어서 레지스트 마스크를 사용한 에칭 공정을 사용하지 않기 때문에, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서 형상이나 특성의 편차가 적은 미세한 구조를 갖는 트랜지스터(4010, 4011)를 수율 좋게 제작할 수 있다.
따라서, 도 12a 내지 도 13b에 도시한 본 실시형태의 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 구동 회로용 트랜지스터(4011)의 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 추가적으로 도전층을 제공하여도 좋다. 도전층을 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 제공함으로써, 바이어스-열 스트레스 시험(BT 시험) 전후에 있어서의 트랜지스터(4011)의 임계값 전압의 변화량을 더욱 저감시킬 수 있다. 또한, 도전층은, 전위가 트랜지스터(4011)의 게이트 전극층과 동일하여도 좋고, 상이하여도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층의 전위가 GND, 0V, 또는 부유 상태라도 좋다.
또한, 상기 도전층은 외부의 전장(電場)을 차폐하는 기능, 즉 외부의 전장이 내부(트랜지스터를 포함하는 회로부)에 작용하지 않도록 하는 기능(특히, 정전기에 대한 정전 차폐 기능)도 갖는다. 도전층의 차폐 기능에 의하여, 정전기 등 외부의 전장의 영향으로 트랜지스터의 전기적 특성이 변동하는 것을 방지할 수 있다.
화소부(4002)에 제공된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하여, 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있으면 특별히 한정되지 않고 다양한 표시 소자를 사용할 수 있다.
도 13a에 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시하였다. 도 13a에 있어서, 표시 소자인 액정 소자(4013)는 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 협지하도록 배향막으로서 기능하는 절연막(4032, 4033)이 제공된다. 제 2 전극층(4031)은 제 2 기판(4006) 측에 형성되고, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정층(4008)을 개재하여 적층되는 구성으로 되어 있다.
또한, 스페이서(4035)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상(柱狀)의 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위하여 제공된다. 또한 구상(球狀)의 스페이서를 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료(액정 조성물)는, 조건에 따라, 콜레스테릭(cholesteric)상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 액정층(4008)에, 배향막을 사용하지 않는 블루상을 발현하는 액정 조성물을 사용하여도 좋다. 이 경우, 액정층(4008)과, 제 1 전극층(4030) 및 제 2 전극층(4031)은 접하는 구조가 된다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 계속하여 승온하면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은, 액정 및 키랄제를 혼합시킨 액정 조성물을 사용하여 발현시킬 수 있다. 또한, 블루상이 발현되는 온도 범위를 넓히기 위하여, 블루상을 발현하는 액정 조성물에 중합성 단량체 및 중합 개시제 등을 첨가하여 고분자 안정화시키는 처리를 행하여 액정층을 형성할 수도 있다. 블루상을 발현하는 액정 조성물은, 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한, 배향막을 제공하지 않아도 되어서 러빙 처리도 필요 없게 되기 때문에, 러빙 처리로 인한 정전 파괴를 방지할 수 있고, 제작 공정시의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있게 된다. 산화물 반도체막을 사용하는 트랜지스터는, 정전기의 영향에 의하여 트랜지스터의 전기적인 특성이 현저하게 변동하여 설계 범위를 일탈할 우려가 있다. 따라서 산화물 반도체막을 사용하는 트랜지스터를 갖는 액정 표시 장치에 블루상을 발현하는 액정 조성물을 사용하는 것은 더욱 효과적이다.
또한, 액정 재료의 고유 저항은, 1×109Ω·cm 이상이고, 바람직하게는 1×1011Ω·cm 이상, 더욱 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에서의 고유 저항의 값은, 20℃에서 측정한 값으로 한다.
액정 표시 장치에 제공되는 용량 소자의 크기는, 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여 소정의 기간 동안 전하를 유지할 수 있도록 설정되어 있다. 유지 용량의 크기는, 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다.
본 실시형태에서 사용하는 산화물 반도체막을 사용한 트랜지스터는, 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레쉬 동작의 빈도를 줄일 수 있기 때문에, 소비 전력을 억제하는 효과를 얻을 수 있다.
또한, 본 실시형태에서 사용하는 산화물 반도체막을 사용한 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에 고속 구동이 가능하다. 예를 들어, 이와 같은 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의하여 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 개수를 삭감할 수 있다. 또한, 화소부에 있어서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
액정 표시 장치에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙(normally black)형 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는, 몇 개의 예를 들 수 있는데, 예를 들어, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 사용할 수 있다. 또한, VA형의 액정 표시 장치에도 적용할 수 있다. VA형의 액정 표시 장치란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식 중의 1종이다. VA형의 액정 표시 장치는, 전압이 인가되어 있지 않을 때에 패널면에 대하여 액정 분자가 수직 방향으로 향하는 방식이다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고 각각 다른 방향으로 분자를 배향하도록 구성되는 멀티 도메인화 또는 멀티 도메인 설계라는 방법을 사용할 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 제공한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
또한, 화소부에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때, 화소에서 제어하는 색 요소로서는 RGB(R은 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, RGBW(W는 백색을 나타냄), 또는 RGB에, 옐로우, 시안, 마젠타 등을 1색 이상 추가한 것이 있다. 또한, 색 요소의 도토마다 그 표시 영역의 크기가 상이하여도 좋다. 기재하는 발명은 컬러 표시의 표시 장치로 한정되는 것이 아니며, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서, 일렉트로 루미네선스(electroluminescence)를 이용하는 발광 소자를 적용할 수 있다. 일렉트로 루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로는, 발광 재료가 유기 화합물인 경우에는 유기 EL 소자, 발광 재료가 무기 화합물인 경우에는 무기 EL 소자라고 불린다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때에 발광한다. 이와 같은 메커니즘 때문에, 이 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 의하여 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖고, 발광 메카니즘은, 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 협지하고, 또한 그것을 전극 사이에 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재(局在)형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자는 발광을 추출하기 위하여 적어도 한 쌍의 전극 중 한쪽이 투광성이면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 사출, 기판측의 면으로부터 발광을 추출하는 하면 사출, 기판측 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 어느 사출 구조의 발광 소자도 적용할 수 있다.
도 13b는 표시 소자로서 발광 소자를 사용한 발광 장치의 예를 도시한 것이다. 표시 소자인 발광 소자(4513)는 화소부(4002)에 제공된 트랜지스터(4010)와 전기적으로 접속되어 있다. 또한 발광 소자(4513)의 구성은 제 1 전극층(4030), 전계 발광층(4511), 제 2 전극층(4031)의 적층 구조이지만, 도시한 구성에 한정되지 않는다. 발광 소자(4513)로부터 추출하는 광의 방향 등에 맞추어, 발광 소자(4513)의 구성은 적절히 바꿀 수 있다.
격벽(4510)은, 유기 절연 재료, 또는 무기 절연 재료를 사용하여 형성한다. 특히 감광성의 수지 재료를 사용하고, 제 1 전극층(4030) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속하는 곡률로 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4511)은, 단수의 층으로 구성되어도, 복수의 층이 적층되도록 구성되어도 어느 쪽이라도 좋다.
발광 소자(4513)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4031) 및 격벽(4510) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화 실리콘막, 질화 산화 실리콘막, DLC막 등을 형성할 수 있다. 또한, 제 1 기판(4001), 제 2 기판(4006), 및 씰재(4005)에 의하여 봉지된 공간에는 충전재(4514)가 제공되고 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성의 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있고, PVC(폴리비닐클로라이드), 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 사용할 수 있다. 예를 들어, 충전재로서 질소를 사용하면 좋다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원형 편광판(타원 편광판을 포함함), 위상차판(λ/4 파장판, λ/2 파장판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한, 편광판 또는 원 편광판에 반사 방지막을 형성하여도 좋다. 예를 들어, 표면의 요철에 따라 반사광이 확산되어 눈부심을 저감할 수 있는 눈부심 방지(anti-glare) 처리를 실시할 수 있다.
또한, 표시 장치로서 전자 잉크를 구동시키는 전자 페이퍼를 제공할 수도 있다. 전자 페이퍼는 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리며, 종이와 같이 읽기 쉽다는 장점, 다른 표시 장치와 비교하여 저소비 전력, 얇고 가벼운 형상으로 할 수 있다는 이점을 갖는다.
전기 영동 표시 장치는 다양한 형태를 생각할 수 있는데, 플러스의 전하를 갖는 제 1 입자와 마이너스의 전하를 갖는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수로 분산된 것으로서, 마이크로 캡슐에 전계를 인가하는 것에 의하여, 마이크로 캡슐 내의 입자를 서로 반대 방향으로 이동시키고 한쪽에 집합한 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 있어서 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 표시 장치는 유전정수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 내에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 직물, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
또한, 마이크로 캡슐 내의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네선스 재료, 일렉트로 크로믹 재료, 자기 영동 재료로부터 선택된 1종의 재료, 또는 이들의 복합 재료를 사용하면 좋다.
또한, 전자 페이퍼로서 트위스트 볼 표시 방식을 사용하는 표시 장치도 적용할 수 있다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 각각 채색된 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층과 제 2 전극층 사이에 배치하고, 제 1 전극층과 제 2 전극층 사이에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법에 관한 것이다.
또한, 도 12a 내지 도 13b에 있어서, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리 기판 외에, 가요성을 갖는 기판도 사용할 수 있고, 예를 들어 투광성을 갖는 플라스틱 기판 등을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 투광성이 필요하지 않으면, 알루미늄이나 스테인레스 등의 금속 기판(금속 필름)을 사용하여도 좋다. 예를 들어, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름 사이에 개재한 구조의 시트를 사용할 수도 있다.
층간 절연막(4020), 절연막(4024)으로서 산화물 절연막을 사용할 수 있고, 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다. 또한, 상기 산화물 절연막 위에 질화물 절연막을 적층하여도 좋고, 질화물 절연막은 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다.
본 실시형태에서는, 절연막(4024)으로서 산화 알루미늄막을 사용한다. 절연막(4024)은 스퍼터링법이나 플라즈마 CVD법에 의하여 형성할 수 있다.
산화물 반도체막 위에 절연막(4024)으로서 형성된 산화 알루미늄막은, 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물 산화물 반도체막으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
또한, 평탄화 절연막으로서 기능하는 절연막(4021)은, 아크릴 수지, 폴리이미드 수지, 벤조사이클로부텐계 수지, 폴리아미드 수지, 에폭시 수지 등의, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막을 형성하여도 좋다.
절연막(4021)의 형성법은 특별히 한정되지 않고 그의 재료에 따라 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시한다. 따라서 광이 투과하는 화소부에 형성되는 기판, 절연막, 도전막 등의 박막은 모두 가시광의 파장 영역의 광에 대하여 투광성으로 한다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 함)에 있어서는, 추출하는 광의 방향, 전극층이 형성되는 장소, 및 전극층의 패턴 구조에 의하여 투광성, 반사성을 선택하면 좋다.
제 1 전극층(4030), 제 2 전극층(4031)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물, 그라펜 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제 1 전극층(4030), 제 2 전극층(4031)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 금속 질화물로부터 하나 또는 복수 종류를 사용하여 형성할 수 있다.
또한, 제 1 전극층(4030), 제 2 전극층(4031)으로서, 도전성 고분자(도전성 중합체라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤 및 티오펜의 2종 이상으로 이루어지는 공중합체 또는 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등에 의하여 파괴되기 쉽기 때문에, 구동 회로를 보호하기 위한 보호 회로를 제공하는 것이 바람직하다. 보호 회로는, 비선형 소자를 사용하여 구성하는 것이 바람직하다.
상술한 바와 같이, 상기 실시형태에서 나타낸 트랜지스터를 적용함으로써, 다양한 기능을 갖는 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태에서 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
실시형태 1에서 일례를 나타낸 트랜지스터를 사용하여 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수 있다.
도 14a는 이미지 센서 기능을 갖는 반도체 장치의 일례를 도시한 것이다. 도 14a는 포토센서의 등가 회로의 도면이고, 도 14b는 포토센서의 일부를 도시한 단면도이다.
포토 다이오드(602)는 한쪽 전극이 포토 다이오드 리셋 신호선(658)에 전기적으로 접속되고, 다른 쪽 전극이 트랜지스터(640)의 게이트에 전기적으로 접속된다. 트랜지스터(640)는, 소스 또는 드레인의 한쪽이 포토 센서 기준 신호선(672)에, 소스 또는 드레인의 다른 쪽이 트랜지스터(656)의 소스 또는 드레인의 한쪽에 전기적으로 접속되어 있다. 트랜지스터(656)는, 게이트가 게이트 신호선(659)에, 소스 또는 드레인의 다른 쪽이 포토 센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한, 본 명세서에서의 회로도에 있어서, 산화물 반도체막을 사용하는 트랜지스터와 명확하게 판명할 수 있도록, 산화물 반도체막을 사용하는 트랜지스터의 기호에는 "OS"라고 기재하고 있다. 도 14a에 있어서, 트랜지스터(640), 트랜지스터(656)는 상기 실시형태에서 기재한 트랜지스터를 적용할 수 있고, 산화물 반도체막을 사용하는 트랜지스터이다. 본 실시형태에서는 실시형태 1에서 기재한 트랜지스터(440a)와 같은 구조를 갖는 트랜지스터를 적용하는 예를 기재한다.
도 14b는 포토센서에서의 포토 다이오드(602) 및 트랜지스터(640)의 단면도이며, 절연 표면을 갖는 기판(601)(TFT 기판) 위에, 센서로서 기능하는 포토 다이오드(602) 및 트랜지스터(640)가 제공된다. 포토 다이오드(602), 트랜지스터(640) 위에는 접착층(608)을 사용하여 기판(613)이 형성된다.
절연막(631) 위에 제공된 트랜지스터(640) 위에는 층간 절연막(632), 절연막(633), 층간 절연막(634)이 제공되어 있다. 포토 다이오드(602)는 절연막(633) 위에 제공되고, 절연막(633) 위에 형성한 전극층(641a, 641b)과, 층간 절연막(634) 위에 제공된 전극층(642) 사이에, 절연막(633) 측으로부터 순차적으로 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)을 적층한 구조를 갖는다.
또한, 트랜지스터(640)와 중첩되는 영역에 차광막(650)이 제공되어 있다.
전극층(641b)은, 층간 절연막(634)에 형성된 도전층(643)과 전기적으로 접속하고, 전극층(642)은 전극층(641a)을 개재하여 도전층(645)과 전기적으로 접속한다. 도전층(645)은, 트랜지스터(640)의 게이트 전극층과 전기적으로 접속되고, 포토 다이오드(602)는 트랜지스터(640)와 전기적으로 접속되어 있다.
여기서는, 제 1 반도체막(606a)으로서 p형의 도전형을 갖는 반도체막과, 제 2 반도체막(606b)으로서 고저항의 반도체막(I형 반도체막), 제 3 반도체막(606c)으로서 n형의 도전형을 갖는 반도체막을 적층하는 pin형 포토 다이오드를 예시한다.
제 1 반도체막(606a)은 p형 반도체막이며, p형을 부여하는 불순물 원소를 포함하는 아모퍼스 실리콘막에 의하여 형성할 수 있다. 제 1 반도체막(606a)은 13족의 불순물 원소(예를 들어 붕소(B))를 함유하는 반도체 재료 가스를 사용하여 플라즈마 CVD법에 의하여 형성된다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 또한, 불순물 원소를 포함하지 않는 아모퍼스 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 아모퍼스 실리콘막에 불순물 원소를 도입하여도 좋다. 이온 주입법 등에 의하여 불순물 원소를 도입한 후에 가열 등을 함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 아모퍼스 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 1 반도체막(606a)의 막 두께는 10nm 이상 50nm 이하가 되도록 형성하는 것이 바람직하다.
제 2 반도체막(606b)은, I형 반도체막(진성 반도체막)이며, 아모퍼스 실리콘막에 의하여 형성된다. 제 2 반도체막(606b)은, 반도체 재료 가스를 사용하여 비정질 실리콘막을 플라즈마 CVD법에 의하여 형성된다. 반도체 재료 가스로서는, 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 제 2 반도체막(606b)의 형성은, LPCVD법, 기상 성장법, 스퍼터링법 등에 의하여 행하여도 좋다. 제 2 반도체막(606b)의 막 두께는 200nm 이상 1000nm 이하가 되도록 형성하는 것이 바람직하다.
제 3 반도체막(606c)은, n형 반도체막이며, n형을 부여하는 불순물 원소를 함유하는 비정질 실리콘막에 의하여 형성된다. 제 3 반도체막(606c)은, 15족의 불순물 원소(예를 들어 인(P))를 함유하는 반도체 재료 가스를 사용하여, 플라즈마 CVD법에 의하여 형성된다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 또한, 불순물 원소를 포함하지 않는 아모퍼스 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 아모퍼스 실리콘막에 불순물 원소를 도입하여도 좋다. 이온 주입법 등에 의하여 불순물 원소를 도입한 후에 가열 등을 함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 아모퍼스 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 3 반도체막(606c)의 막 두께는 20nm 이상 200nm 이하가 되도록 형성하는 것이 바람직하다.
또한, 제 1 반도체막(606a), 제 2 반도체막(606b) 및 제 3 반도체막(606c)은, 아모퍼스 반도체가 아니라 다결정 반도체를 사용하여 형성하여도 좋고, 미결정반도체(세미 아모퍼스 반도체(Semi Amorphous Semiconductor: SAS))를 사용하여 형성하여도 좋다.
미결정 반도체는 깁스 자유 에너지(Gibbs free energy)를 고려하면 비정질과 단결정의 중간적인 준안정 상태에 속하는 것이다. 즉, 자유 에너지적으로 안정된 제 3 상태를 갖는 반도체이며, 단거리 질서를 갖고 격자 왜곡을 갖는다. 기둥 형상 또는 침 형상 결정이 기판 표면에 대하여 법선 방향으로 성장한다. 미결정 반도체의 대표적인 예인 미결정 실리콘은, 그의 라만 스펙트럼이 단결정 실리콘을 나타내는 520cm-1보다 저파수 측으로 시프트한다. 즉, 단결정 실리콘을 나타내는 520cm- 1와 아모퍼스 실리콘을 나타내는 480cm-1 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단하기 위하여 수소 또는 할로겐을 적어도 1at.% 또는 그 이상 포함시킨다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희가스 원소를 포함시켜, 격자 왜곡을 더 촉진시킴으로써, 안정성이 증가되어, 양호한 미결정 반도체막을 얻을 수 있다.
이 미결정 반도체막은, 주파수가 수십 MHz 내지 수백 MHz 의 고주파 플라즈마 CVD법, 또는 주파수가 1GHz 이상의 마이크로파 플라즈마 CVD장치에 의하여 형성할 수 있다. 대표적으로는, SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등의 실리콘을 함유하는 화합물을 수소로 희석하여 형성할 수 있다. 또한, 실리콘을 함유하는 화합물(예를 들어 수소화 실리콘) 및 수소 외에, 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 1종 또는 복수 종류의 희가스 원소로 희석하여 미결정 반도체막을 형성할 수 있다. 이 때의 실리콘을 함유하는 화합물(예를 들어 수소 실리콘)에 대하여 수소의 유량비를 5배 이상 200배 이하, 바람직하게는 50배 이상 150배 이하, 더욱 바람직하게는 100배로 한다. 또한, 실리콘을 함유하는 기체 중에 CH4, C2H6 등의 탄화물 기체, GeH4, GeF4 등의 게르마늄화 기체, F2 등을 혼입시켜도 좋다.
또한, 광전 효과로 발생한 정공의 이동도는 전자의 이동도에 비하여 작기 때문에, pin형 포토 다이오드는 p형 반도체막 측을 수광면으로 하는 것이 더 좋은 특성을 나타낸다. 여기서는, pin형의 포토 다이오드가 형성되어 있는 기판(601)의 면으로부터 포토 다이오드(602)가 받는 광을 전기 신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체막 측과 반대의 도전형을 갖는 반도체막 측으로부터의 광은 외란광이 되기 때문에, 전극층은 차광성을 갖는 도전막을 사용하면 좋다. 또한, n형 반도체막 측을 수광면으로서 사용할 수도 있다.
절연막(631), 층간 절연막(632), 절연막(633)으로서는, 절연성 재료를 사용하고, 그 재료에 따라, 스퍼터링법, 플라즈마 CVD법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용하여 형성할 수 있다.
본 실시형태에서는, 절연막(633)으로서 산화 알루미늄막을 사용한다. 절연막(633)은 스퍼터링법이나 플라즈마 CVD법으로 형성할 수 있다.
산화물 반도체막 위에 절연막(633)으로서 제공된 산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두가 막을 투과시키지 않도록 차단하는 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물 산화물 반도체막으로의 혼입 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
본 실시형태에서, 트랜지스터(640)는 제작 공정에 있어서 게이트 전극층, 절연막, 및 측벽 절연층 위에 제공된 도전막을 화학적 기계 연마 처리함으로써 제거하고, 도전막을 분단함으로써 소스 전극층 및 드레인 전극층을 형성한다.
따라서, 소스 전극층 또는 드레인 전극층과 산화물 반도체막이 접하는 영역(콘택트 영역)과, 게이트 전극층과의 거리를 짧게 할 수 있기 때문에, 소스 전극층 또는 드레인 전극층과 산화물 반도체막이 접하는 영역(콘택트 영역), 및 게이트 전극층 사이의 저항이 저감되고, 트랜지스터(640)의 온 특성을 향상시킬 수 있게 된다.
소스 전극층 및 드레인 전극층의 형성 공정에서의 게이트 전극층 위의 도전막을 제거하는 공정에 있어서, 레지스트 마스크를 사용한 에칭 공정을 사용하지 않으므로, 치밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서 형상이나 특성의 편차가 적은 미세한 구조를 갖는 트랜지스터(640)를 수율 좋게 제작할 수 있다.
절연막(631), 층간 절연막(632), 절연막(633)으로서는, 무기 절연 재료를 사용할 수 있다. 예를 들어, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막 등의 산화물 절연막, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄막 등의 질화물 절연막을 단층으로 사용하거나, 또는 적층으로 사용할 수 있다.
또한, 층간 절연막(634)으로서는, 표면 요철을 저감시키기 위하여 평탄화 절연막으로서 기능하는 절연막이 바람직하다. 층간 절연막(634)으로서는, 예를 들어 폴리이미드 수지, 아크릴 수지, 벤조시클로부텐계 수지, 폴리아미드, 에폭시 수지 등의 내열성을 갖는 유기 절연 재료를 사용할 수 있다. 또한, 상기 유기 절연 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 단층으로 사용하거나, 또는 적층으로 사용할 수 있다.
포토 다이오드(602)에 입사하는 광(622)을 검출함으로써 피검출물의 정보를 판독할 수 있다. 또한, 피검출물의 정보를 판독할 때, 백 라이트 등의 광원을 사용할 수 있다.
상술한 바와 같이, 미세화 및 고집적화를 실현하고, 또 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태는 다른 실시형태에서 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태의 전자 기기에 대하여 설명한다. 구체적으로는, 상기 실시형태에서 기재한 트랜지스터를 갖는 표시 패널, 또는 발광 패널을 탑재한 전자 기기에 대하여 도 15a 내지 도 15f를 사용하여 설명한다.
반도체 장치를 적용한 전자 기기로서, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 도 15a 내지 도 15f는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 15a는 텔레비전 장치의 일례를 도시한 것이다. 텔레비전 장치(7100)는, 하우징(7101)에 표시부(7103)가 내장된다. 표시부(7103)에 의하여 영상을 표시할 수 있고, 표시 패널을 표시부(7103)에 사용할 수 있다. 또한, 여기서는, 스탠드(7105)에 의하여 하우징(7101)을 지지한 구성을 나타내고 있다.
텔레비전 장치(7100)의 조작은, 하우징(7101)이 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(7110)에 의하여 행할 수 있다. 리모트 컨트롤러(7110)가 구비하는 조작 키(7109)에 의하여, 채널이나 음량의 조작을 행할 수 있어, 표시부(7103)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(7110)에, 상기 리모트 컨트롤러(7110)에서 출력하는 정보를 표시하는 표시부(7107)를 제공하는 구성으로 하여도 좋다.
이 때, 텔레비전 장치(7100)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반의 텔레비전 방송을 수신할 수 있고, 또 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 행할 수도 있다.
도 15b는 컴퓨터이며, 본체(7201), 하우징(7202), 표시부(7203), 키보드(7204), 외부 접속 포트(7205), 포인팅 디바이스(7206) 등을 포함한다. 또한, 컴퓨터는 표시 패널을 그 표시부(7203)에 사용함으로써 제작된다.
도 15c는 휴대형 게임기이며, 하우징(7301)와 하우징(7302)의 2개의 하우징으로 구성되고, 연결부(7303)에 의하여 개폐할 수 있게 연결되어 있다. 하우징(7301)에는 표시부(7304)가 내장되고, 하우징(7302)에는 표시부(7305)가 내장되어 있다. 또한, 도 15c에서 도시한 휴대형 게임기는, 그 이외, 스피커부(7306), 기록 매체 삽입부(7307), LED 램프(7308), 입력 수단(조작 키(7309), 접속 단자(7310), 센서(7311)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도(傾斜度), 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(7312)) 등을 구비한다. 물론, 휴대형 게임기의 구성은 상술한 구성에 한정되지 않고, 적어도 표시부(7304) 및 표시부(7305)의 양쪽 또는 한쪽에 발광 패널을 사용하면 좋고, 기타 부속 설비가 적절히 제공된 구성으로 할 수 있다. 도 15c에 도시한 휴대형 게임기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 게임기와 무선 통신을 행하여 정보를 공유하는 기능을 갖는다. 또한, 도 15c에 도시한 휴대형 게임기가 갖는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 15d는 휴대 전화기의 일례를 도시한 것이다. 휴대 전화기(7400)는 하우징(7401)에 내장된 표시부(7402) 외에, 조작 버튼(7403), 외부 접속 포트(7404), 스피커(7405), 마이크(7406) 등을 구비한다. 또한, 휴대 전화기(7400)는 표시 패널을 표시부(7402)에 사용함으로써 제작된다.
도 15d에 도시한 휴대 전화기(7400)는 표시부(7402)를 손가락 등으로 터치함으로써, 정보를 입력할 수 있다. 또한, 전화를 걸거나 또는 메일을 작성하는 등의 조작은 표시부(7402)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(7402)의 화면은 주로 3가지 모드가 있다. 제 1 모드는 화상의 표시가 주된 표시 모드이며, 제 2 모드는 문자 등의 정보의 입력이 주된 입력 모드이다. 제 3 모드는 표시 모드와 입력 모드의 2개의 모드가 혼합한 표시+입력 모드이다.
예를 들어, 전화를 걸거나 또는 메일을 작성하는 경우에는, 표시부(7402)를 문자의 입력이 주된 문자 입력 모드로 하고, 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우에는, 표시부(7402)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대 전화기(7400) 내부에 자이로스코프(gyroscope), 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 형성함으로써, 휴대 전화기(7400)의 방향(세로인지 가로인지)을 판단하여 표시부(7402)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
또한, 화면 모드의 전환은 표시부(7402)를 터치하는 것, 또는 하우징(7401)의 조작 버튼(7403)의 조작에 의하여 행해진다. 또한, 표시부(7402)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동영상 데이터라면 표시 모드, 텍스트 데이터라면 입력 모드로 전환한다.
또한, 입력 모드에서 표시부(7402)의 광 센서로 검출되는 신호를 검지하고, 표시부(7402)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어하여도 좋다.
표시부(7402)는 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(7402)에 손바닥이나 손가락으로 터치하여 장문(掌紋)이나 지문 등을 촬상(撮像)함으로써 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광(近赤外光)을 발광하는 백 라이트 또는 근적외광을 발광하는 검출용 광원을 사용하면, 손가락 정맥(靜脈), 손바닥 정맥 등을 촬상할 수도 있다.
도 15e는, 평판 형상의 컴퓨터의 일례를 도시한 것이다. 평판 형상의 컴퓨터(7450)는, 힌지(hinge)(7454)로 접속된 하우징(7451L) 및 하우징(7451R)을 구비한다. 또한, 조작 버튼(7453), 왼쪽 스피커(7455L) 및 오른쪽 스피커(7455R) 이외에 컴퓨터(7450)의 측면에는 도시되지 않은 외부 접속 포트(7456)를 구비한다. 또한, 하우징(7451L)에 제공된 표시부(7452L)와 하우징(7451R)에 제공된 표시부(7452R)가 서로 대치하도록 힌지(7454)를 접음으로써 표시부를 하우징으로 보호할 수 있다.
표시부(7452L)와 표시부(7452R)는 화상을 표시하는 것 이외에, 손가락 등으로 터치함으로써 정보를 입력할 수 있다. 예를 들어, 이미 설치된 프로그램을 가리키는 아이콘을 손가락으로 터치함으로써 선택하여, 프로그램을 기동시킬 수 있다. 또는, 표시된 화상의 2개소를 터치한 상태로 손가락들 사이의 간격을 변화시킴으로써 화상을 확대 또는 축소할 수 있다. 그리고, 표시된 화상의 1개소를 터치한 손 가락을 이동시킴으로써 화상을 이동시킬 수 있다. 그리고, 키보드의 화상을 표시시켜, 표시된 문자나 기호를 손가락으로 터치함으로써 선택하고, 정보를 입력할 수도 있다.
또한, 컴퓨터(7450)에 자이로스코프, 가속도 센서, GPS(global positioning system) 수신기, 지문 센서, 비디오 카메라를 탑재할 수도 있다. 예를 들어, 자이로스코프, 가속도 센서 등 경사를 검출하는 센서를 갖는 검출 장치를 제공함으로써, 컴퓨터(7450)의 방향(세로인지 가로인지)을 판단하여 표시하는 화면의 방향을 자동적으로 전환할 수 있다.
또한, 컴퓨터(7450)는 네트워크에 접속할 수 있다. 컴퓨터(7450)는 인터넷의 정보를 표시할 수 있는 것 이외에 네트워크에 접속된 다른 기기를 원격지에서 조작하는 단말로서 사용할 수 있다.
도 15f는 조명 장치의 일례를 도시한 것이다. 조명 장치(7500)는 하우징(7501)에 광원으로서 본 발명의 일 형태인 발광 패널(7503a 내지 7503d)이 내장된다. 조명 장치(7500)는 천정이나 벽 등에 장착할 수 있다.
또한, 본 발명의 일 형태의 발광 패널은 발광 패널이 박막 형상이기 때문에, 곡면을 갖는 기체에 부착함으로써, 곡면을 갖는 반도체 장치로 할 수 있다. 또한, 그 발광 장치를, 곡면을 갖는 하우징에 배치함으로써, 곡면을 갖는 전자 기기 또는 조명 장치를 실현할 수 있다.
본 실시형태는 다른 실시형태에서 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는, 실시형태 1에서 기재한 트랜지스터를 제작하고, 상기 트랜지스터의 단면을 관찰하였다.
트랜지스터로서, 도 1a 및 도 1b에 도시한 트랜지스터(440a)와 마찬가지의 구조를 갖는 실시예 트랜지스터 1을 제작하였다. 이하에서, 트랜지스터 1의 제작 방법을 기재한다.
스퍼터링법을 사용하여 실리콘 기판(10) 위에 절연막(11)으로서 막 두께 100nm인 산화 실리콘막을 형성하였다(성막 조건: 산소(산소 50sccm) 분위기하, 압력 0.4Pa, 전원 전력(전원 출력) 5.0kW, 실리콘 기판과 타깃 사이의 거리 60mm, 기판 온도 100℃).
산화 실리콘막 위에 산화물 반도체막(12)으로서 In:Ga:Zn=3:1:2[원자수비]인 산화물 타깃을 사용하여 스퍼터링법으로 막 두께 20nm인 IGZO막을 형성하였다. 성막 조건으로서는, 아르곤 및 산소(아르곤: 산소= 30sccm: 15sccm) 분위기하, 압력 0.4Pa, 전원 전력 0.5kW, 기판 온도 200℃로 하였다.
다음에, CVD법에 의하여 IGZO막 위에 게이트 절연막으로서 산화 질화 실리콘막을 막 두께 20nm로 형성하였다(성막 조건: SiH4: N2O= 1sccm: 800sccm, 압력 40Pa, RF 전원 전력(전원 출력) 150W, 전원 주파수 60MHz, 기판 온도 400℃).
스퍼터링법에 의하여 게이트 절연막 위에 막 두께 100nm의 텅스텐막(성막 조건: 아르곤(100sccm) 분위기하, 압력 0.2Pa, 전원 전력 1kW)을 형성하고, CVD법에 의하여 텅스텐막 위에 산화 질화 실리콘막(성막 조건: SiH4: N2O= 27sccm: 1000sccm, 압력 133.3Pa, RF 전원 전력 60W, 전원 주파수 13.56MHz, 기판 온도 325℃)를 200nm 적층하였다.
드라이 에칭법에 의하여 산화 질화 실리콘막을 에칭(에칭 조건: 에칭 가스(CHF3: He: CH4= 22.5sccm: 127.5sccm: 5sccm), ICP 전원 전력 475W, 바이어스 전력 300W, 압력 3.5Pa)하여 절연막(15)을 형성하였다.
다음에, 드라이 에칭법에 의하여 텅스텐막을 에칭(에칭 조건: 에칭 가스(CF4: Cl2: O2= 25sccm: 25sccm: 10sccm), ICP 전원 전력 500W, 바이어스 전력 100W, 압력 1.0Pa, 기판 온도 70℃)하여 게이트 전극층(14)을 형성하였다.
CVD법에 의하여 게이트 전극층(14) 및 절연막(15) 위에 절연막으로서 산화 질화 실리콘막을 70nm로 형성하고(성막 조건: SiH4: N2O= 1sccm: 800sccm, 압력 40Pa, RF 전원 전력(전원 출력) 150W, 전원 주파수 60MHz, 기판 온도 400℃), 드라이 에칭법에 의하여 상기 산화 질화 실리콘막을 에칭(에칭 조건: 에칭 가스(CHF3: He= 56sccm: 144sccm), ICP 전원 전력 25W, 바이어스 전력 425W, 압력 7.5Pa, 기판 온도 70℃)하여, 측벽 절연층(16a, 16b)을 형성하였다. 게이트 전극층(14), 측벽 절연층(16a, 16b)을 마스크로 하여 게이트 절연막을 에칭함으로써 게이트 절연막(13)을 형성하였다.
스퍼터링법에 의하여 산화물 반도체막(12), 게이트 절연막(13), 측벽 절연층(16a, 16b), 절연막(15) 위에 막 두께 30nm로 텅스텐막(성막 조건: 아르곤(80sccm) 분위기하, 압력 0.8Pa, 전원 전력 1kW, 기판 온도 230℃)을 형성하였다.
또한, CVD법에 의하여 텅스텐막 위에 산화 질화 실리콘막을 500nm로 형성하였다(성막 조건: SiH4: N2O= 27sccm: 1000sccm, 압력 133.3Pa, RF 전원 전력 60W, 전원 주파수 13.56MHz, 기판 온도 325℃).
다음에, 화학적 기계 연마법에 의하여, 산화 질화 실리콘막 및 텅스텐막에 연마 처리(연마 조건: 경질 폴리우레탄계 연마포, 알칼리성 실리카계 슬러리, 슬러리 온도 실온, 연마압 0.08MPa, 연마시의 회전 수(테이블/스핀들) 50rpm/ 50rpm, 연마 시간 2분)를 행하고, 절연막(15)이 노출되도록 게이트 전극층(14) 위의 산화 질화 실리콘막 및 텅스텐막을 제거하였다.
상기 연마 처리에 의하여 산화 질화 실리콘막을 절연막(18)으로 가공하고, 텅스텐막을 분단하고, 소스 전극층(17a) 및 드레인 전극층(17b)을 형성하였다.
상술한 공정으로 실시예 트랜지스터 1을 제작하였다.
실시예 트랜지스터 1의 단부면을 절단하고, 주사형 투과 전자 현미경(STEM: Scanning Transmission Electron Microscopy)에 의하여 실시예 트랜지스터 1의 단면 관찰을 행하였다. 본 실시예에서는 STEM은 "히타치 초박막 평가 장치 HD-2300"(Hitachi High-Technologies Corporation 제작)을 사용하였다. 도 16에 트랜지스터의 단면 STEM상을 도시하였다.
도 16은 실시예 트랜지스터 1의 채널 길이 방향의 단면 STEM상이며, 소스 전극층(17a), 드레인 전극층(17b)이 연마 처리에 의하여 분단되어 있는 것이 확인되었다. 소스 전극층(17a), 드레인 전극층(17b)은 게이트 전극층(14) 측면에 제공된 측벽 절연층(16a, 16b)의 측면에 접하도록 제공되고, 본 실시예에서는 측벽 절연층(16a, 16b)의 측면을 상단부보다 약간 낮은 위치까지 덮는다. 소스 전극층(17a), 드레인 전극층(17b)의 형상은, 도전막을 분단하는 연마 처리의 조건에 따라 상이하고, 본 실시예에 기재하는 바와 같이, 측벽 절연층(16a, 16b), 절연막(15)의 연마 처리된 표면보다 막 두께 방향으로 후퇴된 형상이 되는 경우가 있다.
또한, 도 16에 있어서, 사다리꼴형을 갖는 게이트 전극층(14)의 바닥변(下底)의 폭은 약 382nm, 상변(上底)의 폭은 약 364nm이고, 측벽 절연층(16a, 16b)의 채널 길이 방향의 폭은 약 51.6nm, 게이트 전극층(14) 위에 제공된 절연막(15)의 막 두께는 약 44.1nm, 절연막(18)에 있어서의 산화물 반도체막(12)과 접하는 소스 전극층(17a), 드레인 전극층(17b)으로부터 표면까지의 막 두께는 약 139.8nm이었다.
본 실시예 트랜지스터 1은 소스 전극층(17a) 및 드레인 전극층(17b)을 게이트 전극층(14), 절연막(15), 측벽 절연층(16a, 16b) 위에 제공된 도전막을 화학적 기계 연마 처리함으로써 제거하고, 도전막을 분단하여 형성한다.
따라서, 소스 전극층(17a) 또는 드레인 전극층(17b)과 산화물 반도체막(12)이 접하는 영역(콘택트 영역)과, 게이트 전극층(14)과의 거리를 짧게 할 수 있기 때문에, 소스 전극층(17a) 또는 드레인 전극층(17b)과 산화물 반도체막(12)이 접하는 영역(콘택트 영역)과 게이트 전극층(14) 사이의 저항이 저감되고, 트랜지스터의 온 특성을 향상시킬 수 있게 된다.
소스 전극층(17a) 및 드레인 전극층(17b)의 형성 공정에서의 게이트 전극층(14) 위의 도전막을 제거하는 공정에 있어서 레지스트 마스크를 사용한 에칭 공정을 사용하지 않기 때문에, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서 형상이나 특성의 편차가 적은 미세한 구조를 갖는 트랜지스터를 수율 좋게 제작할 수 있다.
이상으로, 본 실시예에서 기재한 바와 같이, 미세한 구조라도 높은 전기 특성을 갖는 트랜지스터를 수율 좋게 제공할 수 있다. 또한, 상기 트랜지스터를 포함한 반도체 장치에서도 고성능화, 고신뢰성화, 및 고생산화를 달성할 수 있다.
(실시예 2)
본 실시예에서는, 본 명세서에서 기재한 반도체 장치의 일 형태인 트랜지스터를 제작하고, 전기 특성의 평가를 행하였다.
트랜지스터로서, 도 17에 도시한 트랜지스터(340)와 마찬가지의 구조를 갖는 실시예 트랜지스터 2를 제작하였다. 이하에서, 실시예 트랜지스터 2의 제작 방법을 기재한다.
스퍼터링법을 사용하여 실리콘 기판(300) 위에 절연막(336)으로서 막 두께 300nm인 산화 실리콘막을 형성하였다(성막 조건: 산소(산소 50sccm) 분위기하, 압력 0.4Pa, 전원 전력(전원 출력) 1.5kW, 실리콘 기판과 타깃 사이의 거리 60mm, 기판 온도 100℃).
화학적 기계 연마법에 의하여, 절연막(336) 표면에 연마 처리(연마압 0.08MPa, 연마 시간 0.5분)를 행하였다.
연마 처리된 절연막(336) 위에 산화물 반도체막으로서 In:Ga:Zn=3:1:2[원자수비]인 산화물 타깃을 사용한 스퍼터링법으로 막 두께 10nm인 IGZO막을 형성하였다. 성막 조건으로서는, 아르곤 및 산소(아르곤: 산소= 30sccm: 15sccm) 분위기하, 압력 0.4Pa, 전원 전력 0.5kW, 기판 온도 200℃로 하였다.
드라이 에칭법에 의하여 산화물 반도체막을 에칭(에칭 조건: 에칭 가스(BCl3: Cl2= 60sccm: 20sccm), ICP 전원 전력 450W, 바이어스 전력 100W, 압력 1.9Pa)하여 섬 형상의 산화물 반도체막(303)을 형성하였다.
다음에, CVD법에 의하여 섬 형상의 산화물 반도체막(303) 위에 게이트 절연막으로서 산화 질화 실리콘막을 20nm로 형성하였다(성막 조건: SiH4: N2O= 1sccm: 800sccm, 압력 40Pa, RF 전원 전력(전원 출력) 150W, 전원 주파수 60MHz, 기판 온도 400℃).
스퍼터링법에 의하여, 게이트 절연막 위에 막 두께 30nm의 질화 탄탈막(성막 조건: 아르곤 및 질소(아르곤: 질소=50sccm: 10sccm) 분위기하, 압력 0.6Pa, 전원 전력 1kW) 및 막 두께 135nm의 텅스텐막(성막 조건: 아르곤(100sccm) 분위기하, 압력 2.0Pa, 전원 전력 4kW)의 적층을 형성하였다.
다음에, CVD법에 의하여 텅스텐막 위에 산화 질화 실리콘막(성막 조건: SiH4: N2O= 27sccm: 1000sccm, 압력 133.3Pa, RF 전원 전력 60W, 전원 주파수 13.56MHz, 기판 온도 325℃)을 200nm 적층하였다.
드라이 에칭법에 의하여 산화 질화 실리콘막을 에칭(에칭 조건: 에칭 가스(CHF3: He: CH4= 22.5sccm: 127.5sccm: 5sccm), ICP 전원 전력 475W, 바이어스 전력 300W, 압력 3.5Pa)하여 절연막(313)을 형성하였다.
드라이 에칭법에 의하여 질화 탄탈막 및 텅스텐막을 에칭((제 1 에칭 조건: 에칭 가스(CF4: Cl2: O2= 25sccm: 25sccm: 10sccm), ICP 전원 전력 500W, 바이어스 전력 100W, 압력 1.0Pa), (제 2 에칭 조건: 에칭 가스(Cl2= 100sccm), 전원 전력 2kW, 바이어스 전력 50W, 압력 1.0Pa), (제 3 에칭 조건: 에칭 가스(Cl2= 100sccm), 전원 전력 1kW, 바이어스 전력 25W, 압력 2.0Pa))하여 게이트 전극층(301)을 형성하였다.
게이트 전극층(301)을 마스크로 하여, 이온 주입법에 의하여 산화물 반도체막(303)에 인(P) 이온을 주입하고, 저저항 영역(304a), 저저항 영역(304b)을 형성하였다. 또한, 인(P) 이온의 주입 조건은 가속 전압을 25kV로 하고, 도즈량을 1.0×1015ions/cm2로 하였다.
CVD법에 의하여 게이트 전극층(301) 및 절연막(313) 위에 절연막으로서 산화 질화 실리콘막을 90nm로 형성하고(성막 조건: SiH4: N2O= 1sccm: 800sccm, 압력 40Pa, RF 전원 전력(전원 출력) 150W, 전원 주파수 60MHz, 기판 온도 400℃), 드라이 에칭법에 의하여 상기 산화 질화 실리콘막을 에칭하여, 측벽 절연층(312a, 312b)을 형성하였다. 게이트 전극층(301), 측벽 절연층(312a, 312b)을 마스크로 하여 게이트 절연막을 에칭함으로써 게이트 절연막(302)을 형성하였다. 또한, 측벽 절연층(312a, 312b), 및 게이트 절연막(302)의 형성에 사용한 에칭 조건은 에칭 가스(CHF3: He= 30sccm: 120sccm), 전원 전력 3kW, 바이어스 전력 200W, 압력 2.0Pa, 기판 온도 -10℃로 하였다.
스퍼터링법에 의하여 산화물 반도체막(303), 게이트 전극층(301), 측벽 절연층(312a, 312b), 절연막(313) 위에 막 두께 30nm로 텅스텐막(성막 조건: 아르곤(80sccm) 분위기하, 압력 0.8Pa, 전원 전력 1kW, 기판 온도 230℃)을 형성하였다.
다음에, 드라이 에칭법에 의하여 텅스텐막을 에칭(에칭 조건: 에칭 가스(CF4: Cl2: O2= 55sccm: 45sccm: 55sccm), 전원 전력 3kW, 바이어스 전력 140W, 압력 0.67Pa)하여 섬 형상의 텅스텐막을 형성하였다.
다음에, 스퍼터링법에 의하여 산화물 반도체막(303), 게이트 전극층(301), 측벽 절연층(312a), 측벽 절연층(312b), 절연막(313), 텅스텐막 위에 절연막으로서 산화 알루미늄막(성막 조건: 아르곤 및 산소(아르곤: 산소= 25sccm: 25sccm) 분위기하, 압력 0.4Pa, 전원 전력 2.5kW, 실리콘 기판과 타깃 사이의 거리를 60mm, 기판 온도 250℃)을 70nm로 형성하였다.
또한, CVD법에 의하여 산화 알루미늄막 위에 산화 질화 실리콘막을 430nm로 형성하였다(성막 조건: SiH4: N2O= 27sccm: 1000sccm, 압력 133.3Pa, RF 전원 전력 60W, 전원 주파수 13.56MHz, 기판 온도 325℃).
다음에, 화학적 기계 연마법에 의하여, 산화 질화 실리콘막, 산화 알루미늄막 및 텅스텐막에 연마 처리(연마 조건: 경질 폴리우레탄계 연마포, 알칼리성 실리카계 슬러리, 슬러리 온도 실온, 연마압 0.08MPa, 연마시의 회전 수(테이블/스핀들) 51rpm/ 50rpm)를 행하여, 절연막(313)이 노출되도록 게이트 전극층(301) 위의 산화 질화 실리콘막, 산화 알루미늄막, 및 텅스텐막을 제거하였다.
상기 연마 처리에 의하여 산화 질화 실리콘막을 절연막(315)으로 가공하고, 산화 알루미늄막을 절연막(310)으로 가공하고, 텅스텐막을 분단하여 소스 전극층(305a) 및 드레인 전극층(305b)을 형성하였다.
CVD법에 의하여 게이트 전극층(301), 절연막(313), 소스 전극층(305a), 드레인 전극층(305b), 절연막(310), 절연막(315) 위에 절연막(307)으로서 산화 질화 실리콘막을 400nm로 형성하였다(성막 조건: SiH4: N2O= 27sccm: 1000sccm, 압력 133.3Pa, RF 전원 전력 60W, 전원 주파수 13.56MHz, 기판 온도 325℃)
절연막(307), 절연막(315), 및 절연막(310)에 소스 전극층(305a), 드레인 전극층(305b)에 도달하는 개구를 형성(제 1 에칭 조건: 에칭 가스(CHF3: He= 7.5sccm: 142.5sccm), ICP 전원 전력 475W, 바이어스 전력 300W, 압력 5.5Pa, 시간 192초, 제 2 에칭 조건: 에칭 가스(CHF3: He= 7.5sccm: 142.sccm), ICP 전원 전력 475W, 바이어스 전력 150W, 압력 5.5Pa, 시간 78초)하였다.
개구에 스퍼터링법에 의하여 막 두께 50nm의 티타늄막(성막 조건: 아르곤(20sccm) 분위기하, 압력 0.1Pa, 전원 전력 12kW), 막 두께 100nm의 알루미늄막(성막 조건: 아르곤(50sccm) 분위기하, 압력 0.4Pa, 전원 전력 1kW), 막 두께 50nm의 티타늄막(성막 조건: 아르곤(20sccm) 분위기하, 압력 0.1Pa, 전원 전력 12kW)을 적층하였다.
티타늄막, 알루미늄막, 및 티타늄막의 적층을 에칭(에칭 조건: 에칭 가스(BCl3: Cl2= 60sccm: 20sccm), ICP 전원 전력 450W, 바이어스 전력 100W, 압력 1.9Pa)하여, 배선층(335a, 335b)을 형성하였다.
상술한 공정으로 실시예 트랜지스터 2로서 트랜지스터(340)를 제작하였다.
또한, 실시예 트랜지스터 2에서는, 채널 폭(W)은 10μm, 게이트 전극층(301)과 소스 전극층(305a) 또는 드레인 전극층(305b)이 산화물 반도체막(303)과 접하는 개구와의 거리는 0.07μm로 하였다.
실시예 트랜지스터 2의 전기 특성의 평가를 행하였다.
도 18은 실시예 트랜지스터 2의 드레인 전압(Vd)이 1V일 때의 게이트 전압(Vg)-드레인 전류(Id) 특성, 그리고 드레인 전압(Vd)이 0.1V일 때의 게이트 전압(Vg)-드레인 전류(Id) 특성을 도시한 것이다. 또한, 도 18의 전기 특성은 실시예 트랜지스터 2에서 채널 길이(L)가 0.35㎛인 경우이고, 측정 범위는 게이트 전압 -4V 내지 +4V이다.
도 18에 도시한 바와 같이, 실시예 트랜지스터 2에서는 스위칭 소자로서의 전기 특성을 나타내고, 드레인 전압(Vd)이 1V, 게이트 전압이 2.7V일 때, 실시예 트랜지스터 2의 온 전류값은 45.1㎂, 임계값 전압(Vth)은 -0.27V, 서브스레시홀드 계수(subthreshold swing：S값)는 73.8mV/dec.이고, 또한 드레인 전압(Vd)이 0.1V일 때 실시예 트랜지스터 2의 전계 효과 이동도는 3.0cm2/Vs이었다. 또한, 상기 온 전류값, 임계값 전압(Vth), 서브스레시홀드 계수(S값), 전계 효과 이동도는 측정 데이터에 있어서의 중앙값이다.
또한, 실시예 트랜지스터 2의 전기 특성에 대하여 100군데 측정하였을 때의 면내 편차를 평가하였다.
도 21은 드레인 전압이 1V, 게이트 전압이 2.7V일 때의 온 전류의 정규 확률 그래프를 도시한 것이다. 온 전류의 편차를 3σ로 나타내면, 채널 길이 0.35㎛의 경우, 3σ는 16.5㎂이고 3σ를 중앙값으로 나눈 백분율은 36.3%이고, 채널 길이 0.55㎛의 경우, 3σ는 11.8㎂이고 3σ를 중앙값으로 나눈 백분율은 36.0%이고, 채널 길이 1㎛의 경우, 3σ는 6.4㎂이고 3σ를 중앙값으로 나눈 백분율은 30.0%이었다.
도 22는 드레인 전압이 1V일 때의 임계값 전압의 정규 확률 그래프를 도시한 것이다. 임계값 전압의 편차를 3σ로 나타내면, 채널 길이 0.35㎛의 경우 3σ는 0.22V이고, 채널 길이 0.55㎛의 경우 3σ는 0.26V이고, 채널 길이 1㎛의 경우 3σ는 0.12V이었다.
도 21 및 도 22의 결과에 의하여, 온 전류 및 임계값 전압 양쪽에 있어서 그래프의 경사는 크고, 편차가 작은 것이 확인되었다.
상술한 바와 같이, 본 실시예의 트랜지스터는 채널 길이 0.35㎛의 미세한 구조라도, 스위칭 소자로서의 충분한 전기 특성을 나타내고, 전기 특성의 편차가 작은 것도 확인되었다.
이상으로, 본 실시예에서 기재한 바와 같이, 미세한 구조라도 높은 전기 특성을 갖는 트랜지스터를 수율 좋게 제공할 수 있다. 또한, 상기 트랜지스터를 포함한 반도체 장치에서도 고성능화, 고신뢰성화, 및 고생산화를 달성할 수 있다.
10: 실리콘 기판
11: 절연막
12: 산화물 반도체막
13: 게이트 절연막
14: 게이트 전극층
15: 절연막
16a: 측벽 절연층
16b: 측벽 절연층
17a: 소스 전극층
17b: 드레인 전극층
18: 절연막
106: 소자 분리 절연층
108: 게이트 절연막
110: 게이트 전극
116: 채널 형성 영역
120: 불순물 영역
124: 금속간 화합물 영역
128: 절연층
130: 절연층
135: 층간 절연막
136a: 측벽 절연층
136b: 측벽 절연층
137: 절연막
140: 트랜지스터
142a: 전극층
142b: 전극층
144: 산화물 반도체막
146: 게이트 절연막
148: 게이트 전극
150: 절연막
152: 절연막
153: 도전층
156: 배선
160: 트랜지스터
162: 트랜지스터
164: 용량 소자
172: 도전층
173: 절연막
174: 도전층
175a: 측벽 절연층
175b: 측벽 절연층
176: 절연막
180: 절연층
185: 기판
191: 도전층
192: 도전층
193: 절연막
195: 절연막
196: 절연막
197: 도전층
250: 메모리 셀
251: 메모리 셀 어레이
251a: 메모리 셀 어레이
251b: 메모리 셀 어레이
253: 주변 회로
254: 용량 소자
256: 절연막
258: 절연막
260: 배선
262: 도전층
300: 실리콘 기판
301: 게이트 전극층
302: 게이트 절연막
303: 산화물 반도체막
305a: 소스 전극층
305b: 드레인 전극층
307: 절연막
310: 절연막
312a: 측벽 절연층
312b: 측벽 절연층
313: 절연막
315: 절연막
335a: 배선층
335b: 배선층
336: 절연막
340: 트랜지스터
400: 기판
401: 게이트 전극층
402: 게이트 절연막
403: 산화물 반도체막
404a: 저저항 영역
404b: 저저항 영역
405a: 소스 전극층
405b: 드레인 전극층
407: 절연막
409: 채널 형성 영역
410: 절연막
412a: 측벽 절연층
412b: 측벽 절연층
413: 절연막
415: 층간 절연막
421: 도펀트
435a: 배선층
435b: 배선층
436: 산화물 절연막
440a: 트랜지스터
440b: 트랜지스터
440c: 트랜지스터
442: 게이트 절연막
445: 도전막
446: 절연막
491: 산화물 반도체막
601: 기판
602: 포토 다이오드
606a: 반도체막
606b: 반도체막
606c: 반도체막
608: 접착층
613: 기판
631: 절연막
632: 층간 절연막
633: 절연막
634: 층간 절연막
640: 트랜지스터
641a: 전극층
641b: 전극층
642: 전극층
643: 도전층
645: 도전층
650: 차광막
656: 트랜지스터
658: 포토 다이오드 리셋 신호선
659: 게이트 신호선
671: 포토센서 출력 신호선
672: 포토센서 기준 신호선
801: 트랜지스터
803: 트랜지스터
804: 트랜지스터
805: 트랜지스터
806: 트랜지스터
807: X 디코더
808: Y 디코더
811: 트랜지스터
812: 유지 용량
813: X 디코더
814: Y 디코더
901: RF 회로
902: 아날로그 베이스 밴드 회로
903: 디지털 베이스 밴드 회로
904: 배터리
905: 전원 회로
906: 애플리케이션 프로세서
907: CPU
908: DSP
909: 인터페이스
910: 플래시 메모리
911: 디스플레이 컨트롤러
912: 메모리 회로
913: 디스플레이
914: 표시부
915: 소스 드라이버
916: 게이트 드라이버
917: 음성 회로
918: 키보드
919: 터치 센서
950: 메모리 회로
951: 메모리 컨트롤러
952: 메모리
953: 메모리
954: 스위치
955: 스위치
956: 디스플레이 컨트롤러
957: 디스플레이
1001: 배터리
1002: 전원 회로
1003: 마이크로 프로세서
1004: 플래시 메모리
1005: 음성 회로
1006: 키보드
1007: 메모리 회로
1008: 터치 패널
1009: 디스플레이
1010: 디스플레이 컨트롤러
4001: 기판
4002: 화소부
4003: 신호선 구동 회로
4004: 주사선 구동 회로
4005: 씰재
4006: 기판
4008: 액정층
4010: 트랜지스터
4011: 트랜지스터
4013: 액정 소자
4015: 접속 단자 전극
4016: 단자 전극
4018: FPC
4019: 이방성 도전막
4020: 층간 절연막
4021: 절연막
4023: 절연막
4024: 절연막
4030: 전극층
4031: 전극층
4032: 절연막
4033: 절연막
4035: 스페이서
4050: 차광막
4510: 격벽
4511: 전계 발광층
4513: 발광 소자
4514: 충전재
7100: 텔레비전 장치
7101: 하우징
7103: 표시부
7105: 스탠드
7107: 표시부
7109: 조작키
7110: 리모트 컨트롤러
7201: 본체
7202: 하우징
7203: 표시부
7204: 키보드
7205: 외부 접속 포트
7206: 포인팅 디바이스
7301: 하우징
7302: 하우징
7303: 연결부
7304: 표시부
7305: 표시부
7306: 스피커부
7307: 기록 매체 삽입부
7308: LED 램프
7309: 조작키
7310: 접속 단자
7311: 센서
7312: 마이크로폰
7400: 휴대 전화기
7401: 하우징
7402: 표시부
7403: 조작 버튼
7404: 외부 접속 포트
7405: 스피커
7406: 마이크
7450: 컴퓨터
7451L: 하우징
7451R: 하우징
7452L: 표시부
7452R: 표시부
7453: 조작 버튼
7454: 힌지
7455L: 왼쪽 스피커
7455R: 오른쪽 스피커
7456: 외부 접속 포트
7500: 조명 장치
7501: 하우징
7503a: 발광 패널
7503b: 발광 패널
7503c: 발광 패널
7503d: 발광 패널

Claims (17)

  1. 반도체 장치에 있어서,
    산화물 절연막 위의 채널 형성 영역을 포함한 산화물 반도체막과;
    상기 산화물 반도체막 위의 게이트 절연막과;
    상기 게이트 절연막 위의 게이트 전극층과;
    상기 게이트 전극층 위의 제1 절연막과;
    상기 게이트 전극층의 측면 및 상기 제1 절연막의 측면을 덮는 측벽 절연층과;
    상기 산화물 반도체막, 상기 게이트 절연막의 측면, 및 상기 측벽 절연층의 측면에 접하는 소스 전극층 및 드레인 전극층과;
    상기 소스 전극층 및 상기 드레인 전극층 위의 제2 절연막과;
    상기 제2 절연막, 상기 소스 전극층, 및 상기 드레인 전극층 위의 층간 절연막과;
    상기 제2 절연막과 상기 측벽 절연층 사이의 홈을 충전하고, 상기 소스 전극층 및 상기 드레인 전극층에 접하는 제3 절연막
    을 포함하고,
    상기 소스 전극층의 상면 및 상기 드레인 전극층의 상면은 상기 제1 절연막의 상면, 상기 측벽 절연층의 상면, 상기 제2 절연막의 상면, 및 상기 층간 절연막의 상면보다 낮고,
    상기 소스 전극층의 상기 상면 및 상기 드레인 전극층의 상기 상면은 상기 게이트 전극층의 상면보다 높고,
    상기 제1 절연막의 상기 상면 및 상기 층간 절연막의 상기 상면은 서로 정렬되고,
    상기 산화물 반도체막은 상기 게이트 전극층과 중첩되지 않고 도펀트를 포함하는 영역을 포함하고, 상기 게이트 절연막과 중첩되는 영역을 포함하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 절연막, 상기 소스 전극층, 상기 드레인 전극층, 상기 측벽 절연층, 및 상기 층간 절연막 위에서 접하여 있는 산화 알루미늄막을 더 포함하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 소스 전극층과 상기 층간 절연막 사이, 및 상기 드레인 전극층과 상기 층간 절연막 사이에 산화 알루미늄막을 더 포함하는, 반도체 장치.
  4. 제1항에 있어서,
    상기 층간 절연막은 상기 채널 형성 영역과 중첩되지 않는, 반도체 장치.
  5. 제1항에 있어서,
    상기 층간 절연막의 상기 상면의 제 1 영역은 상기 산화물 반도체막과 중첩되고,
    상기 층간 절연막의 상기 상면의 제 2 영역은 상기 산화물 반도체막과 중첩되지 않고,
    상기 제 1 영역 및 상기 제 2 영역의 상기 층간 절연막의 상기 상면은 평탄한 표면인, 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 절연막의 상기 상면, 상기 측벽 절연층의 상기 상면, 및 상기 층간 절연막의 상기 상면은 서로 정렬되는, 반도체 장치.
  7. 반도체 장치의 제작 방법에 있어서,
    산화물 절연막을 형성하는 단계와;
    상기 산화물 절연막 위에 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 상기 산화물 반도체막과 중첩되는 게이트 전극층 및 제1 절연막을 형성하는 단계와;
    상기 게이트 전극층 및 상기 제1 절연막을 마스크로서 사용하여 상기 산화물 반도체막에 도펀트를 선택적으로 도입하는 단계와;
    상기 게이트 절연막 위에 상기 게이트 전극층의 측면 및 상기 제1 절연막의 측면을 덮는 측벽 절연층을 형성하는 단계와;
    상기 산화물 반도체막, 상기 게이트 절연막, 상기 게이트 전극층, 상기 제1 절연막, 및 상기 측벽 절연층 위에 도전막을 형성하는 단계와;
    상기 도전막 위에 제2 절연막을 형성하는 단계와;
    상기 도전막 및 상기 제2 절연막 위에 층간 절연막을 형성하는 단계와;
    상기 층간 절연막, 상기 제2 절연막, 및 상기 도전막을 화학적 기계 연마법에 의하여 제거함으로써, 상기 게이트 전극층 위의 상기 제1 절연막을 노출시켜 소스 전극층과 드레인 전극층을 형성하고, 상기 제2 절연막과 상기 측벽 절연층 사이에 홈을 형성하는 단계와;
    제3 절연막이 상기 홈을 충전하고 상기 소스 전극층 및 상기 드레인 전극층에 접하도록 상기 제3 절연막을 형성하는 단계
    를 포함하는, 반도체 장치의 제작 방법.
  8. 제7항에 있어서,
    산화 알루미늄막은 상기 제1 절연막, 상기 소스 전극층, 상기 드레인 전극층, 상기 측벽 절연층, 및 상기 층간 절연막 위에 제공되는, 반도체 장치의 제작 방법.
  9. 제7항에 있어서,
    상기 소스 전극층의 상면 및 상기 드레인 전극층의 상면은, 상기 제1 절연막의 상면, 상기 측벽 절연층의 상면, 및 상기 층간 절연막의 상면보다 낮은, 반도체 장치의 제작 방법.
  10. 제9항에 있어서,
    상기 제1 절연막의 상기 상면, 상기 측벽 절연층의 상기 상면, 및 상기 층간 절연막의 상기 상면은 서로 정렬되는, 반도체 장치의 제작 방법.
  11. 반도체 장치의 제작 방법에 있어서,
    산화물 절연막을 형성하는 단계와;
    상기 산화물 절연막 위에 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 상기 산화물 반도체막과 중첩되는 게이트 전극층 및 제1 절연막을 형성하는 단계와;
    상기 게이트 전극층 및 상기 제1 절연막을 마스크로서 사용하여 상기 산화물 반도체막에 도펀트를 선택적으로 도입하는 단계와;
    상기 게이트 절연막 위에 상기 게이트 전극층의 측면 및 상기 제1 절연막의 측면을 덮는 측벽 절연층을 형성하는 단계와;
    상기 산화물 반도체막, 상기 게이트 절연막, 상기 게이트 전극층, 상기 제1 절연막, 및 상기 측벽 절연층 위에 도전막을 형성하는 단계와;
    상기 도전막 위에 제2 절연막을 형성하는 단계와;
    상기 도전막 및 상기 제2 절연막 위에 층간 절연막을 형성하는 단계와;
    상기 층간 절연막, 상기 제2 절연막, 및 상기 도전막을 화학적 기계 연마법에 의하여 제거함으로써, 상기 게이트 전극층을 노출시켜 소스 전극층과 드레인 전극층을 형성하고, 상기 제2 절연막과 상기 측벽 절연층 사이에 홈을 형성하는 단계와;
    제3 절연막이 상기 홈을 충전하고 상기 소스 전극층 및 상기 드레인 전극층에 접하도록 상기 제3 절연막을 형성하는 단계
    를 포함하는, 반도체 장치의 제작 방법.
  12. 제11항에 있어서,
    산화 알루미늄막은 상기 게이트 전극층, 상기 소스 전극층, 상기 드레인 전극층, 상기 측벽 절연층, 및 상기 층간 절연막 위에 제공되는, 반도체 장치의 제작 방법.
  13. 제11항에 있어서,
    상기 소스 전극층의 상면 및 상기 드레인 전극층의 상면은, 상기 측벽 절연층의 상면 및 상기 층간 절연막의 상면보다 낮은, 반도체 장치의 제작 방법.
  14. 제13항에 있어서,
    상기 측벽 절연층의 상기 상면 및 상기 층간 절연막의 상기 상면은 서로 정렬되는, 반도체 장치의 제작 방법.
  15. 제7항 또는 제11항에 있어서,
    산화 알루미늄막은 상기 도전막 위에 형성되고, 상기 층간 절연막은 상기 산화 알루미늄막 위에 형성되는, 반도체 장치의 제작 방법.
  16. 제7항 또는 제11항에 있어서,
    평탄화 처리는 상기 산화물 반도체막이 형성되기 전에 상기 산화물 절연막 표면에 행해지는, 반도체 장치의 제작 방법.
  17. 제7항 또는 제11항에 있어서,
    산소는 상기 측벽 절연층이 형성되기 전에 상기 산화물 절연막에 도입되는, 반도체 장치의 제작 방법.
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