JP6499006B2 - 撮像装置 - Google Patents

Description

本発明の一態様は、撮像装置および電子機器に関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

撮像装置は、様々な電子機器に搭載されている。また撮像装置は、電子機器の他、監視カメラ等、用途が拡大している。今後も需要が見込まれることから、研究開発が活発である（例えば特許文献１乃至３を参照）。

米国特許出願公開第２００３／００５２３２４号明細書 米国特許出願公開第２０１１／０２０４３７１号明細書 米国特許出願公開第２０１４／０２１７４８６号明細書

上述したように、撮像装置等には、多数の構成が存在する。それぞれの構成には一長一短があり、状況に応じて適当な構成が選択される。従って、新規な構成の撮像装置等が提案できれば、選択の自由度を向上させることにつながる。

本発明の一態様は、新規な撮像装置等を提供することを課題の一とする。

また撮像装置は、解像度の向上を図るために画素数を大きくすること、などの高機能化が求められている。また、装置の額縁部分の回路面積を小さくし、基板からの取り数を増やすことが求められている。

そこで本発明の一態様は、画素数が増加しても回路面積の増大を抑制することができる撮像装置等を提供することを課題の一とする。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。

本発明の一態様は、光電変換層と、第１の回路と、第２の回路と、第３の回路と、第４の回路と、第５の回路と、を有する撮像装置であって、第１の層と、第１の層上に設けられた第２の層と、第２の層上に設けられた第３の層と、を有し、第１の回路は、光電変換層で生じる電荷に応じた信号を生成するための機能を有し、第２の回路は、第１の回路を駆動するための機能を有し、第３の回路は、第１の回路で得られるアナログ電圧をデジタル値の第１の信号に変換するための機能を有し、第４の回路は、第１の信号を処理し、第２の信号に変換するための機能を有し、第５の回路は、第４の回路で処理する第１の信号を記憶するための機能を有し、第１の回路は、第１のトランジスタを有し、第２の回路は、第２のトランジスタを有し、第３の回路は、第３のトランジスタを有し、第４の回路は、第４のトランジスタを有し、第５の回路は、第５のトランジスタを有し、第１の層は、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、第２の層は、第１のトランジスタと、第５のトランジスタと、を有し、第３の層は、光電変換層を有する、撮像装置である。

本発明の一態様は、光電変換層と、第１の回路と、第２の回路と、第３の回路と、第４の回路と、第５の回路と、を有する撮像装置であって、第１の層と、第１の層上に設けられた第２の層と、第２の層上に設けられた第３の層と、を有し、第１の回路は、光電変換層で生じる電荷に応じた信号を生成するための機能を有し、第２の回路は、第１の回路を駆動するための機能を有し、第３の回路は、第１の回路で得られるアナログ電圧をデジタル値の第１の信号に変換するための機能を有し、第４の回路は、第１の信号を処理し、第２の信号に変換するための機能を有し、第５の回路は、第４の回路で処理する第１の信号を記憶するための機能を有し、第１の回路は、第１のトランジスタを有し、第２の回路は、第２のトランジスタを有し、第３の回路は、第３のトランジスタを有し、第４の回路は、第４のトランジスタを有し、第５の回路は、第５のトランジスタを有し、第１の層は、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、第２の層は、第１のトランジスタと、第５のトランジスタと、を有し、第３の層は、光電変換層を有し、第１の層と、第２の層の間、および第２の層と、第３の層の間において、シールド層を有する、撮像装置である。

本発明の一態様において、シールド層は、少なくとも、光電変換層と第５の回路との間、および第２乃至第４の回路と第１の回路との間、に設けられる、撮像装置が好ましい。

本発明の一態様において、シールド層は、少なくとも、第２乃至第４の回路と第１の回路との間、および第２乃至第４の回路と第５の回路との間、に設けられる、撮像装置が好ましい。

本発明の一態様において、第１のトランジスタと、第５のトランジスタと、は、チャネル形成領域に酸化物半導体を有するトランジスタであり、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、は、チャネル形成領域にシリコンを有するトランジスタである、撮像装置が好ましい。

なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。

本発明の一態様は、新規な撮像装置等を提供することができる。

または、本発明の一態様は、画素数が増加しても回路面積の増大を抑制することができる、新規な構成の撮像装置等を提供することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

撮像装置の構成を説明するブロック図および模式図。 撮像装置の構成を説明する模式図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する回路図。 撮像装置の構成を説明する回路図。 撮像装置の構成を説明する回路図。 撮像装置の構成を説明する回路図。 撮像装置の構成を説明する回路図。 撮像装置の構成を説明する回路図。 撮像装置の構成を説明する回路図。 撮像装置の構成を説明する回路図。 撮像装置の構成を説明するブロック図。 撮像装置の構成を説明するブロック図。 撮像装置の構成を説明するブロック図。 撮像装置の構成を説明するブロック図。 撮像装置の構成を説明する模式図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する斜視図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図。 カメラモジュールを説明する斜視図。 カメラモジュールを備えた電子機器の図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略して言及することもありうる。

なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。

＜撮像装置の構成について＞
図１（Ａ）は撮像装置の主要な構成を示すブロック図である。

図１（Ａ）に示す撮像装置２００は、撮像するための画素部２１０を有する。画素部２１０は、画素回路２１２が複数設けられる。画素回路２１２は、トランジスタ２７２Ａと、光電変換素子２７３と、を有する。画素回路２１２は、画素に相当する。カラー画像を撮像する場合には、画素回路２１２は、副画素に相当する。

図１（Ａ）に示す撮像装置２００は、画素回路２１２を制御するためのロードライバ回路２２０およびカラムドライバ回路２３０を有する。また図１（Ａ）に示す撮像装置２００は、画素回路２１２で取得した撮像して得られるアナログのデータをデジタルのデータＤＡＴＡに変換するアナログデジタル変換回路（以下、Ａ／Ｄ変換回路２４０）を有する。また図１（Ａ）に示す撮像装置２００は、Ａ／Ｄ変換回路２４０で得られるデータＤＡＴＡ符号化したデータＤＡＴＡ＿ＥＮＣに変換して出力する画像処理回路２５０を有する。

ロードライバ回路２２０およびカラムドライバ回路２３０、Ａ／Ｄ変換回路２４０ならびに画像処理回路２５０は、トランジスタ２７１を有する。トランジスタ２７１は、組み合わせ回路や順序回路を構成するトランジスタである。トランジスタ２７１は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路、すなわちｎチャネル型、ｐチャネル型のトランジスタで構成される。

図１（Ａ）に示す画像処理回路２５０は、データＤＡＴＡ、またはデータＤＡＴＡ＿ＥＮＣを一時的に記憶するための記憶回路２６０を有する。記憶回路２６０は、トランジスタ２７２Ｂを有する。

画素回路２１２および記憶回路２６０が有するトランジスタ２７２Ａ、２７２Ｂは、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）で構成される。

本発明の一態様である撮像装置を構成する、光電変換素子２７３、トランジスタ２７２Ａ、２７２Ｂ、およびトランジスタ２７１は互いに重ねることで異なる層に設けることができる。図１（Ｂ）には、異なる層に各素子を積層する際の模式図を示す。

図１（Ｂ）において下層にあたる層２８１には、トランジスタ２７１が設けられる。層２８１上の層２８２には、トランジスタ２７２Ａ、２７２Ｂが設けられる。層２８２上の層２８３には、光電変換素子２７３が設けられる。

なお互いに重なって設けることができる、光電変換素子２７３、トランジスタ２７２Ａ、２７２Ｂ、およびトランジスタ２７１は、図１（Ｃ）に示す模式図のようにビア２８４を介して接続することができる。ビア２８４は、絶縁層にビアホールを形成して導電層を埋め込むことで形成することができる。つまり図１（Ｂ）の層２８１乃至２８３を接続するビアは、トランジスタを作製するリソグラフィ技術を用いて作製することができる。

図１（Ａ）乃至（Ｃ）で説明したように本発明の一態様である撮像装置は、光電変換素子２７３、トランジスタ２７２Ａ、２７２Ｂ、およびトランジスタ２７１は互いに重ねることで異なる層に設け、ビア２８４にて接続する構成とすることができる。

光電変換素子２７３が占有する面積は、可視光の波長、例えば１μｍより大きくして設計する必要がある。ロードライバ回路２２０およびカラムドライバ回路２３０、Ａ／Ｄ変換回路２４０ならびに画像処理回路２５０を構成するＣＭＯＳ回路は、微細化技術によってトランジスタのチャネル長を十数ｎｍに加工でき、演算や画素回路の駆動といった複雑な回路構成としても占有する面積を抑制することができる。光電変換素子２７３が占有する面積は、ＣＭＯＳ回路で構成される回路よりも大きくすることができる。そのため、光電変換素子２７３は、ロードライバ回路２２０およびカラムドライバ回路２３０、Ａ／Ｄ変換回路２４０ならびに画像処理回路２５０と重ねて配置することで、重ねた分の面積を小さくすることができる。そのため、画素数が増加しても回路面積の増大を抑制することができる。

本発明の一態様の撮像装置では、光電変換素子２７３に記憶回路２６０を重ねて設ける。画像処理には、多くの記憶容量が必要となる。外部に記憶回路を設けた場合、安価に設けることができるものの、配線数が増えてしまい、入出力パッドの面積が増加してしまう。また、Ｓｉトランジスタで作製できるＳＲＡＭは、トランジスタ数が多く、面積が増加してしまう。また、Ｓｉトランジスタで作製できるＤＲＡＭは、シリンダー型のキャパシタを作製する工程が複雑であり、製造コストが上昇してしまう。

本発明の一態様の撮像装置は、画素回路２１２が有するトランジスタ２７２Ａ、記憶回路２６０が有するトランジスタ２７２ＢをＯＳトランジスタとし、Ｓｉトランジスタ上に積層して設ける。ＯＳトランジスタは、極めて小さいオフ電流特性を有する。このオフ電流特性を利用して記憶回路２６０を形成する。記憶回路２６０を、画像処理回路２５０を構成するＣＭＯＳ回路に重ねて配置し、半導体積層プロセスを用いて作製できるため、外部と接続するための配線数の削減、面積の増加、製造コストの上昇を抑制することができる。またＯＳトランジスタは、耐圧に優れている。そのため、光電変換素子２７３に高電圧を印加しても、下層にあるＳｉトランジスタが破壊されることを防ぐともに、高感度な撮像を実現することができる。

また、本発明の一態様の撮像装置は、光電変換素子２７３、トランジスタ２７２Ａ、２７２Ｂ、およびトランジスタ２７１は互いに重ねて設ける際、半導体積層プロセスによって作製することができる。半導体積層プロセスは、半導体基板同士を張り合わせて重ねるプロセスと比べて、アライメント精度に優れている。従って、歩留まりの高い撮像装置の作製を行うことができる。

このように本発明の一態様の撮像装置は、撮像装置の各回路を構成するＳｉトランジスタを、ＯＳトランジスタおよび光電変換素子と重ねて形成することができる。そのため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。例えば、画素数が４ｋ２ｋ、８ｋ４ｋまたは１６ｋ８ｋなどの撮像装置に用いることが適する。

なお画素回路２１２の配置は、ストライプ配列、べイヤー配列、ペンタイル配列等を適用できる。なお副画素回路の専有面積または形状は、同じでもよいし、異なっていてもよい。

また、トランジスタ２７２Ａのソースまたはドレインの一方は、光電変換素子２７３に接続される。トランジスタ２７２Ａは、電荷を蓄積するノード（電荷蓄積部）の電位を制御する機能、電荷を蓄積するノードの初期化を行う機能、等を有する。別の言い方をすれば、トランジスタ２７２Ａは、光電変換層２７３で生じる電荷に応じた信号を生成するための機能等、を有する。画素回路２１２の回路構成については、後述する。なお画素回路２１２を構成するトランジスタは、一部がＯＳトランジスタ、他がＳｉトランジスタといった構成であってもよい。

電荷蓄積部にソースまたはドレインの一方が電気的に接続されるトランジスタ２７２Ａに用いることができるＯＳトランジスタは、極めて低いオフ電流特性を有するため、電荷蓄積部で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。したがって、被写体が動体であっても歪の小さい画像を容易に得ることができる。

またＯＳトランジスタは、極めて低いオフ電流特性を有するため、電荷を保持することでデータを記憶する記憶回路に用いることができる。トランジスタ２７２Ｂは、データを書き込む機能、データに応じた電荷を保持する機能、等を有する。記憶回路２６０の回路構成については、後述する。なお記憶回路２６０を構成するトランジスタは、一部がＯＳトランジスタ、他がＳｉトランジスタといった構成であってもよい。また記憶回路２６０を制御する周辺回路は、Ｓｉトランジスタとする構成であってもよい。

また、ＯＳトランジスタは、Ｓｉトランジスタよりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有する撮像装置は、自動車、航空機、宇宙機などへの搭載にも適している。

光電変換素子２７３は、アバランシェ現象を利用した光電変換素子、例えばセレン系材料を用いることが好ましい。このような光電変換素子では、入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、アバランシェ現象を利用した光電変換素子の中でも、セレン系材料は光吸収係数が高いため、光電変換層を薄くしやすい利点を有する。

セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。

上述したトランジスタ２７２ＡとしてＯＳトランジスタを用いることで、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有する。セレン系材料を光電変換層とした光電変換素子２７３では、アバランシェ現象が起こりやすいように比較的高い電圧（例えば、１０Ｖ以上）を印加する。ＯＳトランジスタを用いたトランジスタ２７２Ａと、セレン系材料を光電変換層とした光電変換素子２７３とを組み合わせることで、信頼性の高い撮像装置とすることができる。

ロードライバ回路２２０およびカラムドライバ回路２３０は、シフトレジスタ回路（ＳＲ）およびバッファ回路（ＢＵＦ）等の回路構成を有する。このような回路は、ＣＭＯＳ回路で構成することができる。なお光電変換素子２７３と重なる領域は、例えば、ロードライバ回路２２０およびカラムドライバ回路２３０の双方、あるいは一方であればよい。Ａ／Ｄ変換回路２４０、および画像処理回路２５０が占有する面積を増やす場合には、ロードライバ回路２２０およびカラムドライバ回路２３０は、光電変換素子２７３と重なる構成でなくてもよい。

Ａ／Ｄ変換回路２４０は、コンパレータ（Ｃｏｍｐａｒａｔｏｒ）、およびカウンター回路等の回路構成を有する。このような回路は、ＣＭＯＳ回路で構成することができる。なお光電変換素子２７３と重なる領域は、例えば、Ａ／Ｄ変換回路２４０の一部、あるいは全部であればよい。ロードライバ回路２２０およびカラムドライバ回路２３０、ならびに画像処理回路２５０が占有する面積を増やす場合には、Ａ／Ｄ変換回路２４０は、光電変換素子２７３と重なる構成でなくてもよい。

Ａ／Ｄ変換回路２４０は、フラッシュ型、逐次比較型、マルチスロープ型、デルタシグマ型などのＡ／Ｄコンバータを用いることができる。Ａ／Ｄ変換回路２４０は、画素回路２１２で取得した撮像して得られるアナログのデータをデジタルのデータＤＡＴＡに変換して画像処理回路２５０に出力する。

画像処理回路２５０は、組み合わせ回路や順序回路といったＣＭＯＳ回路で構成される回路構成を有する。なお光電変換素子２７３と重なる領域は、例えば、画像処理回路２５０の一部、あるいは全部であればよい。ロードライバ回路２２０およびカラムドライバ回路２３０、ならびにＡ／Ｄ変換回路２４０が占有する面積を増やす場合には、画像処理回路２５０は、光電変換素子２７３と重なる構成でなくてもよい。画像処理回路２５０は、所定の符号化方式によってデジタルのデータＤＡＴＡを符号化したデータＤＡＴＡ＿ＥＮＣに変換して出力する。符号化されたデータＤＡＴＡ＿ＥＮＣは、デコーダ等で復号されたデータに変換することができる。

次いで図２（Ａ）には、図１（Ｃ）の模式図とは異なる構成の撮像装置の模式図を図示する。

図２（Ａ）に示す断面の模式図では、図１（Ｃ）の模式図とは異なり、光電変換素子２７３およびトランジスタ２７２Ｂと、トランジスタ２７２Ａおよびトランジスタ２７１との間にシールド層２８５が設けられている。シールド層２８５は導電層で形成される。シールド層２８５は、グラウンド線等の電源線に接続され、一定の電位が保持された層として機能することができる。

また図２（Ｂ）には、図１（Ｂ）の模式図にシールド層２８５を加えた撮像装置の模式図を図示する。図２（Ａ）、（Ｂ）に示すように、光電変換素子２７３とトランジスタ２７２Ｂとの間、トランジスタ２７１とトランジスタ２７２Ａとの間で、シールド層２８５を設ける。

シールド層２８５は、画素部が有する光電変換素子およびトランジスタと、ロードライバ回路２２０およびカラムドライバ回路２３０、Ａ／Ｄ変換回路２４０ならびに画像処理回路２５０を構成するＣＭＯＳ回路、および記憶回路２６０を構成するトランジスタと、の間の電磁ノイズをシールドすることができる。

なおシールド層２８５の位置は、図２（Ｃ）、（Ｄ）に図示するように、画素部が有するトランジスタおよび記憶回路が有するトランジスタと、ロードライバ回路２２０およびカラムドライバ回路２３０、Ａ／Ｄ変換回路２４０ならびに画像処理回路２５０を構成するＣＭＯＳ回路との間にも設ける構成としてもよい。

以上説明したように本発明の一態様の撮像装置は、光電変換素子と、画素回路と、ドライバ回路と、Ａ／Ｄ変換回路と、画像処理回路と、記憶回路と、を有する。ドライバ回路と、Ａ／Ｄ変換回路と、画像処理回路と、が有するトランジスタは、第１の層に設けられる。画素回路と、記憶回路と、が有するトランジスタは、第１の層上にある第２の層に設けられる。光電変換層は、第２の層上にある第３の層に設けられる。画素回路を構成する光電変換層および画素回路と、その他の回路の間には、信号の干渉を防ぐためのシールド層が設けられる。このような構成とすることで、小型化と、高機能化との両立が図られた撮像装置とすることができる。

＜撮像装置の断面構造について＞
次いで、撮像装置のより詳細な断面図について、一例を示し説明する。

図３（Ａ）は、本発明の一態様の撮像装置の構成を示す断面図である。図３（Ａ）に示す断面図では、光電変換層６１を有する光電変換素子６０と、酸化物半導体を活性層とするトランジスタ５３Ａ、５３Ｂと、シリコン基板４０にチャネル形成領域を有するトランジスタ５１Ａ、５１Ｂ、５２Ａ、５２Ｂを含む。なお、上記各トランジスタおよび光電変換素子６０は、絶縁層に埋め込まれた導電層７０、および各配線と電気的な接続を有する。

光電変換素子６０は、図１（Ａ）における光電変換素子２７３に相当する。トランジスタ５３Ａは、図１（Ａ）におけるトランジスタＡ相当する。トランジスタ５３Ｂは、図１（Ａ）におけるトランジスタ２７２Ｂに相当する。トランジスタ５１Ａ、５１Ｂ、５２Ａ、５２Ｂは、図１（Ａ）におけるトランジスタ２７１に相当する。図３（Ａ）に図示する層１１００は、図１（Ｂ）における層２８１に相当する。図３（Ａ）に図示する層１２００は、図１（Ｂ）における層２８２に相当する。図３（Ａ）に図示する層１３００は、図１（Ｂ）における層２８３に相当する。

なお、上記要素における電気的な接続の形態は一例である。また、同一面上に設けられる、または同一工程で設けられる配線および電極等は符号を統一し、絶縁層に埋め込まれた導電層７０については全体で符号を統一している。また、図面上では各配線、各電極、および導電層７０を個別の要素として図示しているが、それらが電気的に接続しているものについては、同一の要素として設けられる場合もある。

図３（Ａ）に示す撮像装置の断面図の構成で層１１００と層１２００との間の層には、配線７１、導電層７０および絶縁層８０等を図示している。また層１２００と層１３００との間の層には、導電層７０および配線８１等を図示している。

導電層７０および配線８１は、トランジスタ５３Ａを取り囲む領域に設けられる場合、電気的なシールド、熱的なシールド、および光学的なシールドとしての機能を有せしめることができる。シールド層は、層１１００に形成されるトランジスタ５１Ａ、５１Ｂ、５２Ａ、５２Ｂ、および層１２００に形成されるトランジスタ５３Ａの安定的な動作に寄与する。

図４では、図３（Ａ）において図２（Ａ）におけるシールド層２８５に相当する導電層および配線を実線で、その他を点線で図示する。図４には、シールド層として機能する導電層および配線を、シールド層２８５Ａ、シールド層２８５Ｂ、シールド層２８５Ｃ、シールド層２８５Ｄおよびシールド層２８５Ｅとして図示している。シールド層２８５Ａ乃至２８５Ｅは、トランジスタ５３Ａの側部、上部および下部に設けられる。つまり、図３（Ａ）は、図２（Ｃ）、（Ｄ）の場合の断面図の一例を示しているといえる。

図４において、トランジスタ５３Ａの下部に配置されるシールド層２８５Ａは、トランジスタ５３Ａを形成するよりも先に配置しておく。シールド層２８５Ａの一部は、トランジスタ５３Ａ、５３Ｂの下部に配置し、バックゲートとして機能させる構成としてもよい。

図４において、トランジスタ５３Ａの側部に配置されるシールド層２８５Ｂ、２８５Ｄは、絶縁層２８５Ｂ、２８５Ｄにトランジスタ５３Ａの周辺部を囲むように溝を形成し、溝を埋め込むように設ける。また、トランジスタ５３Ａの側部に配置されるシールド層２８５Ｃは、トランジスタ５３Ａ、５３Ｂのソース電極およびドレイン電極と同層に、トランジスタ５３Ａの周辺部を囲むように形成する。

図４において、トランジスタ５３Ａの上部に配置されるシールド層２８５Ｅは、トランジスタ５３Ａを形成した後に配置する。シールド層２８５Ａは、トランジスタ５３Ａが占める領域より広い領域となるように形成する。

なおシリコン基板４０はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。

また、トランジスタ５１およびトランジスタ５２は、図３（Ｂ）に示すように、シリコン薄膜の活性層５９を有するトランジスタであってもよい。この場合、基板４１は、ガラス基板や半導体基板等を用いることができる。また、活性層５９は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。

図３（Ａ）の断面図において、層１１００と、層１２００との間には絶縁層８０が設けられる。

トランジスタ５１Ａ、５１Ｂ、５２Ａ、５２Ｂの活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ５１Ａ、５１Ｂ、５２Ａ、５２Ｂの信頼性を向上させる効果がある。一方、トランジスタ５３Ａ、５３Ｂ等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ５３Ａ、５３Ｂ等の信頼性を低下させる要因となる場合がある。したがって、Ｓｉトランジスタを有する一方の層と、ＯＳトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層８０を設けることが好ましい。絶縁層８０により、一方の層に水素を閉じ込めることでトランジスタ５１Ａ、５１Ｂ、５２Ａ、５２Ｂの信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ５３Ａ、５３Ｂ等の信頼性も向上させることができる。

絶縁層８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。

光電変換素子６０は、可視光に対する量子効率が高いセレン系材料を光電変換層６１に用いることが好ましい。当該光電変換素子では、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層６１を薄くしやすい利点を有する。

光電変換層６１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳ層およびＣＩＧＳ層では、セレンの単層と同様にアバランシェ現象が利用できる光電変換素子を形成することができる。

セレン系材料を用いた光電変換素子６０は、例えば、金属材料などで形成された配線７２と透光性導電層６２との間に光電変換層６１を有する構成とすることができる。また、リーク電流などの防止のため、酸化亜鉛などの酸化物半導体層を光電変換層６１と接して設けてもよい。

なお、図３（Ａ）に示すように配線７２を有さない領域には、絶縁体で隔壁７４を設け、光電変換層６１および透光性導電層６２に亀裂が入らないようにすることが好ましい。なお配線７２の下方からに接続するビアが埋め込まれて形成されたものでない場合、ビアによる配線７２の上面の凹みを覆うように隔壁７４を設けることが望ましい。

また、光電変換素子６０には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成されたダイオード素子を貼り合わせて用いることができる。または非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。

例えば、図５は光電変換素子６０にｐｉｎ型の薄膜フォトダイオードを用いた例である。当該フォトダイオードは、ｎ型の半導体層６５、ｉ型の半導体層６４、およびｐ型の半導体層６３が順に積層された構成を有している。ｉ型の半導体層６４には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層６３およびｎ型の半導体層６５には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。

図５に示す光電変換素子６０では、カソードとして作用するｎ型の半導体層６５がトランジスタ５３Ｂと電気的な接続を有する電極層と電気的な接続を有する。また、アノードとして作用するｐ型の半導体層６３が導電層７０を介して配線７３と電気的な接続を有する。

また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子６０の構成、ならびに光電変換素子６０、トランジスタ５３Ｂおよび配線の接続形態は、図６（Ａ）、（Ｂ）、（Ｃ）、図７（Ａ）、（Ｂ）、（Ｃ）に示す例であってもよい。なお、光電変換素子６０の構成、光電変換素子６０と配線の接続形態、およびトランジスタ５３と配線の接続形態はこれらに限定されず、他の形態であってもよい。

図６（Ａ）は、光電変換素子６０のｐ型の半導体層６３と接する透光性導電層６２を設けた構成である。透光性導電層６２は電極として作用し、光電変換素子６０の出力電流を高めることができる。

透光性導電層６２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、透光性導電層６２は単層に限らず、異なる膜の積層であっても良い。

図６（Ｂ）は、光電変換素子６０のｐ型の半導体層６３と配線７３が電気的な接続を直接有する構成である。上層に設けられる配線７３は、下層に設けられる配線７２等と比べて、アライメント精度を高くしなくてもよいため、図６（Ｂ）のように半導体層６３と配線７３を直接接続させる構成とすることが可能である。

図６（Ｃ）は、光電変換素子６０のｐ型の半導体層６３と接する透光性導電層６２が設けられ、配線７３と透光性導電層６２が電気的な接続を有する構成である。

図７（Ａ）は、光電変換素子６０を覆う絶縁層にｐ型の半導体層６３が露出する開口部が設けられ、当該開口部を覆う透光性導電層６２と配線７３が電気的な接続を有する構成である。

図７（Ｂ）は、光電変換素子６０を貫通する導電層７０が設けられた構成である。当該構成では、配線７２は導電層７０を介してｐ型の半導体層６３と電気的に接続される。なお、図面上では、配線７２とトランジスタ５３と電気的な接続を有する電極層とは、ｎ型の半導体層６３を介して見かけ上導通してしまう形態を示している。しかしながら、ｎ型の半導体層６３の横方向の抵抗が高いため、配線７２と上記電極層との間に適切な間隔を設ければ、両者間は極めて高抵抗となる。したがって、光電変換素子６０は、アノードとカソードが短絡することなく、ダイオード特性を有することができる。なお、ｐ型の半導体層６３と電気的に接続される導電層７０は複数であってもよい。なお半導体層６５が低抵抗の場合、配線７３からのリークが生じる虞はあるため、高抵抗化することが好ましい。

図７（Ｃ）は、図７（Ｂ）の光電変換素子６０に対して、ｐ型の半導体層６３と接する透光性導電層６２を設けた構成である。

なお、図７（Ａ）、図７（Ｂ）、および図７（Ｃ）に示す光電変換素子６０では、受光領域と配線等が重ならないため、広い受光面積を確保できる利点を有する。

上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子６０は、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製することができる。また、セレン系材料は高抵抗であり、図３（Ａ）に示すように、光電変換層６１を回路間で分離しない構成とすることもできる。したがって、本発明の一態様の撮像装置は、歩留りが高く、低コストで作製することができる。一方で、結晶性シリコンを光電変換層６１とするフォトダイオードを形成する場合は、研磨工程や貼り合わせ工程などの難度の高い工程が必要となる。

＜画素回路の回路構成について＞
次いで、画素回路２１２の構成例について図８（Ａ）乃至（Ｆ）、図９（Ａ）乃至（Ｃ）を用いて説明する。なお図８（Ａ）乃至（Ｆ）、図９（Ａ）乃至（Ｃ）では、光電変換素子３０１、トランジスタ３０２、トランジスタ３０３、トランジスタ３０４、およびトランジスタ３０５を図示して説明する。

図８（Ａ）乃至（Ｆ）、図９（Ａ）乃至（Ｃ）では、電荷蓄積層をノードＦＤとして図示する。トランジスタ３０２は、光電変換素子３０１を流れる電流に応じて電荷蓄積部（ＦＤ）の電位を制御するための転送トランジスタとして機能させることができる。トランジスタ３０２は、信号ＴＸで制御することができる。トランジスタ３０３は、電荷蓄積部（ＦＤ）の電位を初期化するリセットトランジスタとして機能させることができる。トランジスタ３０３は、信号ＲＳＴで制御することができる。トランジスタ３０４は、電荷蓄積部（ＦＤ）の電位に応じた出力を行う増幅トランジスタとして機能させることができる。トランジスタ３０４は、信号ＲＳＴで制御することができる。トランジスタ３０５は、電荷蓄積部（ＦＤ）の電位に応じた出力を外部回路に読み出すための選択トランジスタとして機能させることができる。トランジスタ３０５は、信号ＳＥで制御することができる。

画素回路２１２は、例えば、図８（Ａ）に示す回路図のような構成とすることができる。トランジスタ３０２のソースまたはドレインの一方と光電変換素子３０１のカソードは電気的に接続される。また、トランジスタ３０２のソースまたはドレインの他方、トランジスタ３０４のゲート、およびトランジスタ３０３のソースまたはドレインの一方は、電荷蓄積部（ＦＤ）と電気的に接続される。なお、電荷蓄積部（ＦＤ）は、具体的にはトランジスタ３０２およびトランジスタ３０３のソースまたはドレインの空乏層容量、トランジスタ３０４のゲート容量、ならびに配線容量などで構成することができる。

図８（Ａ）の画素回路を構成する、電荷蓄積部（ＦＤ）にソースまたはドレインの一方が電気的に接続されるトランジスタにおいては、上述したように、ＯＳトランジスタを用いることが好ましい。例えば図８（Ａ）の画素回路でいえば、トランジスタ３０２，３０３をＯＳトランジスタとすることが好ましい。

また図８（Ａ）の画素回路を構成する、電荷蓄積部（ＦＤ）にゲートが電気的に接続されるトランジスタ、および選択トランジスタとして機能するトランジスタにおいては、Ｓｉトランジスタを用いることが好ましい。例えば図８（Ａ）の画素回路でいえば、トランジスタ３０４，３０５をＳｉトランジスタとすることが好ましい。

Ｓｉトランジスタは、ＯＳトランジスタと重ねて形成することができる。また、ＯＳトランジスタは、光電変換素子と重なるように形成することができる。例えば図８（Ａ）の画素回路でいえば、トランジスタ３０４、３０５と、トランジスタ３０２，３０３と、光電変換素子３０１とを重なるように形成することができる。そのため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。例えば、画素数が４ｋ２ｋ、８ｋ４ｋまたは１６ｋ８ｋなどの撮像装置に用いることが適する。

８ｋ４ｋまたは１６ｋ８ｋのように、画素数が大きい撮像装置で得られる情報量は、非圧縮の場合、１０Ｇｂｐ／ｓｅｃを超える。本発明の一態様のように画素回路と画像処理回路を重ねて配置し、撮像によって取得した非圧縮の情報を画像処理回路において圧縮符号化して出力する構成とすることで、ノイズや配線遅延等の影響を受けることなく、且つデータの出力が混雑することなく出力できる。

なお図８（Ａ）の画素回路は、図８（Ｂ）に示すように、トランジスタ３０４とトランジスタ３０５との配置を入れ替えてもよい。

なお図８（Ａ）の画素回路は、図８（Ｃ）に示すように、トランジスタ３０５を省略してもよい。

なお図８（Ａ）の画素回路は、図８（Ｄ）に示すように、トランジスタ３０３の配置を変更してもよい。

なお図８（Ａ）の画素回路は、図８（Ｅ）に示すように、トランジスタ３０３とトランジスタ３０４との接続を変更してもよい。

なお図８（Ａ）の画素回路は、図８（Ｆ）に示すように、トランジスタ３０２、３０３，３０５を省略し、キャパシタ３０６を配置する構成としてもよい。

なお図８（Ａ）の画素回路は、図９（Ａ）に示すように、トランジスタ３０３を省略する構成としてもよい。

なお図８（Ａ）の画素回路は、図９（Ｂ）に示すように、トランジスタ３０２、３０５を省略する構成としてもよい。

なお図８（Ａ）の画素回路は、図９（Ｃ）に示すように、トランジスタ３０２、３０３を省略する構成としてもよい。

以上説明したように本発明の一態様である撮像装置は、様々な回路構成の画素回路を適用することができる。

＜記憶回路の回路構成について＞
次いで、記憶回路２６０の構成例について図１０（Ａ）、（Ｂ）、図１１（Ａ）乃至（Ｆ）、図１２、図１３（Ａ）、（Ｂ）、を用いて説明する。

図１０（Ａ）の回路図は、ＯＳトランジスタを有する記憶素子（メモリセル）の一例である。メモリセルＭＣは、トランジスタ３１１と、キャパシタ３１２を有する。メモリセルＭＣは、ビット線ＢＬ、ワード線ＷＬによって動作する。なおメモリセルＭＣは、例えばマトリクス状に複数設けられる。

メモリセルＭＣの書き込み動作、および読み出し動作は、基本的にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と同じである。すなわち、ワード線ＷＬで選択したメモリセルＭＣにビット線ＢＬに与えてデータを書きこむ。また、ワード線ＷＬで選択したメモリセルＭＣからビット線ＢＬにデータを読み出す。

トランジスタ３１１は、上記したようにオフ電流が極めて小さい。そのためトランジスタ３１１をオフにすることで、一度キャパシタ３１２に保持したデータに対応する電荷を保持し続けることができる。従って、Ｓｉトランジスタを有するＤＲＡＭのメモリセルと異なり、リフレッシュする間隔を長くすることができる。その結果、半導体装置の低消費電力化を図ることができる。

次に、図１０（Ａ）のメモリセルＭＣからデータの読み出しが可能な周辺回路の構成について、図１０（Ｂ）にて説明する。メモリセルＭＣの周辺回路を構成するトランジスタは、ＳｉトランジスタとすることでメモリセルＭＣを構成するＯＳトランジスタと重ねて形成することができる。なお、メモリセルＭＣのアレイ数が小さいとき、すなわちビット線ＢＬの寄生容量が小さいとき、図１０（Ｂ）で説明される読み出し回路は不要であり、直接インバータ回路などの論理回路の入力端子に接続して読み出すことができる。

図１０（Ｂ）の回路図において周辺回路ＬＣは、一例として、プリチャージ回路Ｃｐｒｅ、センスアンプＳＡ、スイッチＳＷを有する。また図１０（Ｂ）には、ビット線ＢＬ＿１に接続されたメモリセルＭＣ＿１、ビット線ＢＬ＿２に接続されたメモリセルＭＣ＿２と、を図示している。図１０（Ｂ）では、メモリセルＭＣ＿１がトランジスタ３１１＿１及びキャパシタ３１２＿１を有し、メモリセルＭＣ＿２がトランジスタ３１１＿２及びキャパシタ３１２＿２を有する。また図１０（Ｂ）の回路図において、トランジスタ３１１＿１とキャパシタ３１２＿１の間のノードをノードＭＣ＿ＦＮとして図示している。

プリチャージ回路Ｃｐｒｅはトランジスタ３１３乃至３１５を有する。プリチャージ回路Ｃｐｒｅは、ビット線ＢＬ＿１、ＢＬ＿２をプリチャージ電位Ｖｐｒｅにプリチャージし、互いに均等な電位にする。プリチャージ回路Ｃｐｒｅは、プリチャージ信号Ｓｐｒｅによって制御される。

センスアンプＳＡはトランジスタ３１６乃至３１９を有する。センスアンプＳＡは、ビット線ＢＬ＿１、ＢＬ＿２間の電位差を増幅する。センスアンプＳＡは、電位ＳＰ、ＳＮによって、ビット線ＢＬ＿１、ＢＬ＿２の電位差を増幅する。

スイッチＳＷは複数のトランジスタ３２０，３２１を有する。スイッチＳＷは、信号ＣＳＥＬの制御に従って、センスアンプＳＡで増幅されたビット線ＢＬ＿１、ＢＬ＿２の電位差を、データＤｏｕｔ、Ｄｏｕｔ＿ｂとして外部に出力する。

トランジスタ３１３乃至３２１は、Ｓｉトランジスタで構成される。Ｓｉトランジスタは、ＯＳトランジスタに比べて電界効果移動度が大きい。そのためプリチャージ回路Ｃｐｒｅ、センスアンプＳＡ、スイッチＳＷの各回路は、外部の信号に応じて良好なスイッチング特性を有せしめることができる。

次いで図１１（Ａ）乃至（Ｆ）では、図１０（Ａ）とは異なる記憶回路の回路構成の一例と示す。図１１（Ａ）乃至（Ｆ）に示す回路構成では、Ｓｉトランジスタと、ＯＳトランジスタとを組み合わせて記憶回路を構成している。

図１１（Ａ）のメモリセルＭＣ＿Ｃは、トランジスタ３３１と、キャパシタ３３３と、トランジスタ３３２を有する。メモリセルＭＣ＿Ｃは、ビット線ＢＬ、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、ソース線ＳＬによって動作する。なおメモリセルＭＣ＿Ｃは、例えばマトリクス状に複数設けられる。

メモリセルＭＣ＿Ｃの書き込み動作は、書き込みワード線ＷＷＬを制御して、トランジスタ３３１を導通状態にする。そしてビット線ＢＬに与えられたデータを、ノードＦＮに与える。ノードＦＮに与えたデータに応じた電荷を保持するため、書き込みワード線ＷＷＬを制御して、トランジスタ３３１を非導通状態にする。

メモリセルＭＣ＿Ｃの読み出し動作は、トランジスタ３３１を非導通状態として、読み出しワード線ＲＷＬを制御して行う。ノードＦＮは、電気的に浮遊状態のため、読み出しワード線ＲＷＬの変化に従って、電位が変化する。この変化によって、ノードＦＮに与えたデータに応じて、トランジスタ３３２の導通状態を異ならせることができる。このトランジスタ３３２の導通状態の変化に応じてビット線ＢＬとソース線との間に電流が流れてビット線のＢＬの電位が変化し、データを読み出すことができる。

トランジスタ３３１は、オフ電流が極めて小さいＯＳトランジスタとすることで、一度キャパシタ３３３に保持したデータに対応する電荷を保持し続けることができる。また、メモリセルＭＣ＿Ｃは、Ｓｉトランジスタを有するＤＲＡＭのメモリセルと異なり、データを読み出しても、元のデータは維持される。従って、トランジスタ３３１を非導通状態に維持することで、不揮発性の記憶回路として機能させることができる。

トランジスタ３３２は、Ｓｉトランジスタで構成される。Ｓｉトランジスタは、ＯＳトランジスタに比べて電界効果移動度が大きい。そのためノードＦＮの電位に応じてビット線ＢＬ、ソース線ＳＬ間に流れる電流量を増やすことができ、データの読み出し動作におけるビット線の電位の変動を高速で行うことができる。トランジスタ３３２は、ｎチャネル型を用いる構成の場合はＯＳトランジスタを用いても良い。ビット線ＢＬの寄生容量が小さい場合はＯＳトランジスタでも十分高速で読み出すことができるだけでなく、Ｓｉトランジスタに比べて同じチャネル長の場合、ゲート絶縁膜を厚くすることができる。そのため、ゲート絶縁膜を経由するリーク電流を減らすことができる。

図１１（Ａ）に示すメモリセルＭＣ＿Ｃは、トランジスタ３３２をｐチャネル型のトランジスタとしてが、他の構成でもよい。例えば、図１１（Ｂ）に示すメモリセルＭＣ＿Ｄのように、ｎチャネル型のトランジスタとしたトランジスタ３３２＿Ａを有する構成としてもよい。

図１１（Ａ）に示すメモリセルＭＣ＿Ｃは、トランジスタ３３１を書き込みワード線ＷＷＬに接続されたトランジスタとしたが、他の構成でもよい。例えば、図１１（Ｃ）に示すメモリセルＭＣ＿Ｅのように、バックゲートを追加したトランジスタ３３１＿Ａとし、バックゲートに配線ＢＬより電位を与える構成としてもよい。これにより、トランジスタ３３１＿Ａの閾値電圧の制御可能な構成とすることができる。

図１１（Ａ）に示すメモリセルＭＣ＿Ｃは、ビット線ＢＬ、ソース線ＳＬ間の電流の流れをトランジスタ３３２で制御する構成としてが、他の構成でもよい。例えば、図１１（Ｄ）に示すメモリセルＭＣ＿Ｆのように、ビット線ＢＬ、ソース線ＳＬ間に、トランジスタ３３２＿Ｂ、およびトランジスタ３３２＿Ｃの複数のトランジスタを設ける構成としてもよい。これにより、ノードＦＮの電位をキャパシタ３３３の容量結合によって調整する動作を行うことなく、ビット線ＢＬ、ソース線ＳＬ間の電流の流れを制御することができる。

なお図１１（Ｄ）では、トランジスタ３３２＿Ｂ、およびトランジスタ３３２＿Ｃをｎチャネル型のトランジスタとしたが、他の構成でもよい。例えば、図１１（Ｅ）に示すメモリセルＭＣ＿Ｇのように、ビット線ＢＬ、ソース線ＳＬ間に設ける、トランジスタ３３２＿Ｄ、およびトランジスタ３３２＿Ｅをｐチャネル型のトランジスタとしてもよい。

図１１（Ａ）に示すメモリセルＭＣ＿Ｃは、データを書きこむ動作と、データを読み出す動作で、同じビット線ＢＬを利用して行う構成を示したが、他の構成でもよい。例えば、図１１（Ｅ）に示すメモリセルＭＣ＿Ｈのように、データを書きこむためのビット線ＷＢＬ、データを読み出すためのビット線ＲＢＬを設ける構成としてもよい。

次いで、図１１（Ａ）で示したメモリセルＭＣ＿Ｃ（以下、メモリセルＭＣともいう）を動作させるための駆動回路を含むブロック図の一例を図１２に示す。なお図１２では、メモリセルがｍ行ｎ列（ｍ、ｎは２以上の自然数）に設けられるものとし、（ｍ−１）行目、ｍ行目の（ｎ−１）列目、ｎ列目を図示している。

図１２に示す記憶回路３４０は、ｍ行ｎ列に設けたメモリセルＭＣ（図中、ＭＣ［ｍ、ｎ］）、が複数設けられたメモリセルアレイ３４１、行選択ドライバ３４２、および列選択ドライバ３４３、を有する。また図１２では、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、ビット線ＢＬ、ソース線ＳＬとして、書き込み線ＷＷＬ［ｍ−１］、読み出しワード線ＲＷＬ［ｍ−１］、書き込みワード線ＷＷＬ［ｍ］、読み出しワード線ＲＷＬ［ｍ］、ビット線ＢＬ［ｎ−１］、ビット線ＢＬ［ｎ］、ソース線ＳＬ［ｎ−１］、およびソース線ＳＬ［ｎ］を示している。

図１２に示すメモリセルアレイ３４１は、メモリセルが、マトリクス状に設けられている。従って、メモリセルＭＣは、上層に設けられたＯＳトランジスタと、下層に設けられたＳｉトランジスタと、を有する。

行選択ドライバ３４２は、各行におけるメモリセルＭＣを選択するための信号を出力する回路である。列選択ドライバ３４３は、メモリセルＭＣへのデータ電圧の書き込み、メモリセルＭＣからのデータ電圧の読み出し、を行うための信号を出力する回路である。行選択ドライバ３４２および列選択ドライバ３４３はデコーダ等の回路を有し、各行、各列に信号またはデータ電圧を出力することができる。デコーダ回路等で構成される各ドライバは、Ｓｉトランジスタを有する。

次いで、図１１（Ａ）乃至（Ｆ）、図１２で説明した回路構成とは異なる構成の一例と示す。

図１３（Ａ）に示すメモリセルＭＣ＿Ｉは、ＳＲＡＭ、トランジスタ３５５，３５６、キャパシタ３５７，３５８、を有する。ＳＲＡＭは、トランジスタ３５１，３５２、インバータ回路３５３，３５４を有する。メモリセルＭＣ＿Ｉは、配線ＷＷＬに与える信号の制御によって、ＳＲＡＭのノードＱ，ＱＢのデータをノードＦＮ１、ＦＮ２にバックアップし、ノードＦＮ１、ＦＮ２からノードＱ，ＱＢへのデータのリカバリーを制御する。トランジスタ３５５，３５６を非導通状態にすることで、ノードＦＮ１、ＦＮ２にデータに応じた電荷を保持することができる。

図１３（Ａ）の構成に対して、上記実施の形態で説明した構成を適用することができる。例えばＳＲＡＭを構成するトランジスタをＳｉトランジスタで構成し、トランジスタ３５５，３５６をＯＳトランジスタで構成する。

図１３（Ｂ）に示すメモリセルＭＣ＿Ｊは、ＳＲＡＭ、トランジスタ３６１、３６２、インバータ回路３６３、キャパシタ３６４を有する。メモリセルＭＣ＿Ｊは、配線ＷＷＬ、配線ＲＥＮに与える信号の制御によって、ＳＲＡＭのノードＱまたはＱＢのデータをノードＦＮ３にバックアップし、ノードＦＮ３からノードＱまたはＱＢへのデータのリカバリーを制御する。トランジスタ３６１を非導通状態にすることで、ノードＦＮ３にデータに応じた電荷を保持することができる。

図１３（Ｂ）の構成に対して、上記実施の形態で説明した構成を適用することができる。例えばＳＲＡＭ、インバータＩＮＶ、およびトランジスタ３６２を構成するトランジスタをＳｉトランジスタで構成し、トランジスタ３６１をＯＳトランジスタで構成する。

以上説明したように本発明の一態様である撮像装置は、様々な回路構成の記憶回路を適用することができる。

＜Ａ／Ｄ変換回路、駆動回路、画像処理回路の回路構成について＞
次いで、Ａ／Ｄ変換回路、駆動回路、画像処理回路を構成する回路の一例について説明する。

例えばロードライバ回路２２０およびカラムドライバ回路２３０は、シフトレジスタ回路（ＳＲ）およびバッファ回路（ＢＵＦ）等の回路構成を有する。図１４（Ａ）にシフトレジスタ回路（ＳＲ）、図１４（Ｂ）にバッファ回路（ＢＵＦ）の回路構成の一例を示す。

またＡ／Ｄ変換回路２４０は、コンパレータ（Ｃｏｍｐａｒａｔｏｒ）、およびカウンター回路等の回路構成を有する。図１５（Ａ）にコンパレータ（Ｃｏｍｐａｒａｔｏｒ）の回路構成の一例を示す。図１５（Ｂ）にカウンター回路を構成するラッチ回路（ＬＡＴ）の回路構成の一例を示す。

また画像処理回路２５０は、記憶回路で記憶したデータＤＡＴＡを圧縮符号化するための演算回路を有する。図１６に画像処理回路のブロック図の一例を示す。

図１６では、一例として、Ｈ．２６５／ＨＥＶＣ（Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｖｉｄｅｏ Ｃｏｄｉｎｇ）の圧縮符号化方式のブロック図を示す。ブロック５０１は符号化処理およびブロック分割を行うブロックである。ブロック５０２は直行変換処理および量子化を行うブロックである。ブロック５０３はエントロピー符号化を行うブロックである。ブロック５０４は逆量子化および逆直交変換を行うブロックである。ブロック５０５はループ内フィルタを行うブロックである。ブロック５０６は画面内予測を行うブロックである。ブロック５０７は複合画像バッファを行うブロックである。ブロック５０８は動き補償予測を行うブロックである。ブロック５０９は動き検出を行うブロックである。以上のブロック５０１乃至５０９を介して、データＤＡＴＡは、圧縮符号化されたデータＤＡＴＡ＿ＥＮＣとして出力することができる。

なお図１６では、動画情報の圧縮符号化方式としてＨ．２６５／ＨＥＶＣをあげたが、ＭＰＥＧ−２、ＭＰＥＧ−４、Ｈ．２６４／ＡＶＣ（Ａｄｖａｎｃｅｄ Ｖｉｄｅｏ Ｃｏｄｉｎｇ）等の他の方式に本発明の一態様の撮像装置の構成を適用することができる。

上記説明した記憶回路２６０は、画面内予測や、動き補償予測等を行う際にデータを記憶するフレームメモリに用いることができる。８ｋ４ｋまたは１６ｋ８ｋのように、画素数が大きい撮像装置で得られる情報量は大きく、フレームメモリに記憶容量も大きくする必要がある。このような場合に画素回路に重ねて記憶回路を有する構成とすることで、外部と接続するための配線数の削減や、信号減衰等の影響を抑制することができる。

＜撮像装置の変形例について＞

図１（Ａ）に示す撮像装置では、上述したように、画素回路２１２を有する画素部２１０、ロードライバ回路２２０、カラムドライバ回路２３０、Ａ／Ｄ変換回路２４０、画像処理回路２５０を有する。撮像の高精細化にともなって画素数が増加すると、カラムドライバ回路２３０、Ａ／Ｄ変換回路２４０や、画像処理回路２５０の面積が大きくなり、撮像装置の小型化が困難となることがある。また、画素数が増加すると高速動作が必要となるが、回路面積が大きくなると寄生抵抗や寄生容量等が大きくなり、高速動作の妨げとなることがある。

したがって、本発明の一態様の撮像装置では、図１７に示すようにカラムドライバ回路２３０Ａ、カラムドライバ回路２３０Ｂ、Ａ／Ｄ変換回路２４０Ａ、Ａ／Ｄ変換回路２４０Ｂのように、分割して回路を設けてもよい。そして図１８に示すように、カラムドライバ回路２３０Ａ、カラムドライバ回路２３０Ｂ、Ａ／Ｄ変換回路２４０Ａ、Ａ／Ｄ変換回路２４０Ｂ、画像処理回路２５０を画素部２１０と重なるように配置する。このような配置とすることで撮像装置の小型化を行うことができる。

また、本発明の一態様の撮像装置は、図１９に示す構成であってもよい。図１９は、画素部を垂直方向に画素部２１０Ａと画素部２１０Ｂに２分割した形態を示している。画素部２１０Ａは、カラムドライバとして機能するカラムドライバ回路２３０Ａおよびカラムドライバ回路２３０Ｂ、Ａ／Ｄ変換回路２４０Ａ、Ａ／Ｄ変換回路２４０Ｂ、画像処理回路２５０Ａと重なる。また、ロードライバ回路２２０Ａと接続される。画素部２１０Ｂは、カラムドライバ回路２３０Ｃ、カラムドライバ回路２３０Ｄ、Ａ／Ｄ変換回路２４０Ｃ、Ａ／Ｄ変換回路２４０Ｄ、画像処理回路２５０Ｂと重なる。また、ロードライバ回路２２０Ｂと接続される。

図１９に示す形態では、上述したように画素部２１０Ａと画素部２１０Ｂとを異なる回路で駆動させることや、信号処理を行うことができる。したがって、画素部２１０Ａと画素部２１０Ｂにおいて、信号処理や信号の読み出しを同時に行うことができ、動作周波数を低くしても撮像装置を実質的に高速動作させることができる。したがって、４ｋ２ｋ以上の画素数を有する撮像装置においても２倍速駆動、４倍速駆動または８倍速駆動などを行うことができる。また、図１９に示す形態は、図１８に示す形態と同じく、撮像装置の小型化などを可能とする効果を有する。

ＯＳトランジスタはＳｉトランジスタよりもオフ電流が小さいなどの利点を有する反面、電流駆動能力が若干劣っている。そのため、例えば、図８（Ａ）に示す画素回路のトランジスタ３０２にＯＳトランジスタを用いた場合は、データ線の配線抵抗や寄生容量など影響を強く受け、高速動作や省電力化が困難になることがある。したがって、図１９に示すような画素部を分割する構成とすることでＯＳトランジスタの電流駆動能力を補うことができ、撮像装置の高速動作や省電力化が可能となる。

なお、図１８および図１９では、図２０（Ａ）に図示するように、画素部２１０Ａおよび画素部２１０Ｂに２分割する形態を示したが、分割数はこれに限らない。例えば、図２０（Ｂ）に示すように画素部２１０Ａ乃至画素部２１０Ｄの４分割にしてもよい。または、図２０（Ｃ）に示すように画素部２１０Ａ乃至画素部２１０Ｈの８分割にしてもよい。図２０（Ｄ）に示すように画素部２１０Ａ乃至画素部２１０Ｐの１６分割にしてもよい。または、垂直方向の画素数が割り切れる任意の数で分割することもできる。

以上説明したように本発明の一態様である撮像装置は、様々な回路構成の配置を適用することができる。

＜撮像装置の応用例について＞
次に、本発明の一態様の撮像装置の応用例について、図面を参照して説明する。

図２１（Ａ）は、撮像装置にカラーフィルタ等を付加した形態の一例の断面図である。当該断面図は、３画素分の画素回路を有する領域の一部を示している。光電変換素子６０が形成される層１２００上には、絶縁層１５００が形成される。絶縁層１５００は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。

絶縁層１５００上には、遮光層１５１０が形成されてもよい。遮光層１５１０は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層１５１０には、アルミニウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体膜を積層する構成とすることができる。

絶縁層１５００および遮光層１５１０上には平坦化膜として有機樹脂層１５２０を設ける構成とすることができる。また、画素別にカラーフィルタ１５３０（カラーフィルタ１５３０ａ、カラーフィルタ１５３０ｂ、カラーフィルタ１５３０ｃ）が形成される。例えば、カラーフィルタ１５３０ａ、カラーフィルタ１５３０ｂおよびカラーフィルタ１５３０ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。

カラーフィルタ１５３０上には、透光性を有する絶縁層１５６０などを設けることができる。

また、図２１（Ｂ）に示すように、カラーフィルタ１５３０の代わりに光学変換層１５５０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。

例えば、光学変換層１５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層１５５０に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層１５５０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。

また、光学変換層１５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子６０で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。

シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質、または当該物質を含む材料からなる。例えば、Ｇｄ_２Ｏ_２Ｓ：Ｔｂ、Ｇｄ_２Ｏ_２Ｓ：Ｐｒ、Ｇｄ_２Ｏ_２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ_２、ＢａＦ_２、ＣｅＦ_３、ＬｉＦ、ＬｉＩ、ＺｎＯなどの材料や、それらを樹脂やセラミックスに分散させたものが知られている。

なお、セレン系材料を用いた光電変換素子６０においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。

カラーフィルタ１５３０ａ、カラーフィルタ１５３０ｂおよびカラーフィルタ１５３０ｃ上には、マイクロレンズアレイ１５４０を設けてもよい。マイクロレンズアレイ１５４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子６０に照射されるようになる。

また、撮像装置は、図２２（Ａ１）および図２２（Ｂ１）に示すように湾曲させてもよい。図２２（Ａ１）は、撮像装置を同図中の二点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図２２（Ａ２）は、図２２（Ａ１）中の二点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図２２（Ａ３）は、図２２（Ａ１）中の二点鎖線Ｙ１−Ｙ２で示した部位の断面図である。

図２２（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の二点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図２２（Ｂ２）は、図２２（Ｂ１）中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図２２（Ｂ３）は、図２２（Ｂ１）中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。

撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた半導体装置などの小型化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事ができる。

なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。

（実施の形態２）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジスタについて図面を用いて説明する。

図２３（Ａ）、（Ｂ）は、本発明の一態様に用いることができるトランジスタ１０１の上面図および断面図である。図２３（Ａ）は上面図であり、図２３（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図２５（Ｂ）に相当する。また、図２３（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図２５（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。

ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。

また、図２３（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は導電層１４０および導電層１５０とそれぞれ接しており、例えば導電層１４０および導電層１５０として酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵抗化することができる。

具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。

また、導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。

また、導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。

また、本発明の一態様に用いることができるトランジスタは、図２３（Ｃ）、（Ｄ）に示す構成であってもよい。図２３（Ｃ）はトランジスタ１０２の上面図であり、図２３（Ｃ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図２３（Ｄ）に相当する。また、図２３（Ｃ）に示す一点鎖線Ｃ３−Ｃ４方向の断面は、図２５（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極層として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０との間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。

トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。

また、本発明の一態様に用いることができるトランジスタは、図２３（Ｅ）、（Ｆ）に示す構成であってもよい。図２３（Ｅ）はトランジスタ１０３の上面図であり、図２３（Ｅ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図２３（Ｆ）に相当する。また、図２３（Ｅ）に示す一点鎖線Ｄ３−Ｄ４方向の断面は、図２５（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。

ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。

また、図２３（Ｆ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は絶縁層１７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域２３１および領域２３２を低抵抗化することができる。

具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。

また、本発明の一態様に用いることができるトランジスタは、図２４（Ａ）、（Ｂ）に示す構成であってもよい。図２４（Ａ）はトランジスタ１０４の上面図であり、図２４（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図２４（Ｂ）に相当する。また、図２４（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面は、図２５（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層１３０の端部を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。

また、図２４（Ｂ）に示す領域４３１および領域４３４はソース領域、領域４３２および領域４３５はドレイン領域、領域４３３はチャネル形成領域として機能することができる。

領域４３１および領域４３２は、トランジスタ１０１における領域４３１および領域４３２と同様に低抵抗化することができる。

また、領域４３４および領域４３５は、トランジスタ１０３における領域４３１および領域４３２と同様に低抵抗化することができる。なお、チャネル長方向における領域４３４および領域４３５の幅が１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しない。したがって、領域４３４および領域４３５の低抵抗化を行わない場合もある。

トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小さいため、高速動作用途に適している。

また、本発明の一態様に用いることができるトランジスタは、図２４（Ｃ）、（Ｄ）に示す構成であってもよい。図２４（Ｃ）はトランジスタ１０５の上面図であり、図２４（Ｃ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図２４（Ｄ）に相当する。また、図２４（Ｃ）に示す一点鎖線Ｆ３−Ｆ４方向の断面は、図２５（Ａ）に相当する。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０、導電層１４１、導電層１５１と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層などを有していてもよい。

ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。

トランジスタ１０５は、導電層１４１および導電層１５１を有する点、絶縁層１７５および絶縁層１８０に設けられた開口部を有する点、ならびに当該開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。

また、本発明の一態様に用いることができるトランジスタは、図２４（Ｅ）、（Ｆ）に示す構成であってもよい。図２４（Ｅ）はトランジスタ１０６の上面図であり、図２４（Ｅ）に示す一点鎖線Ｇ１−Ｇ２方向の断面が図２４（Ｆ）に相当する。また、図２４（Ａ）に示す一点鎖線Ｇ３−Ｇ４方向の断面は、図２５（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。

ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。

トランジスタ１０６は、導電層１４１および導電層１５１を有する点を除き、トランジスタ１０３と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。

トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０および導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸素の供給を容易とすることができる。

なお、トランジスタ１０３における領域２３１および領域２３２、トランジスタ１０４およびトランジスタ１０６における領域４３４および領域４３５には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。

不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。

なお、不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。

酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触抵抗を低減することができる。

また、本発明の一態様に用いることができるトランジスタは、図２６（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図２５（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図２６（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。

オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１７３を同電位とするには、例えば、図２５（Ｄ）に示すように、導電層１７０と導電層１７３とをコンタクトホールを介して電気的に接続すればよい。

また、図２３および図２４におけるトランジスタ１０１乃至トランジスタ１０６では、酸化物半導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であってもよい。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図２７（Ｂ）、（Ｃ）または図２７（Ｄ）、（Ｅ）に示す酸化物半導体層１３０と入れ替えることができる。

図２７（Ａ）は酸化物半導体層１３０の上面図であり、図２７（Ｂ）、（Ｃ）は、二層構造である酸化物半導体層１３０の断面図である。また、図２７（Ｂ）、（Ｃ）は、三層構造である酸化物半導体層１３０の断面図である。

酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それぞれ組成の異なる酸化物半導体層などを用いることができる。

また、本発明の一態様に用いることができるトランジスタは、図２８（Ａ）、（Ｂ）に示す構成であってもよい。図２８（Ａ）はトランジスタ１０７の上面図であり、図２８（Ａ）に示す一点鎖線Ｈ１−Ｈ２方向の断面が図２８（Ｂ）に相当する。また、図２８（Ａ）に示す一点鎖線Ｈ３−Ｈ４方向の断面が図３０（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル長方向、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。

トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０１と同様の構成を有する。

また、本発明の一態様に用いることができるトランジスタは、図２８（Ｃ）、（Ｄ）に示す構成であってもよい。図２８（Ｃ）はトランジスタ１０８の上面図であり、図２８（Ｃ）に示す一点鎖線Ｉ１−Ｉ２方向の断面が図２８（Ｄ）に相当する。また、図２８（Ｃ）に示す一点鎖線Ｉ３−Ｉ４方向の断面が図３０（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル長方向、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０８は、絶縁層１６０および酸化物半導体層１３０ｃの端部が導電層１７０の端部と一致しない点がトランジスタ１０７と異なる。

また、本発明の一態様に用いることができるトランジスタは、図２８（Ｅ）、（Ｆ）に示す構成であってもよい。図２８（Ｅ）はトランジスタ１０９の上面図であり、図２８（Ｅ）に示す一点鎖線Ｊ１−Ｊ２方向の断面が図２８（Ｆ）に相当する。また、図２８（Ｅ）に示す一点鎖線Ｊ３−Ｊ４方向の断面が図３０（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル長方向、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。

トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。

また、本発明の一態様に用いることができるトランジスタは、図２９（Ａ）、（Ｂ）に示す構成であってもよい。図２９（Ａ）はトランジスタ１１０の上面図であり、図２９（Ａ）に示す一点鎖線Ｋ１−Ｋ２方向の断面が図２９（Ｂ）に相当する。また、図２９（Ａ）に示す一点鎖線Ｋ３−Ｋ４方向の断面が図３０（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１１０は、領域４３１および領域４３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域４３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。

また、本発明の一態様に用いることができるトランジスタは、図２９（Ｃ）、（Ｄ）に示す構成であってもよい。図２９（Ｃ）はトランジスタ１１１の上面図であり、図２９（Ｃ）に示す一点鎖線Ｋ１−Ｋ２方向の断面が図２９（Ｄ）に相当する。また、図２９（Ｃ）に示す一点鎖線Ｋ３−Ｋ４方向の断面が図３０（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４１および導電層１５１と、当該積層、導電層１４１および導電層１５１と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４１、導電層１５１、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２と、を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。

トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、ならびに導電層１４１および導電層１５１と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０５と同様の構成を有する。

また、本発明の一態様に用いることができるトランジスタは、図２９（Ｅ）、（Ｆ）に示す構成であってもよい。図２９（Ｅ）はトランジスタ１１２の上面図であり、図２９（Ｅ）に示す一点鎖線Ｍ１−Ｍ２方向の断面が図２９（Ｆ）に相当する。また、図２９（Ｅ）に示す一点鎖線Ｍ３−Ｍ４方向の断面が図３０（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル長方向、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１１２は、領域４３１、領域４３２、領域４３４および領域４３５において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域４３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と同様の構成を有する。

また、本発明の一態様に用いることができるトランジスタは、図３１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図３０（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。なお、図３１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。

また、本発明の一態様に用いることができるトランジスタは、図３２（Ａ）および図３２（Ｂ）に示す構成とすることもできる。図３２（Ａ）は上面図であり、図３２（Ｂ）は、図３２（Ａ）に示す一点鎖線Ｎ１−Ｎ２、および一点鎖線Ｎ３−Ｎ４に対応する断面図である。なお、図３２（Ａ）の上面図では、明瞭化のために一部の要素を省いて図示している。

図３２（Ａ）および図３２（Ｂ）に示すトランジスタ１１３は、基板１１５と、基板１１５上の絶縁層１２０と、絶縁層１２０上の酸化物半導体層１３０（酸化物半導体層３３０ａ、酸化物半導体層３３０ｂ、酸化物半導体層３３０ｃ）と、酸化物半導体層３３０に接し、間隔を開けて配置された導電層１４０および導電層１５０と、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。なお、酸化物半導体層１３０、絶縁層１６０および導電層１７０は、トランジスタ１１３上の絶縁層１９０に設けられた酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび絶縁層１８０に達する開口部に設けられている。

トランジスタ１１３の構成は、前述したその他のトランジスタの構成と比較して、ソース電極またはドレイン電極となる導電体とゲート電極となる導電体の重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジスタ１１３は、高速動作を必要とする回路の要素として適している。なお、トランジスタ１１３の上面は、図３２（Ｂ）に示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化することが好ましいが、平坦化しない構成とすることもできる。

また、本発明の一態様に用いることができるトランジスタにおける導電層１４０（ソース電極層）および導電層１５０（ドレイン電極層）は、図３３（Ａ）、（Ｂ）に示す上面図（酸化物半導体層１３０、導電層１４０および導電層１５０のみを図示）のように酸化物半導体層の幅（Ｗ_ＯＳ）よりも導電層１４０および導電層１５０の幅（Ｗ_ＳＤ）が長く形成されていてもよいし、短く形成されていてもよい。Ｗ_ＯＳ≧Ｗ_ＳＤ（Ｗ_ＳＤはＷ_ＯＳ以下）とすることで、ゲート電界が酸化物半導体層１３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。また、図３３（Ｃ）に示すように、導電層１４０および導電層１５０が酸化物半導体層１３０と重なる領域のみに形成されていてもよい。

本発明の一態様に用いることができるトランジスタ（トランジスタ１０１乃至トランジスタ１１３）では、いずれの構成においても、ゲート電極層である導電層１７０は、ゲート絶縁膜である絶縁層１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。

また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂを有するトランジスタ、ならびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。したがって、酸化物半導体層１３０ｂを厚くすることでオン電流が向上する場合がある。

以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。

（実施の形態３）
本実施の形態では、実施の形態２に示したトランジスタの構成要素について詳細を説明する。

＜基板について＞
基板１１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処理された金属基板などを用いることができる。または、トランジスタが形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン基板にｐ−ｃｈ型のトランジスタのみを形成する場合は、ｎ⁻型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ⁻型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、当該シリコン基板におけるトランジスタを形成する面の面方位は、（１１０）面であることが好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。

＜絶縁層について＞
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））にて、酸素原子に換算しての酸素の放出量が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。また、基板１１５が他のデバイスが形成された基板である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。

例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。

＜酸化物半導体層について＞
本実施の形態では、トランジスタが有する酸化物半導体層１３０が酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを絶縁層１２０側から順に積んだ三層構造である場合を主として詳細を説明する。

なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３０ｂに相当する層を用いればよい。

また、酸化物半導体層１３０が二層の場合は、本実施の形態に示す、酸化物半導体層１３０ａに相当する層および酸化物半導体層１３０ｂに相当する層を絶縁層１２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層１３０ａと酸化物半導体層１３０ｂとを入れ替えることもできる。

また、酸化物半導体層１３０が四層以上である場合は、例えば、本実施の形態で説明する三層構造の酸化物半導体層１３０に対して他の酸化物半導体層を付加する構成とすることができる。

一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。

酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層１３０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。

このような構造において、導電層１７０に電界を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成される。

また、酸化物半導体層１３０ａは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層１３０ｂと絶縁層１２０が接した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ａとの界面には界面準位が形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、酸化物半導体層１３０ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。

また、酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層１３０ｂとゲート絶縁膜（絶縁層１６０）が接した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層１３０ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。

酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層１３０ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂよりも酸素欠損が生じにくいということができる。

また、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。

スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のスタビライザーとしては、ランタノイドである、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。

また、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

なお、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層１３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、酸化物半導体層１３０ｂをＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、酸化物半導体層１３０ｃをＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_１／ｘ_１およびｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなることが好ましい。ｙ_１／ｘ_１およびｙ_３／ｘ_３はｙ_２／ｘ_２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層１３０ｂにおいて、ｙ_２がｘ_２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であることが好ましい。

酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにおけるＺｎおよびＯを除いた場合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１３０ｂのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。

また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層１３０ｂにインジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。

酸化物半導体層１３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層１３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層１３０ｃの厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましくは３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ｃより厚い方が好ましい。

なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０^１５／ｃｍ^３未満であること、１×１０^１３／ｃｍ^３未満であること、８×１０^１１／ｃｍ^３未満であること、あるいは１×１０^８／ｃｍ^３未満であり、かつ１×１０^−９／ｃｍ^３以上であることとする。

また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられるシリコン濃度が１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満となる領域を有するように制御する。また、水素濃度が、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下になる領域を有するように制御する。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えばシリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満になる領域を有するように制御する。また、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満になる領域を有するように制御する。

また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。

なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。

したがって、酸化物半導体層１３０を酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの積層構造とすることで、酸化物半導体層１３０ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。

酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃのバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面は点線で表している。

主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。

例えば、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：９：６（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、酸化物半導体層１３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。なお、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。

酸化物半導体層１３０における酸化物半導体層１３０ｂはウェル（井戸）となり、チャネルは酸化物半導体層１３０ｂに形成される。なお、酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。

また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃと、酸化シリコン膜などの絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃがあることにより、酸化物半導体層１３０ｂと当該トラップ準位とを遠ざけることができる。

ただし、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃの伝導帯下端のエネルギーと、酸化物半導体層１３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半導体層１３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。

＜ソース電極層、ドレイン電極層について＞
ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。なお、トランジスタ１０５、トランジスタ１０６、トランジスタ１１１、トランジスタ１１２においては、例えば、導電層１４１および導電層１５１にＷ、導電層１４２および導電層１５２にＴｉとＡｌとの積層膜などを用いることができる。

上記材料は酸化物半導体膜から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体膜の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。

また、導電層１４０および導電層１５０にＷを用いる場合には、窒素をドーピングしてもよい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層１４０および導電層１５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。

＜ゲート絶縁膜について＞
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、Ｎ、Ｚｒなどを、不純物として含んでいてもよい。

また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。

酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層１６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。

また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半導体が接した場合、窒素酸化物の準位密度が高くなることがある。絶縁層１２０および絶縁層１６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜または酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。

なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０^１８個／ｃｍ^３以上５×１０^１９個／ｃｍ^３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。

絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。

ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。本実施の形態では、導電層１７１に窒化タンタル、導電層１７２にタングステンを用いて導電層１７０を形成する。

絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることができる。実施の形態２に示したトランジスタ１０３、トランジスタ１０４、トランジスタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化することができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。

また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形態２に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジスタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもできる。

また、絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。

ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。

＜トランジスタについて＞
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅が縮小するとオン電流が低下する。

本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成される酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。

また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているため、酸化物半導体層１３０に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。

また、本発明の一態様における酸化物半導体層１３０が二層または三層のトランジスタでは、チャネルが形成される酸化物半導体層１３０ｂを酸化物半導体層１３０ａ上に形成することで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化物半導体層１３０が三層のトランジスタでは、酸化物半導体層１３０ｂを三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）の低減をはかることができる。したがって、ゲート電圧ＶＧが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。

＜各膜の作製方法について＞
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。

また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ_３）_３）、トリメチルガリウム（Ｇａ（ＣＨ_３）_３）、およびジメチル亜鉛（Ｚｎ（ＣＨ_３）_２）を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ_２Ｈ_５）_３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ_２Ｈ_５）_２）を用いることもできる。

例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ_３）_２］_４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ_３）の２種類のガスを用いる。

例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ_３）_３）など）を気化させた原料ガスと、酸化剤としてＨ_２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。

例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ_２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを順次導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２とＯ_３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ_２Ｏガスを用いても良いが、Ｈを含まないＯ_３ガスを用いる方が好ましい。

なお、酸化物半導体層の成膜には、対向ターゲット式スパッタリング装置を用いることもできる。当該対向ターゲット式スパッタリング装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ＳＰ）と呼ぶこともできる。

対向ターゲット式スパッタリング装置を用いて酸化物半導体層を成膜することによって、酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。

（実施の形態４）
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する。

なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

＜ＣＡＡＣ−ＯＳ膜について＞
まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

＜微結晶酸化物半導体膜について＞
次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円周状に分布したスポットが観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

＜非晶質酸化物半導体膜について＞
次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
（実施の形態５）

本発明の一態様に係る撮像装置は、カメラモジュール内に用いられ、様々な電子機器に搭載することができる。本実施の形態では、上記実施の形態で説明した撮像装置を適用したカメラモジュールの一例、及びカメラモジュールを搭載した電子機器の一例について説明する。

図３４に示すカメラモジュール８００は、レンズユニット８０１、オートフォーカスユニット８０２、リッドガラス８０３、センサカバー８０４、撮像装置８０５、基板８０６、ＦＰＣ８０７を有する。

図３４に示すカメラモジュール８００は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、カメラモジュールを適用しうる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３５に示す。

図３５（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラモジュール８９０９等を有する。なお、図３５（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。カメラモジュール８９０９には本発明の一態様の撮像装置を用いることができる。

図３５（Ｂ）は携帯データ端末であり、第１筐体９１１、表示部９１２、カメラモジュール８９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。カメラモジュール８９０９には本発明の一態様の撮像装置を用いることができる。

図３５（Ｃ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、カメラモジュール８９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。カメラモジュール８９０９には本発明の一態様の撮像装置を用いることができる。

図３５（Ｄ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３等を有する。レンズ９５２の焦点となる位置には本発明の一態様の撮像装置を備えることができる。

図３５（Ｅ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。レンズ９６５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。

図３５（Ｆ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。そして、第１筐体９７１と第２筐体９７２とは、接続部９７６により接続されており、第１筐体９７１と第２筐体９７２の間の角度は、接続部９７６により変更が可能である。表示部９７３における映像を、接続部９７６における第１筐体９７１と第２筐体９７２との間の角度に従って切り替える構成としても良い。レンズ９７５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。

（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。

＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

＜図面を説明する記載に関する付記＞
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。

また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。

また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。

＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及したかった語句の定義について説明する。
＜オフ電流＞
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。

トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従ってトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流、Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減されたオフ電流が得られる値であるときのオフ電流を指す場合がある。

一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレイン電流が１×１０^−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０^−１３Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０^−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０^−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０^−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０^−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０^−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０^−２２Ａ以下である、と言う場合がある。

本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表される場合がある。

トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。

トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トランジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓの値である。

上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。

本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。

本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。

＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。

なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。

なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

＜＜表示素子について＞＞
本明細書等において表示素子とは、電気的作用または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものである。表示素子の一例としては、ＥＬ（エレクトロルミネッセンス）素子、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックスディスプレイなど）、カーボンナノチューブ、または、量子ドットなど、がある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。

＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

４０ シリコン基板
４１ 基板
５１ トランジスタ
５１Ａ トランジスタ
５１Ｂ トランジスタ
５２ トランジスタ
５２Ａ トランジスタ
５２Ｂ トランジスタ
５３ トランジスタ
５３Ａ トランジスタ
５３Ｂ トランジスタ
５９ 活性層
６０ 光電変換素子
６１ 光電変換層
６２ 透光性導電層
６３ 半導体層
６４ 半導体層
６５ 半導体層
７０ 導電層
７１ 配線
７２ 配線
７３ 配線
７４ 隔壁
８０ 絶縁層
８１ 配線
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１５ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３０ａ 酸化物半導体層
１３０ｂ 酸化物半導体層
１３０ｃ 酸化物半導体層
１４０ 導電層
１４１ 導電層
１４２ 導電層
１５０ 導電層
１５１ 導電層
１５２ 導電層
１６０ 絶縁層
１７０ 導電層
１７１ 導電層
１７２ 導電層
１７３ 導電層
１７５ 絶縁層
１８０ 絶縁層
１９０ 絶縁層
２００ 撮像装置
２１０ 画素部
２１０Ａ 画素部
２１０Ｂ 画素部
２１０Ｄ 画素部
２１０Ｈ 画素部
２１０Ｐ 画素部
２１２ 画素回路
２２０ ロードライバ回路
２２０Ａ ロードライバ回路
２２０Ｂ ロードライバ回路
２３０ カラムドライバ回路
２３０Ａ カラムドライバ回路
２３０Ｂ カラムドライバ回路
２３０Ｃ カラムドライバ回路
２３０Ｄ カラムドライバ回路
２３１ 領域
２３２ 領域
２３３ 領域
２４０ Ａ／Ｄ変換回路
２４０Ａ Ａ／Ｄ変換回路
２４０Ｂ Ａ／Ｄ変換回路
２４０Ｃ Ａ／Ｄ変換回路
２４０Ｄ Ａ／Ｄ変換回路
２５０ 画像処理回路
２５０Ｂ 画像処理回路
２６０ 記憶回路
２７１ トランジスタ
２７２Ａ トランジスタ
２７２Ｂ トランジスタ
２７３ 光電変換素子
２８１ 層
２８２ 層
２８３ 層
２８４ ビア
２８５ シールド層
２８５Ａ シールド層
２８５Ｂ シールド層
２８５Ｃ シールド層
２８５Ｄ シールド層
２８５Ｅ シールド層
３０１ 光電変換素子
３０２ トランジスタ
３０３ トランジスタ
３０４ トランジスタ
３０５ トランジスタ
３０６ キャパシタ
３１１ トランジスタ
３１１＿１ トランジスタ
３１１＿２ トランジスタ
３１２ キャパシタ
３１２＿１ キャパシタ
３１２＿２ キャパシタ
３１３ トランジスタ
３１５ トランジスタ
３１６ トランジスタ
３１９ トランジスタ
３２０ トランジスタ
３２１ トランジスタ
３３０ 酸化物半導体層
３３０ａ 酸化物半導体層
３３０ｂ 酸化物半導体層
３３０ｃ 酸化物半導体層
３３１ トランジスタ
３３１＿Ａ トランジスタ
３３２ トランジスタ
３３２＿Ａ トランジスタ
３３２＿Ｂ トランジスタ
３３２＿Ｃ トランジスタ
３３２＿Ｄ トランジスタ
３３２＿Ｅ トランジスタ
３３３ キャパシタ
４３１ 領域
４３２ 領域
４３３ 領域
４３４ 領域
４３５ 領域
３４０ 記憶回路
３４１ メモリセルアレイ
３４２ 行選択ドライバ
３４３ 列選択ドライバ
３５１ トランジスタ
３５３ インバータ回路
３５５ トランジスタ
３５７ キャパシタ
３６１ トランジスタ
３６２ トランジスタ
３６３ インバータ回路
３６４ キャパシタ
５０１ ブロック
５０２ ブロック
５０３ ブロック
５０４ ブロック
５０５ ブロック
５０６ ブロック
５０７ ブロック
５０８ ブロック
５０９ ブロック
８００ カメラモジュール
８０１ レンズユニット
８０２ オートフォーカスユニット
８０３ リッドガラス
８０４ センサカバー
８０５ 撮像装置
８０６ 基板
８０７ ＦＰＣ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイク
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 表示部
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９５１ 筐体
９５２ レンズ
９５３ 支持部
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ レンズ
９６７ 発光部
９７１ 筐体
９７２ 筐体
９７３ 表示部
９７４ 操作キー
９７５ レンズ
９７６ 接続部
１１００ 層
１２００ 層
１３００ 層
１５００ 絶縁層
１５１０ 遮光層
１５２０ 有機樹脂層
１５３０ カラーフィルタ
１５３０ａ カラーフィルタ
１５３０ｂ カラーフィルタ
１５３０ｃ カラーフィルタ
１５４０ マイクロレンズアレイ
１５５０ 光学変換層
１５６０ 絶縁層
８９０９ カメラモジュール
８９１９ カメラモジュール
８９３９ カメラモジュール

Claims (2)

1. 光電変換素子と、酸化物半導体をチャネル形成領域に有する第１のトランジスタと、を有する画素回路と、
   前記画素回路を駆動する駆動回路と、
   前記画素回路で得られるアナログ電圧をデジタル値の第１の信号に変換するアナログデジタル変換回路と、
   前記第１の信号を処理し、第２の信号に変換する画像処理回路と、を有し、
   前記画像処理回路は、記憶回路を有し、
   前記記憶回路は、酸化物半導体をチャネル形成領域に有する第２のトランジスタを有し、
   前記駆動回路が有する第３のトランジスタと、前記アナログデジタル変換回路とが有する第４のトランジスタとは、シリコンをチャネル形成領域に有し、
   前記第１のトランジスタと前記第２のトランジスタとは、前記第３のトランジスタ上及び前記第４のトランジスタ上に位置し、
   前記光電変換素子は、前記第１のトランジスタ上と前記第２のトランジスタ上に位置し、
   前記光電変換素子は、前記第１のトランジスタと前記第２のトランジスタのそれぞれと重なる、撮像装置。
2. 請求項１において、
   前記第２のトランジスタと前記光電変換素子との間、前記第２のトランジスタと前記第１のトランジスタとの間にシールド層が設けられる、撮像装置。

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