WO2021161134A1 - 撮像装置 - Google Patents

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WO2021161134A1
WO2021161134A1 PCT/IB2021/050845 IB2021050845W WO2021161134A1 WO 2021161134 A1 WO2021161134 A1 WO 2021161134A1 IB 2021050845 W IB2021050845 W IB 2021050845W WO 2021161134 A1 WO2021161134 A1 WO 2021161134A1
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light receiving
receiving element
transistor
layer
light
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根来雄介
米田誠一
井上広樹
佐藤駿介
山崎舜平
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株式会社半導体エネルギー研究所
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Definitions

  • One aspect of the present invention relates to an imaging device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical fields of one aspect of the present invention disclosed in the present specification and the like include semiconductor devices, display devices, light emitting devices, power storage devices, storage devices, electronic devices, lighting devices, input devices, input / output devices, and methods for driving them. , Or a method for producing them, can be given as an example.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • Patent Document 1 discloses an image pickup apparatus having an oxide semiconductor and using a transistor having an extremely low off-current in a pixel circuit.
  • the pixels of a solid-state image sensor such as a CMOS image sensor have sub-pixels that separate the incident light into each of the three primary colors of light (red (R), green (G), and blue (B)) to acquire data. It is provided. Color image data can be generated by the sub-pixels.
  • many sub-pixels for acquiring G information having high luminosity factor are arranged. For example, a configuration is used in which one pixel has four sub-pixels in an R, G, G, and B arrangement.
  • Each component of R, G, and B can be separated using a color filter. Further, if a filter that cuts light having higher energy than infrared light is used, infrared light (IR) information can be obtained. In order to acquire a color image and an infrared light image at the same time, an infrared light sub-pixel is required in addition to the color sub-pixel.
  • the configuration of the sub-pixels will be an R / G / G / B / IR array or an R / G / B / IR array. Since the former has five sub-pixels, the total number of pixels is reduced and the resolution is lowered as compared with an image sensor of the same size having an R, G, G, and B arrangement. Further, in the latter case, in the same comparison, the number of pixels does not change, but the function of acquiring the luminance information is reduced.
  • One aspect of the present invention is to provide an imaging device capable of capturing a color image with high resolution.
  • One aspect of the present invention is to provide an imaging device capable of capturing a color image and an infrared light image with high resolution.
  • One of the problems of one aspect of the present invention is to provide an image pickup apparatus that can easily achieve high definition.
  • One of the problems of one aspect of the present invention is to provide an image pickup apparatus that can easily increase the aperture ratio.
  • One aspect of the present invention is to provide a multifunctional imaging device.
  • one aspect of the present invention is to provide a highly reliable imaging device.
  • One aspect of the present invention is to provide an image pickup apparatus having a novel configuration.
  • One aspect of the present invention is to provide a semiconductor device, an electronic device, or the like having a novel configuration.
  • One aspect of the present invention is to alleviate at least one of the problems of the prior art.
  • One aspect of the present invention is an image pickup device having a first light receiving element, a second light receiving element, a third light receiving element, a fourth light receiving element, a first functional layer, and a second functional layer.
  • the first light receiving element is a photoelectric conversion element having sensitivity to light of the first wavelength.
  • the second light receiving element is a photoelectric conversion element having sensitivity to light of a second wavelength.
  • the third light receiving element is a photoelectric conversion element having sensitivity to light of a third wavelength.
  • the fourth light receiving element is a photoelectric conversion element having sensitivity to light of a fourth wavelength.
  • the first functional layer has a first transistor.
  • the second functional layer has a second transistor.
  • the first functional layer, the fourth light receiving element, the third light receiving element, the second light receiving element, and the first light receiving element are laminated on the second functional layer in this order.
  • the first light receiving element, the second light receiving element, the third light receiving element, and the fourth light receiving element are the first conductive layer, the first buffer layer, the photoelectric conversion layer, the second buffer layer, and the fourth light receiving element, respectively.
  • the second conductive layer has a laminated structure in which the second conductive layers are laminated in this order.
  • the photoelectric conversion layer contains an organic compound, and the first buffer layer and the second buffer layer contain a metal or an organic compound, respectively.
  • the first transistor is electrically connected to the first conductive layer of any one of the first light receiving element, the second light receiving element, the third light receiving element, and the fourth light receiving element. ..
  • the second transistor is electrically connected to the first transistor.
  • another aspect of the present invention is an imaging image having a first light receiving element, a second light receiving element, a third light receiving element, a fourth light receiving element, a first functional layer, and a second functional layer. It is a device.
  • the first light receiving element is a photoelectric conversion element having sensitivity to light of the first wavelength.
  • the second light receiving element is a photoelectric conversion element having sensitivity to light of a second wavelength.
  • the third light receiving element is a photoelectric conversion element having sensitivity to light of a third wavelength.
  • the fourth light receiving element is a photoelectric conversion element having sensitivity to light of a fourth wavelength.
  • the first functional layer has a first transistor.
  • the second functional layer has a second transistor.
  • the first functional layer, the fourth light receiving element, the third light receiving element, the second light receiving element, and the first light receiving element are laminated on the second functional layer in this order.
  • the first light receiving element, the second light receiving element, and the third light receiving element have a first conductive layer, a first buffer layer, a photoelectric conversion layer, a second buffer layer, and a second conductive layer, respectively. It has a laminated structure in which they are laminated in this order.
  • the photoelectric conversion layer contains an organic compound, and the first buffer layer and the second buffer layer contain a metal or an organic compound, respectively.
  • the fourth light receiving element has a photoelectric conversion unit provided on the first single crystal substrate and having a pn junction in the first single crystal substrate.
  • the first transistor is electrically connected to the first conductive layer of any one of the first light receiving element, the second light receiving element, and the third light receiving element.
  • the second transistor is electrically connected to the first transistor.
  • the first transistor is provided on the first single crystal substrate and has a channel forming region in the first single crystal substrate.
  • the first transistor contains silicon in the channel forming region.
  • the first transistor contains an oxide semiconductor in the channel forming region.
  • the second transistor is provided on the first single crystal substrate and has a channel forming region in the first single crystal substrate.
  • a third functional layer is provided between the first functional layer and the second functional layer, and the third functional layer has a third transistor and a third transistor.
  • the third functional layer Preferably contains an oxide semiconductor in the channel forming region.
  • the plug electrically connects one of the source and drain of the first transistor with the first conductive layer of the first light receiving element.
  • the photoelectric conversion layer included in the second light receiving element preferably has a first opening.
  • the second conductive layer of the second light receiving element preferably has a second opening.
  • the plug has a portion in contact with the photoelectric conversion layer inside the first opening.
  • the plug has a portion located inside the second opening and is not in contact with the first conductive layer and the second conductive layer.
  • the plug electrically connects one of the source and drain of the first transistor with the first conductive layer of the first light receiving element.
  • the photoelectric conversion layer included in the second light receiving element preferably has a first opening.
  • the second conductive layer included in the second light receiving element has a second opening.
  • the plug has a portion located inside the first opening and a portion located inside the second opening, and has a first conductive layer, a photoelectric conversion layer, and a second conductive layer. It is preferable not to contact the layer.
  • any three of the light of the first wavelength, the light of the second wavelength, the light of the third wavelength, and the light of the fourth wavelength are visible light, and the rest.
  • One is preferably infrared light or ultraviolet light.
  • the first wavelength, the second wavelength, the third wavelength, and the fourth wavelength are in this order from the shortest wavelength.
  • an imaging device capable of capturing a color image with high resolution.
  • an imaging device capable of capturing a color image and an infrared light image with high resolution.
  • a multifunctional imaging device can be provided.
  • an imaging device having a novel configuration can be provided.
  • a semiconductor device, an electronic device, or the like having a new configuration.
  • at least one of the problems of the prior art can be alleviated.
  • FIG. 1 is a diagram illustrating a configuration example of an imaging device.
  • FIG. 2 is a diagram illustrating a configuration example of an imaging device.
  • 3A to 3F are diagrams for explaining a configuration example of the image pickup apparatus.
  • FIG. 4 is a diagram illustrating a configuration example of the image pickup apparatus.
  • FIG. 5 is a diagram illustrating a configuration example of the image pickup apparatus.
  • 6A and 6B are diagrams for explaining a configuration example of the light receiving element.
  • 7A and 7B are diagrams for explaining a configuration example of the light receiving element.
  • FIG. 8 is a diagram illustrating a configuration example of the image pickup apparatus.
  • 9A to 9C are diagrams for explaining a configuration example of the transistor.
  • 10A to 10D are diagrams for explaining a configuration example of the transistor.
  • FIG. 9A to 9C are diagrams for explaining a configuration example of the transistor.
  • FIG. 11 is a diagram illustrating a configuration example of the image pickup apparatus.
  • FIG. 12 is a diagram illustrating a configuration example of the imaging device.
  • FIG. 13 is a diagram illustrating a configuration example of the imaging device.
  • FIG. 14 is a diagram illustrating a configuration example of the image pickup apparatus.
  • FIG. 15 is a diagram illustrating a configuration example of an imaging device.
  • FIG. 16 is a diagram illustrating an imaging device.
  • FIG. 17 is a diagram illustrating a pixel block and a circuit.
  • 18A and 18B are diagrams illustrating pixels.
  • 19A and 19B are timing charts illustrating the operation of pixel blocks and circuits.
  • 20A and 20B are diagrams illustrating a circuit.
  • FIG. 21 is a diagram illustrating a memory cell.
  • 22A and 22B are diagrams showing a configuration example of a neural network.
  • 23A1 to 23A3 and 23B1 to 23B3 are perspective views of a package and a module containing an imaging device.
  • 24A to 24F are diagrams for explaining electronic devices.
  • 25A and 25B are diagrams illustrating a moving body.
  • FIG. 25C is a diagram illustrating an electronic device.
  • a transistor is a type of semiconductor element, and can realize a function of amplifying current or voltage, a switching operation of controlling conduction or non-conduction, and the like.
  • the transistor in the present specification includes an IGBT (Insulated Gate Field Effect Transistor) and a thin film transistor (TFT: Thin Film Transistor).
  • source and drain functions may be interchanged when transistors with different polarities are used, or when the direction of current changes during circuit operation. Therefore, in the present specification, the terms “source” and “drain” may be used interchangeably.
  • “electrically connected” includes the case of being connected via "something having some kind of electrical action”.
  • the “thing having some kind of electrical action” is not particularly limited as long as it enables the exchange of electric signals between the connection targets.
  • “things having some kind of electrical action” include electrodes and wirings, switching elements such as transistors, resistance elements, coils, capacitive elements, and other elements having various functions.
  • One aspect of the present invention is an imaging device having a plurality of light receiving elements, a first functional layer, and a second functional layer.
  • the first functional layer and the second functional layer each have one or more transistors.
  • the plurality of light receiving elements are photoelectric conversion elements having sensitivity to light having different wavelengths.
  • the first functional layer is laminated on the second functional layer, and a plurality of light receiving elements are further laminated on the first functional layer.
  • Each of the plurality of light receiving elements has a function of absorbing light having a different wavelength and converting it into an electric signal.
  • the light receiving element also referred to as the first light receiving element located on the uppermost side (imaging surface side, light incident side) absorbs light in the wavelength range including the first wavelength, and the light receiving element absorbs the light. Transmits light in wavelength ranges other than.
  • the light receiving element also referred to as the second light receiving element located next to the first light receiving element from the upper side transmits light in the wavelength range including the second wavelength among the light transmitted by the first light receiving element. Absorbs and transmits light in other wavelength ranges.
  • the light receiving element located at the lowermost side is the light transmitted by one or more light receiving elements (for example, the first light receiving element and the second light receiving element) located above the light receiving element. Absorbs light in a wavelength range including a predetermined wavelength. In this way, the plurality of laminated light receiving elements can absorb light having different wavelengths and convert it into an electric signal.
  • the imaging device of one aspect of the present invention can stack a plurality of light receiving elements, the light receiving area of one light receiving element can be increased as compared with the case where a plurality of light receiving elements are arranged side by side. Thereby, the sensitivity of each light receiving element can be increased. Further, since the area of one pixel can be reduced as compared with the case where a plurality of light receiving elements are arranged side by side, high definition can be achieved without lowering the sensitivity.
  • the first functional layer includes transistors constituting a pixel circuit.
  • the transistor (also referred to as the first transistor) included in the first functional layer is electrically connected to one of a plurality of light receiving elements laminated on the transistor.
  • the transistor (also referred to as the second transistor) included in the second functional layer located below the first functional layer may be configured to be electrically connected to the first transistor, or may be configured to be electrically connected to the first transistor. It may be configured to be electrically connected to the wiring provided in the functional layer.
  • the second functional layer may include other transistors constituting the pixel circuit.
  • various circuits may be provided in the first functional layer.
  • a drive circuit for driving a pixel a read-out circuit for reading out pixel data, a protection circuit, a storage circuit, and the like can be provided.
  • various circuits such as a drive circuit, a read circuit, a protection circuit, a storage circuit, an arithmetic circuit, a power supply circuit, and a signal generation circuit can be provided in the second functional layer.
  • a circuit may be formed by elements (elements) such as transistors, capacitances, resistors, and wirings included in the first functional layer and the elements (elements) included in the second functional layer.
  • a drive circuit for driving the pixel circuit in the second functional layer it is preferable to provide a drive circuit for driving the pixel circuit in the second functional layer.
  • the drive circuit By arranging the drive circuit so as to overlap the pixel circuit and the light receiving element, the wiring between the drive circuit and the pixel circuit can be made extremely short as compared with the case where they are arranged side by side. Thereby, the influence of the signal delay and the decrease of the signal level can be suppressed.
  • the storage circuit and the arithmetic circuit can perform image processing on the image data captured by each pixel circuit and output the image data.
  • the arithmetic circuit included in the second functional layer preferably has a product-sum arithmetic circuit. This makes it possible to perform machine learning, especially image processing using a neural network.
  • FIG. 1 shows a schematic perspective view of a portion corresponding to one pixel of the image pickup apparatus 10.
  • the image pickup device 10 includes a light receiving element 20B, a light receiving element 20G, a light receiving element 20R, a light receiving element 20IR, a functional layer 11, and a functional layer 12.
  • the functional layer 11 is provided so as to be laminated on the functional layer 12.
  • the light receiving element 20IR, the light receiving element 20R, the light receiving element 20G, and the light receiving element 20B are laminated on the functional layer 11 in this order.
  • the light receiving element 20B side located on the uppermost layer of the plurality of light receiving elements corresponds to the imaging surface side (light incident side).
  • the functional layer 11 and each light receiving element are electrically connected by a plug.
  • the plug 13IR that electrically connects the light receiving element 20IR and the functional layer 11 the plug 13R that electrically connects the light receiving element 20R and the functional layer 11, and the light receiving element 20G and the functional layer 11 are electrically connected.
  • a plug 13G for connecting and a plug 13B for electrically connecting the light receiving element 20B and the functional layer 11 are provided.
  • the plug 13R electrically connects the functional layer 11 and the light receiving element 20R via a layer provided with the light receiving element 20IR. Therefore, the plug 13R and the light receiving element 20IR are provided apart so as not to be electrically short-circuited.
  • the plug 13G is provided at a distance from the light receiving element 20IR and the light receiving element 20R located between the light receiving element 20G and the functional layer 11. Further, the plug 13B is provided apart from the light receiving element 20IR, the light receiving element 20R, and the light receiving element 20G located between the light receiving element 20B and the functional layer 11.
  • the plug 13R and the light receiving element 20IR do not have to be electrically short-circuited, and a part of the plurality of layers constituting the light receiving element 20IR may be in contact with the plug 13R.
  • the plug 13G and the plug 13B may be in contact with a part of each light receiving element.
  • FIG. 2 is a schematic cross-sectional view for explaining one pixel of the imaging device.
  • the functional layer 12, the functional layer 11, the light receiving element 20IR, the light receiving element 20R, the light receiving element 20G, and the light receiving element 20B are laminated in this order.
  • a translucent insulating layer 14 is provided between the two light receiving elements.
  • An insulating layer 15 is provided between the functional layer 11 and the light receiving element 20IR.
  • Each light receiving element has a conductive layer 22, a conductive layer 23, and a photoelectric conversion layer between them.
  • the photoelectric conversion layer 21B included in the light receiving element 20B is sensitive to blue light (B).
  • the photoelectric conversion layer 21G included in the light receiving element 20G is sensitive to green light (G).
  • the photoelectric conversion layer 21R included in the light receiving element 20R is sensitive to red light (R).
  • the photoelectric conversion layer 21IR included in the light receiving element 20IR is sensitive to infrared light (IR).
  • the conductive layer 22 and the conductive layer 23 have translucency.
  • a light-shielding conductive material may be used for the conductive layer 22 of the light receiving element 20IR located closest to the functional layer 11. In particular, by using a conductive material having light reflectivity, the light transmitted through the photoelectric conversion layer 21IR can be reflected, so that the conversion efficiency (also referred to as external quantum efficiency) of each light receiving element can be increased.
  • a plurality of transistors 31 are provided on the functional layer 11.
  • the transistor 31 is electrically connected to the conductive layer 22 of any one of the light receiving element 20IR, the light receiving element 20R, the light receiving element 20G, and the light receiving element 20B.
  • a common potential here, a ground potential
  • different potentials may be applied to the conductive layer 23 of each light receiving element.
  • a plurality of transistors 32 are provided on the functional layer 12.
  • the transistor 32 is electrically connected to the transistor 31 of the functional layer 11, wiring, electrodes, terminals, or the like.
  • FIG. 2 shows an example in which the gate of the transistor 32 is electrically connected to the other of the source and drain of the transistor 31.
  • the transistor 32 included in the functional layer 12 is preferably provided on a single crystal substrate.
  • a transistor in which a channel is formed in a part of a single crystal substrate can be preferably applied.
  • a transistor in which a channel is formed may be applied to a semiconductor thin film formed on a single crystal substrate.
  • a silicon substrate can be typically used.
  • a semiconductor substrate other than silicon such as a silicon carbide substrate, a gallium nitride substrate, or an oxide semiconductor substrate may be used.
  • each photoelectric conversion layer included in each light receiving element absorbs light in a wavelength range including a predetermined wavelength.
  • each light receiving element can be used as a cut filter for light.
  • the blue light (B) is absorbed by the light receiving element 20B.
  • the green light (G) passes through the light receiving element 20B and is absorbed by the light receiving element 20G.
  • the red light (R) passes through the light receiving element 20B and the light receiving element 20G and is absorbed by the light receiving element 20R.
  • Infrared light (IR) passes through the light receiving element 20B, the light receiving element 20G, and the light receiving element 20R, and is absorbed by the light receiving element 20IR.
  • the example shown in FIG. 2 is an example in which light receiving elements having sensitivity to short wavelength light are laminated in order from the incident side of the light. Since short-wavelength light is more easily scattered and absorbed than long-wavelength light, it is possible to reduce the effect of light attenuation by arranging a light receiving element that receives short-wavelength light closer to the incident side of the light. It is possible to realize a highly sensitive imaging device.
  • the stacking order of the light receiving elements is not limited to the configurations shown in FIGS. 1 and 2.
  • the stacking order can be appropriately changed according to the characteristics of each light receiving element. For example, it is preferable that a light receiving element having a narrow wavelength range of absorbed light is arranged on the incident side of light, and a light receiving element having a wide wavelength range is arranged on the side opposite to the incident side.
  • FIG. 3 shows an example of another stacking order.
  • FIG. 3A is an example in which a light receiving element that receives light having a longer wavelength is arranged as it is closer to the incident side of the light.
  • the light receiving element 20IR, the light receiving element 20R, the light receiving element 20G, and the light receiving element 20B are laminated in this order from the light incident side.
  • FIG. 3B is an example in which the light receiving element 20R, the light receiving element 20G, the light receiving element 20B, and the light receiving element 20IR are laminated in this order from the incident side of the light.
  • FIG. 3C shows an example in which the light receiving element 20G, the light receiving element 20B, the light receiving element 20R, and the light receiving element 20IR are laminated in this order from the incident side of the light.
  • FIG. 3D shows an example in which the light receiving element 20R, the light receiving element 20B, the light receiving element 20G, and the light receiving element 20IR are laminated in this order from the incident side of the light.
  • FIGS. 3E and 3F are examples in which a light receiving element 20UV that receives ultraviolet light (UV) is used instead of the light receiving element 20IR that receives infrared light (IR).
  • UV ultraviolet light
  • IR infrared light
  • FIG. 3E shows an example in which the light receiving element 20UV, the light receiving element 20B, the light receiving element 20G, and the light receiving element 20R are laminated in this order from the incident side of the light.
  • FIG. 3F shows an example in which the light receiving element 20B, the light receiving element 20G, the light receiving element 20R, and the light receiving element 20UV are laminated in this order from the incident side of the light.
  • FIG. 4 shows an example in which three types of light receiving elements, a light receiving element 20B, a light receiving element 20G, and a light receiving element 20R, are laminated.
  • FIG. 5 shows a schematic cross-sectional view of the image pickup apparatus 10 having a partially different configuration from the above.
  • FIG. 5 shows an example in which the insulating layer 14 is not provided between the light receiving elements.
  • the four light receiving elements (20B, 20G, 20R, 20IR) are connected in series. Further, an electrode is commonly used between two adjacent light receiving elements.
  • the photoelectric conversion layer 21IR and the photoelectric conversion layer 21R are laminated on the conductive layer 22 via the conductive layer 24.
  • the conductive layer 24 has both a function as an upper electrode of the light receiving element 20IR and a function as a lower electrode of the light receiving element 20R.
  • the photoelectric conversion layer 21R and the photoelectric conversion layer 21G are laminated via the conductive layer 24.
  • the photoelectric conversion layer 21G and the photoelectric conversion layer 21B are laminated via the conductive layer 24.
  • a conductive layer 23 is provided on the photoelectric conversion layer 21B.
  • the conductive layer 22 and each conductive layer 24 are electrically connected to different transistors 31. Further, the conductive layer 23 is provided with a ground potential.
  • the potentials of the four conductive layers are acquired, and the difference between them is calculated according to the intensity of the light received by each light receiving element. You can get a signal.
  • FIG. 6A shows a schematic perspective view of the light receiving element 20IR for 2 ⁇ 2 pixels. Further, FIG. 6B shows a schematic perspective view in which each layer of FIG. 6A is expanded vertically.
  • the conductive layer 22 has an island-like shape.
  • the conductive layer 22 has a shape in which notches are provided on three sides so as not to come into contact with the plug 13B, the plug 13G, and the plug 13R. As a result, the light receiving area of the light receiving element can be made as large as possible.
  • the photoelectric conversion layer 21IR has a laminated structure in which the buffer layer 21a, the active layer 21b, and the buffer layer 21c are laminated.
  • the buffer layer 21a and the buffer layer 21c each function as a carrier transport layer.
  • the active layer 21b has a function of generating electric charges by the photoelectric effect. It is preferable that the buffer layer 21a, the active layer 21b, and the buffer layer 21c each contain an organic compound. Further, the photoelectric conversion layer 21IR is provided so as to be continuous between adjacent pixels.
  • the photoelectric conversion layer 21IR has an opening 16a so as not to come into contact with the plug 13B, the plug 13G, and the plug 13R. In FIG. 6B, three plugs are located inside the opening 16a.
  • the conductive layer 23 has the same upper surface shape as the photoelectric conversion layer 21IR. That is, the conductive layer 23 and the photoelectric conversion layer 21IR can be processed by using the same photomask or the like.
  • the conductive layer 23 is provided so as to be continuous between adjacent pixels.
  • the conductive layer 23 has an opening 16b so as not to come into contact with the plug 13B, the plug 13G, and the plug 13R. In FIG. 6B, three plugs are located inside the opening 16b.
  • FIG. 7A and 7B show an example in which the photoelectric conversion layer 21IR and each plug are in contact with each other.
  • the photoelectric conversion layer 21IR and the plug are in contact with each other as shown in FIGS. 7A and 7B. Even if it is provided, no problem may occur. With such a configuration, the process can be simplified. If each layer constituting the photoelectric conversion layer 21IR contains a material having high electrical conductivity, the plugs may be electrically short-circuited. Therefore, the configuration shown in FIG. 6A or the like may be used. preferable.
  • the elements such as the insulating layer and the conductive layer shown below are examples, and other elements may be included. In addition, some of the elements shown below may be omitted. In addition, the laminated structure shown below can be formed by using a bonding step, a polishing step, or the like, if necessary.
  • FIG. 8 is a schematic cross-sectional view of the image pickup apparatus.
  • the image pickup apparatus has a laminated structure in which a functional layer 12, a functional layer 11, a light receiving element 20IR, a light receiving element 20R, a light receiving element 20G, and a light receiving element 20G are laminated in this order.
  • the stacking order of the light receiving elements is not limited to this, and can be changed as appropriate.
  • the functional layer 12 has a circuit element provided on the silicon substrate 51.
  • the transistor 61a and the transistor 61b are shown as a part of the elements of the circuit.
  • the functional layer 12 is provided with a silicon substrate 51, a transistor 61a, a transistor 61b, various insulating layers, and various conductive layers.
  • Each insulating layer has one or more functions of a protective layer, an interlayer insulating layer, and a flattening layer.
  • Each conductive layer has one or more functions such as a plug, wiring, and an electrode.
  • an inorganic insulating film such as a silicon oxide film, a silicon nitride film, a silicon nitride film, a silicon nitride film, or an aluminum oxide film can be used.
  • an organic insulating film such as an acrylic resin or a polyimide resin may be used.
  • the above-mentioned inorganic insulating film or a laminated film in which two or more organic insulating films are laminated may be used.
  • the conductive layers that can be used as wiring, electrodes, or plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, and magnesium.
  • a metal element selected from zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc., an alloy containing the above-mentioned metal element as a component, an alloy combining the above-mentioned metal elements, etc. can be appropriately selected and used. can.
  • As the conductive layer a laminated film in which two or more conductive films containing the above-mentioned conductive material are laminated may be used.
  • the transistor 61a and the transistor 61b are transistors (also referred to as Si transistors) in which channels are formed on the silicon substrate 51.
  • FIG. 8 shows an example in which a fin-type transistor is applied as the transistor 61a and the transistor 61b.
  • a cross section of the fin type Si transistor in the channel width direction is shown in FIG. 9A.
  • the Si transistor may be a planar type transistor.
  • the Si transistor may be a transistor having a semiconductor layer 54 of a silicon thin film.
  • the semiconductor layer 54 can be, for example, single crystal silicon (SOI: Silicon on Insulator) formed on the insulating layer 53 on the silicon substrate 51.
  • SOI Silicon on Insulator
  • polycrystalline silicon may be used as the semiconductor layer 54.
  • the functional layer 11 has an element of a circuit provided on the functional layer 12.
  • the transistor 62a and the transistor 62b are shown as a part of the elements of the circuit.
  • the transistor 62a and the transistor 62b are transistors (also referred to as OS transistors) in which channels are formed in the oxide semiconductor layer.
  • An insulating layer 52 is provided between the functional layer 11 and the functional layer 12.
  • the insulating layer 52 functions as a barrier membrane that prevents diffusion of water, hydrogen, or the like.
  • the insulating layer 52 includes a silicon nitride film, a silicon oxide film, an aluminum oxide film, an aluminum oxide film, a gallium oxide film, a gallium oxide film, an ytttrium oxide film, an ytttrium oxide film, a hafnium film for oxidation, and a hafnium oxide. It is preferable to use an insulating membrane having a high barrier property against water or hydrogen, such as a membrane or an yttria-stabilized zirconia (YSZ) membrane.
  • YSZ yttria-stabilized zirconia
  • a film having a function of preventing hydrogen diffusion as the insulating layer 52 that functions as a barrier film.
  • Si devices hydrogen is required to terminate dangling bonds, but hydrogen in the vicinity of the OS transistor becomes one of the factors that generate carriers in the oxide semiconductor layer, which reduces reliability. .. Therefore, it is preferable to provide a hydrogen blocking film between the layer on which the Si device is formed and the layer on which the OS transistor is formed.
  • FIG. 10A shows the details of the OS transistor that can be applied to the transistor 62a and the transistor 62b.
  • the OS transistor shown in FIG. 10A has a self-aligned configuration in which an insulating layer is provided on a laminate of a semiconductor layer and a conductive layer, and an opening reaching the semiconductor layer is provided to form a source electrode and a drain electrode.
  • the OS transistor may have a channel forming region, a source region 73, and a drain region 74 formed in the oxide semiconductor, as well as a gate electrode 71 and a gate insulating layer 72. At least the gate insulating layer 72 and the gate electrode 71 are provided in the opening. A semiconductor layer 77 may be further provided in the opening. A source electrode 75 is provided on the source region 73, and a drain electrode 76 is provided on the drain region 74.
  • the OS transistor may have a self-aligned configuration in which the source region 73 and the drain region 74 are formed in the semiconductor layer with the gate electrode 71 as a mask.
  • FIG. 10C it may be a non-self-aligned top gate type transistor having a region where the source electrode 75 or the drain electrode 76 and the gate electrode 71 overlap.
  • the structure in which the OS transistor has a back gate 78 is shown, but the structure may not have a back gate.
  • the back gate 78 may be electrically connected to a gate electrode 71 that functions as a front gate of the OS transistors provided so as to face each other, as shown in the cross-sectional view of the OS transistor in the channel width direction shown in FIG. 10D.
  • FIG. 10D shows an example of a cross section of the OS transistor shown in FIG. 10A, but the same applies to transistors having other structures.
  • the back gate 78 may be configured to be able to supply a fixed potential or signal different from that of the front gate.
  • a light receiving element 20IR, a light receiving element 20R, a light receiving element 20G, and a light receiving element 20B are laminated on the functional layer 11.
  • Each light receiving element has a structure in which a conductive layer 22, a buffer layer 21a, an active layer 21b, a buffer layer 21c, and a conductive layer 23 are laminated.
  • the active layer 21b of each light receiving element preferably contains a different organic compound.
  • the buffer layer 21a and the buffer layer 21c of each light receiving element contain a metal or an organic compound, respectively.
  • the buffer layer 21a and the buffer layer 21c of each light receiving element may contain different materials (metal or organic compound), or the same material may be used for two or more light receiving elements.
  • One of the buffer layer 21a and the buffer layer 21c functions as one or both of the hole transport layer and the hole injection layer. Further, the other of the buffer layer 21a and the buffer layer 21c functions as one or both of the electron transport layer and the electron injection layer.
  • the active layer 21b functions as a photoelectric conversion layer.
  • a mixed layer (bulk heterojunction structure) of an n-type organic semiconductor and a p-type organic semiconductor can be used.
  • buffer layer 21a the active layer 21b, the buffer layer 21c, and the materials that can be used for these will be described.
  • the hole injection layer is a layer that injects holes from the electrode into the light receiving element.
  • the hole injection layer is a layer containing a material having a high hole injection property.
  • a material having high hole injectability a composite material containing a hole transporting material and an acceptor material (electron acceptor material), an aromatic amine compound, or the like can be used.
  • the hole transport layer is a layer that transports holes.
  • the hole transport layer is a layer containing a hole transport material.
  • a hole transporting material a substance having a hole mobility of 10 to 6 cm 2 / Vs or more is preferable. It should be noted that any substance other than these can be used as long as it is a substance having a higher hole transportability than electrons.
  • a material having high hole-transporting property such as a ⁇ -electron-rich heteroaromatic compound (for example, a carbazole derivative, a thiophene derivative, a furan derivative, etc.) or an aromatic amine (a compound having an aromatic amine skeleton) is used. preferable.
  • the electron transport layer is a layer that transports electrons.
  • the electron transport layer is a layer containing an electron transport material.
  • As the electron transporting material a substance having an electron mobility of 1 ⁇ 10 -6 cm 2 / Vs or more is preferable. It should be noted that any substance other than these can be used as long as it is a substance having a higher electron transport property than the hole.
  • Examples of the electron-transporting material include a metal complex having a quinoline skeleton, a metal complex having a benzoquinoline skeleton, a metal complex having an oxazole skeleton, a metal complex having a thiazole skeleton, and the like, as well as an oxazole derivative, a triazole derivative, and an imidazole derivative.
  • ⁇ electron deficiency including oxazole derivative, thiazole derivative, phenanthroline derivative, quinoline derivative having quinoline ligand, benzoquinoline derivative, quinoxalin derivative, dibenzoquinoxalin derivative, pyridine derivative, bipyridine derivative, pyrimidine derivative, and other nitrogen-containing heteroaromatic compounds
  • a material having high electron transport property such as a type heteroaromatic compound can be used.
  • the electron injection layer is a layer that injects electrons from the electrode into the light receiving element.
  • the electron injection layer is a layer containing a material having high electron injection properties.
  • a material having high electron injection property a material containing a metal such as an alkali metal, an alkaline earth metal, or a compound thereof can be used.
  • a composite material containing an electron transporting material and a donor material (electron donating material) can also be used.
  • n-type semiconductor material contained in the active layer 21b examples include electron-accepting organic semiconductor materials such as fullerenes (for example, C 60 , C 70, etc.) and fullerene derivatives.
  • Fullerenes have a soccer ball-like shape, and the shape is energetically stable.
  • Fullerenes have deep (low) both HOMO and LUMO levels. Since fullerenes have a deep LUMO level, they have extremely high electron acceptor properties. Normally, when ⁇ -electron conjugation (resonance) spreads on a plane like benzene, the electron donating property (donor property) increases, but since fullerenes have a spherical shape, ⁇ -electrons are widely spread.
  • Both C 60 and C 70 have a wide absorption band in the visible light region, and C 70 is particularly preferable because it has a larger ⁇ -electron conjugated system than C 60 and also has a wide absorption band in the long wavelength region.
  • a metal complex having a quinoline skeleton As the material of the n-type semiconductor, a metal complex having a quinoline skeleton, a metal complex having a benzoquinolin skeleton, a metal complex having an oxazole skeleton, a metal complex having a thiazole skeleton, an oxaziazole derivative, a triazole derivative, an imidazole derivative, etc.
  • Examples of the material of the p-type semiconductor contained in the active layer 21b include copper (II) phthalocyanine (Coper (II) phthalocyanine; CuPc), tetraphenyldibenzoperichanine (DBP), zinc phthalocyanine (Zinc Phthalocyanine; Zinc Phthalocyanine). Examples thereof include electron-donating organic semiconductor materials such as phthalocyanine (SnPc) and quinacridone.
  • Examples of the material for the p-type semiconductor include a carbazole derivative, a thiophene derivative, a furan derivative, a compound having an aromatic amine skeleton, and the like. Further, as the material of the p-type semiconductor, naphthalene derivative, anthracene derivative, tetracene derivative, pyrene derivative, triphenylene derivative, fluorene derivative, pyrrole derivative, benzofuran derivative, benzothiophene derivative, indol derivative, dibenzofuran derivative, dibenzothiophene derivative, indoro Examples thereof include carbazole derivatives, porphyrin derivatives, phthalocyanine derivatives, naphthalocyanine derivatives, quinacridone derivatives, polyphenylene vinylene derivatives, polyparaphenylene derivatives, polyfluorene derivatives, polyvinylcarbazole derivatives, polythiophene derivatives and the like.
  • the HOMO level of the electron-donating organic semiconductor material is preferably shallower (higher) than the HOMO level of the electron-accepting organic semiconductor material.
  • the LUMO level of the electron-donating organic semiconductor material is preferably shallower (higher) than the LUMO level of the electron-accepting organic semiconductor material.
  • spherical fullerenes as the electron-accepting organic semiconductor material and to use an organic semiconductor material having a shape close to a flat surface as the electron-donating organic semiconductor material. Molecules with similar shapes tend to gather together, and when molecules of the same type aggregate, the energy levels of the molecular orbitals are close, so carrier transportability can be improved.
  • the active layer 21b is preferably formed by co-depositing an n-type semiconductor and a p-type semiconductor.
  • Either a low molecular weight compound or a high molecular weight compound can be used for the buffer layer 21a, the active layer 21b, and the buffer layer 21c, and an inorganic compound may be contained.
  • Each layer can be formed by a method such as a thin-film deposition method (including a vacuum vapor deposition method), a transfer method, a printing method, an inkjet method, or a coating method.
  • the buffer layer 21a, the active layer 21b, and the buffer layer 21c have a single-layer structure containing a single material (compound), a single-layer structure containing a plurality of materials, and a laminated structure in which layers containing two or more single materials are laminated. It can be a laminated structure in which layers containing two or more materials are laminated, or a laminated structure in which a layer containing one or more single materials and a layer containing one or more materials are laminated.
  • a layer containing a plurality of materials is formed by a vacuum vapor deposition method
  • a co-evaporation method in which two or more materials are evaporated or sublimated to form a film, or a mixed material in which two or more materials are mixed in advance is evaporated or sublimated.
  • Any of the premix methods for forming a film may be used.
  • the co-deposition method and the premix method may be combined to form a layer containing three or more materials.
  • the plug 13IR that electrically connects the transistor 62a and the conductive layer 22 of the light receiving element 20IR and the plug 13B that electrically connects the transistor 62b and the conductive layer 22 of the light receiving element 20B are clearly shown. ing.
  • the plug 13IR is electrically connected to one of the source and drain of the transistor 62a.
  • FIG. 8 shows an example in which the other of the source and drain of the transistor 62a is electrically connected to the gate of the transistor 61a.
  • the plug 13B is electrically connected to one of the source and drain of the transistor 62b.
  • the other of the source and drain of the transistor 62b is electrically connected to the gate of the transistor 61b.
  • the transistor 62a and the transistor 61a form a part of one pixel circuit
  • the transistor 62b and the transistor 61b form a part of the other pixel circuit.
  • the transistor 62a and the transistor 62b each function as a transfer transistor
  • the transistor 61a and the transistor 61b function as an amplification transistor.
  • the connection relationship of each transistor is not limited to the configuration shown in FIG.
  • FIG. 8 shows an example in which the plug 13B is provided in contact with the light receiving element 20G, the light receiving element 20R, and the buffer layer 21a, the active layer 21b, and the buffer layer 21c included in the light receiving element 20IR. As illustrated in FIG. 6 and the like, the plug 13B and the like may not be in contact with them.
  • a microlens array 18 is provided on the light receiving element 20B via an insulating layer 17.
  • the microlens array 18 has a function of efficiently incident light on each light receiving element by condensing the incident light.
  • the lens included in the microlens array 18 may be arranged for each pixel, or may be arranged for each of two or more pixels. For example, a microlens array in which lenses including 2 ⁇ 2 pixels are arranged may be used.
  • FIG. 11 shows a schematic cross-sectional view of an imaging device having a partially different configuration from the above configuration example 1.
  • the image pickup apparatus shown in FIG. 11 is mainly different from the above configuration example 1 in that the configuration of the functional layer 11 is different.
  • the functional layer 11 has a circuit element provided on the silicon substrate 55.
  • the transistor 63a and the transistor 63b are shown as a part of the elements of the circuit.
  • the functional layer 11 is provided with a silicon substrate, a transistor 63a, a transistor 63b, various insulating layers, and various conductive layers.
  • Each insulating layer has one or more functions of a protective layer, an interlayer insulating layer, and a flattening layer.
  • Each conductive layer has one or more functions such as a plug, wiring, and an electrode.
  • the transistor 63a and the transistor 63b are Si transistors in which channels are formed on the silicon substrate 55.
  • FIG. 11 shows an example in which a fin-type transistor is applied as the transistor 63a and the transistor 63b.
  • the transistor shown in FIG. 9A, FIG. 9B, or FIG. 9C may be applied.
  • the insulating layer 82 and the insulating layer 83 located between the functional layer 11 and the functional layer 12 function as a bonding layer.
  • the surfaces of the insulating layer 82 and the insulating layer 83 corresponding to the bonded surfaces are flattened.
  • the insulating layer 82 and the insulating layer 83 are preferably formed of the same material.
  • the silicon substrate 55 is provided with a plug 81 that reaches the bonded surface.
  • One end of the plug 81 is electrically connected to the transistor 63a or the transistor 63b.
  • the other end of the plug 81 is joined to the plug 84 of the functional layer 12.
  • the functional layer 11 and the functional layer 12 are electrically connected via the plug 81 and the plug 84, and signals can be exchanged via these.
  • FIG. 12 The configuration shown in FIG. 12 is mainly different from the above configuration example 2 in that the configuration of the functional layer 11 is different.
  • the imaging device shown in FIG. 12 has a configuration in which the functional layer 11 is turned upside down as compared with the configuration example 2.
  • the insulating layer 86 is provided on the back surface side (the side on which the transistor 63a or the like is not provided) of the silicon substrate 55, and the light receiving element 20IR is provided on the insulating layer 86.
  • FIG. 12 shows a configuration in which the plug 81 also serves as the plug 13IR.
  • a plug 85 is provided on the joint surface side of the functional layer 11 with the functional layer 12. The plug 85 is joined to the plug 84 of the functional layer 12.
  • a light receiving element formed on a semiconductor substrate can also be applied to one of a plurality of light receiving elements included in the image pickup apparatus.
  • an imaging device including both a light receiving element using an organic compound and a light receiving element formed on a semiconductor substrate will be described.
  • FIG. 13 shows a schematic cross-sectional view of the imaging device.
  • the configuration shown in FIG. 13 is mainly different from the configuration illustrated in FIG. 12 in that the configuration of the functional layer 11 is different and that the light receiving element 40 is provided instead of the light receiving element 20IR.
  • the light receiving element 40 is a pn junction type photodiode formed on the silicon substrate 56.
  • the light receiving element 40 has a region 41 corresponding to a p-type region and a region 42 corresponding to an n-type region.
  • the light receiving element 40 shown in FIG. 13 is an embedded photodiode, and a thin p-type region (a part of the region 41) provided on the surface side (current extraction side) of the region 42 suppresses dark current and makes noise. Can be reduced.
  • the silicon substrate 56 is provided with an element separation layer. Specifically, the silicon substrate 56 is provided with a groove for separating pixels, and the insulating layer 57 is provided on the upper surface of the silicon substrate 56 and the groove. By providing the insulating layer 57, it is possible to prevent the carriers generated by the light receiving element 40 from flowing out to the adjacent pixels.
  • the insulating layer 57 also has a function of suppressing the intrusion of stray light.
  • the silicon substrate 56 is provided with a region 43 corresponding to an n-type region in addition to the light receiving element 40. Further, the insulating layer 57 and the silicon substrate 56 are provided with an opening reaching the region 43, and the plug 13B is provided in the opening. The plug 13B electrically connects the conductive layer 22 of the light receiving element 20B and the region 43. The same configuration can be applied to the plug 13G and the plug 13R (not shown).
  • the functional layer 11 has a transistor 64a, a transistor 65a, a transistor 64b, and a transistor 65b.
  • Each transistor is a transistor in which a channel is formed on the silicon substrate 56.
  • FIG. 13 shows a transistor 65a connected in series with the transistor 64a and a transistor 65b connected in series with the transistor 64b.
  • the other of the source and drain of the transistor 64a is electrically connected to the gate of the transistor 61a of the functional layer 12 via the plug 85 and the plug 84.
  • the other of the source and drain of the transistor 64b is electrically connected to the gate of the transistor 61b of the functional layer 12 via the plug 85 and the plug 84.
  • the light receiving element 40 has a region that overlaps with the transistor 64a, the transistor 65a, the transistor 64b, and the transistor 65b.
  • the aperture ratio (effective light receiving area ratio) of the pixels can be increased, and an image pickup device with high sensitivity can be realized.
  • the light receiving element 20B, the light receiving element 20G, and the light receiving element 20R receive blue light, green light, and red light, respectively, and the light receiving element 40 receives infrared light. It can be configured to be. Not limited to this, the light receiving element 40 may be configured to receive any of visible light.
  • a substrate other than silicon may be used as the substrate on which the light receiving element 40 is formed.
  • silicon carbide, an oxide semiconductor, gallium nitride, or the like having a bandgap larger than that of silicon can be used. This makes it possible to form a light receiving element that generates an electric charge by absorbing ultraviolet light.
  • FIG. 14 is different from the configuration illustrated in FIG. 13 in that it has a functional layer 11a and a functional layer 11b instead of the functional layer 11. That is, the image pickup apparatus shown in FIG. 14 has a configuration in which four light receiving elements and three functional layers are laminated.
  • the configuration of the functional layer 11 and the light receiving element 40 illustrated in FIG. 13 can be applied to the functional layer 11a and the light receiving element 40. That is, the light receiving element 40, the transistor 64a, the transistor 65a, the transistor 64b, and the transistor 65b are provided on the silicon substrate 56.
  • the same configuration as that of the functional layer 11 illustrated in FIG. 8 can be applied. That is, an OS transistor is applied to each of the transistor 62a and the transistor 62b included in the functional layer 11b.
  • the imaging device shown in FIG. 14 is bonded between the functional layer 11a and the functional layer 11b. Specifically, the insulating layer 83 provided on the lower surface of the functional layer 11a and the insulating layer 82 provided on the upper surface of the functional layer 11b are bonded together. Further, the functional layer 11a and the functional layer 11b can exchange signals via the plug 84 and the plug 85.
  • the other of the source and drain of the transistor 64a is electrically connected to one of the source and drain of the transistor 62a and the gate of the transistor 61a. Further, the other side of the source and drain of the transistor 64b is electrically connected to one of the source and drain of the transistor 62b and the gate of the transistor 61b.
  • the connection relationship of each transistor is not limited to this.
  • FIG. 15 has a configuration in which the functional layer 11b illustrated in FIG. 14 is inverted in the vertical direction.
  • the functional layer 11b is formed by being laminated on the functional layer 11a via an insulating layer 52.
  • the imaging device shown in FIG. 15 is bonded between the functional layer 11b and the functional layer 12. Specifically, the insulating layer 83 provided on the lower surface of the functional layer 11b and the insulating layer 82 provided on the upper surface of the functional layer 12 are bonded together. Further, the functional layer 11b and the functional layer 12 can exchange signals via the plug 85 and the plug 84.
  • the imaging device illustrated in the present embodiment has a configuration in which a plurality of light receiving elements and a plurality of functional layers are laminated. Moreover, not only a full-color image can be captured with one type of pixel, but also an infrared light image can be captured. Therefore, not only the manufacturing cost can be reduced, but also the number of parts and the power consumption in the electronic device to which the imaging device is applied can be reduced. Further, as compared with the case where the visible light image sensor and the infrared light image sensor are arranged side by side for imaging, the color image and the infrared light image do not have a deviation in the imaging position in principle. Therefore, it has a secondary effect such as eliminating the need for image processing for correcting the deviation.
  • the image pickup apparatus exemplified in the present embodiment, it is possible to reduce the occupied area of the pixel without sacrificing the sensitivity and the aperture ratio.
  • it is possible to arrange various circuits on top of the pixels it becomes easy to increase the number of functions.
  • the image pickup device can be easily made into a high-definition image.
  • the image pickup device can easily have a high aperture ratio.
  • it can be a multifunctional imaging device.
  • This embodiment can be implemented by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • the imaging device has a function of holding analog data (image data) acquired in an imaging operation in pixels and extracting data obtained by multiplying the analog data by an arbitrary weighting coefficient. It also has a function (product-sum calculation function) of adding the data output from a plurality of pixels.
  • processing such as image recognition can be performed by incorporating the data extracted from the pixels into a neural network or the like provided inside or outside the imaging device.
  • processing can be performed efficiently.
  • FIG. 16 is a block diagram illustrating an imaging device according to an aspect of the present invention.
  • the imaging device includes a pixel array 300, a circuit 201, a circuit 301, a circuit 302, a circuit 303, a circuit 304, and a circuit 305.
  • one or more of the circuit 201, the circuit 301, the circuit 302, the circuit 303, and the circuit 304, and the circuit 305 may have an area overlapping with the pixel array 300. With this configuration, the area of the imaging device can be reduced.
  • a circuit having two or more functions may be used instead.
  • a circuit other than the circuit 201 and the circuit 301 to the circuit 305 may be used.
  • one or more of the functions of the circuit 201 and the circuits 301 to 305 may be replaced by the operation by software.
  • some of the circuits 201 and the circuits 301 to 305 may be outside the image pickup apparatus.
  • the pixel array 300 can have an imaging function and a calculation function.
  • the circuits 201 and 301 can have an arithmetic function.
  • the circuit 302 can have an arithmetic function or a data conversion function, and can output data to the wiring 311.
  • the circuits 303 and 304 can have a selection function.
  • the circuit 305 can have a function of supplying an electric potential (weight, etc.) to a pixel.
  • a shift register, a decoder, or the like can be used for the circuit having the selection function.
  • the pixel array 300 has a plurality of pixel blocks 200. As shown in FIG. 17, the pixel block 200 has a plurality of pixels 100 arranged in a matrix, and each pixel 100 is electrically connected to the circuit 201 via wiring 113.
  • the circuit 201 can also be provided in the pixel block 200.
  • the number of pixels of the pixel block 200 is set to 3 ⁇ 3 as an example, but the number of pixels is not limited to this. For example, it can be 2 ⁇ 2, 4 ⁇ 4, or the like. Alternatively, the number of pixels in the horizontal direction and the number of pixels in the vertical direction may be different. Further, some pixels may be shared by adjacent pixel blocks.
  • the pixel block 200 and the circuit 201 can be operated as a product-sum calculation circuit.
  • the pixel 100 can have a light receiving element 101, a transistor 102, a transistor 103, a capacitor 104, a transistor 105, a transistor 106, and a transistor 108.
  • the light receiving element can also be referred to as a light receiving device, a photoelectric conversion element, a photoelectric conversion device, or the like.
  • One electrode of the light receiving element 101 is electrically connected to one of the source and drain of the transistor 102.
  • the other of the source or drain of the transistor 102 is electrically connected to one of the source or drain of the transistor 103, one electrode of the capacitor 104, and the gate of the transistor 105.
  • One of the source or drain of the transistor 105 is electrically connected to one of the source or drain of the transistor 108.
  • the other electrode of the capacitor 104 is electrically connected to one of the source or drain of the transistor 106.
  • the other electrode of the light receiving element 101 is electrically connected to the wiring 114.
  • the gate of the transistor 102 is electrically connected to the wiring 116.
  • the other of the source or drain of the transistor 103 is electrically connected to the wiring 115.
  • the gate of the transistor 103 is electrically connected to the wiring 117.
  • the other of the source or drain of the transistor 105 is electrically connected to a GND wiring or the like.
  • the other of the source or drain of the transistor 108 is electrically connected to the wiring 113.
  • the other of the source or drain of the transistor 106 is electrically connected to the wiring 111.
  • the gate of the transistor 106 is electrically connected to the wiring 112.
  • the gate of the transistor 108 is electrically connected to the wiring 122.
  • a node N is an electrical connection point (wiring) between the other of the source or drain of the transistor 102, one of the source or drain of the transistor 103, one electrode of the capacitor 104, and the gate of the transistor 105. ..
  • Wiring 114 and 115 can have a function as a power supply line.
  • the wiring 114 can function as a high-potential power supply line
  • the wiring 115 can function as a low-potential power supply line.
  • Wiring 112, 116, 117, 122 can function as a signal line for controlling the continuity of each transistor.
  • the wiring 111 can function as a wiring that supplies a potential corresponding to a weighting coefficient to the pixel 100.
  • the wiring 113 can function as a wiring that electrically connects the pixel 100 and the circuit 201.
  • An amplifier circuit, a gain adjustment circuit, or the like may be electrically connected to the wiring 113.
  • a photodiode can be used as the light receiving element 101.
  • An avalanche photodiode may be used if it is desired to increase the photodetection sensitivity in low light.
  • the transistor 102 can have a function of controlling the potential of the node N.
  • the transistor 103 can have a function of initializing the potential of the node N.
  • the transistor 105 can have a function of controlling the current flowing through the circuit 201 according to the potential of the node N.
  • the transistor 108 can have a function of selecting pixels.
  • the transistor 106 can have a function of supplying a potential corresponding to a weighting coefficient to the node N.
  • the transistor 105 and the transistor 108 electrically connect one of the source or drain of the transistor 105 and one of the source or drain of the transistor 108, and wire the other of the source or drain of the transistor 105. It may be connected to 113 and the other of the source or drain of the transistor 108 may be electrically connected to the GND wiring or the like.
  • connection direction of the pair of electrodes of the light receiving element 101 may be reversed.
  • the wiring 114 may function as a low-potential power supply line
  • the wiring 115 may function as a high-potential power supply line.
  • the transistors 102 and 103 it is preferable to use a transistor (OS transistor) in which a metal oxide is used in the channel forming region.
  • the OS transistor has a characteristic that the off-current is extremely low.
  • the period during which the electric charge can be held at the node N can be made extremely long. Further, it is possible to apply a global shutter method in which charge accumulation operation is simultaneously performed on all pixels without complicating the circuit configuration or operation method. Further, while holding the image data in the node N, it is possible to perform a plurality of operations using the image data.
  • the transistor 105 may be desired to have excellent amplification characteristics. Further, as the transistors 106 and 108, it may be preferable to use transistors having high mobility capable of high-speed operation. Therefore, transistors (Si transistors) using silicon in the channel forming region may be applied to the transistors 105, 106, and 108.
  • an OS transistor and a Si transistor may be arbitrarily combined and applied. Moreover, all the transistors may be OS transistors. Alternatively, all the transistors may be Si transistors. Examples of the Si transistor include a transistor having amorphous silicon, a transistor having crystalline silicon (microcrystalline silicon, low temperature polysilicon, single crystal silicon), and the like.
  • the potential of the node N in the pixel 100 is determined by the sum of the reset potential supplied from the wiring 115 and the potential (image data) generated by the photoelectric conversion by the light receiving element 101.
  • the potential corresponding to the weighting coefficient supplied from the wiring 111 is capacitively coupled and determined. Therefore, the transistor 105 can flow a current corresponding to the data in which an arbitrary weighting coefficient is added to the image data.
  • each pixel 100 is electrically connected to each other by wiring 113.
  • the circuit 201 can perform calculations using the sum of the currents flowing through the transistors 105 of each pixel 100.
  • the circuit 201 includes a capacitor 202, a transistor 203, a transistor 204, a transistor 205, a transistor 206, and a transistor 207 as a voltage conversion circuit.
  • An appropriate analog potential (Bias) is applied to the gate of transistor 207.
  • One electrode of the capacitor 202 is electrically connected to one of the source or drain of the transistor 203 and the gate of the transistor 204.
  • One of the source or drain of transistor 204 is electrically connected to one of the source or drain of transistor 205 and one of the source or drain of transistor 206.
  • the other electrode of the capacitor 202 is electrically connected to one of the wires 113 and the source or drain of the transistor 207.
  • the other side of the source or drain of the transistor 203 is electrically connected to the wiring 218.
  • the other of the source or drain of transistor 204 is electrically connected to wire 219.
  • the other of the source or drain of the transistor 205 is electrically connected to a reference power line such as GND wiring.
  • the other of the source or drain of the transistor 206 is electrically connected to the wiring 212.
  • the other of the source or drain of transistor 207 is electrically connected to wire 217.
  • the gate of transistor 203 is electrically connected to wiring 216.
  • the gate of the transistor 205 is electrically connected to the wiring 215.
  • the gate of the transistor 206 is electrically connected to the wiring 213.
  • Wiring 217, wiring 218, and wiring 219 can have a function as a power supply line.
  • the wiring 218 can have a function as a wiring for supplying a reset potential (Vr) for reading.
  • the wiring 217 and the wiring 219 can function as a high-potential power supply line.
  • the wiring 213, the wiring 215, and the wiring 216 can function as signal lines for controlling the continuity of each transistor.
  • the wiring 212 is an output line and can be electrically connected to, for example, the circuit 301 shown in FIG.
  • the transistor 203 can have a function of resetting the potential of the wiring 211 to the potential of the wiring 218.
  • the transistor 204 and the transistor 205 can have a function as a source follower circuit.
  • the transistor 206 can have a function of controlling reading.
  • the circuit 201 has a function as a correlated double sampling circuit (CDS circuit), and can be replaced with a circuit having another configuration having the function.
  • CDS circuit correlated double sampling circuit
  • an offset component other than the product of the image data (X) and the weighting coefficient (W) is removed, and the target WX is extracted.
  • WX can be calculated by using the data with exposure (with imaging) and without exposure (without imaging) acquired by the same pixel and the data when weighting is given to each of them.
  • the total current (I p ) flowing through the pixel 100 when exposed is k ⁇ (X-V th ) 2
  • the total current (I p ) flowing through the pixel 100 when weighted is k ⁇ (W + X-V th).
  • the total current (I ref ) flowing through the pixel 100 without exposure is k ⁇ (0-V th ) 2
  • the total current (I ref ) flowing through the pixel 100 when weighted is k ⁇ (W-).
  • V th ) 2 .
  • k is a constant and Vth is the threshold voltage of the transistor 105.
  • circuit 201 data A and data B can be read out.
  • the difference calculation between the data A and the data B can be performed by, for example, the circuit 301.
  • FIG. 19A is a timing chart illustrating an operation of calculating the difference (data A) between the exposed data and the weighted data in the pixel block 200 and the circuit 201.
  • data A the difference between the exposed data and the weighted data in the pixel block 200 and the circuit 201.
  • the timing at which each signal is converted is shown in the figure for convenience, it is actually preferable to shift the signal in consideration of the delay inside the circuit. Further, in the following description, the high potential is represented by "H” and the low potential is represented by "L".
  • the potential of the wiring 117 is set to "H”
  • the potential of the wiring 116 is set to "H”
  • the node N of the pixel 100 is set to the reset potential.
  • the potential of the wiring 111 is set to "L”
  • the potential of the wirings 112_1 to 112_3 (wiring 112 in the first to third rows) is set to "H”
  • the weighting coefficient 0 is written.
  • the potential X (image data) is written to the node N by photoelectric conversion of the light receiving element 101.
  • the potential of the wiring 111 is set to the potential corresponding to the weighting coefficient W11 (the weight added to the pixels in the first row), and the potential of the wiring 112_1 is set to “H”, so that the node N of the pixels 100 in the first row
  • the weighting coefficient W11 is added to the capacitance coupling of the capacitor 104.
  • the potential of the wiring 111 is set to the potential corresponding to the weighting coefficient W12 (the weight added to the pixel in the second row), and the potential of the wiring 112_2 is set to “H”, so that the node N of the pixel 100 in the second row
  • the weighting coefficient W12 is added to the capacitance coupling of the capacitor 104.
  • the potential of the wiring 111 is set to the potential corresponding to the weighting coefficient W13 (the weight added to the pixel in the third row), and the potential of the wiring 112_3 is set to “H”, so that the node N of the pixel 100 in the third row
  • the weighting coefficient W13 is added to the capacitance coupling of the capacitor 104.
  • the operation of the period T4 to the period T6 corresponds to the generation of data in which the data with imaging is weighted.
  • the potential of the other electrode of the capacitor 202 changes according to the current flowing through the wiring 113, and the change Y is added to the potential Vr of the wiring 211 by capacitive coupling. Therefore, the potential of the wiring 211 becomes "Vr + Y".
  • Vr 0, Y is the difference itself, which means that the data A has been calculated.
  • the circuit 201 responds to the data A of the pixel block 200 in the first row by the source follower operation.
  • the signal potential can be output.
  • FIG. 19B is a timing chart illustrating an operation of calculating the difference (data B) between the unexposed data and the data weighted on the data in the pixel block 200 and the circuit 201.
  • the data B may be acquired as needed. For example, if there is no change in the input weight, the acquired data B may be stored in the memory and the data B may be read from the memory. In addition, a plurality of data B corresponding to a plurality of weights may be stored in the memory. Further, either data A or data B may be acquired first.
  • the potential of the wiring 117 is set to "H”
  • the potential of the wiring 116 is set to "H”
  • the node N of the pixel 100 is set to the reset potential (0).
  • the potential of the wiring 117 is set to “L” and the potential of the wiring 116 is set to “L”. That is, during the period, the potential of the node N is the reset potential regardless of the operation of the light receiving element 101.
  • the potential of the wiring 111 is set to "L”
  • the wiring 112_1, the wiring 112_2, and the wiring 112_3 are set to "H”
  • the weighting coefficient 0 is written.
  • the operation may be performed during the period when the potential of the node N is the reset potential.
  • the potential of the wiring 111 is set to the potential corresponding to the weighting coefficient W11 (the weight added to the pixels in the first row), and the potential of the wiring 112_1 is set to “H”, so that the node N of the pixels 100 in the first row
  • the weighting coefficient W11 is added to the capacitance coupling of the capacitor 104.
  • the potential of the wiring 111 is set to the potential corresponding to the weighting coefficient W12 (the weight added to the pixel in the second row), and the potential of the wiring 112_2 is set to “H”, so that the node N of the pixel 100 in the second row
  • the weighting coefficient W12 is added to the capacitance coupling of the capacitor 104.
  • period T6 the potential of the wiring 111 is set to the potential corresponding to the weighting coefficient W13 (the weight added to the pixel in the third row), and the potential of the wiring 112_3 is set to “H”, so that the node N of the pixel 100 in the third row
  • the weighting coefficient W13 is added to the capacitance coupling of the capacitor 104.
  • Period T4 The operation of period T6 corresponds to the generation of weighted data without imaging.
  • the potential of the other electrode of the capacitor 202 changes according to the current flowing through the wiring 113, and the change Y is added to the potential Vr of the wiring 211. Therefore, the potential of the wiring 211 becomes "Vr + Z".
  • Vr 0, Z is the difference itself, and the data B has been calculated.
  • the circuit 201 responds to the data B of the pixel block 200 in the first row by the source follower operation.
  • the signal potential can be output.
  • Data A and data B output from the circuit 201 by the above operation are input to the circuit 301.
  • an operation for taking the difference between the data A and the data B is performed, and an unnecessary offset component other than the product of the image data (potential X) and the weighting coefficient (potential W) can be removed.
  • the circuit 301 may be configured to have an arithmetic circuit such as the circuit 201, or may be configured to take a difference by using a memory circuit and software processing.
  • the operation corresponds to the initial operation of the neural network that performs inference and the like. Therefore, at least one calculation can be performed in the imaging device before taking out a huge amount of image data to the outside, which reduces the load such as external calculation or data input / output, speeds up processing, and consumes power. It can be reduced.
  • the potential of the wiring 211 of the circuit 201 may be initialized to a different potential by the data A acquisition operation and the data B acquisition operation.
  • the data A is initialized to the potential “Vr1” during the acquisition operation and the data B is initialized to the potential “Vr2” during the acquisition operation.
  • “(Vr1 + Y)-(Vr2 + Z)” "(Vr1-Vr2) + (Y-Z)”.
  • “YZ” is extracted as the product of the image data (potential X) and the weighting coefficient (potential W) in the same manner as in the above operation, and “Vr1-Vr2” is further added.
  • Vr1-Vr2 corresponds to the bias used as the threshold adjustment in the calculation of the intermediate layer of the neural network.
  • the weight has, for example, a role of a filter of a convolutional neural network (CNN), but may also have a role of amplifying or attenuating data.
  • CNN convolutional neural network
  • W weighting coefficient
  • the data B is data without imaging, and can be said to be black level data. Therefore, it can be said that the operation of taking the difference between the data A and the data B is an operation for promoting the visualization of the image captured in the dark place. That is, it is possible to correct the brightness using a neural network.
  • the present invention it is possible to generate a bias by operating the image pickup apparatus. It is also possible to add functional weights within the imaging device. Therefore, it is possible to reduce the load of external calculation and the like, and it can be used for various purposes. For example, in addition to inferring the subject, resolution correction of image data, brightness correction, generation of color images from monochrome images, generation of 3D images from 2D images, restoration of missing information, generation of moving images from still images, out-of-focus In processing such as image correction, a part of the processing can be performed in the image pickup apparatus.
  • FIG. 20A is a diagram illustrating a circuit 301 and a circuit 302 connected to the circuit 201.
  • the product-sum calculation result data output from the circuit 201 is sequentially input to the circuit 301.
  • the circuit 301 may have various calculation functions in addition to the above-mentioned function of calculating the difference between the data A and the data B.
  • the circuit 301 can have the same configuration as the circuit 201.
  • the function of the circuit 301 may be replaced by processing by software.
  • the circuit 301 may have a circuit that performs an operation of the activation function.
  • a comparator circuit can be used for the circuit.
  • the comparator circuit outputs the result of comparing the input data with the set threshold value as binary data. That is, the pixel block 200 and the circuit 301 can act as a part of the neural network.
  • the circuit 301 may have an A / D converter.
  • the circuit 301 can convert the analog data into digital data.
  • the pixel block 200 having 3 ⁇ 3 pixels 100, if the weights supplied to all the pixels 100 are the same (for example, 0) and the transistor 108 of the pixel for which data is to be output is made conductive, the pixel block The sum of the image data of the entire 200, the sum of the image data for each row, the data for each pixel, and the like can be output from the pixel block 200.
  • the data output by the pixel block 200 corresponds to the image data of a plurality of bits, but if it can be binarized by the circuit 301, it can be said that the image data is compressed.
  • the data output from the circuit 301 is sequentially input to the circuit 302.
  • the circuit 302 can be configured to include, for example, a latch circuit and a shift register. With this configuration, parallel serial conversion can be performed, and the data input in parallel can be output to the wiring 311 as serial data.
  • the circuit 302 may have a neural network.
  • the neural network has memory cells arranged in a matrix, and each memory cell holds a weighting coefficient.
  • the data output from the circuit 301 is input to each of the memory cells 320, and the product-sum operation can be performed.
  • the number of memory cells shown in FIG. 20B is an example, and is not limited to this.
  • the data after the product-sum calculation can be output to the wiring 311.
  • connection destination of the wiring 311 is not limited.
  • it can be connected to a neural network, a storage device, a communication device, or the like.
  • the neural network shown in FIG. 20B has a memory cell 320 and a reference memory cell 325 installed in a matrix, a circuit 330, a circuit 350, a circuit 360, and a circuit 370.
  • FIG. 21 shows an example of the memory cell 320 and the reference memory cell 325.
  • Reference memory cells 325 are provided in an arbitrary row.
  • the memory cell 320 and the reference memory cell 325 have a similar configuration and include a transistor 161 and a transistor 162 and a capacitor 163.
  • One of the source and drain of transistor 161 is electrically connected to the gate of transistor 162.
  • the gate of transistor 162 is electrically connected to one electrode of capacitor 163.
  • a node NM is a point where one of the source and drain of the transistor 161, the gate of the transistor 162, and one electrode of the capacitor 163 are connected.
  • the gate of the transistor 161 is electrically connected to the wiring WL.
  • the other electrode of the capacitor 163 is electrically connected to the wiring RW.
  • One of the source and drain of the transistor 162 is electrically connected to a reference potential wiring such as a GND wiring.
  • the other side of the source or drain of the transistor 161 is electrically connected to the wiring WD.
  • the other of the source or drain of the transistor 162 is electrically connected to the wiring BL.
  • the other of the source or drain of the transistor 161 is electrically connected to the wiring WDref.
  • the other of the source or drain of the transistor 162 is electrically connected to the wiring BLref.
  • the wiring WL is electrically connected to the circuit 330.
  • a decoder, a shift register, or the like can be used for the circuit 330.
  • the wiring RW is electrically connected to the circuit 301.
  • Binary data output from the circuit 301 is written to each memory cell.
  • a sequential circuit such as a shift register may be provided between the circuit 301 and each memory cell.
  • the wiring WD and the wiring WDref are electrically connected to the circuit 350.
  • a decoder, a shift register, or the like can be used for the circuit 350.
  • the circuit 350 may have a D / A converter, SRAM, or the like.
  • the circuit 350 can output the weighting factor written to the node NM.
  • the wiring BL and the wiring BLref are electrically connected to the circuit 360.
  • the circuit 360 can have the same configuration as the circuit 201.
  • the circuit 360 can obtain a signal obtained by removing the offset component from the product-sum calculation result.
  • the circuit 360 is electrically connected to the circuit 370.
  • the circuit 370 can also be rephrased as an activation function circuit.
  • the activation function circuit has a function of performing an operation for converting a signal input from the circuit 360 according to a predefined activation function.
  • As the activation function for example, a sigmoid function, a tanh function, a softmax function, a ReLU function, a threshold function, and the like can be used.
  • the signal converted by the activation function circuit is output to the outside as output data.
  • the neural network NN can be composed of an input layer IL, an output layer OL, and an intermediate layer (hidden layer) HL.
  • the input layer IL, the output layer OL, and the intermediate layer HL each have one or more neurons (units).
  • the intermediate layer HL may be one layer or two or more layers.
  • a neural network having two or more intermediate layers HL can also be called a DNN (deep neural network). Learning using a deep neural network can also be called deep learning.
  • Input data is input to each neuron in the input layer IL.
  • the output signals of the neurons in the anterior layer or the posterior layer are input to each neuron in the intermediate layer HL.
  • the output signals of the neurons in the presheaf layer are input to each neuron in the output layer OL.
  • Each neuron may be connected to all neurons in the anterior and posterior layers (fully connected), or may be connected to some neurons.
  • FIG. 22B shows an example of calculation by neurons.
  • two neurons in the presheaf layer that output a signal to the neuron N are shown.
  • the output x 1 of the presheaf neuron and the output x 2 of the presheaf neuron are input to the neuron N.
  • the sum of the multiplication result of the output x 1 and the weight w 1 (x 1 w 1 ) and the multiplication result of the output x 2 and the weight w 2 (x 2 w 2 ) is x 1 w 1 + x 2 w 2.
  • the operation by the neuron includes the operation of adding the product of the output of the neuron in the previous layer and the weight, that is, the product-sum operation (x 1 w 1 + x 2 w 2 above ).
  • This product-sum operation may be performed by software using a program or by hardware.
  • the product-sum calculation is performed using an analog circuit as hardware.
  • an analog circuit is used for the product-sum calculation circuit, the processing speed can be improved and the power consumption can be reduced by reducing the circuit scale of the product-sum calculation circuit or reducing the number of times the memory is accessed.
  • the product-sum calculation circuit has an OS transistor. Since the OS transistor has an extremely small off current, it is suitable as a transistor constituting an analog memory of a product-sum calculation circuit.
  • the product-sum calculation circuit may be configured by using both the Si transistor and the OS transistor.
  • This embodiment can be implemented by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • a metal oxide having an energy gap of 2 eV or more, preferably 2.5 eV or more, and more preferably 3 eV or more can be used.
  • a typical example is an oxide semiconductor containing indium, and for example, CAAC-OS or CAC-OS, which will be described later, can be used.
  • CAAC-OS is suitable for transistors and the like in which the atoms constituting the crystal are stable and reliability is important. Further, since CAC-OS exhibits high mobility characteristics, it is suitable for a transistor or the like that performs high-speed driving.
  • the OS transistor Since the OS transistor has a large energy gap in the semiconductor layer, it exhibits an extremely low off-current characteristic of several yA / ⁇ m (current value per 1 ⁇ m of channel width). Further, the OS transistor has features different from those of the Si transistor such as impact ionization, avalanche breakdown, and short channel effect, and can form a circuit having high withstand voltage and high reliability. In addition, variations in electrical characteristics due to crystallinity non-uniformity, which is a problem with Si transistors, are unlikely to occur with OS transistors.
  • the semiconductor layer of the OS transistor is, for example, one selected from metals such as indium, zinc and M (M is aluminum, titanium, gallium, germanium, yttrium, zirconium, lanthanum, cerium, tin, neodymium or hafnium, or It can be a film represented by an In—M—Zn-based oxide containing a plurality of).
  • the In-M-Zn-based oxide can be formed by, for example, a sputtering method, an ALD (Atomic layer deposition) method, a MOCVD (Metal organic chemical vapor deposition) method, or the like.
  • the atomic number ratio of the metal element of the sputtering target preferably satisfies In ⁇ M and Zn ⁇ M.
  • the atomic number ratio of the semiconductor layer to be formed includes fluctuations of plus or minus 40% of the atomic number ratio of the metal element contained in the sputtering target.
  • the semiconductor layer an oxide semiconductor having a low carrier density is used.
  • the semiconductor layer has a carrier density of 1 ⁇ 10 17 / cm 3 or less, preferably 1 ⁇ 10 15 / cm 3 or less, more preferably 1 ⁇ 10 13 / cm 3 or less, and more preferably 1 ⁇ 10 11 / cm. 3 or less, more preferably less than 1 ⁇ 10 10 / cm 3, it is possible to use a 1 ⁇ 10 -9 / cm 3 or more oxide semiconductor.
  • oxide semiconductors are referred to as high-purity intrinsic or substantially high-purity intrinsic oxide semiconductors. It can be said that the oxide semiconductor is an oxide semiconductor having a low defect level density and stable characteristics.
  • an oxide semiconductor having an appropriate composition may be used according to the required semiconductor characteristics and electrical characteristics (field effect mobility, threshold voltage, etc.) of the transistor. Further, in order to obtain the required semiconductor characteristics of the transistor, it is necessary to make the carrier density, impurity concentration, defect density, atomic number ratio of metal element and oxygen, interatomic distance, density, etc. of the semiconductor layer appropriate. preferable.
  • the concentration of silicon or carbon in the semiconductor layer is set to 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the concentration of alkali metal or alkaline earth metal in the semiconductor layer is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the semiconductor layer is preferably 5 ⁇ 10 18 atoms / cm 3 or less.
  • the transistor may have a normally-on characteristic.
  • a defect containing hydrogen in an oxygen deficiency may function as a donor and generate electrons as carriers.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have a normally-on characteristic.
  • a defect containing hydrogen in an oxygen deficiency can function as a donor of an oxide semiconductor.
  • the carrier concentration may be evaluated instead of the donor concentration. Therefore, in the present specification and the like, as a parameter of the oxide semiconductor, a carrier concentration assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier concentration" described in the present specification and the like may be paraphrased as the "donor concentration".
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm. It is less than 3, more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the semiconductor layer may have a non-single crystal structure, for example.
  • the non-single crystal structure includes, for example, CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor) having crystals oriented on the c-axis, a polycrystalline structure, a microcrystal structure, or an amorphous structure.
  • CAAC-OS C-Axis Aligned Crystalline Oxide Semiconductor
  • the amorphous structure has the highest defect level density
  • CAAC-OS has the lowest defect level density.
  • an oxide semiconductor film having an amorphous structure has a disordered atomic arrangement and has no crystal component.
  • the oxide film having an amorphous structure has, for example, a completely amorphous structure and has no crystal portion.
  • the semiconductor layer is a mixed film having two or more of an amorphous structure region, a microcrystal structure region, a polycrystalline structure region, a CAAC-OS region, and a single crystal structure region. good.
  • the mixed film may have, for example, a single-layer structure or a laminated structure including any two or more of the above-mentioned regions.
  • CAC Cloud-Aligned Composite
  • CAC-OS is, for example, a composition of a material in which elements constituting an oxide semiconductor are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 2 nm or less, or a size close thereto.
  • the oxide semiconductor one or more metal elements are unevenly distributed, and the region having the metal elements is 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 2 nm or less, or a size in the vicinity thereof.
  • the state of being mixed with is also called a mosaic shape or a patch shape.
  • the oxide semiconductor preferably contains at least indium. In particular, it preferably contains indium and zinc. Also, in addition to them, aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium, hafnium, tantalum, tungsten, or magnesium, etc. One or more selected from the above may be included.
  • CAC-OS in In-Ga-Zn oxide is indium oxide (hereinafter, InO).
  • InO indium oxide
  • X1 is a real number greater than 0
  • In X2 Zn Y2 O Z2 X2, Y2, and Z2 are real numbers greater than 0
  • GaO X3 (X3 is a real number larger than 0)
  • gallium zinc oxide hereinafter, Ga X4 Zn Y4 O Z4 (X4, Y4, and Z4 are real numbers larger than 0)
  • the material is separated into a mosaic-like structure, and the mosaic-like InO X1 or In X2 Zn Y2 O Z2 is uniformly distributed in the film (hereinafter, also referred to as cloud-like).
  • CAC-OS is a composite oxide semiconductor having a structure in which a region containing GaO X3 as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component are mixed.
  • the atomic number ratio of In to the element M in the first region is larger than the atomic number ratio of In to the element M in the second region. It is assumed that the concentration of In is higher than that of region 2.
  • IGZO is a common name, and may refer to one compound consisting of In, Ga, Zn, and O. As a typical example, it is represented by InGaO 3 (ZnO) m1 (m1 is a natural number) or In (1 + x0) Ga (1-x0) O 3 (ZnO) m0 (-1 ⁇ x0 ⁇ 1, m0 is an arbitrary number). Crystalline compounds can be mentioned.
  • the crystalline compound has a single crystal structure, a polycrystalline structure, or a CAAC structure.
  • the CAAC structure is a crystal structure in which a plurality of IGZO nanocrystals have a c-axis orientation and are connected without being oriented on the ab plane.
  • CAC-OS relates to the material composition of oxide semiconductors.
  • CAC-OS is a region that is partially observed as nanoparticles containing Ga as a main component and nanoparticles containing In as a main component in a material composition containing In, Ga, Zn, and O.
  • the regions observed in a shape refer to a configuration in which the regions are randomly dispersed in a mosaic shape. Therefore, in CAC-OS, the crystal structure is a secondary element.
  • CAC-OS does not include a laminated structure of two or more types of films having different compositions. For example, it does not include a structure consisting of two layers, a film containing In as a main component and a film containing Ga as a main component.
  • CAC-OS has a region observed in the form of nanoparticles containing the metal element as a main component and a nano having In as a main component in a part.
  • the regions observed in the form of particles refer to a configuration in which the regions are randomly dispersed in a mosaic pattern.
  • CAC-OS can be formed by a sputtering method, for example, under the condition that the substrate is not intentionally heated.
  • a sputtering method one or more selected from an inert gas (typically argon), an oxygen gas, and a nitrogen gas may be used as the film forming gas. good.
  • the flow rate ratio of the oxygen gas is preferably 0% or more and less than 30%, preferably 0% or more and 10% or less. ..
  • CAC-OS is characterized by the fact that no clear peak is observed when measured using the ⁇ / 2 ⁇ scan by the Out-of-plane method, which is one of the X-ray diffraction (XRD) measurement methods. Have. That is, from the X-ray diffraction measurement, it can be seen that the orientation of the measurement region in the ab plane direction and the c-axis direction is not observed.
  • XRD X-ray diffraction
  • CAC-OS has a ring-shaped region having high brightness and a ring-shaped region in the electron beam diffraction pattern obtained by irradiating an electron beam having a probe diameter of 1 nm (also referred to as a nanobeam electron beam). Multiple bright spots are observed. Therefore, from the electron diffraction pattern, it can be seen that the crystal structure of CAC-OS has an nc (nano-crystal) structure having no orientation in the planar direction and the cross-sectional direction.
  • GaO X3 is the main component by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX). It can be confirmed that the region and the region containing In X2 Zn Y2 O Z2 or InO X1 as the main component have a structure in which they are unevenly distributed and mixed.
  • EDX energy dispersive X-ray spectroscopy
  • CAC-OS has a structure different from that of the IGZO compound in which metal elements are uniformly distributed, and has properties different from those of the IGZO compound. That is, the CAC-OS is a region in which GaO X3 or the like is the main component and a region in which In X2 Zn Y2 O Z2 or InO X1 is the main component are phase-separated from each other and each element is the main component. Has a mosaic-like structure.
  • the region in which In X2 Zn Y2 O Z2 or InO X1 is the main component is a region having higher conductivity than the region in which GaO X3 or the like is the main component. That is, when the carrier flows through the region where In X2 Zn Y2 O Z2 or InO X1 is the main component, the conductivity as an oxide semiconductor is exhibited. Therefore, a high field effect mobility ( ⁇ ) can be realized by distributing the region containing In X2 Zn Y2 O Z2 or InO X1 as the main component in the oxide semiconductor in a cloud shape.
  • the region in which GaO X3 or the like is the main component is a region having higher insulating property than the region in which In X2 Zn Y2 O Z2 or InO X1 is the main component. That is, since the region containing GaO X3 or the like as the main component is distributed in the oxide semiconductor, the leakage current can be suppressed and a good switching operation can be realized.
  • CAC-OS when CAC-OS is used for a semiconductor element, the insulation property caused by GaO X3 and the like and the conductivity caused by In X2 Zn Y2 O Z2 or InO X1 act in a complementary manner, resulting in high efficiency. On current (I on ) and high field effect mobility ( ⁇ ) can be achieved.
  • CAC-OS is suitable as a constituent material for various semiconductor devices.
  • FIG. 23A1 is an external perspective view of the upper surface side of the package containing the image sensor chip.
  • the package has a package substrate 410 for fixing the image sensor chip 450 (see FIG. 23A3), a cover glass 420, an adhesive 430 for adhering both, and the like.
  • FIG. 23A2 is an external perspective view of the lower surface side of the package.
  • BGA Ball grid array
  • solder balls are bumps 440.
  • LGA Land grid array
  • PGA Peripheral Component Interconnect
  • FIG. 23A3 is a perspective view of the package shown by omitting a part of the cover glass 420 and the adhesive 430.
  • An electrode pad 460 is formed on the package substrate 410, and the electrode pad 460 and the bump 440 are electrically connected to each other via a through hole.
  • the electrode pad 460 is electrically connected to the image sensor chip 450 by a wire 470.
  • FIG. 23B1 is an external perspective view of the upper surface side of the camera module in which the image sensor chip is housed in a lens-integrated package.
  • the camera module includes a package substrate 411 for fixing the image sensor chip 451 (see FIG. 23B3), a lens cover 421, a lens 435, and the like.
  • an IC chip 490 (see FIG. 23B3) having functions such as a drive circuit for an image pickup device and a signal conversion circuit is also provided between the package substrate 411 and the image sensor chip 451 as a SiP (System in package). It has a configuration.
  • FIG. 23B2 is an external perspective view of the lower surface side of the camera module.
  • the lower surface and the side surface of the package substrate 411 have a QFN (Quad flat no-lead package) configuration in which a land 441 for mounting is provided.
  • the configuration is an example, and QFP (Quad flat package) or the above-mentioned BGA may be provided.
  • FIG. 23B3 is a perspective view of the module shown by omitting a part of the lens cover 421 and the lens 435.
  • the land 441 is electrically connected to the electrode pad 461, and the electrode pad 461 is electrically connected to the image sensor chip 451 or the IC chip 490 by a wire 471.
  • the image sensor chip By housing the image sensor chip in the above-mentioned package, it becomes easy to mount it on a printed circuit board or the like, and the image sensor chip can be incorporated into various semiconductor devices and electronic devices.
  • Electronic devices that can use the imaging device according to one aspect of the present invention include a display device, a personal computer, an image storage device or image reproduction device provided with a recording medium, a mobile phone, a game machine including a portable type, and a portable data terminal.
  • Electronic book terminals video cameras, cameras such as digital still cameras, goggles type displays (head mount displays), navigation systems, sound reproduction devices (car audio, digital audio players, etc.), copiers, facsimiles, printers, multifunction printers , Automatic cash deposit / payment machines (ATMs), vending machines, etc. Specific examples of these electronic devices are shown in FIGS. 24A to 24F.
  • FIG. 24A is an example of a mobile phone, which includes a housing 981, a display unit 982, an operation button 983, an external connection port 984, a speaker 985, a microphone 986, a camera 987, and the like.
  • the mobile phone includes a touch sensor on the display unit 982. All operations such as making a phone call or inputting characters can be performed by touching the display unit 982 with a finger or a stylus.
  • An imaging device according to an aspect of the present invention and an operation method thereof can be applied to the mobile phone, and an infrared light image can be acquired in addition to a color image.
  • FIG. 24B is a portable data terminal, which includes a housing 911, a display unit 912, a speaker 913, a camera 919, and the like.
  • Information can be input and output by the touch panel function of the display unit 912.
  • characters and the like can be recognized from the image acquired by the camera 919, and the characters can be output as voice by the speaker 913.
  • An imaging device according to one aspect of the present invention and an operation method thereof can be applied to the portable data terminal, and an infrared light image can be acquired in addition to a color image.
  • FIG. 24C is a surveillance camera, which has a support base 951, a camera unit 952, a protective cover 953, and the like.
  • the camera unit 952 is provided with a rotation mechanism or the like, and by installing it on the ceiling, it is possible to take an image of the entire surroundings.
  • An image pickup apparatus according to an aspect of the present invention and an operation method thereof can be applied to an element for image acquisition in the camera unit, and an infrared light image can be acquired in addition to a color image.
  • the term "surveillance camera” is an idiomatic name and does not limit its use.
  • a device having a function as a surveillance camera is also called a camera or a video camera.
  • FIG. 24D is a video camera, which includes a first housing 971, a second housing 972, a display unit 973, an operation key 974, a lens 975, a connection unit 976, a speaker 977, a microphone 978, and the like.
  • the operation key 974 and the lens 975 are provided in the first housing 971, and the display unit 973 is provided in the second housing 972.
  • An image pickup apparatus according to an aspect of the present invention and an operation method thereof can be applied to the video camera, and an infrared light image can be acquired in addition to a color image.
  • FIG. 24E is a digital camera, which includes a housing 961, a shutter button 962, a microphone 963, a light emitting unit 967, a lens 965, and the like.
  • An image pickup apparatus according to an aspect of the present invention and an operation method thereof can be applied to the digital camera, and an infrared light image can be acquired in addition to a color image.
  • FIG. 24F is a wristwatch-type information terminal, which has a display unit 932, a housing / wristband 933, a camera 939, and the like.
  • the display unit 932 includes a touch panel for operating the information terminal.
  • the display unit 932 and the housing / wristband 933 have flexibility and are excellent in wearability to the body.
  • An image pickup apparatus according to an aspect of the present invention and an operation method thereof can be applied to the information terminal, and an infrared light image can be acquired in addition to a color image.
  • FIG. 25A illustrates an external view of an automobile as an example of a moving body.
  • FIG. 25B is a diagram simplifying the exchange of data in the automobile.
  • the automobile 890 has a plurality of cameras 891 and the like. An imaging device of one aspect of the present invention can be applied to the camera 891. Further, the automobile 890 is equipped with various sensors (not shown) such as an infrared radar, a millimeter wave radar, and a laser radar.
  • the integrated circuit 893 can be used for the camera 891 and the like.
  • the camera 891 processes a plurality of images obtained in a plurality of imaging directions 892 by the integrated circuit 893, and the host controller 895 or the like collectively analyzes the plurality of images via the bus 894 or the like to perform a guardrail. It is possible to perform automatic driving by judging the surrounding traffic conditions such as the presence or absence of pedestrians or the presence or absence of pedestrians. It can also be used in systems for road guidance, danger prediction, and the like.
  • the obtained image data is subjected to arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (for crime prevention, etc.), object recognition (for automatic driving, etc.). ), Image compression, image correction (wide dynamic range), image restoration of lensless image sensor, positioning, character recognition, reduction of reflection reflection, etc. can be performed.
  • arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (for crime prevention, etc.), object recognition (for automatic driving, etc.).
  • Image compression image correction (wide dynamic range), image restoration of lensless image sensor, positioning, character recognition, reduction of reflection reflection, etc.
  • the automobile is described as an example of the moving body, but the automobile may be an automobile having an internal combustion engine, an electric vehicle, a hydrogen vehicle, or the like.
  • the moving body is not limited to the automobile.
  • moving objects include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), etc., and the computer of one aspect of the present invention is applied to these moving objects. Therefore, a system using artificial intelligence can be provided.
  • FIG. 25C illustrates an external view of an in-vehicle imaging camera.
  • the imaging camera shown in FIG. 25C can also be called a drive recorder.
  • the imaging camera shown in FIG. 25C has a housing 861, a lens 862, a support portion 863, and the like. By attaching double-sided tape or the like to the support portion 863, it can be installed on the windshield, bonnet, rear-view mirror support portion, or the like of an automobile or the like.
  • the shapes and sizes of the support portion 863, the housing 861, and the lens are not limited to the configuration shown in FIG. 25C, and can be appropriately changed according to the installation position.
  • An imaging device can be applied to the inside of the imaging camera shown in FIG. 25C.
  • the running image can be recorded and saved inside the image pickup camera or in a storage device mounted on the vehicle.
  • This embodiment can be implemented by appropriately combining at least a part thereof with other embodiments described in the present specification.

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Abstract

多機能な撮像装置を提供する。 撮像装置は、第１乃至第４の受光素子、第１及び第２の機能層を有する。第１乃至第４の受光素子はそれぞれ異なる波長の光に感度を有する光電変換素子である。第１及び第２の機能層は、それぞれ第１、第２のトランジスタを有する。第２の機能層上に、第１の機能層、第４乃至第１の受光素子が、この順で積層される。第１乃至第４の受光素子はそれぞれ、第１の導電層、第１のバッファ層、光電変換層、第２のバッファ層、及び第２の導電層がこの順で積層される。光電変換層は有機化合物を含み、第１のバッファ層、及び第２のバッファ層はそれぞれ金属または有機化合物を含む。第１のトランジスタは、第１乃至第４の受光素子のいずれかの第１の導電層と電気的に接続される。第２のトランジスタは、第１のトランジスタと電気的に接続される。

Description

撮像装置
　本発明の一態様は、撮像装置に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
　基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。
特開２０１１−１１９７１１号公報
　ＣＭＯＳイメージセンサなどの固体撮像デバイスの画素には、入射した光を光の三原色（赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ））の各成分に分離してデータを取得する副画素が設けられている。当該副画素により、カラー画像データを生成することができる。一般には、輝度情報を精度よく得るために、視感度の高いＧの情報を取得する副画素が多く配置される。例えば、１個の画素にＲ・Ｇ・Ｇ・Ｂ配列の４個の副画素を有する構成が用いられている。
　Ｒ・Ｇ・Ｂの各成分は、カラーフィルタを用いて分離することができる。さらに、赤外光よりエネルギーの高い光をカットするフィルタを用いれば、赤外光（ＩＲ）の情報を得ることもできる。カラー画像と赤外光画像を同時に取得するには、カラー用の副画素に加えて、赤外光用の副画素が必要となる。
　そのため、副画素の構成をＲ・Ｇ・Ｇ・Ｂ・ＩＲ配列またはＲ・Ｇ・Ｂ・ＩＲ配列にすることになる。前者は副画素が５個になるため、Ｒ・Ｇ・Ｇ・Ｂ配列を有する同一サイズのイメージセンサと比べると、全体の画素数は減少し、解像度が低下する。また、後者では、同様の比較において、画素数は変わらないが、輝度情報を取得する機能は低下してしまう。
　本発明の一態様は、高解像度でカラー画像が撮像できる撮像装置を提供することを課題の一とする。本発明の一態様は、高解像度でカラー画像と赤外光画像を撮像できる撮像装置を提供することを課題の一とする。本発明の一態様は、高精細化が容易な撮像装置を提供することを課題の一とする。本発明の一態様は、高開口率化が容易な撮像装置を提供することを課題の一とする。本発明の一態様は、多機能な撮像装置を提供することを課題の一とする。
　また、本発明の一態様は、信頼性の高い撮像装置を提供することを課題の一とする。本発明の一態様は、新規な構成を有する撮像装置を提供することを課題の一とする。本発明の一態様は、新規な構成を有する半導体装置、電子機器などを提供することを課題の一とする。本発明の一態様は、先行技術の問題点の少なくとも一つを少なくとも軽減することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
　本発明の一態様は第１の受光素子、第２の受光素子、第３の受光素子、第４の受光素子、第１の機能層、及び第２の機能層を有する撮像装置である。第１の受光素子は、第１の波長の光に感度を有する光電変換素子である。第２の受光素子は、第２の波長の光に感度を有する光電変換素子である。第３の受光素子は、第３の波長の光に感度を有する光電変換素子である。第４の受光素子は、第４の波長の光に感度を有する光電変換素子である。第１の機能層は、第１のトランジスタを有する。第２の機能層は、第２のトランジスタを有する。第２の機能層上に、第１の機能層、第４の受光素子、第３の受光素子、第２の受光素子、及び第１の受光素子が、この順で積層される。第１の受光素子、第２の受光素子、第３の受光素子、及び第４の受光素子はそれぞれ、第１の導電層、第１のバッファ層、光電変換層、第２のバッファ層、及び第２の導電層がこの順で積層された積層構造を有する。光電変換層は、有機化合物を含み、第１のバッファ層、及び第２のバッファ層は、それぞれ金属または有機化合物を含む。第１のトランジスタは、第１の受光素子、第２の受光素子、第３の受光素子、及び第４の受光素子のうち、いずれか一が有する第１の導電層と電気的に接続される。第２のトランジスタは、第１のトランジスタと電気的に接続される。
　また、本発明の他の一態様は、第１の受光素子、第２の受光素子、第３の受光素子、第４の受光素子、第１の機能層、及び第２の機能層を有する撮像装置である。第１の受光素子は、第１の波長の光に感度を有する光電変換素子である。第２の受光素子は、第２の波長の光に感度を有する光電変換素子である。第３の受光素子は、第３の波長の光に感度を有する光電変換素子である。第４の受光素子は、第４の波長の光に感度を有する光電変換素子である。第１の機能層は、第１のトランジスタを有する。第２の機能層は、第２のトランジスタを有する。第２の機能層上に、第１の機能層、第４の受光素子、第３の受光素子、第２の受光素子、及び第１の受光素子が、この順で積層される。第１の受光素子、第２の受光素子、及び第３の受光素子はそれぞれ、第１の導電層、第１のバッファ層、光電変換層、第２のバッファ層、及び第２の導電層がこの順で積層された積層構造を有する。光電変換層は、有機化合物を含み、第１のバッファ層、及び第２のバッファ層は、それぞれ金属または有機化合物を含む。第４の受光素子は、第１の単結晶基板に設けられ、且つ、第１の単結晶基板中にｐｎ接合を有する光電変換部を有する。第１のトランジスタは、第１の受光素子、第２の受光素子、及び第３の受光素子のうち、いずれか一が有する第１の導電層と電気的に接続される。第２のトランジスタは、第１のトランジスタと電気的に接続される。
　また、上記において、第１のトランジスタは、第１の単結晶基板に設けられ、且つ、第１の単結晶基板中にチャネル形成領域を有することが好ましい。
　また、上記いずれかにおいて、第１のトランジスタは、チャネル形成領域にシリコンを含むことが好ましい。または、上記いずれかにおいて、第１のトランジスタは、チャネル形成領域に酸化物半導体を含むことが好ましい。
　また、上記いずれかにおいて、第２のトランジスタは、第１の単結晶基板に設けられ、且つ、第１の単結晶基板中にチャネル形成領域を有することが好ましい。
　また、上記において、第１の機能層と、第２の機能層との間に、第３の機能層を有し、第３の機能層は、第３のトランジスタを有し、第３のトランジスタは、チャネル形成領域に酸化物半導体を含むことが好ましい。
　また、上記いずれかにおいて、プラグを有することが好ましい。このとき、プラグは、第１のトランジスタのソース及びドレインの一方と、第１の受光素子が有する第１の導電層とを電気的に接続する。また、第２の受光素子が有する光電変換層は第１の開口部を有することが好ましい。さらに第２の受光素子が有する第２の導電層は第２の開口部を有することが好ましい。このとき、プラグは、第１の開口部の内部において、光電変換層と接する部分を有することが好ましい。さらに、プラグは、第２の開口部の内側に位置する部分を有し、且つ、第１の導電層及び第２の導電層とは接しないことが好ましい。
　または、上記いずれかにおいて、プラグを有することが好ましい。このとき、プラグは、第１のトランジスタのソース及びドレインの一方と、第１の受光素子が有する第１の導電層とを電気的に接続することが好ましい。さらに、第２の受光素子が有する光電変換層は第１の開口部を有することが好ましい。また、第２の受光素子が有する第２の導電層は第２の開口部を有することが好ましい。さらに、プラグは、第１の開口部の内側に位置する部分、及び第２の開口部の内側に位置する部分を有し、且つ、第１の導電層、光電変換層、及び第２の導電層とは接しないことが好ましい。
　また、上記いずれかにおいて、第１の波長の光、第２の波長の光、第３の波長の光、及び第４の波長の光のうち、いずれか３つは可視光であり、残りの１つは赤外光または紫外光であることが好ましい。
　また、上記いずれかにおいて、波長が短い方から、第１の波長、第２の波長、第３の波長、第４の波長の順であることが好ましい。
　本発明の一態様によれば、高解像度でカラー画像が撮像できる撮像装置を提供できる。または、高解像度でカラー画像と赤外光画像を撮像できる撮像装置を提供できる。または、高精細化が容易な撮像装置を提供できる。または、高開口率化が容易な撮像装置を提供できる。または、多機能な撮像装置を提供できる。
　また、本発明の一態様によれば、信頼性の高い撮像装置を提供できる。または、新規な構成を有する撮像装置を提供できる。または、新規な構成を有する半導体装置、電子機器などを提供できる。または、先行技術の問題点の少なくとも一つを少なくとも軽減できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
図１は、撮像装置の構成例を説明する図である。
図２は、撮像装置の構成例を説明する図である。
図３Ａ乃至図３Ｆは、撮像装置の構成例を説明する図である。
図４は、撮像装置の構成例を説明する図である。
図５は、撮像装置の構成例を説明する図である。
図６Ａ及び図６Ｂは、受光素子の構成例を説明する図である。
図７Ａ及び図７Ｂは、受光素子の構成例を説明する図である。
図８は、撮像装置の構成例を説明する図である。
図９Ａ乃至図９Ｃは、トランジスタの構成例を説明する図である。
図１０Ａ乃至図１０Ｄは、トランジスタの構成例を説明する図である。
図１１は、撮像装置の構成例を説明する図である。
図１２は、撮像装置の構成例を説明する図である。
図１３は、撮像装置の構成例を説明する図である。
図１４は、撮像装置の構成例を説明する図である。
図１５は、撮像装置の構成例を説明する図である。
図１６は、撮像装置を説明する図である。
図１７は、画素ブロックおよび回路を説明する図である。
図１８Ａ及び図１８Ｂは、画素を説明する図である。
図１９Ａ及び図１９Ｂは、画素ブロックおよび回路の動作を説明するタイミングチャートである。
図２０Ａ及び図２０Ｂは、回路を説明する図である。
図２１は、メモリセルを説明する図である。
図２２Ａ及び図２２Ｂは、ニューラルネットワークの構成例を示す図である。
図２３Ａ１乃至図２３Ａ３及び図２３Ｂ１乃至図２３Ｂ３は、撮像装置を収めたパッケージ、モジュールの斜視図である。
図２４Ａ乃至図２４Ｆは、電子機器を説明する図である。
図２５Ａ及び図２５Ｂは、移動体を説明する図である。図２５Ｃは、電子機器を説明する図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　なお、本明細書で説明する各図において、各構成要素の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
　なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
　トランジスタは半導体素子の一種であり、電流または電圧を増幅する機能、及び、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）及び薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を含む。
　また、「ソース」と「ドレイン」の機能は、異なる極性のトランジスタを採用する場合、または、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」と「ドレイン」の用語は、入れ替えて用いることができるものとする。
　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極及び配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。
　なお、以下では「上」、「下」などの向きを示す表現は、基本的には図面の向きと合わせて用いるものとする。しかしながら、説明を容易にするためなどの目的で、明細書中の「上」または「下」が意味する向きが、図面とは一致しない場合がある。一例としては、積層体等の積層順（または形成順）などを説明する場合に、図面において当該積層体が設けられる側の面（被形成面、支持面、接着面、平坦面など）が当該積層体よりも上側に位置していても、その向きを下、これとは反対の向きを上、などと表現する場合がある。
（実施の形態１）
　本実施の形態では、本発明の一態様の撮像装置について説明する。
　本発明の一態様は、複数の受光素子と、第１の機能層と、第２の機能層とを有する撮像装置である。第１の機能層、及び第２の機能層は、それぞれ１以上のトランジスタを有する。複数の受光素子は、それぞれ異なる波長の光に感度を有する光電変換素子である。本発明の一態様は、第２の機能層上に第１の機能層が積層され、さらに第１の機能層上に複数の受光素子が積層される。
　複数の受光素子は、それぞれ異なる波長の光を吸収し、電気信号に変換する機能を有する。複数の受光素子のうち、最も上側（撮像面側、光の入射側）に位置する受光素子（第１の受光素子ともいう）は、第１の波長を含む波長域の光を吸収し、それ以外の波長域の光を透過する。また、上側から第１の受光素子の次に位置する受光素子（第２の受光素子ともいう）は、第１の受光素子で透過した光のうち、第２の波長を含む波長域の光を吸収し、それ以外の波長域の光を透過する。複数の受光素子のうち、最も下側に位置する受光素子は、これよりも上側に位置する一以上の受光素子（例えば第１の受光素子及び第２の受光素子）で透過した光のうち、所定の波長を含む波長域の光を吸収する。このように、積層された複数の受光素子は、それぞれ異なる波長の光を吸収し、電気信号に変換することができる。
　本発明の一態様の撮像装置は、複数の受光素子を積層することができるため、複数の受光素子を並べて配置する場合に比べて、一つの受光素子の受光面積を大きくできる。これにより、各受光素子の感度を高めることができる。また、複数の受光素子を並べて配置する場合に比べて、一つの画素の面積を縮小することが可能となるため、感度を低下させることなく、高精細化することができる。
　第１の機能層は、画素回路を構成するトランジスタを含む。第１の機能層が有するトランジスタ（第１のトランジスタともいう）は、その上に積層される複数の受光素子の一つと電気的に接続される。また、第１の機能層の下に位置する第２の機能層が有するトランジスタ（第２のトランジスタともいう）は、第１のトランジスタと電気的に接続される構成としてもよいし、第１の機能層に設けられる配線と電気的に接続される構成としてもよい。第２の機能層には、画素回路を構成する他のトランジスタを含む構成としてもよい。
　第１の機能層には、画素回路のほかに様々な回路を設けてもよい。例えば画素を駆動する駆動回路、画素のデータを読み出すための読み出し回路、保護回路、記憶回路などを設けることができる。
　また、第２の機能層には、駆動回路、読み出し回路、保護回路、記憶回路、演算回路、電源回路、信号生成回路など、様々な回路を設けることができる。また、第１の機能層に含まれるトランジスタ、容量、抵抗、配線などの素子（要素）と第２の機能層に含まれる当該素子（要素）とにより、回路を構成してもよい。第１の機能層と、第２の機能層とを積層することで、多機能化及び微細化を実現することができる。
　特に、第２の機能層に、画素回路を駆動するための駆動回路を設けることが好ましい。画素回路及び受光素子と重ねて駆動回路を配置することで、これらを並べて配置する場合と比較して、駆動回路と画素回路の間の配線を極めて短くすることができる。これにより、信号の遅延、及び信号レベルの低下の影響を抑制することができる。
　さらに、第２の機能層に、記憶回路及び演算回路を設ける構成とすることが好ましい。記憶回路及び演算回路により、各画素回路で撮像した画像データに対して画像処理を施して出力することができる。このとき、第２の機能層が有する演算回路は、積和演算回路を有することが好ましい。これにより、機械学習、特にニューラルネットワークを用いた画像処理を実行することが可能となる。
　このように、複数の機能層と、複数の受光素子とを積層することにより、撮像装置の高感度化、高精細化、多機能化、または小型化を実現することができる。
　以下では、より具体的な構成例について、図面を参照して説明する。
［画素の構成例］
　図１に、撮像装置１０の一画素に相当する部分の斜視概略図を示している。撮像装置１０は、受光素子２０Ｂ、受光素子２０Ｇ、受光素子２０Ｒ、受光素子２０ＩＲ、機能層１１、及び機能層１２を有する。機能層１１は、機能層１２上に積層して設けられている。受光素子２０ＩＲ、受光素子２０Ｒ、受光素子２０Ｇ、及び受光素子２０Ｂは、機能層１１上にこの順で積層されている。複数の受光素子のうち最上層に位置する受光素子２０Ｂ側が、撮像面側（光の入射側）に相当する。
　機能層１１と、各受光素子とは、プラグによって電気的に接続されている。図１では、受光素子２０ＩＲと機能層１１とを電気的に接続するプラグ１３ＩＲ、受光素子２０Ｒと機能層１１とを電気的に接続するプラグ１３Ｒ、受光素子２０Ｇと機能層１１とを電気的に接続するプラグ１３Ｇ、及び受光素子２０Ｂと機能層１１とを電気的に接続するプラグ１３Ｂが設けられている。
　ここで、プラグ１３Ｒは、受光素子２０ＩＲが設けられる層を介して機能層１１と受光素子２０Ｒとを電気的に接続する。そのため、プラグ１３Ｒと受光素子２０ＩＲとは電気的にショートしないように、離隔して設けられている。
　同様に、プラグ１３Ｇは、受光素子２０Ｇと機能層１１の間に位置する受光素子２０ＩＲ及び受光素子２０Ｒと、離隔して設けられている。また、プラグ１３Ｂは、受光素子２０Ｂと機能層１１との間に位置する受光素子２０ＩＲ、受光素子２０Ｒ、及び受光素子２０Ｇと、離隔して設けられている。
　なお、例えばプラグ１３Ｒと受光素子２０ＩＲとは、電気的にショートしなければよく、受光素子２０ＩＲを構成する複数の層のうち、一部がプラグ１３Ｒと接していてもよい。プラグ１３Ｇ、プラグ１３Ｂについても同様に、各受光素子の一部と接していてもよい。
　図２は、撮像装置の一つの画素を説明するための断面模式図である。
　図２に示す撮像装置１０は、機能層１２、機能層１１、受光素子２０ＩＲ、受光素子２０Ｒ、受光素子２０Ｇ、及び受光素子２０Ｂが、この順で積層されている。２つの受光素子の間には、透光性を有する絶縁層１４が設けられている。機能層１１と受光素子２０ＩＲとの間には、絶縁層１５が設けられている。
　各受光素子は、導電層２２と、導電層２３と、これらの間に光電変換層を有する。受光素子２０Ｂが有する光電変換層２１Ｂは、青色の光（Ｂ）に感度を有する。受光素子２０Ｇが有する光電変換層２１Ｇは、緑色の光（Ｇ）に感度を有する。受光素子２０Ｒが有する光電変換層２１Ｒは、赤色の光（Ｒ）に感度を有する。受光素子２０ＩＲが有する光電変換層２１ＩＲは、赤外光（ＩＲ）に感度を有する。導電層２２及び導電層２３は、透光性を有する。なお、最も機能層１１側に位置する受光素子２０ＩＲの導電層２２には、遮光性の導電性材料を用いてもよい。特に、光反射性を有する導電性材料を用いることで、光電変換層２１ＩＲを透過した光を反射することができるため、各受光素子の変換効率（外部量子効率ともいう）を高めることができる。
　機能層１１には、複数のトランジスタ３１が設けられている。トランジスタ３１は、受光素子２０ＩＲ、受光素子２０Ｒ、受光素子２０Ｇ、及び受光素子２０Ｂのうち、いずれか一つが有する導電層２２と電気的に接続されている。ここでは、導電層２２と、トランジスタ３１のソース及びドレインの一方とが電気的に接続される例を示している。また、各受光素子の導電層２３には、共通電位（ここでは接地電位）が与えられている。なお、各受光素子の導電層２３に、それぞれ異なる電位を与えてもよい。
　機能層１２には、複数のトランジスタ３２が設けられている。トランジスタ３２は、機能層１１が有するトランジスタ３１、または配線、電極、もしくは端子などと電気的に接続する。図２では、トランジスタ３２のゲートが、トランジスタ３１のソース及びドレインの他方と電気的に接続される例を示している。
　機能層１２が有するトランジスタ３２は、単結晶基板に設けられることが好ましい。例えば、単結晶基板の一部にチャネルが形成されるトランジスタを好適に適用することができる。または、単結晶基板上に形成された半導体薄膜に、チャネルが形成されるトランジスタを適用してもよい。単結晶基板としては、代表的にはシリコン基板を用いることができる。また、単結晶基板として、炭化シリコン基板、窒化ガリウム基板、または酸化物半導体基板などの、シリコン以外の半導体基板を用いてもよい。
　各受光素子が有する各光電変換層は、所定の波長を含む波長域の光を吸収することが好ましい。これにより、各受光素子を光に対するカットフィルタとして用いることができる。図２に示す例では、青色の光（Ｂ）は、受光素子２０Ｂで吸収される。また緑色の光（Ｇ）は、受光素子２０Ｂを透過し、受光素子２０Ｇで吸収される。赤色の光（Ｒ）は、受光素子２０Ｂ及び受光素子２０Ｇを透過し、受光素子２０Ｒで吸収される。赤外光（ＩＲ）は、受光素子２０Ｂ、受光素子２０Ｇ、及び受光素子２０Ｒを透過し、受光素子２０ＩＲで吸収される。
　図２で示す例は、光の入射側から順に、短波長の光に感度を有する受光素子を積層した例である。短波長の光は長波長の光よりも散乱、吸収されやすいため、光の入射側に近いほど短波長の光を受光する受光素子を配置することで、光の減衰の影響を低減することができ、感度の高い撮像装置を実現することができる。
　なお、各受光素子の積層順は、図１及び図２に示す構成に限られない。各受光素子の特性に応じて、積層順を適宜変更することができる。例えば、吸収する光の波長域が狭い受光素子ほど光の入射側に配置し、波長域が広い受光素子ほど入射側とは反対側に配置することが好ましい。図３の各図には、他の積層順の例を示している。
　図３Ａは、光の入射側に近いほど、長波長の光を受光する受光素子を配置した例である。具体的には、光の入射側から、受光素子２０ＩＲ、受光素子２０Ｒ、受光素子２０Ｇ、受光素子２０Ｂの順で、積層されている。
　図３Ｂは、光の入射側から、受光素子２０Ｒ、受光素子２０Ｇ、受光素子２０Ｂ、受光素子２０ＩＲの順で、積層した場合の例である。
　図３Ｃは、光の入射側から、受光素子２０Ｇ、受光素子２０Ｂ、受光素子２０Ｒ、受光素子２０ＩＲの順で、積層した場合の例を示している。また、図３Ｄは、光の入射側から、受光素子２０Ｒ、受光素子２０Ｂ、受光素子２０Ｇ、受光素子２０ＩＲの順で、積層した場合の例である。
　また、図３Ｅ、図３Ｆは、赤外光（ＩＲ）を受光する受光素子２０ＩＲにかえて、紫外光（ＵＶ）を受光する受光素子２０ＵＶを用いた場合の例である。
　図３Ｅは、光の入射側から、受光素子２０ＵＶ、受光素子２０Ｂ、受光素子２０Ｇ、受光素子２０Ｒの順で、積層した場合の例を示している。また、図３Ｆは、光の入射側から、受光素子２０Ｂ、受光素子２０Ｇ、受光素子２０Ｒ、受光素子２０ＵＶの順で、積層した場合の例を示している。
　なお、ここでは４種類の受光素子を積層する例を示したが、これに限られず、３種類の受光素子を積層する構成としてもよいし、５種類以上の受光素子を積層してもよい。また、２以上の同じ受光素子を含む積層構造としてもよい。図４には、受光素子２０Ｂ、受光素子２０Ｇ、及び受光素子２０Ｒの３種類の受光素子を積層した場合の例を示している。
　図５に、上記とは一部の構成が異なる撮像装置１０の断面模式図を示している。
　図５では、受光素子間に絶縁層１４を設けない例を示している。４つの受光素子（２０Ｂ、２０Ｇ、２０Ｒ、２０ＩＲ）は、直列に接続されている。さらに、隣接する２つの受光素子間で、電極が共通に用いられている。
　具体的には、導電層２２上に、光電変換層２１ＩＲと光電変換層２１Ｒとが導電層２４を介して積層されている。導電層２４は、受光素子２０ＩＲの上部電極としての機能と、受光素子２０Ｒの下部電極としての機能を兼ね備える。同様に、光電変換層２１Ｒと光電変換層２１Ｇとは、導電層２４を介して積層されている。また光電変換層２１Ｇと光電変換層２１Ｂとは、導電層２４を介して積層されている。光電変換層２１Ｂ上には、導電層２３を有する。導電層２２及び各導電層２４は、それぞれ別のトランジスタ３１と電気的に接続されている。また、導電層２３には、接地電位が与えられている。
　図５に示す例では、４つの導電層（導電層２２と、３つの導電層２４）の電位を取得し、これらの差分を算出することで、各受光素子で受光した光の強度に応じた信号を得ることができる。
［受光素子の構成例］
　以下では、受光素子のより具体的な構成例について説明する。ここでは、図１で例示した４つの受光素子のうち、最も下側に位置する受光素子（受光素子２０ＩＲ）を例に挙げて説明する。
　図６Ａには、２×２画素分の受光素子２０ＩＲの斜視概略図を示している。また、図６Ｂは、図６Ａの各層を上下に展開した斜視概略図を示している。
　図６Ｂに示すように導電層２２は、島状の形状を有している。ここでは４画素分の領域を示しているため、図６Ｂには４つの島状の導電層２２を示している。導電層２２には、プラグ１３ＩＲが電気的に接続されている。また導電層２２は、プラグ１３Ｂ、プラグ１３Ｇ、及びプラグ１３Ｒと接しないように、３辺に切り欠き部が設けられた形状を有する。これにより、受光素子の受光面積をできるだけ大きくすることができる。
　光電変換層２１ＩＲは、バッファ層２１ａ、活性層２１ｂ、およびバッファ層２１ｃが積層された積層構造を有する。バッファ層２１ａおよびバッファ層２１ｃは、それぞれキャリア輸送層として機能する。活性層２１ｂは、光電効果によって電荷を発生する機能を有する。バッファ層２１ａ、活性層２１ｂ、及びバッファ層２１ｃは、それぞれ有機化合物を含むことが好ましい。また、光電変換層２１ＩＲは、隣接する画素間で連続するように設けられている。
　光電変換層２１ＩＲは、プラグ１３Ｂ、プラグ１３Ｇ、及びプラグ１３Ｒと接しないように、開口部１６ａを有する。図６Ｂでは、開口部１６ａの内部に、３本のプラグが位置している。
　導電層２３は、光電変換層２１ＩＲと同一の上面形状を有する。すなわち、導電層２３と光電変換層２１ＩＲとは、同じフォトマスク等を用いて加工することができる。導電層２３は、隣接する画素間で連続するように設けられている。
　導電層２３は、プラグ１３Ｂ、プラグ１３Ｇ、及びプラグ１３Ｒと接しないように、開口部１６ｂを有する。図６Ｂでは、開口部１６ｂの内部に、３本のプラグが位置している。
　図７Ａ、図７Ｂには、光電変換層２１ＩＲと各プラグとが接している場合の例を示している。
　光電変換層２１ＩＲを構成するバッファ層２１ａ、活性層２１ｂ、及びバッファ層２１ｃに、電気伝導性の低い材料を用いる場合、図７Ａ、図７Ｂに示すように、光電変換層２１ＩＲとプラグとを接して設けても不具合が生じない場合がある。このような構成とすることで、工程を簡略化することができる。なお、光電変換層２１ＩＲを構成する各層において、電気伝導性の高い材料が含まれる場合には、プラグ間が電気的にショートしてしまう恐れがあるため、図６Ａ等に示す構成とすることが好ましい。
［撮像装置の構成例１］
　以下では、撮像装置の構成例について説明する。
　なお、以下に示す絶縁層及び導電層などの要素は一例であり、他の要素が含まれていてもよい。また、以下に示す要素の一部が省略されていてもよい。また、以下に示す積層構造は、必要に応じて、貼り合わせ工程、研磨工程などを用いて形成することができる。
〔構成例１−１〕
　図８は、撮像装置の断面概略図である。撮像装置は、機能層１２、機能層１１、受光素子２０ＩＲ、受光素子２０Ｒ、受光素子２０Ｇ、及び受光素子２０Ｇが、この順で積層された積層構造を有する。なお、受光素子の積層順は、これに限られず、適宜変更することができる。
　機能層１２は、シリコン基板５１に設けられた回路の要素を有する。ここでは、当該回路の要素の一部として、トランジスタ６１ａ及びトランジスタ６１ｂを示している。
　機能層１２には、シリコン基板５１、トランジスタ６１ａ、トランジスタ６１ｂ、各種絶縁層、各種導電層が設けられる。各絶縁層は、保護層、層間絶縁層、及び平坦化層の一以上の機能を有する。各導電層は、プラグ、配線、及び電極等の一以上の機能を有する。
　絶縁層としては、例えば酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜などの無機絶縁膜を用いることができる。また、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜を用いてもよい。絶縁層として、上述した無機絶縁膜または有機絶縁膜を２以上積層した積層膜を用いてもよい。
　また、配線、電極、またはプラグとして用いることのできる導電層としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を適宜選択して用いることができる。導電層として、上述した導電性材料を含む導電膜を２以上積層した積層膜を用いてもよい。
　トランジスタ６１ａ及びトランジスタ６１ｂは、シリコン基板５１にチャネルが形成されるトランジスタ（Ｓｉトランジスタともいう）である。図８では、トランジスタ６１ａ及びトランジスタ６１ｂとして、フィン型のトランジスタを適用した場合の例を示している。フィン型のＳｉトランジスタのチャネル幅方向の断面を図９Ａに示す。なお、Ｓｉトランジスタは、図９Ｂに示すように、プレーナ型のトランジスタであってもよい。
　また、図９Ｃに示すように、Ｓｉトランジスタは、シリコン薄膜の半導体層５４を有するトランジスタであってもよい。半導体層５４は、例えば、シリコン基板５１上の絶縁層５３上に形成された単結晶シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）とすることができる。または、半導体層５４として、多結晶シリコンを用いてもよい。
　機能層１１は、機能層１２上に設けられた回路の要素を有する。ここでは、当該回路の要素の一部として、トランジスタ６２ａ及びトランジスタ６２ｂを示している。
　トランジスタ６２ａ及びトランジスタ６２ｂは、酸化物半導体層にチャネルが形成されるトランジスタ（ＯＳトランジスタともいう）である。
　機能層１１と機能層１２との間には、絶縁層５２が設けられている。絶縁層５２は、水または水素などの拡散を防ぐバリア膜として機能する。絶縁層５２としては、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化はハフニウム膜、酸化窒化ハフニウム膜、イットリア安定化ジルコニア（ＹＳＺ）膜などの水または水素に対するバリア性の高い絶縁膜を用いることが好ましい。
　特に、バリア膜として機能する絶縁層５２として、水素の拡散を防止する機能を有する膜を用いることが好ましい。Ｓｉデバイスにおいて、水素はダングリングボンドを終端するために必要とされるが、ＯＳトランジスタの近傍にある水素は、酸化物半導体層中にキャリアを生成する要因の一つとなり、信頼性を低下させる。したがって、Ｓｉデバイスが形成される層とＯＳトランジスタが形成される層との間には、水素のブロッキング膜が設けられることが好ましい。
　図１０Ａに、トランジスタ６２ａ及びトランジスタ６２ｂに適用することのできるＯＳトランジスタの詳細を示す。図１０Ａに示すＯＳトランジスタは、半導体層及び導電層の積層上に絶縁層を設け、当該半導体層に達する開口部を設けることでソース電極及びドレイン電極を形成するセルフアライン型の構成である。
　ＯＳトランジスタは、酸化物半導体に形成されるチャネル形成領域、ソース領域７３及びドレイン領域７４のほか、ゲート電極７１、ゲート絶縁層７２を有する構成とすることができる。上記開口部には、少なくともゲート絶縁層７２及びゲート電極７１が設けられる。当該開口部には、さらに半導体層７７が設けられていてもよい。ソース領域７３上にはソース電極７５が、ドレイン領域７４上にはドレイン電極７６が、それぞれ設けられる。
　ＯＳトランジスタは、図１０Ｂに示すように、ゲート電極７１をマスクとして半導体層にソース領域７３及びドレイン領域７４を形成するセルフアライン型の構成としてもよい。
　または、図１０Ｃに示すように、ソース電極７５またはドレイン電極７６とゲート電極７１とが重なる領域を有する、ノンセルフアライン型のトップゲート型トランジスタであってもよい。
　ここでは、ＯＳトランジスタがバックゲート７８を有する構造を示しているが、バックゲートを有さない構造であってもよい。バックゲート７８は、図１０Ｄに示すＯＳトランジスタのチャネル幅方向の断面図のように、対向して設けられるＯＳトランジスタのフロントゲートとして機能するゲート電極７１と電気的に接続してもよい。なお、図１０Ｄは、図１０Ａに示すＯＳトランジスタの断面の例を示しているが、その他の構造のトランジスタも同様である。また、バックゲート７８に、フロントゲートとは異なる固定電位または信号を供給することができる構成であってもよい。
　図８において、機能層１１上には、受光素子２０ＩＲ、受光素子２０Ｒ、受光素子２０Ｇ、及び受光素子２０Ｂが積層されている。
　各受光素子は、それぞれ導電層２２、バッファ層２１ａ、活性層２１ｂ、バッファ層２１ｃ、及び導電層２３が積層された構成を有する。各受光素子の活性層２１ｂは、それぞれ異なる有機化合物を含むことが好ましい。また、各受光素子のバッファ層２１ａ及びバッファ層２１ｃは、それぞれ金属または有機化合物を含むことが好ましい。各受光素子のバッファ層２１ａ及びバッファ層２１ｃは、それぞれ異なる材料（金属または有機化合物）を含んでもよいし、２以上の受光素子に同じ材料を用いてもよい。
　バッファ層２１ａ及びバッファ層２１ｃの一方は、ホール輸送層及びホール注入層の一方または双方として機能する。また、バッファ層２１ａ及びバッファ層２１ｃの他方は、電子輸送層及び電子注入層の一方または双方として機能する。活性層２１ｂは、光電変換層として機能する。
　光電変換層としては、ｎ型有機半導体及びｐ型有機半導体の混合層（バルクヘテロ接合構造）を用いることができる。
　以下では、バッファ層２１ａ、活性層２１ｂ、及びバッファ層２１ｃ、及びこれらに用いることのできる材料について説明する。
　ホール注入層は、電極から受光素子にホールを注入する層である。ホール注入層は、ホール注入性の高い材料を含む層である。ホール注入性の高い材料としては、ホール輸送性材料とアクセプター性材料（電子受容性材料）とを含む複合材料、または芳香族アミン化合物などを用いることができる。
　ホール輸送層は、ホールを輸送する層である。ホール輸送層は、ホール輸送性材料を含む層である。ホール輸送性材料としては、１０−６ｃｍ２／Ｖｓ以上のホール移動度を有する物質が好ましい。なお、電子よりもホールの輸送性の高い物質であれば、これら以外のものも用いることができる。ホール輸送性材料としては、π電子過剰型複素芳香族化合物（例えばカルバゾール誘導体、チオフェン誘導体、フラン誘導体など）、または芳香族アミン（芳香族アミン骨格を有する化合物）等のホール輸送性の高い材料が好ましい。
　電子輸送層は、電子を輸送する層である。電子輸送層は、電子輸送性材料を含む層である。電子輸送性材料としては、１×１０−６ｃｍ２／Ｖｓ以上の電子移動度を有する物質が好ましい。なお、ホールよりも電子の輸送性の高い物質であれば、これら以外のものも用いることができる。電子輸送性材料としては、キノリン骨格を有する金属錯体、ベンゾキノリン骨格を有する金属錯体、オキサゾール骨格を有する金属錯体、チアゾール骨格を有する金属錯体等の他、オキサジアゾール誘導体、トリアゾール誘導体、イミダゾール誘導体、オキサゾール誘導体、チアゾール誘導体、フェナントロリン誘導体、キノリン配位子を有するキノリン誘導体、ベンゾキノリン誘導体、キノキサリン誘導体、ジベンゾキノキサリン誘導体、ピリジン誘導体、ビピリジン誘導体、ピリミジン誘導体、その他含窒素複素芳香族化合物を含むπ電子不足型複素芳香族化合物等の電子輸送性の高い材料を用いることができる。
　電子注入層は、電極から受光素子に電子を注入する層である。電子注入層は、電子注入性の高い材料を含む層である。電子注入性の高い材料としては、アルカリ金属、アルカリ土類金属、またはそれらの化合物など、金属を含む材料を用いることができる。電子注入性の高い材料としては、電子輸送性材料とドナー性材料（電子供与性材料）とを含む複合材料を用いることもできる。
　活性層２１ｂが有するｎ型半導体の材料としては、フラーレン（例えばＣ６０、Ｃ７０等）、フラーレン誘導体等の電子受容性の有機半導体材料が挙げられる。フラーレンは、サッカーボールのような形状を有し、当該形状はエネルギー的に安定である。フラーレンは、ＨＯＭＯ準位及びＬＵＭＯ準位の双方が深い（低い）。フラーレンは、ＬＵＭＯ準位が深いため、電子受容性（アクセプター性）が極めて高い。通常、ベンゼンのように、平面にπ電子共役（共鳴）が広がると、電子供与性（ドナー性）が高くなるが、フラーレンは球体形状であるため、π電子が大きく広がっているにも関わらず、電子受容性が高くなる。電子受容性が高いと、電荷分離を高速に効率よく起こすため、受光素子として有益である。Ｃ６０、Ｃ７０ともに可視光領域に広い吸収帯を有しており、特にＣ７０はＣ６０に比べてπ電子共役系が大きく、長波長領域にも広い吸収帯を有するため好ましい。
　また、ｎ型半導体の材料としては、キノリン骨格を有する金属錯体、ベンゾキノリン骨格を有する金属錯体、オキサゾール骨格を有する金属錯体、チアゾール骨格を有する金属錯体、オキサジアゾール誘導体、トリアゾール誘導体、イミダゾール誘導体、オキサゾール誘導体、チアゾール誘導体、フェナントロリン誘導体、キノリン誘導体、ベンゾキノリン誘導体、キノキサリン誘導体、ジベンゾキノキサリン誘導体、ピリジン誘導体、ビピリジン誘導体、ピリミジン誘導体、ナフタレン誘導体、アントラセン誘導体、クマリン誘導体、ローダミン誘導体、トリアジン誘導体、キノン誘導体等が挙げられる。
　活性層２１ｂが有するｐ型半導体の材料としては、銅（ＩＩ）フタロシアニン（Ｃｏｐｐｅｒ（ＩＩ）　ｐｈｔｈａｌｏｃｙａｎｉｎｅ；ＣｕＰｃ）、テトラフェニルジベンゾペリフランテン（Ｔｅｔｒａｐｈｅｎｙｌｄｉｂｅｎｚｏｐｅｒｉｆｌａｎｔｈｅｎｅ；ＤＢＰ）、亜鉛フタロシアニン（Ｚｉｎｃ　Ｐｈｔｈａｌｏｃｙａｎｉｎｅ；ＺｎＰｃ）、スズフタロシアニン（ＳｎＰｃ）、キナクリドン等の電子供与性の有機半導体材料が挙げられる。
　また、ｐ型半導体の材料としては、カルバゾール誘導体、チオフェン誘導体、フラン誘導体、芳香族アミン骨格を有する化合物等が挙げられる。さらに、ｐ型半導体の材料としては、ナフタレン誘導体、アントラセン誘導体、テトラセン誘導体、ピレン誘導体、トリフェニレン誘導体、フルオレン誘導体、ピロール誘導体、ベンゾフラン誘導体、ベンゾチオフェン誘導体、インドール誘導体、ジベンゾフラン誘導体、ジベンゾチオフェン誘導体、インドロカルバゾール誘導体、ポルフィリン誘導体、フタロシアニン誘導体、ナフタロシアニン誘導体、キナクリドン誘導体、ポリフェニレンビニレン誘導体、ポリパラフェニレン誘導体、ポリフルオレン誘導体、ポリビニルカルバゾール誘導体、ポリチオフェン誘導体等が挙げられる。
　電子供与性の有機半導体材料のＨＯＭＯ準位は、電子受容性の有機半導体材料のＨＯＭＯ準位よりも浅い（高い）ことが好ましい。電子供与性の有機半導体材料のＬＵＭＯ準位は、電子受容性の有機半導体材料のＬＵＭＯ準位よりも浅い（高い）ことが好ましい。
　電子受容性の有機半導体材料として、球状のフラーレンを用い、電子供与性の有機半導体材料として、平面に近い形状の有機半導体材料を用いることが好ましい。似た形状の分子同士は集まりやすい傾向にあり、同種の分子が凝集すると、分子軌道のエネルギー準位が近いため、キャリア輸送性を高めることができる。
　例えば、活性層２１ｂは、ｎ型半導体とｐ型半導体とを共蒸着して形成することが好ましい。
　バッファ層２１ａ、活性層２１ｂ、バッファ層２１ｃには低分子系化合物及び高分子系化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。各層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。
　バッファ層２１ａ、活性層２１ｂ、バッファ層２１ｃは、単一の材料（化合物）を含む単層構造、複数の材料を含む単層構造、２以上の単一の材料を含む層を積層した積層構造、２以上の複数の材料を含む層を積層した積層構造、または１以上の単一の材料を含む層と１以上の複数の材料を含む層とを積層した積層構造とすることができる。複数の材料を含む層を真空蒸着法により形成する場合、２以上の材料をそれぞれ蒸発もしくは昇華させて成膜する共蒸着法、または、あらかじめ２以上の材料を混合させた混合材料を蒸発もしくは昇華させて成膜するプレミックス法のいずれを用いてもよい。または共蒸着法とプレミックス法を組み合わせて、３以上の材料を含む層を成膜してもよい。
　図８では、トランジスタ６２ａと受光素子２０ＩＲの導電層２２とを電気的に接続するプラグ１３ＩＲと、トランジスタ６２ｂと受光素子２０Ｂの導電層２２とを電気的に接続するプラグ１３Ｂとを、それぞれ明示している。
　プラグ１３ＩＲは、トランジスタ６２ａのソース及びドレインの一方と電気的に接続されている。図８では、トランジスタ６２ａのソース及びドレインの他方が、トランジスタ６１ａのゲートと電気的に接続される例を示している。同様に、プラグ１３Ｂは、トランジスタ６２ｂのソース及びドレインの一方と電気的に接続されている。
　トランジスタ６２ｂのソース及びドレインの他方は、トランジスタ６１ｂのゲートと電気的に接続されている。このとき、トランジスタ６２ａとトランジスタ６１ａは、一の画素回路の一部を構成し、トランジスタ６２ｂとトランジスタ６１ｂは、他の一の画素回路の一部を構成する。例えば、トランジスタ６２ａ及びトランジスタ６２ｂはそれぞれ転送トランジスタとして機能し、トランジスタ６１ａ及びトランジスタ６１ｂは、増幅トランジスタとして機能する。なお、各トランジスタの接続関係は図８に示す構成に限られない。
　図８では、プラグ１３Ｂが、受光素子２０Ｇ、受光素子２０Ｒ及び受光素子２０ＩＲが有するバッファ層２１ａ、活性層２１ｂ、及びバッファ層２１ｃと接して設けられる例を示している。なお、図６等で例示したように、プラグ１３Ｂ等がこれらと接しない構成としてもよい。
　図８では、受光素子２０Ｂ上に絶縁層１７を介してマイクロレンズアレイ１８が設けられている。マイクロレンズアレイ１８は、入射した光を集光することにより、効率良く各受光素子に光を入射させる機能を有する。マイクロレンズアレイ１８が有するレンズは、１つの画素毎に配置してもよいし、２以上の画素に１つ配置してもよい。例えば、２×２個の画素を包含するレンズが配列されたマイクロレンズアレイを用いてもよい。
〔構成例１−２〕
　以下では、上記とは異なる構成を有する撮像装置の構成例について説明する。なお、上記と重複する部分については説明を省略し、相違する部分について説明を行う。
　図１１に、上記構成例１とは一部の構成が異なる撮像装置の断面概略図を示す。図１１に示す撮像装置は、機能層１１の構成が異なる点で、上記構成例１と主に相違している。
　機能層１１は、シリコン基板５５に設けられた回路の要素を有する。ここでは、当該回路の要素の一部として、トランジスタ６３ａ及びトランジスタ６３ｂを示している。
　機能層１１には、シリコン基板、トランジスタ６３ａ、トランジスタ６３ｂ、各種絶縁層、各種導電層が設けられる。各絶縁層は、保護層、層間絶縁層、及び平坦化層の一以上の機能を有する。各導電層は、プラグ、配線、及び電極等の一以上の機能を有する。
　トランジスタ６３ａ及びトランジスタ６３ｂは、シリコン基板５５にチャネルが形成されるＳｉトランジスタである。図１１では、トランジスタ６３ａ及びトランジスタ６３ｂとして、フィン型のトランジスタを適用した場合の例を示している。なお、図９Ａ、図９Ｂ、または図９Ｃに示すトランジスタを適用してもよい。
　機能層１１と機能層１２との間に位置する絶縁層８２と絶縁層８３は、貼り合わせ層として機能する。絶縁層８２と絶縁層８３は、貼り合わせ面に相当する面がそれぞれ平坦化されている。絶縁層８２と絶縁層８３とは、同一の材料で形成されることが好ましい。
　シリコン基板５５には、貼り合わせ面に達するプラグ８１が設けられている。プラグ８１の一方の端部は、トランジスタ６３ａまたはトランジスタ６３ｂと電気的に接続されている。プラグ８１の他方の端部は、機能層１２が有するプラグ８４と接合されている。機能層１１と機能層１２は、プラグ８１及びプラグ８４を介して電気的に接続され、これらを介して信号の授受を行うことができる。
〔構成例１−３〕
　図１２に示す構成は、機能層１１の構成が異なる点で、上記構成例２と主に相違している。図１２に示す撮像装置は、上記構成例２と比較して、機能層１１の上下を反転させた構成を有する。
　シリコン基板５５の裏面側（トランジスタ６３ａ等が設けられていない側）の面上に、絶縁層８６が設けられ、絶縁層８６上に受光素子２０ＩＲが設けられている。
　シリコン基板５５の内部に設けられる複数のプラグ８１の一部は、絶縁層８６を介して、プラグ１３Ｂ等と電気的に接続されている。また、複数のプラグ８１の他の一部は、受光素子２０ＩＲが有する導電層２２と接して設けられている。すなわち、図１２は、当該プラグ８１がプラグ１３ＩＲを兼ねる構成である。
　また、機能層１１の機能層１２との接合面側には、プラグ８５が設けられている。プラグ８５は、機能層１２が有するプラグ８４と接合されている。
［撮像装置の構成例２］
　撮像装置が有する複数の受光素子のうちの一つに、半導体基板に形成した受光素子を適用することもできる。以下では、有機化合物を用いた受光素子と、半導体基板に形成した受光素子との両方を備える撮像装置について説明する。
〔構成例２−１〕
　図１３に、撮像装置の断面概略図を示す。図１３に示す構成は、機能層１１の構成が異なる点、及び受光素子２０ＩＲの代わりに受光素子４０を有する点で、上記図１２で例示した構成と主に相違している。
　受光素子４０は、シリコン基板５６に形成されたｐｎ接合型のフォトダイオードである。受光素子４０は、ｐ型領域に相当する領域４１と、ｎ型領域に相当する領域４２を有する。図１３に示す受光素子４０は、埋め込み型フォトダイオードであり、領域４２の表面側（電流の取り出し側）に設けられた薄いｐ型の領域（領域４１の一部）によって暗電流を抑え、ノイズを低減させることができる。
　シリコン基板５６には、素子分離層が設けられている。具体的には、シリコン基板５６には画素を分離するための溝が設けられ、絶縁層５７がシリコン基板５６の上面及び当該溝に設けられる。絶縁層５７が設けられることにより、受光素子４０で発生したキャリアが隣接する画素に流出することを抑えることができる。また絶縁層５７は、迷光の侵入を抑制する機能も有する。
　また、シリコン基板５６には、受光素子４０とは別に、ｎ型領域に相当する領域４３が設けられている。また、絶縁層５７及びシリコン基板５６には、領域４３に達する開口部が設けられ、当該開口部にプラグ１３Ｂが設けられている。プラグ１３Ｂは、受光素子２０Ｂの導電層２２と、領域４３とを電気的に接続する。なお、図示しないプラグ１３Ｇ及びプラグ１３Ｒについても同様の構成とすることができる。
　機能層１１は、トランジスタ６４ａ、トランジスタ６５ａ、トランジスタ６４ｂ、及びトランジスタ６５ｂを有する。各トランジスタは、シリコン基板５６にチャネルが形成されるトランジスタである。
　受光素子４０が有する領域４２の一部は、トランジスタ６４ａのソース及びドレインの一方を兼ねる。また、シリコン基板５６内に設けられる領域４３は、トランジスタ６４ｂのソース及びドレインの一方を兼ねる。図１３では、トランジスタ６４ａと直列に接続されるトランジスタ６５ａと、トランジスタ６４ｂと直列に接続されるトランジスタ６５ｂを示している。
　トランジスタ６４ａのソース及びドレインの他方は、プラグ８５及びプラグ８４を介して機能層１２のトランジスタ６１ａのゲートと電気的に接続されている。トランジスタ６４ｂのソース及びドレインの他方は、プラグ８５及びプラグ８４を介して機能層１２のトランジスタ６１ｂのゲートと電気的に接続されている。
　ここで、受光素子４０は、トランジスタ６４ａ、トランジスタ６５ａ、トランジスタ６４ｂ、及びトランジスタ６５ｂと重なる領域を有する。これにより、画素の開口率（有効受光面積比）を大きくでき、感度の高い撮像装置を実現できる。
　図１３で例示した撮像装置は、例えば、受光素子２０Ｂ、受光素子２０Ｇ、及び受光素子２０Ｒが、それぞれ青色の光、緑色の光、赤色の光を受光し、受光素子４０が赤外光を受光する構成とすることができる。なお、これに限られず、受光素子４０が可視光のいずれかを受光する構成としてもよい。
　また、受光素子４０を形成する基板として、シリコン以外の基板を用いてもよい。例えば、シリコンよりもバンドギャップの大きい炭化シリコン、酸化物半導体、窒化ガリウムなどを用いることができる。これにより、紫外光の吸収により電荷を発生させる受光素子を形成することができる。
〔構成例２−２〕
　図１４に示す構成は、図１３で例示した構成と比較して、機能層１１の代わりに機能層１１ａと機能層１１ｂを有する点で相違している。すなわち、図１４に示す撮像装置は、４つの受光素子と、３つの機能層を積層した構成を有する。
　機能層１１ａ及び受光素子４０は、図１３で例示した機能層１１と受光素子４０の構成を適用できる。すなわち、受光素子４０と、トランジスタ６４ａ、トランジスタ６５ａ、トランジスタ６４ｂ、及びトランジスタ６５ｂは、シリコン基板５６に設けられている。
　機能層１１ｂの構成は、図８で例示した機能層１１と同様の構成を適用できる。すなわち、機能層１１ｂが有するトランジスタ６２ａ、トランジスタ６２ｂは、それぞれＯＳトランジスタが適用されている。
　図１４に示す撮像装置は、機能層１１ａと機能層１１ｂとの間で貼り合わされている。具体的には、機能層１１ａの下面に設けられた絶縁層８３と、機能層１１ｂの上面に設けられた絶縁層８２とが貼り合わされている。また、機能層１１ａと機能層１１ｂとは、プラグ８４及びプラグ８５を介して、信号の授受を行うことができる。
　図１４では、トランジスタ６４ａのソース及びドレインの他方が、トランジスタ６２ａのソース及びドレインの一方、及びトランジスタ６１ａのゲートと電気的に接続されている。また、トランジスタ６４ｂのソース及びドレインの他方が、トランジスタ６２ｂのソース及びドレインの一方、及びトランジスタ６１ｂのゲートと電気的に接続されている。なお、各トランジスタの接続関係はこれに限られない。
　このように、３以上の機能層を積層することで、占有面積の増大を抑制しつつ、多機能化が実現された撮像装置を実現することができる。
〔構成例２−３〕
　図１５に示す撮像装置は、図１４で例示した機能層１１ｂを上下方向に反転した構成である。
　機能層１１ｂは、絶縁層５２を介して機能層１１ａに積層して形成されている。
　また図１５に示す撮像装置は、機能層１１ｂと機能層１２との間で貼り合わされている。具体的には、機能層１１ｂの下面に設けられた絶縁層８３と、機能層１２の上面に設けられた絶縁層８２とが貼り合わされている。また、機能層１１ｂと機能層１２とは、プラグ８５及びプラグ８４を介して、信号の授受を行うことができる。
　以上が、撮像装置の構成例についての説明である。
　本実施の形態で例示した撮像装置は、複数の受光素子と、複数の機能層とを積層して設けた構成を有する。また、一種類の画素でフルカラーの画像を撮像するだけでなく、赤外光画像も撮像することができる。そのため、製造コストが削減できるだけでなく、撮像装置を適用する電子機器における部品点数及び消費電力を削減できる。さらに、可視光の撮像素子と、赤外光の撮像素子を並べて配置して撮像する場合と比較して、カラー画像と赤外光画像とで、撮像位置のずれが原理的に生じない。そのため、当該ずれを補正するための画像処理が不要となるなどの副次的な効果を奏する。
　さらに、本実施の形態で例示した撮像装置によれば、感度及び開口率を犠牲にすることなく、画素の占有面積の縮小化が可能となる。また、画素に重ねて様々な回路を配置することが可能となるため、多機能化が容易となる。また、高解像度でカラー画像が撮像可能な撮像装置を実現できる。または、高解像度でカラー画像と赤外光画像の両方を撮像可能な撮像装置を実現できる。または、高精細化が容易な撮像装置とすることができる。または、高開口率化が容易な撮像装置とすることができる。または、多機能な撮像装置とすることができる。
　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせることができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、本発明の一態様である演算機能を有する撮像装置について、図面を参照して説明する。
　本発明の一態様は、画像認識などの付加機能を備えた撮像装置である。当該撮像装置は、撮像動作で取得したアナログデータ（画像データ）を画素に保持し、当該アナログデータと任意の重み係数とを乗じたデータを取り出す機能を有する。また、複数の画素から出力される当該データを加算する機能（積和演算機能）を有する。
　さらに、画素から取り出した当該データを撮像装置の内部または外部に設けられたニューラルネットワークなどに取り込むことで、画像認識などの処理を行うことができる。本発明の一態様では、膨大な画像データをアナログデータの状態で画素に保持し、且つ画素内で演算することができるため、効率良く処理を行うことができる。
　以下で例示する撮像装置が有する受光素子には、実施の形態１で例示した有機化合物を有する受光素子、及び、単結晶基板に形成された受光素子を適用することができる。また、以下で例示する撮像装置が有する回路等は、実施の形態１で例示した機能層１１（または機能層１１ａ及び機能層１１ｂ）、及び機能層１２が有するトランジスタ、配線、電極等により構成することができる。
［撮像装置］
　図１６は、本発明の一態様の撮像装置を説明するブロック図である。撮像装置は、画素アレイ３００と、回路２０１と、回路３０１と、回路３０２と、回路３０３と、回路３０４と、回路３０５と、を有する。なお、回路２０１、回路３０１、回路３０２、回路３０３、および回路３０４、および回路３０５の一つ以上は、画素アレイ３００と重なる領域を有していてもよい。当該構成とすることで、撮像装置の面積を小さくすることができる。
　なお、本発明の一態様の撮像装置では、回路２０１および回路３０１乃至回路３０５が有する機能のうち、２つ以上の機能を有する回路を代替して用いてもよい。また、回路２０１および回路３０１乃至回路３０５以外の回路を用いてもよい。また、回路２０１および回路３０１乃至回路３０５が有する機能のうち、一つ以上がソフトウェアによる動作で置き換えられていてもよい。また、回路２０１および回路３０１乃至回路３０５のうち、一部の回路は、撮像装置の外部にあってもよい。
　画素アレイ３００は、撮像機能および演算機能を有することができる。回路２０１、３０１は、演算機能を有することができる。回路３０２は、演算機能またはデータ変換機能を有することができ、データを配線３１１に出力することができる。回路３０３、３０４は、選択機能を有することができる。回路３０５は、画素に電位（重みなど）を供給する機能を有することができる。なお、選択機能を有する回路には、シフトレジスタまたはデコーダなどを用いることができる。
　画素アレイ３００は、複数の画素ブロック２００を有する。画素ブロック２００は、図１７に示すように、マトリクス状に配置された複数の画素１００を有し、それぞれの画素１００は、配線１１３を介して回路２０１と電気的に接続される。なお、回路２０１は画素ブロック２００内に設けることもできる。
　画素１００では、画像データの取得および画像データと重み係数とを加算したデータを生成することができる。なお、図１７においては、一例として画素ブロック２００が有する画素数を３×３としているが、これに限らない。例えば、２×２、４×４などとすることができる。または、水平方向と垂直方向の画素数が異なっていてもよい。また、一部の画素を隣り合う画素ブロックで共有してもよい。
　画素ブロック２００および回路２０１は、積和演算回路として動作させることができる。
［画素回路］
　画素１００は、図１８Ａに示すように、受光素子１０１と、トランジスタ１０２と、トランジスタ１０３と、キャパシタ１０４と、トランジスタ１０５と、トランジスタ１０６と、トランジスタ１０８を有することができる。受光素子は、受光デバイス、光電変換素子、または光電変換デバイス等ともいうことができる。
　受光素子１０１の一方の電極は、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、トランジスタ１０３のソースまたはドレインの一方、キャパシタ１０４の一方の電極、およびトランジスタ１０５のゲートと電気的に接続される。トランジスタ１０５のソースまたはドレインの一方は、トランジスタ１０８のソースまたはドレインの一方と電気的に接続される。キャパシタ１０４の他方の電極は、トランジスタ１０６のソースまたはドレインの一方と電気的に接続される。
　受光素子１０１の他方の電極は、配線１１４と電気的に接続される。トランジスタ１０２のゲートは、配線１１６と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、配線１１５に電気的に接続される。トランジスタ１０３のゲートは、配線１１７と電気的に接続される。トランジスタ１０５のソースまたはドレインの他方は、ＧＮＤ配線などと電気的に接続される。トランジスタ１０８のソースまたはドレインの他方は、配線１１３と電気的に接続される。トランジスタ１０６のソースまたはドレインの他方は、配線１１１と電気的に接続される。トランジスタ１０６のゲートは、配線１１２と電気的に接続される。トランジスタ１０８のゲートは、配線１２２と電気的に接続される。
　ここで、トランジスタ１０２のソースまたはドレインの他方と、トランジスタ１０３のソースまたはドレインの一方と、キャパシタ１０４の一方の電極と、トランジスタ１０５のゲートとの電気的な接続点（配線）をノードＮとする。
　配線１１４、１１５は、電源線としての機能を有することができる。例えば、配線１１４は高電位電源線、配線１１５は低電位電源線として機能させることができる。配線１１２、１１６、１１７、１２２は、各トランジスタの導通を制御する信号線として機能させることができる。配線１１１は、画素１００に重み係数に相当する電位を供給する配線として機能させることができる。配線１１３は、画素１００と回路２０１とを電気的に接続する配線として機能させることができる。
　なお、配線１１３には、増幅回路またはゲイン調整回路などが電気的に接続されていてもよい。
　受光素子１０１としては、フォトダイオードを用いることができる。低照度時の光検出感度を高めたい場合は、アバランシェフォトダイオードを用いてもよい。
　トランジスタ１０２は、ノードＮの電位を制御する機能を有することができる。トランジスタ１０３は、ノードＮの電位を初期化する機能を有することができる。トランジスタ１０５は、ノードＮの電位に応じて回路２０１が流す電流を制御する機能を有することができる。トランジスタ１０８は、画素を選択する機能を有することができる。トランジスタ１０６は、ノードＮに重み係数に相当する電位を供給する機能を有することができる。
　なお、トランジスタ１０５およびトランジスタ１０８は、図１８Ｂに示すように、トランジスタ１０５のソースまたはドレインの一方とトランジスタ１０８のソースまたはドレインの一方を電気的に接続し、トランジスタ１０５のソースまたはドレインの他方を配線１１３に接続し、トランジスタ１０８のソースまたはドレインの他方をＧＮＤ配線などと電気的に接続する構成としてもよい。
　また、図１８Ａ、図１８Ｂにおいて、受光素子１０１が有する一対の電極の接続の向きを逆にしてもよい。この場合、配線１１４は低電位電源線、配線１１５は高電位電源線として機能させればよい。
　トランジスタ１０２、１０３には、チャネル形成領域に金属酸化物を用いたトランジスタ（ＯＳトランジスタ）を用いることが好ましい。ＯＳトランジスタは、オフ電流が極めて低い特性を有する。トランジスタ１０２、１０３にＯＳトランジスタを用いることによって、ノードＮで電荷を保持できる期間を極めて長くすることができる。また、回路構成または動作方法などを複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。また、ノードＮに画像データを保持させつつ、当該画像データを用いた複数回の演算を行うこともできる。
　一方、トランジスタ１０５は、増幅特性が優れていることが望まれる場合がある。また、トランジスタ１０６、１０８は、高速動作が可能な移動度が高いトランジスタを用いることが好ましい場合がある。したがって、トランジスタ１０５、１０６、１０８には、シリコンをチャネル形成領域に用いたトランジスタ（Ｓｉトランジスタ）を適用してもよい。
　なお、上記に限らず、ＯＳトランジスタおよびＳｉトランジスタを任意に組み合わせて適用してもよい。また、全てのトランジスタをＯＳトランジスタとしてもよい。または、全てのトランジスタをＳｉトランジスタとしてもよい。Ｓｉトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（微結晶シリコン、低温ポリシリコン、単結晶シリコン）を有するトランジスタなどが挙げられる。
　画素１００におけるノードＮの電位は、配線１１５から供給されるリセット電位および受光素子１０１による光電変換で生成される電位（画像データ）が加算された電位で確定される。または、さらに配線１１１から供給される重み係数に相当する電位が容量結合されて確定される。したがって、トランジスタ１０５は、画像データに任意の重み係数が加わったデータに応じた電流を流すことができる。
［回路２０１］
　図１７に示すように、各画素１００は、配線１１３で互いに電気的に接続される。回路２０１は、各画素１００のトランジスタ１０５に流れる電流の和を用いて演算を行うことができる。
　回路２０１は、キャパシタ２０２と、トランジスタ２０３と、トランジスタ２０４と、トランジスタ２０５と、トランジスタ２０６と、電圧変換回路としてトランジスタ２０７を有する。トランジスタ２０７のゲートには、適切なアナログ電位（Ｂｉａｓ）が印加される。
　キャパシタ２０２の一方の電極は、トランジスタ２０３のソースまたはドレインの一方、およびトランジスタ２０４のゲートと電気的に接続される。トランジスタ２０４のソースまたはドレインの一方は、トランジスタ２０５のソースまたはドレインの一方、およびトランジスタ２０６のソースまたはドレインの一方と電気的に接続される。キャパシタ２０２の他方の電極は、配線１１３およびトランジスタ２０７のソースまたはドレインの一方と電気的に接続される。
　トランジスタ２０３のソースまたはドレインの他方は、配線２１８と電気的に接続される。トランジスタ２０４のソースまたはドレインの他方は、配線２１９と電気的に接続される。トランジスタ２０５のソースまたはドレインの他方は、ＧＮＤ配線などの基準電源線と電気的に接続される。トランジスタ２０６のソースまたはドレインの他方は、配線２１２と電気的に接続される。トランジスタ２０７のソースまたはドレインの他方は、配線２１７と電気的に接続される。トランジスタ２０３のゲートは、配線２１６と電気的に接続される。トランジスタ２０５のゲートは、配線２１５と電気的に接続される。トランジスタ２０６のゲートは、配線２１３と電気的に接続される。
　配線２１７、配線２１８、配線２１９は、電源線としての機能を有することができる。例えば、配線２１８は、読み出し用のリセット電位（Ｖｒ）を供給する配線としての機能を有することができる。配線２１７、配線２１９は、高電位電源線として機能させることができる。配線２１３、配線２１５、配線２１６は、各トランジスタの導通を制御する信号線として機能させることができる。配線２１２は出力線であり、例えば、図１６に示す回路３０１と電気的に接続することができる。
　トランジスタ２０３は、配線２１１の電位を配線２１８の電位にリセットする機能を有することができる。トランジスタ２０４、トランジスタ２０５は、ソースフォロア回路としての機能を有することができる。トランジスタ２０６は、読み出しを制御する機能を有することができる。なお、回路２０１は、相関二重サンプリング回路（ＣＤＳ回路）としての機能を有し、当該機能を有する他の構成の回路に置き換えることもできる。
　本発明の一態様では、画像データ（Ｘ）と重み係数（Ｗ）との積以外のオフセット成分を除去し、目的のＷＸを抽出する。ＷＸは、同じ画素で取得される露光あり（撮像あり）、露光なし（撮像なし）のデータと、そのそれぞれに対して、重みを与えたときのデータを利用して算出することができる。
　露光ありのときに画素１００に流れる電流（Ｉｐ）の合計はｋΣ（Ｘ−Ｖｔｈ）２、重みを与えたときに画素１００に流れる電流（Ｉｐ）の合計はｋΣ（Ｗ＋Ｘ−Ｖｔｈ）２となる。また、露光なしのときに画素１００に流れる電流（Ｉｒｅｆ）の合計はｋΣ（０−Ｖｔｈ）２、重みを与えたときに画素１００に流れる電流（Ｉｒｅｆ）の合計はｋΣ（Ｗ−Ｖｔｈ）２となる。ここで、ｋは定数、Ｖｔｈはトランジスタ１０５のしきい値電圧である。
　まず、露光ありのデータと、当該データに重みを与えたデータとの差分（データＡ）を算出する。ｋΣ（（Ｘ−Ｖｔｈ）２−（Ｗ＋Ｘ−Ｖｔｈ）２）＝ｋΣ（−Ｗ２−２Ｗ・Ｘ＋２Ｗ・Ｖｔｈ）となる。
　次に、露光なしのデータと、当該データに重みを与えたデータとの差分（データＢ）を算出する。ｋΣ（（０−Ｖｔｈ）２−（Ｗ−Ｖｔｈ）２）＝ｋΣ（−Ｗ２＋２Ｗ・Ｖｔｈ）となる。
　そして、データＡとデータＢとの差分をとる。ｋΣ（−Ｗ２−２Ｗ・Ｘ＋２Ｗ・Ｖｔｈ−（−Ｗ２＋２Ｗ・Ｖｔｈ））＝ｋΣ（−２Ｗ・Ｘ）となる。すなわち、画像データ（Ｘ）と重み係数（Ｗ）との積以外のオフセット成分を除去することができる。
　回路２０１では、データＡおよびデータＢを読み出すことができる。なお、データＡとデータＢとの差分演算は、例えば回路３０１で行うことができる。
［撮像動作］
　図１９Ａは、画素ブロック２００および回路２０１において、露光ありのデータと、当該データに重みを与えたデータとの差分（データＡ）を算出する動作を説明するタイミングチャートである。なお、便宜的に各信号が変換するタイミングをあわせて図示しているが、実際には回路内部の遅延を考慮してずらすことが好ましい。また、以下の説明においては、高電位を“Ｈ”、低電位を“Ｌ”で表している。
　まず、期間Ｔ１に配線１１７の電位を“Ｈ”、配線１１６の電位を“Ｈ”とし、画素１００のノードＮをリセット電位とする。また、配線１１１の電位を“Ｌ”、配線１１２＿１乃至１１２＿３（１行目乃至３行目の配線１１２）の電位を“Ｈ”とし、重み係数０を書き込む。
　期間Ｔ２まで配線１１６の電位を“Ｈ”に維持し、配線１１７の電位を”Ｌ”とすることで受光素子１０１の光電変換によりノードＮに電位Ｘ（画像データ）を書き込む。
　期間Ｔ３に配線１２２＿１、配線１２２＿２、配線１２２＿３の電位を“Ｈ”として画素ブロック内のすべての画素１００を選択する。このとき、各画素１００のトランジスタ１０５には、電位Ｘに応じた電流が流れる。また、配線２１６の電位を“Ｈ”とすることで、配線２１１に配線２１８の電位Ｖｒを書き込む。期間Ｔ１乃至Ｔ３の動作は露光ありのデータの取得に相当し、当該データは、配線２１１の電位Ｖｒに初期化される。
　期間Ｔ４において、配線１１１の電位を重み係数Ｗ１１（１行目の画素に加える重み）に相当する電位とし、配線１１２＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１１を加算する。
　期間Ｔ５において、配線１１１の電位を重み係数Ｗ１２（２行目の画素に加える重み）に相当する電位とし、配線１１２＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１２を加算する。
　期間Ｔ６において、配線１１１の電位を重み係数Ｗ１３（３行目の画素に加える重み）に相当する電位とし、配線１１２＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１３を加算する。期間Ｔ４乃至期間Ｔ６の動作は、撮像ありのデータに重みを与えたデータの生成に相当する。
　期間Ｔ７に配線１２２＿１、配線１２２＿２、配線１２２＿３の電位を“Ｈ”として画素ブロック内のすべての画素１００を選択する。このとき、１行目の画素１００のトランジスタ１０５には、電位Ｗ１１＋Ｘに応じた電流が流れる。また、２行目の画素１００のトランジスタ１０５には、電位Ｗ１２＋Ｘに応じた電流が流れる。また、３行目の画素１００のトランジスタ１０５には、電位Ｗ１３＋Ｘに応じた電流が流れる。
　ここで、配線１１３に流れる電流に従ってキャパシタ２０２の他方の電極の電位が変化し、その変化分Ｙが容量結合によって配線２１１の電位Ｖｒに加算される。したがって、配線２１１の電位は、“Ｖｒ＋Ｙ”になる。ここで、Ｖｒ＝０と考えると、Ｙは差分そのものであり、データＡが算出されたことになる。
　また、配線２１３の電位を“Ｈ”、配線２１５の電位を“Ｖｂｉａｓ”などの適切なアナログ電位とすることで、回路２０１はソースフォロア動作により１行目の画素ブロック２００のデータＡに応じた信号電位を出力することができる。
　図１９Ｂは、画素ブロック２００および回路２０１において、露光なしのデータと、当該データに重みを与えたデータとの差分（データＢ）を算出する動作を説明するタイミングチャートである。なお、データＢは、必要に応じて取得すればよい。例えば、入力する重みに変更がなければ、取得したデータＢをメモリに格納し、当該メモリからデータＢを読み出してもよい。なお、複数の重みに対応した複数のデータＢを当該メモリに格納させてもよい。また、データＡとデータＢは、どちらを先に取得してもよい。
　まず、期間Ｔ１乃至Ｔ２に配線１１７の電位を“Ｈ”、配線１１６の電位を“Ｈ”とし、画素１００のノードＮをリセット電位（０）とする。期間Ｔ２の終わりには、配線１１７の電位を“Ｌ”、配線１１６の電位を“Ｌ”とする。すなわち、当該期間中において、ノードＮの電位は、受光素子１０１の動作にかかわらずリセット電位である。
　また、期間Ｔ１では、配線１１１の電位を“Ｌ”、配線１１２＿１、配線１１２＿２、配線１１２＿３を“Ｈ”とし、重み係数０を書き込む。当該動作は、ノードＮの電位がリセット電位である期間中に行えばよい。
　期間Ｔ３に配線１２２＿１、配線１２２＿２、配線１２２＿３の電位を“Ｈ”として画素ブロック内のすべての画素１００を選択する。このとき、各画素１００のトランジスタ１０５には、リセット電位に応じた電流が流れる。また、配線２１６の電位を“Ｈ”とすることで、配線２１１に配線２１８の電位Ｖｒを書き込む。期間Ｔ１乃至Ｔ３の動作は露光なしのデータの取得に相当し、当該データは、配線２１１の電位Ｖｒに初期化される。
　期間Ｔ４において、配線１１１の電位を重み係数Ｗ１１（１行目の画素に加える重み）に相当する電位とし、配線１１２＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１１を加算する。
　期間Ｔ５において、配線１１１の電位を重み係数Ｗ１２（２行目の画素に加える重み）に相当する電位とし、配線１１２＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１２を加算する。
　期間Ｔ６において、配線１１１の電位を重み係数Ｗ１３（３行目の画素に加える重み）に相当する電位とし、配線１１２＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１３を加算する。期間Ｔ４期間Ｔ６の動作は、撮像なしのデータに重みを与えたデータの生成に相当する。
　期間Ｔ７に配線１２２＿１、配線１２２＿２、配線１２２＿３の電位を“Ｈ”として画素ブロック内のすべての画素１００を選択する。このとき、１行目の画素１００のトランジスタ１０５には、電位Ｗ１１＋０に応じた電流が流れる。また、２行目の画素１００のトランジスタ１０５には、電位Ｗ１２＋０に応じた電流が流れる。また、３行目の画素１００のトランジスタ１０５には、電位Ｗ１３＋０に応じた電流が流れる。
　ここで、配線１１３に流れる電流に従ってキャパシタ２０２の他方の電極の電位が変化し、その変化分Ｙが配線２１１の電位Ｖｒに加算される。したがって、配線２１１の電位は、“Ｖｒ＋Ｚ”になる。ここで、Ｖｒ＝０と考えると、Ｚは差分そのものであり、データＢが算出されたことになる。
　また、配線２１３の電位を“Ｈ”、配線２１５の電位を適切なアナログ電位（Ｖｂｉａｓ）などとすることで、回路２０１はソースフォロア動作により１行目の画素ブロック２００のデータＢに応じた信号電位を出力することができる。
　上記動作によって回路２０１から出力されるデータＡおよびデータＢは、回路３０１に入力される。回路３０１では、データＡとデータＢの差分をとる演算が行われ、画像データ（電位Ｘ）と重み係数（電位Ｗ）との積以外の不要なオフセット成分を除去することができる。回路３０１としては、回路２０１のような演算回路を有する構成のほか、メモリ回路およびソフトウェア処理を利用して差分をとる構成としてもよい。
　なお、上記動作において、回路２０１の配線２１１の電位は、データＡの取得動作およびデータＢの取得動作ともに同じ電位“Ｖｒ”に初期化している。そして、その後の差分演算で、“（Ｖｒ＋Ｙ）−（Ｖｒ＋Ｚ）”＝“Ｙ−Ｚ”となり、電位“Ｖｒ”の成分は除去される。また、前述したように、その他の不要なオフセット成分も除去されるため、画像データ（電位Ｘ）と重み係数（電位Ｗ）との積を抽出することができる。
　当該動作は、推論などを行うニューラルネットワークの始めの動作に相当する。したがって、膨大な画像データを外部に取り出す前に撮像装置内で少なくとも一つの演算を行うことができ、外部での演算またはデータの入出力などの負荷の低減、処理の高速化、および消費電力を低減させることができる。
　また、上記とは異なる動作として、データＡの取得動作とデータＢの取得動作で、回路２０１の配線２１１の電位を異なる電位に初期化してもよい。例えば、データＡの取得動作時に電位“Ｖｒ１”に初期化し、データＢに取得動作時に電位“Ｖｒ２”に初期化したとする。この場合、その後の差分演算では、“（Ｖｒ１＋Ｙ）−（Ｖｒ２＋Ｚ）”＝“（Ｖｒ１−Ｖｒ２）＋（Ｙ−Ｚ）”となる。“Ｙ−Ｚ”は前述の動作と同様に画像データ（電位Ｘ）と重み係数（電位Ｗ）との積として抽出され、さらに、“Ｖｒ１−Ｖｒ２”が加わる。ここで、“Ｖｒ１−Ｖｒ２”は、ニューラルネットワークの中間層の演算でしきい値調整として用いられるバイアスに相当する。
　また、重みは、例えば、畳み込みニューラルネットワーク（ＣＮＮ：Ｃｏｎｖｏｌｕｔｉｏｎａｌ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ）のフィルタの役割を有するが、それ以外にデータの増幅または減衰を行う役割を有していてもよい。例えば、データＡの取得動作時の重み係数（Ｗ）をフィルタ処理分と増幅分の積とすれば、明るい画像に補正されたフィルタ処理データを抽出することができる。また、データＢは撮像無しのデータであり、黒レベルのデータであるということもできる。したがって、データＡとデータＢの差分をとる動作は、暗所で撮像した画像の可視化を助長するための動作といえる。すなわち、ニューラルネットワークを用いた輝度補正が可能となる。
　上述したように、本発明の一態様では、撮像装置の動作でバイアスの生成が可能である。また、撮像装置内で機能的な重みを付加することもできる。したがって、外部での演算などの負荷を低減できるとともに、様々な用途に用いることができる。例えば、被写体の推論のほか、画像データの解像度補正、輝度補正、モノクロ画像からのカラー画像の生成、２次元画像からの３次元画像の生成、欠損情報の復元、静止画から動画の生成、ピンボケ画像の修正などの処理において、その一部の処理を撮像装置内で行うことができる。
［回路３０１、回路３０２］
　図２０Ａは、回路２０１と接続する回路３０１および回路３０２を説明する図である。回路２０１から出力される積和演算結果のデータは、回路３０１に順次入力される。回路３０１には、前述したデータＡとデータＢとの差分を演算する機能のほかに、様々な演算機能を有していてもよい。例えば、回路３０１は、回路２０１と同等の構成とすることができる。または、回路３０１の機能をソフトウェアによる処理で置き換えてもよい。
　また、回路３０１は、活性化関数の演算を行う回路を有していてもよい。当該回路には、例えばコンパレータ回路を用いることができる。コンパレータ回路では、入力されたデータと、設定されたしきい値とを比較した結果を２値データとして出力する。すなわち、画素ブロック２００および回路３０１はニューラルネットワークの一部の要素として作用することができる。
　また、回路３０１は、Ａ／Ｄコンバータを有していてもよい。積和演算の有無を問わず、画素ブロック２００から画像データを外部に出力するときは、回路３０１でアナログデータをデジタルデータに変換することができる。
　例えば、３×３の画素１００を有する画素ブロック２００において、全ての画素１００に供給する重みを同じ（例えば、０）とし、データを出力させたい画素が有するトランジスタ１０８を導通させれば、画素ブロック２００全体の画像データの和、行毎の画像データの和、または画素毎のデータなどを画素ブロック２００から出力させることができる。
　また、画素ブロック２００が出力するデータは複数ビットの画像データに相当するが、回路３０１で２値化できる場合は、画像データを圧縮しているともいえる。
　回路３０１から出力されたデータは、回路３０２に順次入力される。回路３０２は、例えばラッチ回路およびシフトレジスタなどを有する構成とすることができる。当該構成によって、パラレルシリアル変換を行うことができ、並行して入力されたデータを配線３１１にシリアルデータとして出力することができる。
　また、図２０Ｂに示すように、回路３０２はニューラルネットワークを有していてもよい。当該ニューラルネットワークは、マトリクス状に配置されたメモリセルを有し、各メモリセルには重み係数が保持されている。回路３０１から出力されたデータはメモリセル３２０にそれぞれ入力され、積和演算を行うことができる。なお、図２０Ｂに示すメモリセルの数は一例であり、これに限定されない。積和演算後のデータは、配線３１１に出力することができる。
　なお、図２０Ａ、および図２０Ｂにおいて、配線３１１の接続先は限定されない。例えば、ニューラルネットワーク、記憶装置、通信装置などと接続することができる。
　図２０Ｂに示すニューラルネットワークは、マトリクス状に設置されたメモリセル３２０および参照メモリセル３２５と、回路３３０と、回路３５０と、回路３６０と、回路３７０を有する。
　図２１にメモリセル３２０および参照メモリセル３２５の一例を示す。参照メモリセル３２５は、任意の一列に設けられる。メモリセル３２０および参照メモリセル３２５は同様の構成を有し、トランジスタ１６１と、トランジスタ１６２と、キャパシタ１６３と、を有する。
　トランジスタ１６１のソースまたはドレインの一方は、トランジスタ１６２のゲートと電気的に接続される。トランジスタ１６２のゲートは、キャパシタ１６３の一方の電極と電気的に接続される。ここで、トランジスタ１６１のソースまたはドレインの一方、トランジスタ１６２のゲート、キャパシタ１６３の一方の電極が接続される点をノードＮＭとする。
　トランジスタ１６１のゲートは、配線ＷＬと電気的に接続される。キャパシタ１６３の他方の電極は、配線ＲＷと電気的に接続される。トランジスタ１６２のソースまたはドレインの一方は、ＧＮＤ配線等の基準電位配線と電気的に接続される。
　メモリセル３２０において、トランジスタ１６１のソースまたはドレインの他方は、配線ＷＤと電気的に接続される。トランジスタ１６２のソースまたはドレインの他方は、配線ＢＬと電気的に接続される。
　参照メモリセル３２５において、トランジスタ１６１のソースまたはドレインの他方は、配線ＷＤｒｅｆと電気的に接続される。トランジスタ１６２のソースまたはドレインの他方は、配線ＢＬｒｅｆと電気的に接続される。
　配線ＷＬは、回路３３０と電気的に接続される。回路３３０にはデコーダまたはシフトレジスタなどを用いることができる。
　配線ＲＷは、回路３０１と電気的に接続される。各メモリセルには、回路３０１から出力された２値のデータが書き込まれる。なお、回路３０１と各メモリセルとの間にシフトレジスタなどの順序回路を有していてもよい。
　配線ＷＤおよび配線ＷＤｒｅｆは、回路３５０と電気的に接続される。回路３５０には、デコーダまたはシフトレジスタなどを用いることができる。また、回路３５０は、Ｄ／ＡコンバータまたはＳＲＡＭなどを有していてもよい。回路３５０は、ノードＮＭに書き込まれる重み係数を出力することができる。
　配線ＢＬおよび配線ＢＬｒｅｆは、回路３６０と電気的に接続される。回路３６０は、回路２０１と同等の構成とすることができる。回路３６０により、積和演算結果からオフセット成分を除いた信号を得ることができる。
　回路３６０は、回路３７０と電気的に接続される。回路３７０は、活性化関数回路とも換言できる。活性化関数回路は、回路３６０から入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路によって変換された信号は、出力データとして外部に出力される。
　図２２Ａに示すように、ニューラルネットワークＮＮは、入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬは、それぞれ１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともできる。また、ディープニューラルネットワークを用いた学習は、深層学習と呼ぶこともできる。
　入力層ＩＬの各ニューロンには、入力データが入力される。中間層ＨＬの各ニューロンには、前層または後層のニューロンの出力信号が入力される。出力層ＯＬの各ニューロンには、前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
　図２２Ｂに、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ａｈが出力される。
　このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。
　本発明の一態様では、ハードウェアとしてアナログ回路を用いて積和演算を行う。積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。
　積和演算回路は、ＯＳトランジスタを有する構成とすることが好ましい。ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
　本実施の形態では、本発明の一態様の撮像装置に用いることのできるトランジスタについて説明する。ここでは特に、酸化物半導体が適用されたトランジスタ（ＯＳトランジスタ）について説明する。
　ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＡＣ−ＯＳまたはＣＡＣ−ＯＳなどを用いることができる。ＣＡＡＣ−ＯＳは結晶を構成する原子が安定であり、信頼性を重視するトランジスタなどに適する。また、ＣＡＣ−ＯＳは、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。
　ＯＳトランジスタは半導体層のエネルギーギャップが大きいため、数ｙＡ／μｍ（チャネル幅１μｍあたりの電流値）という極めて低いオフ電流特性を示す。また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、および短チャネル効果などが生じないなどＳｉトランジスタとは異なる特徴を有し、高耐圧で信頼性の高い回路を形成することができる。また、Ｓｉトランジスタでは問題となる結晶性の不均一性に起因する電気特性のばらつきもＯＳトランジスタでは生じにくい。
　ＯＳトランジスタが有する半導体層は、例えばインジウム、亜鉛およびＭ（Ｍは、アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属から選ばれた一つ、または複数）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。Ｉｎ−Ｍ−Ｚｎ系酸化物は、例えば、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ　ｌａｙｅｒ　ｄｅｐｏｓｉｔｉｏｎ）法、またはＭＯＣＶＤ（Ｍｅｔａｌ　ｏｒｇａｎｉｃ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成することができる。
　Ｉｎ−Ｍ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、スパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝１０：１：３、等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
　半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は欠陥準位密度が低く、安定な特性を有する酸化物半導体であるといえる。
　なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成の酸化物半導体を用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度、不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、または密度等を適切なものとすることが好ましい。
　半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素などが含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンまたは炭素などの濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
　また、半導体層を構成する酸化物半導体に水素が含まれていると、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損を形成する場合がある。酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。したがって、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。
　酸素欠損に水素が入った欠陥は、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　よって、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
　非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
　なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
　以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
　ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
　つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
　なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
　上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
　一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
　なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
　なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
　なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
　ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
　ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ　ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折測定から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
　また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、輝度の高いリング状の領域と、該リング状の領域内に複数の輝点と、が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
　また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
　ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
　一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
　したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
　また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。
（実施の形態４）
　本実施の形態では、本発明の一態様の撮像装置を用いたパッケージ、及びモジュールについて説明する。
　図２３Ａ１は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ４５０（図２３Ａ３参照）を固定するパッケージ基板４１０、カバーガラス４２０および両者を接着する接着剤４３０等を有する。
　図２３Ａ２は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ４４０としたＢＧＡ（Ｂａｌｌ　ｇｒｉｄ　ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ　ｇｒｉｄ　ａｒｒａｙ）、またはＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）などを有していてもよい。
　図２３Ａ３は、カバーガラス４２０および接着剤４３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板４１０上には電極パッド４６０が形成され、電極パッド４６０と上記バンプ４４０はスルーホールを介して電気的に接続されている。電極パッド４６０は、イメージセンサチップ４５０とワイヤ４７０によって電気的に接続されている。
　また、図２３Ｂ１は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ４５１（図２３Ｂ３参照）を固定するパッケージ基板４１１、レンズカバー４２１、およびレンズ４３５等を有する。また、パッケージ基板４１１とイメージセンサチップ４５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ４９０（図２３Ｂ３参照）も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）としての構成を有している。
　図２３Ｂ２は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板４１１の下面および側面には、実装用のランド４４１が設けられたＱＦＮ（Ｑｕａｄ　ｆｌａｔ　ｎｏ−ｌｅａｄ　ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ　ｆｌａｔ　ｐａｃｋａｇｅ）、または前述したＢＧＡが設けられていてもよい。
　図２３Ｂ３は、レンズカバー４２１およびレンズ４３５の一部を省いて図示したモジュールの斜視図である。ランド４４１は電極パッド４６１と電気的に接続され、電極パッド４６１はイメージセンサチップ４５１またはＩＣチップ４９０とワイヤ４７１によって電気的に接続されている。
　イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
（実施の形態５）
　本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２４Ａ乃至図２４Ｆに示す。
　図２４Ａは携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指またはスタイラスなどで表示部９８２に触れることで行うことができる。当該携帯電話機に本発明の一態様の撮像装置およびその動作方法を適用することができ、カラー画像に加え、赤外光画像を取得することができる。
　図２４Ｂは携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。また、カメラ９１９で取得した画像から文字等を認識し、スピーカ９１３で当該文字を音声出力することができる。当該携帯データ端末に本発明の一態様の撮像装置およびその動作方法を適用することができ、カラー画像に加え、赤外光画像を取得することができる。
　図２４Ｃは監視カメラであり、支持台９５１、カメラユニット９５２、保護カバー９５３等を有する。カメラユニット９５２には回転機構などが設けられ、天井に設置することで全周囲の撮像が可能となる。当該カメラユニットにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができ、カラー画像に加え、赤外光画像を取得することができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
　図２４Ｄはビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６、スピーカ９７７、マイク９７８等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラに本発明の一態様の撮像装置およびその動作方法を適用することができ、カラー画像に加え、赤外光画像を取得することができる。
　図２４Ｅはデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラに本発明の一態様の撮像装置およびその動作方法を適用することができ、カラー画像に加え、赤外光画像を取得することができる。
　図２４Ｆは腕時計型の情報端末であり、表示部９３２、筐体兼リストバンド９３３、カメラ９３９等を有する。表示部９３２は、情報端末の操作を行うためのタッチパネルを備える。表示部９３２および筐体兼リストバンド９３３は可撓性を有し、身体への装着性が優れている。当該情報端末に本発明の一態様の撮像装置およびその動作方法を適用することができ、カラー画像に加え、赤外光画像を取得することができる。
　図２５Ａは、移動体の一例として自動車の外観図を図示している。図２５Ｂは、自動車内でのデータのやり取りを簡略化した図である。自動車８９０は、複数のカメラ８９１等を有する。カメラ８９１に本発明の一態様の撮像装置を適用することができる。また、自動車８９０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサ（図示せず）などを備える。
　自動車８９０において、カメラ８９１等に集積回路８９３を用いることができる。自動車８９０は、カメラ８９１が複数の撮像方向８９２で得られた複数の画像を集積回路８９３で処理し、バス８９４等を介してホストコントローラ８９５等により複数の画像をまとめて解析することで、ガードレールの有無、または歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。また、道路案内、危険予測などを行うシステムに用いることができる。
　自動車８９０では、得られた画像データをニューラルネットワークなどの演算処理を行うことで、例えば、画像の高解像度化、画像ノイズの低減、顔認識（防犯目的など）、物体認識（自動運転の目的など）、画像圧縮、画像補正（広ダイナミックレンジ化）、レンズレスイメージセンサの画像復元、位置決め、文字認識、反射映り込み低減などの処理を行うことができる。
　なお、上述では、移動体の一例として自動車について説明しているが、自動車は、内燃機関を有する自動車、電気自動車、水素自動車など、いずれであってもよい。また、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
　図２５Ｃは、車載用の撮像カメラの外観図を図示している。
　図２５Ｃの撮像カメラはドライブレコーダーとも呼ぶことができる。図２５Ｃに示す撮像カメラは、筐体８６１、レンズ８６２、支持部８６３等を有する。支持部８６３に両面テープなどを貼ることによって、自動車等のフロントガラス、ボンネット、バックミラー支持部などに設置することができる。なお、支持部８６３、筐体８６１、及びレンズの形状及びサイズは、図２５Ｃの構成に限られず、設置位置に合わせて適宜変更することができる。
　図２５Ｃの撮像カメラの内部には、本発明の一態様の撮像装置を適用することができる。また、撮像カメラ内部または車載された記憶装置に走行映像を記録保存することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１０：撮像装置：１１ａ、１１ｂ、１１、１２：機能層：１３Ｂ、１３Ｇ、１３ＩＲ、１３Ｒ：プラグ：１４、１５：絶縁層：１６ａ、１６ｂ：開口部：１７：絶縁層：１８：マイクロレンズアレイ：２０Ｂ、２０Ｇ、２０ＩＲ、２０Ｒ、２０ＵＶ：受光素子：２１ａ：バッファ層：２１ｂ：活性層：２１ｃ：バッファ層：２１Ｂ、２１Ｇ、２１ＩＲ、２１Ｒ：光電変換層：２２、２３、２４：導電層：３１、３２：トランジスタ：４０：受光素子：４１、４２、４３：領域：５１：シリコン基板：５２、５３：絶縁層：５４：半導体層：５５、５６：シリコン基板：５７：絶縁層：６１ａ、６１ｂ、６２ａ、６２ｂ、６３ａ、６３ｂ、６４ａ、６４ｂ、６５ａ、６５ｂ：トランジスタ：７１：ゲート電極：７２：ゲート絶縁層：７３：ソース領域：７４：ドレイン領域：７５：ソース電極：７６：ドレイン電極：７７：半導体層：７８：バックゲート：８１：プラグ：８２、８３：絶縁層：８４、８５：プラグ：８６：絶縁層

Claims (11)

  1. 　第１の受光素子、第２の受光素子、第３の受光素子、第４の受光素子、第１の機能層、及び第２の機能層を有し、
    　前記第１の受光素子は、第１の波長の光に感度を有する光電変換素子であり、
    　前記第２の受光素子は、第２の波長の光に感度を有する光電変換素子であり、
    　前記第３の受光素子は、第３の波長の光に感度を有する光電変換素子であり、
    　前記第４の受光素子は、第４の波長の光に感度を有する光電変換素子であり、
    　前記第１の機能層は、第１のトランジスタを有し、
    　前記第２の機能層は、第２のトランジスタを有し、
    　前記第２の機能層上に、前記第１の機能層、前記第４の受光素子、前記第３の受光素子、前記第２の受光素子、及び前記第１の受光素子が、この順で積層され、
    　前記第１の受光素子、前記第２の受光素子、前記第３の受光素子、及び前記第４の受光素子はそれぞれ、第１の導電層、第１のバッファ層、光電変換層、第２のバッファ層、及び第２の導電層がこの順で積層された積層構造を有し、
    　前記光電変換層は、有機化合物を含み、
    　前記第１のバッファ層、及び前記第２のバッファ層は、それぞれ金属または有機化合物を含み、
    　前記第１のトランジスタは、前記第１の受光素子、前記第２の受光素子、前記第３の受光素子、及び前記第４の受光素子のうち、いずれか一が有する前記第１の導電層と電気的に接続され、
    　前記第２のトランジスタは、前記第１のトランジスタと電気的に接続される、
    　撮像装置。
  2. 　第１の受光素子、第２の受光素子、第３の受光素子、第４の受光素子、第１の機能層、及び第２の機能層を有し、
    　前記第１の受光素子は、第１の波長の光に感度を有する光電変換素子であり、
    　前記第２の受光素子は、第２の波長の光に感度を有する光電変換素子であり、
    　前記第３の受光素子は、第３の波長の光に感度を有する光電変換素子であり、
    　前記第４の受光素子は、第４の波長の光に感度を有する光電変換素子であり、
    　前記第１の機能層は、第１のトランジスタを有し、
    　前記第２の機能層は、第２のトランジスタを有し、
    　前記第２の機能層上に、前記第１の機能層、前記第４の受光素子、前記第３の受光素子、前記第２の受光素子、及び前記第１の受光素子が、この順で積層され、
    　前記第１の受光素子、前記第２の受光素子、及び前記第３の受光素子はそれぞれ、第１の導電層、第１のバッファ層、光電変換層、第２のバッファ層、及び第２の導電層がこの順で積層された積層構造を有し、
    　前記光電変換層は、有機化合物を含み、
    　前記第１のバッファ層、及び前記第２のバッファ層は、それぞれ金属または有機化合物を含み、
    　前記第４の受光素子は、第１の単結晶基板に設けられ、且つ、前記第１の単結晶基板中にｐｎ接合を有する光電変換部を有し、
    　前記第１のトランジスタは、前記第１の受光素子、前記第２の受光素子、及び前記第３の受光素子のうち、いずれか一が有する前記第１の導電層と電気的に接続され、
    　前記第２のトランジスタは、前記第１のトランジスタと電気的に接続される、
    　撮像装置。
  3. 　請求項２において、
    　前記第１のトランジスタは、前記第１の単結晶基板に設けられ、且つ、前記第１の単結晶基板中にチャネル形成領域を有する、
    　撮像装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記第１のトランジスタは、チャネル形成領域にシリコンを含む、
    　撮像装置。
  5. 　請求項１または請求項２のいずれか一において、
    　前記第１のトランジスタは、チャネル形成領域に酸化物半導体を含む、
    　撮像装置。
  6. 　請求項１乃至請求項５のいずれか一において、
    　前記第２のトランジスタは、第１の単結晶基板に設けられ、且つ、前記第１の単結晶基板中にチャネル形成領域を有する、
    　撮像装置。
  7. 　請求項６において、
    　前記第１の機能層と、前記第２の機能層との間に、第３の機能層を有し、
    　前記第３の機能層は、第３のトランジスタを有し、
    　前記第３のトランジスタは、チャネル形成領域に酸化物半導体を含む、
    　撮像装置。
  8. 　請求項１乃至請求項７のいずれか一において、
    　プラグを有し、
    　前記プラグは、前記第１のトランジスタのソース及びドレインの一方と、前記第１の受光素子が有する前記第１の導電層とを電気的に接続し、
    　前記第２の受光素子が有する前記光電変換層は第１の開口部を有し、
    　前記第２の受光素子が有する前記第２の導電層は第２の開口部を有し、
    　前記プラグは、前記第１の開口部の内部において、前記光電変換層と接する部分を有し、
    　前記プラグは、前記第２の開口部の内側に位置する部分を有し、且つ、前記第２の受光素子が有する前記第１の導電層及び前記第２の導電層とは接しない、
    　撮像装置。
  9. 　請求項１乃至請求項７のいずれか一において、
    　プラグを有し、
    　前記プラグは、前記第１のトランジスタのソース及びドレインの一方と、前記第１の受光素子が有する前記第１の導電層とを電気的に接続し、
    　前記第２の受光素子が有する前記光電変換層は第１の開口部を有し、
    　前記第２の受光素子が有する前記第２の導電層は第２の開口部を有し、
    　前記プラグは、前記第１の開口部の内側に位置する部分、及び前記第２の開口部の内側に位置する部分を有し、且つ、前記第２の受光素子が有する前記第１の導電層、前記光電変換層、及び前記第２の導電層とは接しない、
    　撮像装置。
  10. 　請求項１乃至請求項９のいずれか一において、
    　前記第１の波長の光、前記第２の波長の光、前記第３の波長の光、及び前記第４の波長の光のうち、いずれか３つは可視光であり、残りの１つは赤外光または紫外光である、
    　撮像装置。
  11. 　請求項１乃至請求項１０のいずれか一において、
    　波長が短い方から、前記第１の波長、前記第２の波長、前記第３の波長、前記第４の波長の順である、
    　撮像装置。
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