JP5659523B2 - 半導体装置 - Google Patents

Description

本発明は、半導体基板上に複数のメモリセルが配設された半導体装置に関し、特に液晶を駆動するＬＣＯＳ装置に適用して好適である。

従来より、電子化されたデータ画像を投影するプロジェクタの表示画面、又は携帯型電話機の表示画面等に、いわゆるＬＣＯＳ（Liquid Clystal On Silicon）装置が用いられている。
ＬＣＯＳ装置は、半導体基板上に複数のメモリセルがマトリクス状に配設されており、その上方に各メモリセルと適宜接続された透明電極を備え、当該半導体基板とガラス基板との間に液晶が注入されてなる画像表示装置である（特許文献１，２を参照）。

ＬＣＯＳ装置のメモリセルは、メモリトランジスタ、アクセストランジスタ及びリードトランジスタを備えて構成される。メモリトランジスタは、例えばＬ又はＨの２値の情報を記憶するＤＲＡＭトランジスタ等のトランジスタである。アクセストランジスタは、当該メモリセルのメモリトランジスタを選択するためのトランジスタである。リードトランジスタは、メモリトランジスタに書き込まれた記憶情報を読み出すためのトランジスタである。

特表２００８−５４６０１３号公報 特開平７−１９９２１５号公報

ＬＣＯＳ装置では、そのメモリセルのリードトランジスタの活性領域に結晶欠陥が発生し、リードトランジスタのリーク電流が増大する。その結果、リードトランジスタの誤動作の原因となるという問題がある。

本発明は、上記の問題に鑑みてなされたものであり、リードトランジスタのリーク電流の発生を抑止して誤動作を防止する、信頼性の高い半導体装置を提供することを目的とする。

半導体装置の一態様は、半導体基板と、前記半導体基板上に配設された複数のメモリセルとを備える。前記メモリセルは、前記半導体基板の表面に素子分離構造が形成されて閉じた環状の活性領域が画定され、前記活性領域に、情報を記憶する第１トランジスタと、前記第１のトランジスタから記憶情報を読み出すための第２トランジスタとを有している。当該一態様では、前記素子分離構造の前記閉じた環状の活性領域で囲まれた部分内に、前記半導体基板の前記表面の高さと同じ高さの前記半導体基板の突起が設けられている。

上記の態様によれば、リードトランジスタのリーク電流の発生を抑止して誤動作を防止する、信頼性の高い半導体装置が実現する。

比較例によるＬＣＯＳ装置のメモリセルアレイを示す概略平面図である。 第１の実施形態によるＬＣＯＳ装置のメモリセルアレイを示す概略平面図である。 図２の一部を拡大し、メモリセル周辺を上層の各配線と共に示す概略平面図である。 図３のメモリセルアレイにおける１つのメモリセルを示す結線図である。 図３のメモリセルの一部を示す概略断面図である。 第１の実施形態によるＬＣＯＳ装置のリードトランジスタのゲート電極の応力について、従来のＬＣＯＳ装置のリードトランジスタのゲート電極との比較に基づいて説明するための模式的平面図である。 第２の実施形態によるＬＣＯＳ装置のメモリセルアレイを示す概略平面図である。 図７のメモリセルアレイの一部を示す概略断面図である。 第２の実施形態により形成された素子分離構造のうち、メモリトランジスタ及びリードトランジスタの活性領域のみを示す概略平面図である。 第２の実施形態によるＬＣＯＳ装置のリードトランジスタの活性領域を確定する素子分離構造の応力について、従来のＬＣＯＳ装置のリードトランジスタの活性領域を確定する素子分離構造との比較に基づいて説明するための模式的断面図である。 第３の実施形態によるＬＣＯＳ装置のメモリセルアレイを構成するメモリセルにおいて、メモリトランジスタ及びリードトランジスタの形成部分のみを示す概略平面図である。 従来のＬＣＯＳ装置（図１）のメモリセルアレイを構成するメモリセルにおいて、メモリトランジスタ及びリードトランジスタの形成部分のみを示す概略平面図である。

諸実施形態を開示するに先立って、ＬＣＯＳ装置の一般的な構成を比較例として例示して説明する。
図１は、比較例によるＬＣＯＳ装置のメモリセルアレイを示す概略平面図である。

このＬＣＯＳ装置では、図１に示すように、半導体基板１上に複数のメモリセルＭＣ（図１中、破線で囲む領域）が例えばマトリクス状に配設され、メモリセルアレイが構成される。そして、メモリセルアレイの上方に、各メモリセルＭＣと適宜接続された透明電極を備え、半導体基板１とガラス基板との間に液晶が注入され、更にカラーフィルタ等が配設されてＬＣＯＳ装置が構成される。

メモリセルＭＣは、メモリトランジスタＭＴｒ、アクセストランジスタＡＴｒ及びリードトランジスタＲＴｒを備えて構成される。メモリトランジスタＭＴｒは、例えばＬ（データ"１"）又はＨ（データ"０"）の２値の情報を記憶するＤＲＡＭトランジスタ等のトランジスタである。アクセストランジスタＡＴｒは、メモリセルアレイのうちで当該メモリセルＭＣ１のメモリトランジスタＭＴｒを選択するためのトランジスタである。リードトランジスタＲＴｒは、メモリトランジスタＭＴｒに書き込まれたデータを読み出すためのトランジスタである。

メモリトランジスタＭＴｒ、アクセストランジスタＡＴｒ及びリードトランジスタＲＴｒは、それぞれ、ゲート電極及びソース／ドレイン領域を備えて構成される。リードトランジスタＲＴｒのゲート電極を４とする。
半導体基板１上の素子分離領域に、所定の素子分離法、例えばＬＯＣＯＳ法又はＳＴＩ法により素子分離構造２が形成され、半導体基板１上で活性領域が画定される。ここでは、閉塞した環状の活性領域３ａと、島状の活性領域３ｂとが形成される。活性領域３ａにはメモリトランジスタＭＴｒ及びリードトランジスタＲＴｒが、活性領域３ｂにはアクセストランジスタＡＴｒが形成される。リード１トランジスタＲＴｒのゲート電極４は、並設、ここでは列方向に並ぶ、複数のメモリセルＭＣに共有され、列方向に並ぶ複数の活性領域３ａ上に延在している。１本のゲート電極４は、例えば数ｍｍに亘るゲート幅に形成される。

上記のＬＣＯＳ装置では、リードトランジスタＲＴｒが、その活性領域３ａにおいて大きな応力（ストレス）を受けることが判明した。この応力に起因して、当該活性領域３ａに結晶欠陥が発生し、リードトランジスタＲＴｒのリーク電流が増大して、リードトランジスタＲＴｒの誤動作を招来する。

即ち、リードトランジスタＲＴｒのゲート電極４は、上記のように、列方向に並ぶ複数のメモリセルＭＣに共有され、列方向に並ぶ複数の活性領域３ａ上に延在している。このようにゲート電極４は長いため、その全体では当該ゲート電極４の熱膨張等による大きな機械的応力が発生し、当該応力が活性領域３ａのリードトランジスタＲＴｒの形成部位に印加される。
また、活性領域３ａは、上記のように閉塞した環状とされる。そのため、活性領域３ａは素子分離構造２から当該素子分離構造２の熱膨張等による大きな機械的応力を受ける。活性領域３ａは連続した環状であるため、大きな応力がそのまま直接的に活性領域３ａのリードトランジスタＲＴｒの形成部位に印加される。

以下の諸実施形態では、上記の活性領域３ａの結晶欠陥が、リードトランジスタＲＴｒのゲート電極４の構造、又はリードトランジスタＲＴｒが形成される活性領域３ａを画定する素子分離構造２に起因することに着目する。そして、両者の構造の一方又は双方を、当該結晶欠陥の発生の原因となる機械的応力を緩和する構造（応力緩和構造）とする。

以下、好適な諸実施形態について、図面を参照しながら詳細に説明する。

（第１の実施形態）
以下、第１の実施形態によるＬＣＯＳ装置について説明する。本実施形態では、上記の比較例に対応する構成部材等については同符号を付す。
図２は、第１の実施形態によるＬＣＯＳ装置のメモリセルアレイを示す概略平面図である。図３は、図２の一部を拡大し、メモリセル周辺を上層の各配線と共に示す概略平面図である。図３では、１つのメモリセルに対応する配線のみを図示する。図４は、図３のメモリセルアレイにおける１つのメモリセルを示す結線図である。図５は、図３のメモリセルの一部を示す概略断面図である。

このＬＣＯＳ装置では、図２及び図３に示すように、半導体基板１上に複数のメモリセルＭＣ（図３中、破線で囲む領域）が例えばマトリクス状に配設され、メモリセルアレイが構成される。そして、メモリセルアレイの上方に、各メモリセルＭＣと適宜接続された透明電極を備え、半導体基板１とガラス基板との間に液晶が注入され、更にカラーフィルタ等が配設されてＬＣＯＳ装置が構成される。

メモリセルＭＣは、図４に示すように、メモリトランジスタＭＴｒ、アクセストランジスタＡＴｒ及びリードトランジスタＲＴｒを備えて構成される。メモリトランジスタＭＴｒは、例えばＬ（データ"１"）又はＨ（データ"０"）の２値の情報を記憶するＤＲＡＭトランジスタ等のトランジスタである。アクセストランジスタＡＴｒは、メモリセルアレイのうちで当該メモリセルＭＣのメモリトランジスタＭＴｒを選択するためのトランジスタである。リードトランジスタＲＴｒは、メモリトランジスタＭＴｒに書き込まれたデータを読み出すためのトランジスタである。

図３の破線Ｉ−Ｉ'に沿った断面を図５（ａ）に、図３の破線ＩＩ−ＩＩ'に沿った断面を図５（ｂ）に、図３の破線ＩＩＩ−ＩＩＩ'に沿った断面を図５（ｃ）にそれぞれ示す。図５（ａ）は、アクセストランジスタＡＴｒのゲート幅方向に沿った断面を示す。図５（ｂ）は、リードトランジスタＲＴｒのゲート幅方向に沿った断面を示す。図５（ｃ）は、リードトランジスタＲＴｒのゲート長方向に沿った、ゲート電極の分断部位の断面を示す。

メモリトランジスタＭＴｒ、アクセストランジスタＡＴｒ及びリードトランジスタＲＴｒは、それぞれ、ゲート電極及びソース／ドレイン領域を備えて構成される。
図３に示すように、半導体基板１上の素子分離領域に、所定の素子分離法、例えばＬＯＣＯＳ（local oxidation of silicon）法又はＳＴＩ（shallow trench isolation）法により素子分離構造が形成され、半導体基板１上で活性領域が画定される。ＬＯＣＯＳ法は、半導体基板上の素子分離領域に熱酸化によるフィールド酸化膜からなる素子分離構造を形成する手法である。ＳＴＩ法は、半導体基板上の素子分離領域に分離溝を形成し、この分離溝内を絶縁物で充填してなる素子分離構造を形成する手法である。本実施形態では、ＳＴＩ法で形成した素子分離構造２を例示する。素子分離構造２の形成により、閉塞した環状の活性領域３ａと、島状の活性領域３ｂとが画定される。活性領域３ａにはメモリトランジスタＭＴｒ及びリードトランジスタＲＴｒが、活性領域３ｂにはアクセストランジスタＡＴｒが形成される。

アクセストランジスタＡＴｒでは、図３及び図５（ａ）に示すように、半導体基板１上にゲート絶縁膜１１を介して、例えば多結晶シリコン膜からなるゲート電極４ｂが形成されている。半導体基板１のゲート電極４ｂの両側には、所定の導電型の不純物、ここではリン（Ｐ）又は砒素（Ａｓ）等のＮ型不純物がイオン注入され、ソース／ドレイン領域１２ｂが形成されている。
リードトランジスタＲＴｒでは、図３及び図５（ｂ）に示すように、半導体基板１上にゲート絶縁膜１１を介して、例えば多結晶シリコン膜からなるゲート電極４ｃが形成されている。半導体基板１のゲート電極４ｃの両側には、所定の導電型の不純物、ここではリン（Ｐ）又は砒素（Ａｓ）等のＮ型不純物がイオン注入され、ソース／ドレイン領域１２ｃが形成されている。
メモリトランジスタＭＴｒでも同様に、図３に示すように、ゲート電極４ａ及びソース／ドレイン領域１２ａが形成されている。

図３に示すように、リードトランジスタＲＴｒのゲート電極４ｃは、並設、ここでは列方向に並ぶ、複数のメモリセルＭＣに共有されている。本実施形態では、ゲート電極４ｃが応力緩和構造とされている。即ち、ゲート電極４ｃは、例えば列方向で隣り合う活性領域３ａ間の素子分離構造２上で各ゲート電極１０に分断されている。各ゲート電極１０は、長手方向の長さ（ゲート幅）が１００μｍ以下とされている。各ゲート電極１０のゲート幅が１００μｍよりも大きいと、十分な応力緩和の効果が得られない。ここでは、各ゲート電極１０は、列方向に並ぶ例えば１０個の活性領域３ａ上に延在するように例えば０．３５μｍ程度のゲート幅とされている。後述するように、各ゲート電極１０は、その上方で配線接続（裏打ち接続）されている。

ゲート電極４ｃを形成するには、先ず、ゲート絶縁膜１１上にＣＶＤ（chemical vapor deposition）法等により例えば多結晶シリコン膜を堆積する。この多結晶シリコン膜（及びゲート絶縁膜）をリソグラフィー及びドライエッチングでパターニングする。これにより、ゲート長部分で対向するように列方向に並ぶ各ゲート電極１０からなるゲート電極４ｃが形成される。
ゲート電極４ｃをシリサイドゲートとしても良い。また、ゲート電極４ｃ及びソース／ドレイン領域１２ａ〜１２ｃの各表層をシリサイド化し、いわゆるサリサイド構造としても好適である。ゲート電極４ｃをシリサイドゲートとするには、各ゲート電極１０上にＣｏ又はＮｉ等のシリサイド金属をスパッタ法等により堆積し、熱処理することで各ゲート電極１０の表層をシリサイド化すれば良い。未反応のシリサイド金属はウェットエッチングにより除去される。

図３及び図５（ａ）〜（ｃ）に示すように、メモリセルアレイ上には、層間絶縁膜１３内に形成されたタングステン（Ｗ）等からなる第１導電プラグと、層間絶縁膜１５内に形成されたアルミニウム（Ａｌ）合金等からなる第１配線とが積層形成されている。
第１導電プラグは、図５（ａ）に示す第１導電プラグ１４ａ，１４ｂ、図５（ｃ）に示す第１導電プラグ１４ｃ等がある。第１導電プラグ１４ａは、アクセストランジスタＡＴｒのソース／ドレイン領域１２ｂの一方と接続されている。第１導電プラグ１４ｂは、アクセストランジスタＡＴｒのソース／ドレイン領域１２ｂの他方と接続されている。第１導電プラグ１４ｃは、分断された各ゲート電極１０とそれぞれ接続されている。
第１配線は、図５（ａ）に示す第１配線５ａ，５ｂ、図５（ｂ）に示す第１配線５ｃ、図５（ｃ）に示す第１配線５ｄ等がある。第１配線５ａは、第１導電プラグ１４ａと接続されている。第１配線５ｂは、第１導電プラグ１４ｂと接続されている。第１配線５ｃは、不図示の第１導電プラグを介してメモリトランジスタＭＴｒのソース／ドレイン領域１２ａの一方と接続されている。第１配線５ｄは、第１導電プラグ１４ｃと接続されている。

図３及び図５（ａ）〜（ｃ）に示すように、第１配線上には、層間絶縁膜１６内に形成されたタングステン（Ｗ）等からなる第２導電プラグと、層間絶縁膜１８内に形成されたアルミニウム（Ａｌ）合金等からなる第２配線とが積層形成されている。
第２導電プラグは、図５（ａ）に示す第２導電プラグ１７ａ、図５（ｃ）に示す第２導電プラグ１７ｂ等がある。第２導電プラグ１７ａは、第１配線５ａと接続されている。第２導電プラグ１７ｂは、第１配線５ｄと接続されている。
第２配線は、図５（ａ）に示す第２配線６ａ、図５（ｂ）に示す第２配線６ｂ、図５（ｃ）に示す第２配線６ｃ等がある。第２配線６ａは、第２導電プラグ１７ａと接続されている。第２配線６ｂは、不図示の第２導電プラグと接続されている。第２配線６ｃは、第２導電プラグ１７ｂと接続されている。

図３及び図５（ａ）〜（ｃ）に示すように、第２配線上には、層間絶縁膜１９内に形成されたタングステン（Ｗ）等からなる第３導電プラグと、層間絶縁膜２１内に形成されたアルミニウム（Ａｌ）合金等からなる第３配線とが積層形成されている。
第３導電プラグは、図５（ｃ）に示す第３導電プラグ２０ａ等がある。第３導電プラグ２０ａは、第２配線６ｃと接続されている。
第３配線は、図５（ａ）に示す第３配線７ａ、図５（ｂ），（ｃ）に示す第３配線７ｂ等がある。第３配線７ａは、それぞれ不図示の第３導電プラグと接続されている。第３配線７ｂは、第３導電プラグ２０ａと接続されている。

図５（ｃ）に示すように、分断された各ゲート電極１０は、第３配線７ｂにより電気的に接続（裏打ち接続）されている。即ち、隣り合うゲート電極１０同士が、各ゲート電極１０上に形成された第１導電プラグ１４ｃ、第１配線５ｄ、第２導電プラグ１７ｂ、第２配線６ｃ、及び第３導電プラグ２０ａを介して、第３配線７ｂにより裏打ち接続されている。この裏打ち接続により、ゲート長部分で対向するように列方向に並ぶ各ゲート電極１０は実質的に、列方向に並ぶ複数の活性領域３ａ上に延在する１本のゲート電極４ｃとして機能する。

図４に示すように、各メモリセルＭＣは、以下のように動作する。
データの書き込み時には、メモリセルアレイのうち、所望のメモリセルＭＣのアクセストランジスタＡＴｒを選択する。当該メモリセルＭＣのメモリトランジスタＭＴｒにデータ"１"を書き込む場合には、メモリトランジスタＭＴｒをオンにする。これにより、メモリトランジスタＭＴｒのドレインには"Ｌ"の電圧が印加され、メモリトランジスタＭＴｒにデータ"１"が記憶される。一方、当該メモリセルＭＣのメモリトランジスタＭＴｒにデータ"０"を書き込む場合には、メモリトランジスタＭＴｒをオフにする。これにより、メモリトランジスタＭＴｒのドレインには"Ｈ"の電圧が印加され、メモリトランジスタＭＴｒにデータ"０"が記憶される。
データの読み出し時には、メモリセルアレイのうち、所望のメモリセルＭＣのリードトランジスタＲＴｒを選択する。メモリトランジスタＭＴｒのドレインに印加されている"Ｌ"又は"Ｈ"の電圧により、データ"１"又はデータ"０"が読み出される。

図６は、第１の実施形態によるＬＣＯＳ装置のリードトランジスタのゲート電極の応力について、従来のＬＣＯＳ装置のリードトランジスタのゲート電極との比較に基づいて説明するための模式的平面図である。（ａ）が従来のゲート電極、（ｂ）が第１の実施形態によるゲート電極をそれぞれ示す。
本実施形態では、リードトランジスタＲＴｒのゲート電極４ｃが応力緩和構造とされている。即ち、リードトランジスタＲＴｒにおいて、列方向に並ぶ複数の活性領域３ａ上に延在する１本のゲート電極に相当する多結晶シリコン膜が分断され、各々ゲート幅が１００μｍ以下とされたゲート電極１０が形成されている。

図６（ａ）に示すように、従来のリードトランジスタＲＴｒのゲート電極４は、列方向に並ぶ複数の環状の活性領域上に長く延在しており、その全体では熱膨張による大きな応力（矢印Ａ１で示す）が発生する。
図６（ｂ）に示すように、本実施形態のゲート電極４ｃでは、分断されたゲート電極１０ごとの熱膨張は小さく、その応力（矢印Ａ２で示す）もゲート電極４の応力に較べて小さいものとなる。この応力緩和構造により、活性領域３ａでは結晶欠陥の発生が抑止され、リードトランジスタＲＴｒにリーク電流が発生することなく誤動作が防止されて、信頼性の高いＬＣＯＳ装置が実現する。

（第２の実施形態）
以下、第２の実施形態によるＬＣＯＳ装置について説明する。本実施形態では、上記の第１の実施形態に対応する構成部材等については同符号を付して詳しい説明を省略する。
図７は、第２の実施形態によるＬＣＯＳ装置のメモリセルアレイを示す概略平面図である。図８は、図７のメモリセルアレイの一部を示す概略断面図であって、図７の破線Ｉ−Ｉ'に沿った断面に対応する。図７では上層の各配線を省略し、図８では素子分離構造から下方のみを示す。リードトランジスタＲＴｒのゲート電極は、図１と同様であるため、これをゲート電極４として図示する。

このＬＣＯＳ装置では、第１の実施形態による図２及び図３と同様に、半導体基板１上に複数のメモリセルＭＣが例えばマトリクス状に配設され、メモリセルアレイが構成される。そして、メモリセルアレイの上方に、各メモリセルＭＣと適宜接続された透明電極を備え、半導体基板１とガラス基板との間に液晶が注入され、更にカラーフィルタ等が配設されてＬＣＯＳ装置が構成される。

本実施形態では、図７及び図８に示すように、メモリトランジスタＭＴｒ及びリードトランジスタＲＴｒが形成される環状の活性領域３ａを画定する素子分離構造２２が応力緩和構造とされている。素子分離構造２２は、第１の実施形態による素子分離構造２と同様にＬＯＣＯＳ法又はＳＴＩ法等、ここではＳＴＩ法により形成されている。

本実施形態では、素子分離構造２２は、第１の実施形態と同様に活性領域３ａ，３ｂを画定すると共に、活性領域３ａで囲まれた領域である分離溝２２ａ内、例えば分離溝２２ａ内の中央部分に、半導体基板１の突起２３が形成されるように、形成されている。突起２３は、素子分離構造２２が存在せず、図７の平面視では活性領域３ａから島状に孤立した、半導体基板１の表面の一部が露出する領域である。

図９は、第２の実施形態により形成された素子分離構造のうち、メモリトランジスタ及びリードトランジスタの活性領域３ａのみを示す概略平面図である。図９では、アクセストランジスタＡＴｒの活性領域３ｂの図示は省略する。
素子分離構造２２をＳＴＩ法で形成するには、先ず、半導体基板１の素子分離領域に分離溝を形成する。図８及び図９では、環状の活性領域３ａを画定するための分離溝２２ａを示す。分離溝２２ａは、活性領域３ａ内部の領域に半導体基板１の一部が突起２３として残るように形成される。例えばＣＶＤ法により、分離溝２２ａ内を絶縁物、例えばシリコン酸化物等で埋め込むように半導体基板１上に堆積する。堆積された絶縁物を例えばＣＭＰ（chemical mechanical polishing）法により研磨して平坦化する。以上により、分離溝２２ａを含む分離溝内を絶縁物で充填し、活性領域３ａ，３ｂを画定する素子分離構造２２が形成される。

図１０は、第２の実施形態によるＬＣＯＳ装置のリードトランジスタの活性領域を確定する素子分離構造の応力について、従来のＬＣＯＳ装置のリードトランジスタの活性領域を確定する素子分離構造との比較に基づいて説明するための模式的断面図である。図１０は図８と同様に図７の破線Ｉ−Ｉ'に沿った断面に対応しており、（ａ）が従来の素子分離構造、（ｂ）が第２の実施形態による素子分離構造をそれぞれ示す。

図１０（ａ）に示すように、従来の素子分離構造２は、活性領域３ａを閉塞した環状に確定することから、その熱膨張等により活性領域３ａに大きな応力（矢印Ａ１で示す）を及ぼす。
図１０（ｂ）に示すように、本実施形態の素子分離構造２２は、閉塞した環状に確定した活性領域３ａで囲まれた分離溝２２ａ内に半導体基板１の突起２３が形成されるように、形成されている。この構成では、活性領域３ａで囲まれた領域内では、図示の断面形状で見れば素子分離構造２２が突起２３で言わば分断されている。素子分離構造２２の突起２３で分断された各部分の個々の熱膨張は小さく、その応力（矢印Ａ２で示す）も素子分離構造２の応力に較べて小さいものとなる。活性領域３ａに直接的に印加される応力は、矢印Ａ１で示す応力との関係で矢印Ａ２で示す程度の値である。この応力緩和構造により、活性領域３ａでは結晶欠陥の発生が抑止され、リードトランジスタＲＴｒにリーク電流が発生することなく誤動作が防止されて、信頼性の高いＬＣＯＳ装置が実現する。

（第３の実施形態）
以下、第３の実施形態によるＬＣＯＳ装置について説明する。本実施形態では、上記の第１の実施形態に対応する構成部材等については同符号を付して詳しい説明を省略する。
図１１は、第３の実施形態によるＬＣＯＳ装置のメモリセルアレイを構成するメモリセルにおいて、メモリトランジスタ及びリードトランジスタの形成部分のみを示す概略平面図である。リードトランジスタＲＴｒのゲート電極は、図１と同様であるため、これをゲート電極４として図示する。

このＬＣＯＳ装置では、第１の実施形態による図２及び図３と同様に、半導体基板１上に複数のメモリセルＭＣが例えばマトリクス状に配設され、メモリセルアレイが構成される。そして、メモリセルアレイの上方に、各メモリセルＭＣと適宜接続された透明電極を備え、半導体基板１とガラス基板との間に液晶が注入され、更にカラーフィルタ等が配設されてＬＣＯＳ装置が構成される。

本実施形態では、図１１に示すように、メモリトランジスタＭＴｒ及びリードトランジスタＲＴｒが形成される環状の活性領域２４を画定する素子分離構造２５が応力緩和構造とされている。活性領域２４は、第１の実施形態による活性領域３ａに対応している。素子分離構造２５は、第１の実施形態による素子分離構造２と同様にＬＯＣＯＳ法又はＳＴＩ法等、ここではＳＴＩ法により形成されている。

本実施形態では、素子分離構造２５は、第１の実施形態と同様に活性領域３ｂと共に、所定部位で開放された（図１１の平面視で分断された）非閉塞の環状の活性領域２４を画定するように、形成されている。活性領域２４は、例えば４箇所で分断されており、４つの活性領域２４ａ，２４ｂ，２４ｃ，２４ｄから構成される。素子分離構造２５と共に、メモリトランジスタＭＴｒについて、そのゲート電極のレイアウトが図１１（ｂ）のゲート電極４ａから例えばゲート電極４ｄのように変更される。図１１にはアクセストランジスタＡＴｒは図示していないが、図２のアクセストランジスタＡＴｒと同様のレイアウトとされる。

図１１では、図５の層間絶縁膜１３内に形成された各第１導電プラグを、第１導電プラグ２６として示す。第１導電プラグ２６のうち、素子分離構造２５を挟んで隣り合う活性領域２４ａの第１導電プラグ２６と活性領域２４ｂの第１導電プラグ２６とは、図５の層間絶縁膜１５内に形成された第１配線により接続されている。素子分離構造２５を挟んで隣り合う活性領域２４ｂの第１導電プラグ２６と活性領域２４ｃの第１導電プラグ２６とは、他の第１配線により接続されている。素子分離構造２５を挟んで隣り合う活性領域２４ｃの第１導電プラグ２６と活性領域２４ｄの第１導電プラグ２６とは、他の第１配線により接続されている。素子分離構造２５を挟んで隣り合う活性領域２４ｄの第１導電プラグ２６と活性領域２４ａの第１導電プラグ２６とは、他の第１配線により接続されている。

素子分離構造２５をＳＴＩ法で形成するには、先ず、半導体基板１の素子分離領域に分離溝を形成する。図１１では、各々分断された活性領域２４ａ〜２４ｄからなる環状の活性領域２４を画定するための分離溝２５ａを示す。例えばＣＶＤ法により、分離溝２５ａ内を絶縁物、例えばシリコン酸化物等で埋め込むように半導体基板１上に堆積する。堆積された絶縁物を例えばＣＭＰ法により研磨して平坦化する。以上により、分離溝２５ａを含む分離溝内を絶縁物で充填し、活性領域２４，３ｂを画定する素子分離構造２５が形成される。

図１２は、従来のＬＣＯＳ装置（図１）のメモリセルアレイを構成するメモリセルにおいて、メモリトランジスタ及びリードトランジスタの形成部分のみを示す概略平面図である。
図１２に示すように、従来の素子分離構造２は、活性領域３ａを閉塞した環状に確定することから、その熱膨張等により活性領域３ａに大きな応力を及ぼす。
図１１に示すように、本実施形態の素子分離構造２２は、環状の活性領域２４を４つの活性領域２４ａ〜２４ｄに分断するように確定する。各活性領域２４ａ〜２４ｄが素子分離構造２２の熱膨張により受ける応力は、素子分離構造２から受ける応力に較べて小さいものとなる。この応力緩和構造により、活性領域３ａでは結晶欠陥の発生が抑止され、リードトランジスタＲＴｒにリーク電流が発生することなく誤動作が防止されて、信頼性の高いＬＣＯＳ装置が実現する。

なお、上述した第１〜第３の実施形態を、適宜組み合わせた応力緩和構造を採用しても良い。これらの場合、リードトランジスタＲＴｒの形成される活性領域に対する更なる応力緩和の効果が得られる。
第１の実施形態及び第２の実施形態を組み合わせた場合には、ゲート電極４ｃを各ゲート電極１０に分断すると共に、活性領域３ａで囲まれた分離溝２２ａ内に半導体基板１の突起２３を設けるように素子分離構造２２を形成する。第１の実施形態及び第３の実施形態を組み合わせた場合には、ゲート電極４ｃを各ゲート電極１０に分断すると共に、メモリトランジスタＭＴｒ及びリードトランジスタＲＴｒが形成される環状の活性領域２４を分断するように素子分離構造２５を形成する。第２の実施形態及び第３の実施形態を組み合わせた場合には、活性領域３ａで囲まれた分離溝２２ａ内に半導体基板１の突起２３を設けると共に、環状の活性領域２４を分断するように、素子分離構造を形成する。第１の実施形態、第２の実施形態及び第３の実施形態を組み合わせた場合には、ゲート電極４ｃの分断、及び分離溝２２ａ内に突起２３を形成する共に活性領域２４を分断する素子分離構造の形成を行う。

以下、半導体装置の諸態様を付記としてまとめて記載する。

（付記１）半導体基板と、
前記半導体基板上に配設された複数のメモリセルと
を備え、
前記メモリセルは、前記半導体基板の表面に素子分離構造が形成されて環状の活性領域が画定され、前記活性領域に、情報を記憶する第１トランジスタと、前記第１のトランジスタから記憶情報を読み出すための第２トランジスタとを有しており、
前記第２トランジスタのゲート電極は、所定方向に並ぶ複数の前記メモリセルに共有されており、
前記ゲート電極は、複数の部分に分断されていることを特徴とする半導体装置。

（付記２）前記ゲート電極の分断された前記各部分は、第１配線により接続されていることを特徴とする付記１に記載の半導体装置。

（付記３）前記ゲート電極の分断された前記各部分は、その長手方向の長さが１００μｍ以下であることを特徴とする付記２に記載の半導体装置。

（付記４）半導体基板と、
前記半導体基板上に配設された複数のメモリセルと
を備え、
前記メモリセルは、前記半導体基板の表面に素子分離構造が形成されて環状の活性領域が画定され、前記活性領域に、情報を記憶する第１トランジスタと、前記第１トランジスタから記憶情報を読み出すための第２トランジスタとを有しており、
前記素子分離構造の前記活性領域で囲まれた部分内に、前記半導体基板の突起が設けられていることを特徴とする半導体装置。

（付記５）前記突起は、前記素子分離構造の前記活性領域で囲まれた領域内の中央部分に設けられていることを特徴とする付記４に記載の半導体装置。

（付記６）半導体基板と、
前記半導体基板上に配設された複数のメモリセルと
を備え、
前記メモリセルは、前記半導体基板の表面に素子分離構造が形成されて環状の活性領域が画定され、前記活性領域に、情報を記憶する第１トランジスタと、前記第１トランジスタから記憶情報を読み出すための第２トランジスタとを有しており、
前記素子分離構造は、前記活性領域を分断して非閉塞構造とする形状に形成されていることを特徴とする半導体装置。

（付記７）前記活性領域の分断された各部分は、第２配線により接続されていることを特徴とする付記６に記載の半導体装置。

（付記８）前記素子分離構造は、前記半導体基板の素子分離領域に形成された溝内を絶縁物で充填してなることを特徴とする付記１〜７のいずれか１項に記載の半導体装置。

１ 半導体基板
２，２２，２５ 素子分離構造
３ａ，３ｂ，２４，２４ａ，２４ｂ，２４ｃ，２４ｄ 活性領域
４，４ａ，４ｂ，４ｃ，４ｄ，１０ ゲート電極
５ａ，５ｂ，５ｃ，５ｄ 第１配線
６ａ，６ｂ，６ｃ 第２配線
７ａ，７ｂ 第３配線
１１ ゲート絶縁膜
１２ａ，１２ｂ，１２ｃ ソース／ドレイン領域
１３，１５，１６，１８，１９，２１ 層間絶縁膜
１４ａ，１４ｂ，１４ｃ，２６ 第１導電プラグ
１７ａ，１７ｂ 第２導電プラグ
２０ａ 第３導電プラグ
２３ 突起
ＭＣ メモリセル
ＭＴｒ メモリトランジスタ
ＲＴｒ リードトランジスタ
ＡＴｒ アクセストランジスタ

Claims (1)

1. 半導体基板と、
   前記半導体基板上に配設された複数のメモリセルと
   を備え、
   前記メモリセルは、前記半導体基板の表面に素子分離構造が形成されて閉じた環状の活性領域が画定され、前記閉じた環状の活性領域に、情報を記憶する第１トランジスタと、前記第１トランジスタから記憶情報を読み出すための第２トランジスタとを有しており、
   前記素子分離構造の前記閉じた環状の活性領域で囲まれた部分内に、前記半導体基板の前記表面の高さと同じ高さの前記半導体基板の突起が設けられていることを特徴とする半導体装置。

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