JP4324441B2 - 素子基板、表示装置 - Google Patents
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Description
図1は実施形態1のTFT基板のレイアウトを部分的に示す平面図である。図2は図1中のA−A' 線断面図であり、図3は図1中のB−B' 線断面図である。図4〜図6は、本実施形態のTFT基板の製造工程を示す断面図である。図7は図5中の工程(d)におけるTFT基板の平面図である。以下、図1〜図7を参照しながら、本実施形態のTFT基板の製造工程とともに、TFT基板の構造を説明する。なお、図4は工程(a)〜(c)を、図5は工程(d)〜(f)を、図6は工程(g)および(h)をそれぞれ示している。
フォトエッチング技術を用いて、絶縁性の石英基板1に深さ1.4μmの凹部2を形成する。凹部2は、行方向に延びる複数の行方向溝2aおよび行方向と交差する列方向に延びる複数の列方向溝2bから構成され、平面視において格子状である(図7参照)。但し、エッチングされなかった石英基板1の一部(以下、便宜上「凸部」ともいう。)1aが行方向溝2a側に延出しており、行方向溝2aの幅が一部で狭くなっている。なお、凹部2は、表示領域内に形成される。
リン等の不純物が高濃度にドーピングされた膜厚100nmの多結晶シリコン膜を成膜する。その後、フォトエッチング技術を用いてパターニングし、下部容量電極3を形成する。下部容量電極3は、少なくともその一部が凹部2の底面および側面に形成されるようにする。また、下部容量電極3は、容量用の配線としての機能を持たせるために、表示領域全体に格子状に形成し、外部からの電位を直接印加できるようにする。なお、下部容量電極3は、表示領域全体にストライプ状に形成しても良い。
膜厚400nmのSiO2膜からなる第1絶縁膜6を基板1全面に成膜して、上部容量電極5を第1絶縁膜6で被覆する。その後LPCVD法(減圧化学的気相成長法)により第1絶縁膜6上に厚さ70nmの非晶質シリコン膜を成膜する。600℃、20時間の条件の熱処理を行なって非晶質シリコン膜を結晶化させる。さらに所定の形状にエッチングして、TFT半導体層7を形成する。TFT半導体層7は、平面視において凹部2(行方向溝2a)内で、かつ容量素子20を構成する下部容量電極3または上部容量電極5の領域内に形成される。
TFT半導体層7上に、膜厚80nmのSiO2膜からなるゲート酸化膜8を成膜する。ゲート酸化膜8上に、リン等の不純物が高濃度にドーピングされた膜厚150nmの多結晶シリコン膜および膜厚150nmのWSi膜が順次積層された積層膜を成膜する。フォトエッチング技術を用いてこの積層膜をパターニングして、ゲート配線9を形成する。ゲート配線9は、平面視において行方向溝2a内に形成される。またゲート配線9の一部はTFT半導体層7の行方向中央部に重畳するように形成される。
基板1全面に第2絶縁膜10を成膜して、ゲート配線9を第2絶縁膜10で被覆する。第2絶縁膜10は、次のCMP処理で平坦化するために、上部容量電極5の上面からゲート酸化膜8の面までの段差以上の膜厚が必要である。本実施形態では、第2絶縁膜10の膜厚を1.2μmに設定する。
上部容量電極5の上面が露出するまでCMP処理を行う。上部容量電極5はCMP処理に対してバリア性能の高い膜で構成されているので、研磨のストッパとしての役割を果たす。上部容量電極5の露出した部分の一部はドレイン電極−容量接続部21となる。CMP処理を行なうことによって、第2絶縁膜10の上面と上部容量電極5の上面が面一となる。なお、上部容量電極5の露出した部分のすべてをドレイン電極−容量接続部21としても良い。
第2絶縁膜10およびゲート酸化膜8にソースコンタクトホール11およびドレインコンタクトホール12を形成して、ソース領域7aおよびドレイン領域7bの所定部分を露出させる。膜厚80nmのTiW膜、膜厚400nmのAl−Si膜および膜厚150nmのTiW膜を順次積層した積層膜を成膜し、フォトエッチング技術により、積層膜をパターニングして、ソース配線13およびドレイン電極14を形成する。
基板1全面に第3絶縁膜15を成膜して、ソース配線13およびドレイン電極14を第3絶縁膜15で被覆する。膜厚120nmのTiW膜を成膜し、フォトエッチング技術によりTiW膜をパターニングして、上部遮光膜16を形成する。上部遮光膜16は凹部2を覆うように形成し、チャネル領域7cに上部から光が入射しないようにする。
図8は、実施形態2のTFT基板の断面図であり、図1中のA−A' 線断面図に相当する。図8において、実施形態1のTFT基板の構成要素と実質的に同じ機能を有する構成要素は、実施形態1で付された参照番号に400を加えた参照番号で示し、その説明を省略する。例えば、実施形態1で示したゲート配線9と実質的に同じ機能を有する構成要素を参照番号409で示す。
2,402,502 凹部
3,403,503 下部容量電極
503a 下部遮光膜
4,404 容量用誘電膜
5,405,505 上部容量電極
6,406,506 第1絶縁膜
7,407,507 TFT半導体層
7a,407a,507a ソース領域
7b,407b,507b ドレイン領域
7c,407c,507c チャネル領域
407d 低濃度不純物領域
8,408,508 ゲート酸化膜
9,409,509 ゲート電極
10,410,510 第2絶縁膜
11,411,511 ソースコンタクトホール
12,412,512 ドレインコンタクトホール
13,413,513 ソース配線
14,414,514 ドレイン電極
15,415,515 第3絶縁膜
16,416 上部遮光膜
17,417 第4絶縁膜
18,418,518 画素電極コンタクトホール
19,419,519 画素電極
20 容量素子
21 ドレイン電極−容量接続部
Claims (8)
- 凹状に窪んだ凹部を有する基板と、前記凹部の底面および側面に少なくとも一部が形成された容量素子と、前記底面における前記容量素子よりも上方に、かつ平面視における前記凹部内に形成された半導体層と、前記半導体層上に形成された絶縁層と、前記絶縁層上に形成されたゲート配線と、前記絶縁層上に形成されたドレイン電極とを有し、
前記ゲート配線の上面は前記容量素子の上面よりも下方に位置し、前記容量素子は、前記凹部外の前記基板面に一部が形成され、前記ドレイン電極が接する前記絶縁層の上面と、前記容量素子の最も上方の面とが面一であり、前記ドレイン電極と前記容量素子とがコンタクトホールを介さずに接続されている素子基板。 - 前記凹部は、行方向に延びる複数の行方向溝および前記行方向と交差する列方向に延びる複数の列方向溝から構成され、平面視において格子状である、請求項1に記載の素子基板。
- 前記半導体層の上方に形成されたゲート配線と、前記半導体層のソース領域に電気的に接続されたソース配線とをさらに有しており、前記ゲート配線および前記ソース配線は、平面視において前記行方向溝内および前記列方向溝内にそれぞれ形成されている、請求項2に記載の素子基板。
- 前記ドレイン電極上に形成され、前記ドレイン電極の一部を露出させるコンタクトホールが形成された第2絶縁層と、前記第2絶縁層上に形成され、前記コンタクトホールを介して前記ドレイン電極に接続された画素電極とをさらに有しており、前記ドレイン電極と前記容量素子とが接続されている部分と、前記コンタクトホールとは、平面視において少なくとも一部が重なる、請求項1に記載の素子基板。
- 前記容量素子は、下部容量電極、容量用誘電膜および上部容量電極から構成され、前記上部容量電極は、化学的機械研磨処理に際してバリア性能の高い金属膜から形成されている、請求項1に記載の素子基板。
- 前記上部容量電極は、タングステン、タンタル、チタン、ニオブおよびこれらの化合物より選ばれた材料、またはタングステン、タンタル、チタン、ニオブもしくはこれらの化合物を主成分とする材料を含む、請求項5に記載の素子基板。
- 請求項1に記載の素子基板と、前記素子基板に対向して配置される対向電極と、前記素子基板と前記対向電極との間に介在する表示媒体層とを有する表示装置。
- 前記表示媒体層は液晶層である、請求項7に記載の表示装置。
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