TWI404215B - Semiconductor device - Google Patents

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TWI404215B
TWI404215B TW095130826A TW95130826A TWI404215B TW I404215 B TWI404215 B TW I404215B TW 095130826 A TW095130826 A TW 095130826A TW 95130826 A TW95130826 A TW 95130826A TW I404215 B TWI404215 B TW I404215B
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Description

半導體裝置
本發明係關於一種半導體裝置技術，尤其係關於一種有效適用於具有非揮發性記憶體之半導體裝置之技術。
於半導體裝置之中，存在如下所述者，即，於其內部具有非揮發性記憶體電路部，該非揮發性記憶體電路部係用以記憶例如於進行微調時、修復時以及LCD(Liquid Crystal Device，液晶裝置)之圖像調整時所使用之資訊，或半導體裝置之製造編號等相對較小容量的資訊。
關於該種具有非揮發性記憶體電路部之半導體裝置，例如於日本專利特開2001－185633號公報(專利文獻1)中有所揭示。於該文獻中，揭示有如下所述之單層多層式EEPROM裝置，即於半導體基板上藉由絕緣層而絕緣配置之單一導電層上所構成之EEPROM(Electric Erasable Program mable Read Only Memory，電子抹除式唯讀記憶體)裝置中，可將每個位元之面積縮小。
又，例如於日本專利特開2001－257324號公報(專利文獻2)中，揭示有如下技術，即於以單層多層技術所形成之非揮發性記憶元件中，可提昇長期資訊保持性能。
進而，例如於USP6788574(專利文獻3)之圖7中，揭示有以n井將電容部、寫入電晶體及讀出電晶體分別隔離之結構。又，於專利文獻3之圖4A－4C及柱狀圖6－7中，揭示有以FN穿隧電流而進行寫入/抹除之結構。
[專利文獻1]日本專利特開2001-185633號公報
[專利文獻2]日本專利特開2001-257324號公報
[專利文獻3]USP6788574之圖7、圖4A-4C
然而，本發明者對於在上述非揮發性記憶體中，藉由通道整體之FN穿隧電流而將資料寫入至寫入用場效電晶體之技術進行研究。其結果發現，當藉由上述FN穿隧電流而進行資料寫入時，由於不具有寫入用場效電晶體之源極‧汲極用半導體區域與井之接合耐壓而崩潰，從而產生寫入用場效電晶體劣化之問題、資料覆寫不穩定之問題以及無法順利寫入資料之問題等。
因此，本發明之目的在於提供一種於非揮發性記憶胞之資料寫入及抹除用元件中，可藉由通道整體之FN穿隧電流而覆寫資料之技術。
本發明之上述以及其他目的及新穎之特徵，可由本說明書之記述以及隨附圖而明確。
以下，對本申請案中所揭示之發明中具有代表性者之概要進行簡單說明。
即，本發係於具有將共通之浮閘電極作為閘極電極之資料寫入及抹除用元件、以及資料讀出用電晶體的非揮發性記憶胞中，將上述資料寫入及抹除用元件、以及資料讀出用電晶體設置於相互電性隔離之相同導電型的井內，且資料寫入及抹除用元件之一對半導體區域係與井為相同導電型之半導體區域。
以下，簡單說明藉由本申請案中所揭示之發明中具有代表性者而獲得之效果。
即，於具有將共通之浮閘電極作為閘極電極之資料寫入及抹除用元件、以及資料讀出用電晶體的非揮發性記憶胞中，將上述資料寫入及抹除用元件、以及資料讀出用電晶體設置於相互電性隔離之相同導電型之井內，且資料寫入及抹除用元件之一對半導體區域係與井為相同導電型之半導體區域。藉此，於非揮發性記憶胞之資料寫入及抹除用元件中，可藉由通道整體之FN穿隧電流而覆寫資料。
於以下實施形態中，為方便說明，必要時分為複數段或複數個實施形態而進行說明，但除特別明示之情形之外，其等並非相互之間無關係者，而處於其中一部分係另一部分或全部之變形例、詳細內容、補充說明等之關係。又，於以下實施形態中，於言及要素之數等(包括個數、數值、數量、範圍等)之情形時，除特別明示之情形以及原則上明確限定於特定數之情形等之外，均並非限定於該特定數，可為特定數以上亦可為特定數以下。進而，於以下實施形態中，其構成要素(亦包括步驟要素等)，除特別明示之情形及業者認為係原則上明確為必須之情形等之外，均未必為必須者。同樣，於以下實施形態中，當言及構成要素等之形狀、位置關係等時，除特別明示之情形及可認為原則上明確並非如此之情形等之外，實際上包含近似於或類似於其形狀者等。對於上述數值以及範圍亦與此相同。又，於用以說明本實施形態之所有圖中，具有相同功能者標記有相同的符號，且僅可能省略其重複說明。以下，根據圖式詳細說明本發明之實施形態。
(實施形態1)
首先，就本發明者所研究之快閃記憶體之結構、以及該快閃記憶體之資料寫入時的問題加以說明。圖1係本發明者所研究之快閃記憶體之記憶胞MC的平面圖，圖2及圖3係圖1之Y1－Y1線之剖面圖，且表示藉由通道整體之FN穿隧電流而進行資料寫入之情形時的各不相同之例。再者，符號Y表示第1方向，即局部資料線之延伸方向，符號X表示與第1方向直交之第2方向，即字線之延伸方向。
構成半導體晶片之半導體基板(以下，簡稱為基板)1S由例如p型(第2導電型)之矽(Si)單晶體所形成。於該基板1S之主面上配置有隔離部TI。該隔離部TI係規定活性區域L(L1、L2、L3、L4、L5)之部分。此處，隔離部TI係例如藉由將包含氧化矽等之絕緣膜嵌入於基板1S之主面上所鑿出之淺槽內而形成的，所謂SGI(Shallow Groove Isolation，淺溝槽隔離)或STI(Shallow Trench Isolation，淺溝槽隔離)的槽形隔離部。
於上述基板1S上，於自其主面至所期望之深度處整個形成有n型(第1導電型)嵌入井DNW。於該嵌入井DNW中，形成有p型井HPWa、HPWb以及n型井HNW。p型井HPWa、HPWb在藉由n型井HNW而相互電性隔離之狀態下內含於嵌入井DNW中。
於該p型井HPWa、HPWb中，例如含有硼等表示p型之雜質。於該p型井HPWa之上層之一部分，形成有p＋ 型半導體區域4a。p＋ 型半導體區域4a中含有與p型井HPWa相同之雜質，但設定為，p＋ 型半導體區域4a之雜質濃度高於p型井HPWa之雜質濃度。於該p＋ 型半導體區域4a之表層之一部分，例如形成有矽化鈷(CoSix )等矽化物層5a。該p＋ 型半導體區域4a，介隔矽化物層5a而電性連接於導體部7a，該導體部7a係位於基板1S之主面上的絕緣層6上所形成之接觸孔CT內。絕緣層6具有絕緣層6a以及堆積於其上之絕緣層6b。下層之絕緣層6a例如包含氮化矽(Si3 N4 )，上層之絕緣層6b例如包含氧化矽(SiO2 )。
又，於上述n型井HNW中，含有例如磷(P)或砷(As)等表示n型之雜質，且該雜質濃度高於上述嵌入井DNW之雜質濃度。於該n型井HNW之上層之一部分，形成有n＋ 型半導體區域8a。於n＋ 型半導體區域8a中，含有與n型井HNW相同之雜質，但設定為，n＋ 型半導體區域8a之雜質濃度高於n型井HNW之雜質濃度。該n＋ 型半導體區域8a，介隔形成於其表層之一部分之矽化物層5a，而電性連接於導體部7b，該導體部7b係位於上述絕緣層6中所形成之接觸孔CT內。
上述快閃記憶體之記憶胞MC具有：浮閘電極FG、資料寫入．抹除用MIS．FET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)QW、資料讀出用MIS．FETQR以及電容部C。
浮閘電極FG係蓄積有助於資訊記憶之電荷的部分。該浮閘電極FG例如包含低電阻多晶矽等導電體膜，且以電性漂浮狀態(與其他導體絕緣之狀態)所形成。又，該浮閘電極FG如圖1所示，以如下狀態所形成，即，以平面重疊於上述互相鄰接之p型井HPWa、HPWb兩者之方式而沿第1方向Y延伸。
於該浮閘電極FG平面重疊於p型井HPWa之活性區域L1之位置上，配置有上述資料寫入．抹除用MIS．FETQW。資料寫入．抹除用MIS．FETQW具有閘極電極FGW、閘極絕緣膜10a以及一對源極用n型半導體區域11SW及汲極用n型半導體區域11DW。資料寫入．抹除用MIS．FETQW之通道，形成於上述閘極電極FGW與活性區域L1平面重疊之上述p型井HPWa之上層。
閘極電極FGW由上述浮閘電極FG之一部分所形成。上述閘極絕緣膜10a例如包含氧化矽，且形成於閘極電極FGW與基板1S(p型井HPWa)之間。閘極絕緣膜10a之厚度，例如為13.5 nm左右。上述源極用半導體區域11SW及汲極用半導體區域11DW，係於p型井HPWa內夾持閘極電極FGW之位置處，相對於閘極電極FGW而自動對準地形成。該半導體區域11SW、11DW分別具有通道側之n－ 型半導體區域以及分別與其等連接之n＋ 型半導體區域。於該n－ 型半導體區域以及n＋ 型半導體區域中，例如含有磷或砷(As)等相同導電型雜質，但設定為，n＋ 型半導體區域之雜質濃度高於n－ 型半導體區域之雜質濃度。如此之半導體區域11SW、11DW，介隔形成於其表層之一部分之矽化物層5a，而電性連接於導體部7c，該導體部7c位於上述絕緣層6中所形成之接觸孔CT內。
又，於上述浮閘電極FG平面重疊於p型井HPWa之活性區域L2的位置處，配置有上述資料讀出用MIS．FETQR。資料讀出用MIS．FETQR具有閘極電極FGR、閘極絕緣膜10b以及一對n型半導體區域12R、12R。資料讀出用MIS．FETQR之通道，形成於上述閘極電極FGR與活性區域L2平面重疊之上述p型井HPWa之上層。
閘極電極FGR由上述浮閘電極FG之一部分所形成。上述閘極絕緣膜10b例如包含氧化矽，且形成於閘極電極FGR與基板1S(p型井HPW)之間。閘極絕緣膜10b之厚度例如為13.5 nm左右。上述一對n型半導體區域12R、12R，於p型井HPWa內夾持閘極電極FGR之位置處，相對於閘極電極FGR而自動對準地形成。一對n型半導體區域12R、12R分別具有通道側之n－ 型半導體區域以及分別與其等連接之n＋ 型半導體區域。於該n－ 型半導體區域及n＋ 型半導體區域中，例如含有磷(P)或砷(As)等相同導電型雜質，但設定為，n＋ 型半導體區域之雜質濃度高於n－ 型半導體區域之雜質濃度。如此之半導體區域12R、12R，介隔形成於其表層之一部分之矽化物層5a，而電性連接於導體部7d，該導體部7d位於上述絕緣層6中所形成之接觸孔CT內。
又，於上述浮閘電極FG平面重疊於上述p型井HPWb之位置處，形成有上述電容部C。該電容部C具有控制閘極電極CGW、電容電極FGC、電容絕緣膜10c以及p＋ 型半導體區域13a。
控制閘極電極CGW由浮閘電極FG所對向之p型井HPWb部分所形成。另一方面，電容電極FGC由上述控制閘極電極CGW所對向之浮閘電極FG部分所形成。藉由以如此之方式將記憶胞MC之閘極結構設為單層結構，可易於進行快閃記憶體之記憶胞MC與主電路之元件在製造上的對準，因此，可縮短半導體裝置之製造時間或降低製造成本。
又，電容電極FGC之第2方向X之長度，長於上述資料寫入．抹除用MIS．FETQW或上述資料讀出用MIS．FETQR的閘極電極FGW、FGR之第2方向X的長度。藉此，可確保電容電極FGC之表面積較大，因此可提高耦合比，且可提昇來自控制閘極配線CGW之電壓供給效率。
上述電容絕緣膜10c例如包含氧化矽，且形成於上述控制閘極電極CGW與電容電極FGC之間。該電容絕緣膜10c藉由用以形成上述閘極絕緣膜10a、10b之熱氧化步驟而同時形成，且其厚度為例如13.5 nm左右。又，上述閘極絕緣膜10a、10b及電容絕緣膜10c，藉由與主電路中具有相對較厚之閘極絕緣膜的高耐壓MISFET以及具有相對較薄之閘極絕緣膜的低耐壓MISFET中的高耐壓MISFET之閘極絕緣膜相同的步驟而形成。藉此，可提昇快閃記憶體之可靠性。
上述p＋ 型半導體區域13a，於p型井HPWb內夾持電容電極FGC之位置處，相對於電容電極FGC而自動對準地形成。於該半導體區域13a中，例如含有硼(B)等與上述p型井HPWb為相同導電型之雜質，但設定為，p＋ 型半導體區域13a之雜質濃度高於p型井HPWb之雜質濃度。該半導體區域13a，介隔形成於其表層一部分之矽化物層5a，而電性連接於導體部7e，該導體部7e位於上述絕緣層6中所形成之接觸孔CT內。
然而，於如此之結構之快閃記憶體的寫入．抹除用MIS．FETQW中，藉由通道整體之FN穿隧電流而寫入資料時，如圖2及圖3所示，將寫入．抹除用MIS．FETQW之源極及汲極用n型半導體區域11SW、11DW，例如設定為打開(OPEN)，或設定為9 V。但是，業者發現以下問題，即，當設定為打開時(圖2)，於源極及汲極用n型半導體區域11SW、11DW之兩側必須具備用以切斷(cut off)之電晶體，從而妨礙半導體裝置之小型化。另一方面，當將9 V施加於n型半導體區域11SW、11DW上時(圖3)，若源極及汲極用n型半導體區域11SW、11DW之接合耐壓低於9 V，則產生因不具備接合耐壓而崩潰，從而導致寫入．抹除用MIS．FETQW劣化之問題。又，業者發現，由於資料覆寫區域以及資料讀出區域形成於相同井內等，因此產生資料覆寫不穩定且無法順利寫入資料之問題。
因此，上述結構之快閃記憶體中，必須進行時序設計，以使源極及汲極用n型半導體區域11SW、11DW上不施加有耐壓以上之電壓。圖4~圖6係表示快閃記憶體進行資料抹除動作時電壓施加之時序的說明圖。首先，如圖4所示，在於p型井HPWa上施加9 V電壓之前，於資料寫入．抹除用MIS．FETQW之汲極上施加9 V電壓。又，若在使資料寫入．抹除用MIS．FETQW之汲極電壓恢復至0 V之前，使p型井HPWa之電壓恢復至0 V，則兩者之電位差V1超過上述接合耐壓，從而引起接合破壞。因此，於進行資料抹除動作時，以如圖5及圖6所示時序，於p型井HPWa及資料寫入．抹除用MIS．FETQW之汲極(n型半導體區域11DW)上施加電壓，使雙方之電位差V1不成為約7 V以上。
例如，如圖5所示，在提昇p型井HPWa之電壓之前，提昇MIS．FETQW之汲極電壓。此時，不急劇提昇兩者之電壓，而緩滿地使其上升，從而使雙方之電位差V1不超過上述接合耐壓。又，在使MIS．FETQW之汲極電壓恢復至0 V之前，使p型井HPWa之電壓恢復至0 V，使此時雙方之電壓變化亦不急劇，從而使雙方之電位差V1不超過上述接合耐壓。
又，例如，如圖6所示，在提昇p型井HPWa之電壓之前，提昇MIS．FETQW之汲極電壓，於上升至9 V為止之前將其設為4 V或5 V，在此期間亦可提昇p型井HPWa之電壓。此時，p型井HPWa之電壓，僅時序不同，而與MIS．FETQW之汲極電壓同樣變化。藉此，可使兩者之電位差V1不超過上述接合耐壓。又，於使MIS．FETQW之汲極電壓及p型井HPWa之電壓恢復至0 V時，在降低MIS．FETQW之汲極電壓之前，降低p型井HPWa之電壓，此時之電壓變化可與使電壓上升時之變化過程相反。
如此般，為於上述結構之快閃記憶體之寫入．抹除用MIS．FETQW中，藉由通道整體之FN穿隧電流而進行資料之覆寫，而於該源極及汲極用n型半導體區域11SW、11DW上施加9 V電壓之情形時，必須如上述之時序設計。但是，業者發現存在以下問題，即，為實現如上述之時序設計，形成於同一基板1S上之周邊電路之規模變大，而妨礙半導體裝置之小型化。
其次，對本實施形態1之半導體裝置進行說明。
本實施形態1之半導體裝置，係於同一半導體晶片上形成有主電路以及快閃記憶體(非揮發性記憶體)者，該快閃記憶體(非揮發性記憶體)係記憶與上述主電路相關之相對較小容量之所期望的資訊。於上述主電路中，例如存有：如DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)或SRAM(Static RAM，靜態隨機存取記憶體)等記憶體電路；如CPU(Central Processing Unite，中央處理器)或MPU(Micro Processing Unite，微處理單位)等邏輯電路；以及該等記憶體電路及邏輯電路之混合電路或LCD(Liquid Crystal Device，液晶裝置)驅動電路等。又，於上述所期望之資訊中，例如存有：有效(使用)元件之配置位址資訊，其係於半導體晶片內進行修整時所使用；有效記憶胞(無不良之記憶胞)或有效LCD元件之配置位址資訊，其等係於修復記憶體或LCD時所使用；調整電壓之修正分接資訊或半導體裝置之製造編號等，其等係於進行LCD圖像調整時所使用。自該半導體裝置(半導體晶片、半導體基板)之外部所供給之外部電源為單一電源。單一電源之電源電壓例如為3.3 V左右。
圖7表示本實施形態1之半導體裝置的快閃記憶體之主要部分電路圖。該快閃記憶體具有記憶胞陣列MR以及周邊電路區域PR。於記憶胞陣列MR中，沿第2方向X而配置有在第1方向Y上延伸之複數條資料寫入．抹除用位元線WBL(WBL0、WBL1...)、資料讀出用位元線RBL(RBL0、RBL2...)。又，於記憶胞陣列MR中沿第1方向Y而配置有沿第2方向X延伸之複數條控制閘極配線(字線)CG(CG0、CG1...)、複數條源極線SL以及複數條選擇線GS，上述第2方向直交於上述位元線WBL、RBL。
各資料寫入．抹除用位元線WBL，電性連接於上述周邊電路區域PR中所配置之資料(0/1)輸入用反相器電路INV。又，各資料讀出用位元線RBL，電性連接於上述周邊電路區域PR中所配置之感測放大器電路SA。感測放大器電路SA例如為電流鏡形。繼而，於如此之位元線WBL、RBL與控制閘極配線CG、源極線SL及選擇線GS之網格狀交叉點附近，電性連接有1位元份之記憶胞MC。此處，例示有1位元由兩個記憶胞MC所構成之情形。
各記憶胞MC具有資料寫入．抹除用電容部(電荷注入釋放部)CWE、資料讀出用MIS．FETQR、電容部C以及選擇MIS．FETQS。各位元之兩個記憶胞MC各自的資料寫入．抹除用電容部CWE、CWE，以相互並聯之方式而電性連接。該各資料寫入．抹除用電容部之CWE之其中一個電極，電性連接於資料寫入．抹除用位元線WBL。又，該各資料寫入．抹除用電容部CWE之另一個電極(浮閘電極FG)，分別電性連接於各自之資料讀出用MIS．FETQR、QR之閘極電極(浮閘電極FG)，並且電性連接於電容部C、C中之其中一個電極(浮閘電極FG)。繼而，該電容部C、C中之另一個電極(控制閘極電極CGW)，電性連接於控制閘極配線CG。另一方面，各位元之兩個記憶胞MC的資料讀出用MIS．FETQR、QR，以相互串聯之方式而電性連接，其汲極經由選擇MIS．FETQS而電性連接於資料讀出用位元線RBL，其源極電性連接於源極線SL。選擇MIS．FETQS之閘極電極，電性連接於選擇線GS。
其次，藉由圖8~圖11，說明如此之快閃記憶體中所進行之資料寫入動作例。圖8表示圖7之快閃記憶體進行資料寫入動作時對各部施加之電壓。虛線S1表示作為資料寫入對象之記憶胞MC(以下，稱為選擇記憶胞MCS)。再者，此處，將於浮閘電極中植入電子定義為資料寫入，但亦可與此相反，而將取出浮閘電極之電子定義為資料寫入。
當寫入資料時，於上述選擇記憶胞MCs之上述電容部C之另一個電極所連接的控制閘極配線CG0(CG)上，施加例如9 V左右之正控制電壓。於除此以外之控制閘極配線CG1(CG)上，施加例如0 V之電壓。又，於選擇記憶胞MCs之上述資料寫入．抹除用電容部CWE的其中一個電極所電性連接之資料寫入．抹除用位元線WBL0(WBL)上，施加例如－9V左右之負電壓。於除此以外之資料寫入．抹除用位元線WBL1(WBL)上，施加例如0V之電壓。又，於選擇線GS、源極線SL以及資料寫入用位元線RBL上，施加例如0 V之電壓。藉此，藉由通道整體之FN穿隧電流，而向選擇記憶胞MCs之資料寫入．抹除用電容部CWE、CWE之浮閘電極中植入電子，從而寫入資料。
其次，圖9表示圖7之快閃記憶體進行資料整體抹除動作時對各部施加的電壓。虛線S2表示作為資料整體抹除對象之複數個記憶胞MC(以下，稱為選擇記憶胞MCse1)。再者，此處，將取出浮閘電極之電子定義為資料抹除，但亦可與此相反，而將向浮閘電極中植入電子定義為資料抹除。
於進行資料整體抹除時，於上述複數個選擇記憶胞MCse1之上述電容部C之另一個電極所連接之控制閘極配線CG0、CG1(CG)上，施加例如－9 V左右之負控制電壓。又，於選擇記憶胞MCse1之上述資料寫入．抹除用電容部CWE之其中一個電極所電性連接的資料寫入．抹除用位元線WBL0、WBL1(WBL)上，施加例如9V左右之負電壓。又，於選擇線GS、源極線SL以及資料寫入用位元線RBL上，施加例如0 V之電壓。藉此，藉由通道整體之FN穿隧電流而釋放電子，從而整體抹除複數個選擇記憶胞MCse1之資料，上述電子係蓄積於進行資料整體抹除之複數個選擇記憶胞MCse1的資料寫入．抹除用電容部CWE、CWE的浮閘電極中。
其次，圖10表示圖7之快閃記憶體進行資料．位元單位抹除動作時對各部施加之電壓。虛線S3表示作為資料整體抹除對象之記憶胞MC(以下，稱為選擇記憶胞MCse2)。
於進行資料．位元單位抹除時，於上述選擇記憶胞MCse2之上述電容部C之另一個電極所連接之控制閘極配線CG0(CG)上，施加例如－9 V左右之負控制電壓。於除此以外之控制閘極配線CG1(CG)上，施加例如0 V之電壓。又，於選擇記憶胞MCse2之上述資料寫入．抹除用電容部CWE之其中一個電極所電性連接之資料寫入．抹除用的位元線WBL0(WBL)上，施加例如9 V左右之正電壓。於除此以外之資料寫入．抹除用位元線WBL1(WBL)上，施加例如0 V之電壓。又，於選擇線GS、源極線SL以及資料寫入用位元線RBL上，施加例如0 V之電壓。藉此，藉由通道整體之FN穿隧電流而釋放電子，從而抹除作為資料抹除對象之選擇記憶胞MCse2的資料，上述電子係蓄積於作為資料抹除對象之選擇記憶胞MCse2的資料寫入．抹除用電容部CWE、CWE的浮閘電極中。
其次，圖11表示圖7之快閃記憶體進行資料讀出動作時對各部施加之電壓。虛線S4表示作為資料讀出對象之記憶胞MC(以下，稱為選擇記憶胞MCr)。
於進行資料讀出時，於上述選擇記憶胞MCr之上述電容部C之另一個電極所連接之控制閘極配線CG0(CG)上，施加例如3 V左右之控制電壓。於除此以外之控制閘極配線CG1(CG)上，施加例如0 V之電壓。又，於選擇記憶胞MCr之上述資料寫入．抹除用電容部CWE之其中一個電極所電性連接之資料寫入．抹除用位元線WBL0、WBL0(WBL)上，施加例如0 V左右之電壓。又，於上述選擇記憶胞MCr之上述選擇MIS．FETQS之閘極電極所電性連接的選擇線GS上，施加例如3 V左右之電壓。繼而，於資料寫入用位元線RBL上，施加例如1 V左右之電壓。進而，於源極線SL上，施加例如0 V之電壓。藉此，將作為資料讀出對象之選擇記憶胞MCr之資料讀出用MIS．FETQR設為接通條件，並根據汲極電流是否流入該資料讀出用MIS．FETQR之通道中，而讀出選擇記憶胞MCr中所記憶之資料係0/1中之哪一個。
其次，圖12係本實施形態1之半導體裝置的快閃記憶體之1位元的記憶胞MC的平面圖，圖13係圖12之Y2－Y2線的剖面圖。再者，於圖12中，為方便觀察圖式，而於一部分上標有影線。
於p型基板1S之主面上，形成有規定活性區域L(L1、L2、L3、L4、L5)之上述槽形隔離部TI。於形成於該基板1S上之n型(第1導電型)嵌入井(第1井)DNW中，形成有p型(第2導電型)井HPW1、HPW2、HPW3以及n型井HNW。p型井HPW1、HPW2、HPW3，在藉由嵌入井DNW及n型井HNW而相互電性隔離之狀態下內含於嵌入井DNW中。
於該p型井HPW1~HPW3中，例如含有硼(B)等表示p型之雜質。於p型井HPW3之上層一部分上，形成有p＋ 型半導體區域4a。於p＋ 型半導體區域4a中，含有與p型井HPW3相同之雜質，但設定為，p＋ 型半導體區域4a之雜質濃度高於p型井HPW3之雜質濃度。該p＋ 型半導體區域4a電性連接於導體部7a，該導體部7a位於基板1S之主面上之絕緣層6中所形成的接觸孔CT內。亦可於該導體部7a所接觸之p＋ 型半導體區域4a之表層一部分上形成上述矽化物層5a。
又，於上述n型井HNW中，例如含有磷(P)或砷(As)等表示n型之雜質。於該n型井HNW之上層一部分上，形成有n＋ 型半導體區域8a。於n＋ 型半導體區域8a中，含有與n型井HNW相同之雜質，但設定為，n＋ 型半導體區域8a之雜質濃度高於n型井HNW之雜質濃度。n＋ 型半導體區域8a，以不與上述p型井HPW1~HPW3接觸之方式，而與p型井HPW1~HPW3相隔離。亦即，n＋ 型半導體區域8a與p型井HPW1~HPW3之間，介隔有n型嵌入井DNW之一部分。如此之n＋ 型半導體區域8a，電性連接於上述絕緣層6中所形成之接觸孔CT內的導體部7b。亦可於該導體部7b所接觸之n＋ 型半導體區域8a之表層一部分上形成矽化物層5a。
本實施形態1之快閃記憶體之記憶胞MC具有浮閘電極FG、資料寫入．抹除用電容部CWE、資料讀出用MIS．FETQR以及電容部C。
浮閘電極FG係蓄積有助於資訊記憶之電荷的部分。該浮閘電極FG例如包含低電阻之多晶矽等導電體膜，且以電性漂浮狀態(與其他導體相絕緣之狀態)所形成。又，如圖12所示，該浮閘電極FG以如下狀態所形成，即，以平面重疊於互相鄰接之上述p型井HPW1、HPW2、HPW3之方式而沿第1方向Y延伸。
於該浮閘電極FG平面重疊於p型井(第2井)HPW2之活性區L2的第1位置處，配置有上述資料寫入．抹除用電容部CWE。資料寫入．抹除用電容部CWE具有電容電極(第1電極)FGC1、電容絕緣膜(第1絕緣膜)10d、p型半導體區域15、15及p型井HPW2。
電容電極FGC1係由上述浮閘電極FG之一部分所形成，且其係形成電容部CWE之上述另一個電極之部分。上述電容絕緣膜10d例如包含氧化矽，且形成於電容電極FGC1與基板1S(p型井HPW2)之間。電容絕緣膜10d之厚度，例如設定為10 nm以上，20 nm以下。但，本實施形態1之電容部CWE中，於進行資料覆寫時，使電子自p型井HPW2經由電容絕緣膜10d而植入電容電極FGC1中，或使電容電極FGC1之電子經由電容絕緣膜10d而將釋放至p型井HPW2中，因此，將電容絕緣膜10d之厚度設定得較薄，具體而言，例如設定為13.5 nm左右。將電容絕緣膜10d之厚度設定為10 nm以上之理由在於：若其厚度薄於10 nm，則無法確保電容絕緣膜10d之可靠性。又，將電容絕緣膜10d之厚度設定為20 nm以下之理由在於：做其厚度厚於20 nm，則難以使電子通過，從而資料之覆寫無法順利進行。
電容部CWE之p型半導體區域15，於p型井HPW2中夾持電容電極FGC1之位置處，相對於電容電極FGC1而自動對準地形成。該半導體區域15分別具有通道側之p－ 型半導體區域15a以及與其等分別連接之p＋ 型半導體區域15b。於該p－ 型半導體區域15a及p＋ 型半導體區域15b中，例如含有硼(B)等相同導電型之雜質，但設定為，p＋ 型半導體區域15b之雜質濃度高於p－ 型半導體區域15a之雜質濃度。該p型半導體區域15與p型井HPW2電性連接。p型半導體區域15及p型井HPW2，係形成電容部CWE之上述其中一個電極的部分。該p型半導體區域15，電性連接於導體部7c，該導體部7c位於上述絕緣層6中所形成之接觸孔CT內。該導體部7c電性連接於上述資料寫入．抹除用位元線WBL。亦可於該導體部7c所接觸之p＋ 型半導體區域15b之表層一部分上形成矽化物層5a。
又，於上述浮閘電極FG平面重疊於p型井(第3井)HPW3之活性區域L1的第2位置處，配置有上述資料讀出用MIS．FETQR。資料讀出用MIS．FETQR之結構與圖1~圖3中所說明者相同。亦即，資料讀出用MIS．FETQR具有閘極電極(第2電極)FGR、閘極絕緣膜(第2絕緣膜)10b以及一對n型半導體區域12、12。資料讀出用MIS．FETQR之通道，形成於上述閘極電極FGR與活性區域L1平面重疊之上述p型井HPW3的上層。
閘極電極FGR係由上述浮閘電極FG之一部分所形成。上述閘極絕緣膜10b例如包含氧化矽，且形成於閘極電極FGR與基板1S(p型井HPW3)之間。閘極絕緣膜10b之厚度例如為13.5 nm左右。上述資料讀出用MIS．FETQR之一對n型半導體區域12、12，於p型井HPW3中夾持閘極電極FGR之位置處，相對於閘極電極FGR而自動對準地形成。資料讀出用MIS．FETQR之一對n型半導體區域12、12，分別具有通道側之n－型半導體區域12a以及分別與其等連接之n＋ 型半導體區域12b。於該n－ 型半導體區域12a以及n＋ 型半導體區域12b中，例如含有磷(P)或砷(As)等相同導電型之雜質，但設定為，n＋ 型半導體區域12b之雜質濃度高於n－ 型半導體區域12a之雜質濃度。如此之資料讀出用MIS．FETQR之半導體區域12、12中之其中一個，電性連接於導體部7d，該導體部7d位於上述絕緣層6中所形成之接觸孔CT內。該導體部7d電性連接於上述源極線SL。亦可於該導體部7d所接觸之n＋ 型半導體區域12b的表層一部分上形成矽化物層5a。另一方面，資料讀出用MIS．FETQR之半導體區域12、12中之另一個，係與上述選擇MIS．FETQS之源極及汲極用n型半導體區域12中之其中一個所共有。
選擇MIS．FETQS具有閘極電極FGS、閘極絕緣膜10e以及一對源極．汲極用n型半導體區域12、12。選擇MIS．FETQS之通道，形成於上述閘極電極FGS與活性區域L1平面重疊之上述p型井HPW3的上層。
上述閘極電極FGS，例如由低電阻之多晶矽所形成。該閘極電極FGS電性連接於導體部7f，該導體部7f位於上述絕緣層6中所形成之接觸孔CT內。該導體部7f電性連接於上述選擇線GS。上述閘極絕緣膜10e例如包含氧化矽，且形成於閘極電極FGS與基板1S(p型井HPW3)之間。該閘極絕緣膜10e之厚度例如為13.5 nm左右。選擇MIS．FETQS之一對n型半導體區域12、12之結構，與上述資料讀出用MIS．FETQR之n型半導體區域12相同。選擇MIS．FETQS之另一個n型半導體區域12，電性連接於導體部7g，該導體部7g位於上述絕緣層6中所形成之接觸孔CT內。該導體部7g電性連接於上述資料讀出用位元線RBL。亦可於該導體部7g所接觸之n＋ 型半導體區域12b之表層一部分上形成矽化物層5a。
又，於上述浮閘電極FG平面重疊於上述p型井(第4井)HPW1之位置處，形成有上述電容部C。該電容部C之結構與圖1~圖3中所說明者相同。亦即，該電容部C具有控制閘極電極CGW、電容電極(第3電極)FGC2、電容絕緣膜(第3絕緣膜)10c、p型半導體區域13以及p型井HPW1。
電容電極FGC2係由與上述控制閘極電極CGW對向之浮閘電極FG部分所形成，且其係形成上述電容部C之其中一個電極的部分。藉由以如此之方式將記憶胞MC之閘極結構設為單層結構，可易於進行快閃記憶體之記憶胞MC與主電路之元件在製造上的對準，因此，可縮短半導體裝置之製造時間或降低製造成本。
又，電容電極FGC2之第2方向X之長度，長於上述資料寫入．抹除用電容部CWE之電容電極FGC1或上述資料讀出用MIS．FETQR之閘極電極FGR之第2方向X之長度。藉此，可確保電容電極FGC2之表面積較大，因此，可提高耦合比，且可提昇來自控制閘極配線CGW之電壓供給效率。
上述電容絕緣膜10c，例如包含氧化矽，且形成於電容電極FGC2與基板1S(p型井HPW1)之間。電容絕緣膜10c藉由用以形成上述閘極絕緣膜10b、10e及電容絕緣膜10d之熱氧化步驟而同時形成，且其厚度例如為13.5 nm左右。
電容部C之p型半導體區域13，於p型井HPW1中夾持電容電極FGC2之位置處，相對於電容電極FGC2而自動對準地形成。該半導體區域13，分別具有通道側之p－ 型半導體區域13b以及分別與其等連接之p＋ 型半導體區域13a。於該p－ 型半導體區域13b及p＋ 型半導體區域13a中，例如含有硼(B)等相同導電型之雜質，但設定為，p＋ 型半導體區域13a之雜質濃度高於p－ 型半導體區域13b之雜質濃度。該p型半導體區域13與p型井HPW1電性連接。p型半導體區域13及p型井HPW1，係形成電容部C之控制閘極電極CGW(上述另一個電極)的部分。該p型半導體區域13，電性連接於導體部7e，該導體部7e位於上述絕緣層6中所形成之接觸孔CT內。該導體部7e電性連接於上述控制閘極配線CG。亦可於該導體部7c所接觸之p＋ 型半導體區域15b之表層一部分上形成矽化物層5a。
其次，圖14係圖12之Y2－Y2線之剖面圖，該圖12係表示本實施形態1之快閃記憶體之資料寫入動作時，對上述選擇記憶胞MCs中之各部的施加電壓的一例。
此處，經由導體部7b，而於n型井HNW及n型嵌入井DNW上施加例如9 V左右之電壓，並進行基板1S與p型井HPW1~HPW3之電性隔離。又，自上述控制閘極配線CG經由導體部7e，而於電容部C之控制閘極電極CGW上施加例如9 V左右之正控制電壓。又，自上述資料寫入．抹除用位元線WBL經由導體部7c，而於電容部CWE之其中一個電極(p型半導體區域15及p型井HPW2)上施加例如－9 V左右之負電壓。又，經由導體部7a而於p型井HPW3上施加例如0 V之電壓。又，自上述選擇線GS經由導體部7f，而於選擇MIS．FETQS之閘極電極FGS上施加例如0 V之電壓。又，自上述源極線SL經由導體部7d，而於資料讀出用MIS．FETQR之其中一個n型半導體區域12上施加例如0 V之電壓。又，自資料寫入用位元線RBL經由導體部7g，而於選擇MIS．FETQS之其中一個n型半導體區域12上施加例如0 V之電壓。藉此，藉由通道整體之FN穿隧電流，經由電容絕緣膜10d，而將選擇記憶胞MCs之資料寫入．抹除用電容部CWE的p型井HPW2的電子e植入電容電極FGC1(浮閘電極FG)中，從而寫入資料。
其次，圖15係圖12之Y2－Y2線之剖面圖，該圖12係表示本實施形態1之快閃記憶體之資料抹除動作時對各部的施加電壓。
此處，經由導體部7b，而於n型井HNW及n型嵌入井DNW上施加例如9 V左右之電壓，並進行基板1S與p型井HPW1~HPW3之電性隔離。又，自上述控制閘極配線CG經由導體部7e，而於電容部C之控制閘極電極CGW上施加例如－9 V左右之負控制電壓。又，自上述資料寫入．抹除用位元線WBL經由導體部7c，而於電容部CWE之其中一個電極(p型半導體區域15及p型井HPW2)上施加例如9 V左右之正電壓。又，經由導體部7a而於p型井HPW3上施加例如0 V之電壓。又，自上述選擇線GS經由導體部7f，而於選擇MIS．FETQS之閘極電極FGS上施加例如0 V之電壓。又，自上述源極線SL經由導體部7d，而於資料讀出用MIS．FETQR之其中一個n型半導體區域12上施加例如0 V之電壓。又，自資料寫入用位元線RBL經由通過導體部7g，而於選擇MIS．FETQS之其中一個n型半導體區域12上施加例如0 V之電壓。藉此，藉由通道整體之FN穿隧電流，經由電容絕緣膜10d，而將電子e釋放至p型井HPW2，從而抹除資料，上述電子e係蓄積於選擇記憶胞MCse1(MCse2)之資料寫入．抹除用電容部CWE的電容電極FGC1(浮閘電極FG)中。
其次，圖16係圖12之Y2－Y2線之剖面圖，該圖12係表示本實施形態1之快閃記憶體之資料讀出動作時對各部的施加電壓。
此處，經由導體部7b而於n型井HNW及n型嵌入井DNW上施加例如3 V左右之電壓，並進行基板1S與p型井HPW1~HPW3之電性隔離。又，自上述控制閘極配線CG經由導體部7e，而於電容部C之控制閘極電極CGW上施加例如3 V左右之正控制電壓。藉此，於資料讀出用MIS．FETQR之閘極電極FGR上施加正電壓。又，經由導體部7a而於p型井HPW3上施加例如0 V之電壓。又，自上述選擇線GS經由導體部7f，而於選擇MIS．FETQS之閘極電極FGS上施加例如3V之電壓。又，自上述源極線SL經由導體部7d，而於資料讀出用MIS．FETQR之其中一個n型半導體區域12上施加例如0 V之電壓。又，自資料寫入用位元線RBL經由導體部7g，而於選擇MIS．FETQS之其中一個n型半導體區域12上施加例如1 V之電壓。又，自上述資料寫入．抹除用位元線WBL，經由導體部7c，而於電容部CWE之其中一個電極(p型半導體區域15及p型井HPW2)上施加例如0 V之電壓。藉此，將選擇記憶胞MCr之資料讀出用MIS．FETQR設為接通條件，並根據汲極電流是否流入該資料讀出用MIS．FETQR之通道中，而讀出選擇記憶胞MCr中所記憶之資料為0/1之哪一個。
根據如此之本實施形態1，資料覆寫區域(電容部CWE)、資料讀出區域(資料讀出用MIS．FETQR)以及電容耦合區域(電容部C)，分別形成於各p型井HPW1~HPW3內，且分別藉由n型井HNW及n型嵌入井DNW而隔離。資料覆寫係於電容元件中所進行。
藉此，於快閃記憶體之資料覆寫區域中，無須設置上述切斷用電晶體，因此可推進半導體裝置之小型化。
又，以電容元件形成資料覆寫用元件，並藉由通道整體之FN穿隧電流而進行資料覆寫時，p型半導體區域15與p型井HPW2處於相同電位，因此亦不會產生上述接合耐壓之問題。因此，可抑制或防止快閃記憶體之記憶胞MC的劣化，從而可提昇快閃記憶體之動作可靠性。又，由於無須如上述之時序設計，因此可將快閃記憶體之周邊電路之規模控制得較小，因此可推進半導體裝置之小型化。又，可藉由電流消耗最小，且適於低電壓之單一電源覆寫之通道整體的FN穿隧電流，而進行資料覆寫，因此，易於藉由內部升壓電路而實現單一電源化。進而，於進行資料寫入及抹除時，使用不產生電洞之通道FN穿隧電流，故而可提高資料之覆寫次數。
又，使資料覆寫區域(電容部CWE)與資料讀出區域(資料讀出用MIS．FETQR)分別形成於各p型井HPW2、HPW3內，藉此可使資料覆寫穩定化。因此，可提昇快閃記憶體之動作可靠性。
(實施形態2)
藉由圖17~圖28，對本實施形態2中，半導體裝置之製造方法的一例進行說明，該半導體裝置，係於形成有例如LCD驅動電路(主電路)之半導體晶片上，形成有記憶與該主電路相關之相對較小容量的所期望之資訊的快閃記憶體者。
圖17~圖28係本實施形態2之半導體裝置的製造步驟中，同一基板1S(此處，係稱為半導體晶圓之平面圓形狀半導體薄板)的主要部分剖面圖。高耐壓部以及低耐壓部係構成LCD驅動電路之MIS．FET的形成區域。高耐壓部之MIS．FET的動作電壓例如為25 V左右。又，低耐壓部之MIS．FET的動作電壓例如為6.0 V左右。又，於低耐壓部之MIS．FET中，除上述之動作電壓為6.0 V者以外，亦存在動作電壓為1.5 V之MIS．FET。該動作電壓為1.5 V之MIS．FET係為了較動作電壓為6.0 V之MIS．FET更高速動作之目的而設，且其與其他MIS．FET一起構成上述LCD驅動電路。又，動作電壓為1.5 V之MIS．FET，其閘極絕緣膜薄於動作電壓為6.0 V之MIS．FET之閘極絕緣膜，且其膜厚度為1~3 nm左右。於以下之圖式及說明文中，為簡化說明，主要圖示動作電壓為25 V之高耐壓部之MIS．FET及動作電壓為6.0 V之低耐壓部之MIS．FET，而未圖示動作電壓為1.5 V之MIS．FET。再者，於本實施形態2之半導體裝置(半導體晶片、基板1S)中，自外部所供給之電源亦為單一電源。
首先，如圖17及圖18所示，準備p型基板1S(半導體晶圓)，且於其高耐壓部上，藉由光微影術(以下，簡稱為微影)步驟以及離子植入步驟等，而形成p型嵌入井DPW。微影步驟係如下所述之一連串的步驟，即，藉由光阻(以下，簡稱為光阻)膜之塗布、曝光及顯影等而形成所期望之光阻圖案。於離子植入步驟中，將經由微影步驟而於基板1S之主面上所形成之光阻圖案作為光罩，而將所期望之雜質選擇性地導入基板1S所期望之部分中。此處之光阻圖案係露出雜質之導入區域，而覆蓋除此以外之區域的圖案。
繼而，於高耐壓部、低耐壓部以及快閃記憶體之記憶胞形成區域中，藉由微影步驟及離子植入步驟等而同時形成n型嵌入井DNW。其後，於基板1S之主面之隔離區域上形成隔離槽之後，藉由於該隔離槽內嵌入絕緣膜，而形成槽形隔離部TI。藉此，規定活性區域。
繼而，如圖19及圖20所示，於高耐壓部之n通道型MIS．FET形成區域中，藉由微影步驟及離子植入步驟等而形成n型半導體區域NV。該n型半導體區域NV係雜質濃度高於n型嵌入井DNW之區域。繼而，於高耐壓部之p通道型MIS．FET形成區域中，藉由微影步驟及離子植入步驟等而形成p型半導體區域PV。該p型半導體區域PV係雜質濃度高於p型嵌入井DPW之區域。
繼而，於低耐壓部之n通道型MIS．FET形成區域中，藉由微影步驟及離子植入步驟等而形成p型井PW。該p型井PW係雜質濃度高於p型嵌入井DPW之區域，且係雜質濃度高於p型半導體區域PV之區域。繼而，於低耐壓部之p通道型MIS．FET形成區域中，藉由微影步驟及離子植入步驟等而形成n型井NW。該n型井NW係雜質濃度高於n型嵌入井DNW之區域，且係雜質濃度高於n型半導體區域NV之區域。
繼而，於快閃記憶體之記憶胞形成區域中，藉由微影步驟及離子植入步驟等而同時形成p型井HPW1~HPW3。該等p型井HPW1~HPW3係雜質濃度高於p型嵌入井DPW之區域，且係與p型半導體區域PV具有相同程度之雜質濃度之區域。
又，該等n型嵌入井DNW、p型嵌入井DPW、n型半導體區域NV、p型半導體區域PV、n型井NW、p型井PW、p型井HPW1~HPW3之雜質濃度之大小關係，於下述實施形態中亦相同。
其後，藉由熱氧化法等而形成閘極絕緣膜10b、10e、10f、10g以及電容絕緣膜10c、10d之後，於基板1S(半導體晶圓)之主面上，藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法等，而形成例如包含低電阻之多晶矽的導體膜20。此時，高耐壓部之MIS．FET之閘極絕緣膜10f，係以膜厚較低耐壓部之MIS．FET之閘極絕緣膜10g更厚的閘極絕緣膜所形成，以使其可耐受25 V之耐壓。高耐壓之MIS．FET之閘極絕緣膜10f的厚度例如為50~100 nm。除上述藉由熱氧化法而形成之氧化膜以外，亦可積層藉由CVD法等而堆積之絕緣膜。
又，於本實施形態中，非揮發性記憶體之閘極絕緣膜10b、10e以及電容絕緣膜10c、10d，係藉由與低耐壓部之MIS．FET(此處係動作電壓為例如6.0 V之MIS．FET)之閘極絕緣膜10g相同的步驟而形成，且非揮發性記憶體之閘極絕緣膜10b、10e以及電容絕緣膜10c、10d之厚度，與上述低耐壓部之MIS．FET的閘極絕緣膜10g之厚度相同。根據與上述實施形態1之絕緣膜10a等同樣之理由，閘極絕緣膜10b、10e、10g以及電容絕緣膜10c、10d之膜厚較好的是10 nm以上20 nm以下，例如13.5 nm。
繼而，如圖21及圖22所示，藉由微影步驟及蝕刻步驟而將上述導體膜20圖案化，藉此同時形成閘極電極FGH、FGL、FGS以及浮閘電極FG(閘極電極FGR及電容電極FGC1、FGC2)。繼而，於高耐壓部之p通道型MIS．FET形成區域、電容部C之形成區域以及資料寫入．抹除用電容部CWE之形成區域中，藉由微影步驟及離子植入法等而同時形成p－ 型半導體區域21a、13b、15a。繼而，於高耐壓部之n通道型MIS．FET形成區域、資料讀出用MIS．FETQR之形成區域以及選擇MIS．FETQS之形成區域中，藉由微影步驟及離子植入法等而同時形成n－ 型半導體區域22a、12a。繼而，於低耐壓部之p通道型MIS．FET形成區域中，藉由微影步驟及離子植入法等而形成p－ 型半導體區域23a。繼而，於低耐壓部之n通道型MIS．FET形成區域中，藉由微影步驟及離子植入法等而形成n－ 型半導體區域24a。
其次，如圖23及圖24所示，於基板1S(半導體晶圓)之主面上，藉由CVD法等，而將例如包含氧化矽之絕緣膜堆積之後，藉由異向性之乾式蝕刻而對其進行回蝕，藉此，於閘極電極FGH、FGL、FGR、FGS以及電容電極FGC1、FGC2之側面上形成側壁SW。
繼而，於高耐壓部及低耐壓部之p通道型MIS．FET形成區域、電容部及寫入．抹除用電容部形成區域以及p型井HPW3之導出區域中，藉由微影步驟及離子植入法等而同時形成p＋ 型半導體區域21b、23b、13a、15b、4a。藉此，於高耐壓部中，形成源極及汲極用p型半導體區域21，並形成p通道型MIS．FETQPH。又，於低耐壓部中，形成源極及汲極用p型半導體區域23，並形成p通道型MIS．FETQPL。又，於電容部形成區域中，形成p型半導體區域13，並形成電容部C。又，於寫入．抹除用電容部形成區域中，形成p型半導體區域15，並形成資料寫入．抹除用電容部CWE。
繼而，於高耐壓部、低耐壓部、讀出部及選擇部之n通道型MIS．FET形成區域中，藉由微影步驟以及離子植入法等而同時形成n＋ 型半導體區域22b、24b、12b。藉此，於高耐壓部中，形成源極及汲極用n型半導體區域22，並形成n通道型MIS．FETQNH。又，於低耐壓部中，形成源極及汲極用n型半導體區域24，並形成n通道型MIS．FETQNL。又，於讀出部及選擇部中，形成n型半導體區域12，並形成資料讀出用MIS．FETQR及選擇MIS．FETQS。
其次，如圖25及圖26所示，選擇性地形成矽化物層5a。在該矽化物層5a之形成步驟之前，於記憶胞MC之區域中，於浮閘電極FG(電容電極FGC1、FGC2及閘極電極FGR)以及閘極電極FGS之上表面上，形成頂蓋絕緣膜28，並且於基板1S之一部分上形成絕緣膜，藉此，使該部分上不形成矽化物層5a。繼而，如圖27及圖28所示，於基板1S(半導體晶圓)之主面上，藉由CVD法等而堆積例如包含氮化矽之絕緣層6a之後，於其上，藉由CVD法等而堆積例如包含氧化矽之絕緣層6b，且絕緣層6b厚於絕緣層6a，進而，對絕緣層6b施行化學機械研磨(Chemical Mechanical Polishing：CMP)處理，從而使絕緣層6b之上表面平坦化。其後，於絕緣層6中，藉由微影步驟及蝕刻步驟而形成接觸孔CT。其後，於基板1S(半導體晶圓)之主面上，藉由CVD法等而堆積例如包含鎢(W)等之導體膜之後，藉由CMP法等對其進行研磨，藉此於接觸孔CT內形成導體部7a、7c~7k。以後，經由通常之配線形成步驟、檢查步驟及裝配步驟而製造半導體裝置。
根據本實施形態2，可同時形成LCD驅動電路用MIS．FETQPH、QNH、QPL、QNL之結構部以及記憶胞MC之電容部C、CWE及 MIS．FETQR、QS之結構部，因此，可簡化半導體裝置之製造步驟。藉此，可縮短半導體裝置之製造時間。又，可降低半導體裝置之成本。
又，藉由LCD驅動電路用負電壓升壓電路(內部升壓電路)，可將半導體裝置之外部單一電源電壓(例如3.3 V)轉換為記憶胞MC進行資料寫入時所使用之電壓(例如－9 V)。又，藉由LCD驅動電路用正電壓升壓電路(內部升壓電路)，可將外部單一電源電壓(例如3.3 V)轉換為記憶胞MC進行資料抹除時所使用之電壓(例如9 V)。亦即，無須重新設置快閃記憶體用內部升壓電路。因此，可將半導體裝置內部之電路規模控制得較小，因此可推進半導體裝置之小型化。
(實施形態3)
圖29係表示本實施形態3之半導體裝置之LCD驅動電路(主電路)區域的主要部分剖面圖，圖30係表示形成於與圖29相同基板1S上的快閃記憶體區域的主要部分剖面圖。
本實施形態3中，如圖29及圖30所示，於電容部C、CWE之p型井HPW1、HPW2內形成有p型井PW。藉此，電容電極FGC1、FGC2正下方之基板1S部分的p型雜質之濃度變高，因此，於進行資料覆寫(寫入．抹除)時，可抑制或防止電容電極FGC1、FGC2正下方之基板1S部分的耗盡化。因此，可提高施加於電容絕緣膜10c、10d上之電壓，因此可加快資料覆寫速度。圖31表示資料之寫入．抹除特性。實線A1、B1分別表示本實施形態3之寫入特性及抹除特性，實線A0、B0分別表示於p型井HPW1、HPW2內未形成有p型井PW之情形時之寫入特性及抹除特性。可知，於本實施形態3之情形時，可縮短資料之寫入．抹除時間。
如此之快閃記憶體區域中之p型井HPW1、HPW2內的p型井PW，係於形成LCD驅動電路區域之低耐壓部的n通道型MIS．FETQNL之形成區域的p型井PW時而同時形成。亦即，形成露出快閃記憶體區域及低耐壓部之p型井PW之形成區域，且覆蓋除此以外之區域的光阻圖案之後，將該光阻圖案作為光罩，而將p型雜質導入基板1S中，藉此而形成。藉此，儘管於p型井HPW1、HPW2內形成p型井PW，但並未增加製造步驟。除此以外之製造步驟與上述實施形態2相同。又，由於上述以外之效果與上述實施形態1、2相同，因此省略其說明。
(實施形態4)
圖32係表示本實施形態4之半導體裝置之LCD驅動電路(主電路)區域的主要部分剖面圖，圖33係表示形成於與圖32相同基板1S上之快閃記憶體區域的主要部分剖面圖。
於本實施形態4中，如圖32及圖33所示，電容部C、CWE之井係由p型井PW所形成，該p型井PW係LCD驅動電路區域之低耐壓部的n通道型MIS．FETQNL之形成區域的井。該p型井PW之p型雜質濃度，設定為高於p型井HPW3之p型雜質濃度。藉此，電容部C、CWE之電容電極FGC1、FGC2正下方之基板1S部分的p型雜質濃度變高，因此，於進行資料覆寫(寫入．抹除)時，可抑制或防止電容電極FGC1、FGC2正下方之基板1S部分的耗盡化。因此，可提高施加於電容絕緣膜10c、10d上之電壓，因此可加快資料覆寫速度。
如此之快閃記憶體區域中的p型井PW，與上述實施形態3同樣，係於形成LCD驅動電路區域之低耐壓部的n通道型MIS．FETQNL的形成區域之p型井PW時而同時形成。藉此，儘管於記憶胞MC中形成p型井PW，但並未增加製造步驟。除此以外之製造步驟與上述實施形態2相同。又，由於上述以外之效果與上述實施形態1、2相同，因此省略其說明。
(實施形態5)
圖34係表示本實施形態5之半導體裝置的LCD驅動電路(主電路)區域的主要部分剖面圖，圖35係表示形成於與圖34相同基板1S上之快閃記憶體區域的主要部分剖面圖。
本實施形態5中，如圖34及圖35所示，電容部C、CWE、資料讀出用MIS．FETQR以及選擇MIS．FETQS之井，係藉由LCD驅動電路區域之高耐壓部的p通道型MIS．FETQPH之p型半導體區域PV所形成。形成該電容部C、CWE、資料讀出用MIS．FETQR以及選擇MIS．FETQS之井的p型半導體區域PV，係在形成LCD驅動電路區域之高耐壓部的p通道型MIS．FETQPH之p型半導體區域PV時同時形成。亦即，於形成露出快閃記憶體區域及高耐壓部之p型半導體區域PV之形成區域，且覆蓋除此以外之區域的光阻圖案之後，將該光阻圖案作為光罩，而將p型雜質導入至基板1S，藉此而形成。藉此，可削減用以形成快閃記憶體之上述p型井HPW1~HPW3之微影步驟(如光阻膜塗布、曝光及顯影等一連串的處理以及曝光時所使用之光罩之製造步驟)，因此可縮短半導體裝置之製造時間。又，可降低半導體裝置之製造成本。
除此以外之製造步驟與上述實施形態2相同。又，由於上述以外之效果與上述實施形態1、2相同，因此省略其說明。
(實施形態6)
圖36係表示本實施形態6之半導體裝置的LCD驅動電路(主電路)區域的主要部分剖面圖，圖37係表示形成於與圖36相同基板1S上之快閃記憶體區域的主要部分剖面圖。
於本實施之形態6中，如圖36及圖37所示，電容部C、CWE、資料讀出用MIS．FETQR以及選擇MIS．FETQS之井，係由LCD驅動電路區域之高耐壓部的p通道型MIS．FETQPH的p型半導體區域PV所形成。形成該電容部C、CWE、資料讀出用MIS．FETQR以及選擇MIS．FETQS之井的p型半導體區域PV，與上述實施形態5同樣，係於形成LCD驅動電路區域之高耐壓部的p通道型MIS．FETQPH的p型半導體區域PV時同時形成。藉此，與上述實施形態5同樣，可削減用以形成快閃記憶體之上述p型井HPW1~HPW3的微影步驟，因此可縮短半導體裝置之製造時間。又，可降低半導體裝置之製造成本。
又，於形成電容部C、CWE之井的p型半導體區域PV內，形成有p型井PW。藉此，電容部C、CWE之電容電極FGC1、FGC2正下方的基板1S部分的p型雜質濃度變高，因此，於進行資料覆寫(寫入．抹除)時，可抑制或防止電容電極FGC1、FGC2正下方之基板1S部分的耗盡化。因此，可提高施加於電容絕緣膜10c、10d上之電壓，因此可加快資料覆寫速度。
又，記憶體區域之電容部C、CWE之p型半導體區域PV內的p型井PW，與上述實施形態3同樣，係於形成LCD驅動電路區域之低耐壓部的n通道型MIS．FETQNL之形成區域的p型井PW時同時形成。藉此，儘管於形成電容部C、CWE之井的p型半導體區域PV內形成p型井PW，但並未增加製造步驟。除此以外之製造步驟與上述實施形態2相同。又，上述以外之效果與上述實施形態1、2相同，因此省略其說明。
(實施形態7)
圖38係表示本實施形態7之半導體裝置之LCD驅動電路(主電路)區域的主要部分剖面圖，圖39係表示形成於與圖38相同基板1S上之快閃記憶體區域的主要部分剖面圖。
於本實施之形態7中，如圖38及圖39所示，電容部C、CWE之井係藉由p型井PW所形成，該p型井PW係LCD驅動電路區域之低耐壓部的n通道型MIS．FETQNL之形成區域的井。該p型井PW之p型雜質濃度設定為，高於上述p型井HPW1~HPW3之p型雜質濃度。藉此，電容部C、CWE之電容電極FGC1、FGC2正下方的基板1S部分之p型雜質濃度變高，因此，於進行資料覆寫(寫入．抹除)時，可抑制或防止電容電極FGC1、FGC2正下方之基板1S部分的耗盡化。因此，可提高施加於電容絕緣膜10c、10d上之電壓，因此可加快資料覆寫速度。
如此之快閃記憶體區域中之p型井PW，與上述實施形態3同樣，係於形成LCD驅動電路區域之低耐壓部的n通道型MIS．FETQNL的形成區域之p型井PW時同時形成。藉此，儘管於記憶胞MC中形成p型井PW，但並未增加製造步驟。
又，於本實施形態7中，資料讀出用MIS．FETQR及選擇MIS．FETQS之井，係藉由LCD驅動電路區域之高耐壓部的p通道型MIS．FETQPH的p型半導體區域PV所形成。形成該資料讀出用MIS．FETQR及選擇MIS．FETQS之井的p型半導體區域PV，與上述實施形態5同樣，係於形成LCD驅動電路區域之高耐壓部的p通道型MIS．FETQPH的p型半導體區域PV時同時形成。亦即，於本實施之形態7中，與上述實施形態5同樣，可削減用以形成快閃記憶體之上述p型井HPW1~HPW3之微影步驟，因此可縮短半導體裝置之製造時間。又，可降低半導體裝置之製造成本。
除此以外之製造步驟與上述實施形態2相同。又，由於上述以外之效果與上述實施形態1，2相同，因此省略其說明。
(實施形態8)
圖40係表示本實施形態8之半導體裝置之快閃記憶體形成區域的主要部分平面圖。本實施形態8之半導體裝置之剖面結構與上述實施形態1~7中所示者相同，故而省略其圖示及說明。
於本實施之形態8中，於構成半導體晶片之基板1S之主面(第1主面)之快閃記憶體區域中，呈陣列狀(矩陣狀)規則排列配置有例如8×2位元結構之複數個上述記憶胞MC。
p型井HPW1~HPW2在第2方向X上延伸而形成。於p型井HPW1中，配置有複數位元份之電容部C。又，於p型井HPW2中，配置有複數位元份之資料寫入．抹除用電容部CWE。又，於p型井HPW3中，配置有複數位元份之資料讀出用MIS．FETQR以及選擇MIS．FETQS。
藉由設為如此之陣列結構，可縮小快閃記憶體之佔用區域，因此不會導致增大形成有主電路之半導體晶片之尺寸，且可提高半導體裝置之附加價值。
(實施形態9)
於本實施之形態9中，對如下情形進行說明，即，例如藉由LCD驅動電路(主電路)之動作電壓為1.2 V(或1.5 V)之耐壓相對較低的MIS．FET(以下，亦稱為1.2 V系之MIS．FET)，而形成上述快閃記憶體之記憶胞的選擇MIS．FET。
於上述實施形態中，優先考慮製作簡便性，上述快閃記憶體之記憶胞MC之選擇MIS．FETQS，與資料讀出用MIS．FETQR相同，藉由動作電壓為6 V之MIS．FET(以下，亦稱為6 V系MIS．FET)所形成。
但是，於本實施形態之快閃記憶體之結構中，施加於記憶胞MC之資料讀出用MIS．FETQR上的汲極電壓例如為~1.0 V左右。亦即，於資料讀出用MIS．FETQR之選擇MIS．FETQS的汲極上，僅施加例如1.0 V左右之電壓。又，選擇MIS．FETQS之閘極電極未與記憶胞MC之浮閘電極FG相連接，故而對電荷保持能力無影響。
因此，於本實施之形態9中，如圖41及圖42所示，資料讀出用MIS．FETQR之選擇MIS．FETQS2，係例如由LCD驅動電路之上述1.2 V系MIS．FET所形成。
圖41係本實施形態9之半導體裝置的快閃記憶體的記憶胞MC之一例的平面圖，圖42係圖41之Y3－Y3線的剖面圖。再者，於圖41中，為方便觀察圖式，而於一部分上標有影線。
於基板1S之選擇部上，形成有p型井PW2。該選擇部之p型井PW2，係由上述記憶胞MC之上述p型井HPW3所包圍。即，p型井PW2內含於p型井HPW3中。
該選擇部之p型井PW2，與上述LCD驅動電路之上述1.2 V系MIS．FET之配置區域的p型井相同。亦即，選擇部之p型井PW2，係藉由在與LCD驅動電路之1.2 V系MIS．FET用p型井相同的步驟時，導入p型雜質硼而形成，且p型井PW2之雜質濃度，與LCD驅動電路之1.2 V系MIS．FET用p型井的雜質濃度相同。
於該p型井PW2中，形成有n－ 型半導體區域12c，該n－ 型半導體區域12c係構成上述選擇MIS．FETQS2之一對源極．汲極用n型半導體區域12、12。該n－ 型半導體區域12c，夾著選擇MIS．FETQS2之通道形成區域而配置於通道形成區域之兩側，且電性連接於n＋ 型半導體區域12b。於該n－ 型半導體區域12c及n＋ 型半導體區域12b中，含有例如磷(P)或砷(As)等相同導電型之雜質，但n＋ 型半導體區域12b之雜質濃度高於n－ 型半導體區域12c之雜質濃度。
於本實施之形態9中，選擇MIS．FETQS2之n－ 型半導體區域12c之結構，與構成上述LCD驅動電路之上述1.2 V系MIS．FET之一對源極．汲極用半導體區域的n－ 型半導體區域之結構相同。亦即，選擇MIS．FETQS2之n－ 型半導體區域12c，係藉由在與LCD驅動電路之上述1.2 V系MIS．FET之n－ 型半導體區域相同的步驟時，導入n型雜質而形成，且n－ 型半導體區域12c之雜質濃度，與LCD驅動電路之1.2 V系MIS．FET用n－ 型半導體區域的雜質濃度相同。
於形成有上述p型井PW2之基板1S之主面(通道形成區域)上，形成有選擇MIS．FETQS2之閘極絕緣膜10h。該選擇MIS．FETQS2之閘極絕緣膜10h的結構，與上述LCD驅動電路之上述1.2 V系MIS．FET之閘極絕緣膜之結構相同。亦即，選擇MIS．FETQS2之閘極絕緣膜10h係由例如氧化矽所形成。又，選擇MIS．FETQS2之閘極絕緣膜10h，係在與LCD驅動電路之1.2 V系MIS．FET之閘極絕緣膜相同的步驟時所形成。因此，選擇MIS．FETQS2之閘極絕緣膜10h之厚度，與上述LCD驅動電路之上述1.2 V系MIS．FET之閘極絕緣膜的厚度相等。但，選擇MIS．FETQS2之閘極絕緣膜10h之厚度係藉由兩種閘極製程，並以薄於上述選擇MIS．FETQS之閘極絕緣膜10e或上述資料讀出用MIS．FETQR之閘極絕緣膜10b之方式而形成。
兩種閘極製程具有例如以下步驟。首先，對基板1S實施第一次熱氧化處理，藉此於基板1S之厚膜部及薄膜部兩者之主面上同時形成特定厚度之第1閘極絕緣膜。繼而，僅選擇性地去除薄膜部之第1閘極絕緣膜。其後，在於厚膜部上殘留有第1閘極絕緣膜之狀態下，對基板1S實施第二次熱氧化處理等。於該第二次熱氧化處理中，實施氧化處理，以使形成於薄膜部上之閘極絕緣膜的厚度達到所期望之厚度。藉此，於薄膜部上形成相對較薄之閘極絕緣膜之同時，於厚膜部上形成相對較厚之閘極絕緣膜。
於如此之閘極絕緣膜10h上，形成有選擇MIS．FETQS2之閘極電極FGS2。該選擇MIS．FETQS2之閘極電極FGS2之結構，與上述LCD驅動電路之上述1.2 V系MIS．FET之閘極電極的結構相同。亦即，選擇MIS．FETQS2之閘極電極FGS2係由例如低電阻之n＋ 型多晶矽所形成。又，選擇MIS．FETQS2之閘極電極FGS2，係在與LCD驅動電路之1.2 V系MIS．FET之閘極電極相同的步驟時所形成。該選擇MIS．FETQS2之閘極電極FGS2之閘極長度(其係閘極電極FGS2短方向上之長度，即汲極電流所流動之方向上之長度)Lg，與上述LCD驅動電路之上述1. 2V系MIS．FET之閘極長度Lg(最小尺寸)相等，且小於上述選擇MIS．FETQS之閘極長度或上述資料讀出用MIS．FETQR之閘極長度。
又，於本實施形態9中，形成有頂蓋絕緣膜28b，以覆蓋浮閘電極FG(亦即，電容電極FGC、閘極電極FGW、FGR)之上表面、側壁SW之整個表面及其外周之基板1S之主面的一部分。
該頂蓋絕緣膜28b例如包含氧化矽，且形成於浮閘電極FG之上表面與絕緣層6b之間，以使包含氮化矽之絕緣層6a不直接接觸於浮閘電極FG之上表面。其理由如下。亦即，於藉由電漿化學氣相沈積(Chemical Vapor Deposition：CVD)法等而堆積包含氮化矽之絕緣層6a之情形時，絕緣層6a於該堆積之初期階段易於變成富含矽之膜。因此，若絕緣層6a以直接接觸於浮閘電極FG之上表面之狀態而形成，則存在如下情形：浮閘電極FG中之電荷經由絕緣層6a之富含矽的部分而流向基板1S側，並經由插塞而被釋放。其結果，由於快閃記憶體之資料保持特性降低，因此其係為抑制或防止如此之問題。
又，該頂蓋絕緣膜28b亦形成於半導體基板1S之其他區域所設置之電阻元件(未圖示)上。該電阻元件，例如可以與上述電容電極FGC及閘極電極FGW、FGR、FGS、FGS2等相同之步驟而形成，且包括多晶矽膜。藉由於如此之電阻元件上設置頂蓋絕緣膜28b，可於電阻元件上選擇性地分開製作形成有矽化物層5a之區域與未形成有矽化物層5a之區域，藉此可形成具有所期望之電阻值之電阻元件。
即，於本實施形態中，藉由使用頂蓋絕緣膜28b，而以相同步驟形成設在用以於電阻元件上分開製作矽化物層5a之絕緣膜與浮閘電極FG上之絕緣層6a之間的絕緣膜。藉此，無須以不同的步驟形成各絕緣膜，從而可實現製造步驟之簡化。
於本實施形態9中，藉由於浮閘電極FG之上表面與絕緣層6b之間形成頂蓋絕緣膜，從而可抑制或防止如上述之電荷釋放，因此可提昇快閃記憶體之資料保持特性。
又，上述矽化物層5a，係於圖案形成頂蓋絕緣膜28b之後所形成。因此，矽化物層5a形成於基板1S之主面(p＋ 型半導體區域13a、15b以及n＋ 型半導體區域12b)上，但並不形成於浮閘電極FG之上表面上。
如此，於本實施形態9中，除以上述實施形態所獲得之效果以外，亦可獲得以下效果。
亦即，選擇MIS．FETQS2之閘極長度，小於上述選擇MIS．FETQS之閘極長度，又，閘極絕緣膜10h之膜厚，薄於上述選擇MIS．FETQS之閘極絕緣膜10e，藉此，以相同電壓進行驅動時，可獲得更大之電流(汲極電流Ids)。因此，可增大資料讀出電流，故而可擴大電路性邊限。
又，由於可縮小選擇MIS．FETQS2之佔用面積，因此可縮小快閃記憶體之佔用面積。尤其，將複數個記憶胞MC配置呈陣列狀之情形時，可縮小快閃記憶體之佔用面積。
(實施形態10)
於本實施形態10中，就於快閃記憶體之資料抹除時或資料寫入時，用以抑制或防止於基板1S上形成耗盡層之結構加以說明。
圖43係本實施形態10之半導體裝置的快閃記憶體的記憶胞MC之一例的平面圖，圖44係圖43之Y4－Y4線剖面圖。再者，於圖43中，為方便觀察圖式，而於一部分上標有影線。
於本實施形態10中，於資料寫入．抹除用電容部CWE中，形成有p型半導體區域15及n型半導體區域30之不同導電型半導體區域。亦即，於資料寫入．抹除用電容部CWE中，電容電極FGC1左右之半導體區域的導電型呈非對稱。
n型半導體區域30，具有相互電性連接之n－ 型半導體區域30a及n＋ 型半導體區域30b。n－ 型半導體區域30a，自電容電極FGC1之其中一個端部附近開始，沿基板1S之主面延伸相當於側壁SW之寬度左右之距離後終止。n＋ 型半導體區域30b，一部分重疊於上述n－ 型半導體區域30a之末端，且自該重疊位置開始，沿基板1S之主面延伸所期望之長度，而於隔離部TI處終止。
於該n－ 型半導體區域30a及n＋ 型半導體區域30b中，例如含有磷(P)或砷(As)等相同導電型之雜質，但n＋ 型半導體區域30b之雜質濃度高於n－ 型半導體區域30a之雜質濃度。
於本實施形態10中，上述n型半導體區域30如圖43所示，形成於互相鄰接之兩個浮閘電極FG之相鄰間隔內。亦即，n型半導體區域30成為兩個資料寫入．抹除用電容部CWE之共有區域。
又，於本實施形態10中，於電容部C中，形成有p型半導體區域13及n型半導體區域31之不同導電型半導體區域。亦即，於電容部C中，電容電極FGC2左右半導體區域的導電型呈非對稱。
n型半導體區域31，具有相互電性連接之n－ 型半導體區域31a及n＋ 型半導體區域31b。n－ 型半導體區域31a，自電容電極FGC2之其中一個端部附近開始，沿基板1S之主面延伸相當於側壁SW之寬度左右之距離後終止。n＋ 型半導體區域31b，一部分重疊於上述n－ 型半導體區域31a之末端，且其自該重疊位置開始，沿基板1S之主面延伸所期望之長度後，而於隔離部TI處終止。
該n－ 型半導體區域31a及n＋ 型半導體區域31b中，例如含有磷(P)或砷(As)等相同導電型之雜質，但n＋ 型半導體區域31b之雜質濃度高於n－ 型半導體區域31a之雜質濃度。
於本實施形態10中，上述n型半導體區域31如圖43所示，形成於互相鄰接之兩個浮閘電極FG之相鄰間隔內。亦即，n型半導體區域31成為兩個電容部C之共有區域。
上述n－ 型半導體區域30a、31a，係於上述資料讀出用MIS．FETQR及選擇MIS．FETQS之n－ 型半導體區域12a之形成步驟時同時形成。又，上述n＋ 型半導體區域30b、31b，係於上述資料讀出用MIS．FETQR及選擇MIS．FETQS之n＋ 型半導體區域12b之形成步驟時同時形成。
其次，藉由圖45~圖48對設為如此之結構的理由進行說明。再者，於圖45~圖48中，符號35表示反轉層，符號36表示耗盡層，e－ 表示電子。
首先，就電荷注入釋放部加以說明。圖45係表示上述實施形態之記憶胞MC的電荷注入釋放部沿基板1S之第2方向X的剖面圖。當寫入資料時，於電荷注入釋放部之p型井HPW2上，施加例如－9 V左右之負電壓。因此，於電容絕緣膜10d之正下方形成耗盡層36。其結果，耦合電容降低。又，一般認為，所注入之電子耗盡，注入効率降低。因此，資料寫入速度降低。又，資料寫入速度產生不均。
另一方面，圖46係表示本實施形態10之記憶胞MC之電荷注入釋放部沿基板1S之第2方向X的剖面圖。藉由如上述般追加n＋ 型半導體區域30b，而促進反轉層35之形成。又，於p型半導體中，電子為少數載流子，與此相對，於n型半導體中，電子為多數載流子。因此，藉由設置n＋ 型半導體區域30b，可容易地將注入電子供給至電容電極FGC1正下方之反轉層35。其結果，可使有效耦合電容增大，因此可有效控制電容電極FGC1(浮閘電極FG)之電位。因此，可提高資料寫入速度。又，亦可降低資料寫入速度之不均。
其次，就電容部加以說明。圖47係表示上述實施形態之記憶胞MC的電容部沿基板1S之第2方向X的剖面圖。當進行資料抹除時，於電容部之p型井HPW1上，施加例如－9 V左右之負電壓，故而於電容絕緣膜10c之正下方形成耗盡層36。其結果，有效耦合電容降低，資料抹除變緩。又，資料之抹除速度產生不均。
另一方面，圖48係表示本實施形態10之記憶胞MC之電容部沿基板1S之第2方向X的剖面圖。藉由如上述般追加n＋ 型半導體區域31b，而可順利地將電子供給至電容絕緣膜10c之正下方。因此，可迅速地形成反轉層35，故而可迅速地將p型井HPW1固定為－9 V。其結果，可增大有效耦合電容，因此可有效控制電容電極FGC2(浮閘電極FG)之電位。因此，可提高資料抹除速度。又，可降低資料抹除速度之不均。
如此，根據本實施形態10，於電荷注入釋放部及電容部中，設置p＋ 型半導體區域15b、13b及n＋ 型半導體區域30b、31b兩者，藉此，於電荷注入釋放部中，n＋ 型半導體區域30b作為電荷注入時之電子供給源而發揮作用，於電容部中，n＋ 型半導體區域31b作為對反轉層之電子供給源而發揮作用，因此可提高資料寫入速度及抹除速度。
此處，圖49係將本實施形態10之情形、與上述實施形態之情形之資料寫入‧抹除特性進行比較並加以表示。又，圖50挑選出資料寫入特性而加以表示，圖51挑選出資料抹除特性而加以表示。
實線A2、B2分別表示本實施形態10之資料寫入特性及資料抹除特性，實線A01、B01表示未形成n+ 型半導體區域30b、31b，而僅形成p+ 型半導體區域15b、13b之情形時的資料寫入特性及資料抹除特性。
於本實施形態10之情形時，可將資料寫入時間縮短1.5次方左右。又，可將資料抹除時間縮短2次方左右。
以上之說明中，對於電荷注入釋放部及電容部兩者中，設置有p+ 型半導體區域15b、13b及n+ 型半導體區域30b、31b兩者之情形進行了說明，但並非限定於此。
例如，僅使資料抹除高速化之情形時，亦可於電容部中設置p型半導體區域13(p+ 型半導體區域13b)及n型半導體區域31(n+ 型半導體區域31b)兩者，而於電荷注入釋放部中僅設置p型半導體區域15(p+ 型半導體區域15b)。
又，僅使資料寫入高速化之情形時，亦可於電荷注入釋放部中設置p型半導體區域15(p+ 型半導體區域15b)及n型半導體區域30(n+ 型半導體區域30b)兩者，而於電容部中僅設置p型半導體區域13(p+ 型半導體區域13b)。
又，就抑制或防止基板1S之耗盡化之觀點而言，亦可將本實施形態10所說明之結構、與上述實施形態3所說明之結構進行組合。亦即，於本實施之形態10中，亦可於電容部C及CWE之p型井HPW1、HPW2內設置p型井PW。
其次，藉由圖52~圖54，對上述n型半導體區域30、31之形成方法的一例進行說明。
圖52係表示記憶胞MC之平面圖，該記憶胞MC之平面圖係表示於本實施形態10之半導體裝置的快閃記憶體之記憶胞MC中，形成n型半導體區域30、31以及p型半導體區域13、15時之光罩。
圖52所示開口部NA、NB，係於本實施之形態10之半導體裝置製造步驟中，於堆積於基板1S(於此階段稱為晶圓之平面圓形狀半導體薄板)之主面上的第1光阻膜(光罩)上所形成之平面四邊形狀開口部。該開口部NA、NB分別成為用以形成上述n型半導體區域30、31之n型雜質之導入區域。
又，兩個開口部PA及兩個開口部PB，係於本實施形態10之半導體裝置之製造步驟中，於堆積於基板1S(於此階段中係上述晶圓)之主面上的第2光阻膜(光罩)上所形成的平面四邊形狀開口部。該等開口部PA、PB分別成為用以形成上述p型半導體區域15、13之p型雜質之導入區域。
再者，上述第1光阻膜及上述第2光阻膜係分別各自塗布之不同光阻膜，但此處，為表示開口部NA、NB、PA及PB之相對性平面位置關係而示於同一圖中。
配置於上述電荷注入釋放部中之上述開口部NA，在其第2方向X上的兩端部，重疊於互相鄰接之兩個電容電極FGC1(浮閘電極FG)之一部分的狀態下，配置於互相鄰接之兩個電容電極FGC1(浮閘電極FG)之間。
該開口部NA，以內含互相鄰接之兩個電容電極FGC1之間的活性區域L2部分之方式而配置。開口部NA之第2方向X上之長度，係自互相鄰接之兩個電容電極FGC1中的其中一個電容電極FGC1的第2方向X(較短方向)之中央開始，延伸至另一個電容電極FGC1的第2方向X(較短方向)之中央為止。又，開口部NA之第2方向Y上之長度，與p型井HPW2之第2方向Y上之長度大致一致。
因此，自開口部NA，露出有互相鄰接之電容電極FGC1之間的活性區域L2部分之整體及兩個電容電極FGC1各自之第2方向X(較短方向)上的一半部分。
另一方面，配置於上述電荷注入釋放部之上述兩個開口部PA，係分別以其第2方向X之一端部，重疊於互相鄰接之兩個電容電極FGC1(浮閘電極FG)各自之一部分之方式而配置。該等兩個開口部PA之第2方向X上之一端，分別於互相鄰接之兩個電容電極FGC1各自之第2方向X(較短方向)上之中央處終止。因此，自兩個開口部PA，分別露出有除p型半導體區域15之形成區域(活性區域L2)以外，兩個電容電極FGC1各自之第2方向X(較短方向)上的一半部分。
因此，於互相鄰接之兩個電容電極FGC1中，沿第2方向X(較短方向)以一半為單位而排列形成有：藉由來自開口部NA之n型雜質之導入而形成的n型半導體區域；以及藉由來自開口部PA之p型雜質之導入而形成的p型半導體區域。
但，該電容電極FGC1之n型半導體區域與p型半導體區域之接合面(分界面)，以不交叉於浮閘電極FG之長度方向(第2方向Y)之方式而形成。亦即，該電容電極FGC1之n型半導體區域與p型半導體區域之接合面，以沿著浮閘電極FG之長度方向(第2方向Y)之方式而配置。
其原因在於：假設電容電極FGC1之n型半導體區域與p型半導體區域之接合面，以交叉於浮閘電極FG之長度方向(第2方向Y)之方式而形成，則該pn接合面交叉於電位之供給方向，因此電位傳輸劣化，從而導致資料之寫入．抹除特性或讀出特性劣化。
此處，於浮閘電極FG之上表面形成有矽化物層之情形時，即使上述pn接合面以交叉於電容電極FGC1之長度方向之方式而形成，亦可經由矽化物層而供給電位。與此相對，於本實施形態10之情形時，如上述，於浮閘電極FG之上表面未形成有矽化物層，故而當上述pn接合面以交叉於電容電極FGC1之長度方向之方式而形成時，上述電位之傳輸易於產生劣化。因此，於本實施形態10之情形時，特別好的是，形成於電容電極FGC1中之上述pn接合面以不交叉於電容電極FGC1之長度方向之方式而配置。
再者，浮閘電極FG在自上述開口部NA、PA導入雜質之步驟之前，如上所述，由n＋ 型多晶矽所形成。
配置於上述電容部中之上述開口部NB，在其第2方向X上之兩端部，分別重疊於互相鄰接之兩個電容電極FGC2(浮閘電極FG)的一部分之狀態下，配置於互相鄰接之兩個電容電極FGC2(浮閘電極FG)之間。
該開口部NB，以內含互相鄰接之兩個電容電極FGC2之間的活性區域L3部分之方式而配置。開口部NB之第2方向X上之長度，係自互相鄰接之兩個電容電極FGC2中的其中一個電容電極FGC2的第2方向X(較短方向)上的所期望之位置處開始，延伸至另一個電容電極FGC2之第2方向X(較短方向)上的所期望之位置處為止。又，開口部NB之第2方向Y上之長度，與p型井HPW1之第2方向Y上之長度大致一致。
因此，自開口部NB，露出有互相鄰接之電容電極FGC2之間的活性區域L3部分之整體以及兩個電容電極FGC2各自之大半部分。此處，浮閘電極FG之頸狀部分FA(頸縮部分，浮閘電極FG之寬度較寬部分(電容電極FGC2)與寬度較窄部分之分界部分)亦自開口部NB露出。
另一方面，配置於上述電容部中之上述兩個開口部PB，以其各自之第2方向X上之一端部，重疊於互相鄰接之兩個電容電極FGC2(浮閘電極FG)各自之一部分之方式而配置。自兩個開口部PB，分別露出有除p型半導體區域13之形成區域(活性區域L3)以外，兩個電容電極FGC2各自之第2方向X(較短方向)上的一部分。
因此，於互相鄰接之兩個電容電極FGC2中，在沿第2方向X(較短方向)而鄰接之狀態下排列形成有：藉由來自開口部NB之n型雜質之導入而形成的n型半導體區域；以及藉由來自開口部PB之p型雜質之導入而形成的p型半導體區域。再者，該電容電極FGC2之n型半導體區域與p型半導體區域之接合面，以沿浮閘電極FG之長度方向(第2方向Y)之方式而形成於電容電極FGC2中。
但，於本實施形態10中，於浮閘電極FG之上述頸狀部分FA中，不形成n型半導體區域與p型半導體區域之接合面(分界面)。因此，開口部NB，以其長邊(沿著與浮閘電極FG之長度方向交叉的第2方向X之邊)於浮閘電極FG之寬度較窄處橫穿之方式而形成。
其原因在於：假設於浮閘電極FG之頸狀部分FA中，n型半導體區域與p型半導體區域之接合面，以交叉於浮閘電極FG之長度方向(第2方向Y)之方式而形成，則該pn接合面交叉於電位供給方向，因此電位傳輸劣化，從而導致資料之寫入．抹除特性或讀出特性劣化。
圖53係表示於上述頸狀部分FA中形成上述pn接合面之情形時之一例。再者，於此情形時，作為n型雜質導入時之光罩的光阻膜與作為p型雜質導入時之光罩的光阻膜亦為分別各自塗布之不同的光阻膜。
開口部NC表示n型雜質導入用開口部。該開口部NC，在其第2方向X上之兩端部，重疊於互相鄰接之兩個電容電極FGC2(浮閘電極FG)之一部分的狀態下，配置於相互鄰接之兩個電容電極FGC2(浮閘電極FG)之間。但，開口部NC之第2方向Y上之長度，小於活性區域L3之第2方向Y上之長度，且頸狀部分FA並不自該開口部NC露出。
另一方面，開口部PC表示p型雜質導入用開口部。該開口部PC，在其第2方向X上之兩端部，重疊於互相鄰接之兩個電容電極FGC2(浮閘電極FG)之一部分的狀態下，配置於互相鄰接之兩個電容電極FGC2(浮閘電極FG)之間。自開口部PC，除露出有相互鄰接之兩個電容電極FGC2間的活性區域L3之整體及兩個電容電極FGC2各自之第2方向X(較短方向)上的大半部分以外，亦露出有上述頸狀部分FA。
於該例中，於兩個電容電極FGC2之間的一個活性區域L3內，形成有n型半導體區域31及p型半導體區域13。因此，對解決上述基板1S之耗盡層之問題有效。
然而，如上述般，浮閘電極FG係由n＋ 型多晶矽所形成，因此於圖53之例之情形時，於頸狀部分FA中，pn接合面以交叉於浮閘電極FG之長度方向之方式而形成。因此，該pn接合面交叉於電位供給方向，因此電位傳輸劣化，從而導致資料之寫入．抹除特性或讀出特性劣化。
此處，於浮閘電極FG之上表面形成有矽化物層之情形時，即使上述pn接合面以與浮閘電極FG之長度方向交叉之方式而存在，亦可經由矽化物層而供給電位，故而不會產生問題。與此相對，於本實施形態10之情形時，如上述般，於浮閘電極FG之上表面並未形成有矽化物層，因此當上述pn接合面交叉於浮閘電極FG之長度方向而形成時，上述電位傳輸易於產生劣化。因此，於本實施形態10之情形時，特別好的是，於頸狀部分FA中，不形成上述pn接合面。
又，圖54表示於上述頸狀部分FA中，未形成有上述pn接合面之另一例。再者，於此情形時，作為n型雜質導入時之光罩的光阻膜、與作為p型雜質導入時之光罩的光阻膜，亦為分別各自塗布之不同的光阻膜。
開口部ND表示n型雜質導入用開口部。該開口部ND，以重疊於互相鄰接之兩個電容電極FGC2(浮閘電極FG)及活性區域L3之上側部分之方式而配置。該開口部ND之第2方向Y上之長度，小於活性區域L3之第2方向Y上之長度，但自該開口部ND露出有上述頸狀部分FA。另一方面，開口部PD、PE表示p型雜質導入用開口部。
於此例中，於兩個電容電極FGC2之間的一個活性區域L3內，形成有n型半導體區域31及p型半導體區域13，因此對解決上述基板1S之耗盡層之問題有效。又，由於上述頸狀部分FA中並未形成有pn接合面，因此對因上述電位傳輸之劣化而造成的資料之寫入．抹除特性或讀出特性劣化之問題亦有效。
然而，如該情形所示，於一個活性區域L3內形成n型半導體區域31及p型半導體區域13。於此情形時，存在以下問題。亦即，於進行濕式蝕刻或洗淨時，當由n型半導體區域31與p型半導體區域13所形成之pn接合部受到光時產生光電壓(Photovoltage)，從而導致於p型半導體區域31及n型半導體區域13中蝕刻速率產生變化之問題。因此，於如此之情形時，在濕式蝕刻時或洗淨時，使由基板1S之n型半導體區域31及p型半導體區域13所形成之pn接合部不受到光照。如此，亦可使用圖54所示之方式，但較好的是，於一個活性區域L3內不形成pn接合部。
(實施形態11)
於本實施形態11中，就於快閃記憶體之浮閘電極中形成不同導電型之半導體區域的其他結構例加以說明。
圖55係表示記憶胞MC之平面圖，該記憶胞MC之平面圖係表示於本實施形態11之半導體裝置的快閃記憶體之記憶胞MC中，形成n型半導體區域30、31以及p型半導體區域13、15時之光罩。再者，於此情形時，作為n型雜質導入時之光罩的光阻膜、與作為p型雜質導入時之光罩的光阻膜，亦為分別各自塗布之不同的光阻膜。
於圖55所示本實施形態11之快閃記憶體的記憶胞MC中，與上述圖52之記憶胞MC之結構不同的是電容部之開口部NB2的結構。該開口部NB2，係於本實施形態11之半導體裝置之製造步驟中，形成於基板1S(此階段中係上述晶圓)主面上之上述第1光阻膜(光罩)上的平面四邊形狀開口部，且其成為用以形成上述n型半導體區域31之n型雜質導入區域。
該開口部NB2之第2方向Y上之尺寸或配置，與上述圖52所說明之結構相同。不同之處在於，開口部NB2之第2方向X上之長度，係自互相鄰接之兩個電容電極FGC2中的其中一個電容電極FGC2的第2方向X(較短方向)之中央開始，延伸至另一個電容電極FGC2之第2方向X(較短方向)之中央為止。因此，自開口部NB2，露出有互相鄰接之電容電極FGC2之間的活性區域L3部分之整體及兩個電容電極FGC2各自之第2方向X(較短方向)之一半部分。
其次，圖56係本實施形態11之半導體裝置之快閃記憶體的記憶胞MC之電荷注入釋放部，沿基板1S之第2方向X的主要部分剖面圖，圖57係本實施形態11之半導體裝置之快閃記憶體之記憶胞MC的電容部，沿基板1S之第2方向X的主要部分剖面圖。
如圖56及圖57所示，於電荷注入釋放部及電容部之各個電容電極FGC1、FGC2中，以一半為單位而沿第2方向X排列形成有n＋ 型半導體區域40a、40b及p＋ 型半導體區域41a、41b。再者，於浮閘電極FG中，除電容部CWE、C以外之部分為n＋ 型。除此以外之結構與上述實施形態10相同。
設為如此之結構之理由在於：若電容電極FGC1、FGC2之導電型為單一導電型，則會產生如下情形，即，因施加於p型井HPW1、HPW2上之電壓，而引起電容電極FGC1、FGC2之下部整體耗盡化。例如，當電容電極FGC1、FGC2之整體為n＋ 型之情形時，於p型井HPW1、HPW2上施加正電壓時不會產生問題，但若於p型井HPW1、HPW2上施加負電壓，則會導致於電容電極FGC1、FGC2之下部(與閘極絕緣膜10c、10d相接觸之部分側)整體中形成耗盡層。其結果，有效耦合電容降低，因此電容電極FGC1、FGC2(浮閘電極FG)之電位控制効率降低。因此，資料寫入速度及抹除速度變緩。又，資料寫入速度及抹除速度產生不均。
相對於此，根據本實施形態11，於電容電極FGC1、FGC2中形成p型及n型之兩種導電型之半導體區域，藉此，即使於p型井HPW1、HPW2上施加正負任一種電壓，亦可不使電容電極FGC1、FGC2下部之任意一半耗盡化。藉此，可增大有效耦合電容，因此可有效控制電容電極FGC1、FGC2(浮閘電極FG)之電位。因此，可提高資料寫入速度及抹除速度。又，亦可降低資料寫入速度及抹除速度之不均。
藉由圖58及圖59，對該記憶胞MC之資料寫入．抹除時之電容部之情況的一例進行說明。再者，此處係對記憶胞MC之電容部C之情況進行說明，但電荷注入釋放部(電容部CWE)亦與此相同。
首先，圖58係表示本實施形態11之記憶胞MC之資料寫入時電容部C沿基板1S之第2方向X的主要部分剖面圖。
當進行資料寫入時，於電容部C之p型井HPW1上，施加例如＋9 V左右之正電壓。於此情形時，於電容電極FGC2之p＋ 型半導體區域41b中形成耗盡層43，但於電容電極FGC2之n＋ 型半導體區域40b中未形成耗盡層43。因此，可確保有效耦合電容，故而可有效控制電容電極FGC2(浮閘電極FG)之電位。因此，可提高資料寫入速度。又，亦可降低資料寫入速度之不均。
其次，圖59表示本實施形態11之記憶胞MC之資料抹除時，電容部C沿基板1S之第2方向X的主要部分剖面圖。
當進行資料抹除時，於電容部C之p型井HPW1上，施加例如－9 V左右之負電壓。於此情形時，於電容電極FGC2之n＋ 型半導體區域40b中形成耗盡層43，但於電容電極FGC2之p＋ 型半導體區域41b中未形成耗盡層43。因此，可確保有效耦合電容，故而可有效控制電容電極FGC2(浮閘電極FG)之電位。因此，可提高資料抹除速度。又，亦可降低資料抹除速度之不均。
以上，根據實施形態而對本發明者所研製成之發明進行了具體說明，但本發明並非限定於上述實施形態，在不脫離其宗旨之範圍內可進行各種變更。
以上說明中，主要對將本發明者所研製成之發明，應用於作為其背景之利用領域之半導體裝置的製造方法之情形進行了說明，但本發明並不限定於此，其可進行各種應用，例如，亦可應用於微機器之製造方法。於此情形時，於形成有微機器之半導體基板上形成上述快閃記憶體，藉此可記憶微機器之簡單資訊。
[產業上之可利用性]
本發明，可應用於具有非揮發性記憶體之半導體裝置的製造業中。
1S．．．半導體基板
4a、13a、15b、21b、23b、41a、41b．．．p＋ 型半導體區域
5a．．．矽化物層
6、6a、6b．．．絕緣層
7a~7k．．．導體部
8a、12b、22b、24b、30b、31b、40a、40b．．．n＋ 型半導體區域
10a、10e、10f、10g．．．閘極絕緣膜
10b．．．閘極絕緣膜(第2絕緣膜)
10c．．．電容絕緣膜(第3絕緣膜)
10d．．．電容絕緣膜(第1絕緣膜)
11SW、11DW、12、12R、NV．．．n型半導體區域
12a、22a、24a、30a、31a．．．n－ 型半導體區域
13、15、21、23、PV．．．p型半導體區域
13b、15a、21a、23a．．．p－ 型半導體區域
20．．．導體膜
22、24、30、31．．．n型半導體區域
28、28b．．．頂蓋絕緣膜
35．．．反轉層
36、43．．．耗盡層
TI．．．隔離部
DNW．．．n型嵌入井(第1井)
HPWa、HPWb、PW．．．p型井
HPW1．．．p型井(第4井)
HPW2．．．p型井(第2井)
HPW3．．．p型井(第3井)
HNW、NW．．．n型井
CT．．．接觸孔
L、L1~L5．．．活性區域
FG．．．浮閘電極
QW．．．資料寫入．抹除用MIS．FET
FGW、FGS、FGH、FGL．．．閘極電極
QR．．．資料讀出用MIS．FET
FGR．．．閘極電極(第2電極)
C．．．電容部
CGW．．．控制閘極電極
FGC．．．電容電極
FGC2．．．電容電極(第3電極)
MR．．．記憶胞陣列
PR．．．周邊電路區域
WBL、WBL0、WBL1．．．資料寫入．抹除用位元線
RBL、RBL0、RBL2．．．資料讀出用位元線
CG、CG0、CG1．．．控制閘極配線
SL．．．源極線
GS．．．選擇線
MC．．．記憶胞
CWE．．．資料寫入．抹除用電容部
FGC1．．．電容電極(第1電極)
QS．．．選擇MIS．FET
DPp．．．型嵌入井
QPH、QPL．．．p通道型MIS．FET
QNH、QNL．．．n通道型MIS．FET
SW．．．側壁
NA、NB、NB2、NC、ND、PA、PB、PC、PD、PE．．．開口部
圖1係本發明者所研究之非揮發性記憶體之記憶胞的平面圖。
圖2係圖1之Y1－Y1線之剖面圖。
圖3係圖1之Y1－Y1線之剖面圖。
圖4係表示本發明者所研究之非揮發性記憶體進行資料抹除動作時的電壓施加時序之說明圖。
圖5係表示本發明者所研究之非揮發性記憶體進行資料抹除動作時的電壓施加時序之說明圖。
圖6係表示本發明者所研究之非揮發性記憶體進行資料抹除動作時的電壓施加時序之說明圖。
圖7係作為本發明之一實施形態之半導體裝置的非揮發性記憶體的主要部分電路圖。
圖8係表示圖7之非揮發性記憶體進行資料寫入動作時對各部之施加電壓的電路圖。
圖9係表示圖7之非揮發性記憶體進行資料整體抹除動作時對各部之施加電壓的電路圖。
圖10係表示圖7之非揮發性記憶體進行．位元單位抹除資料之動作時對各部之施加電壓的電路圖。
圖11係表示圖7之非揮發性記憶體進行資料讀出動作時對各部之施加電壓的電路圖。
圖12係作為本發明之一實施形態之半導體裝置的非揮發性記憶體之1位元份記憶胞的平面圖。
圖13係圖12之Y2－Y2線之剖面圖。
圖14係表示作為本發明之一實施形態之半導體裝置的非揮發性記憶體進行資料寫入動作時，對記憶胞中的各部之施加電壓的一例的圖12之Y2－Y2線之剖面圖。
圖15係表示作為本發明之一實施形態之半導體裝置的非揮發性記憶體進行資料抹除動作時，對各部之施加電壓的圖12之Y2－Y2線之剖面圖。
圖16係表示作為本發明之一實施形態之半導體裝置的非揮發性記憶體進行資料讀出動作時，對各部之施加電壓的圖12之Y2－Y2線之剖面圖。
圖17係作為本發明之其他實施形態之半導體裝置的製造步驟中，主電路形成區域之半導體基板的主要部分剖面圖。
圖18係與圖17相同步驟時的非揮發性記憶體區域之半導體基板的主要部分剖面圖。
圖19係圖17及圖18之後續半導體裝置製造步驟中，主電路形成區域之半導體基板的主要部分剖面圖。
圖20係與圖19相同步驟時的非揮發性記憶體區域之半導體基板的主要部分剖面圖。
圖21係圖19及圖20之後續半導體裝置製造步驟中，主電路形成區域之半導體基板的主要部分剖面圖。
圖22係與圖21相同步驟時的非揮發性記憶體區域之半導體基板的主要部分剖面圖。
圖23係圖21及圖22之後續半導體裝置製造步驟中，主電路形成區域之半導體基板的主要部分剖面圖。
圖24係與圖23相同步驟時非揮發性記憶體區域之半導體基板的主要部分剖面圖。
圖25係圖23及圖24之後續半導體裝置製造步驟中，主電路形成區域之半導體基板的主要部分剖面圖。
圖26係與圖25相同步驟時的非發揮性記憶體區域之半導體基板的主要部分剖面圖。
圖27係圖25及圖26之後續半導體裝置製造步驟中，主電路形成區域之半導體基板的主要部分剖面圖。
圖28係與圖27相同步驟時的非揮發性記憶體區域之半導體基板的主要部分剖面圖。
圖29係作為本發明之其他實施形態之半導體裝置的主電路形成區域之半導體基板的剖面圖。
圖30係與圖29相同之半導體裝置的非揮發性記憶體區域之半導體基板的剖面圖。
圖31係圖29及圖30之半導體裝置之資料寫入特性及抹除特性的說明圖。
圖32係作為本發明之其他實施形態之半導體裝置的主電路形成區域之半導體基板的剖面圖。
圖33係與圖32相同之半導體裝置的非揮發性記憶體區域之半導體基板的剖面圖。
圖34係作為本發明之其他實施形態之半導體裝置的主電路形成區域之半導體基板的剖面圖。
圖35係與圖34相同之半導體裝置的非揮發性記憶體區域之半導體基板的剖面圖。
圖36係作為本發明之其他實施形態之半導體裝置的主電路形成區域之半導體基板的剖面圖。
圖37係與圖36相同之半導體裝置的非揮發性記憶體區域之半導體基板的剖面圖。
圖38係作為本發明之其他實施形態之半導體裝置的主電路形成區域之半導體基板的剖面圖。
圖39係與圖38相同之半導體裝置的非揮發性記憶體區域之半導體基板的剖面圖。
圖40係作為本發明之進而其他實施形態之半導體裝置的非揮發性記憶體區域的平面圖。
圖41係作為本發明之其他實施形態之半導體裝置的快閃記憶體之記憶胞之一例的平面圖。
圖42係圖41之Y3－Y3線之剖面圖。
圖43係作為本發明之其他實施形態之半導體裝置的快閃記憶體之記憶胞之一例的平面圖。
圖44係圖43之Y4－Y4線之剖面圖。
圖45係作為本發明之實施形態之半導體裝置的記憶胞之電荷注入釋放部的半導體基板的剖面圖。
圖46係作為本發明之其他實施形態之半導體裝置的記憶胞之電荷注入釋放部的半導體基板的剖面圖。
圖47係作為本發明之實施形態之半導體裝置的記憶胞之電容部的半導體基板的剖面圖。
圖48係作為本發明之其他實施形態之半導體裝置的記憶胞之電容部的半導體基板的剖面圖。
圖49係將作為本發明之其他實施形態之半導體裝置的資料寫入．抹除特性進行比較而示之曲線圖。
圖50係表示作為本發明之其他實施形態之半導體裝置的資料寫入特性之曲線圖。
圖51係表示作為本發明之其他實施形態之半導體裝置的資料抹除特性之曲線圖。
圖52係作為本發明之其他實施形態之半導體裝置之製造步驟中，半導體基板之主面的記憶胞形成區域之平面圖。
圖53係半導體裝置之製造步驟中，半導體基板之主面的記憶胞形成區域之平面圖。
圖54係作為本發明之其他實施形態之半導體裝置之製造步驟中，半導體基板之主面的記憶胞形成區域之平面圖。
圖55係表示於作為本發明之其他實施形態之半導體裝置的快閃記憶體之記憶胞中，形成n型半導體區域及p型半導體區域時之光罩的記憶胞的平面圖。
圖56係作為本發明之其他實施形態之半導體裝置的快閃記憶體之記憶胞的電荷注入釋放部，沿半導體基板之第2方向X的主要部分剖面圖。
圖57係作為本發明之其他實施形態之半導體裝置的快閃記憶體之記憶胞的電容部，沿半導體基板之第2方向X的主要部分剖面圖。
圖58係作為本發明之其他實施形態之半導體裝置的快閃記憶體之記憶胞之資料寫入時，電容部沿半導體基板之第2方向X的主要部分剖面圖。
圖59係作為本發明之其他實施形態之半導體裝置的快閃記憶體之記憶胞之資料抹除時，電容部沿半導體基板之第2方向X的主要部分剖面圖。
1S．．．半導體基板
4a、13a、15b．．．p＋ 型半導體區域
6．．．絕緣層
7a~7g．．．導體部
8a、12b．．．n＋ 型半導體區域
10b．．．閘極絕緣膜(第2絕緣膜)
10c．．．電容絕緣膜(第3絕緣膜)
10d．．．電容絕緣膜(第1絕緣膜)
10e．．．閘極絕緣膜
12．．．n型半導體區域
12a．．．n－ 型半導體區域
13、15．．．p型半導體區域
13b、15a．．．p－ 型半導體區域
C．．．電容部
CG．．．控制閘極配線
CT．．．接觸孔
CGW．．．控制閘極電極
CWE．．．資料寫入．抹除用電容部
DNW．．．n型嵌入井(第1井)
FG．．．浮閘電極
FGC1．．．電容電極(第1電極)
FGC2．．．電容電極(第3電極)
FGR．．．閘極電極(第2電極)
FGS．．．閘極電極
GS．．．選擇線
HNW．．．n型井
HPW1．．．p型井(第4井)
HPW2．．．p型井(第2井)
HPW3．．．p型井(第3井)
MC．．．記憶胞
QR．．．資料讀出用MIS．FET
QS．．．選擇MIS．FET
RBL．．．資料讀出用位元線
SL．．．源極線
TI．．．隔離部
WBL．．．資料寫入．抹除用位元線
Y2．．．第一方向

Claims (29)

  1. 一種半導體裝置，其特徵在於包含：半導體基板，其具有第1主面、及其背側之第2主面；主電路形成區域，其配置於上述半導體基板之第1主面上；以及非揮發性記憶體區域，其配置於上述半導體基板之第1主面上；於上述非揮發性記憶體區域中，包含：第1導電型之第1井，其形成於上述半導體基板之主面上；第2井，其係具有與上述第1導電型相反之導電型的第2導電型之井，且以內含於上述第1井中之方式而配置；第3井，其係上述第2導電型之井，且在與上述第2井電性隔離之狀態下，以沿著上述第2井，並內含於上述第1井中之方式而配置；第4井，其係上述第2導電型之井，且在與上述第2井及上述第3井電性隔離之狀態下，以沿著上述第2井，並內含於上述第1井中之方式而配置；以及非揮發性記憶胞，其係以平面重疊於上述第2井、上述第3井及上述第4井之方式而配置；上述非揮發性記憶胞，其包含：浮閘電極，其以平面重疊於上述第2井、上述第3井及上述第4井之方式，在第1方向上延伸而配置；資料寫入及抹除用元件，其形成於上述浮閘電極平面 重疊於上述第2井之第1位置處；資料讀出用場效電晶體，其形成於上述浮閘電極平面重疊於上述第3井之第2位置處；以及電容元件，其形成於上述浮閘電極平面重疊於上述第4井之第3位置處；上述資料寫入及抹除用元件，其包含：第1電極，其形成於上述浮閘電極之上述第1位置處；第1絕緣膜，其形成於上述第1電極及上述半導體基板之間；第2導電型之一對半導體區域，其於上述第2井內形成於夾持上述第1電極之位置處；以及上述第2井；上述資料讀出用場效電晶體，其包含：第2電極，其形成於上述浮閘電極之上述第2位置處；第2絕緣膜，其形成於上述第2電極及上述半導體基板之間；以及第1導電型之一對半導體區域，其於上述第3井內形成於夾持上述第2電極之位置處；上述電容元件，其包含：第3電極，其形成於上述浮閘電極之上述第3位置處；第3絕緣膜，其形成於上述第3電極及上述半導體基板之間；第2導電型之一對半導體區域，其於上述第4井內形成於夾持上述第3電極之位置處；以及上述第4井。
  2. 如請求項1之半導體裝置，其中上述資料寫入及抹除用元件中之資料覆寫，係藉由通道整體之FN穿隧電流而進行。
  3. 如請求項1之半導體裝置，其中自上述半導體基板外部 所供給之外部電源係單一電源。
  4. 如請求項1之半導體裝置，其中上述第3電極在與上述第1方向交叉之第2方向上的長度，比上述第1電極及上述第2電極在上述第2方向上的長度長。
  5. 如請求項1之半導體裝置，其中上述資料寫入及抹除用元件的上述第1絕緣膜之厚度為10 nm以上20 nm以下。
  6. 如請求項1之半導體裝置，其中於上述主電路形成區域中，配置有：低耐壓場效電晶體，其以第1動作電壓所驅動；以及高耐壓場效電晶體，其以高於上述第1動作電壓之第2動作電壓所驅動；上述低耐壓場效電晶體之閘極絕緣膜，係以與上述第1絕緣膜相同之膜厚所形成。
  7. 如請求項1之半導體裝置，其中於上述非揮發性記憶胞之上述資料讀出用場效電晶體上，電性連接有選擇用場效電晶體，以使其可選擇上述非揮發性記憶胞。
  8. 一種半導體裝置，其特徵在於包含：半導體基板，其具有第1主面及其背側之第2主面；主電路形成區域，其配置於上述半導體基板之第1主面上；以及非揮發性記憶體區域，其配置於上述半導體基板之第1主面上；於上述非揮發性記憶體區域中，包含：第1導電型之第1井，其形成於上述半導體基板之主面上： 第2井，其係與上述第1導電型相反之第2導電型之井，且以內含於上述第1井中之方式而配置；第3井，其係與上述第1導電型相反之第2導電型之井，且在與上述第2井電性隔離之狀態下，以沿上述第2井，且內含於上述第1井中之方式而配置；第4井，其係上述第2導電型之井，且在與上述第2井及上述第3井電性隔離之狀態下，以沿著上述第2井，且內含於上述第1井中之方式而配置；以及複數個非揮發性記憶胞，其係以平面重疊於上述第2井、上述第3井及上述第4井之方式而配置；上述複數個非揮發性記憶胞之各個包含：浮閘電極，其以平面重疊於上述第2井、上述第3井及上述第4井之方式，在第1方向上延伸而配置；資料寫入及抹除用元件，其形成於上述浮閘電極平面重疊於上述第2井之第1位置處；資料讀出用場效電晶體，其形成於上述浮閘電極平面重疊於上述第3井之第2位置處；以及電容元件，其形成於上述浮閘電極平面重疊於上述第4井之第3位置處；上述資料寫入及抹除用元件，其包含：第1電極，其形成於上述浮閘電極之上述第1位置處；第1絕緣膜，其形成於上述第1電極及上述半導體基板之間；第2導電型之一對半導體區域，其於上述第2井內形成於夾持上述第1電極之位置處；以及上述第2井； 上述資料讀出用場效電晶體，其包含：第2電極，其形成於上述浮閘電極之上述第2位置處；第2絕緣膜，其形成於上述第2電極及上述半導體基板之間；以及第1導電型之一對半導體區域，其於上述第3井內形成於夾持上述第2電極之位置處；上述電容元件，其包含：第3電極，其形成於上述浮閘電極之上述第3位置處；第3絕緣膜，其形成於上述第3電極及上述半導體基板之間；第2導電型之一對半導體區域，其於上述第4井內形成於夾持上述第3電極之位置處；以及上述第4井。
  9. 如請求項8之半導體裝置，其中於上述複數個非揮發性記憶胞之各個之上述資料讀出用場效電晶體上，電性連接有選擇用場效電晶體，以使其可選擇上述複數個非揮發性記憶胞之各個。
  10. 一種半導體裝置，其特徵在於包含：半導體基板，其具有第1主面及其背側之第2主面；主電路形成區域，其配置於上述半導體基板之第1主面上；非揮發性記憶體區域，其配置於上述半導體基板之第1主面上；於上述非揮發性記憶體區域中，包含：第1導電型之第1井，其形成於上述半導體基板之主面上；第2井，其係具有與上述第1導電型相反之導電型的第 2導電型之井，且以內含於上述第1井中之方式而配置；第3井，其係上述第2導電型之井，且在與上述第2井電性隔離之狀態下，以沿著上述第2井，且內含於上述第1井中之方式而配置；第4井，其係上述第2導電型之井，且在與上述第2井及上述第3井電性隔離之狀態下，以沿著上述第2井，且內含於上述第1井中之方式而配置；以及非揮發性記憶胞，其係以平面重疊於上述第2井、上述第3井及上述第4井之方式而配置；上述非揮發性記憶胞，其包含：浮閘電極，其以平面重疊於上述第2井、上述第3井及上述第4井之方式，在第1方向上延伸而配置；資料寫入及抹除用元件，其形成於上述浮閘電極平面重疊於上述第2井之第1位置處；資料讀出用場效電晶體，其形成於上述浮閘電極平面重疊於上述第3井之第2位置處；以及電容元件，其形成於上述浮閘電極平面重疊於上述第4井之第3位置處；上述資料寫入及抹除用元件，其包含：第1電極，其形成於上述浮閘電極之上述第1位置處；第1絕緣膜，其形成於上述第1電極及上述半導體基板之間；第2導電型之一對半導體區域，其於上述第2井內形成於夾持上述第1電極之位置處；以及上述第2井；上述資料讀出用場效電晶體，其包含： 第2電極，其形成於上述浮閘電極之上述第2位置處；第2絕緣膜，其形成於上述第2電極及上述半導體基板之間；以及第1導電型之一對半導體區域，其於上述第3井內形成於夾持上述第2電極之位置處；上述電容元件，其包含：第3電極，其形成於上述浮閘電極之上述第3位置處；第3絕緣膜，其形成於上述第3電極及上述半導體基板之間；第2導電型之一對半導體區域，其於上述第4井內形成於夾持上述第3電極之位置處；以及上述第4井；於上述主電路形成區域中，配置有：低耐壓場效電晶體，其以第1動作電壓所驅動；以及高耐壓場效電晶體，其以高於上述第1動作電壓之第2動作電壓所驅動；於上述非揮發性記憶胞之上述資料讀出用場效電晶體上，電性連接有選擇用場效電晶體，以使其可選擇上述非揮發性記憶胞；上述選擇用場效電晶體之閘極絕緣膜之厚度及閘極長，與上述低耐壓場效電晶體之閘極絕緣膜之厚度及閘極長相同。
  11. 如請求項10之半導體裝置，其中形成有上述選擇用場效電晶體之井，係藉由與形成有上述低耐壓場效電晶體之井相同之步驟而形成。
  12. 一種半導體裝置，其特徵在於包含：半導體基板，其具有第1主面及其背側之第2主面； 主電路形成區域，其配置於上述半導體基板之第1主面上；以及非揮發性記憶體區域，其配置於上述半導體基板之第1主面上；於上述非揮發性記憶體區域中，包含：第1導電型之第1井，其形成於上述半導體基板之主面上；第2井，其係具有與上述第1導電型相反之導電型的第2導電型之井，且以內含於上述第1井中之方式而配置；第3井，其係上述第2導電型之井，且在與上述第2井電性隔離之狀態下，以沿著上述第2井，且內含於上述第1井中之方式而配置；第4井，其係上述第2導電型之井，且在與上述第2井及上述第3井電性隔離之狀態下，以沿著上述第2井，且內含於上述第1井中之方式而配置；以及非揮發性記憶胞，其係以平面重疊於上述第2井、上述第3井及上述第4井之方式而配置；上述非揮發性記憶胞，其包含：浮閘電極，其以平面重疊於上述第2井、上述第3井及上述第4井之方式，在第1方向上延伸而配置；資料寫入及抹除用元件，其形成於上述浮閘電極平面重疊於上述第2井之第1位置處；資料讀出用場效電晶體，其形成於上述浮閘電極平面重疊於上述第3井之第2位置處；以及 電容元件，其形成於上述浮閘電極平面重疊於上述第4井之第3位置處；上述資料寫入及抹除用元件，其包含：第1電極，其形成於上述浮閘電極之上述第1位置處；第1絕緣膜，其形成於上述第1電極及上述半導體基板之間；一對半導體區域，其於上述第2井內形成於夾持上述第1電極之位置處；以及上述第2井；上述資料讀出用場效電晶體，其包含：第2電極，其形成於上述浮閘電極之上述第2位置處；第2絕緣膜，其形成於上述第2電極及上述半導體基板之間；以及第1導電型之一對半導體區域，其於上述第3井內形成於夾持上述第2電極之位置處；上述電容元件，其包含：第3電極，其形成於上述浮閘電極之上述第3位置處；第3絕緣膜，其形成於上述第3電極及上述半導體基板之間；一對半導體區域，其於上述第4井內形成於夾持上述第3電極之位置處；以及上述第4井；上述資料寫入及抹除用元件的上述一對半導體區域，為互為相反之導電型的半導體區域；上述電容元件之上述一對半導體區域之任一個均為上述第2導電型。
  13. 如請求項12之半導體裝置，其中於上述資料寫入及抹除用元件之配置區域的上述浮閘電極中，形成有上述第1導電型半導體區域以及上述第2 導電型半導體區域兩者。
  14. 如請求項13之半導體裝置，其中上述資料寫入及抹除用元件之配置區域的上述浮閘電極之上述第1導電型半導體區域及上述第2導電型半導體區域，係以下述方式而配置：上述浮閘電極之導電型，沿著與上述第1方向交叉之第2方向，而分為上述第1導電型與上述第2導電型；上述浮閘電極之導電型，沿著上述第1方向，而分為上述第1導電型與上述第2導電型。
  15. 如請求項14之半導體裝置，其中上述資料寫入及抹除用元件之配置區域的上述浮閘電極之上述第1導電型半導體區域與上述第2導電型半導體區域之分界，配置於上述第2方向之中央。
  16. 如請求項13之半導體裝置，其中於上述資料寫入及抹除用元件之上述一對半導體區域、及上述電容元件之上述一對半導體區域的上表面上形成有矽化物層；於上述浮閘電極之上表面上形成有絕緣膜，而未形成有矽化物層。
  17. 如請求項12之半導體裝置，其中上述資料寫入及抹除用元件之上述一對半導體區域之各個，係以於該各個中未形成有上述第1導電型與上述第2導電型之分界之方式，而形成為一種導電型。
  18. 一種半導體裝置，其特徵在於包含： 半導體基板，其具有第1主面及其背側之第2主面；主電路形成區域，其配置於上述半導體基板之第1主面上；非揮發性記憶體區域，其配置於上述半導體基板之第1主面上；於上述非揮發性記憶體區域中，包含：第1導電型之第1井，其形成於上述半導體基板之主面上；第2井，其係具有與上述第1導電型相反之導電型的第2導電型之井，且以內含於上述第1井中之方式而配置；第3井，其係上述第2導電型之井，且在與上述第2井電性隔離之狀態下，以沿著上述第2井，且內含於上述第1井中之方式而配置；第4井，其係上述第2導電型之井，且在與上述第2井及上述第3井電性隔離之狀態下，以沿著上述第2井，且內含於上述第1井中之方式而配置；以及非揮發性記憶胞，其係以平面重疊於上述第2井、上述第3井及上述第4井之方式而配置；上述非揮發性記憶胞，其包含：浮閘電極，其以平面重疊於上述第2井、上述第3井及上述第4井之方式，在第1方向上延伸而配置；資料寫入及抹除用元件，其形成於上述浮閘電極平面重疊於上述第2井之第1位置處；資料讀出用場效電晶體，其形成於上述浮閘電極平面 重疊於上述第3井之第2位置處；以及電容元件，其形成於上述浮閘電極平面重疊於上述第4井之第3位置處；上述資料寫入及抹除用元件，其包含：第1電極，其形成於上述浮閘電極之上述第1位置處；第1絕緣膜，其形成於上述第1電極及上述半導體基板之間；一對半導體區域，其於上述第2井內形成於夾持上述第1電極之位置處；以及上述第2井；上述資料讀出用場效電晶體，其包含：第2電極，其形成於上述浮閘電極之上述第2位置處；第2絕緣膜，其形成於上述第2電極及上述半導體基板之間；以及第1導電型之一對半導體區域，其於上述第3井內形成於夾持上述第2電極之位置處；上述電容元件，其包含：第3電極，其形成於上述浮閘電極之上述第3位置處；第3絕緣膜，其形成於上述第3電極及上述半導體基板之間；一對半導體區域，其於上述第4井內形成於夾持上述第3電極之位置處；以及上述第4井；上述電容元件之上述一對半導體區域為互為相反之導電型的半導體區域；上述資料寫入及抹除用元件的上述一對半導體區域之任一個均為上述第2導電型。
  19. 如請求項18之半導體裝置，其中於上述電容元件之配置區域的上述浮閘電極中，形成 有上述第1導電型半導體區域及上述第2導電型半導體區域兩者。
  20. 如請求項19之半導體裝置，其中上述電容元件之配置區域的上述浮閘電極之上述第1導電型半導體區域與上述第2導電型半導體區域，係以下述方式配置：上述浮閘電極之導電型，沿著與上述第1方向交叉之第2方向，而分為上述第1導電型與上述第2導電型；上述浮閘電極之導電型，沿著上述第1方向，而分為上述第1導電型與上述第2導電型。
  21. 如請求項20之半導體裝置，其中上述電容元件之配置區域之上述浮閘電極的上述第1導電型半導體區域與上述第2導電型半導體區域之分界，係配置於上述第2方向之中央。
  22. 如請求項19之半導體裝置，其中於上述資料寫入及抹除用元件之上述一對半導體區域、及上述電容元件之上述一對半導體區域之上表面上形成有矽化物層；於上述浮閘電極之上表面上形成有絕緣膜，而未形成有矽化物層。
  23. 如請求項18之半導體裝置，其中上述電容元件之上述一對半導體區域之各個，係以於該各個中未形成有上述第1導電型與上述第2導電型之分界之方式，而形成為一種導電型。
  24. 一種半導體裝置，其特徵在於包含：半導體基板，其具有第1主面及其背側之第2主面；主電路形成區域，其配置於上述半導體基板之第1主面上；以及非揮發性記憶體區域，其配置於上述半導體基板之第1主面上；於上述非揮發性記憶體區域中，包含：第1導電型之第1井，其形成於上述半導體基板之主面上；第2井，其係具有與上述第1導電型相反之導電型的第2導電型之井，且以內含於上述第1井中之方式而配置；第3井，其係上述第2導電型之井，且在與上述第2井電性隔離之狀態下，以沿著上述第2井，且內含於上述第1井中之方式而配置；第4井，其係上述第2導電型之井，且在與上述第2井及上述第3井電性隔離之狀態下，以沿著上述第2井，且內含於上述第1井中之方式而配置；以及非揮發性記憶胞，其係以平面重疊於上述第2井、上述第3井及上述第4井之方式而配置；上述非揮發性記憶胞，其包含：浮閘電極，其以平面重疊於上述第2井、上述第3井及上述第4井之方式，在第1方向上延伸而配置；資料寫入及抹除用元件，其形成於上述浮閘電極平面重疊於上述第2井之第1位置處； 資料讀出用場效電晶體，其形成於上述浮閘電極平面重疊於上述第3井之第2位置處；以及電容元件，其形成於上述浮閘電極平面重疊於上述第4井之第3位置處；上述資料寫入及抹除用元件，其包含：第1電極，其形成於上述浮閘電極之上述第1位置處；第1絕緣膜，其形成於上述第1電極及上述半導體基板之間；一對半導體區域，其於上述第2井內形成於夾持上述第1電極之位置處；以及上述第2井；上述資料讀出用場效電晶體，其包含：第2電極，其形成於上述浮閘電極之上述第2位置處；第2絕緣膜，其形成於上述第2電極及上述半導體基板之間；以及第1導電型之一對半導體區域，其於上述第3井內形成於夾持上述第2電極之位置處；上述電容元件，其包含：第3電極，其形成於上述浮閘電極之上述第3位置處；第3絕緣膜，其形成於上述第3電極及上述半導體基板之間；一對半導體區域，其等於上述第4井內形成於夾持上述第3電極之位置處；以及上述第4井；上述電容元件之上述一對半導體區域為互為相反導電型的半導體區域；上述資料寫入及抹除用元件的上述一對半導體區域為互為相反導電型的半導體區域。
  25. 如請求項24之半導體裝置，其中 於上述資料寫入及抹除用元件與上述電容元件之配置區域的上述浮閘電極中，形成有上述第1導電型半導體區域及上述第2導電型半導體區域兩者。
  26. 如請求項25之半導體裝置，其中上述資料寫入及抹除用元件與上述電容元件之配置區域的上述浮閘電極之上述第1導電型半導體區域與上述第2導電型半導體區域，係以下述方式配置：上述浮閘電極之導電型，沿著與上述第1方向交叉之第2方向，而分為上述第1導電型與上述第2導電型；上述浮閘電極之導電型，沿著上述第1方向，而未分為上述第1導電型與上述第2導電型。
  27. 如請求項26之半導體裝置，其中上述資料寫入及抹除用元件及上述電容元件之配置區域之上述浮閘電極之上述第1導電型半導體區域與上述第2導電型半導體區域之分界，係配置於上述第2方向之中央。
  28. 如請求項25之半導體裝置，其中於上述資料寫入及抹除用元件之上述一對半導體區域、及上述電容元件之上述一對半導體區域的上表面上形成有矽化物層；於上述浮閘電極之上表面上形成有絕緣膜，而未形成有矽化物層。
  29. 如請求項24之半導體裝置，其中上述資料寫入及抹除用元件之上述一對半導體區域之 各個，係以於該各個中未形成有上述第1導電型與上述第2導電型之分界之方式，而形成為一種導電型；上述電容元件之上述一對半導體區域之各個，係以於該各個中未形成有上述第1導電型與上述第2導電型之分界之方式，而形成為一種導電型。
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