TWI458079B - Semiconductor device - Google Patents

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TWI458079B
TWI458079B TW097124416A TW97124416A TWI458079B TW I458079 B TWI458079 B TW I458079B TW 097124416 A TW097124416 A TW 097124416A TW 97124416 A TW97124416 A TW 97124416A TW I458079 B TWI458079 B TW I458079B
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Yasushi Oka
Tadashi Omae
Takesada Akiba
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Renesas Electronics Corp
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Description

半導體裝置
本發明係關於一種半導體裝置，尤有關於一種適用於具備有非揮發性記憶體之半導體裝置而為有效之技術者。
由於EEPROM(Electrically Erasable Programmable Read Only Memory，電性可抹除可程式唯讀記憶體)或快閃記憶體(flash memory)等之可電性覆寫之非揮發性記憶體係可在基板上(on board)進行程式之覆寫，因此可縮短開發期間、及提升開發效率，此外亦可廣泛應用在少量多樣生產之對應、按出貨目的地調節、出貨後之程式更新(update)等各式各樣之用途。此外，對於在同一半導體晶片，內建有主電路、及記憶關於該主電路之較小容量之所希望之資料之非揮發性記憶體之半導體裝置之需求亦增大。
以非揮發性記憶體之一例而言，係有由用以保持資料之記憶體電晶體、及用以選擇作為所謂記憶體位元(bit)之記憶體電晶體之選擇電晶體之2個電晶體所構成之記憶體單元。其中記憶體電晶體一般係由多晶矽所組成之閘極成為2層結構，於下層設有用以保持電子之浮游閘極，於上層設有用以控制該浮游閘極之電位之控制閘極，且於浮游閘極之下設有由非常薄之絕緣膜所構成之隧道(tunnel)部。此種記憶體單元之資料之覆寫(寫入及抹除)係介隔該隧道部而流通FN(Fowlor Nordheim，福勒諾德漢)隧道電流，且藉由對於浮游閘極之電子注入或來自浮游閘極之電子釋放 而進行。
此外，以非揮發性記憶體單元之另一例而言，係有由單層之多晶矽構成之記憶體單元，例如於日本特開2007-110073號公報(專利文獻1)有記載。在此專利文獻1之非揮發性記憶體單元中係於半導體基板之主面上介隔絕緣膜形成有單層之浮游閘極電極。在此浮游閘極電極之各平面位置，配置有電容部(電容元件)、寫入/抹除用之電容部(寫入/抹除用元件)、讀取部(讀取元件)。於專利文獻1揭示有在此非揮發性記憶體單元之資料寫入及抹除用之電容部中，藉由通道(channel)全面之FN隧道電流進行資料之覆寫之構成。
[專利文獻1]日本特開2007-110073號公報
在製造由2層多晶矽閘極所構成之非揮發性記憶體之際，係從由單層之多晶矽閘極構成之非揮發性記憶體經過複雜之製造步驟。亦即，在2層多晶矽閘極之非揮發性記憶體中，會有在可靠性難以使作為複雜之形狀之2層多晶矽層彼此電性分離之情形、或製造步驟增加、製造成本增大之情形。
另一方面，前述專利文獻1所記載之單層多晶矽閘極之非揮發性記憶體係由單層多晶矽層及其下方之絕緣膜所構成，相較於2層多晶矽閘極之非揮發性記憶體之情形，不會成為複雜之製造步驟。此外，在內建有主電路與非揮發 性記憶體之半導體裝置中，在主電路由單層多晶矽層構成之情形下，在形成主電路之其基本之製造步驟之流程之中，亦可形成單層多晶矽閘極之非揮發性記憶體作為非揮發性記憶體，且亦可抑制製造成本。
然而，在構成資料之覆寫之功能之際，在相對於2層多晶矽閘極之非揮發性記憶體由上下疊層之2層多晶矽層所構成者單純進行比較之情形下，由於單層多晶矽閘極之非揮發性記憶體係由單層多晶矽層所構成，因此可得知晶片面積會變大。
本發明之目的係在於提供一種具備有非揮發性記憶體之半導體裝置，尤其將具備有由單層多晶矽閘極構成之非揮發性記憶體之半導體裝置之晶片面積縮小之技術。
本發明之前述及其他目的與新穎之特徵，係由本說明書之記述及所附圖式可明瞭。
茲簡單說明本案中所揭示之發明之中具代表性者之概要如下。
本發明之一實施形態係一種半導體裝置，其包括形成於半導體基板之主面，且相鄰配置之第1非揮發性記憶體單元及第2非揮發性記憶體單元。在前述主面係配置彼此電性分離之第1活性區域、第3活性區域、第2活性區域及第4活性區域。在前述第1活性區域係形成前述第1非揮發性記憶體單元之電容元件。此外，在前述第3活性區域係一同形成前述第1非揮發性記憶體單元之讀取用元件、及前述 第2非揮發性記憶體單元之讀取用元件。此外，在前述第2活性區域係一同形成前述第1非揮發性記憶體單元之寫入/抹除用元件、及前述第2非揮發性記憶體單元之寫入/抹除用元件。此外，在前述第4活性區域係形成前述第2非揮發性記憶體單元之電容元件。
 [發明之效果]
茲簡單說明藉由本案中所揭示之發明之中具代表性者所獲得之效果如下。
可將具有非揮發性記憶體之半導體裝置之晶片面積縮小。
以下根據圖式詳細說明本發明之實施形態。另外，在用以說明實施形態之全圖中，對於具有同一功能之構件係賦予同一符號，且有將其重複之說明省略之情形。此外，在說明以下之實施形態之圖式中，為了使構成易於明瞭，亦有在俯視圖賦予陰影(hatching)之情形。
(實施形態1)本發明之實施形態1之半導體裝置係為分別在配置於同一半導體晶片(半導體基板)之主電路區域及非揮發性記憶體區域，形成有主電路及記憶關於該主電路之較小容量之所希望之資料(資訊)之非揮發性記憶體者。構成此半導體晶片之半導體基板(以下稱「基板」)係具有用於形成主電路及非揮發性記憶體之主面(元件形成面)及其相反之背面。以下說明在形成有LCD(Liquid Crystal Device，液晶器件)驅動器電路作為主電路之半導體晶片， 形成有記憶關於該主電路之所希望之資訊之非揮發性記憶體之半導體裝置(LCD驅動器)。另外，在本實施形態所記載之LCD驅動器，係指用以驅動或控制液晶顯示面板等之顯示面板之半導體裝置。
圖1~圖3係為配置於非揮發性記憶體區域AM之非揮發性記憶體之俯視圖，分別表示24位元、8位元、2位元之情形。此外，圖4係為本實施形態1之半導體裝置中之非揮發性記憶體單元之剖面圖，代表表示圖3之X1-X1線之剖面。另外，在圖1~圖3中，係為用以使非揮發性記憶體單元之配置易於明瞭者，省略了例如以覆蓋非揮發性記憶體單元之方式形成之絕緣層等之一部份。
如圖1~圖3所示，本實施形態1之非揮發性記憶體係具備由形成於基板1S之主面之資料之寫入/抹除用元件CWE、資料之讀取用元件QR、及由電容元件C所構成之複數個非揮發性記憶體單元(以下稱「記憶體單元」)MC。另外，此等記憶體單元MC係成為排列於配置成矩陣狀之位元線(圖中係配置於第1方向Y)及字元線(圖中係配置於第2方向X)交叉之位置。
在形成於基板1S之主面之複數個非揮發性記憶體單元MC係包括相鄰配置之記憶體單元MC1及記憶體單元MC2。此外，在基板1S之主面係配置有彼此電性分離之活性區域L1~L6。另外，在本案中之活性區域係為用於形成元件之區域，且為藉由元件分離區域(分離部)劃分之區域。
在此活性區域L1~L4中，記憶體單元MC1之電容元件C係形成於活性區域L1，記憶體單元MC1之讀取用元件QR及記憶體單元MC2之讀取用元件QR係一同形成於活性區域L2，記憶體單元MC1之寫入/抹除用元件CWE及記憶體單元MC2之寫入/抹除用元件CWE係一同形成於活性區域L3，記憶體單元MC2之電容元件C係形成於活性區域L4。
如此，在本實施形態1之半導體裝置中，記憶體單元MC1及記憶體單元MC2之各個讀取用元件QR係形成於共通之活性區域L3，而且，記憶體單元MC1及記憶體單元MC2之各個寫入/抹除用元件CWE係形成於共通之活性區域L2，因此可將晶片面積縮小。
在本實施形態1中，係在形成有LCD驅動器電路作為主電路之半導體晶片，形成有記憶關於該主電路之所希望之資訊之非揮發性記憶體。在所希望之資訊中係有例如於半導體晶片內之微調(trimming)之際所使用之有效(使用)元件之配置位址資訊、記憶體或LCD之救援之際所使用之有效記憶體單元(無不良之記憶體單元)或有效LCD元件之配置位址資訊、LCD圖像調整時所使用之調整電壓之微調栓(trimming tap)資訊或半導體裝置之製造編號等。隨著此等所希望之資訊增多而增加非揮發性記憶體之資訊量(記憶體單元數)。如此，即使記憶體單元數增加之情形下，藉由作成本實施形態1所示之記憶體單元之配置，即可抑制晶片面積之增加。
以下具體參照圖3及圖4之記憶體單元MC1來說明本實施 形態1之記憶體單元MC之構成。另外，圖1及圖2所示之記憶體單元MC亦為同樣之構成。
在p型基板1S之主面係形成有規定活性區域L1~L6之溝形之分離部T1。在形成於此基板1S之n型(第1導電型)之埋入阱(第1阱)DNW中係形成有p型(第2導電型)之阱HPW1、HPW2、HPW3及n型阱HNW。p型阱HPW1、HPW2、HPW3係在藉由埋入阱DNW及n型阱HNW彼此電性分離之狀態下內含於埋入阱DNW。
在此p型阱HPW1~HPW3中係含有例如表示硼(B)等之p型雜質。在p型阱HPW3之上層一部份係形成有p+ 型半導體區域4a。在p+ 型半導體區域4a中雖含有與p型阱HPW3相同之雜質，惟p+ 型半導體區域4a之雜質濃度係設定成較p型阱HPW3之雜質濃度更高。此p+ 型半導體區域4a係電性連接於形成於基板1S之主面上之絕緣層6之接觸孔CT內之導體部7a。在此導體部7a所相接之p+ 型半導體區域4a之表層一部份形成矽化物(silicide)層5a。
此外，在n型阱HNW中係含有例如磷(P)或砷(As)等之表示n型之雜質。在此n型阱HNW之上層一部份係形成有n+ 型半導體區域8a。在此n+ 型半導體區域8a中雖含有與n型阱HNW相同之雜質，惟n+ 型半導體區域8a之雜質濃度係設定為較n型阱HNW之雜質濃度更高。n+ 型半導體區域8a係以不接觸p型阱HPW1~HPW3之方式從p型阱HPW1~HPW3離開。亦即，在n+ 型半導體區域8a與p型阱HPW1~HPW3之間係介設有n型埋入阱DNW之一部份。此種n+ 型半導體區域 8a係電性連接於形成於絕緣層6之接觸孔CT內之導體部7b。在此導體部7b相接之n+ 型半導體區域8a之表層一部份形成矽化物層5a亦可。
本實施形態1之記憶體單元MC係具有浮游電極FG、資料之寫入/抹除用元件CWE、資料之讀取用元件QR、及電容元件C。
浮游電極FG係用以儲存有助於資料之記憶之電荷之部份。此浮游電極FG係由例如低電阻之多結晶矽等之導電體膜所組成，在電性浮游狀態(與其他導體絕緣之狀態)下形成。此外，此浮游電極FG係如圖3所示，在以與彼此鄰接之p型阱HPW1、HPW2、HPW3平面性重疊之方式沿著第1方向Y延伸之狀態下形成。
在此浮游電極FG與p型阱HPW2之活性區域L2平面性重疊之第1位置中係配置有屬於寫入/抹除用之電容元件之寫入/抹除用元件CWE。寫入/抹除用元件CWE係具有電容電極FGC1、電容絕緣膜10d、p型半導體區域15、n型半導體區域30、及p型阱HPW2。
電容電極FGC1係藉由浮游電極FG之一部份形成，且為形成寫入/抹除用元件CWE之一方之電極之部份。電容絕緣膜10d係例如由氧化矽所組成，且形成於電容電極FGC1與基板1S(p型阱HPW2)之間。電容絕緣膜10d之厚度係設為例如7nm以上、20nm以下。惟在本實施形態1之寫入/抹除用元件CWE中，係在資料之覆寫中，將電子從p型阱HPW2介隔電容絕緣膜10d而注入於電容電極FGC1，或將 電容電極FGC1之電子介隔電容絕緣膜10d而釋放至p型阱HPW2，因此電容絕緣膜10d之厚度係設定為較薄，具體而言係例如13.5nm左右之厚度。將電容絕緣膜10d之厚度設為7nm以上之理由係因為若較其薄則無法確保電容絕緣膜10d之可靠性之故。此外，將電容絕緣膜10d之厚度設為20nm以下之理由，係因為若較其厚則難以使電子通過，而無法良好地進行資料之覆寫之故。
寫入/抹除用元件CWE之一對p型半導體區域15及n型半導體區域30係相對於電容電極FGC1自行對準地形成於在p型阱HPW2內將電容電極FGC1夾入之位置。p型半導體區域15、n型半導體區域30及p型阱HPW2係為構成寫入/抹除用元件CWE之一方之電極之部份。亦即，在寫入/抹除用元件CWE中，係電容電極FGC1之左右之半導體區域之導電型成為非對稱。藉由設為此種構成，即可抑制或防止資料之抹除時或寫入時在基板1S形成空乏層。
p型半導體區域15係具有通道側之p- 型半導體區域15a、及電性連接於該p- 型半導體區域15a之p+ 型半導體區域15b。在此p- 型半導體區域15a及p+ 型半導體區域15b中雖含有例如硼(B)等之同一導電型之雜質，惟p+ 型半導體區域15b之雜質係設定為較p- 型半導體區域15a之雜質濃度更高。此p型半導體區域15係與p型阱HPW2電性連接。
此外，n型半導體區域30係具有通道側之n- 型半導體區域30a、及電性連接於該n- 型半導體區域30a之n+ 型半導體區域30b。在此n- 型半導體區域30a及n+ 型半導體區域30b中 雖係含有例如磷(P)或砷(As)等之同一導電型之雜質，惟n+ 型半導體區域30b之雜質濃度係設定為較n- 型半導體區域30a之雜質濃度更高。
p- 型半導體區域15a及n- 型半導體區域30a係從電容電極FGC1之一方之端部周圍沿著基板1S之主面延伸側壁(sidewall)SW之寬度份程度而形成終端。p+ 型半導體區域15b及n+ 型半導體區域30b係分別在p- 型半導體區域15a及n- 型半導體區域30a之終端重疊一部份，且從該重疊位置沿著基板1S之主面延伸相當於所希望之長度份而在分離部T1形成終端。
在本實施形態1中，n型半導體區域30係如圖3所示形成於彼此鄰接之2個浮游電極FG之鄰接間。亦即，n型半導體區域30係成為2個寫入/抹除用元件CWE之共有區域。
此等p型半導體區域15及n型半導體區域30係電性連接於形成在絕緣層6之接觸孔CT內之導體部7c。此導體部7c係電性連接於資料寫入/抹除用之位元線WBL。在此導體部7c相接之p+ 型半導體區域15b及n+ 型半導體區域30之表層一部份形成矽化物層5a亦可。
此外，在浮游電極FG與p型阱HPW3之活性區域L3平面性重疊之第2位置中係配置有資料之讀取用元件QR。讀取用元件QR係具有閘極電極FGR、閘極絕緣膜10b、及一對n型半導體區域12、12。讀取用元件QR之通道係形成於閘極電極FGR與活性區域L3平面性重疊之p型阱HPW3之上層。
閘極電極FGR係藉由浮游電極FG之一部份形成。閘極絕緣膜10b係由例如氧化矽所組成，且形成於閘極電極FGR與基板1S(p型阱HPW3)之間。閘極絕緣膜10b之厚度係例如為13.5nm左右。讀取用元件QR之一對n型半導體區域12、12係相對於閘極電極FGR自行對準地形成於在p型阱HPW3內將閘極電極FGR夾入之位置。資料之讀取用元件QR之一對n型半導體區域12、12係分別具有通道側之n- 型半導體區域12a、及連接於該各個之n+ 型半導體區域12b。在此n- 型半導體區域12a及n+ 型半導體區域12b中雖係含有例如磷(P)或砷(As)等之同一導電型之雜質，惟n+ 型半導體區域12b之雜質濃度係設定為較n- 型半導體區域12a之雜質濃度更高。
此種讀取用元件QR之半導體區域12、12之一方係電性連接於形成在絕緣層6之接觸孔CT內之導體部7d。此導體部7d係電性連接於源極線SL。在此導體部7d相接之n+ 型半導體區域12b之表層一部份形成矽化物層5a亦可。另一方面，讀取用元件QR之半導體區域12、12之另一方係設為與選擇用MIS電晶體QS之源極及汲極用之n型半導體區域12之一方共有。
選擇用MIS電晶體QS係具有閘極電極FGS、閘極絕緣膜10e、及源極．汲極用之一對n型半導體區域12、12。選擇用MIS電晶體QS之通道係形成於閘極電極FGS與活性區域L3平面性重疊之p型阱HPW3之上層。
閘極電極FGS係藉由例如低電阻之多結晶矽而形成，與 浮游電極FG係電性分離。此閘極電極FGS係電性連接於形成在絕緣層6之接觸孔CT內之導體部7f。此接觸孔CT不應以圖4所示者作為圖3之X1-X1線之剖面，惟為了易於說明而表示於圖4。導體部7f係電性連接於選擇線GS。
閘極絕緣膜10e係由例如氧化矽所組成，且形成於閘極電極FGS與基板1S(p型阱HPW3)之間。此閘極絕緣膜10e之厚度係例如為13.5nm左右。選擇用MIS電晶體QS之一對n型半導體區域12、12之構成係與讀取用元件QR之n型半導體區域12相同。選擇用MIS電晶體QS之另一方之n型半導體區域12係電性連接於形成在絕緣層6之接觸孔CT內之導體部7g。在此導體部7g中係電性連接於資料讀取用之位元線RBL。在此導體部7g相接之n+ 型半導體區域12b之表層一部份形成矽化物層5a亦可。
此外，在浮游電極FG與p型阱HPW1平面性重疊之位置係形成有電容元件C。此電容元件C係具有控制閘極電極CGW、電容電極FGC2、電容絕緣膜10c、p型半導體區域13、及p型阱HPW1。
電容電極FGC2係藉由與控制閘極電極CGW相對向之浮游電極FG之一部份而形成，且為形成電容元件C之一方之電極之部份。藉由如此將記憶體單元MC之閘極構成設為單層構成，即可使非揮發性記憶體之記憶體單元MC與主電路之元件在製造上之整合容易，因此可謀求半導體裝置之製造時間之短縮或製造成本之減低。
此外，電容電極FGC2之第2方向X之長度係以成為較寫 入/抹除用元件CWE之電容電極FGC1或讀取用元件QR之閘極電極FGR之第2方向X之長度更長之方式形成。亦即，浮游電極FG係與電容電極FGC2之第1方向Y交叉之第2方向X之長度，較電容電極FGC1及閘極電極FGR之第2方向X之長度更長。藉此，即可將電容電極FGC2之平面積確保為較大，因此可提高耦合(coupling)比，而可使來自控制閘極布線CG之電壓供給效率提升。
在此，浮游電極FG係如圖3所示，以從電容電極FGC2之一端側朝電容電極FGC1及閘極電極FGR延伸之方式配置，而其平面形狀係成為旗狀。此外，在電容電極FGC2之另一端側以與活性區域L3平面性重疊之方式配置有選擇用MIS電晶體QS之閘極電極FGS。亦即，在電容電極FGC1、閘極電極FGR與電容電極FGC2係平面積不同，且由於不同故在浮游電極FG空出之區域配置有閘極電極FGS。相對於此，例如，浮游電極FG係以從電容電極FGC2之中央部側朝電容電極FGC1及閘極電極FGR延伸之方式配置，且在其平面形狀設為T字狀之情形下，亦有必須在其他區域配置閘極電極FGS之情形。然而，在本實施形態1中，係在旗狀之浮游電極FG之空出之區域配置閘極電極FGS，因此可將晶片面積縮小。
此外，電容絕緣膜10c係由例如氧化矽所組成，且形成於電容電極FGC2與基板1S(p型阱HPW1)之間。電容絕緣膜10c係藉由用以形成閘極絕緣膜10b、10e、電容絕緣膜10d之熱氧化步驟而同時形成，其厚度係為例如13.5nm左 右。
此外，電容元件C之一對p型半導體區域13及n型半導體區域31係相對於電容電極FGC2自行對準地形成於在p型阱HPW1內將電容電極FGC2夾入之位置。p型半導體區域13、n型半導體區域31及p型阱HPW1係為構成電容元件C之一方之電極之部份。亦即，在電容元件C中，係電容電極FGC2之左右之半導體區域之導電型成為非對稱。藉由設為此種構成，即可抑制或防止資料之抹除時或寫入時在基板1S形成空乏層。
半導體區域13係具有通道側之p- 型半導體區域13a、及電性連接於該半導體區域13a之P+ 型半導體區域13b。在此p- 型半導體區域13a及P+ 型半導體區域13b中雖係含有例如硼(B)等之同一導電型之雜質，惟P+ 型半導體區域13b之雜質濃度係設定為較p- 型半導體區域13a之雜質濃度更高。此p型半導體區域13係電性連接於p型阱HPW1。
此外，n型半導體區域31係具有通道側之n- 型半導體區域31a、及電性連接於該n- 型半導體區域31a之n+ 型半導體區域31b。在此n- 型半導體區域31a及n+ 型半導體區域31b中雖係含有例如磷(P)或砷(As)等之同一導電型之雜質，惟n+ 型半導體區域31b之雜質濃度係設定為較n- 型半導體區域31a之雜質濃度更高。
p- 型半導體區域13a及n- 型半導體區域31a係從電容電極FGC2之一方之端部周圍沿著基板1S之主面延伸側壁SW之寬度份程度而形成終端。p+ 型半導體區域13b及n+ 型半導 體區域31b係分別在p- 型半導體區域13a及n- 型半導體區域31a之終端重疊一部份，且從該重疊位置沿著基板1S之主面延伸相當於所希望之長度份而在分離部T1形成終端。
在本實施形態1中，n型半導體區域31係如圖3所示形成於彼此鄰接之2個浮游電極FG之鄰接間。亦即，n型半導體區域31係成為2個電容元件C之共有區域。另外，如圖1~圖3所示，在非揮發性記憶體區域之外側係配置有不構成記憶體單元MC之電容元件C。
此等p型半導體區域13及n型半導體區域31係電性連接於形成在絕緣層6之接觸孔CT內之導體部7e。此導體部7e係電性連接於控制閘極布線CG。在此導體部7e相接之p+ 型半導體區域13b及n+ 型半導體區域31之表層一部份形成矽化物層5a亦可。
如此，在本實施形態1中，係設為形成於基板1S之主面之複數個記憶體單元MC之中，在第1方向Y相鄰配置之記憶體單元MC1及記憶體單元MC2之各個寫入/抹除用元件CWE形成於共通之活性區域L2，且各個讀取用元件QR係形成於共通之活性區域L3。
在此，使用本實施形態1之記憶體單元MC將與圖1~圖3不同配置之24位元非揮發性記憶體之俯視圖表示於圖5。在圖5之非揮發性記憶體中，與圖1~圖3所示之非揮發性記憶體不同，係複數個記憶體單元MC之中，相鄰配置之記憶體單元MC之各個寫入/抹除用元件CWE形成於個別之活性區域L2，此外，各個讀取用元件QR係形成於個別之活 性區域L3。亦即，相對於1個記憶體單元MC，構成其之電容元件C係形成於1個活性區域L1，寫入/抹除用元件CWE係形成於1個活性區域L2，讀取用元件QR係形成於1個活性區域L3。
相對於此在圖5所示之非揮發性記憶體之配置，如前所述本實施形態1之非揮發性記憶體之配置，係設為在第1方向Y相鄰配置之2個記憶體單元MC1及記憶體單元MC2之各個寫入/抹除用元件CWE形成於共通之活性區域L2，各個讀取用元件QR則形成於共通之活性區域L3。藉此，即可縮小在非揮發性記憶體區域中p型阱HPW2、HPW3所佔有之面積。例如以相同24位元之非揮發性記憶體來比較，藉由設為圖1之配置，相對於圖5之配置，即可將非揮發性記憶體區域縮小70%左右。再者，藉由將非揮發性記憶體縮小，即亦可將晶片整體之面積縮小。
接著，本實施形態1中之非揮發性記憶體，在此係代表圖2所示之8位元之非揮發性記憶體，參照圖6~圖9來說明其動作例。在圖6~圖9中係以點與線來表示圖2所示之非揮發性記憶體(以下稱記憶體陣列)之各部之連接。在記憶體陣列中係沿著第2方向X配置有在第1方向Y延伸之複數個資料寫入/抹除用之位元線WBL(WBL0、WBL1．．．)、及資料讀取用之位元線RBL(RBL0、RBL1．．．)。此外，在記憶體陣列中係沿著第1方向Y配置有沿著相對於位元線WBL、RBL正交之第2方向X延伸之複數個控制閘極布線(字元線)CG(CG0、CG1．．．)、複數個源極線SL、及 複數個選擇線GS。
各資料寫入/抹除用之位元線WBL係電性連接於配置在記憶體陣列之周邊區域之資料(0/1)輸入用之轉換器(inverter)電路。此外，各資料讀取用之位元線RBL係電性連接於配置在前述周邊電路區域之感應放大器(sense amplifier)電路。感應放大器電路係例如設為電流鏡(current mirror)形。再者，在此種位元線WBL、RBL、與控制閘極布線CG、源極線SL及選擇線GS之格子狀交叉點之附近，電性連接有1位元份之記憶體單元MC。在此，係例示1位元由1個記憶體單元MC構成之情形。
各記憶體單元MC係具有由電容元件(電荷注入釋放部)所構成之資料之寫入/抹除用元件CWE、資料之讀取用元件QR、電容元件C、及選擇用MIS電晶體QS。資料之寫入/抹除用元件CWE之一方之電極係電性連接於資料寫入/抹除用之位元線WBL。此外，該資料之寫入/抹除用元件CWE之另一方之電極(浮游電極FG)係電性連接於資料之讀取用元件QR之閘極電極(浮游電極FG)，並且電性連接電容元件C之一方之電極(浮游電極FG)。再者，該電容元件C係另一方電極(圖4所示之控制閘極電極CGW)電性連接於控制閘極布線CG。另一方面，資料之讀取用元件QR之汲極係介隔選擇用MIS電晶體QS而電性連接於資料讀取用之位元線RBL，而源極係電性連接於源極線SL。選擇用MIS電晶體QS之閘極電極係電性連接於選擇線GS。
茲參照圖6說明此種接線之記憶體陣列中之資料寫入動 作之一例。在圖6中係以虛線表示資料寫入對象之記憶體單元MC(以下稱選擇記憶體單元MCs)，此外表示非揮發性記憶體在資料寫入動作時之對於各部之施加電壓。另外，在此雖係將注入電子至浮游閘極電極定義為資料寫入，惟反之將浮游閘極電極之電子抽出亦可定義為資料寫入。
在資料之寫入時，係對於連接有選擇記憶體單元MCs之電容元件C之另一方之電極之控制閘極布線CG1，施加例如9V之正之控制電壓。對於其以外之控制閘極布線CG，則施加例如0V之電壓。此外，對於電性連接有選擇記憶體單元MCs之資料之寫入/抹除用元件CWE之一方之電極之資料之位元線WBL3，例如施加-9V之負之電壓。對於其以外之資料寫入/抹除用之位元線WBL，係例如施加0V之電壓。此外，對於選擇線GS、源極線SL及資料寫入用之位元線RBL施加例如0V。藉此，藉由通道全面之FN隧道電流將電子注入且將資料寫入至選擇記憶體單元MCs之資料之寫入/抹除用元件CWE之浮游電極FG。
如此，本實施形態1中之資料之寫入係藉由對於控制閘極布線CG施加9V之控制電壓而將電容元件C之阱HPW1設為9V，而且藉由對於位元線WBL施加-9V之負之電壓而將寫入/抹除用元件CWE之阱HPW2設為-9V，以電位差18V使FN隧道電流產生而進行寫入者。
茲參照圖4說明資料在寫入動作中對於各部之施加電壓，在此係經由導體部7b對於n型阱HNW及n型埋入阱DNW施加例如9V之電壓而進行基板1S與p型阱 HPW1~HPW3之電性分離。此外，從控制閘極布線CG經由導體部7e而對於電容元件C之控制閘極電極CGW施加例如9V之正之控制電壓。此外，從前述資料寫入/抹除用之位元線WBL經由導體部7c而對於寫入/抹除用元件CWE之一方之電極(p型半導體區域15及p型阱HPW2)施加例如-9V之負之電壓。此外，經由導體部7a而對於p型阱HPW3施加例如0V。此外，從選擇線GS經由導體部7f而對於選擇用MIS電晶體QS之閘極電極FGS施加例如0V。此外，從源極線SL經由導體部7d而對於資料之讀取用元件QR之一方之n型半導體區域12施加例如0V。此外，從資料寫入用之位元線RBL經由導體部7g而對於選擇用MIS電晶體QS之一方之n型半導體區域12施加例如0V。
藉此，將選擇記憶體單元MCs之資料之寫入/抹除用元件CWE之p型阱HPW2之電子，藉由通道全面之FN隧道電流而經由電容絕緣膜10d而注入於電容電極FGC1(浮游電極FG)並寫入資料。
茲參照圖7說明資料批次抹除動作之一例。在圖7中係表示在資料批次抹除動作時對各部之施加電壓。另外，在此，雖係將抽出浮游電極之電子定義為資料抹除，惟反之將電子注入至浮游電極亦可定義為資料抹除。
在資料批次抹除時，係對於連接有複數個記憶體單元MC之電容元件C之另一方之電極之控制閘極布線CG施加例如-9V之負之控制電壓。此外，對於電性連接有記憶體單元MC之資料之寫入/抹除用元件CWE之一方之電極之資 料寫入/抹除用之位元線WBL施加例如9V之正之電壓。此外，對於選擇線GS、源極線SL及資料寫入用之位元線RBL施加例如0V。藉此，將儲存於用以進行資料批次抹除之複數個記憶體單元MC之資料之寫入/抹除用元件CWE之浮游電極FG之電子，藉由通道全面之FN隧道電流釋放，而將複數個記憶體單元MC之資料批次抹除。
茲參照圖8說明資料．位元單位抹除動作之一例。在圖8中係以虛線表示資料．位元單位抹除對象之記憶體單元MC(以下稱選擇記憶體單元MCs)，此外表示非揮發性記憶體在資料．位元單位抹除動作時對於各部之施加電壓。
資料．位元單位抹除時係對於連接有選擇記憶體單元MCs之電容元件C之另一方之電極之控制閘極布線CG1施加例如-9V之負之控制電壓。對於其以外之控制閘極布線CG則施加例如0V之電壓。此外，對於電性連接有選擇記憶體單元MCs之資料之寫入/抹除用元件CWE之一方之電極之資料寫入/抹除用之位元線WBL3施加例如9V之正之電壓。對於其以外之資料寫入/抹除用之位元線WBL則施加例如0V之電壓。此外，對於選擇線GS、源極線SL及資料寫入用之位元線RBL施加例如0V。藉此，將儲存於資料抹除對象之選擇記憶體單元MCs之資料之寫入/抹除用元件CWE之浮游電極FG之電子，藉由通道全面之FN隧道電流釋放，而將資料抹除對象之選擇記憶體單元MCs之資料抹除。
茲參照圖4說明在資料之抹除動作中對於各部之施加電 壓，在此係經由導體部7b而對於n型阱HNW及n型埋入阱DNW施加例如9V之電壓而進行基板1S與p型阱HPW1~HPW3之電性分離。此外，從控制閘極布線CG經由導體部7e而對於電容元件C之控制閘極電極CGW施加例如-9V之負之控制電壓。此外，從前述資料寫入/抹除用之位元線WBL經由導體部7c而對於寫入/抹除用元件CWE之一方之電極(p型半導體區域15及p型阱HPW2)施加例如9V之正之電壓。此外，經由導體部7a而對於p型阱HPW3施加例如0V。此外，從選擇線GS經由導體部7f而對於選擇用MIS電晶體QS之閘極電極FGS施加例如0V。此外，從源極線SL經由導體部7d而對於資料之讀取用元件QR之一方之n型半導體區域12施加例如0V。此外，從資料寫入用之位元線RBL經由導體部7g而對於選擇用MIS電晶體QS之一方之n型半導體區域12施加例如0V。
藉此，將儲存於選擇記憶體單元MCs之資料之寫入/抹除用元件CWE之電容電極FGC1(浮游電極FG)之電子，藉由通道全面之FN隧道電流而經由電容絕緣膜10d而釋放至p型阱HPW2而將資料抹除。
茲參照圖9說明資料讀取動作之一例。在圖9中係以虛線表示資料讀取對象之記憶體單元MC(以下稱選擇記憶體單元MCs)，此外表示非揮發性記憶體在資料讀取動作時對於各部之施加電壓。
資料讀取時係對於連接有選擇記憶體單元MCs之電容元件C之另一方之電極之控制閘極布線CG1施加例如Vcc電源 之3V之控制電壓。對於其以外之控制閘極布線CG則施加例如0V之電壓。此外，對於電性連接有選擇記憶體單元MCs之資料之寫入/抹除用元件CWE之一方之電極之資料寫入/抹除用之位元線WBL施加例如0V之電壓。此外，對於電性連接有選擇記憶體單元MCs之選擇用MIS電晶體QS之閘極電極之選擇線GS2施加例如Vcc電源之3V之電壓。再者，對於資料寫入用之位元線RBL2施加例如1V之電壓。再者，對於源極線SL施加例如0V。藉此，以資料讀取對象之選擇記憶體單元MCs之資料之讀取用元件QR為導通(on)條件，藉由汲極電流是否流通於該資料之讀取用元件QR之通道，而讀取記憶於選擇記憶體單元MCs之資料為0/1之何者。
茲參照圖4說明在資料之讀取動作中對於各部之施加電壓，在此係經由導體部7b而對於n型阱HNW及n型埋入阱DNW施加例如3V之電壓而進行基板1S與p型阱HPW1~HPW3之電性分離。此外，從控制閘極布線CG經由導體部7e而對於電容元件C之控制閘極電極CGW施加例如3V之正之控制電壓。藉此，對於資料之讀取用元件QR之閘極電極FGR施加正之電壓。此外，經由導體部7a而對於p型阱HPW3施加例如0V。此外，從選擇線GS經由導體部7f而對於選擇用MIS電晶體QS之閘極電極FGS施加例如3V。此外，從源極線SL經由導體部7d而對於資料之讀取用元件QR之一方之n型半導體區域12施加例如0V。此外，從資料寫入用之位元線RBL經由導體部7g而對於選擇用MIS電 晶體QS之一方之n型半導體區域12施加例如1V。此外，從資料寫入/抹除用之位元線WBL經由導體部7c而對於寫入/抹除用元件CWE之一方之電極(p型半導體區域15及p型阱HPW2)施加例如0V之電壓。
藉此，以選擇記憶體單元MCs之資料之讀取用元件QR為導通條件，藉由汲極電流是否流通於該資料之讀取用元件QR之通道，而讀取記憶於選擇記憶體單元MCs之資料為0/1之何者。
依據此種本實施形態1，將寫入/抹除用元件CWE、資料之讀取用元件QR及電容元件C分別形成於個別之p型阱HPW1~HPW3內，且藉由n型阱HNW及n型埋入阱DNW將各個分離。資料覆寫係以電容元件進行。如此，在以電容元件形成資料覆寫用之元件，且藉由通道全面之FN隧道電流之資料覆寫中，p型半導體區域15與p型阱HPW2係成為同電位，因此亦不會有產生接合耐壓之問題。因此，可抑制或防止非揮發性記憶體之記憶體單元MC之劣化，而可使非揮發性記憶體之動作可靠性提升。
此外，由於可藉由消耗電流最小，且適於在低電壓中單一電源覆寫之通道全面之FN隧道電流來進行資料覆寫，因此即可容易進行藉由內部升壓電路之單一電源化。再者，在資料寫入及抹除中，係使用無電洞(hole)產生之通道FN隧道電流，因此可使資料之覆寫次數提升。
此外，藉由將寫入/抹除用元件CWE、資料之讀取用元件QR分別形成於個別之p型阱HPW2、HPW3內，即可使資 料覆寫安定化。因此，可使非揮發性記憶體之動作可靠性提升。
在本實施形態1之記憶體陣列中，係以與位元線WBL、RBL平面性交叉之方式依序配置活性區域L1~L4。如前所述，相鄰配置之記憶體單元MC1及記憶體單元MC2係包含於記憶體陣列。在此，在記憶體單元MC1中係於電容元件C與寫入/抹除用元件CWE之間配置有讀取用元件QR，相對於此，在記憶體單元MC2中，係於電容元件C與讀取用元件QR之間配置有寫入/抹除用元件CWE。即使此種構成記憶體單元MC之構件之配置為非對稱，本實施形態1之非揮發性記憶體亦可正常動作。
此外，在本實施形態1之記憶體陣列中，係如圖6~圖9所示，以與資料寫入/抹除用之位元線WBL平面性交叉之方式重複配置有活性區域L2。具體而言，以與相鄰之2條位元線WBL0與位元線WBL1、相鄰之2條位元線WBL2與位元線WBL3平面性交叉之方式沿著第1方向Y而重複配置有活性區域L2。
在此說明複數個記憶體單元MC與複數個位元線WBL之連接，例如位元線WBL2、WBL3、及以沿著該等平面性交叉之方式配置之複數個活性區域L2之連接。位元線WBL2係與形成有記憶體單元MC1之寫入/抹除用元件CWE之在第1方向Y相鄰之活性區域L2之一方電性連接，位元線WBL3係與形成有記憶體單元MC2之寫入/抹除用元件CWE之相鄰之活性區域L2之另一方電性連接。亦即，相鄰之位 元線WBL2與位元線WBL3之任一者係交替地與以沿著該等之方式配置之複數個活性區域L2電性連接。
假設在位元線WBL2與位元線WBL3之兩方均電性連接於以沿著該等之方式配置之複數個活性區域L2之各個之情形下，在資料之寫入動作中會有對於寫入對象之選擇記憶體單元MCs以外之記憶體單元MC亦產生寫入之缺失。在前述之例中，係對於控制閘極布線CG1施加9V之正之電壓，且對於位元線WBL3施加-9V之負之電壓而將資料寫入至選擇記憶體單元MCs。然而，在位元線WBL3與以沿著其之方式配置之複數個活性區域L2之各個電性連接之情形下，將會對於在包夾控制閘極布線CG1而配置之活性區域L2亦施加-9V之負之電壓而對於非寫入對象之記憶體單元MC亦產生寫入動作。為了防止此，在本實施形態1中，係將相鄰之位元線WBL2與位元線WBL3之任一者交替地與以沿著該等之方式配置之複數個活性區域L2電性連接。
接著參照圖10~圖21說明在本實施形態1中形成有LCD驅動器電路(主電路)之半導體晶片，形成有記憶關於該主電路之較小容量之所希望之資訊之非揮發性記憶體之半導體裝置之製造方法之一例。
圖10~圖21係為在本實施形態1之半導體裝置之製造步驟中同一基板1S(在此係稱為半導體晶圓之平面圓形狀之半導體薄板)之主要部份剖面圖。高耐壓部及低耐壓部係為構成LCD驅動器電路之MIS電晶體之形成區域。高耐壓部之MIS電晶體之動作電壓係例如為25V。此外，低耐壓部 之MIS電晶體之動作電壓係例如為6.0V。此外，在低耐壓部之MIS電晶體中，除前述之動作電壓為6.0V者以外，尚有動作電壓為1.5V之MIS電晶體。此動作電壓為1.5V之MIS電晶體係以較動作電壓為6.0V之MIS電晶體更高速動作之目的所設，用以與其他MIS電晶體一同構成前述之LCD驅動器電路。此外，動作電壓為1.5V之MIS電晶體，其閘極絕緣膜係較6.0V之MIS電晶體之閘極絕緣膜更薄，且其膜厚係由1~3nm左右構成。在以後之圖式及說明書文中，為了說明之簡化，主要圖示動作電壓為25V之高耐壓部之MIS電晶體、及動作電壓為6.0V之低耐壓部之MIS電晶體，而動作電壓為1.5V之MIS電晶體則不予以圖示。另外，在本實施形態1之半導體裝置(半導體晶片、基板1S)中亦從外部供給之電源，係設為單一電源。
首先，如圖10及圖11所示，準備p型基板1S(半導體晶圓)，在其高耐壓部，藉由光微影(photolithography)(以下簡稱微影)步驟及離子注入步驟等而形成p型埋入阱DPW。微影步驟係為藉由光阻(photoresist)(以下簡稱阻劑)膜之塗佈、曝光及顯影等而形成所希望之阻劑圖案之一連串之步驟。在離子注入步驟中，係將經由微影步驟形成在基板1S之主面上之阻劑圖案設為遮罩，而選擇性地將所希望之雜質導入至基板1S之所希望之部份。在此之阻劑圖案係設為使雜質之導入區域露出，且使其以外之區域覆蓋之圖案。
接下來在高耐壓部、低耐壓部及非揮發性記憶體之記憶體單元形成區域，藉由微影步驟及離子注入步驟等同時形 成n型埋入阱DNW。其後，在基板1S之主面之分離區域形成分離溝之後，藉由在該分離溝內埋入絕緣膜，而形成溝形之分離部T1。藉此而規定活性區域。
接著如圖12及圖13所示，在高耐壓部之n通道型之MIS電晶體形成區域，藉由微影步驟及離子注入步驟等形成n型半導體區域NV。此n型半導體區域NV係為具有較n型埋入阱DNW更高雜質濃度之區域。接下來，在高耐壓部之p通道型之MIS電晶體形成區域，藉由微影步驟及離子注入步驟等形成p型半導體區域PV。此p型半導體區域PV係為具有較p型埋入阱DPW更高雜質濃度之區域。
接下來，在低耐壓部之n通道型之MIS電晶體形成區域，藉由微影步驟及離子注入步驟等形成p型阱PW。此p型阱PW係為具有較p型埋入阱DPW更高雜質濃度之區域，且為具有較p型半導體區域PV更高雜質濃度之區域。接下來，在低耐壓部之p通道型之MIS電晶體形成區域，藉由微影步驟及離子注入步驟等形成n型阱NW。此n型阱NW係為具有較n型埋入阱DNW更高雜質濃度之區域，且為具有較n型半導體區域NV更高雜質濃度之區域。
接下來，在非揮發性記憶體之記憶體單元形成區域，藉由微影步驟及離子注入步驟等同時形成p型阱HPW1~HPW3。此p型阱HPW1~HPW3係為具有較p型埋入阱DPW更高雜質濃度之區域，且為具有較p型半導體區域PV同程度之雜質濃度之區域。
此外，此等n型埋入阱DNW、p型埋入阱DPW、n型半導 體區域NV、p型半導體區域PV、n型阱NW、p型阱PW、p型阱HPW1~HPW3之雜質濃度之大小關係，在後述之實施形態中亦同樣。
其後，在藉由熱氧化法等形成閘極絕緣膜10b、10e、10f、10g及電容絕緣膜10c、10d之後，在基板1S(半導體晶圓)之主面上，藉由CVD(Chemical Vapor Deposition，化學氣相沉積)法等形成例如由低電阻之多結晶矽所組成之導體膜20。此時，高耐壓部之MIS電晶體之閘極絕緣膜10f係以較低耐壓部之MIS電晶體之閘極絕緣膜10g更厚膜厚之閘極絕緣膜來形成，藉而可承受25V之耐壓。高耐壓之MIS電晶體之閘極絕緣膜10f之厚度係為例如50~100nm。除藉由前述之熱氧化法之氧化膜之外，亦可疊層藉由CVD法等所堆積之絕緣膜。
此外，非揮發性記憶體之閘極絕緣膜10b、10e及電容絕緣膜10c、10d係藉由與低耐壓部之MIS電晶體(在此係動作電壓為例如6.0V之MIS電晶體)之閘極絕緣膜10g相同步驟而形成，而非揮發性記憶體之閘極絕緣膜10b、10e及電容絕緣膜10c、10d之厚度係以與低耐壓部之MIS電晶體之閘極絕緣膜10g相同厚度而形成。
接著，如圖14及圖15所示，藉由微影步驟及蝕刻步驟將導體膜20進行圖案化，而同時形成閘極電極FGH、FGL、FGS及浮游電極FG(閘極電極FGR及電容電極FGC1、FGC2)。
接下來，在高耐壓部之p通道型MIS電晶體形成區域、 電容元件C之形成區域及資料之寫入/抹除用元件CWE之形成區域，藉由微影步驟及離子注入法等同時形成p- 型半導體區域21a、13a、15a。接下來，在高耐壓部之n通道型MIS電晶體形成區域、電容元件C之形成區域、資料之寫入/抹除用元件CWE之形成區域、資料之讀取用元件QR之形成區域及選擇用MIS電晶體QS之形成區域，藉由微影步驟及離子注入法等同時形成n- 型半導體區域22a、12a、30a、31a。
接下來，在低耐壓部之p通道型MIS電晶體形成區域，藉由微影步驟及離子注入法等形成p- 型半導體區域23a。接下來，在低耐壓部之n通道型MIS電晶體形成區域，藉由微影步驟及離子注入法等形成n- 型半導體區域24a。
接著，如圖16及圖17所示，在基板1S(半導體晶圓)之主面上，藉由CVD法等堆積由例如氧化矽所組成之絕緣膜之後，將其藉由異方性之乾蝕刻進行回蝕(etch back)，藉此而在閘極電極FGH、FGL、FGR、FGS及電容電極FGC1、FGC2之側面形成側壁SW。
接下來，在高耐壓部及低耐壓部之p通道型MIS電晶體形成區域、電容部及電荷注入釋放部形成區域、及p型阱HPW3之抽出區域，藉由微影步驟及離子注入法等同時形成p+ 型半導體區域21b、23b、13b、15b、4a。藉此，在高耐壓部形成源極及汲極用之p型半導體區域21，且形成p通道型MIS電晶體QPH。此外，在低耐壓部形成源極及汲極用之p型半導體區域23，且形成p通道型MIS電晶體QPL。 此外，在電容部形成區域形成p型半導體區域13。此外，在電荷注入釋放形成區域形成p型半導體區域15。
接下來，在高耐壓部、低耐壓部、電容部、電荷注入釋放部、讀取部及選擇部之n通道型MIS電晶體形成區域，藉由微影步驟及離子注入法等同時形成n+ 型半導體區域22b、24b、31b、30b、12b。藉此，在高耐壓部形成源極及汲極用之n型半導體區域22，且形成n通道型MIS電晶體QNH。此外，在低耐壓部形成源極及汲極用之n型半導體區域24，且形成n通道型MIS電晶體QNL。此外，在電容部形成區域形成n型半導體區域31，且形成電容元件C。此外，在電荷注入釋放部形成區域形成n型半導體區域30，且形成資料之寫入/抹除用元件CWE。此外，在讀取部及選擇部形成n型半導體區域12，且形成資料之讀取用元件QR及選擇用MIS電晶體QS。
接著，如圖18及圖19所示，選擇性地形成矽化物層5a。在此矽化物層5a之形成步驟之前，先在記憶體單元MC之區域中，設為藉由在浮游電極FG(電容電極FGC1、FGC2、閘極電極FGR)之上面形成絕緣膜28，而在該部份不形成矽化物層5a。亦即，係以在高耐壓部、低耐壓部及記憶體單元MC之選擇部之MIS電晶體之閘極電極(FGH、FGL、FGS)上係形成有矽化物層5a，而在記憶體單元MC之電容部、電荷注入釋放部及讀取部之浮游閘極電極(FGC1、FGC2、FGR)上不形成矽化物層5a之方式構成。另外，絕緣膜28係例如藉由氧化矽膜而形成。
茲將形成此種絕緣膜28之理由敘述如下。記憶體元件之浮游電極FG係為了形成自行對準性之接觸而由氮化矽膜(圖4之絕緣膜6a)所覆蓋。此膜係為了製程(process)之低溫化而藉由電漿CVD生成。原本氮化矽膜係未具導電性，惟由於膜生成時之氣體流量比、電漿之上升情況，會有稍具有傳導性之情形。在該種情形下，儲存於浮游電極FG之電荷係傳遞此氮化矽膜(圖4之絕緣膜6a)而流出至基板1S。因此會有引起無法保持記憶體之資料之缺失之情形。為了解決上述之問題，乃在浮游電極FG與氮化矽膜(圖4之絕緣膜6a)之間，作成包夾絕緣膜28、例如氧化矽膜之結構，而防止電荷從浮游電極FG朝氮化矽膜(圖4之絕緣膜6a)移動。
此外，此絕緣膜28係以從各浮游電極FG之側壁SW端部，在閘極長度方向延伸之方式形成。藉此，記憶體單元MC之矽化物層5a即相對於絕緣膜28而自行對準地形成。
茲將如此形成絕緣膜28之理由以記憶體單元MC之電容部為例進行說明。在不形成絕緣膜28而將矽化物層5a相對於側壁SW自行對準地形成之情形下，矽化物層5a之端部將會接近n+ 型半導體區域13b與基板1S之接合面。
再者，由於n- 型半導體區域13a係為接合深度非常淺之區域，因此亦會有矽化物層5a超過n- 型半導體區域13a而到達基板1S之情形。亦即，在未形成絕緣膜28之情形下，將會成為洩漏電流容易從形成在n+ 型半導體區域13b之上面之矽化物層5a之端部，朝向n- 型半導體區域13a之下之基板 1S之構成。因此，在本實施形態之記憶體單元中，由於係設為形成絕緣膜28，且將矽化物層5a從n- 型半導體區域13b離開之結構，因此可設為難以流通洩漏電流之結構。
此外，雖未圖示，絕緣膜28係易用於形成在基板1S之其他區域之電阻元件等。藉由絕緣膜28，即可選擇性地將矽化物層5a形成於半導體基板或多結晶矽膜上。藉此，即可以電阻元件獲得所希望之電阻值。
綜上所述，在記憶體單元MC中，絕緣膜28係為同時達成上述效果者。
接下來，如圖20及圖21所示，在基板1S(半導體晶圓)之主面上，藉由CVD法等堆積例如由氮化矽所組成之絕緣膜6a之後，在其上方藉由CVD法等將例如由氧化矽所組成之絕緣層6b堆積為較絕緣膜6a更厚，且進一步對於絕緣層6b施以化學性機械研磨(Chemical Mechanical Polishing：CMP)處理而將絕緣層6b之上面予以平坦化。其後，藉由微影步驟及蝕刻步驟將接觸孔CT形成在絕緣層6。其後，在基板1S(半導體晶圓)之主面上，藉由CVD法等堆積由例如鎢(W)等所組成之導體膜之後，藉由CMP法等將其進行研磨，藉此而在接觸孔CT內形成導體部7a、7c~7k。此以後係經由通常之布線形成步驟、檢查步驟及組裝步驟而製造半導體裝置。
依據本實施形態1，即可同時形成LCD驅動器電路用之MIS電晶體QPH、QNH、QPL、QNL之構成部、記憶體單元MC之電容元件C、寫入/抹除用元件CWE及讀取用元件 QR、選擇用MIS電晶體QS之構成部，因此可將半導體裝置之製造步驟簡化。藉此，即可縮短半導體裝置之製造時間。此外，可減低半導體裝置之成本。
此外，藉由LCD驅動器電路用之負電壓升壓電路(內部升壓電路)，可將半導體裝置之外部單一電源電壓(例如3.3V)轉換為在記憶體單元MC之資料寫入時所使用之電壓(例如-9V)。此外，藉由LCD驅動器電路用之正電壓升壓電路(內部升壓電路)，可將外部單一電源電壓(例如3.3V)轉換為在記憶體單元MC之資料抹除時所使用之電壓(例如9V)。亦即，不需在非揮發性記憶體用新設置內部升壓電路。因此，可將半導體裝置之內部之電路規模抑制為較小，故可促進半導體裝置之小型化。
(實施形態2)本發明之實施形態2之半導體裝置與前述實施形態1同樣，係為在配置於同一半導體晶片(半導體基板)之主電路區域及非揮發性記憶體區域，分別形成主電路及記憶關於該主電路之較小容量之所希望之資料(資訊)之非揮發性記憶體者。圖22係為本實施形態2中配置在基板1S之非揮發性記憶體區域AM之非揮發性記憶體之俯視圖，表示12位元之情形。本實施形態2中之非揮發性記憶體(參照圖22)與前述實施形態1所示之非揮發性記憶體(參照圖1~圖3)，係俯視布局(layout)相異。
如圖22所示，本實施形態2之非揮發性記憶體係具備由形成在基板1S之主面之資料之寫入/抹除用元件CWE、資料之讀取用元件QR、及電容元件C所構成之複數個記憶體 單元MC(在圖22中係為12個)。另外，此等記憶體單元MC係成為排列於配置成矩陣狀之位元線(圖中係配置於第1方向Y)及字元線(圖中係配置於第2方向X)交叉之位置。
在形成於基板1S之主面之複數個非揮發性記憶體單元MC係包括相鄰配置之記憶體單元MC1及記憶體單元MC2。此外，在基板1S之主面係配置有彼此電性分離之活性區域L1~L5。
在此活性區域L1~L4中，記憶體單元MC1之電容元件C係形成於活性區域L1，記憶體單元MC1之寫入/抹除用元件CWE及記憶體單元MC2之寫入/抹除用元件CWE係一同形成於活性區域L2，記憶體單元MC1之讀取用元件QR及記憶體單元MC2之讀取用元件QR係一同形成於活性區域L3，記憶體單元MC2之電容元件C係形成於活性區域L4。
如此，在本實施形態2之半導體裝置中，記憶體單元MC1及記憶體單元MC2之各個寫入/抹除用元件CWE亦形成於共通之活性區域L2，而且，記憶體單元MC1及記憶體單元MC2之各個讀取用元件QR係形成於共通之活性區域L3，因此可將晶片面積縮小。
此外，在本實施形態2所示之俯視布局中，可以不需配置如前述實施形態1之圖1~圖3所示不構成記憶體單元MC之電容元件C(電容電極FGC2)，因此可將電容電極FGC2之平面積確保為較大，故可提高耦合比。藉此，即可使來自字元線(控制閘極布線)之電壓供給料率提升。
此外，關於高耐壓部及低耐壓部之MIS電晶體之構成， 係與前述之實施形態1同樣。
此外，關於記憶體單元MC之電容部、電荷注入釋放部、讀取部及選擇部之浮游閘極電極之剖面結構，亦與前述之實施形態1同樣。
(實施形態3)在前述實施形態1中，在對於所選擇之記憶體單元MCs進行寫入動作之情形下，係藉由對於控制閘極布線CG(字元線)施加9V之控制電壓而將電容元件C之阱HPW1設為9V，且藉由對於寫入/抹除用之位元線WBL(資料線)施加-9V之負之電壓而將寫入/抹除用元件CWE之阱HPW2設為-9V，而產生FN隧道電流來進行。
圖23係為以排列在字元線(控制閘極布線CG)與資料線(位元線WBL)交叉之位置之複數個記憶體單元MC為區塊而配置成矩陣狀之記憶體陣列之布局圖，表示在進行寫入動作之情形下對於各部之電壓施加之一例及各記憶體單元之狀態。在此，以各記憶體單元MC之狀態而言，係有所選擇之狀態(記憶體單元MCs)、字元干擾(word disturb)之狀態(記憶體單元MCw)、資料干擾之狀態(記憶體單元MCd)、及其以外之未選擇之狀態。此外，圖24~圖26係為將表示圖23所示之對於各部施加電壓時之狀態之記憶體單元MC之剖面予以簡化所示之剖面圖，表示各個所選擇之狀態、資料干擾之狀態、及字元干擾之狀態。此圖24~圖26之記憶體單元MC係為將前述實施形態1所示之圖4之記憶體單元MC予以簡化者。此外，圖27係為表示圖23所示之對於各部施加電壓時之寫入時間之記憶體單元MC之臨 限值之特性之說明圖。
如圖27所示，在以記憶體單元單體觀看之情形下，雖成為藉由對於該所選擇之記憶體單元MCs之寫入而以特定之臨限值進行正常動作，惟作為記憶體陣列觀看之情形下，會有因為藉由未選擇(不應寫入)之記憶體單元MC而注入電子，而產生記憶體單元MC之臨限值上升之干擾之情形。在此干擾中，如圖23所示，係有來自位元線WBL(資料線)之電位造成影響之資料干擾、及來自控制閘極布線CG(字元線)之電位造成影響之字元干擾。
如圖23所示，為了對於所選擇之記憶體單元MCs進行寫入動作，係對於字元線(控制閘極布線CG)施加9V之控制電壓，且對於資料線(位元線WBL)施加-9V之負之電壓。在所選擇之狀態之記憶體單元MCs(參照圖24)中，係設為從控制閘極布線CG對於電容元件C之HPW1施加9V之控制電壓，此外從位元線WBL對於寫入/抹除用元件CWE之阱HPW2施加-9V之負之電壓，而以該電位差17V使電容絕緣膜10d產生FN隧道電流而進行寫入者。另外，寫入/抹除用元件CWE之電容電極FGC1(浮游電極FG)之電位係藉由電壓下降而成為8V左右。
藉此，藉由通道全面之FN通道電流而經由電容絕緣膜10d將寫入/抹除用元件CWE之阱HPW2之電子注入至電容電極FGC1(浮游電極FG)而寫入資料。
然而，用以對於記憶體單元MCs之寫入/抹除用元件CWE之阱HPW2施加-9V之電壓之位元線WBL(資料線)， 係如圖23所示與記憶體單元MCs以外之記憶體單元MCd連接，而於該記憶體單元MCd將會出現資料干擾。具體而言，在表示資料干擾之狀態之記憶體單元MCd(參照圖25)中，係從控制閘極布線CG對於電容元件C之HPW1施加0V之控制電壓，此外從位元線WBL對於寫入/抹除用元件CWE之阱HPW2施加-9V之負之電壓，而將該電位差9V左右施加於電容絕緣膜10d，因此臨限值將上升(參照圖27)。
此外，用以對於記憶體單元MCs之電容元件C之HPW1施加9V之電壓之控制閘極布線CG(字元線)，係如圖23所示與記憶體單元MCs以外之記憶體單元MCw連接，且於該記憶體單元MCw出現字元干擾。具體而言，在表示字元干擾之狀態之記憶體單元MCw(參照圖26)中，係從控制閘極布線CG對於電容元件C之HPW1施加9V之控制電壓，此外從位元線WBL對於寫入/抹除用元件CWE之阱HPW2施加0V之電壓，而將該電位差8V左右施加於電容絕緣膜10d，因此臨限值將上升(參照圖27)。另外，寫入/抹除用元件CWE之電容電極FGC1(浮游電極FG)之電位係藉由電壓下降而成為8V左右。
如此，藉由對於所選擇之記憶體單元MCs之寫入而於不應寫入之記憶體單元MC產生干擾。記憶體單元MC係利用FN隧道電流，因此即使僅半選擇時之單側9V，亦易於引起臨限值變動。若此干擾不減少，則會產生誤寫入。
尤其如圖27所示，資料干擾之記憶體單元相較於字元干擾之記憶體單元，臨限值將上升。此係可推知在對於控制 閘極布線CG施加9V之控制電壓，且對於寫入/抹除用之位元線WBL施加-9V之負之電壓進行寫入之情形下，在字元干擾中對於電容絕緣膜10d施加之電位差為8V左右，相對於此，在資料干擾中其電位差則為9V左右之故。
因此，以下說明藉由調整在資料之寫入時對於各部之施加電壓而可減少在記憶體陣列之干擾之技術。圖28雖係為以排列在字元線(控制閘極布線CG)與資料線(寫入用之位元線WBL)交叉之位置之複數個記憶體單元MC為區塊而配置成矩陣狀之記憶體陣列之布局圖，惟表示施加與圖23所示對於各部之施加電壓不同之電壓之情形。此外，圖29係為表示圖28所示之對於各部施加電壓時之資料干擾之狀態之記憶體單元MC之剖面圖，且為將圖4之記憶體單元MC予以簡化者。此外，圖30係為表示記憶體單元MC相對於圖28所示之對於各部施加電壓時之寫入時間之臨限值之特性之說明圖。
如圖28所示，為了對於所選擇之記憶體單元MCs進行寫入動作，若對於字元線(選擇字元線)施加9V之正之電壓，且對於資料線(選擇資料線)施加-9V之負之電壓，則如前述所示，在所選擇之記憶體單元MCs係產生隧道電流，而進行資料之寫入。再者，對於非選擇之字元線施加-3V之電壓(計數器(counter)電壓)。
因此，如圖29所示，在記憶體單元MCd中，係從控制閘極布線CG對於電容元件C之HPW1施加-3V之電壓，此外從位元線WBL對於寫入/抹除用元件CWE之阱HPW2施 加-9V之負之電壓，而以該電位差6V左右施加於電容絕緣膜10d。此電位差(6V左右)係較圖25所示之電壓施加之電壓差(9V左右)低。
因此，施加於電容絕緣膜10d之電位差變低，而可減輕資料干擾，且如圖30所示，可減低臨限值變動。此外，由於可不考慮寫入之干擾之影響，因此不需複雜之調控(control)電路，此外對於半導體裝置之可靠性或半導體晶片之面積縮小變為有效。
再者，為了減輕字元干擾，亦可對於選擇記憶體單元MCs之資料線(選擇資料線)以外之資料線(非選擇資料線)施加3V之正之電壓。亦即，在圖26所示之各部之電壓施加中，對於位元線WBL(非選擇資料線)施加3V之正之電壓而取代0V。藉此，即成為從控制閘極布線CG對於電容元件C之HPW1施加9V之控制電壓，此外從位元線WBL對於寫入/抹除用元件CWE之阱HPW2施加3V之電壓，而使該電位差5V左右施加於電容絕緣膜10d。此電位差(5V左右)係較圖26所示之電壓施加之電位差(8V左右)低。
因此，施加於電容絕緣膜10d之電位差變低，而可減輕字元干擾，且可減低臨限值變動。
接著，在前述實施形態1中，在對於所選擇之記憶體單元MCs進行抹除動作之情形下，係藉由對於控制閘極布線CG(字元線)施加-9V之負之電壓而將電容元件C之阱HPW1設為-9V，且藉由對於寫入/抹除用之位元線WBL(資料線)施加9V之正之電壓而將寫入/抹除用元件CWE之阱HPW2 設為9V而產生FN隧道電流而進行抹除。
圖31係為以排列在字元線(控制閘極布線CG)與資料線(位元線WBL)交叉之位置之複數個記憶體單元MC為區塊而配置成矩陣狀之記憶體陣列之布局圖，表示對於進行抹除動作之情形之各部施加電壓之一例及各記憶體單元之狀態。在此抹除動作時，以各記憶體單元MC之狀態而言亦有所選擇之狀態(記憶體單元MCs)、字元干擾之狀態(記憶體單元MCw)、資料干擾之狀態(記憶體單元MCd)、及其以外未選擇之狀態。此外，圖32係為將表示圖31所示之對於各部施加電壓時之狀態之記憶體單元MC之剖面予以簡化表示之剖面圖，表示資料干擾之狀態(記憶體單元MCd)。
此圖32之記憶體單元MC係為將前述實施形態1所示之圖4之記憶體單元MC予以簡化者。此外，圖33係為表示記憶體單元MC相對於圖31所示之對於各部施加電壓時之抹除時間之臨限值之特性之說明圖。
藉由圖31所示之對於各部施加電壓，與圖24所示之情形相反，藉由通道全面之FN隧道電流而經由電容絕緣膜10d從被寫入之記憶體單元之電容電極FGC1將電子釋放至寫入/抹除用元件CWE之阱HPW2，而抹除資料。
然而，用以對於記憶體單元MCs之寫入/抹除用元件CWE之阱HPW2施加9V之電壓之資料線，係如圖31所示與記憶體單元MCs以外之記憶體單元MCd連接，而於該記憶體單元MCd將會出現資料干擾。具體而言，在表示資料干擾之狀態之記憶體單元MCd(參照圖32)中，係從控制閘極 布線CG對於電容元件C之HPW1施加0V之控制電壓，此外從位元線WBL對於寫入/抹除用元件CWE之阱HPW2施加9V之正之電壓，而將該電位差9V左右施加於電容絕緣膜10d，因此臨限值將降低(參照圖33)。
如此，藉由對於所選擇之記憶體單元MCs之抹除而於不應抹除之記憶體單元MCd產生臨限值上升之干擾。記憶體單元MC係利用FN隧道電流，因此即使僅半選擇時之單側9V，亦易於引起臨限值變動。若此干擾不減少，則會產生誤抹除。
因此以下說明藉由調整資料之抹除時對於各部之施加電壓而可防止在記憶體陣列之干擾之技術。圖34雖係為以排列在字元線(控制閘極布線CG)與資料線(寫入用之位元線WBL)交叉之位置之複數個記憶體單元MC為區塊而配置成矩陣狀之記憶體陣列之布局圖，惟表示施加與圖31所示對於各部之施加電壓不同之電壓之情形。此外，圖35係為將表示圖34所示之對於各部施加電壓時之狀態之記憶體單元MC之剖面予以簡化表示之剖面圖，且為將圖4之記憶體單元MC予以簡化者。
如圖34所示，為了對於所選擇之記憶體單元MCs進行抹除動作，若對於字元線(選擇字元線)施加-9V之負之電壓，且對於資料線(選擇資料線)施加9V之正之電壓，則如前述所示，在所選擇之記憶體單元MCs係產生隧道電流，而進行資料之抹除。再者，對於非選擇之字元線施加9V之正之電壓(計數器電壓)。
因此，如圖35所示，在記憶體單元MCd中，係從控制閘極布線CG(字元線)對於電容元件C之HPW1施加9V之正之電壓，此外從位元線WBL(資料線)對於寫入/抹除用元件CWE之阱HPW2施加9V之正之電壓，而以該電位差1V左右施加於電容絕緣膜10d。此電位差(1V左右)係較圖32所示之電壓施加之電壓差(9V左右)低。如此，在抹除動作時，即可在記憶體陣列(矩陣(mat))內區分抹除區域與非抹除區域。在此情形下，對於不想抹除之矩陣之字元線係施加9V之電位，使電容絕緣膜10d之電位差大致為0V，可防止資料被抹除。
因此，施加於電容絕緣膜10d之電位差變低，而可減輕資料干擾，且如圖33所示，可減低臨限值變動。此外，作為抹除矩陣，只要可確保在記憶體陣列之區域內，則可區別製品資訊、與製品出貨後之顧客之資訊，而收納於同一記憶體陣列(矩陣)內，而不需再準備複數個記憶體陣列(矩陣)。因此，可將半導體晶片整體之面積縮小。
此外，亦可將本實施形態3之構成適用於前述之實施形態2，而可獲得同樣之效果。
(實施形態4)如前述實施形態1所示在非揮發性記憶體區域AM內配置複數個記憶體單元MC之際，構成記憶體單元MC之電容元件C、寫入/抹除用元件CWE、讀取用元件QR及選擇用MIS電晶體QS係形成於設於基板1S之主面之活性區域L1~L4。此等活性區域L1~L4係分別設於阱HPW1、HPW2、HPW3內，且平面形狀係依元件等之相異而不同 (例如參照圖2)。因此，在非揮發性記憶體區域AM內，即存在有未形成阱HPW1、HPW2、HPW3之空曠區域。
因此，在本實施形態4中，如圖36所示，係在非揮發性記憶體區域AM之前述空曠區域、尤其為未形成活性區域L1~L4之稀疏之區域，在與活性區域L1~L4電性分離之狀態下，配置未形成元件之虛設(dummy)之活性區域(虛設活性區域)LD。
或者，如圖37所示，在與活性區域L1~L4電性分離之元件分離區域上，配置不構成元件之虛設之閘極電極(虛設閘極)FGD。
藉由如此將虛設活性區域LD或虛設閘極FGD配置在活性區域L1~L4稀疏之區域，即可提升在非揮發性記憶體區域AM內之平坦性。此外，藉由形成此等虛設活性區域LD及虛設閘極FGD兩方，即可更進一步提升平坦性。
此外，亦可將本實施形態4之構成適用於前述之實施形態2或3，可獲得同樣之效果。
以上，雖已根據實施形態具體說明由本發明人等所研創之發明，惟本發明並不限定於前述實施形態，在不脫離其要旨之範圍下，均可作各種變更，此自不待言。
例如，只要是具有使用單層多晶矽所構成之主電路、非揮發性記憶體之半導體裝置，則可適用於邏輯器件、類比器件RF器件等。
[產業上之可利用性]
本發明係廣泛利用於半導體裝置，尤其是具備非揮發性 記憶體之半導體裝置之製造業者。
1S‧‧‧基板(半導體基板)
4a‧‧‧半導體區域
5a‧‧‧矽化物層
6、6a、6b‧‧‧絕緣層
7a~7k‧‧‧導體部
8a‧‧‧半導體區域
10b‧‧‧閘極絕緣膜(第2絕緣膜)
10c‧‧‧電容絕緣膜(第3絕緣膜)
10d‧‧‧電容絕緣膜(第1絕緣膜)
10e、10f、10e‧‧‧閘極絕緣膜
12、12a、12b‧‧‧半導體區域
13、13a、13b‧‧‧半導體區域
15、15a、15b‧‧‧半導體區域
20‧‧‧導體膜
21、21a、21b‧‧‧半導體區域
22、22a、22b‧‧‧半導體區域
24、24a、24b‧‧‧半導體區域
28‧‧‧絕緣膜
30、30a、30b‧‧‧半導體區域
31、31a、31b‧‧‧半導體區域
AM‧‧‧非揮發性記憶體區域
C‧‧‧電容元件
CG‧‧‧控制閘極布線(字元線)
CGW‧‧‧控制閘極電極
CT‧‧‧接觸孔
CWE‧‧‧寫入/抹除用元件
DNW‧‧‧埋入阱(第1阱)
DPW‧‧‧埋入阱
FG‧‧‧浮游電極
FGC1‧‧‧電容電極(第1電極)
FGC2‧‧‧電容電極(第3電極)
FGD‧‧‧虛設閘極
FGH、FGL‧‧‧閘極電極
FGR‧‧‧閘極電極(第2電極)
FGS‧‧‧閘極電極
GS‧‧‧選擇線
HNW‧‧‧阱
HPW1‧‧‧阱(第4阱)
HPW2‧‧‧阱(第2阱)
HPW3‧‧‧阱(第3阱)
L1‧‧‧活性區域(第1活性區域)
L2‧‧‧活性區域(第2活性區域)
L3‧‧‧活性區域(第3活性區域)
L4‧‧‧活性區域(第4活性區域)
L5、L6‧‧‧活性區域
LD‧‧‧虛設活性區域
MC‧‧‧記憶體單元(非揮發性記憶體單元)
MC1‧‧‧記憶體單元(第1非揮發性記憶體單元)
MC2‧‧‧記憶體單元(第2非揮發性記憶體單元)
NV‧‧‧半導體區域
NW‧‧‧阱
PV‧‧‧半導體區域
PW‧‧‧阱
QNH、QNL、QPH、QPL、MIS‧‧‧電晶體
QR‧‧‧讀取用元件
QS‧‧‧選擇用MIS電晶體
RBL‧‧‧位元線
SL‧‧‧源極線
SW‧‧‧側壁
T1‧‧‧分離部(元件分離區域)
WBL‧‧‧位元線(寫入/抹除用位元線)
圖1係為本實施形態1中配置於非揮發性記憶體區域之非揮發性記憶體(24位元之情形)之俯視圖。
圖2係為本實施形態1中配置於非揮發性記憶體區域之非揮發性記憶體(8位元之情形)之俯視圖。
圖3係為本實施形態1中配置於非揮發性記憶體區域之非揮發性記憶體(2位元之情形)之俯視圖。
圖4係為本發明之實施形態1之半導體裝置中非揮發性記憶體單元之剖面圖。
圖5係為本發明人等所檢討之配置於非揮發性記憶體區域之24位元之非揮發性記憶體之俯視圖。
圖6係為圖2之非揮發性記憶體中之資料寫入動作之說明圖。
圖7係為圖2之非揮發性記憶體中之資料批次抹除動作之說明圖。
圖8係為圖2之非揮發性記憶體中之位元單位抹除動作之說明圖。
圖9係為圖2之非揮發性記憶體中之讀取動作之說明圖。
圖10係為本發明之實施形態1中半導體裝置之製造步驟中之主電路區域之半導體基板之主要部份剖面圖。
圖11係為與圖10同一步驟時之非揮發性記憶體區域之半導體基板之主要部份剖面圖。
圖12係為接續圖10及圖11之半導體裝置之製造步驟中之 主電路區域之半導體基板之主要部份剖面圖。
圖13係為與圖12同一步驟時之非揮發性記憶體區域之半導體基板之主要部份剖面圖。
圖14係為接續圖12及圖13之半導體裝置之製造步驟中之主電路區域之半導體基板之主要部份剖面圖。
圖15係為與圖14同一步驟時之非揮發性記憶體區域之半導體基板之主要部份剖面圖。
圖16係為接續圖14及圖15之半導體裝置之製造步驟中之主電路區域之半導體基板之主要部份剖面圖。
圖17係為與圖16同一步驟時之非揮發性記憶體區域之半導體基板之主要部份剖面圖。
圖18係為接續圖16及圖17之半導體裝置之製造步驟中之主電路區域之半導體基板之主要部份剖面圖。
圖19係為與圖18同一步驟時之非揮發性記憶體區域之半導體基板之主要部份剖面圖。
圖20係為接續圖18及圖19之半導體裝置之製造步驟中之主電路區域之半導體基板之主要部份剖面圖。
圖21係為與圖20同一步驟時之非揮發性記憶體區域之半導體基板之主要部份剖面圖。
圖22係為本發明之實施形態2中配置於非揮發性記憶體區域之非揮發性記憶體之俯視圖。
圖23係為本發明之實施形態3中之記憶體陣列之寫入動作之一例之說明圖。
圖24係為將圖23之所選擇之記憶體單元之剖面予以簡化 而表示之剖面圖。
圖25係為將圖23之引起資料干擾之記憶體單元之剖面予以簡化而表示之剖面圖。
圖26係為將圖23之引起字元干擾之記憶體單元之剖面予以簡化而表示之剖面圖。
圖27係為表示記憶體單元相對於圖23所示之對於各部施加電壓時之寫入時間之臨限值之特性之說明圖。
圖28係為圖23之記憶體陣列中之寫入動作之另一例之說明圖。
圖29係為將圖28之引起資料干擾之記憶體單元之剖面予以簡化而表示之剖面圖。
圖30係為表示記憶體單元相對於圖28所示之對於各部施加電壓時之寫入時間之臨限值之特性之說明圖。
圖31係為本發明之實施形態3中記憶體陣列之抹除動作之一例之說明圖。
圖32係為將圖31之引起資料干擾之記憶體單元之剖面予以簡化而表示之剖面圖。
圖33係為表示記憶體單元相對於抹除時間之臨限值之特性之說明圖。
圖34係為圖31之記憶體單元之抹除動作之另一例之說明圖。
圖35係為將圖34之引起資料干擾之記憶體單元之剖面予以簡化而表示之剖面圖。
圖36係為本發明之實施形態4中配置於非揮發性記憶體 區域之非揮發性記憶體之一例之俯視圖。
圖37係為本發明之實施形態4中配置於非揮發性記憶體區域之非揮發性記憶體之另一例之俯視圖。
1S‧‧‧基板
AM‧‧‧非揮發性記憶體區域
C‧‧‧電容元件
CWE‧‧‧寫入/抹除用元件
DNW‧‧‧阱
FG‧‧‧浮游電極
FGC1、FGC2‧‧‧電容電極
FGR、FGS‧‧‧閘極電極
HNW、HPW1~HPW3‧‧‧阱
L1~L6‧‧‧活性區域
MC、MC1、MC2‧‧‧記憶體單元
QR‧‧‧讀取用元件
QS‧‧‧選擇用MIS電晶體

Claims (8)

  1. 一種半導體裝置，其特徵為具備：半導體基板，其具有主面及其相反之背面；及複數個非揮發性記憶體單元，其在前述主面，排列於配置成矩陣狀之字元線及位元線交叉之位置，且包含資料之寫入/抹除用元件、資料之讀取用元件、及電容元件；在前述複數個非揮發性記憶體單元係包括相鄰配置之第1非揮發性記憶體單元及第2非揮發性記憶體單元；在前述主面係配置有彼此電性分離之第1活性區域、第2活性區域、第3活性區域及第4活性區域；前述第1非揮發性記憶體單元之前述電容元件係形成於前述第1活性區域；前述第1非揮發性記憶體單元之前述寫入/抹除用元件、及前述第2非揮發性記憶體單元之前述寫入/抹除用元件係一同形成於前述第2活性區域；前述第1非揮發性記憶體單元之前述讀取用元件、及前述第2非揮發性記憶體單元之前述讀取用元件係一同形成於前述第3活性區域；前述第2非揮發性記憶體單元之前述電容元件係形成於前述第4活性區域。
  2. 如請求項1之半導體裝置，其中具備：第1導電型之第1阱，其形成於前述主面；第2導電型之第2阱，其配置有前述第2活性區域，且以內含於前述第1阱之方式形成，具有與前述第1導電型相反之導電型；前述第2導電型之第3阱，其配置有前述第3活性區域，且在與前述第2阱電性分離之狀態下，以內含於前述第1阱之方式配置；前述第2導電型之第4阱，其配置有前述第1活性區域或 前述第4活性區域，且在與前述第2阱及前述第3阱電性分離之狀態下，以內含於前述第1阱之方式形成；及浮游電極，其以與前述第2阱、前述第3阱及前述第4阱平面性重疊之方式在第1方向延伸而配置；而前述寫入/抹除用元件係具有：第1電極，其形成於前述浮游電極與前述第2阱平面性重疊之位置；第1絕緣膜，其形成於前述第1電極與前述半導體基板之間；及一對半導體區域，其形成於在前述第2阱內將前述第1電極夾入之位置；前述讀取用元件係具有：第2電極，其形成於前述浮游電極與前述第3阱平面性重疊之位置；第2絕緣膜，其形成於前述第2電極與前述半導體基板之間；及一對半導體區域，其形成於在前述第3阱內將前述第2電極夾入之位置；前述電容元件係具有：第3電極，其形成於前述浮游電極與前述第4阱平面性重疊之位置；第3絕緣膜，其形成於前述第3電極與前述半導體基板之間；及一對半導體區域，其形成於在前述第4阱內將前述第3電極夾入之位置。
  3. 如請求項1之半導體裝置，其中以與前述位元線平面性交叉之方式依序配置有前述第1活性區域、前述第2活性區域、前述第3活性區域及前述第4活性區域；在前述第1非揮發性記憶體單元中，於前述電容元件與前述寫入/抹除用元件之間配置有前述讀取用元件；在前述第2非揮發性記憶體單元中，於前述電容元件與前述讀取用元件之間配置有前述寫入/抹除用元件。
  4. 如請求項1之半導體裝置，其中在前述位元線包括資料之寫入/抹除用之第1寫入/抹除用位元線及第2寫入/抹除用位元線；且以與前述第1寫入/抹除用位元線及前述第2寫入/抹除用位元線平面性交叉之方式重複配置前述第2活性區域；前述位元線與前述複數個非揮發性記憶體單元之連接，係前述第1寫入/抹除用位元線與相鄰之前述第2活性區域之一方電性連接，而前述第2寫入/抹除用位元線與前述相鄰之前述第2活性區域之另一方電性連接。
  5. 如請求項2之半導體裝置，其中具備可選擇前述非揮發性記憶體單元之選擇用MIS電晶體；前述選擇用MIS電晶體之閘極電極係與前述浮游電極電性分離；前述浮游電極係與前述第3電極之前述第1方向交叉之第2方向之長度，較前述第1電極及前述第2電極之前述第2方向之長度更長，而從前述第3電極之一端側朝前述第1電極及前述第2電極延伸；以在前述第3電極之另一端側與前述第3活性區域平面性重疊之方式配置有前述選擇用MIS電晶體之前述閘極電極。
  6. 如請求項2之半導體裝置，其中在前述寫入/抹除用元件之資料之覆寫係藉由FN通道電流進行。
  7. 如請求項2之半導體裝置，其中前述第1活性區域、前述第2活性區域、前述第3活性區域及前述第4活性區域係為稀疏之區域，且在與前述第1活性區域、前述第2活性區域、前述第3活性區域及前述第4活性區域電性分離之 狀態下，於前述主面配置有未形成元件之虛設活性區域。
  8. 如請求項2之半導體裝置，其中前述第1活性區域、前述第2活性區域、前述第3活性區域及前述第4活性區域係為稀疏之區域，且在與前述第1活性區域、前述第2活性區域、前述第3活性區域及前述第4活性區域電性分離之元件分離區域上，配置有不構成元件之虛設閘極電極。
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