KR101858622B1 - 반도체 소자 - Google Patents

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KR101858622B1 KR1020110065691A KR20110065691A KR101858622B1 KR 101858622 B1 KR101858622 B1 KR 101858622B1 KR 1020110065691 A KR1020110065691 A KR 1020110065691A KR 20110065691 A KR20110065691 A KR 20110065691A KR 101858622 B1 KR101858622 B1 KR 101858622B1
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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판에 제공되며, 서로 마주보는 제1 측면 및 제2 측면을 갖는 주 활성 영역(main active region)을 포함한다. 상기 주 활성 영역의 상기 제1 측면에 인접하며, 상기 주 활성 영역과 제1 거리만큼 이격된 제1 보조 활성 영역(auxiliary active region)이 제공된다. 상기 주 활성 영역의 상기 제2 측면에 인접하며, 상기 주 활성 영역과 상기 제1 거리만큼 이격된 제2 보조 활성 영역이 제공된다. 상기 주 활성 영역을 가로지르는 제1 도전성 패턴이 제공된다. 상기 도전성 패턴은 서로 마주보는 제1 및 제2 측면을 갖는다. 상기 도전성 패턴의 상기 제1 측면은 상기 제1 보조 활성 영역과 상기 주 활성 영역 사이에 위치하고, 상기 도전성 패턴의 상기 제2 측면은 상기 제2 보조 활성 영역과 상기 주 활성 영역 사이에 위치한다.

Description

반도체 소자{Semiconductor device}
본 발명의 기술적 사상에 의한 실시예들은 반도체 소자, 반도체 소자를 갖는 전자 부품, 상기 전자 부품을 채택하는 전자 제품 및 전자 시스템에 관한 것이다.
반도체 소자에서, EEPROM 등과 같은 비휘발성 메모리 소자는 다양한 전자 제품에 이용되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 비휘발성 메모리 소자의 신뢰성을 높일 수 있는 새로운 셀 레이아웃 구조를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 새로운 셀 레이아웃 구조를 갖는 비휘발성 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 새로운 셀 레이아웃 구조를 갖는 비휘발성 메모리 소자의 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 새로운 셀 레이아웃 구조를 갖는 비휘발성 메모리 소자를 채택하는 전자 장치 및 전자 제품을 제공하는데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 양태에 따르면, 반도체 소자를 제공한다. 반도체 소자는 반도체 기판에 제공되며, 서로 마주보는 제1 측면 및 제2 측면을 갖는 주 활성 영역(main active region)을 포함한다. 상기 주 활성 영역의 상기 제1 측면에 인접하며, 상기 주 활성 영역과 제1 거리만큼 이격된 제1 보조 활성 영역(auxiliary active region)이 제공된다. 상기 주 활성 영역의 상기 제2 측면에 인접하며, 상기 주 활성 영역과 상기 제1 거리만큼 이격된 제2 보조 활성 영역이 제공된다. 상기 주 활성 영역을 가로지르는 제1 도전성 패턴이 제공된다. 상기 도전성 패턴은 서로 마주보는 제1 및 제2 측면을 갖는다. 상기 도전성 패턴의 상기 제1 측면은 상기 제1 보조 활성 영역과 상기 주 활성 영역 사이에 위치하고, 상기 도전성 패턴의 상기 제2 측면은 상기 제2 보조 활성 영역과 상기 주 활성 영역 사이에 위치한다.
몇몇 실시예들에서, 상기 제1 및 제2 보조 활성 영역들 중 어느 하나는 상기 주 활성 영역과 다른 폭을 가질 수 있다.
다른 실시예에서, 평면상에서, 상기 제1 도전성 패턴의 제1 방향의 폭은 상기 제1 보조 활성 영역의 상기 제1 방향의 폭 보다 작을 수 있다.
또 다른 실시예에서, 상기 주 활성 영역과 이격된 제어 활성 영역을 더 포함하되, 상기 주 활성 영역과 상기 제어 활성 영역은 X축 방향을 따라 배열되고, 상기 제1 보조 활성 영역, 상기 주 활성 영역 및 상기 제2 보조 활성 영역은 상기 X축 방향과 수직한 Y축 방향을 따라 배열될 수 있다.
또 다른 실시예에서, 상기 제어 활성 영역을 가로지르는 제2 도전성 패턴; 및 상기 제1 도전성 패턴과 상기 제2 도전성 패턴을 전기적으로 연결하는 연결 패턴을 더 포함할 수 있다.
상기 제2 도전성 패턴과 상기 제어 활성 영역 사이의 중첩 면적은, 상기 제1 도전성 패턴과 상기 주 활성 영역 사이의 중첩 면적 보다 클 수 있다.
상기 연결 패턴은 상기 제1 도전성 패턴의 상기 제1 끝부분과 연결된 제1 연결 패턴; 및 상기 제2 도전성 패턴의 상기 제2 끝부분과 연결된 제2 연결 패턴을 포함할 수 있다.
상기 제1 연결 패턴은 상기 제1 도전성 패턴의 상기 제1 끝부분과 상기 제2 도전성 패턴을 연결하고, 상기 제2 연결 패턴은 상기 제2 도전성 패턴의 상기 제2 끝부분과 상기 제2 도전성 패턴을 연결하되, 상기 제1 및 제2 연결 패턴들은 서로 평행할 수 있다.
상기 연결 패턴은 상기 제1 연결 패턴과 상기 제2 연결 패턴 사이의 제3 연결 패턴을 더 포함할 수 있다.
또 다른 실시예에서, 상기 주 활성 영역을 가로지르며, 상기 제1 도전성 패턴과 이격된 도전성 라인을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제1 도전성 패턴과 상기 주 활성 영역 사이의 터널 유전체를 더 포함하되, 상기 터널 유전체는 상기 주 활성 영역의 가운데 부분에 제공된 제1 터널 유전체 및 상기 주 활성 영역의 가장자리 부분에 제공된 제2 터널 유전체를 포함하고, 상기 제1 터널 유전체는 상기 제2 터널 유전체 보다 두꺼울 수 있다.
본 발명의 다른 양태에 따르면, 복수의 활성영역들을 한정하는 소자분리 영역을 갖는 반도체 소자를 제공한다. 반도체 소자는 반도체 기판에 제공되며, 서로 마주보는 제1 측면 및 제2 측면을 갖는 제1 활성 영역을 포함한다. 상기 제1 활성 영역의 상기 제1 측면에 인접하며, 상기 제1 활성 영역과 제1 거리만큼 이격된 제2 활성 영역이 제공된다. 상기 제1 활성 영역의 상기 제2 측면에 인접하며, 상기 제1 활성 영역과 상기 제1 거리만큼 이격된 제3 활성 영역이 제공된다. 상기 제2 활성 영역을 사이에 두고, 상기 제1 활성 영역의 반대편에 위치하며 상기 제2 활성 영역에 인접하는 제4 활성 영역이 제공된다. 상기 제3 활성 영역을 사이에 두고, 상기 제2 활성 영역의 반대편에 위치하며 상기 제3 활성 영역에 인접하는 제5 활성 영역이 제공된다. 상기 제1 내지 제5 활성 영역들을 한정(define) 하는 소자분리 영역이 제공된다. 상기 제4 활성 영역은 상기 제2 활성 영역과 상기 제1 거리보다 큰 제2 거리만큼 이격되고, 상기 제5 활성 영역은 상기 제3 활성 영역과 상기 제1 거리만큼 이격된다.
몇몇 실시예들에서, 상기 제1 활성 영역의 상부 영역에 제공된 서로 이격된 제1 불순물 영역들; 상기 제2 활성 영역의 상부 영역에 제공된 제2 불순물 영역; 상기 제3 활성 영역의 상부 영역에 제공된 제3 불순물 영역; 상기 제4 활성 영역의 상부 영역에 제공된 제4 불순물 영역; 상기 제5 활성 영역의 상부 영역에 제공되며, 서로 이격된 제5 불순물 영역들; 및 상기 제1 불순물 영역들 사이의 상기 제1 활성 영역 상에 제공된 제1 도전성 패턴을 더 포함할 수 있다.
다른 실시예에서, 평면상에서, 상기 제1 도전성 패턴은 상기 제2 및 제3 활성 영역들과 이격될 수 있다.
또 다른 실시예에서, 상기 소자 분리 영역은 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 제1 부분, 상기 제1 활성 영역과 상기 제3 활성 영역 사이의 제2 부분, 및 상기 제2 활성 영역과 상기 제4 활성 영역 사이의 제3 부분을 포함하되, 상기 소자분리 영역의 상기 제1 부분에 인접하는 상기 제1 및 제2 활성 영역들의 측벽들은 제1 기울기를 갖고, 상기 소자분리 영역의 상기 제2 부분에 인접하는 상기 제1 및 제3 활성 영역들의 측벽들은 상기 제1 기울기를 갖고, 상기 소자분리 영역의 상기 제3 부분에 인접하는 상기 제2 및 제4 활성 영역들의 측벽들은 상기 제1 기울기와 다른 제2 기울기를 가질 수 있다.
본 발명의 실시예들에 따르면, 억세스 트랜지스터와 플로팅 게이트 구조체가 형성되는 주 활성 영역에서, 플로팅 게이트와 중첩하는 주 활성 영역의 서로 마주보는 제1 및 제2 측벽들의 프로파일을 동일하게 할 수 있는 새로운 레이아웃을 제공하여, 셀 산포 특성을 개선하고, 신뢰성 있는 메모리 셀들을 제공할 수 있다.
특히, 메모리 소자의 셀 어레이에서, 최외곽에 배치된 셀의 주 활성 영역의 서로 마주보는 제1 및 제2 측벽들의 프로파일들을 셀 어레이 중간에 배치된 셀의 주 활성 영역의 서로 마주보는 제1 및 제2 측벽들의 프로파일들과 동일하게 할 수 있는 새로운 레이아웃을 제공할 수 있다.
도 1은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 2a 내지 도 2d들의 각각은 도 1에 개시된 구성요소들 중 일부를 나타낸 평면도들이다.
도 3a 및 도 3b는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 단면도들이다.
도 4는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 일부 구성요소를 나타낸 단면도이다.
도 5는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 동작 방법을 설명하기 위한 개략적인 도면이다.
도 6은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 7은 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 8은 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 9a 내지 도 12b는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 단면도들이다.
도 13은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 채택하는 전자 장치를 나타낸 개략적인 블록도이다.
도 14는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 채택하는 전자 제품을 나타낸 사시도이다.
본 발명의 기술적 사상의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명의 기술적 사상은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 나타낸 평면도이고, 도 2a는 설명의 편의를 위하여 도 1의 평면도에서, 활성 영역들 및 웰 영역들을 선택적으로 도시한 평면도이고, 도 2b는 설명의 편의를 위하여 도 2a의 평면도를 바탕으로 하여, 플로팅 게이트와 억세스 게이트를 중심으로 도시한 평면도이고, 도 2c는 설명의 편의를 위하여, 도 2a의 평면도를 바탕으로 하여, 하부 배선들을 중심으로 도시한 평면도이고, 도 2d는 설명의 편의를 위하여 도 2c의 평면도를 바탕으로 하여, 상부 배선들을 중심으로 도시한 평면도이다. 도 3a는 도 1의 I-I'선을 따라 취해진 단면도이고, 도 3b는 도 1의 II-II'선을 따라 취해진 단면도이다.
도 1, 도 3a 및 도 3b를 참조하여 본 발명의 기술적 사상에 의한 실시예들을 설명하기로 한다.
우선, 도 2a, 도 3a 및 도 3b를 우선적으로 참조하여 도 1에 개시된 활성 영역들, 소자분리 영역 및 웰 영역들을 중심으로 설명하기로 한다.
도 2a, 도 3a 및 도 3b를 참조하면, 반도체 기판(1)이 제공될 수 있다. 상기 반도체 기판(1)은 실리콘 기판일 수 있다. 상기 반도체 기판(1)은 N형 또는 P형일 수 있다. 예를 들어, 상기 반도체 기판(1)은 P형 실리콘 기판일 수 있다.
상기 반도체 기판(1) 내에 상기 반도체 기판(1)과 다른 도전형을 갖는 가드 웰 영역(guard well region; 5)이 제공될 수 있다. 예를 들어, 상기 반도체 기판(1)이 P형의 도전형인 경우에, 상기 가드 웰 영역(5)은 N형의 도전형일 수 있다.
상기 가드 웰 영역(5) 내에 서로 이격된 복수의 웰 영역들이 제공될 수 있다. 상기 웰 영역들은 상기 가드 웰 영역(5) 내에 제공된 제1 웰 영역(10a), 상기 제1 웰 영역(10a)의 어느 한쪽 옆에 제공된 제2 웰 영역(10b), 및 상기 제1 웰 영역(10a)을 사이에 두고 상기 제2 웰 영역(10b)의 반대 쪽에 위치하는 제3 웰 영역(10c)을 포함할 수 있다. 상기 제1 내지 제3 웰 영역들(10a, 10b, 10c)은 X 축 방향으로 배열되며, 서로 이격될 수 있다.
상기 제1 내지 제3 웰 영역들(10a, 10b, 10c)은 상기 가드 웰 영역(5)과 다른 도전형을 가질 수 있다. 예를 들어, 상기 가드 웰 영역(5)이 N형 웰 인 경우에, 상기 제1 내지 제3 웰 영역들(10a, 10b, 10c)은 P형 웰 일 수 있다.
상기 제1 내지 제3 웰 영역들(10a, 10b, 10c)은 상기 가드 웰 영역(5) 보다 얕은 접합(shallow junction)을 가질 수 있다. 즉, 상기 제1 내지 제3 웰 영역들(10a, 10b, 10c)은 제1 접합 깊이(junction depth)를 갖고, 상기 가드 웰 영역(5)은 상기 제1 접합 깊이 보다 깊은 제2 접합 깊이를 가질 수 있다. 따라서, 상기 제1 내지 제3 웰 영역들(10a, 10b, 10c)은 상기 가드 웰 영역(5)에 의해 둘러싸이며 서로 이격될 수 있다. 상기 제1 내지 제3 웰 영역들(10a, 10b, 10c)은 상기 가드 웰 영역(5)에 의해 서로 이격될 수 있다.
상기 반도체 기판(1) 내에 복수의 활성 영역들을 한정하는 소자분리 영역(15)이 제공될 수 있다. 상기 복수의 활성 영역들은 가드 활성 영역, 제어 활성 영역들, 보조-제어 활성 영역들, 주 활성 영역들 및 보조 활성 영역들을 포함할 수 있다.
상기 제어 활성 영역들은 상기 제2 웰 영역(10b) 내에서 상기 소자분리 영역(15)에 의해 한정되는 제1 제어 활성 영역(25) 및 상기 제3 웰 영역(10c) 내에서 상기 소자분리 영역(15)에 의해 한정되는 제2 제어 활성 영역(27)을 포함할 수 있다.
상기 보조-제어 활성 영역들은 상기 제2 웰 영역(10b) 내에서 상기 소자분리 영역(15)에 의해 한정되며 상기 제1 제어 활성 영역(25)과 이격된 제1 보조-제어 활성 영역들(26a, 26b)을 포함하고, 상기 제3 웰 영역(10c) 내에서 상기 소자분리 영역(15)에 의해 한정되며 상기 제2 제어 활성 영역(27)과 이격된 제2 보조-제어 활성 영역들(28a, 28b)을 포함할 수 있다.
상기 제1 제어 활성 영역(25)은 상기 제1 보조-제어 활성 영역들(26a, 26b) 사이에 위치할 수 있다. 상기 제1 보조-제어 활성 영역들(26a, 26b), 및 이들 사이의 상기 제1 제어 활성 영역(25)은 상기 X 축과 수직한 Y 축 방향을 따라 배열될 수 있다.
상기 제1 보조-제어 활성 영역들(26a, 26b)은 상기 제1 제어 활성 영역(25)과 동일한 거리만큼 이격될 수 있다. 상기 제2 제어 활성 영역(27)은 상기 제2 보조-제어 활성 영역들(28a, 28b) 사이에 위치할 수 있다. 상기 제2 보조-제어 활성 영역들(28a, 28b), 및 이들 사이의 상기 제2 제어 활성 영역(27)은 Y 축 방향을 따라 배열될 수 있다.
상기 주 활성 영역들은 상기 제1 웰 영역(10a) 내에서 상기 소자분리 영역(15)에 의해 한정될 수 있다. 상기 주 활성 영역들은 Y축 방향을 따라 차례로 배열된 제1 내지 제4 주 활성 영역들(20a, 20b, 20c, 20d)을 포함할 수 있다. 예를 들어, 평면상에서, 상기 제1 주 활성 영역(20a)이 제공되고, 상기 제1 주 활성 영역(20a) 아래에 상기 제2 주 활성 영역(20b), 상기 제3 주 활성 영역(20c) 및 상기 제4 주 활성 영역(20d)이 차례로 배열될 수 있다.
실시예들에서, 상기 주 활성 영역들의 개수를 4개로 설명하는 것은 본 발명의 기술적 사상을 이해하기 쉽게 하기 위한 것으로, 본 발명의 기술적 사상은 이러한 숫자에 한정되지 않는다. 예를 들어, 하나의 셀 어레이 블록(block)에서, 하나의 억세스 게이트 라인이 32개 또는 그 이상의 주 활성 영역들을 가로지르도록 설계하여, 어느 한 방향으로 4개 이상의 주 활성 영역들을 하나의 셀 블록에 배치할 수도 있다.
상기 보조 활성 영역들은, 평면 상에서, 제1 보조 활성 영역(21a), 상기 제1 보조 활성 영역(21a)을 기준으로 하여 Y축 방향으로 차례로 배열된 제2 내지 제5 보조 활성 영역들(21b, 21c, 21e)을 포함할 수 있다. 더 나아가, 상기 보조 활성 영역들은, 평면 상에서, 상기 제1 보조 활성 영역(21a)과 X축 방향으로 이격된 제6 보조 활성 영역(22a), 상기 제6 보조 활성 영역(22a)을 기준으로 하여 Y축 방향으로 차례로 배열된 제7 내지 제10 보조 활성 영역들(22b, 22c, 22d, 22e)을 포함할 수 있다. 상기 제1 내지 제5 보조 활성 영역들(21a~21e)과 상기 제6 내지 제10 보조 활성 영역들(22a~22e)은 Y축을 기준으로 하여 좌우 대칭인 미러 구조일 수 있다.
상기 주 활성 영역들 중 선택된 하나의 주 활성 영역의 어느 한쪽 측면에는 한 쌍의 보조 활성 영역이 인접할 수 있다. 좀더 구체적으로, 상기 주 활성 영역들 중 끝부분에 배치된 상기 제1 주 활성 영역(20a)은 서로 마주보는 제1 측면(SA1) 및 제2 측면(SA2)을 가질 수 있다. 그리고, 상기 제1 주 활성 영역(20a)의 제1 측면(SA1)에 인접하도록 한 쌍의 상기 제1 및 제6 보조 활성 영역들(21a, 22a)이 제공되고, 상기 제1 주 활성 영역(20a)의 제2 측면(SA2)에 인접하도록 한 쌍의 상기 제2 및 제7 보조 활성 영역들(21b, 22b)이 제공될 수 있다.
상기 주 활성 영역들 중 중간 부분에 배치된 상기 제2 주 활성 영역(20b)은 상기 제1 주 활성 영역(20a)에 인접하는 제3 측면(SA3) 및 상기 제3 측면(SA3)과 마주보는 제4 측면(SA4)을 가질 수 있다. 상기 제2 주 활성 영역(20b)의 제3 측면(SA3)에 인접하도록 한 쌍의 상기 제2 및 제7 보조 활성 영역들(21b, 22b)이 제공되고, 상기 제2 주 활성 영역(20b)의 제4 측면(SA4)에 인접하도록 한 쌍의 상기 제3 및 제8 보조 활성 영역들(21c, 22c)이 제공될 수 있다.
상기 한 쌍의 상기 제2 및 제7 보조 활성 영역들(21b, 22b)은 상기 제1 주 활성 영역(20a)과 상기 제2 주 활성 영역(20b) 사이에 배치될 수 있다. 또한, 상기 제3 및 제8 보조 활성 영역들(21c, 22c)은 상기 제2 주 활성 영역(20b)과 상기 제3 주 활성 영역(20c) 사이에 배치될 수 있다. 따라서, 보조 활성 영역들 중 가운데 부분에 배열된 보조 활성 영역들의 각각은 양 옆에 동일한 거리로 이격된 주 활성 영역들 사이에 배치될 수 있다.
상기 가드 활성 영역(30)은 상기 제1 내지 제3 웰 영역들(10a, 10b, 10c) 주위를 둘러싸며, 상기 제1 내지 제3 웰 영역들(10a, 10b, 10c) 사이로 연장된 제1 부분(30a) 및 상기 웰 영역들(10a, 10b, 10c) 사이에서 고립형(island-type)으로 제공된 제2 부분(30b, 30c)을 포함할 수 있다. 여기서, 상기 제2 부분(30b, 30c)은 평면상에서 보았을 때 고립형이고, 단면상으로 보았을 때는 상기 가드 웰 영역(5) 내에 제공될 수 있다. 또한, 상기 제2 부분(30b, 30c)은 제1 길이를 갖는 부분들(30b)과 상기 제1 길이보다 짧은 제2 길이를 갖는 부분들(30c)을 포함할 수 있다. 상기 가드 활성 영역(30)의 상기 제2 부분(30b, 30c) 중에서, 상기 제2 길이를 갖는 부분들(30c)은 상기 주 활성 영역들(20a~20d)과 상기 제1 및 제2 제어 활성 영역들(25, 27) 사이에 위치할 수 있다.
Y축 방향으로 배열된 활성영역들을 보았을 때, 상기 제1 주 활성 영역(20a)의 상기 제1 측면(SA1)에 인접하는 상기 제1 보조 활성 영역(21a)이 위치하고, 상기 제1 보조 활성 영역(21a)을 사이에 두고, 상기 제1 주 활성 영역(20a)의 반대편에 위치하며 상기 제1 보조 활성 영역(21a)에 인접하는 가드 활성 영역(30)이 위치할 수 있다.
상기 Y축 방향으로 배열된 활성 영역들을 보았을 때, 상기 제1 주 활성 영역(20a)과 상기 제1 보조 활성 영역(21a)은 제1 거리(D1)만큼 이격되고, 상기 제1 보조 활성 영역(21a)과 상기 가드 활성 영역(30)은 상기 제1 거리(D1) 보다 큰 제2 거리(D2)만큼 이격될 수 있다.
또한, Y축 방향으로 배열된 활성영역들을 보았을 때, 상기 제1 주 활성 영역(20a)의 상기 제2 측면(SA2)에 인접하는 상기 제2 보조 활성 영역(21b)이 위치하고, 상기 제2 보조 활성 영역(21b)을 사이에 두고, 상기 제1 주 활성 영역(20a)의 반대편에 위치하며 상기 제2 보조 활성 영역(21b)과 인접하는 제2 주 활성 영역(20b)이 제공될 수 있다. 상기 제1 주 활성 영역(20a)과 상기 제2 보조 활성 영역(21b)은 상기 제1 거리(D1)만큼 이격되고, 상기 제2 보조 활성 영역(21b)과 상기 제2 주 활성 영역(20b)도 상기 제1 거리(D1)만큼 이격될 수 있다.
또한, Y축 방향으로 배열된 활성영역들을 보았을 때, 상기 제1 주 활성 영역(20a)과 상기 가드 활성 영역(30) 사이의 이격 거리는 상기 제1 주 활성 영역(20a)과 상기 제2 주 활성 영역(20b) 사이의 이격 거리보다 클 수 있다.
한편, 상기 제1 내지 제4 주 활성 영역들(20a~20d)은 동일한 크기를 가질 수 있다. 그리고, 상기 제1 내지 제10 보조 활성 영역들(21a~21e, 22a~22e)의 각각은 어느 하나의 주 활성 영역의 크기 보다 작을 수 있다. 예를 들어, 상기 제1 주 활성 영역(20a)은 제1 폭(W1)을 가질 수 있고, 상기 제1 보조 활성 영역(21a)은 상기 제1 폭(W1) 보다 작은 제2 폭(W2)을 가질 수 있다. 또한, 상기 제1 주 활성 영역(20a)은 제1 평면적을 가질 수 있고, 상기 제1 보조 활성 영역(21a)은 상기 제1 평면적 보다 작은 제2 평면적을 가질 수 있다.
상기 소자분리 영역(15) 중에서, Y축 방향으로 방향으로 배열된 활성 영역들을 한정하는 소자분리 영역은, 도 3a에 도시된 바와 같이, 상기 가드 활성 영역(30)과 상기 제1 보조 활성 영역(21a) 사이에 위치하는 제1 소자분리 영역(15a), 상기 제1 보조 활성 영역(21a)과 상기 제1 주 활성 영역(20a) 사이에 위치하는 제2 소자분리 영역(15b), 및 제1 주 활성 영역(20a)과 상기 제2 보조 활성 영역(21b) 사이에 위치하는 제3 소자분리 영역(15c)을 포함할 수 있다.
상기 제1 보조 활성 영역(21a)은 상기 제1 소자분리 영역(15a)에 인접하는 제1 측벽(SS1) 및 상기 제2 소자분리 영역(15b)에 인접하는 제2 측벽(SS2)를 가질 수 있다. 상기 제1 보조 활성 영역(21a)의 상기 제1 측벽(SS1)은 제1 기울기를 갖고, 상기 제2 보조 활성 영역(21a)의 상기 제2 측벽(SS2)은 상기 제1 기울기와 다른 제2 기울기를 가질 수 있다. 예를 들어, 상기 제1 보조 활성 영역(21a)의 상기 제1 측벽(SS1)은 상기 제2 보조 활성 영역(21a)의 상기 제2 측벽(SS2) 보다 완만한 경사의 측벽일 수 있다. 즉, 상기 제1 보조 활성 영역(21a)은 상기 제1 기울기의 상기 제1 측벽(SS1)을 가지면서, 상기 제1 기울기보다 큰 상기 제2 기울기의 상기 제2 측벽(SS2)을 가질 수 있다. 또한, 상기 제1 소자분리 영역(15a)의 바닥 부분(bottom portion; SB1)은 상기 제2 소자분리 영역(15b)의 바닥 부분(15b) 보다 낮은 레벨에 위치할 수 있다.
다음으로, 도 2b, 도 3a 및 도 3b를 참조하여 도 1에 개시된 구성요소들 중 플로팅 게이트 및 게이트 라인을 중심으로 설명하기로 한다.
도 2b, 도 3a 및 도 3b를 참조하면, 상기 주 활성 영역들(20a~20d)을 가로지르는 제1 게이트 라인(47a) 및 제2 게이트 라인(47b)이 제공될 수 있다. 상기 제1 및 제2 게이트 라인들(47a, 47b)은 서로 평행하며 이격될 수 있다. 평면상에서, 상기 제1 및 제2 게이트 라인들(47a, 47b)은 상기 보조 활성 영역들(20a~20e, 21a~21e)와 이격될 수 있다.
상기 제1 게이트 라인(47a)을 가운데 두고 상기 제2 게이트 라인(47b)의 반대편에 위치하는 제1 플로팅 게이트들이 제공될 수 있다. 또한, 상기 제2 게이트 라인(47b)을 가운데 두고 상기 제1 게이트 라인(47a)의 반대편에 위치하는 제2 플로팅 게이트들이 제공될 수 있다. 상기 제1 플로팅 게이트들과 상기 제2 플로팅 게이트들은 상기 제1 및 제2 게이트 라인들(47a, 47b)을 기준으로 하여 미러 대칭 구조로 배치될 수 있다. 상기 플로팅 게이트들은 서로 이격될 수 있다.
상기 플로팅 게이트들은 비휘발성 메모리 소자의 정보를 저장하기 위한 물질막으로 형성될 수 있다. 예를 들어, 상기 플로팅 게이트들의 각각은 EEPROM 등과 같은 비휘발성 메모리 소자의 정보 저장을 위한 물질막, 예를 들어 폴리 실리콘막으로 형성될 수 있다.
본 발명의 기술적 사상을 보다 이해하기 쉽게 하기 위하여, 플로팅 게이트들 중 어느 하나를 선택하여 설명함과 아울러, 복수의 주 활성 영역들 중 제1 주 활성 영역(20a)을 위주로 하여 설명하기로 한다.
상기 플로팅 게이트들 중 어느 하나(45)는 상기 제1 주 활성 영역(20a)을 가로지르며 상기 소자분리 영역(15) 상의 연장된 제1 도전성 패턴(45a), 상기 제1 제어 활성 영역(25)을 가로지르는 제2 도전성 패턴(45b), 및 상기 제1 도전성 패턴(45a)과 상기 제2 도전성 패턴(45b)을 전기적으로 연결하는 연결 패턴(45c, 45d)을 포함할 수 있다.
몇몇 실시예들에서, 상기 연결 패턴(45c, 45d)은 서로 평행한 제1 연결 부분(45c) 및 제2 연결 부분(45d)을 포함할 수 있다. 상기 제1 연결 부분(45c)은 상기 제1 주 활성 영역(20a)과 상기 제1 보조 활성 영역(21a) 사이에 위치하는 상기 제1 도전성 패턴(45a)의 제1 끝 부분(FE1)과 상기 제2 도전성 패턴(45b)를 연결하고, 상기 제2 연결 부분(45d)은 상기 제1 주 활성 영역(20a)과 상기 제2 보조 활성 영역(21b) 사이에 위치하는 상기 제1 도전성 패턴(45a)의 제2 끝 부분(FE2)과 상기 제2 도전성 패턴(45b)를 연결할 수 있다.
평면상에서, 상기 제2 도전성 패턴(45b)과 상기 제1 제어 활성 영역(25) 사이의 중첩 면적(OA2)은 상기 제1 도전성 패턴(45a)과 상기 제1 주 활성 영역(20a) 사이의 중첩 면적(OA1) 보다 클 수 있다. 예를 들어, 상기 제2 도전성 패턴(45b)과 상기 제1 제어 활성 영역(25) 사이의 중첩 면적(OA2)은 상기 제1 도전성 패턴(45a)과 상기 제1 주 활성 영역(20a) 사이의 중첩 면적(OA1) 보다 약 10 배 내지 약 40배 클 수 있다.
상기 제1 도전성 패턴(45a)과 상기 제1 주 활성 영역(20a) 사이의 중첩 면적(OA1)은 제1 가로길이(L1)과 제1 세로 길이(W1)의 곱에 의해 정해지고, 상기 제2 도전성 패턴(45b)과 상기 제1 제어 활성 영역(25) 사이의 중첩 면적(OA2)은 제2 가로길이(L3)와 제2 세로길이(W3)의 곱에 의하여 정해질 수 있다. 여기서 상기 제1 가로길이(L1)는 상기 제1 도전성 패턴(45a)의 X 방향의 폭의 크기이고, 상기 제1 세로 길이(W1)는 상기 제1 주 활성 영역(20a)의 Y 방향의 폭의 크기일 수 있다. 또한, 상기 제2 가로길이(L3)는 상기 제1 제어 활성 영역(25)의 X 방향의 폭의 크기이고, 상기 제2 세로 길이(W3)는 상기 제2 도전성 패턴(45b)의 Y 방향의 폭의 크기일 수 있다.
상기 제1 도전성 패턴(45a)의 폭(L1)은 상기 보조 활성 영역(21a~21e)의 길이(L2)보다 작을 수 있다.
상기 제1 도전성 패턴(45a)과 상기 제1 주 활성 영역(20a) 사이의 중첩 부분은 상기 제1 보조 활성 영역(21a)의 가운데 부분과 상기 제2 보조 활성 영역(21b)의 가운데 부분 사이에 위치할 수 있다.
상기 제1 주 활성 영역(20a)에서, 상기 플로팅 게이트(45)와 중첩하는 상기 제1 주 활성 영역들(20a)의 서로 마주보는 제1 및 제2 측벽들(SA1, SA2)의 프로파일을 동일하게 할 수 있다. 또한, 메모리 소자의 셀 어레이에서, 최외곽에 배치된 셀의 상기 제1 주 활성 영역(20a)의 서로 마주보는 제1 및 제2 측벽들(SA1, SA2)의 프로파일들은 셀 어레이 중간에 배치된 셀의 상기 제2 주 활성 영역(20b)의 서로 마주보는 제1 및 제2 측벽들의 프로파일들과 동일할 수 있다.
상기 플로팅 게이트(45)의 상부면을 덮는 절연성의 제1 캐핑 마스크(50)가 제공될 수 있다. 상기 플로팅 게이트(45)의 측벽 상에 절연성의 제1 측벽 스페이서(53)가 제공될 수 있다. 상기 제1 및 제2 게이트 라인들(47a, 47b)의 상부면들 상에 제2 캐핑 마스크(51)가 제공되고, 상기 제1 및 제2 게이트 라인들(47a, 47b)의 측벽들 상에 제2 측벽 스페이서(54)가 제공될 수 있다. 상기 제1 및 제2 캐핑 마스크들(50, 51)은 실리콘산질화물(SiON) 또는 실리콘 질화물(SiN) 등과 같은 절연성 물질을 포함하고, 상기 제1 및 제2 측벽 스페이서(53, 54)는 실리콘산질화물(SiON) 또는 실리콘 질화물(SiN) 등과 같은 절연성 물질을 포함할 수 있다.
상기 제1 게이트 라인(47a)과 상기 주 활성 영역들(20a~20d) 사이에 제1 게이트 유전막(39a)이 제공되고, 상기 제2 게이트 라인(47b)과 상기 주 활성 영역들(20a~20d) 사이에 제2 게이트 유전막(39b)이 제공될 수 있다. 상기 제1 및 제2 게이트 유전막들(39a, 39b)은 실리콘 산화물로 형성될 수 있다.
상기 플로팅 게이트(45)의 상기 제1 도전성 패턴(45a)과 상기 제1 주 활성 영역(20a) 사이에 터널 절연막(35)이 제공되고, 상기 플로팅 게이트(45)와 상기 제1 제어 활성 영역(25) 사이에 게이트 절연막(37)이 제공될 수 있다. 상기 터널 절연막(35)과 상기 제1 도전성 패턴(45a)은 게이트 패턴(46)으로 정의할 수 있다. 상기 터널 절연막(35) 및 상기 게이트 절연막(37)은 실리콘 산화물로 형성될 수 있다.
몇몇 실시예들에서, 상기 터널 절연막(35)은, 도 4에 도시된 바와 같이, 상기 주 활성 영역(20a)의 가운데 부분 상에서 제1 두께(t1)를 갖는 제1 부분(35a), 상기 소자분리 영역(15)의 상기 제2 부분(15b)에 인접하는 상기 주 활성 영역(20a)의 제1 가장자리 부분에 제공되며 제2 두께(t2)를 갖는 제2 부분(35b), 및 상기 소자분리 영역(15)의 상기 제3 부분(15c)에 인접하는 상기 주 활성 영역(20a)의 제2 가장자리 부분에 제공되며 상기 제2 두께(t2)를 갖는 제3 부분(35c)을 포함할 수 있다. 상기 제1 두께(t1)은 상기 제2 두께(t2) 보다 클 수 있다. 여기서, 도 4는 도 3의 "A" 부분을 확대한 도면이다.
상기 제1 및 제2 게이트 라인들(47a, 47b) 사이의 상기 주 활성 영역들(20a~20d) 내에 공통 불순물 영역(60c)이 제공될 수 있다. 상기 공통 불순물 영역(60c)은 상기 제1 웰 영역(10a)과 다른 도전형을 가질 수 있다.
상기 제1 주 활성 영역(20a)을 가로지르는 상기 플로팅 게이트(45)의 제1 부분(45a) 양 옆의 상기 제1 주 활성 영역(20a) 내에 제1 불순물 영역(60a) 및 제2 불순물 영역(60b)이 제공될 수 있다. 상기 제2 불순물 영역(60b)의 상기 제1 게이트 라인(47a)에 인접할 수 있다. 즉, 상기 제1 불순물 영역(60a)은 제1 주 활성 영역(20a)의 끝부분에 위치할 수 있다.
상기 제1 및 제2 불순물 영역들(60a)은 상기 공통 불순물 영역(60c)과 동일한 도전형 및 동일한 불순물 농도를 가질 수 있다. 상기 제1 및 제2 불순물 영역들(60a, 60b)은 트랜지스터의 소오스/드레인과 같이 고농도의 불순물 농도를 갖는 영역일 수 있다.
상기 플로팅 게이트(45) 양 옆의 상기 제1 및 제2 제어 활성 영역들(25, 27) 내에 고농도의 제어 불순물 영역들이 제공될 수 있다. 상기 제어 불순물 영역들은 상기 제1 및 제2 불순물 영역들(60a, 60b)과 동일한 도전형 및 동일한 불순물 농도를 가질 수 있다. 상기 제1 및 제2 불순물 영역들(60a), 상기 공통 불순물 영역(60c), 및 상기 제어 불순물 영역은 상기 제1 내지 제3 웰 영역들(10a, 10b, 10c)과 다른 도전형을 가질 수 있다. 예를 들어, 상기 제1 내지 제3 웰 영역들(10a, 10b, 10c)이 P형인 경우에, 상기 제1 및 제2 불순물 영역들(60a), 상기 공통 불순물 영역(60c), 및 상기 제어 불순물 영역은 N형일 수 있다.
상기 보조 활성 영역들(21a~21e, 22a, 22e)의 상부 영역 내에 고농도의 불순물 농도를 갖는 보조 불순물 영역들(62)이 제공될 수 있다. 상기 보조 불순물 영역들(62)은 상기 제1 웰 영역(10a)과 동일한 도전형을 가지면서, 상기 제1 웰 영역(10a) 보다 높은 불순물 농도를 가질 수 있다. 예를 들어, 상기 보조 불순물 영역들(62)은 P형일 수 있다.
상기 가드 활성 영역들(30)의 상부 영역 내에 가드 불순물 영역(68)이 제공될 수 있다. 상기 가드 불순물 영역(68)은 상기 가드 웰 영역(5)과 같은 도전형이면서 상기 가드 웰 영역(5) 보다 높은 불순물 농도를 가질 수 있다. 예를 들어, 상기 가드 불순물 영역(68)은 N형일 수 있다.
상기 보조-제어 활성 영역들(26a, 26b, 28a, 28b)의 상부 영역 내에 상기 제1 및 제3 웰 영역들(10b, 10c)과 같은 도전형이면서 상기 제1 및 제3 웰 영역들(10b, 10c)보다 높은 불순물 농도를 갖는 보조-제어 불순물 영역들이 제공될 수 있다.
다음으로, 도 2c, 도 3a 및 도 3b를 참조하여 도 1에 개시된 구성요소들 중 하부 배선들을 중심으로 설명하기로 한다.
도 2c, 도 3a 및 도 3b를 참조하면, 상기 플로팅 게이트(45) 및 상기 게이트 라인들(47a, 47b)을 갖는 반도체 기판 상에 제1 층간 절연막(70)이 제공될 수 있다.
상기 제1 층간 절연막(70) 상에 상기 보조 불순물 영역들(62)과 전기적으로 연결된 제1 배선들(80a)이 제공될 수 있다.
상기 제1 층간 절연막(70) 상에 상기 보조-제어 불순물 영역들과 전기적으로 연결된 제2 배선들(80b)이 제공될 수 있다. 여기서, 상기 보조-제어 불순물 영역들은 상기 보조-제어 활성 영역들(26a, 26b, 28a, 28b)의 상부 영역들에 형성된 불순물 영역들을 의미할 수 있다.
상기 제1 층간 절연막(70) 상에 상기 가드 불순물 영역들(68)과 전기적으로 연결된 제3 배선(80c)이 제공될 수 있다. 상기 제1 내지 제3 배선들(80a, 80b, 80c)은 서로 이격되며, 상기 제1 층간 절연막(70)을 관통하는 콘택 구조체들(75)에 의하여 하부의 불순물 영역들과 전기적으로 연결될 수 있다. 상기 콘택 구조체들(75)은 텅스텐 등과 같은 금속 물질로 이루어진 콘택 플러그일 수 있다.
상기 층간 절연막(70) 상에 상기 공통 불순물 영역(60c)과 전기적으로 연결된 제1 패드(84a)가 제공되고, 상기 제1 불순물 영역(60a)과 전기적으로 연결된 제2 패드(84b)가 제공될 수 있다. 상기 제1 층간 절연막(70)을 관통하며, 상기 제1 및 제2 패드들(84a, 84b)과 상기 제1 및 공통 불순물 영역들(60a, 60c) 사이를 전기적으로 연결하는 콘택 구조체들(75)이 제공될 수 있다.
평면상에서, 상기 제1 및 제2 패드들(84a, 84b)은 서로 평행하며 이격될 수 있다. 또한, 평면상에서, 상기 제1 및 제2 패드들(84a, 84b)은 상기 제1 주 활성 영역(20a)과 중첩하지만, 상기 제1 및 제2 패드들(84a, 84b)은 서로 다른 방향으로 상기 제1 주 활성 영역(20a)으로부터 돌출될 수 있다. 예를 들어, 상기 제1 패드(84a)는 상기 제1 주 활성 영역(20a)으로부터 상기 제1 보조 활성 영역(21a)이 있는 방향으로 돌출되고, 상기 제2 패드(84b)는 상기 제1 주 활성 영역(20b)으로부터 상기 제2 보조 활성 영역(21b)이 있는 방향으로 돌출될 수 있다.
상기 제1 층간 절연막(70) 상에 상기 제1 및 제2 게이트 라인들(47a, 47b)과 전기적으로 연결된 제4 및 제5 배선들(82a, 82b)이 제공될 수 있다. 상기 제4 및 제5 배선들(82a, 82b)은 상기 제1 층간 절연막(70) 및 상기 제2 캐핑 마스크들(51)을 관통하는 제1 및 제2 게이트 콘택 구조체들(81a, 81b)에 의하여 상기 제1 및 제2 게이트 라인들(47a, 47b)과 전기적으로 연결될 수 있다.
다음으로, 도 2d, 도 3a 및 도 3b를 참조하여 도 1에 개시된 구성요소들 중 상부 배선을 중심으로 설명하기로 한다.
도 2d, 도 3a 및 도 3b를 참조하면, 상기 제1 층간 절연막(70) 상에 상기 제1 내지 제3 배선들(80a, 80b, 80c) 및 상기 제1 및 제2 패드들(84a, 84b)을 덮는 제2 층간 절연막(90)이 제공될 수 있다. 상기 제2 층간 절연막(90) 상에 서로 평행한 제6 및 제7 배선들(95a, 95b)이 제공될 수 있다. 상기 제6 배선(95a)은 상기 제1 패드(84a)와 전기적으로 연결되고, 상기 제7 배선(95b)은 상기 제2 패드(84b)와 전기적으로 연결될 수 있다.
상기 제6 배선(95a)은 상기 제2 층간 절연막(90)을 관통하는 제1 콘택 구조체(92a)에 의해 상기 제1 패드(84a)와 전기적으로 연결될 수 있다. 상기 제7 배선(95b)은 상기 제2 층간 절연막(90)을 관통하는 제2 콘택 구조체(92b)에 의해 상기 제1 패드(84b)와 전기적으로 연결될 수 있다.
평면상에서, 상기 제6 및 제7 배선들(95a, 95b)은 상기 제4 및 제5 배선들(82a, 82b)과 교차하는 방향성을 가질 수 있다.
도 5는 앞에서 도 1 내지 도 4를 참조하여 설명한 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 동작 방법을 설명하기 위하여 개략적으로 나타낸 도면이다. 특히, 도 5는 본 발명의 기술적 사상의 실시예들에 따른 비휘발성 메모리 소자의 단위 셀의 동작 방법을 설명하기 위한 개략-인 도면이다. 따라서, 도 5는 도 1 내지 도 4에 도시된 구성요소들의 전기적 연결관계를 보다 이해하기 쉽게 나타낸 개략적인 도면이다.
도 5를 중심으로 설명하면서, 도 1 내지 도 4를 보조적으로 참조하여 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 동작 방법 및 구성을 설명하기로 한다.
도 5를 참조하면, 도 1 내지 도 4에서 설명한 것과 같이, 반도체 기판(100)에 가드 웰 영역(105)이 제공되고, 상기 가드 웰 영역(105) 내에 서로 이격된 제1 웰 영역(110a) 및 제2 웰 영역(110b)이 제공될 수 있다. 상기 가드 웰 영역(105)은 N-웰 일 수 있고, 상기 제1 및 제2 웰 영역들(110a, 110b)은 P-웰 일 수 있다.
상기 가드 웰 영역(105) 내의 가드 활성 영역(130), 상기 제1 웰 영역(110a) 내의 주 활성 영역(120a) 및 보조 활성 영역(121a), 상기 제2 웰 영역(110b) 내의 제어 활성 영역(125) 및 보조-제어 활성 영역(126a)를 한정하는 소자분리 영역(115)이 제공될 수 있다.
상기 주 활성 영역(120a)과 중첩하는 제1 도전성 패턴(145a) 및 상기 제어 활성 영역(125)과 중첩하는 제2 도전성 패턴(145b)이 제공될 수 있다. 상기 제1 및 제2 도전성 패턴(145a, 145b)은 연결 패턴(145c)에 의하여 전기적으로 연결될 수 있다. 상기 제1 및 제2 도전성 패턴들(145a, 145b) 및 상기 연결 패턴(145c)은 플로팅 게이트(FG)로 정의할 수 있다. 즉, 상기 제1 및 제2 도전성 패턴들(145a, 145b) 및 상기 연결 패턴(145c)은 도 1 내지 도 4에서 설명한 플로팅 게이트(45)의 제1 및 제2 도전성 패턴들(45a) 및 연결 패턴(45b)에 각각 대응할 수 있다.
상기 주 활성 영역(120a)을 가로지르며 상기 제1 도전성 패턴(145a)과 이격된 게이트 라인(147a)이 제공될 수 있다. 상기 게이트 라인(147a)은 도 1 내지 도 3에서 설명한 제1 게이트 라인(47a)에 대응할 수 있다. 상기 게이트 라인(147a)은 억세스 트랜지스터의 억세스 게이트(AG)로 정의할 수 있다.
상기 가드 활성 영역(130)의 상부 영역 내에 가드 불순물 영역(168)이 제공되고, 상기 보조 활성 영역(121a)의 상부 영역 내에 보조 불순물 영역(161)이 제공되고, 상기 보조-제어 활성 영역(126a) 내에 보조-제어 불순물 영역(163)이 제공될 수 있다. 또한, 상기 플로팅 게이트의 상기 제1 도전성 패턴(145a)의 양 옆의 상기 주 활성 영역(120a) 내에 제1 및 제2 불순물 영역들(160a, 160b)이 제공되고, 상기 게이트 라인(147a)을 사이에 두고 상기 제2 불순물 영역(160b)의 반대편에 위치하는 상기 주 활성 영역(120a) 내에 공통 불순물 영역(160c)이 제공되고, 상기 플로팅 게이트의 상기 제2 도전성 패턴(145b)의 양 옆의 상기 제어 활성 영역(125) 내에 제1 제어 불순물 영역(162a) 및 제2 제어 불순물 영역(162b)이 제공될 수 있다.
상기 보조-제어 불순물 영역(163), 및 상기 제1 및 제2 제어 불순물 영역들(162a, 162b)은 배선에 의하여 서로 전기적으로 연결될 수 있다. 예를 들어, 상기 보조-제어 불순물 영역(163), 및 상기 제1 및 제2 제어 불순물 영역들(162a, 162b)은, 도 2c에서 설명한 것과 같은 상기 제2 배선(80b)에 의해 전기적으로 연결될 수 있다. 상기 주 활성 영역(120a)에서 상기 제2 불순물 영역(160b)은 플로팅될 수 있다.
본 발명의 기술적 사상의 실시예들에 따른 반도체 소자가 EEPROM(Electrically Erasable Programmable Read Only Memory) 형식의 MTP(Multi Time Programmable) 셀(cell)을 포함하는 경우에, 지우기 동작(erase operation) 및 프로그램 동작(program operation)을 F-N 터널링(Fowler-Nordheim tunneling) 현상을 이용하여 수행할 수 있다.
상기 F-N 터널링 현상은 플로팅 게이트(145a, 145b, 145c)의 상기 제1 도전성 패턴(145a)와 상기 주 활성 영역(120a) 사이에서 발생할 수 있다. 예를 들어, 상기 F-N 터널링 현상은 상기 제1 도전성 패턴(145a)과 상기 주 활성 영역(120a) 사이에 위치하는 상기 터널 절연막(35)에서 상기 제1 부분(35a) 보다 두께가 얇은 상기 제2 및 제3 부분들(35b, 35c)에서 터널링 현상이 발생할 수 있다. (도 4 참조)
본 발명의 기술적 사상의 실시예들에 의한 반도체 소자의 동작(operation)을 위해 불순물 영역들 및 게이트에 전기적으로 연결된 단자들(VG, VCG, VEG, VAG, VD)이 제공될 수 있다. 이러한 단자들(VG, VCG, VEG, VAG, VD)은 도 1 내지 도 3b에서 설명한 배선들을 통하여 각 구성요소들(168, 163, 162a, 162b, 161, 160a, 160c)에 전기적 신호를 인가할 수 있다. 이러한 배선들에 대하여 앞의 도 1 내지 도 3b에서 설명한 바 있기에 여기서 자세한 설명은 생략하기로 한다.
상기 지우기 동작은 상기 제어 활성 영역(125)을 접지(ground) 시키고, 상기 게이트 라인(147a)을 플로팅(floating) 시키고, 상기 공통 불순물 영역(160c) 및 상기 제1 불순물 영역(160a)을 플로팅 시키고, 상기 제1 도전성 패턴(145a) 하부의 상기 제1 주 활성 영역(120a)에 소거 전압(erase voltage)을 인가하는 것을 포함할 수 있다. 이 경우에, 상기 소거 전압은 양의 전압일 수 있다. 그리고, 상기 제어 활성 영역(125)을 접지(ground)시킨다는 의미는, 상기 제어 활성 영역(125)과 동일한 도전형을 가지면서 상기 제어 활성 영역(125) 보다 높은 불순물 농도를 갖는 상기 보조-제어 불순물 영역(163)을 접지하는 것을 의미할 수 있다. 즉, 상기 보조-제어 불순물 영역(163)은 0V 상태일 수 있다. 상기 소거 전압은 약15V 내지 약25V일 수 있다. 그 결과, 상기 제1 도전성 패턴(145a)과 상기 제1 주 활성 영역(120a) 사이에서 F-N 터널링(Fowler-Nordheim tunneling) 현상이 일어날 수 있다. 좀더 구체적으로, 즉 상기 제1 도전성 패턴(145a)을 포함하는 플로팅 게이트 내의 전자들이 F-N 터널링 현상에 의해 상기 주 활성 영역(120a) 내로 주입될 수 있다. 따라서, 플로팅 게이트(145a, 145b, 145c) 내에서 전자들이 소거될 수 있다.
상기 프로그램 동작은 상기 게이트 라인(147a), 상기 공통 불순물 영역(160c) 및 상기 제1 불순물 영역(160a), 상기 제1 도전성 패턴(145a) 하부의 상기 제1 주 활성 영역(120a)을 접지시키고, 상기 제어 활성 영역(125)에 프로그램 전압(program voltage)를 인가하는 것을 포함할 수 있다. 상기 프로그램 전압은 상기 소거 전압 보다 낮은 양의 전압일 수 있다. 예를 들어, 상기 소거 전압이 약 15V 내지 약 25V인 경우에, 상기 프로그램 전압은 상기 소거 전압 보다 낮은 약 10V 내지 약 20V일 수 있다. 따라서, 상기 프로그램 동작에 의하여, 상기 주 활성 영역(120a) 내의 전자가 F-N 터널링 현상에 의하여, 상기 플로팅 게이트, 즉 상기 제1 도전성 패턴(145a) 내로 주입될 수 있다.
도 2b, 도 3a 및 도 3b에서 설명한 상기 플로팅 게이트(45)는 상기 제1 주 활성 영역(20a)을 가로지르며 상기 소자분리 영역(15) 상의 연장된 제1 도전성 패턴(45a), 상기 제1 제어 활성 영역(25)을 가로지르는 제2 도전성 패턴(45b), 및 상기 제1 도전성 패턴(45a)과 상기 제2 도전성 패턴(45b)을 전기적으로 연결하는 연결 부분(45c, 45d)을 포함할 수 있다. 이러한 플로팅 게이트(45)는 본 발명의 기술적 사상의 범위 내에서 다양한 형태로 변형될 수 있다. 특히, 상기 플로팅 게이트(45) 중 상기 연결 부분(45c, 45d)은 다양한 형태로 변형될 수 있다.
이하에서, 도 6 내지 도 8을 각각 참조하여 상기 플로팅 게이트(45) 중 변형된 연결 부분을 중심으로 설명하기로 한다.
도 6을 참조하면, 플로팅 게이트(145)는 상기 제1 주 활성 영역(20a)을 가로지르며 상기 소자분리 영역(15) 상의 연장된 제1 도전성 패턴(145a), 상기 제1 제어 활성 영역(25)을 가로지르는 제2 도전성 패턴(145b), 및 상기 제1 도전성 패턴(145a)과 상기 제2 도전성 패턴(145b)을 전기적으로 연결하는 연결 부분(145c)을 포함할 수 있다. 상기 연결 부분(145c)은 단일 라인 형태로써 상기 제1 도전성 패턴(145a)의 한쪽 끝부분과 상기 제2 도전성 패턴(145c)을 전기적으로 연결할 수 있다.
도 7을 참조하면, 플로팅 게이트(245)는 상기 제1 주 활성 영역(20a)을 가로지르며 상기 소자분리 영역(15) 상의 연장된 제1 도전성 패턴(145a), 상기 제1 제어 활성 영역(25)을 가로지르는 제2 도전성 패턴(145b), 및 상기 제1 도전성 패턴(145a)과 상기 제2 도전성 패턴(145b)을 전기적으로 연결하는 연결 부분(245c, 245d, 245e)을 포함할 수 있다. 상기 연결 부분(245c, 245d, 245e)은 상기 제1 도전성 패턴(145a)의 한쪽 끝부분과 상기 제2 도전성 패턴(245b)을 연결하는 제1 연결 부분(245c), 상기 제1 도전성 패턴(145a)의 다른 쪽 끝부분과 연결되며 상기 제2 도전성 패턴과 직접적으로 연결되지 않은 제2 연결 부분(245d), 상기 제1 연결 부분(245c)의 중간 부분과 상기 제2 연결 부분(245d)을 연결하는 제3 연결 부분(245e)을 포함할 수 있다.
도 8을 참조하면, 플로팅 게이트(345)는 상기 제1 주 활성 영역(20a)을 가로지르며 상기 소자분리 영역(15) 상의 연장된 제1 도전성 패턴(345a), 상기 제1 제어 활성 영역(25)을 가로지르는 제2 도전성 패턴(345b), 및 상기 제1 도전성 패턴(345a)과 상기 제2 도전성 패턴(345b)을 전기적으로 연결하는 연결 부분(345c, 345d, 345e)을 포함할 수 있다. 상기 연결 부분(345c, 345d, 345e)은 상기 제1 도전성 패턴(345a)의 한쪽 끝부분과 상기 제2 도전성 패턴(345b)을 연결하는 제1 연결 부분(345c), 상기 제1 도전성 패턴(345a)의 다른쪽 끝부분과 상기 제2 도전성 패턴(345b)을 연결하며 상기 제1 연결 부분(345c)과 평행한 제2 연결 부분(345d), 상기 제1 및 제2 연결 부분들(345c, 345d)의 중간 부분들을 연결하는 제3 연결 부분(345e)을 포함할 수 있다.
다음으로, 도 9a 내지 도 11b를 참조하여, 도 1 내지 도 3b에서 설명한 반도체 소자의 제조방법에 대하여 설명하기로 한다. 여기서, 도 9a, 도 10a 및 도 11a는 도 1의 I-I'선을 따라 취해진 단면도들이고, 도 9b, 도 10b 및 도 11b는 도 1의 II-II'선을 따라 취해진 단면도들이다.
우선, 도 1, 도 2a, 도 9a 및 도 9b를 참조하면, 반도체 기판(1)을 준비할 수 있다. 상기 반도체 기판(1)은 실리콘 기판일 수 있다. 상기 반도체 기판(1)은 N형 또는 P형일 수 있다. 예를 들어, 상기 반도체 기판(1)은 P형 실리콘 기판일 수 있다.
상기 반도체 기판(1) 상에 하드 마스크들(12)을 형성할 수 있다. 상기 하드 마스크들(12)의 각각은 차례로 적층된 버퍼 패턴(12a) 및 마스크 패턴(12b)을 포함할 수 있다. 예를 들어, 상기 버퍼 패턴(12a)은 열산화막(thermal oxide layer)으로 형성할 수 있고, 상기 마스크 패턴(12b)은 실리콘 질화막(SiN) 또는 실리콘산질화막(SiON layer)으로 형성할 수 있다. 여기서, 열 산화막은 실리콘 산화막으로 형성될 수 있다.
상기 하드 마스크들(12)을 식각 마스크로 이용하여, 상기 반도체 기판(1)을 식각할 수 있다. 그 결과, 복수의 트렌치들(14)을 형성할 수 있다. 상기 식각은 건식 식각 공정을 이용할 수 있다.
상기 트렌치들(14)은 제1 트렌치(14a) 및 제2 트렌치(14b)를 포함할 수 있다. 상기 제1 트렌치(14a)는 상기 제2 트렌치(14b) 보다 큰 폭을 가질 수 있다. 상대적으로 큰 폭을 갖는 상기 제1 트렌치(14a)는 상기 제2 트렌치(14b) 보다 완만한 경사의 기울기를 갖는 측벽(SS1)을 갖도록 형성될 수 있다. 즉, 상기 제2 트렌치(14b)는 상기 제1 트렌치(14a)의 측벽(SS1) 보다 경사진 기울기를 갖는 측벽(SS2)를 가질 수 있다. 상기 제1 트렌치(14a)는 제1 바닥영역(SB1)을 갖고, 상기 제2 트렌치(14b)는 상기 제1 바닥 영역(SB1) 보다 높은 레벨에 위치하는 제2 바닥 영역(SB2)를 가질 수 있다.
상기 하드 마스크들(12) 사이의 간격이 넓은 반도체 기판(1)을 식각하는 속도와 상기 하드 마스크들(12) 사이의 간격이 좁은 반도체 기판(1)을 식각하는 속도는 차이가 날 수 있다. 따라서, 서로 다른 폭을 갖는 상기 제1 및 제2 트렌치들(14a, 14b)은 상기 반도체 기판(1)을 건식 식각 하는 동안에, 식각 로딩 효과(etch loading effect)에 의해 서로 다른 측벽 기울기 및 서로 다른 레벨에 위치하는 바닥 영역을 갖도록 형성될 수 있다.
상기 제1 주 활성 영역(20a) 양 옆에 형성되는 제2 및 제3 트렌치들(14b, 14c)은 서로 동일한 폭을 갖도록 형성될 수 있다. 즉, 상기 제2 및 제3 트렌치들(14b, 14c)은 서로 동일한 측벽 기울기 및 서로 동일한 레벨에 위치하는 바닥 영역을 가질 수 있다.
도 1, 도 2a, 도 10a 및 도 10b를 참조하면, 상기 트렌치(14)를 형성하기 위한 식각 공정에 의하여, 상기 트렌치(14)의 바닥 영역 및 측벽에 발생한 식각 손상을 치유하기 위하여, 상기 트렌치(14)의 바닥 영역 및 측벽에 열 산화 공정을 이용하여 실리콘 산화막을 형성할 수 있다.
상기 트렌치(14)를 절연물질로 채우는 공정을 진행하여 소자분리 영역(15)을 형성할 수 있다. 좀더 구체적으로, 상기 소자분리 영역(15)을 형성하는 것은 상기 트렌치(14)를 채우며 상기 반도체 기판(1)을 덮는 소자분리 절연막을 형성하고, 상기 하드 마스크들(12)의 상부면이 노출될 때까지 상기 소자분리 절연막을 평탄화하고, 상기 하드 마스크들(12)을 식각 공정으로 제거하는 것을 포함할 수 있다. 여기서, 상기 소자분리 절연막은 실리콘 산화막으로 형성할 수 있다.
상기 소자분리 영역(15)에 의해 한정되는 복수의 활성영역들에 대하여, 도 1, 도 2a, 도 3a 및 도 3b를 참조하여 설명한 바 있다. 따라서, 여기서는 반도체 소자의 형성방법을 중심으로 설명하기로 하며, 반도체 소자를 구성하는 각 구성요소들의 배치관계 및 구조에 대한 자세한 설명은 생략하기로 한다.
가드 웰 이온 주입 공정을 진행하여, 상기 반도체 기판(1) 내에 상기 반도체 기판(1)과 다른 도전형을 갖는 가드 웰 영역(guard well region; 5)을 형성할 수 있다. 또한, 웰 이온주입 공정을 진행하여, 상기 가드 웰 영역(5) 내에 서로 이격된 제1 내지 제3 웰 영역들(10a, 10b, 10c)을 형성할 수 있다.
실시예들에서, 상기 가드 웰 영역(5)을 형성하기 위한 이온 주입 공정은 상기 소자분리 영역(15)을 형성한 후에, 진행할 수 있다. 그렇지만, 본 발명의 기술적 사상의 실시예들은 이에 한정되지 않는다. 예를 들어, 상기 소자분리 영역(15)을 형성하기 전에, 상기 가드 웰 영역(5)을 형성하기 위한 이온 주입 공정을 진행할 수도 있다.
실시예들에서, 상기 제1 내지 제3 웰 영역들(10a, 10b, 10c)을 형성하기 위한 이온 주입 공정은 상기 소자분리 영역(15)을 형성한 후에, 진행할 수 있다. 그렇지만, 본 발명의 기술적 사상의 실시예들은 이에 한정되지 않는다. 예를 들어, 상기 소자분리 영역(15)을 형성하기 전에, 상기 제1 내지 제3 웰 영역들(10a, 10b, 10c)을 형성하기 위한 이온 주입 공정을 진행할 수도 있다.
실시예들에서, 상기 가드 웰 영역(5)을 형성한 후에, 상기 제1 내지 제3 웰 영역들(10a, 10b, 10c)을 형성할 수 있다. 그렇지만, 본 발명의 기술적 사상의 실시예들은 이에 한정되지 않고, 상기 제1 내지 제3 웰 영역들(10a, 10b, 10c)을 형성한 후에, 상기 가드 웰 영역(5)을 형성할 수도 있다.
도 1, 도 2b, 도 11a 및 도 11b를 참조하면, 상기 소자분리 영역(15)을 갖는 반도체 기판(1) 상에 차례로 적층된 절연성 물질막 및 도전성 물질막을 형성할 수 있다. 상기 절연성 물질막은 열산화 공정에 의한 실리콘 산화막일 수 있다. 예를 들어, 상기 절연성 물질막은 건식 산화(dry oxidation)에 의해 형성된 실리콘 산화막일 수 있다. 상기 도전성 물질막은 폴리 실리콘막일 수 있다.
상기 도전성 물질막 상에 캐핑 마스크들(50, 51)을 형성할 수 있다. 상기 캐핑 마스크들(50, 51)은 실리콘 질화물 또는 실리콘산질화물(SiON) 등과 같은 절연성 물질로 형성할 수 있다. 상기 캐핑 마스크들(50, 51)을 식각 마스크로 이용하여 상기 도전성 물질막을 식각할 수 있다. 그 결과, 앞에서 도 2b, 도 3a 및 도 3b를 참조하여 설명한 상기 플로팅 게이트(45) 및 상기 게이트 라인들(47a, 47b)이 형성될 수 있다. 상기 플로팅 게이트(45) 및 상기 게이트 라인들(47a, 47b)은 서로 동일한 물질 및 서로 동일한 두께로 형성될 수 있다.
상기 절연성 물질막은 상기 도전성 물질막을 식각하는 동안에, 일부가 식각될 수 있지만, 상기 플로팅 게이트(45) 및 상기 게이트 라인들(47a, 47b) 하부에 잔존할 수 있다. 따라서, 상기 플로팅 게이트(45)와 상기 주 활성 영역(20a) 사이의 상기 절연성 물질막은 터널 절연막(35)으로 정의하고, 상기 플로팅 게이트(45)와 상기 제어 활성 영역(25) 사이의 절연성 물질막은 게이트 절연막(37)으로 정의하고, 상기 게이트 라인들(47a, 47b)과 상기 주 활성 영역(20a) 사이의 절연성 물질막은 게이트 유전체들(39a, 39b)로 정의할 수 있다.
상기 플로팅 게이트(45) 및 상기 게이트 라인들(47a, 47b)을 갖는 반도체 기판 상에 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 이방성 식각할 수 있다. 따라서, 상기 플로팅 게이트(45)의 측벽 상에 제1 측벽 스페이서(53)가 형성되고, 상기 게이트 라인들(47a, 47b)의 측벽들 상에 제2 측벽 스페이서들(54)이 형성될 수 있다. 상기 스페이서 절연막은 실리콘 질화막으로 형성할 수 있다.
제1 도전형이면서 고농도인 불순물 영역을 형성하기 위한 이온 주입 공정을 진행하여, 제1 및 제2 불순물 영역들(60a, 60b), 상기 공통 불순물 영역(60c) 및 제1 및 제2 제어 불순물 영역들을 형성할 수 있다. 상기 제1 도전형은 N형일 수 있다. 상기 제1 및 제2 불순물 영역들(60a, 60b)은 상기 플로팅 게이트(45) 양 옆의 상기 주 활성 영역(20a) 내에 형성되고, 상기 공통 불순물 영역(60c)은 상기 게이트 라인(47a)을 사이에 두고 상기 제2 불순물 영역(60b)의 반대편에 위치하는 상기 주 활성 영역(20a) 내에 형성되고, 상기 제1 및 제2 제어 불순물 영역들은 상기 플로팅 게이트(45) 양 옆의 상기 제어 활성 영역(25) 내에 형성될 수 있다.
제2 도전형이면서 고농도인 불순물 영역을 형성하기 위한 이온 주입 공정을 진행하여, 가드 불순물 영역(68), 보조 불순물 영역(62), 및 보조-제어 불순물 영역을 형성할 수 있다. 상기 제2 도전형은 상기 제1 도전형과 다른 도전형일 수 있다. 예를 들어, 상기 제1 도전형이 N형인 경우에, 상기 제2 도전형은 P형일 수 있다.
상기 가드 불순물 영역(68)은 상기 가드 활성 영역(30)의 상부 영역 내에 형성되고, 상기 보조 불순물 영역(62)은 상기 보조 활성 영역(21a)의 상부 영역 내에 형성되고, 상기 보조-제어 불순물 영역은 상기 보조-제어 활성 영역(126a)의 상부 영역 내에 형성될 수 있다.
도 1, 도 2c, 도 12a 및 도 12b를 참조하면, 상기 플로팅 게이트(45), 상기 게이트 라인들(47a, 47b) 및 상기 불순물 영역들(68, 62, 60a, 60b, 60c)을 갖는 반도체 기판 상에 제1 층간 절연막(70)을 형성할 수 있다. 상기 제1 층간 절연막(70)은 실리콘 산화막으로 형성할 수 있다.
상기 제1 층간 절연막(70)을 관통하며, 상기 불순물 영역들(68, 62, 60a, 60b, 60c)과 전기적으로 연결된 콘택 구조체들(75)을 형성할 수 있다. 상기 콘택 구조체(75)는 텅스텐 등과 같은 금속 물질을 포함하는 콘택 플러그 일 수 있다.
상기 제1 층간 절연막(70) 상에 배선 금속막을 형성하고, 상기 배선 금속막을 패터닝할 수 있다. 그 결과, 상기 제1 층간 절연막(70) 상에 상기 보조 불순물 영역들(62)과 전기적으로 연결된 제1 배선들(80a)이 형성되고, 상기 제1 층간 절연막(70) 상에 상기 보조-제어 불순물 영역들과 전기적으로 연결된 제2 배선들(80b)이 형성되고, 상기 제1 층간 절연막(70) 상에 상기 가드 불순물 영역들(68)과 전기적으로 연결된 제3 배선(80c)이 형성되고, 상기 층간 절연막(70) 상에 상기 공통 불순물 영역(60c)과 전기적으로 연결된 제1 패드(84a) 및 상기 제1 불순물 영역(60a)과 전기적으로 연결된 제2 패드(84b)가 형성되고, 상기 제1 층간 절연막(70) 상에 상기 제1 및 제2 게이트 라인들(47a, 47b)과 전기적으로 연결된 제4 및 제5 배선들(82a, 82b)이 형성될 수 있다. 상기 제1 내지 제5 배선들(80a, 80b, 80c, 82a, 82b), 및 상기 제1 및 제2 패드들(84a, 84b)과 상기 콘택 구조체들(75) 사이의 관계에 대하여, 앞에서 도 2c, 도 3a 및 도 3c를 참조하여 설명한 바 있다. 따라서, 여기서는 자세한 설명은 생략하기로 한다.
도 2d, 도 3a 및 도 3b를 다시 참조하면, 상기 제1 층간 절연막(70) 상에 상기 제1 내지 제5 배선들(80a, 80b, 80c, 82a, 82b), 및 상기 제1 및 제2 패드들(84a, 84b)을 덮는 제2 층간 절연막(90)을 형성할 수 있다.
상기 제2 층간 절연막(90)을 관통하는 제1 및 제2 콘택 구조체들(92a, 92b)을 형성할 수 있다. 이어서, 상기 제2 층간 절연막(90) 상에 상기 제1 및 제2 콘택 구조체들(92a, 92b)를 각각 덮는 제6 및 제7 배선들(95a, 95b)을 형성할 수 있다. 상기 제6 배선(95a)은 상기 제1 콘태 구조체(92a)에 의해 상기 제1 패드(84a)와 전기적으로 연결되고, 상기 제7 배선(95b)은 상기 제2 콘택 구조체(92b)에 의해 상기 제2 패드(84b)와 전기적으로 연결될 수 있다.
다음으로, 도 13을 참조하여 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 채택하는 전자 장치에 대하여 설명하기로 한다.
도 13을 참조하면, 전자 장치(500)는 디스플레이 패널(510), 디스플레이 구동 칩(Display Driver IC; 520) 및 처리 장치(530)를 포함할 수 있다. 상기 디스플레이 패널(510), 상기 디스플레이 구동 칩(520) 및 상기 처리 장치(530)는 신호 라인들(515, 525)에 의해 전기적으로 연결될 수 있다.
상기 디스플레이 구동 칩(520)은 도 1 내지 도 12b에서 설명한 것과 같은 본 발명의 기술적 사상의 다양한 실시예들 중 어느 하나를 포함할 수 있다. 예를 들어, 상기 디스플레이 구동 칩(520)은 EEPROM 방식의 MTP 셀(Multi Time Programmable Cell)을 포함하며, 이러한 MTP 셀은 도 1 내지 도 12b에서 설명한 것과 같은 본 발명의 기술적 사상의 다양한 실시예들 중 어느 하나일 수 있다.
상기 처리 장치(530)는 제어 장치 및 저장 장치를 포함할 수 있다. 예를 들어, 상기 처리 장치(530)는 마이크로 프로세서 등과 같은 제어 장치를 포함하고, 하드 디스크 드라이브 저장 장치, 비휘발성 메모리(예를 들어, 플래시 메모리 또는 기타 EEPROM), 휘발성 메모리(예를 들어, 베터리 기반 SDRAM 또는 DRAM) 등과 같은 하나 이상의 상이한 유형의 저장 장치를 포함할 수 있다.
본 발명의 기술적 사상에 따른 전자 장치(500)는 디스플레이 패널(510) 및 디스플레이 패널(510)과 전기적으로 연결된 디스플레이 구동 칩(520)을 포함하는 모든 전자 제품 등에 사용될 수 있다. 예를 들어, 상기 전자 장치(500)는 도 13에 개시된 것과 같은 휴대폰(600)에 채택될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.

Claims (10)

  1. 반도체 기판에 제공되며, 서로 마주보는 제1 측면 및 제2 측면을 갖는 주 활성 영역(main active region);
    상기 주 활성 영역의 상기 제1 측면에 인접하며, 상기 주 활성 영역과 제1 거리만큼 이격된 제1 보조 활성 영역(auxiliary active region);
    상기 주 활성 영역의 상기 제2 측면에 인접하며, 상기 주 활성 영역과 상기 제1 거리만큼 이격된 제2 보조 활성 영역; 및
    상기 주 활성 영역을 가로지르는 제1 도전성 패턴을 포함하되,
    상기 제1 도전성 패턴은 서로 마주보는 제1 및 제2 측면을 갖고,
    상기 제1 도전성 패턴의 상기 제1 측면은 상기 제1 보조 활성 영역과 상기 주 활성 영역 사이에 위치하고, 상기 제1 도전성 패턴의 상기 제2 측면은 상기 제2 보조 활성 영역과 상기 주 활성 영역 사이에 위치하는 반도체 소자.
  2. 제 1 항에 있어서,
    평면상에서, 상기 제1 도전성 패턴의 제1 방향의 폭은 상기 제1 보조 활성 영역의 상기 제1 방향의 폭 보다 작은 반도체 소자.
  3. 제 1 항에 있어서,
    상기 주 활성 영역과 이격된 제어 활성 영역을 더 포함하되,
    상기 주 활성 영역과 상기 제어 활성 영역은 X축 방향을 따라 배열되고,
    상기 제1 보조 활성 영역, 상기 주 활성 영역 및 상기 제2 보조 활성 영역은 상기 X축 방향과 수직한 Y축 방향을 따라 배열된 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제어 활성 영역을 가로지르는 제2 도전성 패턴; 및
    상기 제1 도전성 패턴과 상기 제2 도전성 패턴을 전기적으로 연결하는 연결 패턴을 더 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제2 도전성 패턴과 상기 제어 활성 영역 사이의 중첩 면적은, 상기 제1 도전성 패턴과 상기 주 활성 영역 사이의 중첩 면적 보다 큰 반도체 소자.
  6. 제 1 항에 있어서,
    상기 주 활성 영역을 가로지르며, 상기 제1 도전성 패턴과 이격된 도전성 라인을 더 포함하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제1 도전성 패턴과 상기 주 활성 영역 사이의 터널 유전체를 더 포함하되,
    상기 터널 유전체는 상기 주 활성 영역의 가운데 부분에 제공된 제1 터널 유전체 및 상기 주 활성 영역의 가장자리 부분에 제공된 제2 터널 유전체를 포함하고,
    상기 제1 터널 유전체는 상기 제2 터널 유전체 보다 두꺼운 반도체 소자.
  8. 반도체 기판에 제공되며, 서로 마주보는 제1 측면 및 제2 측면을 갖는 제1 활성 영역;
    상기 제1 활성 영역의 상기 제1 측면에 인접하며, 상기 제1 활성 영역과 제1 거리만큼 이격된 제2 활성 영역;
    상기 제1 활성 영역의 상기 제2 측면에 인접하며, 상기 제1 활성 영역과 상기 제1 거리만큼 이격된 제3 활성 영역;
    상기 제2 활성 영역을 사이에 두고, 상기 제1 활성 영역의 반대편에 위치하며 상기 제2 활성 영역에 인접하는 제4 활성 영역;
    상기 제3 활성 영역을 사이에 두고, 상기 제2 활성 영역의 반대편에 위치하며 상기 제3 활성 영역에 인접하는 제5 활성 영역; 및
    상기 제1 내지 제5 활성 영역들을 한정(define) 하는 소자 분리 영역을 포함하되,
    상기 제4 활성 영역은 상기 제2 활성 영역과 상기 제1 거리보다 큰 제2 거리만큼 이격되고,
    상기 제5 활성 영역은 상기 제3 활성 영역과 상기 제1 거리만큼 이격되며,
    상기 소자 분리 영역은 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 제1 부분, 상기 제1 활성 영역과 상기 제3 활성 영역 사이의 제2 부분, 및 상기 제2 활성 영역과 상기 제4 활성 영역 사이의 제3 부분을 포함하되,
    상기 소자분리 영역의 상기 제1 부분에 인접하는 상기 제1 및 제2 활성 영역들의 측벽들은 제1 기울기를 갖고,
    상기 소자분리 영역의 상기 제3 부분에 인접하는 상기 제2 및 제4 활성 영역들의 측벽들은 상기 제1 기울기와 다른 제2 기울기를 갖는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제1 활성 영역의 상부 영역에 제공된 서로 이격된 제1 불순물 영역들;
    상기 제2 활성 영역의 상부 영역에 제공된 제2 불순물 영역;
    상기 제3 활성 영역의 상부 영역에 제공된 제3 불순물 영역;
    상기 제4 활성 영역의 상부 영역에 제공된 제4 불순물 영역;
    상기 제5 활성 영역의 상부 영역에 제공되며, 서로 이격된 제5 불순물 영역들; 및
    상기 제1 불순물 영역들 사이의 상기 제1 활성 영역 상에 제공된 제1 도전성 패턴을 더 포함하는 반도체 소자.
  10. 제 8 항에 있어서,
    상기 소자분리 영역의 상기 제2 부분에 인접하는 상기 제1 및 제3 활성 영역들의 측벽들은 상기 제1 기울기를 갖는 반도체 소자.
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