KR101610829B1 - 트리플 웰 구조를 가지는 플래시 메모리 소자 - Google Patents

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Abstract

플래시 메모리 소자와 그 웰 구조가 제안된다. 플래시 메모리 소자는, 다수의 메모리 셀들이 하나의 셀 스트링에 직렬로 연결되는 낸드(NAND) 플래시 메모리 셀 영역; 워드 라인을 통하여 상기 메모리 셀들과 연결되는 저전압 및 고전압 스위치가 위치하는 제1주변 영역; 및 상기 저전압 및 고전압 스위치의 벌크 영역과 연결되는 벌크 전압 스위치가 위치하는 제2주변 영역을 포함하고, 상기 제1주변 영역은, 저전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 제1 저전압 엔모스 영역(LV NMOS); 저전압 스위치용 피모스 타입 트랜지스터(PMOS Tr)가 위치되는 저전압 피모스 영역(LV PMOS); 고전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 제1 고전압 엔모스 영역(HV NMOS); 및 고전압 스위치용 피모스 타입 트랜지스터(PMOS Tr)가 위치되는 고전압 피모스 영역(HV PMOS)을 포함하며, 상기 제2주변 영역은, 고전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 제2 고전압 엔모스 영역(HV NMOS)을 포함하고, 상기 메모리 셀들이 위치하는 상기 셀 영역에 상기 메모리 셀들을 수용하는 포켓 P-웰과, 상기 포켓 P-웰을 포위하는 N-웰이 제공되고, 상기 고전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 상기 제2 고전압 엔모스 영역(HV NMOS)에 상기 엔모스 타입 트랜지스터(NMOS Tr)을 수용하는 포켓 P-웰과 상기 포켓 P-웰을 포위하는 N-웰이 제공될 수 있다.
Figure R1020090124835
플래시 메모리, 트리플 웰, 포켓 웰, 깊은 웰, 중심치

Description

트리플 웰 구조를 가지는 플래시 메모리 소자 {Flash semiconductor device having tripple well structure}
본 발명은 트리플 웰 구조를 가지는 플래시 메모리 소자에 관한 것이다.
반도체 소자를 제조하는 공정 중에서 반도체 기판에 웰의 범위를 설정하고 이온 주입 방법으로 불순물을 주입하여 웰을 형성하는 공정이 있다.
본 발명이 해결하고자 하는 과제는, 셀 영역과 주변 영역이 전기적으로 분리되는 트리플 웰 구조를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 주변 영역 내의 각 스위치가 전기적으로 분리되는 트리플 웰 구조를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 플래시 메모리의 트리플 웰 구조를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 플래시 메모리 소자는, 다수의 메모리 셀들이 하나의 셀 스트링에 직렬로 연결되는 낸드(NAND) 플래시 메모리 셀 영역, 워드 라인을 통하여 상기 메모리 셀들과 연결되는 저전압 및 고전압 스위치가 위치하는 제1주변 영역 및 상기 저전압 및 고전압 스위치의 벌크 영역과 연결되는 벌크 전압 스위치가 위치하는 제2주변 영역을 포함하고, 상기 제1주변 영역은, 저전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 제1 저전압 엔모스 영역(LV NMOS), 저전압 스위치용 피모스 타입 트랜지스터(PMOS Tr)가 위치되는 저전압 피모스 영역(LV PMOS), 고전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 제1 고전압 엔모스 영역(HV NMOS) 및 고전압 스위치용 피모스 타입 트랜지스터(PMOS Tr)가 위치되는 고전압 피모스 영역(HV PMOS)을 포함하며, 상기 제2주변 영역은, 고전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 제2 고전압 엔모스 영역(HV NMOS)을 포함하고, 상기 메모리 셀들이 위치하는 상기 셀 영역에 상기 메모리 셀들을 수용하는 포켓 P-웰과, 상기 포켓 P-웰을 포위하는 N-웰이 제공되고, 상기 고전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 상기 제2 고전압 엔모스 영역(HV NMOS)에 상기 엔모스 타입 트랜지스터(NMOS Tr)을 수용하는 포켓 P-웰과 상기 포켓 P-웰을 포위하는 N-웰이 제공된다. 상기 고전압은 상기 저전압보다 높은 전압일 수 있다.
상기 제1주변 영역에서, 상기 저전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 저전압 엔모스 영역(LV NMOS)에 기판의 도전형과 동일한 P-웰이 제공되고, 상기 저전압 스위치용 피모스 타입 트랜지스터(PMOS Tr)가 위치되는 저전압 피모스 영역(LV PMOS)과, 고전압 스위치용 피모스 타입 트랜지스터(PMOS Tr)가 위치되는 고전압 피모스 영역(HV PMOS)에 기판의 도전형과 반대의 N-웰이 각각 제공될 수 있다.
상기 제1주변 영역에서, 상기 고전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 고전압 엔모스 영역(HV NMOS)에 기판과 동일한 벌크 농도가 유지될 수 있다.
상기 제1주변 영역에서, 상기 고전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 고전압 엔모스 영역(HV NMOS)에 상기 엔모스 타입 트랜지스터(NMOS Tr)을 수용하는 포켓 P-웰과 상기 포켓 P-웰을 포위하는 N-웰이 제공될 수 있다.
상기 제2주변 영역은, 저전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 제2 저전압 엔모스 영역(LV NMOS)을 더 포함하고, 상기 저전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 상기 제2 저전압 엔모스 영역(LV NMOS)에 엔모스 타입 트랜지스터(NMOS Tr)을 수용하는 포켓 P-웰과 상기 포켓 P-웰을 포위하는 N-웰이 제공되며, 상기 제2주변 영역에서, 상기 제2 고전압 엔모스 영역(HV NMOS)의 상기 N-웰 및 포켓 P-웰은 상기 제2 저전압 엔모스 영역(LV NMOS)의 상기 N-웰 및 포켓 P-웰보다 이온주입의 깊이는 깊으나, 이온주입의 농도는 낮을 수 있다.
상기 제2주변 영역은, 저전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 제2 저전압 엔모스 영역(LV NMOS)을 더 포함하고, 상기 저전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 상기 제2 저전압 엔모스 영역(LV NMOS)에 제공되는 벌크 영역은, 상기 제2 고전압 엔모스 영역(HV NMOS)에 제공되는 벌크 영역과 공통될 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 플래시 메모리 소자는, 셀 영역에서 플래시 메모리 셀 어레이 구조를 가지는 셀 트랜지스터, 상기 셀 트랜지스터의 워드 라인으로 음의 전압을 제공하기 위하여 주변 영역에 위치하는 저전압 스위치 및 고전압 스위치 및 음의 고전압을 상기 저전압 스위치 및 고전압 스위치의 벌크 전압으로 제공하기 위하여 상기 주변 영역에 위치하는 벌크 전압 스위치를 포함하고, 상기 셀 트랜지스터는, 상기 주변 영역과 전기적으로 분리되도록, 제1트리플 웰 구조를 가지고, 상기 벌크 전압 스위치는, 상기 저전압 스위치 및 고전압 스위치와 전기적으로 분리되도록, 제2트리플 웰 구조를 가질 수 있다.
상기 제1트리플 웰 구조는, P형 기판의 도전형과 반대의 도전형인 N형으로 형성되는 N형 제1웰, 상기 P형 기판과 동일한 도전형인 P형으로 형성되고, 상기 N형 제1웰에 의하여 포위되어, 상기 셀 트랜지스터들의 벌크 영역으로서 기능하는 P형 제1포켓 웰을 포함하고, 상기 제2트리플 웰 구조는, 상기 P형 기판의 도전형과 반대의 도전형인 N형으로 형성되는 N형 제2웰, 상기 P형 기판과 동일한 도전형인 P형으로 형성되고, 상기 N형 제2웰에 의하여 포위되어, 상기 셀 트랜지스터들의 벌크 영역으로서 기능하는 P형 제2포켓 웰을 포함하고, 상기 N형 제1웰 및 N형 제2웰 혹은 P형 제1포켓 웰 및 P형 제2포켓 웰은, 이온주입의 중심치(Rp)와 농도가 동일할 수 있다.
상기 저전압 스위치 및 고전압 스위치는, 음의 전압을 인가하는 트랜지스터와 상기 트랜지스터의 벌크 영역으로 작용하는 웰로 구성되고, 상기 트랜지스터는, 저전압 스위치용 엔모스 타입 트랜지스터, 저전압 스위치용 피모스 타입 트랜지스터, 고전압 스위치용 엔모스 타입 트랜지스터 및 고전압 스위치용 피모스 타입 트랜지스터 중에서 선택되고, 상기 웰은, 상기 P형 기판과 동일한 도전형으로 도우프되는 P-웰, 상기 P형 기판과 반대의 도전형으로 도우프되는 N-웰 및 P형 기판의 벌크 농도와 동일한 P-웰 중에서 선택될 수 있다.
상기 벌크 전압 스위치는, 상기 P형 제2포켓 웰에 수용되는 고전압 엔모스 타입 트랜지스터로 구성될 수 있다.
상기 P형 제2포켓 웰은, 상기 P형 제1포켓 웰 보다 이온주입의 중심치(Rp)가 깊고, 상기 중심치(Rp)의 깊이는 적어도 1.0㎛ 이상이 될 수 있다.
상기 N형 제2웰은, 상기 N형 제1웰 보다 이온주입의 중심치(Rp)가 깊고, 상기 중심치(Rp)의 깊이는 적어도 1.5㎛ 이상이 될 수 있다.
상기 P형 제2포켓 웰은, 상기 P형 제1포켓 웰 보다 이온주입의 농도가 낮고, 상기 농도는 1E11 atoms/㎠ 이상 1E13 atoms/㎠ 이하가 될 수 있다.
상기 N형 제2웰은, 상기 N형 제1웰 보다 이온주입의 농도가 낮고, 상기 농도는 1E11 atoms/㎠ 이상 2E13 atoms/㎠ 이하가 될 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 플래시 메모리 소자의 웰 구조는, 셀 트랜지스터들이 배치되는 셀 영역과 상기 셀 영역을 동작시키는 주변 영역을 포함하고, 상기 셀 영역의 웰 구조는, 제1도전형의 기판, 상기 기판과 반대의 제2도전형으로 형성된 제1웰, 상기 제1웰에 의하여 포위됨으로써 셀 트랜지스터들의 벌크 영역으로서 기능하고, 제1도전형으로 형성된 제1포켓 웰을 포함하고, 상기 주변 영역의 웰 구조는, 저전압 스위치용 제1 엔모스 타입 트랜지스터들을 수용하고, 제1도전형으로 형성되는 제2웰, 저전압 스위치용 피모스 타입 트랜지스터들을 수용하고, 제2도전형으로 형성되는 제3웰, 고전압 스위치용 제2 엔모스 타입 트랜지스터들을 수용하고, 상기 기판을 직접 벌크 영역으로 이용하는 제4웰, 고전압 스위치용 피모스 타입 트랜지스터들을 수용하고, 제2도전형으로 형성되는 제5웰, 저전압 스위치용 제3 엔모스 타입 트랜지스터들을 수용하고, 제2도전형으로 형성되는 제6웰, 상기 제6웰에 포위됨으로써 벌크 전압 스위치용 트랜지스터들의 벌크 영역으로서 기능하고, 제1도전형으로 형성되는 제2포켓 웰, 고전압 스위치용 제4 엔모스 타입 트랜지스터들을 수용하고, 제2도전형으로 형성되는 제7웰, 상기 제7웰에 포위됨으로써 벌크 전압 스위치용 트랜지스터들의 벌크 영역으로서 기능하고, 제1도전형으로 형성되는 제3포켓 웰을 더 포함할 수 있다.
상기 제3포켓 웰은, 상기 제1포켓 웰 혹은 상기 제2포켓 웰과 비교하여, 이온주입의 중심치(Rp)가 1.5배 더 깊을 수 있다.
상기 제3포켓 웰의 이온주입의 중심치(Rp)는 1.0㎛ 보다 깊을 수 있다.
상기 제3포켓 웰은, 상기 제1포켓 웰 혹은 상기 제2포켓 웰과 비교하여, 이온주입의 농도가 더 낮을 수 있다.
상기 제3포켓 웰의 이온주입의 농도는, 1E11 atoms/㎠ 보다 높고 1E13 atoms/㎠ 보다 낮을 수 있다.
상기 제7웰은, 제1웰 혹은 제6웰과 비교하여, 이온주입의 중심치(Rp)가 더 깊고, 적어도 이온주입의 중심치는 1.5㎛ 이상이 될 수 있다.
상기 제7웰의 이온주입의 농도는 1E11 atoms/㎠ 보다 높고 2E13 atoms/㎠ 보다 낮을 수 있다.
위에서 설명한 바와 같이, 본 발명의 기술적 사상에 의한 플래시 메모리 소자의 구성에 의하면 다음과 같은 효과들 중 하나 이상을 기대할 수 있다.
첫째, 셀 영역과 주변 영역이 상호 전기적으로 분리될 뿐만 아니라, 주변 영역의 스위치 상호간에도 전기적으로 분리되기 때문에, 벌크 영역 전체에 걸쳐 전압 및 신호의 손실이 최소화될 수 있다.
둘째, 벌크 전압 스위치가 트리플 웰의 구조를 가짐으로써, 저전압 스위치 혹은 고전압 스위치 사이에서 절연 특성이 강화될 수 있다.
셋째, 벌크 전압 스위치의 고전압 피모스 영역에서, 피모스 타입 트랜지스터를 수용하는 포켓 P-웰의 중심치가 깊어지고, 포켓 웰을 포위하는 N-웰이 깊이 또한 깊어지기 때문에, 깊이 방향으로 농도는 낮아지고, 항복 전압은 높아지며, 동작 효과가 개선될 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 각 구성의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은, 본 발명의 기술적 사상에 의한 낸드(NAND) 플래시 메모리 소자의 고전압 스위치 및 셀 스트링 구조를 나타내는 회로도이다. 도 2는, 본 발명의 기술 적 사상에 의한 낸드(NAND) 플래시 메모리 소자의 블록도이다.
도 1을 참조하면, 접지 선택 트랜지스터(Ground Selection Transistor: GST), 다수의 메모리 셀들(MC0 ~ MC31) 및 스트링 선택 트랜지스터(String Selection Transistor: SST)가 하나의 셀 스트링(cell string)에 직렬로 연결될 수 있다. 접지 선택 트랜지스터(GST)는, 공통 소스 라인(Common Source Line: CSL)에 연결되고, 스트링 선택 트랜지스터(SST)는, 비트 라인(BL)에 연결될 수 있다. 다수의 메모리 셀들(MC0 ~ MC31)은, 게이트를 통해 고전압에 견딜 수 있는 고전압 스위치들(high voltage NMOS)(100)과 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트에 스트링 선택 라인(string selection line: SSL)이 연결되고, 그라운드 선택 트랜지스터(GST)의 게이트에 그라운드 선택 라인(ground selection line: GSL)이 연결될 수 있다.
고전압 스위치들(100)의 소스는, 워드 라인들(WL<0> ~ WL<31>)과 스트링 선택 라인(SSL), 그라운드 선택 라인(GSL)에 각각 연결될 수 있다. 고전압 스위치들(100)의 드레인은, 모드에 따라서 전압이 선택적으로 인가되는 SS(string selection signal), S<0> ~ S<31>, GS(ground selection signal) 신호 라인에 연결될 수 있다. 고전압 스위치들(100)의 게이트는 블록 선택 라인(BLKSEL)과 연결될 수 있다.
블록 선택 라인(BLKSEL)을 통하여 해당 블록이 선택되면, 도 2의 워드 라인 드라이버(Driver)(110)는, 워드 라인들(WL<0> ~ WL<31>), 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)으로 동작 모드에 따라 적절한 전압 신호(SS, S<0> ~ S<31>, GS)를 제공할 수 있다. 적절한 전압 신호(SS, S<0> ~ S<31>, GS)는, 도 1의 고전압 스위치들(100)을 통해서 셀 스트링에 제공될 수 있다. 따라서, 선택된 블록의 고전압 스위치들(100)은 턴-온(turn-on)되고, 워드 라인들(WL<0> ~ WL<31>)에 필요한 전압을 전달하게 된다. 반대로, 블록이 선택되지 않으면, 블록 선택 라인(BLKSEL)은 0V를 유지하고, 고전압 스위치들(100)은 턴-오프(turn-off)된다.
도 2를 참조하면, 프로그램 전압(Vpgm), 패스 전압(Vpass), 소거 전압(Vera) 및 검증 전압(Vver)이 드라이버(110)로 제공될 수 있다.
드라이버(110)는, 스트링 선택 라인(SSL), 그라운드 선택 라인(GSL), 및 워드 라인(WL<0> ~ WL<31>)으로 필요한 전압 신호들을 제공할 수 있다. 특히, 워드 라인(WL<0> ~ WL<31>) 각각으로 동작 모드에 따라 프로그램 전압(Vpgm), 패스 전압(Vpass), 소거 전압(Vera) 및 검증 전압(Vver) 중 어느 하나를 선택적으로 공급할 수 있다.
X-디코더(120)는, 행 어드레스 신호(X-ADD)에 응답하여 블록 또는 행들을 선택할 수 있다. 선택된 행들의 워드 라인들(WL<0> ~ WL<31>)로는 드라이버(110)로부터 출력되는 워드 라인 전압 신호들(S<0> ~ S<31>) 및 선택 신호들(SS, GS)을 전달할 수 있다. 이러한 동작은, 입력되는 행 어드레스 신호(X-ADD)에 대응하는 고전압 스위치들(100)이 턴-온(turn-on)됨으로써 수행될 수 있다.
음전압 발생기(Negative Voltage Generator)(130)는, 음의 고전압을 생성하여 소거 검증 전압(Vver)으로 제공하거나 혹은 음의 고전압을 고전압 스위치들(100)의 벌크 전압(Vneg)으로 제공할 수 있다.
벌크 전압 스위치(Bulk voltage Switch)(140)는, X-디코더(120)의 고전압 스위치들(100)의 벌크 전압을 선택적으로 공급할 수 있다. 즉, 소거 검증 동작시, 벌크 전압 스위치(140)는, 음의 고전압에 해당하는 벌크 전압(Vneg)을 X-디코더(120)로 전달할 수 있다. 기타 동작 모드시, 벌크 전압 스위치(140)는, 접지 전압(Vgnd)을 고전압 스위치들(100)의 벌크 전압으로 제공할 수 있다.
벌크 전압 제어 로직(Bulk Voltage Control Logic)(150)은, 동작 모드에 응답하여 벌크 전압 스위치(140)의 선택 동작을 제어할 수 있다. 소거 검증 동작시, 벌크 전압 제어 로직(150)은, 음의 고전압이 고전압 스위치들(100)의 벌크 전압으로 공급되도록, 벌크 전압 스위치(140)를 제어할 수 있다. 기타 동작 모드시, 벌크 전압 제어 로직(150)은, 접지 전압(Vgnd)이 고전압 스위치들(100)의 벌크 전압으로 제공되도록, 벌크 전압 스위치(140)를 제어할 수 있다.
셀 영역(Cell Array)(160)은, 비트 라인(BL) 및 워드 라인(WL<0> ~ WL<31>)에 연결되는 플래시 메모리 셀들(MC0 ~ MC31)을 포함할 수 있다. 낸드(NAND) 플래시 메모리 셀들(MC0 ~ MC31)은, 하나의 비트 라인(BL)에 직렬로 연결되는 스트링(string) 단위를 구성할 수 있다. 복수의 스트링 단위의 메모리 셀들(MC0 ~ MC31)은, 다시 소거의 기본 단위가 되는 메모리 블록(memory block)을 구성할 수 있다.
페이지 버퍼(Page Buffer)(170)는, 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들며, 페이지 버퍼(170)는, 프로그램 동작 모드에서 기입 드라이버로 동작하고, 읽기 동작 모드에서 감지 증폭기로서 동 작할 수 있다. 그리고 소거 검증 동작에서, 소거 검증 전압(Vver)에 의해 각각의 셀 스트링들의 턴-온 상태를 감지할 수 있다. 감지된 데이터에 의해서 소거 검증이 이루어질 수 있다.
이하, 소거 동작시 워드 라인에 음의 고전압이 인가되고, 소거 여부를 확인하기 위하여, 벌크 영역에 벌크 전압이 인가되는 소거 검증 동작 과정이 설명된다.
도 1 및 도 2를 참조하면, 셀 영역(160)의 벌크 영역으로 가령, 20V의 소거 전압이 인가될 수 있다. 그 후, 소거 여부를 확인하기 위하여 드라이버(110)를 구동시키면, 소거 검증 전압(Vver)이 워드 라인(WL<0> ~ WL<31>)으로 전달된다. 소거 검증 전압(Vver)은, 음전압 발생기(130)에서 발생되고, 음의 고전압(Negative high voltage) 형태로 제공될 수 있다. 소거 검증 전압(Vver)으로 0V보다 낮은 음의 전압이 사용되는 것은, 보다 조밀한 분포도를 얻기 위한 것이다. 소거 상태에 대응되는 문턱 전압 산포의 조밀도를 높이기 위하여, 워드 라인(WL<0> ~ WL<31>)에 음의 전압이 인가되어야 하기 때문이다.
소거 검증 전압(Vver)이 고전압 스위치들(100)을 통해서 워드 라인들(WL<0> ~ WL<31>)으로 전달되기 위해서, 고전압 스위치들(100)의 벌크 전압은 전술한 소거 검증 전압 이하의 전압으로 바이어스 되어야 한다. 따라서, 소거 검증 동작시, X-디코더(120)에 포함되는 고전압 스위치들(100)의 벌크 영역으로는 소거 검증 전압(Vver)과 동일한 레벨 또는 그 이하 레벨의 전압이 인가될 수 있다. 즉, 음전압 발생기(130)에서 발생된 전압들은 벌크 전압 스위치(140)에 의해서 선택적으로 고전압 스위치들(100)의 벌크 영역에 제공될 수 있다. 그렇게 해야만, 드라 이버(110)로부터 제공되는 소거 검증 전압(Vver)이 워드 라인(WL<0> ~ WL<31>)으로 손실 없이 전달될 수 있기 때문이다.
그럼에도 불구하고, 소거 검증 동작시 고전압 스위치들(100)로부터 고전압이 벌크 영역으로 제공될 때, 전압 및 신호의 손실이 발생할 수 있다. 또한, 벌크 전압 스위치(140)는, 벌크 영역에 음의 전압을 인가하기 위하여, 벌크 영역에 연결되어 있다. 따라서, 고전압 스위치들(100) 혹은 벌크 전압 스위치(140)는 고전압이 인가되기 때문에, 주변의 회로 소자에 손상을 줄 수 있을 뿐만 아니라, 상호 불필요한 영향을 미칠 수 있다. 이에, 고전압 스위치들(100)와 벌크 전압 스위치(140) 사이에 절연 특성을 강화할 필요가 있다.
도 3은, 본 발명의 기술적 사상에 의한 낸드(NAND) 플래시 메모리에서 셀 영역(160)과 주변 영역(190)의 웰 구조를 나타내는 종단면도이다.
셀 영역(160)은, 낸드(NAND) 플래시 메모리 셀(MC0 ~ MC31)들이 위치되는 영역이다. 메모리 셀들(MC0 ~ MC31)은, 반도체 기판(210)의 상부에 터널 산화막(220)을 개재하여 형성된 플로팅 게이트(222)와, 플로팅 게이트(222)의 상부에 층간 유전막(224)을 개재하여 형성된 컨트롤 게이트(226)가 적층된 트랜지스터 구조로 형성될 수 있다. 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)는, 데이터를 저장하는 플로팅 게이트(222)가 필요 없기 때문에, 플로팅 게이트(222)와 컨트롤 게이트(226)는 전기적으로 연결될 수 있다. 터널 산화막(220)을 사이에 두고, 소오스 영역(S) 및 드레인 영역(D)이 N형 불순물로 형성될 수 있다.
이러한 셀 영역(160)의 웰 구조는, P형 기판(210), N형으로 형성되는 제1 웰(310), 제1웰(310)에 의하여 포위됨으로써 메모리 셀들(MC0 ~ MC31)의 벌크 영역으로서 기능하고, P형으로 형성된 제1포켓 웰(312)을 포함할 수 있다.
이와 같이, 셀 영역의 웰 구조가 트리플 웰 구조를 하게 된 이유는 다음과 같다. 20V의 소거 전압이 제1포켓 웰(312)에 인가될 때, 제1웰(310)이 제1포켓 웰(312)을 감싸고 있고, 제1웰(310)과 기판(210) 사이에 P-N 접합이 형성되기 때문에, 상기 20V의 고전압이 주변 영역(190)으로 인가되는 것이 차단될 수 있다. 따라서, 주변 영역(190)은 셀 영역(160)의 트리플 웰 구조에 의하여 고전압에 의한 영향을 받지 않게 되고, 전압 및 신호의 손실이 방지될 수 있다.
주변 영역(190)은, 셀 영역(160)과 전기적으로 분리되고, 엔모스 타입 트랜지스터(NMOS Tr) 혹은 피모스 타입 트랜지스터(PMOS Tr) 중에서 선택되는 저전압 스위치용 트랜지스터와 고전압 스위치용 트랜지스터들이 위치되는 영역이다. 이러한 주변 영역(190)은, 저전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 저전압 엔모스 영역(LV NMOS), 저전압 스위치용 피모스 타입 트랜지스터(PMOS Tr)가 위치되는 저전압 피모스 영역(LV PMOS), 고전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 고전압 엔모스 영역(HV NMOS), 고전압 스위치용 피모스 타입 트랜지스터(PMOS Tr)가 위치되는 고전압 피모스 영역(HV PMOS)을 포함할 수 있다.
저전압 엔모스 영역(LV NMOS)에 제2웰(320)이 제공되고, 저전압 피모스 영역(LV PMOS)에 제3웰(330)이 제공되며, 고전압 엔모스 영역(HV NMOS)에 제4웰(340)이 제공되며, 고전압 피모스 영역(HV PMOS)에 제5웰(350)이 제공될 수 있다.
따라서, 주변 영역(190)의 웰 구조는, 소거 검증 동작시 소거 검증 전압(Very)이 워드 라인(WL<0> ~ WL<31>)에 인가되도록 하기 위하여, 상기 저전압 스위치용 트랜지스터들 중 엔모스 타입 트랜지스터(NMOS Tr)를 수용하는 제2웰(320), 상기 저전압 스위치용 트랜지스터들 중 피모스 타입 트랜지스터(PMOS Tr)를 수용하는 제3웰(330), 상기 고전압 스위치용 트랜지스터들 중 엔모스 타입 트랜지스터(NMOS Tr)를 수용하는 제4웰(340) 및 상기 고전압 스위치용 트랜지스터들 중 피모스 타입 트랜지스터(PMOS Tr)를 수용하는 제5웰(350)을 포함할 수 있다.
제2웰(320)은 P형으로 도우프될 수 있고, 제3웰(330)은 N형으로 도우프될 수 있으며, 제5웰(350)은 제3웰(330)과 마찬가지로 N형으로 도우프될 수 있다. 제4웰(340)은 기판(210)을 직접 벌크 영역으로 이용할 수 있다.
제1웰(310) 및 제3웰(330)이 N형으로 도우프되는 이유는, 기판(210)과 반대의 도전형으로 N-웰을 형성하고, N-웰 내부에 피모스 타입 트랜지스터(PMOS Tr)를 형성함으로써, 피모스(PMOS)의 특성과 아이솔레이션(isolation)의 특성을 개선하기 위한 것이다.
제2웰(320)이 기판(210)과 동일한 도전형으로 불순물이 도우프되는 이유는, 제2웰(320)에 수용된 엔모스 타입 트랜지스터(NMOS Tr)가 고전압에 대하여 내성을 키우지 않아도 되고, P-웰에 엔모스 타입 트랜지스터(NMOS Tr)를 형성시킴으로써, 쇼트 채널(short channel)에서 펀치 쓰루(punch through)의 특성을 개선하기 위한 것이다.
제4웰(340)이 특별히 웰 구조를 형성하지 않고, 기판(210)과 동일한 벌크 농 도를 유지하는 이유는, 제4웰(240)에 수용된 엔모스 타입 트랜지스터(NMOS Tr)가 고전압에 대하여 내성을 키우고, 기판(210)의 낮은 벌크 농도를 통하여 바디 효과(body effect)의 특성을 개선하기 위한 것이다.
도 4는, 본 발명의 기술적 사상에 의한 다른 실시예를 나타내는 플래시 메모리 소자의 구성을 나타내는 종단면도이다.
도 4를 참고하면, 고전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 고전압 엔모스 영역(HV NMOS)에 엔모스 타입 트랜지스터(NMOS Tr)을 수용하는 포켓 P-웰(344)이 제공되고, 상기 포켓 P-웰(344)을 포위하는 N-웰(346)이 제공될 수 있다. 트리플 웰 구조를 가질 수 있다.
다시 도 3을 참고하면, 상기한 주변 영역(190)에 벌크 전압을 인가하기 위하여, 저전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)와 고전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치된다.
상기한 주변 영역(190)은, 벌크 전압 인가를 위한 저전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 저전압 엔모스 영역(LV NMOS) 및 벌크 전압 인가를 위한 고전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 고전압 엔모스 영역(HV NMOS)을 더 포함할 수 있다. 도면에서는 고전압 스위치(100)가 위치되는 영역을 제1주변 영역으로 나타내고, 벌크 전압 스위치(140)가 위치되는 영역을 제2주변 영역으로 나타내고 있다.
저전압 엔모스 영역(LV NMOS)에 제6웰(360)이 제공되고, 고전압 엔모스 영역(HV NMOS)에 제7웰(370)이 제공될 수 있다.
따라서, 상기 주변 영역(190)의 웰 구조는, 소거 검증 동작시 고전압 스위치의 벌크 영역으로 벌크 전압이 인가되도록 하기 위하여, 기판(210)의 도전형과 반대의 제2도전형인 N형으로 형성되는 제6웰(360), 상기 저전압 스위치용 트랜지스터들 중 엔모스 타입 트랜지스터(NMOS Tr)의 벌크 영역으로서 기능하고, 제6웰(360)에 의해 포위되며, P형으로 형성된 제2포켓 웰(362)을 더 포함할 수 있다. 또한, P형으로 형성되는 제7웰(370) 및 상기 고전압 스위치용 트랜지스터들 중 엔모스 타입 트랜지스터(NMOS Tr)의 벌크 영역으로서 기능하고, 제7웰(370)에 의해 포위되며, P형으로 형성된 제3포켓 웰(372)을 더 포함할 수 있다.
상기 벌크 전압 스위치(140)의 웰 구조가 트리플 웰 구조를 가지는 것은, 저전압 및 고전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr) 혹은 피모스 타입 트랜지스터(PMOS Tr)와 벌크 전압 스위치(140)의 엔모스 타입 트랜지스터(NMOS Tr) 사이에 절연 특성을 강화하기 위한 것이다.
전술한 바와 같이, 셀 영역(160)의 웰 구조 또한 트리플 웰 구조를 갖게 된 이유는, 소거 동작시 20V의 고전압이 셀 영역(160)으로 인가될 때, 주변 영역(190)의 회로 손상을 주지 않도록 하기 위한 것이다. 그러나, 이와 같은 현상은 셀 영역(160)과 주변 영역(190) 사이에서만 발생하는 것은 아니고, 주변 영역(190) 내에서도 발생할 수 있다. 즉, 주변 영역(190)으로 벌크 전압을 인가하기 위한 벌크 전압 스위치(140)의 경우에도 저전압 혹은 고전압 엔모스 타입 트랜지스터(NMOS Tr)가 주변 영역의 다른 스위치 영역으로 전기적 충격을 줄 수 있다.
도 5는, 주변 영역(190)의 제2포켓 웰(372)과 제7웰(370)이 셀 영역의 제1포 켓 웰(312)과 제1웰(310)보다 깊게 형성된 웰 구조를 나타내는 종단면도이다.
도 5를 참조하면, 전압 손실을 최소화하고, 절연 특성을 강화하기 위하여, 트리플 웰은 다음과 같이 불순물 형태로 도우프될 수 있다. 제3포켓 웰(372)을 P형으로 형성하기 위하여, 제3포켓 웰(372)은 보론(B) 기타 P형 불순물로 도우프될 수 있다. P형 불순물을 이온주입(IIP)할 때, 중심치(Rp)가 1.0㎛ 보다 깊을 수 있다. 제3포켓 웰(372)의 중심치(Rp)는 셀 영역(160)과 비교할 때, 제1포켓 웰(312)의 중심치(Rp) 보다 1.5배 내지 2.0배 이상이 될 수 있다. 또한, P형 불순물의 이온주입 농도는 셀 영역(160)과 비교할 때, 낮다. 따라서, 제3포켓 웰(372)의 농도는, 1E11 atoms/㎠ 보다 높고, 1E13 atoms/㎠ 보다 낮을 수 있다.
제7웰(370)을 N형으로 형성하기 위하여, 제7웰(370)은 인(P) 기타 N형 불순물로 도우프될 수 있다. N형 불순물을 이온주입(IIP)할 때, 셀 영역(160)과 비교하여 깊은 웰(Deep N-well: DNW)을 형성할 수 있다. 상기 깊은 웰(DNW)의 중심치(Rp)가 1.5㎛ 보다 깊을 수 있다. 또한, N형 불순물의 이온주입 농도는, 셀 영역(160)과 비교할 때, 낮다. 따라서, 제7웰(270)의 농도는, 1E11 atoms/㎠ 보다 높고, 2E13 atoms/㎠ 보다 낮을 수 있다.
이와 같이, 제1포켓 웰(312)에서 불순물이 기판 내부로 깊이(D3)까지 주입되어 있고, 제1웰(310)에서 불순물이 깊이(D1)까지 주입되어 있는데 반하여, 제3포켓 웰(372)에서 불순물이 깊이(D4)까지 주입되어 있고, 제7웰(370)에서 불순물이 깊이(D2)까지 주입되어 있기 때문에, 제7웰(370)이 깊은 웰(DNM) 구조를 가지게 된다. 또한, 기판(210)의 깊이 방향으로 농도는 점진적으로 감소하기 때문에, 제3포 켓 웰(371)과 기판(210) 사이에는 높은 항복 전압을 유지할 수 있다. 따라서, 제7웰(370)에 고전압이 인가되더라도 전압 및 신호가 손실되는 문제는 발생하지 않는다.
도 6은, 본 발명의 또 다른 실시예에 의한 동일한 벌크 영역을 사용하는 플래시 메모리 소자의 구성을 나타내는 종단면도이다.
도 6을 참조하면, 저전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 저전압 피모스 영역(LV PMOS)에 제공되는 벌크 영역이, 상기 고전압 피모스 영역(HV PMOS)에 제공되는 벌크 영역과 공통될 수 있다. 즉, 저전압의 엔모스 타입 트랜지스터(NMOS Tr)와 고전압의 엔모스 타입 트랜지스터(NMOS Tr)가 동일한 제4포켓 웰(382)에 지지되고, 제4포켓 웰(382)은 제8웰(380)에 포위될 수 있다.
이하에서, 본 발명의 기술적 사상에 의한 다양한 실시예들에 의한 플래시 메모리 소자의 웰 제조방법들이 설명된다.
도 7a 내지 도 7e는, 도 5의 웰 구조를 형성하는 방법을 나타내는 종단면도들이다.
도 7a를 참조하면, 제1도전형의 P형 반도체 기판(210) 상면에 패드 산화막과 질화막(도시되지 않음)이 통상의 방법으로 적층될 수 있다. P-웰들이 형성될 부분만 남기고, 나머지 부분은 식각하여, 제1이온주입 마스크(M1)가 형성될 수 있다. 제1웰(310)이 형성될 셀 영역(160)과 제1주변 영역에서 제3웰(330)이 형성될 저전압 피모스 영역(LV PMOS) 그리고 제5웰(350)이 형성될 고전압 피모스 영역(HV PMOS)은 노출되도록 하되, 다만 제7웰(370)이 형성될 고전압 엔모스 영역(HV NMOS)은 노출되지 않도록 한다. 이와 같은 제1이온주입 마스크(M1)는, 포토 레지스트(PR)를 노광 및 현상하여 형성된 포토 레지스트 패턴일 수 있다.
제1이온주입 마스크(M1)의 상기 노출된 부분에 제2도전형의 N-웰을 형성하기 위하여, 노출된 부분으로 인(P) 기타 N형 불순물이 주입될 수 있다. 이때, N형 불순물은 깊이(D1)까지 주입될 수 있다. 이로써, 셀 영역(160)에서 N-웰의 제1셀(310)과, 제1주변 영역(190)에서 N-웰의 제3웰(330) 및 제5웰(350)이 형성될 수 있다. 제1이온주입 마스크(M1)가 통상의 방법으로 제거될 수 있다.
도 7b를 참조하면, 제2주변 영역에서 제7웰(370)이 형성될 고전압 엔모스 영역(HV NMOS)을 노출시키는 제2이온주입 마스크(M2)가 형성될 수 있다. 이때, N형 불순물은 상기 깊이(D1)보다 깊은 깊이(D2)까지 주입될 수 있다. 상기 깊이(D2)에 따라 불순물의 농도는 낮아질 수 있다. 이로써, 깊은 N-웰의 제7웰(370)이 형성될 수 있다. 제2이온주입 마스크(M2)가 통상의 방법으로 제거될 수 있다.
도 7c를 참조하면, 제2웰(320)이 형성될 저전압 엔모스 영역(LV NMOS)을 노출시키는 제3이온주입 마스크(M3)가 형성될 수 있다. 제3이온주입 마스크(M3)의 노출된 부분에 P-웰을 형성하기 위하여, 상기 노출된 부분으로 보론(B) 기타 P형 불순물이 주입될 수 있다. 이로써, P-웰의 제2웰(320)이 형성될 수 있다. 제3이온주입 마스크(M3)가 통상의 방법으로 제거될 수 있다.
도 7d를 참조하면, 제1포켓 웰(312)이 형성될 셀 영역 및 제2주변 영역에서 제2포켓 웰(362)이 형성될 저전압 엔모스 영역(LV NMOS)을 노출하는 제4이온주입 마스크(M4)가 형성될 수 있다. 제4이온주입 마스크(M4)의 노출된 부분에 포켓 P-웰들을 형성하기 위하여, 상기 노출된 부분으로 보론(B) 기타 P형 불순물이 주입될 수 있다. 이때, P형 불순물은 깊이(D3)까지 주입될 수 있다. 이로써, 포켓 P-웰과 N-웰로 구성되는 트리플 웰이 완성될 수 있다. 제4이온주입 마스크(M4)가 통상의 방법으로 제거될 수 있다.
도 7e를 참조하면, 제2주변 영역에서 제3포켓 웰이 형성될 고전압 엔모스 영역(HV NMOS)을 노출시키는 제5이온주입 마스크(M5)가 형성될 수 있다. 제5이온주입 마스크(M5)의 노출된 부분에 포켓 P-웰을 형성하기 위하여, 상기 노출된 부분으로 보론(B) 기타 P형 불순물이 주입될 수 있다. 이때, P형 불순물은 깊이(D4)까지 주입될 수 있다. 이로써, 포켓 P-웰과 깊은 N-웰로 구성되는 트리플 웰이 완성될 수 있다. 제5이온주입 마스크(M5)가 통상의 방법으로 제거될 수 있다.
기타, 각 웰을 분리하는 소자 분리막(290)을 형성하고, 기판(210)의 상면에 트랜지스터를 형성하는 공정은 통상의 반도체 소자의 제조방법에 의하여 수행될 수 있기 때문에 여기에서는 설명이 생략되기로 한다.
그 외, 도면에 참조 부호가 표시되지 않았거나, 참조 부호만 표시된 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다 는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
도 1은, 본 발명의 기술적 사상에 의한 낸드(NAND) 플래시 메모리 소자의 고전압 스위치 및 셀 스트링 구조를 나타내는 회로도이다.
도 2는, 본 발명의 기술적 사상에 의한 낸드(NAND) 플래시 메모리 소자의 블록도이다.
도 3은, 본 발명의 기술적 사상에 의한 낸드(NAND) 플래시 메모리에서 셀 영역과 주변 영역의 웰 구조를 나타내는 종단면도이다.
도 4는, 본 발명의 기술적 사상에 의한 다른 실시예를 나타내는 낸드(NAND) 플래시 메모리의 웰 구조를 나타내는 종단면도이다.
도 5는, 주변 영역의 제2포켓 웰과 제7웰이 셀 영역의 제1포켓 웰과 제1웰보다 깊게 형성된 웰 구조를 나타내는 종단면도이다.
도 6은, 본 발명의 또 다른 실시예에 의한 동일한 벌크 영역을 사용하는 플래시 메모리의 웰 구조를 나타내는 종단면도이다.
도 7a 내지 도 7e는, 도 5의 웰 구조를 형성하는 방법을 나타내는 종단면도들이다.
**도면의 주요구성에 대한 부호의 설명**
GST: 접지 선택 트랜지스터 MC0 ~ MC31: 메모리 셀들
SST: 스트링 선택 트랜지스터 BL: 비트 라인
SSL: 스트링 선택 라인 GSL: 그라운드 선택 라인
WL<0> ~ WL<31>: 워드 라인들 Vpgm: 프로그램 전압
Vpass: 패스 전압 Vera: 소거 전압
Vver: 검증 전압 100: 고전압 스위치들
110: 드라이버 120: X-디코더
130: 음전압 발생기 140: 벌크 전압 스위치
150: 벌크 전압 제어 로직 160: 셀 영역
170: 페이지 버퍼 190: 주변 영역
210: 기판 220: 터널 산화막
222: 플로팅 게이트 224: 층간 유전막
226: 컨트롤 게이트 290: 소자 분리막
310: 제1웰 312: 제1포켓 웰
320: 제2웰 330: 제3웰
340: 제4웰 350: 제5웰
360: 제6웰 362: 제2포켓 웰
370: 제7웰 372: 제3포켓 웰
380: 제8웰 382: 제4포켓 웰
LV NMOS: 저전압 엔모스 영역 LV PMOS: 저전압 피모스 영역
HV NMOS: 고전압 엔모스 영역 HV PMOS: 고전압 피모스 영역

Claims (10)

  1. 다수의 메모리 셀들이 하나의 셀 스트링에 직렬로 연결되는 셀 영역;
    워드 라인을 통하여 상기 메모리 셀들과 연결되는 저전압 및 고전압 스위치가 위치하는 제1주변 영역; 및
    상기 저전압 및 고전압 스위치의 벌크 영역과 연결되는 벌크 전압 스위치가 위치하는 제2주변 영역을 포함하고,
    상기 제1주변 영역은,
    저전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 제1 저전압 엔모스 영역(LV NMOS);
    저전압 스위치용 피모스 타입 트랜지스터(PMOS Tr)가 위치되는 저전압 피모스 영역(LV PMOS);
    고전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 제1 고전압 엔모스 영역(HV NMOS); 및
    고전압 스위치용 피모스 타입 트랜지스터(PMOS Tr)가 위치되는 고전압 피모스 영역(HV PMOS)을 포함하며,
    상기 제2주변 영역은,
    고전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 제2 고전압 엔모스 영역(HV NMOS)을 포함하고,
    상기 메모리 셀들이 위치하는 상기 셀 영역에 상기 메모리 셀들을 수용하는 포켓 P-웰과, 상기 포켓 P-웰을 포위하는 N-웰이 제공되고,
    상기 고전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 상기 제2 고전압 엔모스 영역(HV NMOS)에 상기 엔모스 타입 트랜지스터(NMOS Tr)을 수용하는 포켓 P-웰과 상기 포켓 P-웰을 포위하는 N-웰이 제공되고,
    상기 고전압은 상기 저전압보다 높은 전압인 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제2주변 영역은,
    저전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 제2 저전압 엔모스 영역(LV NMOS)을 더 포함하고,
    상기 저전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 상기 제2 저전압 엔모스 영역(LV NMOS)에 엔모스 타입 트랜지스터(NMOS Tr)을 수용하는 포켓 P-웰과 상기 포켓 P-웰을 포위하는 N-웰이 제공되며,
    상기 제2주변 영역에서,
    상기 제2 고전압 엔모스 영역(HV NMOS)의 상기 N-웰 및 포켓 P-웰은 상기 제2 저전압 엔모스 영역(LV NMOS)의 상기 N-웰 및 포켓 P-웰보다 이온주입의 깊이는 깊으나, 이온주입의 농도는 낮은 플래시 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제2주변 영역은,
    저전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 제2 저전압 엔모스 영역(LV NMOS)을 더 포함하고,
    상기 저전압의 벌크 전압 스위치용 엔모스 타입 트랜지스터(NMOS Tr)가 위치되는 상기 제2 저전압 엔모스 영역(LV NMOS)에 제공되는 벌크 영역은, 상기 제2 고전압 엔모스 영역(HV NMOS)에 제공되는 벌크 영역과 공통되는 플래시 메모리 소자.
  4. 삭제
  5. 셀 영역에서 플래시 메모리 셀 어레이 구조를 가지는 셀 트랜지스터;
    상기 셀 트랜지스터의 워드 라인으로 음의 전압을 제공하기 위하여 주변 영역에 위치하는 저전압 스위치 및 고전압 스위치; 및
    음의 고전압을 상기 저전압 스위치 및 고전압 스위치의 벌크 전압으로 제공하기 위하여 상기 주변 영역에 위치하는 벌크 전압 스위치; 를 포함하고,
    상기 셀 트랜지스터는, 상기 주변 영역과 전기적으로 분리되도록, 제1트리플 웰 구조를 가지고,
    상기 벌크 전압 스위치는, 상기 저전압 스위치 및 고전압 스위치와 전기적으로 분리되도록, 제2트리플 웰 구조를 가지되,
    상기 제1트리플 웰 구조는,
    P형 기판의 도전형과 반대의 도전형인 N형으로 형성되는 N형 제1웰;
    상기 P형 기판과 동일한 도전형인 P형으로 형성되고, 상기 N형 제1웰에 의하여 포위되어, 상기 셀 트랜지스터들의 벌크 영역으로서 기능하는 P형 제1포켓 웰을 포함하고,
    상기 제2트리플 웰 구조는,
    상기 P형 기판의 도전형과 반대의 도전형인 N형으로 형성되는 N형 제2웰;
    상기 P형 기판과 동일한 도전형인 P형으로 형성되고, 상기 N형 제2웰에 의하여 포위되어, 상기 셀 트랜지스터들의 벌크 영역으로서 기능하는 P형 제2포켓 웰을 포함하고,
    상기 N형 제1웰 및 N형 제2웰 혹은 P형 제1포켓 웰 및 P형 제2포켓 웰은, 이온주입의 중심치(Rp)와 농도가 동일하며,
    상기 고전압은 상기 저전압보다 높은 전압인 플래시 메모리 소자.
  6. 제 5 항에 있어서,
    상기 저전압 스위치 및 고전압 스위치는,
    음의 전압을 인가하는 트랜지스터와 상기 트랜지스터의 벌크 영역으로 작용하는 웰로 구성되고,
    상기 트랜지스터는, 저전압 스위치용 엔모스 타입 트랜지스터, 저전압 스위치용 피모스 타입 트랜지스터, 고전압 스위치용 엔모스 타입 트랜지스터 및 고전압 스위치용 피모스 타입 트랜지스터 중에서 선택되고,
    상기 웰은, 상기 P형 기판과 동일한 도전형으로 도우프되는 P-웰, 상기 P형 기판과 반대의 도전형으로 도우프되는 N-웰 및 P형 기판의 벌크 농도와 동일한 P-웰 중에서 선택되는 플래시 메모리 소자.
  7. 셀 트랜지스터들이 배치되는 셀 영역과 상기 셀 영역을 동작시키는 주변 영역을 포함하고,
    상기 셀 영역의 웰 구조는,
    제1도전형의 기판;
    상기 기판과 반대의 제2도전형으로 형성된 제1웰;
    상기 제1웰에 의하여 포위됨으로써 셀 트랜지스터들의 벌크 영역으로서 기능하고, 제1도전형으로 형성된 제1포켓 웰; 을 포함하고,
    상기 주변 영역의 웰 구조는,
    저전압 스위치용 제1 엔모스 타입 트랜지스터들을 수용하고, 제1도전형으로 형성되는 제2웰;
    저전압 스위치용 피모스 타입 트랜지스터들을 수용하고, 제2도전형으로 형성되는 제3웰;
    고전압 스위치용 제2 엔모스 타입 트랜지스터들을 수용하고, 상기 기판을 직접 벌크 영역으로 이용하는 제4웰;
    고전압 스위치용 피모스 타입 트랜지스터들을 수용하고, 제2도전형으로 형성되는 제5웰;
    저전압 스위치용 제3 엔모스 타입 트랜지스터들을 수용하고, 제2도전형으로 형성되는 제6웰;
    상기 제6웰에 포위됨으로써 벌크 전압 스위치용 트랜지스터들의 벌크 영역으로서 기능하고, 제1도전형으로 형성되는 제2포켓 웰;
    고전압 스위치용 제4 엔모스 타입 트랜지스터들을 수용하고, 제2도전형으로 형성되는 제7웰;
    상기 제7웰에 포위됨으로써 벌크 전압 스위치용 트랜지스터들의 벌크 영역으로서 기능하고, 제1도전형으로 형성되는 제3포켓 웰을 더 포함하되,
    상기 고전압은 상기 저전압보다 높은 전압인 플래시 메모리 웰 구조.
  8. 제 7 항에 있어서,
    상기 제3포켓 웰은, 상기 제1포켓 웰 혹은 상기 제2포켓 웰과 비교하여, 이온주입의 중심치(Rp)가 1.5배 더 깊은 플래시 메모리 웰 구조.
  9. 제 7 항에 있어서,
    상기 제3포켓 웰은, 상기 제1포켓 웰 혹은 상기 제2포켓 웰과 비교하여, 이온주입의 농도가 더 낮은 플래시 메모리 웰 구조.
  10. 제 7 항에 있어서,
    상기 제7웰은, 제1웰 혹은 제6웰과 비교하여, 이온주입의 중심치(Rp)가 더 깊고, 적어도 이온주입의 중심치는 1.5㎛ 이상이 되는 플래시 메모리 웰 구조.
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