KR20220164852A - 반도체 장치 - Google Patents

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KR20220164852A KR1020210072834A KR20210072834A KR20220164852A KR 20220164852 A KR20220164852 A KR 20220164852A KR 1020210072834 A KR1020210072834 A KR 1020210072834A KR 20210072834 A KR20210072834 A KR 20210072834A KR 20220164852 A KR20220164852 A KR 20220164852A
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김아름
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Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 기판에 형성되는 회로 소자들을 포함하며, 상기 회로 소자들은 페이지 버퍼 및 로우 디코더를 제공하는 주변 회로 영역, 및 상기 기판의 상면에 수직하는 제1 방향으로 적층되며 상기 로우 디코더에 연결되는 게이트 전극층들, 및 상기 제1 방향으로 연장되어 상기 게이트 전극층들을 관통하며 상기 페이지 버퍼에 연결되는 채널 구조체들을 포함하는 셀 영역을 포함하고, 상기 로우 디코더는 제1 전원 전압으로 동작하는 고전압 소자들, 및 상기 제1 전원 전압보다 작은 제2 전원 전압으로 동작하는 저전압 소자들을 포함하며, 상기 고전압 소자들 중 적어도 하나의 제1 고전압 소자는 제1 도전형의 불순물로 도핑되는 제1 웰 영역에 배치되고, 상기 저전압 소자들 중 적어도 하나는 상기 제1 웰 영역을 둘러싸며 상기 제1 도전형과 다른 제2 도전형의 불순물로 도핑되는 제2 웰 영역에 배치된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 데이터를 기록하는 메모리 셀들이 배치되는 셀 영역, 및 셀 영역을 제어하는 회로들이 배치되는 주변 회로 영역을 포함할 수 있다. 주변 회로 영역은 로우 디코더, 페이지 버퍼, 전압 생성기, 제어 로직 회로 등을 포함하며, 로우 디코더는 워드라인들, 접지 선택 라인들, 및 스트링 선택 라인들 등을 통해 셀 영역과 연결될 수 있다. 반도체 장치의 집적도를 개선하기 위해, 셀 영역은 물론 주변 회로 영역의 집적도를 높이기 위한 다양한 방법이 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 주변 회로 영역에서 네거티브 전압이 입력되는 제1 웰 영역에 고전압 소자들과 저전압 소자들을 함께 형성하고, 제1 웰 영역을 둘러싸는 제2 웰 영역에도 저전압 소자들을 형성함으로써 성능 및 집적도가 개선된 반도체 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판에 형성되는 회로 소자들을 포함하며, 상기 회로 소자들은 페이지 버퍼 및 로우 디코더를 제공하는 주변 회로 영역, 및 상기 기판의 상면에 수직하는 제1 방향으로 적층되며 상기 로우 디코더에 연결되는 게이트 전극층들, 및 상기 제1 방향으로 연장되어 상기 게이트 전극층들을 관통하며 상기 페이지 버퍼에 연결되는 채널 구조체들을 포함하는 셀 영역을 포함하고, 상기 로우 디코더는 제1 전원 전압으로 동작하는 고전압 소자들, 및 상기 제1 전원 전압보다 작은 제2 전원 전압으로 동작하는 저전압 소자들을 포함하며, 상기 고전압 소자들 중 적어도 하나의 제1 고전압 소자는 제1 도전형의 불순물로 도핑되는 제1 웰 영역에 배치되고, 상기 저전압 소자들 중 적어도 하나는 상기 제1 웰 영역을 둘러싸며 상기 제1 도전형과 다른 제2 도전형의 불순물로 도핑되는 제2 웰 영역에 배치된다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 도전형의 불순물로 도핑되는 제1 웰 영역, 및 상기 제1 웰 영역을 둘러싸며 상기 제1 도전형과 다른 제2 도전형의 불순물로 도핑되는 제2 웰 영역을 갖는 기판, 상기 제1 웰 영역에 배치되는 NMOS 소자들, 및 상기 제2 웰 영역에 배치되는 PMOS 소자들을 포함하는 주변 회로 영역, 및 상기 기판의 상면에 수직하는 제1 방향으로 적층되는 게이트 전극층들, 및 상기 제1 방향으로 연장되어 상기 게이트 전극층들을 관통하는 채널 구조체들을 포함하는 셀 영역을 포함하며, 상기 NMOS 소자들 중 적어도 하나에 포함되는 게이트 절연층의 두께는, 상기 PMOS 소자들 중 적어도 하나에 포함되는 게이트 절연층의 두께와 같다.
본 발명의 일 실시예에 따른 반도체 장치는, 비트라인과 공통 소스 라인 사이에 연결되는 채널층, 상기 채널층을 공유하며 서로 직렬로 연결되는 메모리 셀들, 및 상기 메모리 셀들에 연결되는 워드라인들을 각각 갖는 복수의 메모리 셀 스트링들이 배치되는 셀 영역, 및 상기 워드라인들에 연결되는 로우 디코더, 및 상기 비트라인에 연결되는 페이지 버퍼를 포함하는 주변 회로 영역을 포함하고, 상기 로우 디코더를 제공하는 NMOS 소자들과 PMOS 소자들 중에서, 제1 전원 전압으로 동작하며 바디에 네거티브 전압이 입력되는 고전압 NMOS 소자들, 및 상기 제1 전원 전압보다 작은 제2 전원 전압으로 동작하며 바디에 네거티브 전압이 입력되는 제1 저전압 NMOS 소자들은 하나의 제1 웰 영역 내에 배치되고, 상기 고전압 NMOS 소자들은 상기 로우 디코더에서 상기 워드라인들에 연결되는 패스 소자들이다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 도전형의 불순물로 도핑되는 제1 웰 영역, 및 상기 제1 웰 영역을 둘러싸며 상기 제1 도전형과 다른 제2 도전형의 불순물로 도핑되는 제2 웰 영역을 포함하는 기판, 상기 제1 웰 영역 내에 형성되는 복수의 NMOS 소자들, 및 상기 제2 웰 영역 내에 형성되는 복수의 PMOS 소자들을 포함하고, 상기 제1 웰 영역은 포켓 P-웰(Pocket P-Well)이며, 상기 복수의 NMOS 소자들은 적어도 하나의 제1 NMOS 소자와 적어도 하나의 제2 NMOS 소자를 포함하며, 상기 적어도 하나의 제2 NMOS 소자는 상기 복수의 PMOS 소자들과 같은 전원 전압으로 동작한다.
본 발명의 일 실시예에 따르면, 주변 회로 영역에 형성되며 네거티브 전압을 바디 바이어스 전압으로 입력받는 제1 웰 영역에 고전압 소자들과 저전압 소자들을 모두 형성하고, 제1 웰 영역을 둘러싸는 제2 웰 영역에도 저전압 소자들을 형성할 수 있다. 따라서, 주변 회로 영역에 형성되는 회로 소자들의 집적도를 향상시켜 반도체 장치의 집적도를 개선하고, 회로 소자들 간의 전기적 경로를 효율적으로 배치하여 반도체 장치의 성능을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 간단하게 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 블록을 간단하게 나타낸 회로도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치에서 셀 영역과 주변 회로 영역의 배치를 간단하게 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 6은 도 5의 I-I` 방향의 단면을 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 8은 도 7의 II-II` 방향의 단면을 나타낸 도면이다.
도 9 내지 도 11은 본 발명의 실시예들에 따른 반도체 장치의 주변 회로 영역을 간단하게 나타낸 도면들이다.
도 12는 본 발명의 일 실시예에 따른 로우 디코더를 간단하게 나타낸 블록도이다.
도 13은 본 발명의 일 실시예에 따른 로우 디코더를 간단하게 나타낸 회로도이다.
도 14는 도 13에 도시한 로우 디코더의 동작을 설명하기 위해 제공되는 타이밍 다이어그램이다.
도 15는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 간단하게 나타낸 도면이다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 17은 도 16의 III-III` 방향의 단면을 나타낸 도면이다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 간단하게 나타낸 도면이다.
도 19는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 20 내지 도 23은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 24는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 스토리지 장치를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 블록도이다.
도 1을 참조하면, 반도체 장치(10)는 제어 로직 회로(12), 셀 영역(13), 페이지 버퍼부(14), 전압 생성기(15), 및 로우 디코더(16)를 포함할 수 있다. 반도체 장치(10)는 인터페이스 회로(11)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더, 소스 드라이버 등을 더 포함할 수 있다. 반도체 장치(10)는 데이터를 저장하는 메모리 장치일 수 있으며, 일례로 전원이 차단되어도 저장된 데이터가 유지되는 비휘발성 메모리 장치일 수 있다.
제어 로직 회로(12)는 반도체 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(12)는 인터페이스 회로(11)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(12)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
셀 영역(13)은 복수의 메모리 블록들(BLK1-BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1-BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 일례로, 복수의 메모리 블록들(BLK1-BLKz)은 데이터를 저장하는 메인 블록들, 및 반도체 장치(10)의 동작에 필요한 데이터를 저장하는 적어도 하나의 스페어 블록을 포함할 수 있다. 셀 영역(13)은 비트라인들(BL)을 통해 페이지 버퍼부(14)에 연결될 수 있으며, 워드라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 로우 디코더(16)와 연결될 수 있다.
예시적인 실시예에서, 셀 영역(13)은 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시예에서, 셀 영역(13)은 2차원 메모리 셀 어레이를 포함할 수 있으며, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼부(14)는 복수의 페이지 버퍼들(PB1-PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1-PBn)은 복수의 비트라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(14)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트라인들(BL) 중 적어도 하나의 비트라인을 선택할 수 있다. 페이지 버퍼부(14)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(14)는 선택된 비트라인으로 프로그램하고자 하는 데이터에 대응하는 비트라인 전압을 인가할 수 있다. 읽기 동작 시, 페이지 버퍼부(14)는 선택된 비트라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다. 프로그램 동작으로 셀 영역(13)에 프로그램하고자 하는 데이터 및 읽기 동작으로 셀 영역(13)으로부터 읽어온 데이터는 인터페이스 회로(11)를 통해 입출력될 수 있다.
전압 생성기(15)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 읽기, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(15)는 프로그램 전압, 읽기 전압, 패스 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다. 일 실시예에서, 제어 로직 회로(12)는 스페어 블록에 저장된 데이터를 이용하여, 프로그램, 읽기, 소거 동작들을 실행하기 위한 전압이 생성되도록 전압 생성기(15)를 제어할 수 있다. 전압 생성기(15)가 생성하는 전압들 중 일부는 로우 디코더(16)에 의해 워드라인 전압(VWL)으로서 워드라인들(WL)에 입력될 수 있으며, 일부는 소스 드라이버에 의해 공통 소스 라인에 입력될 수도 있다.
로우 디코더(16)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(16)는 선택된 워드라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 읽기 동작 시, 선택된 워드라인으로 읽기 전압을 인가할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 간단하게 나타낸 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(50)는 복수의 매트들(51-54)과 로직 회로(55)를 포함할 수 있다. 일례로, 복수의 매트들(51-54) 각각은 도 1을 참조하여 설명한 셀 영역(13), 페이지 버퍼부(15), 및 로우 디코더(16) 등을 포함할 수 있으며, 로직 회로(55)는 제어 로직 회로(12) 및 전압 생성기(15) 등을 포함할 수 있다.
실시예들에 따라, 복수의 매트들(51-54) 각각은 서로 독립적으로 동작할 수 있다. 일례로, 제1 매트(51)가 외부의 메모리 컨트롤러 등으로부터 수신한 데이터를 기록하는 프로그램 동작을 실행하는 동안, 로직 회로(55)는 제2 매트(52)에 저장된 데이터를 읽어와서 외부로 출력할 수 있다.
복수의 플레인들(51-54) 각각은 셀 영역과 주변 회로 영역을 포함할 수 있다. 셀 영역은 메모리 셀들을 포함하며, 주변 회로 영역은 셀 영역을 제어하기 위한 회로들, 예를 들어 로우 디코더, 페이지 버퍼부 등을 포함할 수 있다.
일 실시예에서, 복수의 매트들(51-54) 각각의 셀 영역은 복수의 블록들을 포함할 수 있다. 앞서 설명한 바와 같이 복수의 블록들은 데이터를 저장하고, 로직 회로(55)로부터의 명령에 응답하여 데이터를 출력하는 메인 블록들, 및 반도체 장치(50)의 동작에 필요한 데이터를 저장하는 스페어 블록을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 블록을 간단하게 나타낸 회로도이다.
도 3에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 낸드 스트링들은 기판과 수직한 방향으로 형성될 수 있다.
도 3을 참조하면, 메모리 블록(BLKi)은 비트라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 3에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드라인들(WL1, WL2, ..., WL8)에 연결될 수 있다. 실시예들에 따라, 워드라인들(WL1, WL2, ..., WL8) 중 적어도 하나는 더미 워드라인으로 제공될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 3에는 메모리 블록(BLK)이 여덟 개의 워드라인들(WL1, WL2, ..., WL8) 및 세 개의 비트라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치에서 셀 영역과 주변 회로 영역의 배치를 간단하게 나타낸 도면이다.
도 4는, 본 발명의 일 실시예에 따른 반도체 장치(70)에 포함되는 매트들 중 하나에서 셀 영역과 주변 회로 영역의 배치를 나타낸 도면일 수 있다. 도 4를 참조하면, 셀 영역들(71A, 71B) 주변에 주변 회로 영역이 배치되며, 일례로 로우 디코더(72)는 셀 영역들(71A, 71B) 각각의 양측에 배치될 수 있다. 한편, 페이지 버퍼부들(73A, 73B)은 셀 영역들(71A, 71B) 하부에 각각 배치될 수 있다. 로우 디코더(72)와 페이지 버퍼부들(73A, 73B)은 입출력 회로(74A, 74B)를 통해, 반도체 장치(70) 전반의 동작을 제어하는 로직 회로, 및 외부 장치와 통신하는 입출력 인터페이스와 연결될 수 있다.
일례로, 셀 영역들(71A, 71B) 각각에 포함되는 워드라인들은 가로 방향으로 연장되어 셀 영역들(71A, 71B)에 인접한 로우 디코더(72)와 연결될 수 있다. 한편, 셀 영역들(71A, 71B) 각각에 포함되는 비트라인들은 세로 방향으로 연장되어 셀 영역들(71A, 71B) 각각의 하부에 배치되는 페이지 버퍼부(73A, 73B)와 연결될 수 있다. 도 4에 도시한 일 실시예에서, 셀 영역들(71A, 71B), 로우 디코더(72), 페이지 버퍼부들(73A, 73B), 및 입출력 회로(74A, 74B) 등은, 하나의 기판에 형성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 한편, 도 6은 도 5의 I-I` 방향의 단면을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치(100)의 일부를 도시한 평면도일 수 있다. 도 5를 참조하면, 반도체 장치(100)는 셀 영역(CELL)과 주변 회로 영역(PERI)을 포함하며, 셀 영역(CELL)은 셀 어레이 영역(CAR)과 셀 컨택 영역(CTR)을 포함할 수 있다. 일례로, 셀 어레이 영역(CAR)은 채널 구조체들(CH)이 배치되는 영역일 수 있으며, 셀 컨택 영역(CTR)은 셀 컨택들(CMC)이 배치되는 영역일 수 있다. 도 5에 도시한 일 실시예에서, 셀 컨택 영역(CTR)은 셀 어레이 영역(CAR)과 주변 회로 영역(PERI) 사이에 배치될 수 있다.
도 5 및 도 6을 함께 참조하면, 셀 어레이 영역(CAR)은 기판(101)의 상면에 수직하는 제1 방향(Z축 방향)으로 적층되는 게이트 전극층들(110)과 절연층들(120), 및 제1 방향으로 연장되어 게이트 전극층들(110)과 절연층들(120)을 관통하는 채널 구조체들(CH) 등을 포함할 수 있다. 채널 구조체들(CH) 각각은 기판(101)에 연결되는 채널층(102), 채널층(102)과 게이트 전극층들(120) 사이에 배치되는 게이트 유전층(103), 및 드레인 영역(104) 등을 포함할 수 있다. 게이트 유전층(103)은 터널링층, 전하 저장층, 블록킹층 등을 포함할 수 있으며, 게이트 유전층(103)에 포함되는 층들 중 적어도 하나는 게이트 전극층들(110)을 둘러싸는 형태로 형성될 수도 있다. 드레인 영역(104)은 비트라인 컨택(105)을 통해 비트라인들(BL) 중 적어도 하나와 연결되며, 비트라인들(BL)은 주변 회로 영역(PERI)에 형성되는 페이지 버퍼에 연결될 수 있다.
셀 컨택 영역(CTR)은 게이트 전극층들(110)에 연결되는 셀 컨택들(CMC), 및 더미 채널 구조체들(DCH) 등을 포함할 수 있다. 더미 채널 구조체들(DCH)은 채널 구조체들(CH)과 같은 구조를 가질 수 있으며, 다만 채널 구조체들(CH)과 달리 비트라인들(BL)에 연결되지 않을 수 있다. 게이트 전극층들(110)은, 셀 컨택 영역(CTR)에서 기판(101)의 상면에 평행한 제2 방향(X축 방향) 및 제3 방향(Y축 방향) 중 적어도 하나를 따라 단차를 형성할 수 있으며, 셀 컨택들(CMC)은 게이트 전극층들(110)에 연결되며, 워드라인들(173)에 의해 주변 회로 영역(PERI)에 형성되는 로우 디코더와 연결될 수 있다. 워드라인들(173)은 셀 영역(CELL)과 주변 회로 영역(PERI)에 형성되는 층간 절연층(180) 내에 형성될 수 있다.
주변 회로 영역(PERI)에 형성되는 로우 디코더는, 제2 방향에서 셀 영역(CELL)에 인접하도록 배치될 수 있다. 로우 디코더는 제1 전원 전압으로 동작하는 고전압 소자들(HVTR), 및 제1 전원 전압보다 작은 제2 전원 전압으로 동작하는 저전압 소자들(LVTR)을 포함할 수 있다. 고전압 소자들(HVTR)은 제1 웰 영역(WA1)에 배치되며, 저전압 소자들(LVTR)은 제2 웰 영역(WA2) 및 제3 웰 영역(WA3)에 배치될 수 있다. 다만 실시예들에 따라, 고전압 소자들(HVTR)이 서로 다른 도전형의 불순물로 도핑되는 복수의 웰 영역들에 배치될 수도 있다.
제1 웰 영역(WA1)은 제1 도전형의 불순물, 예를 들어 p-type의 불순물로 도핑되는 영역일 수 있으며, 제2 웰 영역(WA2)은 제1 도전형과 다른 제2 도전형의 불순물, 예를 들어 n-type의 불순물로 도핑되는 영역일 수 있다. 제2 웰 영역(WA2)은 제1 웰 영역(WA1)을 둘러쌀 수 있으며, 따라서 제1 웰 영역(WA1)은 포켓 P-웰(Pocket P-WELL)로 제공될 수 있다. 도 5 및 도 6의 실시예에서 도시된 고전압 소자들(HVTR)은 고전압 NMOS 소자들일 수 있으며, 고전압 소자들(HVTR)이 고전압 PMOS 소자들을 더 포함하는 경우, 고전압 PMOS 소자들은 제1 웰 영역(WA1)과 달리 제2 도전형의 불순물로 도핑되는 별도의 웰 영역에 형성될 수 있다.
저전압 소자들(LVTR) 중 적어도 하나는, 제1 웰 영역(WA1)을 둘러싸는 제2 웰 영역(WA2)에 형성될 수 있다. 일례로, 제2 웰 영역(WA2)에 형성되는 저전압 소자들(LVTR)은 저전압 PMOS 소자들일 수 있다. 포켓 P-웰로 제공되는 제1 웰 영역(WA1)을 둘러싸는 제2 웰 영역(WA2)에 저전압 소자들(LVTR) 중 저전압 PMOS 소자들을 배치함으로써, 로우 디코더 및 주변 회로 영역(PERI)의 집적도를 개선할 수 있다.
일 실시예에서, 저전압 소자들(LVTR) 중 일부는 제3 웰 영역(WA3)에 형성될 수 있다. 제3 웰 영역(WA3)은 제1 웰 영역(WA1)과 같은 제1 도전형의 불순물로 도핑되는 웰 영역일 수 있으며, 다만 제1 웰 영역(WA1)과 다른 도핑 농도를 가질 수 있다. 제3 웰 영역(WA3)에 형성되는 저전압 소자들(LVTR)은 저전압 NMOS 소자들일 수 있다.
일례로 로우 디코더에 포함되는 소자들(HVTR, LVTR) 중에서, 제1 웰 영역(WA1)에 형성되는 고전압 소자들(HVTR)은 수직 컨택(VC)을 통해 워드라인(173)과 직접 연결되는 패스 소자들을 제공할 수 있으며, 저전압 소자들(LVTR)은 패스 소자들을 구동하는 드라이버 회로를 제공할 수 있다. 일 실시예에서, 드라이버 회로는 블록 디코더, 고전압 스위칭 회로, 풀-업 회로 등을 포함할 수 있으며, 드라이버 회로의 구성 및 동작에 대해서는 후술하기로 한다.
도 6을 참조하면, 고전압 소자들(HVTR) 각각은 게이트 구조체(130)와 소스/드레인 영역(140)을 포함하며, 저전압 소자들(LVTR) 각각은 게이트 구조체(150)와 소스/드레인 영역(160)을 포함할 수 있다. 소스/드레인 영역들(140, 160)에는 소자 컨택(171) 및 하부 배선들(172)이 연결되며, 게이트 구조체들(130, 150) 역시 게이트 컨택과 연결될 수 있다.
고전압 소자들(HVTR) 각각의 게이트 구조체(130)는 고전압 게이트 절연층(131)과 고전압 게이트(132), 및 게이트 스페이서(133) 등을 포함할 수 있으며, 고전압 게이트 절연층(131)은 고전압 게이트(132)와 기판(101) 사이에 배치될 수 있다. 저전압 소자들(LVTR) 각각의 게이트 구조체(150)는 저전압 게이트 절연층(151)과 저전압 게이트(152), 및 게이트 스페이서(153) 등을 포함할 수 있으며, 저전압 게이트 절연층(151)은 저전압 게이트(152)와 기판(101) 사이에 배치될 수 있다.
일 실시예에서, 고전압 게이트 절연층(131)은 저전압 게이트 절연층(151)보다 큰 두께를 가질 수 있다. 한편, 고전압 게이트(132)와 저전압 게이트(152)는 같은 구조를 가질 수 있다. 따라서, 고전압 게이트(132)의 상면이 저전압 게이트(152)의 상면보다 높게 위치하거나, 또는 고전압 소자들(HVTR)이 형성되는 영역에서 기판(101)의 일부를 리세스함으로써 고전압 게이트(132)의 상면과 저전압 게이트(152)의 상면이 같은 높이에 위치할 수도 있다. 고전압 소자들(HVTR)과 저전압 소자들(LVTR)이 형성되는 구조에 대해서는 후술하기로 한다.
도 5 및 도 6에 도시한 일 실시예에서는, 제2 방향을 따라 제1 웰 영역(WA1)이 셀 영역(CELL)으로부터 가장 멀리 배치될 수 있다. 다만 이는 하나의 실시예일 뿐이며, 제1 웰 영역(WA1)이 셀 영역(CELL)에 가까이 배치될 수도 있다. 이하, 도 7 및 도 8을 참조하여 설명하기로 한다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이며, 도 8은 도 7의 II-II` 방향의 단면을 나타낸 도면이다.
도 7 및 도 8을 참조하면, 반도체 장치(200)에 포함되는 셀 영역(CELL)의 구조는 앞서 도 5 및 도 6을 참조하여 설명한 바와 유사할 수 있다. 일례로, 셀 영역(CELL)은 제1 방향(Z축 방향)으로 적층되는 게이트 전극층들(210)과 절연층들(220), 및 게이트 전극층들(210)과 절연층들(220)을 관통하며 기판(201)에 연결되는 채널 구조체들(CH)을 포함할 수 있다. 채널 구조체들(CH)은 비트라인 컨택(205)을 통해 비트라인들(BL)과 연결되며, 채널 구조체들(CH) 각각은 채널층(202), 게이트 유전층(203), 및 드레인 영역(204) 등을 포함할 수 있다. 게이트 전극층들(210)은 셀 컨택들(CMC)과 연결되며, 셀 컨택들(CMC) 사이에는 더미 채널 구조체들(CH)이 형성될 수 있다.
도 7 및 도 8에 도시한 일 실시예에서는, 주변 회로 영역(PERI)의 제1 웰 영역(WA1)이 셀 영역(CELL)에 가까이 배치될 수 있다. 따라서, 패스 소자들을 제공하는 고전압 소자들(HVTR)과 셀 컨택들(CMC)을 연결하는 워드라인들(273)의 길이를 단축시킬 수 있다. 다시 말해, 도 7 및 도 8에 도시한 일 실시예에서는, 패스 소자들을 제공하는 고전압 소자들(HVTR)이, 드라이버 회로를 제공하는 저전압 소자들(LVTR)과 셀 영역(CELL) 사이에 배치될 수 있다.
주변 회로 영역(PERI)에서, 제1 웰 영역(WA1)에는 고전압 소자들(HVTR)이 형성되고, 저전압 소자들(LVTR) 중 적어도 하나가 제1 웰 영역(WA1)을 둘러싸는 제2 웰 영역(WA2)에 형성될 수 있으며, 저전압 소자들(LVTR) 중 일부는 제3 웰 영역(WA3)에 형성될 수 있다. 고전압 소자들(HVTR)과 저전압 소자들(LVTR) 각각의 구조는, 앞서 도 6을 참조하여 설명한 일 실시예와 유사할 수 있다.
도 9 내지 도 11은 본 발명의 실시예들에 따른 반도체 장치의 주변 회로 영역을 간단하게 나타낸 도면들이다.
먼저 도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(300)의 주변 회로 영역은 복수의 회로 소자들(HVTR, LVTR1-LVTR3)을 포함할 수 있다. 일례로 복수의 회로 소자들(HVTR, LVTR1-LVTR3)은 워드라인들에 연결되어 메모리 셀들을 구동하는 로우 디코더를 제공하는 소자들일 수 있으며, 제1 전원 전압으로 동작하는 고전압 소자(HVTR), 및 제1 전원 전압보다 작은 제2 전원 전압으로 동작하는 저전압 소자들(LVTR1-LVTR3)을 포함할 수 있다. 회로 소자들(HVTR, LVTR1-LVTR3) 중 적어도 일부의 사이에는 소자 분리막(303)이 형성될 수 있다.
고전압 소자(HVTR)는 게이트 구조체(310)와 소스/드레인 영역(320)을 포함하며, 게이트 구조체(310)는 고전압 게이트 절연층(311), 고전압 게이트(312), 및 게이트 스페이서(313) 등을 포함할 수 있다. 저전압 소자들(LVTR1-LVTR3) 각각은 게이트 구조체(330)와 소스/드레인 영역(340)을 포함하며, 게이트 구조체(330)는 고전압 게이트 절연층(331), 고전압 게이트(332), 및 게이트 스페이서(333) 등을 포함할 수 있다.
고전압 소자(HVTR)는 제1 도전형의 불순물로 도핑되는 제1 웰 영역(WA1)에 배치될 수 있으며, 제1 웰 영역(WA1)은 p-type 불순물로 도핑되는 영역일 수 있다. 제1 웰 영역(WA1)은 제2 웰 영역(WA2)으로 둘러싸이는 포켓 P-웰 영역이며, 제2 웰 영역(WA2)은 제2 도전형의 불순물로 도핑될 수 있다. 제2 도전형의 불순물은 n-type 불순물일 수 있다.
저전압 소자들(LVTR1-LVTR3) 중 제1 저전압 소자(LVTR1)는 제1 웰 영역(WA1)에 배치될 수 있으며, 제2 저전압 소자(LVTR2)는 제2 웰 영역(WA2)에 배치될 수 있다. 제1 웰 영역(WA1)에 고전압 소자(HVTR) 외에 제1 저전압 소자(LVTR1)가 함께 배치되므로, 제1 웰 영역(WA1)에 형성되는 NMOS 소자들(HVTR, LVTR1) 중 적어도 하나에 포함되는 게이트 절연층의 두께가, 제2 웰 영역(WA2)에 형성되는 제2 저전압 소자(LVTR2)에 포함되는 게이트 절연층의 두께와 같을 수 있다.
앞서 설명한 바와 같이, 저전압 게이트 절연층(331)은 고전압 게이트 절연층(311)에 비해 상대적으로 작은 두께를 가질 수 있다. 도 9를 참조하면, 제1 웰 영역(WA1)은 고전압 소자(HVTR)가 배치되는 영역에서 제1 두께(T1)를 갖고, 제1 저전압 소자(LVTR1)가 배치되는 영역에서 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다.
일례로, 제1 두께(T1)와 제2 두께(T2)의 차이는 고전압 게이트 절연층(311)의 두께(TOX1)와 저전압 게이트 절연층(331)의 두께(TOX2) 사이의 차이에 대응할 수 있으며, 따라서 고전압 게이트 절연층(311)의 상면과 저전압 게이트 절연층(331)의 상면이 같은 높이에 배치될 수 있다. 일 실시예에서, 고전압 소자(HVTR)가 형성될 영역에서 기판(301)의 일부를 제거하고, 웰 영역들(WA1-WA3) 및 회로 소자들(HVTR, LVTR1-LVTR3)을 형성함으로써 도 9에 도시한 바와 같은 주변 회로 영역을 형성할 수 있다.
한편, 제3 저전압 소자(LVTR3)는 제3 웰 영역(WA3)에 배치될 수 있다. 제3 웰 영역(WA3)은 제1 웰 영역(WA1) 및 제2 웰 영역(WA2)과 분리되고, 제1 웰 영역(WA1)과 같은 제1 도전형의 불순물로 도핑되는 영역일 수 있다. 다만, 제3 웰 영역(WA3)의 불순물 도핑 농도는, 제1 웰 영역(WA1)의 불순물 도핑 농도와 다를 수 있다. 또한, 제1 웰 영역(WA1)에는 네거티브 전압이 고전압 소자(HVTR)와 제1 저전압 소자(LVTR1)의 바디 바이어스 전압으로서 입력되고, 제3 웰 영역(WA3)에는 접지 전압이 제3 저전압 소자(LVTR3)의 바디 바이어스 전압으로서 입력될 수 있다.
제1 웰 영역(WA1)에 네거티브 전압이 입력되므로, 제1 저전압 소자(LVTR1)는 로우 디코더에 포함되는 저전압 NMOS 소자들 중에서 바디 바이어스 전압이 네거티브 전압인 소자로 선택될 수 있다. 일례로, 제1 저전압 소자(LVTR1)는 고전압 스위칭 회로에 포함되는 소자일 수 있다.
다음으로 도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(300A)의 주변 회로 영역은 복수의 회로 소자들(HVTR, LVTR1-LVTR4)을 포함할 수 있다. 복수의 회로 소자들(HVTR, LVTR1-LVTR4)은 워드라인들에 연결되는 로우 디코더를 제공하는 소자들일 수 있으며, 도 9에 도시한 일 실시예와 비교하여 제4 저전압 소자(LVTR4)를 더 포함할 수 있다.
제4 저전압 소자(LVTR4)는 제1 내지 제3 웰 영역들(WA1-WA3)과 분리되는 제4 웰 영역(WA4)에 형성되는 소자이며, 제4 웰 영역(WA4)은 제2 웰 영역(WA2)과 같은 제2 도전형의 불순물로 도핑될 수 있다. 따라서, 제2 저전압 소자(LVTR4)는 저전압 PMOS 소자일 수 있다. 제4 웰 영역(WA4)의 불순물 농도는 제2 웰 영역(WA2)과 같거나, 또는 다를 수도 있다. 일례로, 제4 웰 영역(WA4)의 불순물 농도는 제2 웰 영역(WA2)의 불순물 농도보다 높을 수 있다.
도 9 및 도 10을 참조하여 설명한 실시예들에서는, 기판(301)이 고전압 소자(HVTR)가 형성되는 영역에서 제1 두께(T1)를 갖고, 다른 영역에서 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다. 도 9 및 도 10에 도시한 바와 같이 제1 웰 영역(WA1)의 하면이 제3 웰 영역(WA3)및 제4 웰 영역(WA4)의 하면과 같은 높이에 형성되고, 제2 웰 영역(WA2)의 하면은 상대적으로 더 하부에 위치할 수 있다. 또한, 고전압 소자(HVTR)가 형성되는 영역에서 제1 웰 영역(WA1)의 두께가, 제1 저전압 소자(LVTR1)가 형성되는 영역에서 제1 웰 영역(WA1)의 두께보다 작을 수 있다. 다만 이는 하나의 실시예에 불과하며, 반도체 장치(300)의 제조 방법 등에 따라 제1 웰 영역(WA1)의 하면이 고전압 소자(HVTR)가 형성되는 영역에서 상대적으로 더 낮은 위치에 형성될 수도 있다.
다음으로 도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(400)의 주변 회로 영역은 복수의 회로 소자들(HVTR, LVTR1-LVTR3)을 포함할 수 있다. 복수의 회로 소자들(HVTR, LVTR1-LVTR3)은 워드라인들에 연결되는 로우 디코더를 제공하는 소자들일 수 있다.
도 9 및 도 10에 도시한 일 실시예와 달리, 도 11에 도시한 일 실시예에서는, 기판(301)이 일정한 두께를 가질 수 있다. 따라서, 고전압 소자(HVTR)가 형성되는 영역과 저전압 소자들(LVTR1-LVTR3)이 형성되는 영역에서 기판(301)의 상면이 단차를 갖지 않을 수 있다. 따라서, 제1 웰 영역(WA1)의 두께 역시 일정할 수 있다.
앞서 설명한 바와 같이, 고전압 소자(HVTR)에 포함되는 고전압 게이트 절연층(411)은, 저전압 소자들(LVTR1-LVTR3) 각각에 포함되는 저전압 게이트 절연층(431)에 비해 큰 두께를 가질 수 있다. 도 11을 참조하면, 고전압 게이트 절연층(411)의 제1 두께(TOX1)가 저전압 게이트 절연층(431)의 제2 두께(TOX2)보다 클 수 있으며, 따라서 고전압 게이트 절연층(411)의 상면이 저전압 게이트 절연층(431)의 상면보다 높게 위치할 수 있다. 또한, 고전압 게이트(412)와 저전압 게이트(432)가 동일한 구조를 가지므로, 고전압 게이트(412)의 상면이 저전압 게이트(432)의 상면보다 높게 위치할 수 있다.
도 9 내지 도 11을 참조하면, 기판(301, 401)의 상면에 평행한 일 방향(X축 방향)에서, 제1 웰 영역(WA1)에 형성되는 고전압 소자(HVTR)와 제2 웰 영역(WA2)에 형성되는 제2 저전압 소자(LVTR2) 사이에 제1 저전압 소자(LVTR1)가 배치될 수 있다. 또한, 제1 웰 영역(WA1)과 제2 웰 영역(WA2) 사이의 경계에, 제1 저전압 소자(LVTR1)가 고전압 소자(HVTR)보다 더 가까이 배치될 수 있다. 다만 이는 실시예일 뿐, 소자들의 배치 순서는 다양하게 변형될 수 있다. 일례로, 제1 웰 영역(WA1)과 제2 웰 영역(WA2) 사이의 경계에, 고전압 소자(HVTR)가 제1 저전압 소자(LVTR1)보다 더 가까이 배치될 수도 있다.
도 12는 본 발명의 일 실시예에 따른 로우 디코더를 간단하게 나타낸 블록도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(500)에서, 로우 디코더(510)는 접지 선택 라인들(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL)을 통해 셀 영역(520)에 연결될 수 있다. 일례로, 로우 디코더(510)는 접지 선택 라인들(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL)을 통해 셀 영역(520)에 포함되는 메모리 셀들의 게이트 전극들에 전기적으로 연결될 수 있다.
로우 디코더(510)는 블록 디코더(511), 고전압 스위칭 회로(512), 풀-업 회로(513), 및 패스 소자부(514) 등을 포함할 수 있다. 블록 디코더(511)는 셀 영역(520)에서 하나의 메모리 블록을 선택하는 회로일 수 있다. 고전압 스위칭 회로(512)는 블록 디코더(511)가 출력하는 논리 값의 레벨을 증가시켜 블록 선택 신호를 출력하며, 블록 선택 신호에 의해 패스 소자부(514)에 포함되는 패스 소자들이 스위칭될 수 있다.
패스 소자부(514)는 셀 영역(520)과 접지 선택 라인들(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL)을 통해 연결되는 복수의 패스 소자들을 포함할 수 있다. 패스 소자들이 셀 영역(520)에 공급하는 전압들은 일반적으로 회로를 구동하는 전압에 비해 상대적으로 큰 레벨을 가질 수 있다. 따라서, 패스 소자들은 상대적으로 큰 레벨의 전압을 견딜 수 있는 고전압 소자들로 구현될 수 있으며, 패스 소자들 각각의 게이트 절연층은 게이트 구조체와 소스/드레인 영역 사이의 높은 전압 차이를 견딜 수 있도록 상대적으로 큰 두께를 가질 수 있다. 풀-업 회로(513)는 블록 디코더(511)가 출력하는 신호에 응답하여 패스 소자들의 게이트에 고전압을 입력할 수 있다.
고전압 스위칭 회로(512)와 패스 소자부(514)에는 네거티브 전압(Vneg)이 입력될 수 있다. 일례로 네거티브 전압(Vneg)은 고전압 스위칭 회로(512)와 패스 소자부(514)에 포함되는 소자들 중 적어도 일부에 바디 바이어스 전압으로 입력될 수 있다.
본 발명의 일 실시예에서는, p-type의 불순물로 도핑되며 포켓 P-웰 영역으로 형성되는 제1 웰 영역에, 패스 소자들을 제공하는 고전압 NMOS 소자들을 형성할 수 있다. 또한, 제1 웰 영역에 고전압 스위칭 회로(512)에 포함되며 바디 바이어스 전압으로 네거티브 전압(Vneg)을 입력받는 저전압 NMOS 소자들 중 적어도 하나를 함께 형성할 수 있다. 더하여, 제1 웰 영역을 둘러싸며 n-type의 불순물로 도핑되는 제2 웰 영역에 저전압 PMOS 소자들 중 적어도 하나를 형성함으로써, 로우 디코더(510)에 포함되는 회로 소자들의 집적도를 높이고, 회로 소자들 간의 연결 경로를 단축시켜 반도체 장치(500)의 성능을 개선할 수 있다.
도 13은 본 발명의 일 실시예에 따른 로우 디코더를 간단하게 나타낸 회로도이며, 도 14는 도 13에 도시한 로우 디코더의 동작을 설명하기 위해 제공되는 타이밍 다이어그램이다.
먼저 도 13을 참조하면, 로우 디코더(600)는 블록 디코더(610), 고전압 스위칭 회로(620), 풀-업 회로(630), 및 패스 소자부(640) 등을 포함할 수 있다. 블록 디코더(610)는 낸드 게이트(611)와 인버터(612)를 포함하며, 로우 어드레스에 의해 제공되는 디코딩 신호(O, P, Q, R)에 대한 낸드 논리 연산을 수행할 수 있다. 일례로 블록 디코더(610)는, 로우 어드레스에서 선택한 블록이 배드 블록인지 여부를 판단하고, 판단 결과에 따라 낸드 게이트(611)의 출력을 차단하는 회로를 더 포함할 수도 있다. 인버터(612)는 낸드 게이트(611)의 출력을 반전시킬 수 있다.
고전압 스위칭 회로(620)는 낸드 게이트(611)와 인버터(612)의 출력 신호에 응답하여 동작할 수 있다. 고전압 스위칭 회로(620)는 PMOS 소자들(PM1, PM2), NMOS 소자들(NM1-NM5), 및 공핍 모드 NMOS 소자(NM6) 등을 포함할 수 있다.
일례로, 낸드 게이트(611)의 출력이 로우 레벨을 갖는 경우, 제1 PMOS 소자(PM1)가 턴-온되고, 제2 PMOS 소자(PM2)는 턴-오프될 수 있다. 따라서, 저전원 전압(VDD)이 제2 NMOS 소자(NM2) 및 제4 NMOS 소자(NM4) 각각의 게이트에 입력되며, 제2 NMOS 소자(NM2) 및 제4 NMOS 소자(NM4)가 턴-온될 수 있다. 따라서, 제3 NMOS 소자(NM3)와 제4 NMOS 소자(NM4) 사이의 노드에 저전원 전압(VDD)이 입력될 수 있다.
공핍 모드 NMOS 소자(NM6)의 문턱 전압까지 제3 NMOS 소자(NM3)와 제4 NMOS 소자(NM4) 사이의 노드의 전압이 상승하면, 공핍 모드 NMOS 소자(NM6)가 셧 오프될 수 있다. 따라서, 낸드 게이트(611)의 출력이 로우 레벨인 경우, 고전압 스위칭 회로(620)는 패스 소자들(PT)의 게이트가 연결되는 블록 워드라인(BLKWL)과 전기적으로 분리될 수 있다. 이때, 패스 소자들(PT)은 풀-업 회로(630)가 블록 워드라인(BLKWL)으로 입력하는 고전원 전압(VPP)에 의해 턴-온될 수 있다.
반대로, 낸드 게이트(611)의 출력이 하이 레벨인 경우, 고전압 스위칭 회로(620)는 블록 워드라인(BLKWL)과 연결될 수 있다. 낸드 게이트(611)의 출력이 하이 레벨이면 제1 PMOS 소자(PM1)가 턴-오프되는 반면, 인버터(612)의 출력이 로우 레벨을 가지므로 제2 PMOS 소자(PM2)가 턴-온될 수 있다. 따라서, 저전원 전압(VDD)이 제1 NMOS 소자(NM1) 및 제3 NMOS 소자(NM3) 각각의 게이트로 입력되어, 제1 NMOS 소자(NM1) 및 제3 NMOS 소자(NM3)가 턴-온될 수 있다.
제3 NMOS 소자(NM3)가 턴-온되므로, 낸드 게이트(611)의 출력이 로우 레벨인 경우와 달리, 제3 NMOS 소자(NM3)와 제4 NMOS 소자(NM4) 사이의 노드에 네거티브 전압(Vneg)이 입력될 수 있다. 네거티브 전압(Vneg)은 공핍 모드 소자(NM6)를 통해 블록 워드라인(BLKWL)으로 입력될 수 있다. 일례로, 블록 워드라인(BLKWL)의 전압이 접지 전압이면, 네거티브 전압(Vneg)은 공핍 모드 소자(NM6)를 통해 블록 워드라인(BLKWL)으로 입력되고, 블록 워드라인(BLKWL)의 전압이 고전원 전압(VPP)이면 블록 워드라인(BLKWL)의 전압이 공핍 모드 소자(NM6)를 통해 방전될 수 있다.
네거티브 전압(Vneg)은 패스 소자들(PT)의 바디에 바이어스 전압으로 입력될 수 있다. 낸드 게이트(611)의 출력이 하이 레벨이면, 고전압 스위칭 회로(620)에 의해 패스 소자들(PT)의 게이트와 연결된 블록 워드라인(BLKWL)의 전압이 네거티브 전압(Vneg)으로 감소하므로, 패스 소자들(PT)이 턴-오프될 수 있다. 실시예들에 따라, 네거티브 전압(Vneg)은 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 하나에 공급될 수도 있다. 한편, 고전압 스위칭 회로(620)에서 PMOS 소자들(PM1, PM2)과 제1 내지 제4 NMOS 소자들(NM1-NM4)은 레벨 시프터로 동작할 수 있다.
풀-업 회로(630)는 고전원 전압(VPP)과 블록 워드라인(BLKWL) 사이에 연결되며, 낸드 게이트(611)의 출력에 응답하여 블록 워드라인(BLKWL)에 고전원 전압(VPP)을 입력할 수 있다. 도 13을 참조하면, 풀-업 회로(630)는 공핍 모드 소자(NH1) 및 고전압 PMOS 소자(PH1)를 포함할 수 있다. 공핍 모드 소자(NH1)의 드레인은 고전원 전압(VPP)을 입력받으며, 게이트는 블록 워드라인(BLKWL)에 연결될 수 있다. 고전압 PMOS 소자(PH1)의 드레인은 블록 워드라인(BLKWL)에 연결되며, 게이트는 낸드 게이트(611)의 출력단에 연결될 수 있다.
낸드 게이트(611)의 출력이 로우 레벨이면, 고전압 PMOS 소자(PH1)가 턴-온되며, 공핍 모드 소자(NH1)의 문턱 전압이 블록 워드라인(BLKWL)에 입력될 수 있다. 따라서, 블록 워드라인(BLKWL)의 전압이 증가할 수 있다. 블록 워드라인(BLKWL)의 전압은 공핍 모드 소자(NH1)의 게이트로 입력되어 공핍 모드 소자(NH1)를 턴-온시키며, 결과적으로 블록 워드라인(BLKWL)에 고전원 전압(VPP)이 입력될 수 있다. 앞서 설명한 바와 같이 낸드 게이트(611)의 출력이 로우 레벨이면 고전압 스위칭 회로(620)는 블록 워드라인(BLKWL)과 분리되므로, 네거티브 전압(Veng)이 블록 워드라인(BLKWL)에 입력되지 않을 수 있다. 따라서, 블록 워드라인(BLKWL)에 입력되는 고전원 전압(VPP)에 의해 패스 소자들(PT)이 턴-온될 수 있다.
반면 낸드 게이트(611)의 출력이 하이 레벨이면, 고전압 PMOS 소자(PH1)가 턴-오프되며, 고전원 전압(VPP)이 블록 워드라인(BLKWL)에 입력되지 않을 수 있다. 또한 앞서 설명한 바와 같이 낸드 게이트(611)의 출력이 하이 레벨이면 고전압 스위칭 회로(620)가 블록 워드라인(BLKWL)과 연결되고 네거티브 전압(Veng)이 블록 워드라인(BLKWL)에 입력되므로, 블록 워드라인(BLKWL)에 입력되는 네거티브 전압(Vneg)에 의해 패스 소자들(PT)이 턴-오프될 수 있다.
도 13에 도시한 회로도에서, 일부 NMOS 소자들, 예를 들어 패스 소자들(PT)과 제1 내지 제5 NMOS 소자들(NM1-NM5)의 바디에는 바이어스 전압으로 네거티브 전압(Vneg)이 입력될 수 있다. 실시예들에 따라, 제1 내지 제5 NMOS 소자들(NM1-NM5)은 고전압 NMOS 소자들이거나, 또는 저전압 NMOS 소자들일 수 있다. 제1 내지 제5 NMOS 소자들(NM1-NM5)이 고전압 NMOS 소자들인 경우, 제1 내지 제5 NMOS 소자들(NM1-NM5)은 패스 소자들(PT)과 함께 하나의 포켓 P-웰 영역에 형성될 수 있다.
또한 본 발명의 일 실시예에서는, 고전압 스위칭 회로(620)에 포함되는 제1 내지 제5 NMOS 소자들(NM1-NM5)이 저전압 NMOS 소자들인 경우에도, 앞서 도 5 내지 도 11을 참조하여 설명한 바와 같이 하나의 포켓 P-웰 영역에 고전압 NMOS 소자들인 패스 소자들(PT)과 저전압 NMOS 소자들인 제1 내지 제5 NMOS 소자들(NM1-NM5)을 형성할 수 있다. 따라서, 로우 디코더(600)가 배치되는 영역의 면적을 줄이고, 로우 디코더(600)를 포함하는 반도체 장치의 집적도를 개선할 수 있다.
예를 들어 도 9를 참조하면, 포켓 P-웰 영역인 제1 웰 영역(WA1)에 형성되는 고전압 소자(HVTR)는 패스 소자들(PT) 중 하나일 수 있으며, 제1 웰 영역(WA1)에 형성되는 제1 저전압 소자(LVTR1)는 제1 내지 제5 NMOS 소자들(NM1-NM5) 중 하나일 수 있다. 또한, 제1 웰 영역(WA1)을 둘러싸는 제2 웰 영역(WA2)에 형성되는 제2 저전압 소자(LVTR2)는 고전압 스위칭 회로(620)의 PMOS 소자들(PM1, PM2) 중 하나일 수 있으며, 제3 웰 영역(WA3)에 형성되는 제3 저전압 소자(LVTR3)는 인버터(612)에 포함되는 PMOS 소자일 수 있다.
도 14는 도 13에 도시한 로우 디코더(600)의 동작을 설명하기 위한 타이밍 다이어그램일 수 있다. 도 14를 참조하면, 프로그램 동작이 진행되는 동안, 블록 디코더(610)의 낸드 게이트(611)에 입력되는 디코딩 신호(O, P, Q, R)가 하이 레벨을 가질 수 있다. 디코딩 신호(O, P, Q, R)의 하이 레벨은 저전원 전압(VDD)일 수 있다. 따라서, 낸드 게이트(611)의 출력이 로우 레벨을 갖고, 로우 디코더(600)와 연결된 메모리 블록이 선택될 수 있다.
앞서 설명한 바와 같이, 낸드 게이트(611)의 출력이 로우 레벨이면, 고전압 스위칭 회로(620)는 공핍 모드 소자(NM6)에 의해 블록 워드라인(BLKWL)과 분리되며, 따라서 블록 워드라인(BLKWL)에 네거티브 전압(Vneg)이 입력되지 않을 수 있다. 반면, 낸드 게이트(611)의 출력이 로우 레벨이므로 풀-업 회로(630)에 의해 블록 워드라인(BLKWL)에 고전원 전압(VPP)이 입력되고, 패스 소자들(PT)이 턴-온될 수 있다. 이때, 패스 소자들(PT)의 바디에는 네거티브 전압(Vneg)이 바이어스 전압으로 입력될 수 있다.
패스 소자들(PT)이 턴-온되면, 프로그램 동작을 위해 선택 워드라인(WLn)에 선택 워드라인 신호(Sn)로 프로그램 전압(Vpgm)이 입력될 수 있다. 프로그램 전압(Vpgm)을 입력하는 프로그램 동작이 종료되면, 검증 동작이 실행될 수 있다. 검증 동작 동안, 선택 워드라인(WLn)에 입력되는 선택 워드라인 신호(Sn)의 레벨은 네거티브 전압(Vneg)일 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 간단하게 나타낸 도면이다.
도 15를 참조하면, 반도체 장치(700)는 제1 방향(Z축 방향)으로 적층되는 제1 영역(710) 및 제2 영역(720)을 포함할 수 있다. 제1 영역(710)은 주변 회로 영역으로서, 제1 기판 상에 형성되는 로우 디코더(DEC), 페이지 버퍼(PB), 및 주변 회로(PC)를 포함할 수 있다. 일례로 주변 회로(PC)는 전압 생성기, 소스 드라이버, 입출력 회로 등을 포함할 수 있다.
제2 영역(720)은 셀 영역으로서, 제2 기판 상에 형성되는 메모리 셀 어레이들(MCA) 및 제1 및 제2 관통 배선 영역들(TB1, TB2)을 포함할 수 있다. 제1 및 제2 관통 배선 영역들(TB1, TB2) 각각에는 제1 영역(710)과 제2 영역(720)을 서로 연결하며 수직 방향으로 연장되는 관통 배선들이 배치될 수 있다. 메모리 셀 어레이들(MCA) 각각에 포함되는 셀 블록들(CBK)은 제2 방향(X축 방향)으로 연장되며, 제3 방향(Y축 방향)을 따라 배열될 수 있다. 실시예들에 따라, 셀 블록들(CBK) 중 적어도 일부 사이에는 적어도 하나의 더미 블록이 배치될 수도 있다.
제1 영역(710)은 주변 회로 영역에 포함되는 로우 디코더(DEC), 페이지 버퍼(PB), 주변 회로(PC) 등을 구현하기 위한 복수의 회로 소자들 및 회로 소자들과 연결되는 배선 패턴들을 포함하며, 회로 소자들은 동작에 필요한 전원 전압에 따라 저전압 소자들과 고전압 소자들로 구분될 수 있다. 다만, 실시예들에 따라, 저전압 소자들에 입력되는 저전원 전압 및 고전압 소자들에 입력되는 고전원 전압과 다른 전원 전압으로 동작하는 소자들이 더 배치될 수도 있다.
제1 영역(710)에서 고전압 소자들 중 고전압 NMOS 소자들은, n-type의 불순물로 도핑된 N-웰 영역으로 둘러싸이며, p-type의 불순물로 도핑된 포켓 P-웰 영역에 형성될 수 있다. 본 발명의 일 실시예에서는, 저전압 소자들에 포함되는 저전압 NMOS 소자들 중 적어도 하나를, 고전압 NMOS 소자들과 함께 포켓 P-웰 영역에 형성할 수 있다. 포켓 P-웰 영역에 함께 형성되는 고전압 NMOS 소자들과 저전압 NMOS 소자는, 동일한 바디 바이어스 전압을 입력받을 수 있다.
저전압 NMOS 소자들 각각의 게이트 절연층은 고전압 NMOS 소자들 각각의 게이트 절연층보다 작은 두께를 가질 수 있다. 따라서, 평탄한 상면을 갖는 포켓 P-웰 영역에 고전압 NMOS 소자들과 함께 저전압 NMOS 소자를 형성하는 경우, 고전압 NMOS 소자들의 게이트 상면이, 저전압 NMOS 소자의 게이트 상면보다 높게 위치할 수 있다. 또는, 고전압 NMOS 소자들이 형성되는 영역에서 기판의 일부를 미리 제거함으로써, 고전압 NMOS 소자들의 게이트 상면과 저전압 NMOS 소자의 게이트 상면을 실질적으로 같은 높이에 형성할 수도 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이며, 도 17은 도 16의 III-III` 방향의 단면을 나타낸 도면이다.
도 16 및 도 17을 참조하면, 제1 방향(Z축 방향)에서 셀 영역(CELL)과 주변 회로 영역(PERI)이 적층될 수 있다. 반도체 장치(800)의 셀 영역(CELL)은 셀 어레이 영역(CAR)과 셀 컨택 영역(CTR)을 포함할 수 있다. 일례로, 셀 어레이 영역(CAR)은 채널 구조체들(CH)이 배치되는 영역일 수 있으며, 셀 컨택 영역(CTR)은 셀 컨택들(CMC)이 배치되는 영역일 수 있다.
주변 회로 영역(PERI)은 제1 기판(801A)과 제1 기판(801A)에 형성되는 복수의 회로 소자들(HVTR, LVTR) 및 복수의 회로 소자들(HVTR, LVTR)과 연결되는 배선 패턴들(871, 872)을 포함할 수 있다. 복수의 회로 소자들(HVTR, LVTR)은 고전압 소자(HVTR)와 저전압 소자(LVTR)를 포함할 수 있으며, 배선 패턴들(871, 872)은 소자 컨택(871) 및 하부 배선들(872)을 포함할 수 있다.
고전압 소자(HVTR)는 상대적으로 큰 전원 전압으로 동작하는 소자로서, 게이트 구조체(830)와 소스/드레인 영역(840)을 포함할 수 있다. 저전압 소자(LVTR)는 상대적으로 작은 전원 전압에 의해 동작하는 소자로, 게이트 구조체(850)와 소스/드레인 영역(860)을 포함할 수 있다. 고전압 소자(HVTR)의 게이트 구조체(830)는 고전압 게이트 절연층(831)과 고전압 게이트(832), 및 게이트 스페이서(833) 등을 포함할 수 있다. 저전압 소자(LVTR)의 게이트 구조체(850)는 저전압 게이트 절연층(851)과 저전압 게이트(852), 및 게이트 스페이서(853) 등을 포함할 수 있다.
고전압 게이트 절연층(831)은 저전압 게이트 절연층(851)보다 큰 두께를 갖고, 고전압 게이트(832)와 저전압 게이트(852)는 같은 구조를 가질 수 있다. 따라서, 고전압 게이트(832)의 상면이 저전압 게이트(852)의 상면보다 높게 위치할 수 있다. 또는 고전압 소자(HVTR)가 형성되는 영역에서 제1 기판(801A)의 일부를 제거하여 리세스 영역을 형성함으로써, 고전압 게이트(832)의 상면과 저전압 게이트(852)의 상면이 같은 높이에 위치할 수도 있다.
셀 어레이 영역(CAR)은 제2 기판(801B)의 상면에 수직하는 제1 방향으로 적층되는 게이트 전극층들(810)과 절연층들(820), 및 게이트 전극층들(810)과 절연층들(820)을 관통하는 채널 구조체들(CH) 등을 포함할 수 있다. 채널 구조체들(CH)의 구조는 앞서 도 6을 참조하여 설명한 바와 유사할 수 있다.
한편, 셀 컨택 영역(CTR)은 게이트 전극층들(110)에 연결되는 셀 컨택들(CMC)과 관통 배선(TVC)을 포함할 수 있다. 관통 배선(TVC)이 배치되는 영역에서는, 희생층들(115)이 게이트 전극층들(110)로 치환되지 않고 잔존할 수 있다. 따라서, 관통 배선(TVC)은 게이트 전극층들(110)과 분리될 수 있으며, 희생층들(115)과 절연층들(120)을 관통하여 셀 컨택 영역(CTR)의 하부에 배치된 주변 회로 영역(PERI)의 회로 소자들(HVTR, LVTR)과 연결될 수 있다. 도 17에 도시한 일 실시예에서, 관통 배선(TVC)과 연결되는 소스/드레인 영역을 갖는 고전압 소자(HVTR)는, 주변 회로 영역(PERI)에서 로우 디코더에 포함되는 패스 소자들 중 하나일 수 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 간단하게 나타낸 도면이다.
도 18을 참조하면, 반도체 장치(900)는 제1 방향(Z축 방향)으로 적층되는 제1 영역(910) 및 제2 영역(920)을 포함할 수 있다. 제1 영역(910)은 주변 회로 영역이고, 제2 영역(920)은 셀 영역일 수 있다. 제1 영역(910)과 제2 영역(920) 각각의 구성은 앞서 도 15를 참조하여 설명한 바와 유사할 수 있다.
다만 앞서 도 15를 참조하여 설명한 일 실시예와 달리, 도 18에 도시한 일 실시예에서는 주변 회로 영역을 포함하는 제1 영역(910)이 뒤집어진 상태로 제2 영역(920)과 결합될 수 있다. 따라서, 제1 영역(910)에 포함되며 로우 디코더(DEC), 페이지 버퍼(PB), 및 주변 회로(PC)를 제공하는 회로 소자들과, 제2 영역(920)에 포함되는 게이트 전극층들, 채널 구조체들, 및 비트라인들 등이 제1 방향에서 제1 영역(910)의 제1 기판과 제2 영역(920)의 제2 기판 사이에 배치될 수 있다.
제1 영역(910)에 배치되는 회로 소자들은 고전압 소자들과 저전압 소자들을 포함할 수 있다. 고전압 소자들 중 고전압 NMOS 소자들 중 적어도 일부는, n-type의 불순물로 도핑된 N-웰 영역으로 둘러싸이며, p-type의 불순물로 도핑된 포켓 P-웰 영역에 형성될 수 있다. 본 발명의 일 실시예에서는, 저전압 소자들에 포함되는 저전압 NMOS 소자들 중 적어도 하나를, 고전압 NMOS 소자들과 함께 포켓 P-웰 영역에 형성함으로써, 반도체 장치(900)의 집적도를 개선할 수 있다. 동작 특성을 고려하여, 동일한 바디 바이어스 전압을 입력받는 고전압 NMOS 소자와 저전압 NMOS 소자를, 하나의 포켓 P-웰 영역에 함께 형성할 수 있다.
도 19는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 19를 참조하면, 반도체 장치(1000)는 제1 방향(Z축 방향)에서 적층되는 셀 영역(CELL)과 주변 회로 영역(PERI)을 포함할 수 있다. 다만, 앞서 도 17을 참조하여 설명한 실시예와 달리, 주변 회로 영역(PERI)이 뒤집어진 상태로 셀 영역(CELL)과 적층될 수 있다. 따라서, 주변 회로 영역(PERI)의 제1 기판(1001A)과 셀 영역(CELL)의 제2 기판(1001B) 사이에, 주변 회로 영역(PERI)의 회로 소자들(HVTR, LVTR), 셀 영역(CELL)의 게이트 전극층들(1020)과 채널 구조체들(CH) 등이 배치될 수 있다.
일례로, 반도체 장치(1000)는 C2C(chip to chip) 구조를 가질 수 있다. C2C 구조는 제1 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 제1 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 셀 영역(CELL)을 포함하는 제2 칩을 제작한 후, 제1 칩과 제2 칩을 본딩(bonidng) 방식에 의해 서로 연결한 구조를 의미할 수 있다. 일례로, 본딩 방식은 제1 칩의 최상부 배선 패턴층에 형성된 본딩 패드와 제2 칩의 최상부 배선 패턴층에 형성된 본딩 패드를 서로 물리적, 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 본딩 패드가 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 본딩 패드는 알루미늄 또는 텅스텐으로도 형성될 수 있다.
주변 회로 영역(PERI)은 복수의 회로 소자들(HVTR, LVTR) 및 복수의 회로 소자들(HVTR, LVTR)과 연결되는 배선 패턴들(1071, 1072)을 포함할 수 있다. 복수의 회로 소자들(HVTR, LVTR)은 고전압 소자(HVTR)와 저전압 소자(LVTR)를 포함할 수 있으며, 배선 패턴들(1071, 1072)은 소자 컨택(1071) 및 하부 배선들(1072)을 포함할 수 있다. 하부 배선들(1072)은 셀 영역(CELL)과 주변 회로 영역(PERI)의 결합을 위한 본딩 패드(1110)와 연결될 수 있다.
셀 영역(CELL)은 셀 어레이 영역(CAR)과 셀 컨택 영역(CTR)을 포함할 수 있다. 셀 어레이 영역(CAR)은 채널 구조체들(CH)이 배치되는 영역일 수 있으며, 셀 컨택 영역(CTR)은 셀 컨택들(CMC)이 배치되는 영역일 수 있다. 셀 어레이 영역(CAR)은 제2 기판(801B)의 상면에 수직하는 제1 방향으로 적층되는 게이트 전극층들(810)과 절연층들(820), 게이트 전극층들(810)과 절연층들(820)을 관통하는 채널 구조체들(CH), 및 채널 구조체들(CH)에 연결되는 비트라인들(BL) 등을 포함할 수 있다. 채널 구조체들(CH)의 구조는 앞서 도 6을 참조하여 설명한 바와 유사할 수 있다. 셀 컨택 영역(CTR)은 게이트 전극층들(110)에 연결되는 셀 컨택들(CMC)을 포함할 수 있다.
비트라인들(BL)과 셀 컨택들(CMC)은 셀 영역(CELL)의 상부에 형성되는 본딩 패드(1120)와 연결될 수 있다. 앞서 C2C 구조를 설명한 바와 같이, 주변 회로 영역(PERI)의 본딩 패드(1110)와 셀 영역(CELL)의 본딩 패드(1120)는 본딩 방식에 의해 서로 연결될 수 있다.
주변 회로 영역(PERI)과 셀 영역(CELL)을 효율적으로 연결하기 위해, 주변 회로 영역(PERI)에 포함되는 회로들의 배치는, 셀 어레이 영역(CAR)과 셀 컨택 영역(CTR)의 배치에 따라 결정될 수 있다. 일례로, 주변 회로 영역(PERI)에서 셀 어레이 영역(CAR)과 적층되는 영역에는 비트라인들(BL)을 통해 채널 구조체들(CH)과 연결되는 페이지 버퍼가 배치될 수 있다. 또한, 주변 회로 영역(PERI)에서 셀 컨택 영역(CTR)과 적층되는 영역에는 게이트 전극층들(1010)과 연결되는 로우 디코더가 배치될 수 있다.
주변 회로 영역(PERI)에서, 고전압 소자(HVTR)는 상대적으로 큰 전원 전압으로 동작하는 소자이며, 저전압 소자(LVTR)는 상대적으로 작은 전원 전압에 의해 동작하는 소자일 수 있다. 고전압 소자(HVTR)와 저전압 소자(LVTR)의 구조는, 앞서 도 17을 참조하여 설명한 바와 유사할 수 있다.
일례로, 고전압 게이트 절연층(1031)은 저전압 게이트 절연층(1051)보다 큰 두께를 갖고, 고전압 게이트(1032)와 저전압 게이트(1052)는 같은 구조를 가질 수 있다. 따라서, 고전압 게이트(1032)의 상면이 저전압 게이트(1052)의 상면보다 높게 위치할 수 있다. 또는 고전압 소자(HVTR)가 형성되는 영역에서 제1 기판(1001A)의 일부를 제거하여 리세스 영역을 형성함으로써, 고전압 게이트(1032)의 상면과 저전압 게이트(1052)의 상면이 같은 높이에 위치할 수도 있다. 도 19에 도시한 일 실시예에서, 본딩 패드들(1110, 1120), 배선 패턴들(1071, 1072)에 의해 셀 컨택들(CMC) 중 하나와 직접 연결되는 고전압 소자(HVTR)는, 로우 디코더에 포함되는 패스 소자들 중 하나일 수 있다.
도 20 내지 도 23은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위해 제공되는 비교예일 수 있으며, 도 22 및 도 23은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 도면일 수 있다.
먼저 도 20 및 도 21을 참조하면, 비교예에 따른 반도체 장치(2000)는 복수의 회로 소자들(HVTR, LVTR1, LVTR2)을 포함하며, 복수의 회로 소자들(HVTR, LVTR1, LVTR2)은 복수의 웰 영역들(WA1-WA4)에 배치될 수 있다. 일례로, 고전압 소자(HVTR)는 제1 웰 영역(WA1)에 배치되며, 제1 웰 영역(WA1)은 제2 웰 영역(WA2)으로 둘러싸이는 포켓 P-웰로 제공될 수 있다. 따라서, 고전압 소자(HVTR)는 고전압 NMOS 소자일 수 있다.
저전압 소자들(LVTR1, LVTR2) 중 제1 저전압 소자(LVTR1)는 p-type 불순물로 도핑되는 제3 웰 영역(WA3)에 형성되는 저전압 NMOS 소자일 수 있다. 한편, 제2 저전압 소자(LVTR2)는 n-type 불순물로 도핑되는 제4 웰 영역(WA4)에 형성되는 저전압 PMOS 소자일 수 있다. 제3 웰 영역(WA3)의 불순물 농도는, 제1 웰 영역(WA1)의 불순물 농도보다 낮을 수 있다.
도 21을 참조하면, 고전압 소자(HVTR)의 게이트 구조체(2030)는 고전압 게이트 절연층(2031)과 고전압 게이트(2032), 및 게이트 스페이서(2033) 등을 포함할 수 있다. 저전압 소자들(LVTR1, LVTR2)의 게이트 구조체(2050)는 저전압 게이트 절연층(2051)과 저전압 게이트(2052), 및 게이트 스페이서(2053) 등을 포함할 수 있다. 일 실시예에서, 고전압 게이트 절연층(2031)의 두께(TOX1)는 저전압 게이트 절연층(2051)의 두께(TOX2)보다 클 수 있다.
도 20과 도 21을 참조하면, 제1 웰 영역(WA1)을 둘러싸는 제2 웰 영역(WA2)에는 소자가 형성되지 않으며, 제2 웰 영역(WA2)과 제4 웰 영역(WA4)이 소정의 간격만큼 분리될 수 있다. 따라서, 제한된 면적이 가능한 많은 회로 소자들(HVTR, LVTR1, LVTR2)을 배치해야 하는 반도체 장치(2000)에서 집적도가 저하되는 문제가 발생할 수 있다.
도 22 및 도 23을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(2100)는 복수의 회로 소자들(HVTR, LVTR1-LVTR3)을 포함하며, 복수의 회로 소자들(HVTR, LVTR1-LVTR3)은 복수의 웰 영역들(WA1-WA3)에 배치될 수 있다. 일례로, 고전압 소자(HVTR)는 제1 웰 영역(WA1)에 배치되며, 제1 웰 영역(WA1)은 제2 웰 영역(WA2)으로 둘러싸이는 포켓 P-웰로 제공될 수 있다. 따라서, 도 20 및 도 21을 참조하여 설명한 실시예와 마찬가지로, 고전압 소자(HVTR)는 고전압 NMOS 소자일 수 있다.
저전압 소자들(LVTR1-LVTR3) 중 제1 저전압 소자(LVTR1)는 제1 웰 영역(WA1)에 고전압 소자(HVTR)와 함께 형성될 수 있다. 일례로, 저전압 소자들(LVTR1-LVTR3) 중에서 바디 바이어스 전압이 고전압 소자(HVTR)와 같은 소자를 제1 저전압 소자(LVTR1)로 선택할 수 있다. 한편, 제2 저전압 소자(LVTR2)는 제1 웰 영역(WA1)을 둘러싸며 n-type 불순물로 도핑되는 제2 웰 영역(WA2)에 형성되는 저전압 PMOS 소자일 수 있다.
제3 저전압 소자(LVTR3)는 p-type 불순물로 도핑되는 제3 웰 영역(WA3)에 형성되는 저전압 NMOS 소자일 수 있다. 도 22 및 도 23에 도시한 실시예들에서는, 저전압 NMOS 소자들 중에서 바디 바이어스 전압이 고전압 소자(HVTR)와 같은 소자를 제1 저전압 소자(LVTR1)로 선택하여 제1 웰 영역(WA1)에 형성하고, 바디 바이어스 전압이 고전압 소자(HVTR)와 다른 소자를 제3 저전압 소자(LVTR3)로 선택하여 제3 웰 영역(WA3)에 형성할 수 있다.
도 23을 참조하면, 고전압 소자(HVTR)의 게이트 구조체(2130)는 고전압 게이트 절연층(2131)과 고전압 게이트(2132), 및 게이트 스페이서(2133) 등을 포함할 수 있다. 저전압 소자들(LVTR1-LVTR3) 각각의 게이트 구조체(2150)는 저전압 게이트 절연층(2151)과 저전압 게이트(2152), 및 게이트 스페이서(2153) 등을 포함할 수 있다.
일 실시예에서, 고전압 게이트 절연층(2131)의 두께(TOX1)는 저전압 게이트 절연층(2151)의 두께(TOX2)보다 클 수 있다. 한편, 고전압 게이트(2132)와 저전압 게이트(2152)는 같은 구조를 가질 수 있다. 도 23을 참조하면, 고전압 소자(HVTR)가 형성되는 영역에서 기판(2101)의 일부를 제거함으로써 고전압 게이트(2132)의 상면과 저전압 게이트(2152)의 상면이 같은 높이에 위치할 수도 있다. 따라서 도 23에 도시한 바와 같이, 제1 웰 영역(WA1)이 형성되는 영역에서 기판은 제1 두께(T1)를 갖는 반면, 제3 웰 영역(WA3)과 제4 웰 영역(WA4)이 형성되는 영역에서 기판은 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다. 다만, 실시예들에 따라, 기판의 일부를 제거하지 않음으로써 고전압 게이트(2132)의 상면이 저전압 게이트(2152)의 상면보다 높게 위치할 수도 있다.
도 22와 도 23을 참조하면, 제1 웰 영역(WA1)에 고전압 NMOS 소자와 저전압 NMOS 소자가 함께 배치되며, 제1 웰 영역(WA1)을 둘러싸는 제2 웰 영역(WA2)에도 저전압 PMOS 소자가 배치될 수 있다. 따라서, 앞서 도 20 및 도 21을 참조하여 설명한 비교예에 비해, 많은 회로 소자들(HVTR, LVTR1-LVTR3)을 더 작은 면적에 배치할 수 있으며, 반도체 장치(2100)의 집적도를 개선할 수 있다.
도 24는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 간단하게 나타낸 블록도이다.
도 24를 참조하면, 메모리 시스템(2200)은 메모리 장치(2210) 및 메모리 컨트롤러(2220)를 포함할 수 있다. 메모리 시스템(2200)은 복수의 채널들(CH1~CHm)을 지원할 수 있고, 메모리 장치(2210)와 메모리 컨트롤러(2220)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 메모리 시스템(2200)은 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.
메모리 장치(2210)는 복수의 메모리 장치들(NVM11~NVMmn)을 포함할 수 있다. 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 메모리 장치들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 메모리 장치들(NVM21~NVM2n)은 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 예시적인 실시 예에서, 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(2220)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
메모리 컨트롤러(2220)는 복수의 채널들(CH1~CHm)을 통해 메모리 장치(10)와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 채널들(CH1~CHm)을 통해 메모리 장치(2210)로 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 메모리 장치(2210)로 전송하거나, 메모리 장치(2210)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
메모리 컨트롤러(2220)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리 장치들 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(2220)는 제1 채널(CH1)에 연결된 메모리 장치들(NVM11~NVM1n) 중 비휘발성 메모리 장치(NVM11)를 선택할 수 있다. 메모리 컨트롤러(2220)는 선택된 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
메모리 컨트롤러(2220)는 서로 다른 채널들을 통해 메모리 장치(2210)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(2220)는 제1 채널(CH1)을 통해 메모리 장치(2210)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 메모리 장치(2210)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 메모리 컨트롤러(2220)는 제1 채널(CH1)을 통해 메모리 장치(10)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 메모리 장치(2210)로부터 데이터(DATAb)를 수신할 수 있다.
메모리 컨트롤러(2220)는 메모리 장치(2210)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(2220)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(2220)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.
메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(2220)의 제어에 따라 동작할 수 있다. 예를 들어, 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 메모리 컨트롤러(20)로 전송할 수 있다.
도 24에는 메모리 장치(2210)가 m개의 채널을 통해 메모리 컨트롤러(20)와 통신하고, 메모리 장치(2210)가 각각의 채널에 대응하여 n개의 비휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 비휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.
메모리 장치(2210)와 메모리 컨트롤러(2220)는, 본 발명의 일 실시예에 따른 반도체 장치로 구현될 수 있다. 일례로, 메모리 장치(2210)와 메모리 컨트롤러(2220)에서, 하나의 포켓 P-웰 영역에 고전압 NMOS 소자와 저전압 NMOS 소자가 함께 형성될 수 있으며, 포켓 P-웰 영역을 둘러싸는 N-웰 영역에는 저전압 PMOS 소자가 형성될 수 있다. 따라서, 메모리 장치(2210)와 메모리 컨트롤러(2220)의 집적도를 개선하고, 동작 성능 또한 향상시킬 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300, 300A, 400, 500, 700, 800, 900, 1000, 2000, 2100: 반도체 장치
CELL: 셀 영역
CAR: 셀 어레이 영역
CTR: 셀 컨택 영역
PERI: 주변 회로 영역
WA1: 제1 웰 영역
WA2: 제2 웰 영역
WA3: 제3 웰 영역

Claims (20)

  1. 기판에 형성되는 회로 소자들을 포함하며, 상기 회로 소자들은 페이지 버퍼 및 로우 디코더를 제공하는 주변 회로 영역; 및
    상기 기판의 상면에 수직하는 제1 방향으로 적층되며 상기 로우 디코더에 연결되는 게이트 전극층들, 및 상기 제1 방향으로 연장되어 상기 게이트 전극층들을 관통하며 상기 페이지 버퍼에 연결되는 채널 구조체들을 포함하는 셀 영역; 을 포함하고,
    상기 로우 디코더는 제1 전원 전압으로 동작하는 고전압 소자들, 및 상기 제1 전원 전압보다 작은 제2 전원 전압으로 동작하는 저전압 소자들을 포함하며,
    상기 고전압 소자들 중 적어도 하나의 제1 고전압 소자는 제1 도전형의 불순물로 도핑되는 제1 웰 영역에 배치되고,
    상기 저전압 소자들 중 적어도 하나는 상기 제1 웰 영역을 둘러싸며 상기 제1 도전형과 다른 제2 도전형의 불순물로 도핑되는 제2 웰 영역에 배치되는 반도체 장치.
  2. 제1항에 있어서,
    상기 고전압 소자들은 상기 로우 디코더의 패스 소자들을 제공하며,
    상기 저전압 소자들은 상기 로우 디코더의 블록 디코더, 고전압 스위칭 회로, 풀-업 회로를 제공하는 반도체 장치.
  3. 제1항에 있어서,
    상기 저전압 소자들은 제1 저전압 소자들 및 제2 저전압 소자들을 포함하며, 상기 제1 저전압 소자들 중 적어도 하나는 상기 제1 웰 영역에 배치되고, 상기 제2 저전압 소자들 중 적어도 하나는 상기 제2 웰 영역에 배치되는 반도체 장치.
  4. 제1항에 있어서,
    상기 고전압 소자들 각각은 고전압 게이트 및 상기 고전압 게이트와 상기 기판 사이에 배치되는 고전압 게이트 절연층을 포함하고, 상기 저전압 소자들 각각은 저전압 게이트 및 상기 저전압 게이트와 상기 기판 사이에 배치되는 저전압 게이트 절연층을 포함하며,
    상기 고전압 게이트 절연층의 두께는 상기 저전압 게이트 절연층의 두께보다 큰 반도체 장치.
  5. 제4항에 있어서,
    상기 고전압 게이트 절연층의 상면과 상기 저전압 게이트 절연층의 상면은 같은 높이에 배치되는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 고전압 소자가 배치되는 영역에서 상기 제1 웰 영역의 두께는, 상기 제1 저전압 소자가 배치되는 영역에서 상기 제1 웰 영역의 두께보다 작은 반도체 장치.
  7. 제4항에 있어서,
    상기 고전압 게이트 절연층의 상면은 상기 저전압 게이트 절연층의 상면보다 높게 배치되는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 웰 영역은, 상기 제1 고전압 소자가 배치되는 영역 및 상기 제1 저전압 소자가 배치되는 영역에서 같은 두께를 갖는 반도체 장치.
  9. 제3항에 있어서,
    상기 기판은 상기 제1 도전형의 불순물로 도핑되며 상기 제1 웰 영역 및 상기 제2 웰 영역과 분리되는 제3 웰 영역을 포함하고,
    상기 제1 저전압 소자들 중 적어도 일부는 상기 제3 웰 영역에 배치되는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 웰 영역에는 네거티브 전압이 입력되고, 상기 제3 웰 영역에는 접지 전압이 입력되는 반도체 장치.
  11. 제9항에 있어서,
    상기 기판은 상기 제2 도전형의 불순물로 도핑되며 상기 제1 내지 제3 웰 영역들과 분리되는 제4 웰 영역을 포함하고,
    상기 제2 저전압 소자들 중 적어도 일부는 상기 제4 웰 영역에 배치되는 반도체 장치.
  12. 제11항에 있어서,
    상기 제4 웰 영역의 불순물 농도는 상기 제2 웰 영역의 불순물 농도보다 높은 반도체 장치.
  13. 제1항에 있어서,
    상기 로우 디코더는 상기 기판의 상면에 평행한 제2 방향에서 상기 셀 영역에 인접하여 배치되고,
    상기 페이지 버퍼는 상기 기판의 상면에 평행하며 상기 제2 방향과 교차하는 제3 방향에서 상기 셀 영역에 인접하여 배치되는 반도체 장치.
  14. 제1항에 있어서,
    상기 기판은 제1 기판이고, 상기 셀 영역은 상기 제1 방향에서 상기 주변 회로 영역과 적층되는 제2 기판을 포함하며, 상기 채널 구조체들은 상기 제1 방향으로 연장되어 상기 제2 기판과 연결되는 반도체 장치.
  15. 제14항에 있어서,
    상기 제1 방향에서 상기 회로 소자들과 상기 게이트 전극층들, 및 상기 채널 구조체들은 상기 제1 기판과 상기 제2 기판 사이에 배치되는 반도체 장치.
  16. 제1 도전형의 불순물로 도핑되는 제1 웰 영역, 및 상기 제1 웰 영역을 둘러싸며 상기 제1 도전형과 다른 제2 도전형의 불순물로 도핑되는 제2 웰 영역을 갖는 기판, 상기 제1 웰 영역에 배치되는 NMOS 소자들, 및 상기 제2 웰 영역에 배치되는 PMOS 소자들을 포함하는 주변 회로 영역; 및
    상기 기판의 상면에 수직하는 제1 방향으로 적층되는 게이트 전극층들, 및 상기 제1 방향으로 연장되어 상기 게이트 전극층들을 관통하는 채널 구조체들을 포함하는 셀 영역; 을 포함하며,
    상기 제1 웰 영역에 배치되는 상기 NMOS 소자들 중 적어도 하나에 포함되는 게이트 절연층의 두께는, 상기 제2 웰 영역에 배치되는 상기 PMOS 소자들 중 적어도 하나에 포함되는 게이트 절연층의 두께와 같은 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 웰 영역에 배치되는 상기 NMOS 소자들은 제1 두께의 게이트 절연층을 갖는 제1 저전압 소자들, 및 상기 제1 두께보다 큰 제2 두께의 게이트 절연층을 갖는 제1 고전압 소자들을 포함하며,
    상기 제1 고전압 소자들 각각은 상기 게이트 전극층들 중 적어도 하나와 연결되는 반도체 장치.
  18. 제17항에 있어서,
    상기 제2 웰 영역에 배치되는 상기 PMOS 소자들 중 상기 적어도 하나에 포함되는 상기 게이트 절연층의 두께는 상기 제1 두께인 반도체 장치.
  19. 제17항에 있어서,
    상기 기판의 상면에 평행한 방향에서, 상기 제1 고전압 소자들과 상기 제2 웰 영역에 배치되는 상기 PMOS 소자들 사이에 상기 제1 저전압 소자들이 배치되는 반도체 장치.
  20. 비트라인과 공통 소스 라인 사이에 연결되는 채널층, 상기 채널층을 공유하며 서로 직렬로 연결되는 메모리 셀들, 및 상기 메모리 셀들에 연결되는 워드라인들을 각각 갖는 복수의 메모리 셀 스트링들이 배치되는 셀 영역; 및
    상기 워드라인들에 연결되는 로우 디코더, 및 상기 비트라인에 연결되는 페이지 버퍼를 포함하는 주변 회로 영역; 을 포함하고,
    상기 로우 디코더를 제공하는 NMOS 소자들과 PMOS 소자들 중에서, 제1 전원 전압으로 동작하며 바디에 네거티브 전압이 입력되는 고전압 NMOS 소자들, 및 상기 제1 전원 전압보다 작은 제2 전원 전압으로 동작하며 바디에 네거티브 전압이 입력되는 제1 저전압 NMOS 소자들은 하나의 제1 웰 영역 내에 배치되고,
    상기 고전압 NMOS 소자들은 상기 로우 디코더에서 상기 워드라인들에 연결되는 패스 소자들인 반도체 장치.
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