KR20110016325A - 반도체 소자 및 그 제조방법 - Google Patents

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KR20110016325A
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손용훈
이종욱
강종혁
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Abstract

반도체 소자 및 그 제조방법을 제공한다. 이 반도체 소자는 기판 상에 제공되며 서로 이격된 제1 및 제2 활성영역들을 한정하는 트렌치 소자분리 영역을 포함한다. 상기 제1 활성영역으로부터 상부로 돌출된 제1 반도체 기둥이 제공된다. 상기 제2 활성영역으로부터 상부로 돌출된 제2 반도체 기둥이 제공된다. 상기 제1 활성영역 상부를 가로지르며 상기 제2 활성영역 상부를 가로지르도록 연장된 제1 게이트 마스크가 제공된다. 상기 제1 게이트 마스크는 상기 제1 및 제2 반도체 기둥들의 상부 측벽들을 둘러싼다. 상기 제1 게이트 마스크 하부에 형성됨과 아울러 상기 제1 및 제2 활성영역들과 이격되고, 상기 제1 및 제2 반도체 기둥들의 측벽들의 일부분들을 둘러싸는 제1 게이트 라인이 제공된다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체소자에 관한 것으로, 특히 소자의 집적도를 향상시킬 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
소형화되고 저 전력 소비를 유지하는 반도체소자가 요구되고 있다. 이러한 반도체소자를 구성하는 요소들(elements)의 크기를 감소시키기 위한 연구가 진행되고 있다.
본 발명이 이루고자 하는 과제는 개별 소자가 차지하는 평면적을 최소화하여 집적도를 향상시킬 수 있는 반도체소자들 및 그 제조방법들을 제공하는데 있다.
본 발명의 일 양태에 따르면, 집적도를 향상시킬 수 있는 반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 제공되며 서로 이격된 제1 및 제2 활성영역들을 한정하는 트렌치 소자분리 영역을 포함한다. 상기 제1 활성영역으로부터 상부로 돌출된 제1 반도체 기둥이 제공된다. 상기 제2 활성영역으로부터 상부로 돌출된 제2 반도체 기둥이 제공된다. 상기 제1 활성영역 상부를 가로지르며 상기 제2 활성영역 상부를 가로지르도록 연장된 제1 게이트 마스크가 제공된다. 상기 제1 게이트 마스크는 상기 제1 및 제2 반도체 기둥들의 상부 측벽들을 둘러싼다. 상기 제1 게이트 마스크 하부에 형성됨과 아울러 상기 제1 및 제2 활성영역들과 이격되고, 상기 제1 및 제2 반도체 기둥들의 측벽들의 일부분들을 둘러싸는 제1 게이트 라인이 제공된다.
몇몇 실시예들에서, 상기 제1 활성영역의 상부 측벽에 형성된 제1 도전성 패턴 및 상기 제2 활성영역의 상부 측벽에 형성된 제2 도전성 패턴을 더 포함할 수 있다.
다른 실시예에서, 상기 제1 활성영역의 상부 측벽에 형성됨과 아울러 상기 제1 게이트 라인 양 옆에 위치하는 상기 제1 활성영역의 상부면에 형성된 제1 도전 성 패턴 및 상기 제2 활성영역의 상부 측벽에 형성됨과 아울러 상기 제1 게이트 라인 양 옆에 위치하는 상기 제2 활성영역의 상부면에 형성된 제2 도전성 패턴을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제1 게이트 라인의 측벽과 상기 제1 게이트 마스크의 측벽은 수직 정렬될 수 있다.
또 다른 실시예에서, 상기 제1 게이트 라인과 상기 제1 및 제2 활성영역들 사이에 개재됨과 아울러, 상기 제1 게이트 라인 양 옆에 위치하는 상기 제1 및 제2 활성영역들의 상부면들을 덮는 버퍼 절연막을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제1 게이트 라인 하부에 형성된 버퍼 절연 패턴을 더 포함할 수 있다. 여기서, 상기 버퍼 절연 패턴은 상기 제1 게이트 라인의 측벽과 수직 정렬된 측벽을 가질 수 있다.
또 다른 실시예에서, 상기 제1 도전성 패턴과 인접하는 상기 제1 활성영역 내에 제공된 제1 불순물 영역; 상기 제1 반도체 기둥의 상부 영역에 제공된 제2 불순물 영역; 상기 제2 도전성 패턴과 인접하는 상기 제2 활성영역 내에 제공된 제3 불순물 영역; 및 상기 제2 반도체 기둥의 상부 영역에 제공된 제4 불순물 영역을 더 포함할 수 있다.
한편, 상기 제1 및 제3 불순물 영역들은 상기 제1 및 제2 활성영역들의 상부 영역들로부터 상기 제1 및 제2 반도체 기둥들의 하부 영역들로 연장될 수 있다.
한편, 상기 제1 내지 제4 불순물 영역들 중 적어도 하나의 영역은 상기 제1 게이트 라인과, 수평선상에서, 중첩하지 않을 수 있다.
또 다른 실시예에서, 상기 게이트 라인 양 옆에 형성되며 상기 제1 및 제2 활성영역들의 상부 영역들 사이로 연장된 충진 절연막을 더 포함하되, 상기 충진 절연막에서 상기 제1 및 제2 활성영역들의 상부 영역들 사이로 연장된 부분은 상기 트렌치 소자분리 영역의 일부를 구성할 수 있다.
또 다른 실시예에서, 상기 제1 활성영역으로부터 상부로 돌출되고, 상기 제1 반도체 기둥과 이격된 제2 반도체 기둥; 상기 제2 활성영역으로부터 상부로 돌출되고, 상기 제2 반도체 기둥과 이격된 제4 반도체 기둥; 상기 제1 활성영역 상부를 가로지르며 상기 제2 활성영역 상부로 연장되고, 상기 제1 게이트 마스크와 이격되며 상기 제3 및 제4 반도체 기둥들의 상부 측벽들을 둘러싸는 제2 게이트 마스크; 및 상기 제2 게이트 마스크 하부에 형성됨과 아울러 상기 제1 및 제2 활성영역들과 이격되고, 상기 제3 및 제4 반도체 기둥들의 측벽들을 둘러싸는 제2 게이트 라인을 더 포함할 수 있다.
본 발명의 다른 양태에 따르면, 집적도를 향상시킬 수 있는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 내에 활성영역을 한정하는 트렌치 소자분리 영역을 형성하는 것을 포함한다. 상기 트렌치 소자분리 영역을 갖는 기판 상에 차례로 적층된 중간 물질막 및 게이트 마스크 막을 형성한다. 상기 게이트 마스크 막 및 상기 버퍼 절연막을 차례로 관통하면서 상기 활성영역의 소정 영역을 노출시키는 홀을 형성한다. 상기 홀을 채우는 반도체 기둥을 형성한다. 상기 게이트 마스크 막을 패터닝하여 상기 활성영역을 가로지르며 상기 트렌치 소자분리 영역 상부로 연장된 게이트 마스크를 형성한다. 여기서, 상기 게이트 마스크는 상기 반 도체 기둥의 상부 측벽을 둘러싸도록 형성된다. 상기 중간 물질막을 선택적으로 제거하여, 상기 반도체 기둥의 측벽의 일부를 노출시킨다. 상기 노출된 상기 반도체 기둥의 측벽을 둘러싸며 상기 트렌치 소자분리 영역 상으로 연장된 게이트 패턴을 형성한다. 상기 트렌치 소자분리 영역의 상부 영역을 식각하여 상기 활성영역의 상부 측벽을 노출시킨다. 상기 노출된 상기 활성영역의 상부 측벽 상에 도전성 패턴을 형성한다.
몇몇 실시예들에서, 상기 트렌치 소자분리 영역을 형성하는 것은 상기 반도체 기판 내에 소자분리 트렌치를 형성하고, 상기 소자분리 트렌치를 부분적으로 채우는 소자분리 절연막을 형성하고, 상기 소자분리 트렌치의 나머지 부분을 채우며 상기 소자분리 절연막에 대하여 식각 선택비를 갖는 물질로 이루어진 희생막을 형성하는 것을 포함할 수 있다. 상기 희생막은 상기 활성영역의 상부 측벽을 노출시키기 위하여 상기 트렌치 소자분리 영역의 상부 영역을 식각하는 동안에 제거될 수 있다.
다른 실시예에서, 상기 트렌치 소자분리 영역을 형성하는 것은 상기 반도체 기판 내에 소자분리 트렌치를 형성하고, 상기 소자분리 트렌치를 부분적으로 채우는 소자분리 절연막을 형성하되, 상기 소자분리 절연막은 차례로 적층된 하부 소자분리 절연막 및 상부 소자분리 절연막으로 형성하고, 상기 소자분리 트렌치의 나머지 부분을 채우며 상기 상부 소자분리 절연막에 대하여 식각 선택비를 갖는 물질로 이루어진 희생막을 형성하는 것을 포함하되, 상기 희생막은 상기 활성영역의 상부 측벽을 노출시키기 위하여 상기 트렌치 소자분리 영역의 상부 영역을 식각하는 동 안에 제거될 수 있다.
또 다른 실시예에서, 상기 게이트 패턴은 상기 게이트 마스크의 측벽과 수직정렬된 측벽을 갖도록 형성할 수 있다.
또 다른 실시예에서, 상기 중간 물질막을 형성하기 전에, 상기 트렌치 소자분리 영역을 갖는 기판 상에 버퍼 절연막을 형성하는 것을 더 포함할 수 있다.
한편, 상기 게이트 패턴을 형성한 후에, 상기 게이트 패턴 양 옆의 기판 상에 게이트 간 절연막을 형성하고, 상기 게이트 간 절연막 및 상기 반도체 기둥을 덮는 캐핑 막을 형성하는 것을 더 포함할 수 있다.
한편, 상기 트렌치 소자분리 영역의 상부 영역을 식각하는 것은 상기 캐핑 막, 상기 게이트 간 절연막 및 상기 버퍼 절연막을 차례로 관통하며 상기 트렌치 소자분리 영역의 일부를 노출시키는 홀을 형성하고, 상기 홀의 측벽 상에 측벽 스페이서를 형성하고, 상기 캐핑 막, 상기 측벽 스페이서 및 상기 버퍼 절연막을 식각 마스크로 이용하여 상기 트렌치 소자분리 영역을 등방성 식각하는 것을 포함할 수 있다.
한편, 상기 반도체 기둥을 형성한 후에, 상기 반도체 기둥 및 상기 게이트 마스크 막을 덮는 캐핑 막을 형성하고, 상기 게이트 마스크 막을 패터닝하는 동안에, 상기 캐핑 막은 상기 게이트 마스크 막과 같이 패터닝되어 캐핑 패턴으로 형성되되고, 상기 게이트 패턴을 형성한 후에, 상기 게이트 패턴 하부의 상기 버퍼 절연막을 식각하여 상기 게이트 패턴 하부에 한정된 버퍼 절연 패턴을 형성하고, 상기 버퍼 절연 패턴, 상기 게이트 패턴, 상기 게이트 마스크 및 상기 캐핑 패턴의 측벽들 상에 측벽 스페이서들을 형성하는 것을 더 포함할 수 있다.
한편, 상기 도전성 패턴은 상기 활성영역의 상부 측벽으로부터 상기 게이트 패턴 양 옆의 상기 활성영역 상부로 연장되도록 형성될 수 있다.
또 다른 실시예에서, 상기 도전성 패턴을 형성하는 동안에, 상기 반도체 기둥의 상부면에 콘택 도전막을 형성하는 것을 더 포함할 수 있다.
본 발명의 또 다른 양태에 따른 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 내에 서로 이격된 제1 및 제2 활성영역들을 한정하는 트렌치 소자분리 영역을 형성하는 것을 포함한다. 상기 트렌치 소자분리 영역은 차례로 적층된 소자분리 절연막 및 희생 막을 포함하도록 형성된다. 상기 트렌치 소자분리 영역을 갖는 기판 상에 차례로 적층된 버퍼 절연막, 중간 물질막 및 게이트 마스크 막을 형성한다. 상기 게이트 마스크 막, 상기 중간 물질막 및 상기 버퍼 절연막을 차례로 관통하면서, 상기 제1 활성영역의 소정 영역들을 노출시키는 제1 및 제3 홀들 및 상기 제2 활성영역의 소정 영역들을 노출시키는 제2 및 제4 홀들을 형성한다. 상기 제1 내지 제4 홀들을 각각 채우는 제1 내지 제4 반도체 기둥들(semiconductor pillars)을 형성한다. 상기 게이트 마스크 막을 패터닝하여 상기 제1 활성영역을 가로지르며 상기 제2 활성영역 상으로 연장된 제1 및 제2 게이트 마스크들을 형성하되, 상기 제1 게이트 마스크는 상기 제1 및 제2 반도체 기둥들을 둘러싸도록 형성되고, 상기 제2 게이트 마스크는 상기 제3 및 제4 반도체 기둥들을 둘러싸도록 형성된다. 상기 중간 물질막을 선택적으로 제거하여, 상기 제1 및 제2 게이트 마스 크들과 상기 버퍼 물질막 사이에 위치하는 상기 제1 내지 제4 반도체 기둥들의 측벽들을 노출시킨다. 상기 노출된 제1 및 제2 반도체 기둥들의 측벽들을 둘러싸는 제1 게이트 라인을 형성함과 아울러, 상기 노출된 상기 제3 및 제4 반도체 기둥들의 측벽들을 둘러싸는 제2 게이트 라인을 형성한다. 상기 제1 및 제2 게이트 라인들 사이의 공간을 채우는 게이트 간 절연막(inter-gate insulating layer)을 형성한다. 상기 게이트 간 절연막을 갖는 기판 상에 캐핑 막을 형성한다. 상기 캐핑 막, 상기 게이트간 절연막 및 상기 버퍼 절연막을 패터닝하여, 상기 제1 내지 제4 반도체 기둥들 사이에 위치하는 상기 희생 막을 노출시키는 개구부를 형성한다. 상기 노출된 상기 희생 막을 선택적으로 제거하여 상기 제1 및 제2 활성영역들의 상부 측벽들을 노출시킨다. 상기 제1 활성영역의 상부 측벽 상에 제1 도전성 패턴을 형성함과 아울러, 상기 제2 활성영역의 상부 측벽 상에 제2 도전성 패턴을 형성한다.
몇몇 실시예들에서, 상기 개구부를 형성한 후에, 상기 개구부의 측벽 상에 측벽 스페이서를 형성하는 것을 더 포함할 수 있다.
본 발명의 또 다른 양태에 따른 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 내에 서로 이격된 제1 및 제2 활성영역들을 한정하는 트렌치 소자분리 영역을 형성하는 것을 포함한다. 상기 트렌치 소자분리 영역은 차례로 적층된 소자분리 절연막 및 희생 막을 포함하도록 형성한다. 상기 트렌치 소자분리 영역을 갖는 기판 상에 차례로 적층된 버퍼 절연막, 중간 물질막 및 게이트 마스크 막을 형성한다. 상기 버퍼 절연막, 상기 중간 물질막 및 상기 게이트 마스크 막을 관통하면서, 상기 제1 활성영역의 소정 영역들을 노출시키는 제1 및 제3 홀들을 형성함과 아울러 상기 제2 활성영역의 소정 영역들을 노출시키는 제2 및 제4 홀들을 형성한다. 상기 제1 내지 제4 홀들을 각각 채우는 제1 내지 제4 반도체 기둥들(semiconductor pillars)을 형성한다. 상기 게이트 마스크 막을 패터닝하여 상기 제1 활성영역 상을 가로지르며 상기 제2 활성영역 상으로 연장된 제1 및 제2 게이트 마스크들을 형성하되, 상기 제1 게이트 마스크는 상기 제1 및 제2 반도체 기둥들을 둘러싸도록 형성되고, 상기 제2 게이트 마스크는 상기 제3 및 제4 반도체 기둥들을 둘러싸도록 형성된다. 상기 중간 물질막을 선택적으로 제거하여, 상기 제1 및 제2 게이트 마스크들과 상기 버퍼 물질막 사이에 위치하는 상기 제1 내지 제4 반도체 기둥들의 측벽들을 노출시킨다. 상기 노출된 상기 제1 및 제2 반도체 기둥들의 측벽들을 둘러싸는 제1 게이트 라인을 형성함과 아울러, 상기 노출된 상기 제3 및 제4 반도체 기둥들의 측벽들을 둘러싸는 제2 게이트 라인을 형성한다. 상기 제1 및 제2 게이트 라인들 사이에 위치하는 상기 트렌치 소자분리 영역의 상기 희생 막과 상기 활성영역의 상부면이 노출되도록, 상기 버퍼 절연막을 식각하여 상기 제1 및 제2 게이트 라인들 하부에 잔존하는 버퍼 절연 패턴들을 형성한다. 상기 버퍼 절연 패턴들, 상기 제1 및 제2 게이트 라인들 및 상기 제1 및 제2 게이트 마스크들의 측벽들 상에 측벽 스페이서들을 형성한다. 상기 희생 막을 선택적으로 제거하여 상기 제1 및 제2 활성영역들의 상부 측벽들을 노출시킨다. 상기 제1 및 제2 게이트 라인들 사이에 위치하는 상기 제1 활성영역의 상부면 및 상기 제1 활성영역 의 상부 측벽에 제1 도전성 패턴을 형성함과 아울러, 상기 제1 및 제2 게이트 라인들 사이에 위치하는 상기 제2 활성영역의 상부면 및 상기 제2 활성영역의 상부 측벽에 제2 도전성 패턴을 형성한다.
본 발명의 실시예들에 따르면, 반도체 기둥들을 이용하여 모스펫(MOSTFET) 또는 바이폴라 접합 트랜지스터(BJT) 등과 같은 개별 소자를 형성할 수 있기 때문에, 이러한 개별 소자를 채택하는 집적 회로의 평면적으로 감소시킬 수 있다. 따라서, 이러한 개별 소자를 이용하여 형성된 반도체 칩 등과 같은 제품 또는 전자 부품의 크기를 소형화시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예들에 따른 반도체소자를 나타낸 평면도이고, 도 2 내지 도 13은 본 발명의 일 실시예에 따른 반도체소자를 나타낸 단면도들이고, 도 14는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도이고, 도 15는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도이다. 도 2 내지 도 15에서, 참조부호 "A"로 표시된 부분은 도 1의 I-I′선을 따라 취해진 영역이고, 참조부호 "B"로 표시된 부분은 도 1의 II-II′선을 따라 취해진 영역이고, 참조부호 "C"로 표시된 부분은 도 1의 III-III′선을 따라 취해진 영역이다.
도 16은 본 발명의 또 다른 실시예들에 따른 반도체소자를 나타낸 평면도이고, 도 17 내지 도 21은 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도들이고, 도 22 내지 도 24는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다. 도 17 내지 도 24에서, 참조부호 "D"로 표시된 부분은 도 16의 IV-IV′선을 따라 취해진 영역이고, 참조부호 "E"로 표시된 부분은 도 16의 V-V′선을 따라 취해진 영역이고, 참조부호 "F"로 표시된 부분은 도 16의 VI-VI′선을 따라 취해진 영역이다.
우선, 도 1 및 13을 참조하여 본 발명의 일 실시예에 따른 반도체소자를 설명하기로 한다.
도 1 및 도 13을 참조하면, 기판(1)이 제공될 수 있다. 상기 기판(1)은 실리콘 등과 같은 반도체 물질로 이루어진 반도체 웨이퍼일 수 있다. 상기 기판(1)에 제공되어 제1 및 제2 활성영역들(6a, 6b)을 한정하는 트렌치 소자분리 영역(5s')이 제공될 수 있다.
몇몇 실시예들에서, 제1 및 제2 활성영역들(6a, 6b)의 각각은, 평면도로 보 았을 때, 라인 형상일 수 있다.
상기 제1 활성영역(6a)으로부터 상부로 돌출되고 서로 이격된 제1 및 제3 반도체 기둥들(21a, 21c)이 제공될 수 있다. 상기 제2 활성영역(6b)으로부터 상부로 돌출되고 서로 이격된 제2 및 제4 반도체 기둥들(21b, 21d)이 제공될 수 있다. 상기 1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)은 단결정 반도체막으로 이루어질 수 있다. 예를 들어, 상기 1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)은 단결정 실리콘막으로 이루어질 수 있다.
상기 제1 및 제2 활성영역들(6a, 6b)의 상부 영역들 내에 하부 불순물 영역들(24a)이 제공될 수 있다. 상기 하부 불순물 영역들(24a)은 상기 제1 및 제2 활성영역들(6a, 6b)의 상부 영역들 전체에 걸쳐서 제공될 수 있다. 다시 말하면, 상기 하부 불순물 영역들(24a)은 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d) 하부에 위치하는 상기 제1 및 제2 활성영역들(6a, 6b)의 상부 영역들에 제공됨과 아울러, 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d) 주위에 위치하는 상기 제1 및 제2 활성영역들(6a, 6b)의 상부 영역들에 제공될 수 있다. 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)의 상부 영역들 내에 상부 불순물 영역들(24b)이 제공될 수 있다.
몇몇 실시예들에서, 상기 하부 불순물 영역들(24a)은 상기 제1 및 제2 활성영역들(6a, 6b)의 상부 영역들로부터 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)의 하부 영역들로 연장된 부분들(24a')을 가질 수 있다.
상기 제1 활성영역(6a) 상부를 가로지르며 상기 제2 활성영역(6b) 상부를 가 로지르도록 연장된 제1 및 제2 게이트 마스크들(18a, 18b)이 제공될 수 있다. 상기 제1 및 제2 게이트 마스크들(18a, 18b)은 서로 이격될 수 있다. 상기 제1 및 제2 게이트 마스크들(18a, 18b)은 상기 제1 및 제2 활성영역들(6a, 6b)과 교차하는 방향성을 갖는 라인 형상일 수 있다. 상기 제1 및 제2 게이트 마스크들(18a, 18b)은 실리콘 질화막 등과 같은 절연성 물질로 이루어질 수 있다.
상기 제1 게이트 마스크(18a)는 상기 제1 및 제2 반도체 기둥들(21a, 21b)의 상부 영역들을 둘러싸도록 제공될 수 있고, 상기 제2 게이트 마스크(18b)는 상기 제3 및 제4 반도체 기둥들(21c, 21d)의 상부 영역들을 둘러싸도록 제공될 수 있다. 상기 제1 및 제2 게이트 마스크들(18a, 18b)의 상부면들은 상기 제1 및 제2 반도체 기둥들(21a, 21b)의 상부면들과 실질적으로 동일한 레벨에 위치할 수 있다.
몇몇 실시예들에서, 상기 제1 게이트 마스크(18a) 상에 제1 보호 패턴(27a)이 제공되고, 상기 제2 게이트 마스크(18b) 상에 제2 보호 패턴(27b)이 제공될 수 있다.
상기 제1 게이트 마스크(18a) 하부에 형성되며 상기 제1 및 제2 반도체 기둥들(21a, 21b)의 측벽들을 둘러싸도록 형성된 제1 게이트 라인(33a)이 제공될 수 있다. 상기 제2 게이트 마스크(18b) 하부에 형성되며 상기 제3 및 제4 반도체 기둥들(21c, 21d)의 측벽들을 둘러싸도록 형성된 제2 게이트 라인(33b)이 제공될 수 있다. 상기 제1 및 제2 게이트 라인들(33a, 33b)은 상기 제1 및 제2 활성영역들(6a, 6b)과 이격될 수 있다. 상기 제1 및 제2 게이트 라인들(33a, 33b)의 각각은 도우프트 폴리 실리콘막, 금속막, 금속 질화막 및 금속-반도체 화합물막 중 적어도 하나 를 포함할 수 있다. 상기 제1 게이트 라인(33a)과 상기 제1 게이트 마스크(18a)의 외 측벽들은 수직 정렬될 수 있다. 그리고, 상기 제2 게이트 라인(33b)과 상기 제2 게이트 마스크(18b)의 외 측벽들은 수직 정렬될 수 있다.
상기 제1 게이트 라인(33a)과 상기 제1 반도체 기둥(21a) 사이에 개재된 제1 게이트 유전막(30a)이 제공될 수 있다. 상기 제1 게이트 라인(33a)과 상기 제2 반도체 기둥(21b) 사이에 개재된 제2 게이트 유전막(30b)이 제공될 수 있다. 상기 제2 게이트 라인(33b)과 상기 제3 반도체 기둥(21c) 사이에 개재된 제3 게이트 유전막(30c)이 제공될 수 있다. 상기 제2 게이트 라인(33b)과 상기 제4 반도체 기둥(21d) 사이에 개재된 제4 게이트 유전막(30d)이 제공될 수 있다.
상기 제1 및 제2 게이트 라인들(33a, 33b) 하부에 위치함과 아울러, 상기 제1 및 제2 게이트 라인들(33a, 33b) 사이에 위치하는 상기 제1 및 제2 활성영역들(6a, 6b)의 상부면들을 덮는 버퍼 절연막(12)이 제공될 수 있다. 다시 말하면, 상기 버퍼 절연막(12)은 상기 제1 및 제2 게이트 라인들(33a, 33b)과 상기 제1 및 제2 활성영역들(6a, 6b) 사이에 개재됨과 아울러, 상기 제1 및 제2 게이트 라인들(33a, 33b) 사이에 위치하는 상기 제1 및 제2 활성영역들(6a, 6b)의 상부면들을 덮을 수 있다. 상기 버퍼 절연막(12)은 실리콘 질화막 등과 같은 절연성 물질로 이루어질 수 있다.
상기 제1 활성영역(6a)의 상부 측벽에 제1 도전성 패턴(52a)이 제공될 수 있고, 상기 제2 활성영역(6b)의 상부 측벽에 제2 도전성 패턴(52b)이 제공될 수 있다. 상기 제1 도전성 패턴(52a)은 상기 제1 활성영역(6a)의 상부 영역에 형성된 상 기 하부 불순물 영역(24a)과 전기적으로 접속할 수 있고, 상기 제2 도전성 패턴(52b)은 상기 제2 활성영역(6b)의 상부 영역에 형성된 상기 하부 불순물 영역(24b)과 전기적으로 접속할 수 있다. 상기 제1 및 제2 도전성 패턴들(52a, 52b)은 금속막, 폴리 실리콘막, 금속 질화막 및 금속-반도체 화합물막 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제1 및 제2 도전성 패턴들(52a, 52b)은 코발트 실리사이드막으로 이루어질 수 있다.
상기 제1 및 제2 게이트 라인들(33a, 33b) 사이에 위치함과 아울러, 상기 제1 및 제2 활성영역들(6a, 6b) 상에 위치하는 게이트 간 절연막(inter-gate insulating layer; 36)이 제공될 수 있다. 상기 게이트 간 절연막(36)은 실리콘 산화막으로 이루어질 수 있다.
상기 트렌치 소자분리 영역(5s') 상에서 상기 제1 및 제2 게이트 라인들(33a, 33b) 사이에 위치하며, 상기 게이트 간 절연막(36)과 인접하는 상기 트렌치 소자분리 영역(5s) 상에 제공된 충진 절연막(55)이 제공될 수 있다. 상기 충진 절연막(55)은 상기 제1 및 제2 활성영역들(6a, 6b)의 상부 영역들 사이로 연장될 수 있다. 여기서, 상기 제1 및 제2 활성영역들(6a, 6b)의 상부 영역들 사이로 연장된 상기 충진 절연막(55)의 부분(55a)은 상기 트렌치 소자분리 영역(5s')의 일부를 구성할 수 있다. 따라서, 상기 트렌치 소자분리 영역(5s')은 소자분리 트렌치(5t)을 부분적으로 채우는 소자분리 절연막(5i) 및 상기 소자분리 트렌치(5t)의 나머지 부분을 채우는 상기 충진 절연막(55)의 일부분(55a)으로 구성될 수 있다. 상기 소자분리 절연막(5i)은 차례로 적층된 하부 소자분리 절연막(5a) 및 상부 소자분리 절연막(5b)으로 이루어질 수 있다. 상기 상부 소자분리 절연막(5b)은 상기 하부 소자분리 절연막(5a)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다.
상기 게이트 간 절연막(36)과 상기 충진 절연막(55) 사이에 측벽 스페이서(45)가 개재될 수 있다. 상기 측벽 스페이서(45)는 실리콘 질화막으로 이루어질 수 있고, 상기 게이트 간 절연막(36)과 상기 충진 절연막(55)은 실리콘 산화막으로 이루어질 수 있다.
몇몇 실시예들에서, 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)의 소정 영역들을 채널 영역들로 이용하는 모스펫들(MOSFETs)을 제공할 수 있다. 모스펫(MOSFET) 동작에서, 상기 상부 불순물 영역들(24b)은 소스로 언급되고, 상기 하부 불순물 영역들(24a)은 드레인으로 언급될 수 있으며, 상기 상부 불순물 영역들(24b)과 상기 하부 불순물 영역들(24a) 사이의 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)의 영역들은 채널 영역으로 언급될 수 있다. 상기 소스와 드레인은 상대적인 것으로써 서로 변경될 수 있다.
상기 제1 및 제2 반도체 기둥들(21a, 21b)의 소정 영역들을 채널 영역들로 이용하는 모스펫들은 상기 제1 게이트 라인(33a)을 공유하고, 상기 제3 및 제4 반도체 기둥들(21c, 21d)의 소정 영역들을 채널 영역들로 이용하는 모스펫들은 상기 제2 게이트 라인(33b)을 공유할 수 있다. 따라서, 상기 모스 펫들이 차지하는 평면적을 최소화할 수 있다. 즉, 상기 모스펫들을 이용하여 구성된 집적회로가 차지하는 평면적을 최소화할 수 있기 때문에, 본 실시예들에 의해 형성된 모스펫들을 채택하는 반도체 칩 및/또는 전자 제품의 크기를 최소화할 수 있다.
다른 실시예에서, 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)의 소정 영역들을 베이스들로 이용하는 바이폴라 접합 트랜지스터를 제공할 수 있다.상기 바이폴라 접합 트랜지스터(BJT) 동작에서, 상기 상부 불순물 영역들(24b)은 에미터로서 언급되고, 상기 하부 불순물 영역들(24a)은 컬렉터로서 언급될 수 있으며, 상기 하부 및 상부 불순물 영역들(24a, 24b) 사이에 정의된 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)의 영역들은 베이스로서 언급될 수 있다. 상기 에미터 및 상기 컬렉터는 상대적인 것으로써 서로 변경될 수 있다. 상기 에미터는 상대적으로 낮은 전압이 인가되는 노드이고, 상기 콜렉터는 상대적으로 높은 전압이 인가되는 노드일 수 있다.
또 다른 실시예들에서, 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)의 소정 영역들을 전하 저장 영역들로 이용하는 디램 셀들을 제공할 수 있다. 즉, 커패시터 없는 1-트랜지스터 메모리 셀들(capacitor-less one transistor memory cells)을 제공할 수 있다. 예를 들어, 상기 상부 불순물 영역들(24b)과 상기 하부 불순물 영역들(24a) 사이에 위치하는 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)의 영역들은 커패시터 없는 1-트랜지스터 메모리 셀들의 전하 저장 영역들로 정의될 수 있다.
본 발명의 기술적 사상을 본 발명이 속하는 기술분야에 종사하는 엔지니어가 실제 소자에 다양하게 실용 및 응용할 수 있도록, 앞의 실시예들을 보다 구체화시킨 예시적인 실시예들을 설명하기로 한다. 예를 들어, 도 1 및 도 13을 참조하여 설명한 실시예들에 따른 모스 펫들(MOSFETs)을 스위칭 소자로 채택하는 메모리 소자가 제공될 수 있다. 좀더 구체적으로, 도 14를 참조하면, 도 13을 참조하여 설명한 구조체에서, 상기 상부 불순물 영역들(24b)과 전기적으로 연결된 콘택 플러그들(57)이 제공될 수 있다. 상기 콘택 플러그들(57)은 상기 캐핑 막(39), 및 상기 제1 및 제2 보호 패턴들(27a, 27b)을 관통하며 상기 상부 불순물 영역들(24b)과 전기적으로 접속할 수 있다. 상기 콘택 플러그들(57)은 금속막, 금속-반도체 화합물막 및 폴리 실리콘 막 중 적어도 하나를 포함할 수 있다.
상기 콘택 플러그들(57) 상에 정보 저장 요소들(60)이 제공될 수 있다. 상기 정보 저장 요소들(60)은 디램(DRAM)의 커패시터들일 수 있다. 예를 들어, 상기 정보 저장 요소들(60)은 하부 전극, 커패시터 유전막 및 상부 전극을 포함할 수 있다. 그렇지만, 본 실시예는 디램(DRAM) 소자에 한정되지 않고 다양한 메모리 소자에 적용될 수 있다. 예를 들어, 본 실시예를 피램(PRAM) 등과 같은 메모리 소자에 이용하는 경우에, 상기 정보 저장 요소들(60)은 하부 전극, 상변화 물질막으로 이루어진 정보 저장 수단 및 상부 전극을 포함할 수 있다.
본 발명의 또 다른 실시예들에서, 도 13 및 도 14에 도시된 상기 하부 불순물 영역들(24a, 24a') 및/또는 상기 상부 불순물 영역들(24b)을 도 15에 도시된 것과 같은 하부 불순물 영역들(124a, 124a') 및/또는 상기 상부 불순물 영역들(124b)과 같은 형태로 변형시킬 수 있다.
도 13 및 도 14에서 설명한 상기 하부 불순물 영역들(24a, 24a') 및 상기 상 부 불순물 영역들(24b)의 일부분들은 상기 제1 및 제2 게이트 라인들(33a, 33b)의 일부분들과 수평적으로 중첩할 수 있다. 그렇지만, 도 15에 도시된 바와 같이, 하부 불순물 영역들(124a, 124a') 및/또는 상부 불순물 영역들(124b)은 상기 제1 및 제2 게이트 라인들(33a, 33b)과 수평적으로 중첩하지 않을 수 있다. 즉, 상기 하부 불순물 영역들(124a, 124a') 및 상기 상부 불순물 영역들(124b) 중 적어도 하나의 영역들은 상기 제1 및 제2 게이트 라인들(33a, 33b)과 수평적으로 중첩하지 않을 수 있다. 따라서, GIDL(gate induced drain leakage)에 의해 소자 특성이 저하되는 것을 방지할 수 있다. 또한, 본 실시예들을 커패시터 없는 1-트랜지스터 메모리 셀들(capacitor-less one transistor memory cells)에 실용 및 응용하는 경우에, 상기 상부 불순물 영역들(124b)과 상기 하부 불순물 영역들(124a, 124a') 사이에 위치하는 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)의 전하 저장 영역들이 차지하는 체적을 보다 크게 확보할 수 있으므로, 보다 많은 전하를 저장할 수 있는 커패시터 없는 1-트랜지스터 메모리 셀들을 제공할 수 있다.
도 16 및 도 21을 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자에 대하여 설명하기로 한다.
도 16 및 도 21을 참조하면, 기판(200)에 제공되어 제1 및 제2 활성영역들(206a, 206b)을 한정하는 트렌치 소자분리 영역(205s')이 제공될 수 있다.
상기 제1 활성영역(206a)으로부터 상부로 돌출되고 서로 이격된 제1 및 제3 반도체 기둥들(221a, 221c)이 제공될 수 있다. 상기 제2 활성영역(206b)으로부터 상부로 돌출되고 서로 이격된 제2 및 제4 반도체 기둥들(221b, 221d)이 제공될 수 있다. 상기 1 내지 제4 반도체 기둥들(221a, 221b, 221c, 221d)은 단결정 반도체막으로 이루어질 수 있다.
상기 제1 및 제2 활성영역들(206a, 206b)의 상부 영역들 내에 하부 불순물 영역들(224a)이 제공될 수 있다. 상기 제1 내지 제4 반도체 기둥들(221a, 221b, 221c, 221d)의 상부 영역들 내에 상부 불순물 영역들(224b)이 제공될 수 있다.
상기 제1 활성영역(206a) 상부를 가로지르며 상기 제2 활성영역(206b) 상부를 가로지르도록 연장된 제1 및 제2 게이트 마스크들(218a, 218b)이 제공될 수 있다. 상기 제1 및 제2 게이트 마스크들(218a, 218b)은 서로 이격될 수 있다. 상기 제1 및 제2 게이트 마스크들(218a, 218b)은 상기 제1 및 제2 활성영역들(206a, 206b)과 교차하는 방향성을 갖는 라인 형상일 수 있다. 상기 제1 게이트 마스크(218a)는 상기 제1 및 제2 반도체 기둥들(221a, 221b)의 상부 영역들을 둘러싸도록 제공될 수 있고, 상기 제2 게이트 마스크(218b)는 상기 제3 및 제4 반도체 기둥들(221c, 221d)의 상부 영역들을 둘러싸도록 제공될 수 있다.
상기 제1 게이트 마스크(218a) 상에 제1 캐핑 패턴(227a)이 제공되고, 상기 제2 게이트 마스크(218b) 상에 제2 캐핑 패턴(227b)이 제공될 수 있다. 상기 제1 및 제2 게이트 마스크들(218a, 218b)의 측벽들과 상기 제1 및 제2 캐핑 패턴들(227a, 227b)의 측벽들은 수직 정렬될 수 있다.
상기 제1 게이트 마스크(218a) 하부에 형성되며 상기 제1 및 제2 반도체 기둥들(221a, 221b)의 측벽들을 둘러싸도록 형성된 제1 게이트 라인(233a)이 제공될 수 있다. 상기 제2 게이트 마스크(218b) 하부에 형성되며 상기 제3 및 제4 반도체 기둥들(221c, 221d)의 측벽들을 둘러싸도록 형성된 제2 게이트 라인(233b)이 제공될 수 있다. 상기 제1 및 제2 게이트 라인들(233a, 233b)은 상기 제1 및 제2 활성영역들(206a, 206b)과 이격될 수 있다. 상기 제1 게이트 라인(233a)과 상기 제1 게이트 마스크(218a)의 외 측벽들은 수직 정렬될 수 있다. 그리고, 상기 제2 게이트 라인(233b)과 상기 제2 게이트 마스크(218b)의 외 측벽들은 수직 정렬될 수 있다.
상기 제1 게이트 라인(233a)과 상기 제1 반도체 기둥(221a) 사이에 개재된 제1 게이트 유전막(230a)이 제공될 수 있다. 상기 제1 게이트 라인(233a)과 상기 제2 반도체 기둥(221b) 사이에 개재된 제2 게이트 유전막(230b)이 제공될 수 있다. 상기 제2 게이트 라인(233b)과 상기 제3 반도체 기둥(221c) 사이에 개재된 제3 게이트 유전막(230c)이 제공될 수 있다. 상기 제2 게이트 라인(233b)과 상기 제4 반도체 기둥(221d) 사이에 개재된 제4 게이트 유전막(230d)이 제공될 수 있다.
상기 제1 및 제2 게이트 라인들(33a, 33b) 하부에 제공된 제1 및 제2 버퍼 패턴들(212a, 212b)이 제공될 수 있다. 상기 제1 및 제2 버퍼 패턴들(212a, 212b)은 실리콘 질화막 등과 같은 절연성 물질로 이루어질 수 있다. 상기 제1 및 제2 게이트 라인들(33a, 33b)의 외 측벽들과 상기 제1 및 제2 버퍼 패턴들(212a, 212b)의 외 측벽들은 수직 정렬될 수 있다.
상기 제1 활성영역(206a)의 상부 측벽에 형성됨과 아울러 상기 제1 및 제2 버퍼 절연 패턴들(212a, 212b) 사이에 위치하는 상기 제1 활성영역(206a)의 상부면에 형성된 제1 도전성 패턴(252a)이 제공될 수 있다. 상기 제2 활성영역(206b)의 상부 측벽에 형성됨과 아울러, 상기 제1 및 제2 버퍼 절연 패턴들(212a, 212b) 사이에 위치하는 상기 제2 활성영역(206b)의 상부면에 형성된 제2 도전성 패턴(252b)이 제공될 수 있다. 상기 제1 도전성 패턴(252a)은 상기 제1 활성영역(206a)의 상부 영역에 형성된 상기 하부 불순물 영역들(224a)과 접촉하고, 상기 제2 도전성 패턴(252b)은 상기 제2 활성영역(206b)의 상부 영역에 형성된 상기 하부 불순물 영역(224a)과 접촉할 수 있다.
몇몇 실시예들에서, 도 24에 도시된 바와 같이, 상기 제1 내지 제4 반도체 기둥들(221a, 221b, 221c, 221d)의 상부면들에 콘택 도전막(353)이 제공될 수 있다. 상기 콘택 도전막(353)은 상기 제1 및 제2 도전성 패턴들(252a(352a), 252b(352b))과 동일한 물질로 이루어질 수 있다. 예를 들어, 상기 콘택 도전막(353), 및 상기 제1 및 제2 도전성 패턴들(252a(352a), 252b(352b))은 코발트 실리사이드 막 등과 같은 금속-반도체 화합물 막으로 이루어질 수 있다.
상기 제1 및 제2 게이트 라인들(233a, 233b) 사이의 공간을 채우며 상기 제1 및 제2 활성영역들(206a, 206b)의 상부 영역들 사이를 채우는 충진 절연막(255)이 제공될 수 있다. 상기 충진 절연막(255)은 실리콘 산화막 등과 같은 절연성 물질막으로 이루어질 수 있다. 상기 충진 절연막(255)과 상기 제1 및 제2 게이트 라인들(233a, 233b) 사이에 측벽 스페이서들(236)이 제공될 수 있다.
상기 충진 절연막(255)의 일부분(255a)은 상기 제1 및 제2 활성영역들(206a, 206b)을 이격시키는 소자분리 트렌치(205t)의 상부 영역을 채울 수 있다. 따라서, 상기 트렌치 소자분리 영역(205s')은 소자분리 트렌치(205t) 내에 차례로 적층된 상기 소자분리 절연막(205i) 및 상기 충진 절연막(255)의 일부분(255a)으로 이루어질 수 있다. 상기 소자분리 절연막(205i)은 차례로 적층된 하부 소자분리 절연막(205a) 및 상부 소자분리 절연막(205b)으로 이루어질 수 있다. 상기 상부 소자분리 절연막(205b)은 상기 하부 소자분리 절연막(205a)에 대하여 식각 선택비를 갖는 물질막으로 이루어질 수 있다. 예를 들어, 상기 하부 소자분리 절연막(205a)이 실리콘 산화막으로 이루어지는 경우에, 상기 상부 소자분리 절연막(205b)은 실리콘 질화막으로 이루어질 수 있다.
몇몇 실시예들에서, 상기 하부 불순물 영역들(224a)은 상기 제1 및 제2 활성영역들(206a, 206b)의 상부 영역들로부터 상기 제1 내지 제4 반도체 기둥들(221a, 221b, 221c, 221d)의 하부 영역들로 연장된 부분들(224a')을 가질 수 있다. 여기서, 상기 하부 불순물 영역들(224a)의 연장된 부분들(224a') 및 상기 상부 불순물 영역들(224b)은 도 13을 참조하여 설명한 바와 같이, 상기 제1 및 제2 게이트 라인들(233a, 233b)의 일부분들과 수평선상에서 중첩할 수 있다. 이와는 달리, 상기 하부 불순물 영역들(224a)의 연장된 부분들(224a') 및 상기 상부 불순물 영역들(224b) 중 적어도 하나의 영역들은, 도 15을 참조하여 설명한 바와 같이, 상기 제1 및 제2 게이트 라인들(233a, 233b)의 일부분들과 수평선상에서 중첩하지 않을 수 있다.
이하에서, 앞에서 설명한 실시예들에 따른 반도체소자들에 대한 제조방법들에 대하여 설명하기로 한다.
우선, 도 1 내지 도 13을 참조하여 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1 및 도 2를 참조하면, 기판(1) 상에 소자분리 마스크(3)를 형성할 수 있다. 상기 기판(1)은 실리콘 등과 같은 반도체 물질로 이루어진 반도체 웨이퍼일 수 있다. 상기 소자분리 마스크(3)는 차례로 적층된 제1 소자분리 마스크(3a) 및 제2 소자분리 마스크(3b)를 포함할 수 있다. 상기 제1 소자분리 마스크(3a)는 실리콘 산화막으로 형성하고, 상기 제2 소자분리 마스크(3b)는 실리콘 질화막으로 형성할 수 있다.
상기 소자분리 마스크(3)를 식각 마스크로 이용하여 상기 기판(1)을 식각하여 소자분리 트렌치(5t)를 형성할 수 있다. 여기서, 상기 소자분리 트렌치(5t)는 서로 이격된 제1 및 제2 활성영역들(6a, 6b)을 한정할 수 있다.
몇몇 실시예들에서, 상기 제1 및 제2 활성영역들(6a, 6b)의 각각은 라인 형상으로 형성될 수 있다.
도 1 및 도 3을 참조하면, 상기 소자분리 트렌치(5t)를 부분적으로 채우는 소자분리 절연막(5i)을 형성할 수 있다. 상기 소자분리 절연막(5i) 상에 상기 소자분리 트렌치(5t)의 나머지 부분을 채우는 희생 막(5c)을 형성할 수 있다. 상기 소자분리 트렌치(5t)를 채우는 상기 소자분리 절연막(5i) 및 상기 희생 막(5c)은 트렌치 소자분리 영역(5s)을 구성할 수 있다.
상기 소자분리 절연막(5i)은 차례로 적층된 하부 소자분리 절연막(5a) 및 상부 소자분리 절연막(5b)으로 형성할 수 있다. 예를 들어, 상기 소자분리 트렌 치(5t)를 갖는 기판 상에 제1 절연성 물질막을 형성하고, 상기 제1 절연성 물질막을 에치 백(etch-back)하여 상기 소자분리 트렌치(5t)를 부분적으로 채우는 상기 하부 소자분리 절연막(5a)을 형성하고, 상기 하부 소자분리 절연막(5a)을 갖는 기판 상에 제2 절연성 물질막을 형성하고, 상기 제2 절연성 물질막을 에치 백하여 상기 상부 소자분리 절연막(5b)을 형성할 수 있다. 상기 상부 소자분리 절연막(5b)은 상기 하부 소자분리 절연막(5a)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 하부 소자분리 절연막(5a)을 실리콘 산화막으로 형성하는 경우에, 상기 상부 소자분리 절연막(5b)은 실리콘 질화막으로 형성할 수 있다.
상기 희생 막(5c)은 상기 상부 소자분리 절연막(5b)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 상부 소자분리 절연막(5b)을 실리콘 질화막으로 형성하는 경우에, 상기 희생 막(5c)은 실리콘 산화막으로 형성할 수 있다. 이와는 달리, 상기 상부 소자분리 절연막(5b)을 실리콘 질화막 또는 실리콘 산화막으로 형성하는 경우에, 상기 희생 막(5c)을 비정질 탄소막, 폴리 실리콘막 및 폴리 실리콘-저마늄 막(poly SiGe layer) 중 어느 하나로 형성할 수도 있다.
몇몇 실시예들에서, 상기 희생 막(5c)을 제거한 후에, 상기 소자분리 마스크(3)를 제거할 수 있다.
다른 실시예에서, 상기 상부 소자 분리 절연막(5b)을 형성하는 동안에, 상기 제2 소자분리 마스크(3b)가 제거되고, 상기 희생 막(5c)을 형성하는 동안에, 상기 제1 소자분리 마스크(3a)가 제거될 수 있다. 예를 들어, 상기 하부 소자분리 절연막(5a)을 갖는 기판 상에 상기 상부 소자분리 절연막(5b)을 형성하기 위한 절연성 물질막을 형성하고, 상기 절연성 물질막을 에치 백 하는 동안에 상기 제2 소자분리 마스크(3b)가 식각되어 제거될 수 있다. 또한, 상기 상부 소자분리 절연막(5b)을 갖는 기판 상에 상기 희생 막(5c)을 형성하기 위한 물질막을 형성하고, 상기 물질막을 에치 백하는 동안에 상기 제1 소자분리 마스크(3b)가 식각되어 제거될 수 있다.
한편, 상기 제1 및 제2 활성영역들(6a, 6b) 내에 불순물 이온들을 주입하여 제1 예비 불순물 영역(9)을 형성할 수 있다. 상기 제1 예비 불순물 영역(9)을 형성하는 것은 상기 트렌치 소자분리 영역(5s)을 형성한 후에, 상기 제1 및 제2 활성영역들(6a, 6b) 내에 불순물 이온들을 주입함으로써 형성할 수 있다. 이와는 달리, 상기 제1 예비 불순물 영역(9)을 형성하는 것은 도 2에서 설명한 상기 소자분리 마스크(3)를 형성하기 전에, 상기 반도체 기판(1) 내에 불순물 이온들을 주입함으로써 형성할 수도 있다.
도 1 및 도 4를 참조하면, 상기 트렌치 소자분리 영역(5s)을 갖는 기판 상에 버퍼 절연막(12)을 형성할 수 있다. 상기 버퍼 절연막(12)은 상기 희생 막(5c)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 희생 막(5c)을 실리콘 산화막으로 형성하는 경우에, 상기 버퍼 절연막(12)은 실리콘 질화막으로 형성할 수 있다.
상기 버퍼 절연막(12) 상에 중간 물질막(15)을 형성할 수 있다. 상기 중간 물질막(15)은 상기 버퍼 절연막(12)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 버퍼 절연막(12)을 실리콘 질화막으로 형성하는 경우에, 상기 중간 물질막(15)은 실리콘 산화막으로 형성할 수 있다.
상기 중간 물질막(15) 상에 게이트 마스크 막(18)을 형성할 수 있다. 상기 게이트 마스크 막(18)은 상기 중간 물질막(15)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 중간 물질막(15)을 실리콘 산화막으로 형성하는 경우에, 상기 게이트 마스크 막(18)은 실리콘 질화막으로 형성할 수 있다.
차례로 적층된 상기 버퍼 절연막(12), 상기 중간 물질막(15) 및 상기 게이트 마스크 막(18)을 패터닝하여, 상기 제1 활성영역(6a)의 소정 영역들을 노출시키며 서로 이격된 제1 및 제3 홀들(19a, 19c)을 형성함과 아울러, 상기 제2 활성영역(6b)의 소정 영역들을 노출시키며 서로 이격된 제2 및 제4 홀들(19b, 19d)을 형성할 수 있다. 다시 말하면, 차례로 적층된 상기 버퍼 절연막(12), 상기 중간 물질막915) 및 상기 게이트 마스크 막(18)을 관통하며 상기 제1 및 제2 활성영역들(6a, 6b)의 소정 영역들을 노출시키는 제1 내지 제4 홀들(19a, 19b, 19c, 19d)을 형성할 수 있다.
도 1 및 도 5를 참조하면, 상기 제1 내지 제4 홀들(19a, 19b, 19c, 19d)을 각각 채우는 제1 내지 제4 반도체 기둥들(semiconductor pillars; 21a, 21b, 21c, 21d)을 형성할 수 있다. 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)은 상기 게이트 마스크 막(18)의 상부면과 실질적으로 동일한 레벨에 위치하는 상부면을 갖도록 형성될 수 있다.
몇몇 실시예들에서, 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)을 형성하는 것은 상기 제1 내지 제4 홀들(19a, 19b, 19c, 19d)을 갖는 기판에 대하여 선택적 에티택시얼 공정(selectivity epitaxial growth; SEG)을 진행하여 상기 제1 내지 제4 홀들(19a, 19b, 19c, 19d)을 단결정 실리콘으로 채우는 것을 포함할 수 있다. 이와는 달리, 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)을 형성하는 것은 상기 제1 내지 제4 홀들(19a, 19b, 19c, 19d)을 비정질 실리콘 또는 폴리 실리콘으로 각각 채우고, 상기 제1 내지 제4 홀들(19a, 19b, 19c, 19d)을 채우는 비정질 또는 폴리 실리콘을 용융 시킬 수 있도록 레이저 빔을 조사하여, 상기 비정질 또는 폴리 구조의 실리콘을 단결정 구조의 실리콘으로 재결정화시키는 것을 포함할 수 있다.
다른 실시예들에서, 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)을 형성하는 것은 SPE(solid phase epitaxy), MIC(metal induced crystallization) 또는 MILC(metal induced lateral crystallization) 등과 같은 방법을 이용하여 형성할 수도 있다.
도 1 및 도 6을 참조하면, 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)의 상부 영역들에 불순물 이온을 주입하여 제2 예비 불순물 영역을 형성할 수 있다.
상기 제1 예비 불순물 영역(9) 및 상기 제2 예비 불순물 영역 내의 불순물을 활성화시킬 수 있도록 열처리 공정을 진행하여, 하부 불순물 영역들(24a) 및 상부 불순물 영역들(24b)을 형성할 수 있다. 여기서, 상기 열처리 공정 동안에, 상기 제1 예비 불순물 영역(9) 내의 불순물이 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)의 하부 영역들 내로 확산될 수 있다. 그리고, 상기 제2 예비 불순물 영 역 내의 불순물이 확산되어 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)의 상부 영역들 내에 상부 불순물 영역들(24b)이 형성될 수 있다.
몇몇 실시예들에서, 상기 하부 불순물 영역들(24a, 24a') 중에서, 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d) 내로 확산된 부분들(24a')은 상기 중간 물질막(15)의 일부와 수평적으로 중첩할 수 있다. 또한, 상부 불순물 영역들(24b)은 상기 중간 물질막(15)의 일부와 수평적으로 중첩할 수 있다.
다른 실시예들에서, 상기 하부 불순물 영역들(24a, 24a') 중에서, 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d) 내로 확산된 부분들(24a')은 상기 중간 물질막(15)의 일부와 수평적으로 중첩하지 않을 수 있다. 또한, 상부 불순물 영역들(24b)은 상기 중간 물질막(15)의 일부와 수평적으로 중첩하지 않을 수 있다.
도 1 및 도 7을 참조하면, 상기 하부 및 상부 불순물 영역들(24a, 24b)을 갖는 기판 상에 보호 물질막을 형성할 수 있다. 상기 보호 물질막은 실리콘 질화막을 포함하도록 형성할 수 있다. 예를 들어, 상기 보호 물질막은 실리콘 질화막으로 형성할 수 있다.
상기 보호 물질막 및 상기 게이트 마스크 막(도 6의 18)을 패터닝하여, 상기 제1 및 제2 반도체 기둥들(21a, 21b)의 상부 영역들을 둘러싸는 제1 게이트 마스크(18a)를 형성함과 아울러, 상기 제1 게이트 마스크(18a) 및 상기 제1 및 제2 반도체 기둥들(21a, 21b)을 덮는 제1 보호 패턴(27a)을 형성할 수 있다. 상기 제1 게이트 마스크(18a) 및 상기 제1 보호 패턴(27a)을 형성하는 동안에, 상기 제3 및 제4 반도체 기둥들(21c, 21d)의 상부 영역들을 둘러싸는 제2 게이트 마스크(18b)를 형성함과 아울러, 상기 제2 게이트 마스크(18b) 및 상기 제3 및 제4 반도체 기둥들(21c, 21d)을 덮는 제2 보호 패턴(27b)을 형성할 수 있다.
평면도로 보았을 때, 상기 제1 및 제2 게이트 마스크들(18a, 18b) 및 상기 제1 및 제2 보호 패턴들(27a, 27b)은 상기 제1 및 제2 활성영역들(6a, 6b)과 교차하는 방향성을 갖는 라인 형상들로 형성할 수 있다. 따라서, 상기 제1 및 제2 게이트 마스크들(18a, 18b)의 각각은 상기 제1 활성영역(6a)의 상부를 가로지르며 상기 제2 활성영역(6b)의 상부를 가로지르도록 연장될 수 있다.
상기 제1 및 제2 게이트 마스크들(18a, 18b) 및 상기 제1 및 제2 보호 패턴들(27a, 27b)을 형성함으로 인하여, 상기 중간 물질막(15)의 소정 영역들이 노출될 수 있다. 즉, 서로 이격된 상기 제1 및 제2 보호 패턴들(27a, 27b) 사이에 위치하는 상기 중간 물질막(15)이 노출될 수 있다.
도 1 및 도 8을 참조하면, 상기 노출된 상기 중간 물질막(15)을 식각하여 선택적으로 제거할 수 있다. 예를 들어, 상기 제1 및 제2 게이트 마스크들(18a, 18b), 상기 제1 및 제2 보호 패턴들(27a, 27b), 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d) 및 상기 버퍼 절연막(12)을 식각 마스크로 이용하여, 상기 중간 물질막(15)을 식각하여 제거할 수 있다. 따라서, 상기 중간 물질막(15)이 제거됨으로써, 빈 공간(28)이 형성될 수 있다. 상기 빈 공간(28)은 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)의 측벽들의 소정 영역들을 노출시킬 수 있다.
도 1 및 도 9를 참조하면, 상기 빈 공간(도 8의 28)에 의해 노출된 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)의 측벽들 상에 제1 내지 제4 게이트 유전막들(30a, 30b, 30c, 30d)을 형성할 수 있다. 상기 제1 내지 제4 게이트 유전막들(30a, 30b, 30c, 30d)은 열 산화막으로 형성할 수 있다. 이와는 달리, 상기 제1 내지 제4 게이트 유전막들(30a, 30b, 30c, 30d)은 실리콘 산화막보다 유전 상수가 큰 고유전막(high-k dielectric layer)로 형성할 수 있다.
이어서, 상기 제1 내지 제4 게이트 유전막들(30a, 30b, 30c, 30d)을 갖는 기판 상에 게이트 도전막을 형성하고, 상기 제1 및 제2 게이트 마스크들(18a, 18b) 및 상기 제1 및 제2 보호 패턴들(27a, 27b)을 식각 마스크로 이용하여 상기 게이트 도전막을 식각 할 수 있다. 상기 게이트 도전막을 식각 하는 것은 이방성 식각 공정을 이용하여 진행할 수 있다. 그 결과, 상기 제1 게이트 마스크(18a) 하부에 제1 게이트 라인(33a)이 형성되고, 상기 제2 게이트 마스크(18b) 하부에 제2 게이트 라인(33b)이 형성될 수 있다. 따라서, 상기 제1 게이트 라인(33a)은 상기 제1 및 제2 반도체 기둥들(21a, 21b)의 측벽들을 둘러싸도록 형성되고, 상기 제2 게이트 라인(33b)은 상기 제3 및 제4 반도체 기둥들(21c, 21d)의 측벽들을 둘러싸도록 형성될 수 있다. 상기 제1 게이트 라인(33a)과 상기 제1 게이트 마스크(18a)의 외 측벽들은 수직 정렬될 수 있다. 그리고, 상기 제2 게이트 라인(33b)과 상기 제2 게이트 마스크(18b)의 외 측벽들은 수직 정렬될 수 있다.
상기 제1 게이트 유전막(30a)은 상기 제1 게이트 라인(33a)과 상기 제1 반도체 기둥(21a) 사이에 개재되고, 상기 제2 게이트 유전막(30b)은 상기 제1 게이트 라인(33a)과 상기 제2 반도체 기둥(21b) 사이에 개재되고, 상기 제3 게이트 유전 막(30c)은 상기 제2 게이트 라인(33b)과 상기 제3 반도체 기둥(21c) 사이에 개재되고, 상기 제4 게이트 유전막(30d)은 상기 제2 게이트 라인(33b)과 상기 제4 반도체 기둥(21d) 사이에 개재될 수 있다.
도 1 및 도 10을 참조하면, 상기 제1 및 제2 게이트 라인들(21a, 21b) 사이의 공간을 채우는 게이트 간 절연막(inter-gate insulating layer; 36)을 형성할 수 있다. 상기 게이트 간 절연막(36)은 실리콘 산화막으로 형성할 수 있다. 상기 게이트 간 절연막(36)을 형성하는 것은 상기 제1 및 제2 게이트 라인들(21a, 21b)을 갖는 기판 상에 절연성 물질막을 형성하고, 상기 제1 및 제2 보호 패턴들(27a, 27b)의 상부면들이 노출될 때까지 상기 절연성 물질막을 평탄화하는 것을 포함할 수 있다.
상기 제1 및 제2 보호 패턴들(27a, 27b), 및 상기 게이트 간 절연막(36)을 덮는 캐핑 막(39)을 형성할 수 있다. 상기 캐핑 막(39)은 상기 희생 막(5c)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 희생 막(5c)을 실리콘 산화막으로 형성하는 경우에, 상기 캐핑 막(39)은 실리콘 질화막으로 형성할 수 있다.
도 1 및 도 11을 참조하면, 상기 캐핑 막(39), 상기 게이트 간 절연막(36) 및 상기 버퍼 절연막(12)을 패터닝하여, 상기 희생 막(5c)의 소정 영역들을 노출시키는 개구부들(42)을 형성할 수 있다. 상기 개구부들(42)의 각각은 상기 제1 및 제2 게이트 라인들(33a, 33b) 사이에 위치하며 상기 제1 및 제2 활성영역들(6a, 6b) 사이에 위치할 수 있다. 다시 말하면, 상기 개구부들(42)은 상기 제1 내지 제4 반 도체 기둥들(21a, 21b, 21c, 21d) 사이에 위치하는 상기 트렌치 소자분리 영역(5s)의 상기 희생막(5c)을 노출시킬 수 있다.
상기 개구부들(42)의 측벽들 상에 측벽 스페이서들(45)을 형성할 수 있다. 상기 측벽 스페이서들(45)은 상기 희생 막(5c)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 희생 막(5c)을 실리콘 산화막으로 형성하는 경우에, 상기 측벽 스페이서들(45)은 실리콘 질화막으로 형성할 수 있다.
상기 측벽 스페이서(45), 상기 캐핑 막(39), 상기 버퍼 절연막(12) 및 상기 상부 소자분리 절연막(5b)은 상기 희생 막(5c)에 대하여 식각 선택비를 갖는 물질들로 형성할 수 있다.
도 1 및 도 12를 참조하면, 상기 노출된 상기 희생 막(도 11의 5c)을 선택적으로 식각하여 제거할 수 있다. 예를 들어, 상기 캐핑 막(39), 상기 측벽 스페이서들(45), 상기 버퍼 절연막(12) 및 상기 상부 소자분리 절연막(5b)을 상기 희생 막(도 11의 5c)에 대하여 식각 선택비를 갖는 물질들로 형성하는 경우에, 상기 희생 막(도 11의 5c)을 등방성 식각 공정을 이용하여 선택적으로 제거할 수 있다. 따라서, 상기 희생 막(도 11의 5c)이 제거됨으로 인하여 상기 제1 및 제2 활성영역들(6a, 6b)의 상부 측벽들이 노출될 수 있다. 그리고, 도 11의 상기 개구부들(42)은 상기 희생 막(도 11의 5c)이 제거된 공간만큼 확장된 개구부들(42a)로 형성될 수 있다.
이어서, 상기 노출된 상기 제1 활성영역(6a)의 상부 측벽 상에 제1 도전성 패턴(52a)을 형성함과 아울러, 상기 노출된 상기 제2 활성영역(6b)의 상부 측벽 상 에 제2 도전성 패턴(52b)을 형성할 수 있다. 상기 제1 도전성 패턴(52a)은 상기 제1 활성영역(6a)의 상부 영역에 형성된 상기 하부 불순물 영역들(24a)과 접촉하고, 상기 제2 도전성 패턴(52b)은 상기 제2 활성영역(6b)의 상부 영역에 형성된 상기 하부 불순물 영역(24b)과 접촉할 수 있다.
상기 제1 및 제2 도전성 패턴들(52a, 52b)의 각각은 금속막, 도우프트 폴리 실리콘 막, 금속 질화막 및 금속-반도체 화합물 막 중 적어도 하나를 포함하도록 형성할 수 있다. 예를 들어, 상기 제1 및 제2 도전성 패턴들(52a, 52b)을 형성하는 것은 상기 희생 막(도 11의 5c)을 선택적으로 식각한 기판 상에 금속 물질막을 형성하고, 실리사이드 열처리 공정을 진행하여, 상기 제1 및 제2 활성영역들(6a, 6b)과 상기 금속 물질막을 반응시키어 상기 제1 및 제2 활성영역들(6a, 6b)의 상부 측벽들 상에 금속-반도체 화합물들을 형성하고, 미반응된 금속 물질막을 제거하는 것을 포함할 수 있다. 상기 금속-반도체 화합물은 니켈 실리사이드, 타이타늄 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드 등과 같은 물질일 수 있다.
도 1 및 도 13을 참조하면, 상기 확장 개구부들(도 12의 42a)을 채우는 충진 절연막(gap fill insulating layer; 55)을 형성할 수 있다. 따라서, 상기 충진 절연막(55)의 일부분(55a)은 상기 희생 막(도 11의 5c)이 제거됨으로 인하여 형성된 공간을 채울 수 있다. 즉, 상기 충진 절연막(55)의 일부분(55a)은 상기 제1 및 제2 활성영역들(6a, 6b)의 상부 영역들 사이를 채울 수 있다. 따라서, 상기 제1 및 제2 활성영역들(6a, 6b)의 상부 영역들 사이를 채우는 상기 충진 절연막(55)의 일부분(55a)은 최종적인 트렌치 소자분리 영역(5s')의 일부를 구성할 수 있다. 상기 충 진 절연막(55)은 실리콘 산화막 등과 같은 절연성 물질막으로 형성할 수 있다.
본 발명의 기술적 사상을 본 발명이 속하는 기술분야에 종사하는 엔지니어가 실제 소자에 다양하게 실용 및 응용할 수 있도록, 앞의 실시예들을 보다 구체화시킨 예시적인 실시예들을 설명하기로 한다. 예를 들어, 도 2 내지 도 13을 참조하여 설명한 실시예들에 따라 제조된 모스 펫들(MOSFETs)을 스위칭 소자로 채택하는 메모리 소자의 제조방법을 제공할 수 있다.
도 14를 참조하면, 도 2 내지 도 13을 참조하여 설명한 실시예들에 따라 제조된 모스 펫들을 준비할 수 있다. 상기 캐핑 막(39) 및 상기 제1 및 제2 보호 패턴들(27a, 27b)을 관통하며, 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d)의 상부 영역들에 형성된 상기 상부 불순물 영역들(24b)과 전기적으로 연결된 콘택 플러그들(57)을 형성할 수 있다. 상기 콘택 플러그들(57)의 각각은 도우프트 폴리 실리콘막, 금속막, 금속 질화막 및 금속-반도체 화합물막 중 적어도 하나를 포함하도록 형성할 수 있다.
상기 콘택 플러그들(57) 상에 정보 저장 요소들(60)을 형성할 수 있다. 상기 정보 저장 요소들(60)은 디램(DRAM)의 커패시터들일 수 있다. 예를 들어, 상기 정보 저장 요소들(60)은 하부 전극, 커패시터 유전막 및 상부 전극을 포함하도록 형성될 수 있다. 그렇지만, 본 실시예는 디램(DRAM) 소자에 한정되지 않고 다양한 메모리 소자에 적용될 수 있다. 예를 들어, 본 실시예를 피램(PRAM) 등과 같은 메모리 소자에 이용하는 경우에, 상기 정보 저장 요소들(60)을 하부 전극, 상변화 물질 막으로 이루어진 정보 저장 수단 및 상부 전극을 포함하도록 형성할 수 있다.
본 발명은 앞에서 설명한 실시예들에 한정되지 않고, 다른 형태로 구체화될 수 있다. 예를 들어, 도 13 및 도 14에 도시된 상기 하부 불순물 영역들(24a, 24a') 및/또는 상기 상부 불순물 영역들(24b)은 도 15에 도시된 것과 같은 하부 불순물 영역들(124a, 124a') 및/또는 상기 상부 불순물 영역들(124b)과 같은 형태로 변형되어 형성될 수 있다. 앞의 실시예들에서 설명한 상기 하부 불순물 영역들(24a, 24a') 및 상기 상부 불순물 영역들(24b)의 일부분들은 상기 제1 및 제2 게이트 라인들(33a, 33b)의 일부분들과 수평적으로 중첩할 수 있다. 그렇지만, 도 15에 도시된 바와 같이, 하부 불순물 영역들(124a, 124a') 및 상부 불순물 영역들(124b) 중 적어도 하나의 영역들을 상기 제1 및 제2 게이트 라인들(33a, 33b)과 수평적으로 중첩하지 않도록 형성할 수 있다. 예를 들어, 도 3에서 설명한 상기 제1 예비 불순물 영역(9)을 형성하는 공정에서, 상기 제1 예비 불순물 영역(9) 내의 불순물 농도 분포를 조절하여 상기 하부 불순물 영역들(124a, 124a')을 상기 제1 및 제2 게이트 라인들(33a, 33b)과 수평적으로 중첩하지 않도록 형성할 수 있다. 좀더 구체적으로, 도 3에서 설명한 상기 제1 예비 불순물 영역(9)의 상부 영역에서 불순물이 저 농도로 분포하고, 상기 제1 예비 불순물 영역(9)의 중간 또는 하부 영역에서 불순물이 고 농도로 분포하도록 상기 제1 예비 불순물 영역(9)의 불순물 농도 분포를 제어할 수 있다. 이러한 불순물 농도 분포는 이온 주입 공정에서의 이온 주입 에너지를 조절함으로써 형성할 수 있다. 이와 같이 상부 영역에서 저 농도의 불순물을 갖는 상기 제1 예비 불순물 영역(9)에 대하여, 도 6에서 설명한 것과 같은 열처리 공정을 진행한다면, 상기 제1 및 제2 활성영역들(6a, 6b)의 상부 영역들에 형성된 하부 불순물 영역들(124a)로부터 상기 제1 내지 제4 반도체 기둥들(21a, 21b, 21c, 21d) 내로 확산되는 부분들(124a')이 상기 제1 및 제2 게이트 라인들(33a, 33.b)과 수평적으로 중첩하지 않게 할 수 있다.
이와 마찬가지로, 상기 상부 불순물 영역들(24b)을 형성하기 위한 이온 주입 공정에서의 이온 주입 에너지를 제어한다면, 상기 상부 불순물 영역들(24b)을 상기 제1 및 제2 게이트 라인들(33a, 33.b)과 수평적으로 중첩하지 않게 할 수 있다.
다음으로, 도 16 내지 도 21을 참조하여 본 발명의 다른 실시예들에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 16 및 도 17을 참조하면, 도 2 및 도 3에서 설명한 것과 같이, 기판(200)에 제1 및 제2 활성영역들(206a, 206b)을 한정하는 트렌치 소자분리 영역(205s)을 형성할 수 있다. 상기 트렌치 소자분리 영역(205s)은 소자분리 트렌치(205t)를 부분적으로 채우는 소자분리 절연막(205i) 및 상기 소자분리 절연막(205i) 상에 상기 소자분리 트렌치(205t)의 나머지 부분을 채우는 희생 막(205c)을 포함하도록 형성할 수 있다. 도 3에서 설명한 것과 같이, 상기 소자분리 절연막(205i)은 차례로 적층된 하부 소자분리 절연막(205a) 및 상부 소자분리 절연막(205b)으로 형성할 수 있다. 상기 희생 막(205c)은 상기 상부 소자분리 절연막(205b)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 도 3에서 설명한 것과 마찬가지로, 상기 제1 및 제2 활성영역들(206a, 206b) 내에 불순물 이온들을 주입하여 제1 예비 불순물 영역을 형성할 수 있다.
도 4에서 설명한 것과 같이, 상기 트렌치 소자분리 영역(205s)을 갖는 기판 상에 버퍼 절연막(212), 중간 물질막(215) 및 게이트 마스크 막(218)을 형성할 수 있다. 상기 중간 물질막(215)은 상기 버퍼 절연막(212) 및 상기 게이트 마스크 막(218)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 게이트 마스크 막(218) 및 상기 버퍼 절연막(212)을 실리콘 질화막으로 형성하는 경우에, 상기 중간 절연막(215)은 실리콘 질화막으로 형성할 수 있다. 도 4에서 설명한 것 같이, 차례로 적층된 상기 버퍼 절연막(212), 상기 중간 물질막(15) 및 상기 게이트 마스크 막(218)을 패터닝하여, 상기 제1 활성영역(206a)의 소정 영역들을 노출시키며 서로 이격된 제1 및 제3 홀들(219a, 219c)을 형성함과 아울러, 상기 제2 활성영역(206b)의 소정 영역들을 노출시키며 서로 이격된 제2 및 제4 홀들(219b, 219d)을 형성할 수 있다.
도 5에서 설명한 것과 같이, 상기 제1 내지 제4 홀들(219a, 219b, 219c, 219d)을 각각 채우는 제1 내지 제4 반도체 기둥들(semiconductor pillars; 221a, 221b, 221c, 221d)을 형성할 수 있다.
도 6에서 설명한 것과 같이, 상기 제1 내지 제4 반도체 기둥들(221a, 221b, 221c, 221d)의 상부 영역들에 불순물 이온을 주입하여 제2 예비 불순물 영역을 형성할 수 있다. 상기 제1 및 제2 예비 불순물 영역들 내의 불순물을 활성화시킬 수 있는 열처리 공정을 진행하여, 하부 불순물 영역들(224a, 224a') 및 상부 불순물 영역들(224b)을 형성할 수 있다.
몇몇 실시예들에서, 상기 열처리 공정 동안에, 상기 제1 예비 불순물 영역 내의 불순물이 상기 제1 및 제2 활성영역들(206a, 206b)의 상부 영역들에서 활성화됨과 아울러, 제1 내지 제4 반도체 기둥들(221a, 221b, 221c, 221d)의 하부 영역들 내로 확산될 수 있다. 따라서, 상기 하부 불순물 영역들(224a, 224a')은 상기 제1 및 제2 활성영역들(206a, 206b)의 상부 영역들에 형성되는 영역들(224a)과 상기 제1 내지 제4 반도체 기둥들(221a, 221b, 221c, 221d)의 하부 영역들 내에 형성되는 영역들(224a')을 포함할 수 있다.
도 16 및 도 18을 참조하면, 상기 하부 및 상부 불순물 영역들(224a, 224b)을 갖는 기판 상에 캐핑 막을 형성할 수 있다. 상기 캐핑 막은 상기 희생 막(205c)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 희생 막(205c)을 실리콘 산화막으로 형성하는 경우에, 상기 보호 막은 실리콘 질화막으로 형성할 수 있다.
상기 캐핑 막 및 상기 게이트 마스크 막(도 17의 218)을 패터닝하여, 상기 제1 및 제2 반도체 기둥들(221a, 221b)의 상부 영역들을 둘러싸는 제1 게이트 마스크(218a)를 형성함과 아울러, 상기 제1 게이트 마스크(218a) 및 상기 제1 및 제2 반도체 기둥들(221a, 221b)을 덮는 제1 캐핑 패턴(227a)을 형성할 수 있다.
상기 제1 게이트 마스크(218a) 및 상기 제1 캐핑 패턴(227a)을 형성하는 동안에, 상기 제3 및 제4 반도체 기둥들(221c, 221d)의 상부 영역들을 둘러싸는 제2 게이트 마스크(218b)를 형성함과 아울러, 상기 제2 게이트 마스크(218b) 및 상기 제3 및 제4 반도체 기둥들(221c, 221d)을 덮는 제2 캐핑 패턴(227b)을 형성할 수 있다.
평면도로 보았을 때, 상기 제1 및 제2 게이트 마스크들(218a, 218b) 및 상기 제1 및 제2 캐핑 패턴들(227a, 227b)은 상기 제1 및 제2 활성영역들(206a, 206b)과 교차하는 방향성을 갖는 라인 형상들로 형성할 수 있다.
상기 제1 및 제2 게이트 마스크들(218a, 218b)은 상기 제1 활성영역(206a) 상부를 가로지르며 상기 제2 활성영역(206b) 상부로 연장되도록 형성될 수 있다. 그리고, 상기 제1 및 제2 게이트 마스크들(218a, 218b)은 상기 제1 및 제2 캐핑 패턴들(227a, 227b)의 측벽들과 수직 정렬된 측벽들을 갖도록 형성될 수 있다.
상기 제1 및 제2 게이트 마스크들(218a, 218b) 및 상기 제1 및 제2 캐핑 패턴들(227a, 227b)을 형성함으로 인하여, 상기 중간 물질막(215)의 소정 영역들이 노출될 수 있다. 즉, 서로 이격된 상기 제1 및 제2 캐핑 패턴들(227a, 227b) 사이에 위치하는 상기 중간 물질막(215)이 노출될 수 있다.
도 16 및 도 19를 참조하면, 도 8에서 설명한 것과 마찬가지로 상기 중간 물질막(215)을 선택적으로 제거하여 상기 제1 내지 제4 반도체 기둥들(221a, 221b, 221c, 221d)의 측벽들을 노출시킬 수 있다. 상기 중간 물질막(215)이 제거됨으로써, 빈 공간(228a)이 형성될 수 있다. 상기 제1 내지 제4 반도체 기둥들(221a, 221b, 221c, 221d)의 측벽들 상에 제1 내지 제4 게이트 유전막들(230a, 230b, 230c, 230d)을 형성할 수 있다.
상기 제1 내지 제4 게이트 유전막들(230a, 230b, 230c, 230d)을 갖는 기판 상에 게이트 도전막을 형성하고, 상기 제1 및 제2 캐핑 패턴들(227a, 227b)을 식각 마스크로 이용하여 상기 게이트 도전막을 식각 할 수 있다. 상기 게이트 도전막을 식각 하는 것은 이방성 식각 공정을 이용하여 진행할 수 있다. 그 결과, 상기 제1 게이트 마스크(218a) 하부에 제1 게이트 라인(233a)이 형성되고, 상기 제2 게이트 마스크(218b) 하부에 제2 게이트 라인(233b)이 형성될 수 있다. 따라서, 상기 제1 게이트 라인(233a)은 상기 제1 및 제2 반도체 기둥들(221a, 221b)의 측벽들을 둘러싸도록 형성되고, 상기 제2 게이트 라인(233b)은 상기 제3 및 제4 반도체 기둥들(221c, 221d)의 측벽들을 둘러싸도록 형성될 수 있다. 상기 제1 게이트 라인(233a)과 상기 제1 게이트 마스크(218a)의 외 측벽들은 수직 정렬될 수 있다. 그리고, 상기 제2 게이트 라인(233b)과 상기 제2 게이트 마스크(218b)의 외 측벽들은 수직 정렬될 수 있다.
이어서, 상기 제1 및 제2 게이트 라인들(233a, 233b) 하부에 상기 버퍼 절연막(212)이 잔존하도록, 상기 버퍼 절연막(212)을 식각할 수 있다. 그 결과, 상기 제1 게이트 라인(233a) 하부에 자기 정렬된 제1 버퍼 절연 패턴(212a)이 형성될 수 있고, 상기 제2 게이트 라인(233b) 하부에 자기 정렬된 제2 버퍼 절연 패턴(212b)이 형성될 수 있다. 따라서, 상기 제1 버퍼 절연 패턴(212a)은 상기 제1 게이트 라인(233a)의 측벽에 수직 정렬된 측벽을 갖도록 형성될 수 있고, 상기 제2 버퍼 절연 패턴(212b)은 상기 제2 게이트 라인(233b)의 측벽에 수직 정렬된 측벽을 갖도록 형성될 수 있다. 상기 버퍼 절연막(212)을 식각하는 동안에, 상기 제1 및 제2 캐핑 패턴들(227a, 227b)의 높이가 낮아질 수 있다.
상기 제1 및 제2 버퍼 절연 패턴들(212a, 212b)이 형성됨으로써, 상기 제1 및 제2 버퍼 절연 패턴들(212a, 212b) 사이에 위치하는 상기 희생 막(205c)이 노출됨과 아울러, 상기 제1 및 제2 버퍼 절연 패턴들(212a, 212b) 사이에 위치하는 상기 제1 및 제2 활성영역들(206a, 206b)의 상부면들이 노출될 수 있다.
상기 제1 및 제2 버퍼 절연 패턴들(212a, 212b), 상기 제1 및 제2 게이트 라인들(233a, 233b), 상기 제1 및 제2 게이트 마스크들(218a, 218b), 및 상기 제1 및 제2 캐핑 패턴들(227a, 227b)의 측벽들 상에 측벽 스페이서들(236)을 형성할 수 있다. 상기 측벽 스페이서들(236)은 상기 희생 막(205c)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 희생 막(205c)을 실리콘 산화막으로 형성하는 경우에, 상기 측벽 스페이서들(236)은 실리콘 질화막으로 형성할 수 있다.
도 16 및 도 20을 참조하면, 상기 노출된 상기 희생 막(도 19의 205c)을 등방성 식각 공정을 이용하여 선택적으로 제거할 수 있다. 상기 희생 막(도 19의 205c)이 제거됨으로 인하여 상기 제1 및 제2 활성영역들(6a, 6b)의 상부 측벽들이 노출될 수 있다. 따라서, 상기 제1 및 제2 활성영역들(6a, 6b)의 상부 측벽들을 노출시킴과 아울러, 상기 제1 및 제2 버퍼 절연 패턴들(212a, 212b) 사이에 위치하는 상기 제1 및 제2 활성영역들(206a, 206b)의 상부면들을 노출시키는 빈 공간(248)이 형성될 수 있다.
도 16 및 도 21을 참조하면, 상기 제1 활성영역(206a)의 상부 측벽 및 상기 제1 및 제2 버퍼 절연 패턴들(212a, 212b) 사이에 위치하는 상기 제1 활성영 역(206a)의 상부면에 제1 도전성 패턴(252a)을 형성함과 아울러, 상기 제2 활성영역(206b)의 상부 측벽 및 상기 제1 및 제2 버퍼 절연 패턴들(212a, 212b) 사이에 위치하는 상기 제2 활성영역(206b)의 상부면에 제2 도전성 패턴(252b)을 형성할 수 있다.
상기 제1 도전성 패턴(252a)은 상기 제1 활성영역(206a)의 상부 영역에 형성된 상기 하부 불순물 영역들(224a)과 접촉하고, 상기 제2 도전성 패턴(252b)은 상기 제2 활성영역(206b)의 상부 영역에 형성된 상기 하부 불순물 영역(224a)과 접촉할 수 있다.
상기 제1 및 제2 도전성 패턴들(252a, 252b)의 각각은 금속막, 도우프트 폴리 실리콘 막, 금속 질화막 및 금속-반도체 화합물 막 중 적어도 하나를 포함하도록 형성할 수 있다. 예를 들어, 상기 제1 및 제2 도전성 패턴들(252a, 252b)을 형성하는 것은 상기 희생 막(도 19의 205c)을 선택적으로 식각한 기판 상에 금속 물질막을 형성하고, 실리사이드 열처리 공정을 진행하여, 상기 제1 및 제2 활성영역들(206a, 206b)과 상기 금속 물질막을 반응시키어 상기 제1 및 제2 활성영역들(206a, 206b)의 상부 측벽들 및 상기 제1 및 제2 버퍼 절연 패턴들(212a, 212b) 사이에 위치하는 상기 제1 및 제2 활성영역들(206a, 206b)의 상부면들에 금속-반도체 화합물들을 형성하고, 미반응된 금속 물질막을 제거하는 것을 포함할 수 있다.
상기 제1 및 제2 도전성 패턴들(252a, 252b)을 갖는 기판 상에 절연성 물질막을 형성하고, 상기 절연성 물질막을 평탄화하여 충진 절연막(gap fill insulating layer; 255)을 형성할 수 있다. 상기 충진 절연막(255)은 상기 제1 및 제2 게이트 라인들(233a, 233b) 사이의 공간을 채우며 상기 제1 및 제2 활성영역들(206a, 206b)의 상부 영역들 사이를 채울 수 있다. 상기 충진 절연막(255)은 실리콘 산화막 등과 같은 절연성 물질막으로 형성할 수 있다.
상기 소자분리 트렌치(205t)는 차례로 적층된 상기 소자분리 절연막(205i) 및 상기 충진 절연막(255)의 일부분(255a)으로 채워질 수 있다. 따라서, 상기 제1 및 제2 활성영역들(206a, 206b)의 상부 영역들 사이를 채우는 상기 충진 절연막(255a)의 일부분(255a)과 상기 소자분리 절연막(205i)은 최종적인 트렌치 소자분리 영역(205s')을 형성할 수 있다.
다음으로, 도 16 및 도 22 내지 도 24를 참조하여 본 발명의 또 다른 실시예들에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 16 및 도 22를 참조하면, 도 20에서 설명한 상기 제1 및 제2 게이트 라인들(233a, 233b) 까지 형성한 기판을 준비할 수 있다. 상기 제1 및 제2 게이트 라인들(233a, 233b) 하부에 상기 버퍼 절연막(도 19의 212)이 잔존하도록, 상기 버퍼 절연막(도 19의 212)을 식각하여 제1 및 제2 버퍼 패턴들(312a, 312b)을 형성할 수 있다. 상기 제1 및 제2 버퍼 패턴들(312a, 312b)이 형성됨으로 인하여, 상기 제1 및 제2 버퍼 패턴들(312a, 312b) 사이에 위치하는 상기 희생 막(도 19의 205c) 및 상기 제1 및 제2 활성영역들(206a, 206b)의 상부면들이 노출될 수 있다.
상기 제1 및 제2 게이트 라인들(233a, 233b)의 측벽들 상에 측벽 스페이서 들(336)을 형성할 수 있다. 이어서, 상기 희생 막(205c)을 등방성 식각 공정을 이용하여 선택적으로 제거할 수 있다. 따라서, 상기 제1 및 제2 게이트 라인들(233a, 233b) 사이 및 상기 제1 및 제2 게이트 라인들(233a, 233b)과 상기 소자분리 절연막(205i) 사이에 빈 공간(348)이 형성될 수 있다.
몇몇 실시예들에서, 상기 제1 및 제2 버퍼 패턴들(312a, 312b)을 형성하기 위하여, 상기 버퍼 절연막(도 19의 212)을 식각하는 동안에 상기 제1 및 제2 캐핑 패턴들(도 19의 227a, 227b)을 제거하여 상기 제1 내지 제4 반도체 기둥들(221a, 221b, 221c, 221d)의 상부면들을 노출시킬 수 있다.
다른 실시예들에서, 상기 제1 및 제2 캐핑 패턴들(도 19의 227a, 227b)을 선택적으로 제거하여, 상기 제1 내지 제4 반도체 기둥들(221a, 221b, 221c, 221d)의 상부면들을 노출시킬 수 있다. 예를 들어, 상기 제1 및 제2 캐핑 패턴들(도 19의 227a, 227b)을 비정질 탄소막 및/또는 폴리 실리콘막으로 형성하고, 상기 측벽 스페이서들(336) 및 상기 제1 및 제2 게이트 마스크들(218a, 218b)을 절연성 물질막으로 형성하는 경우에, 상기 제1 및 제2 캐핑 패턴들(도 19의 227a, 227b)을 선택적으로 식각하여 제거할 수 있다.
또 다른 실시예에서, 상기 희생 막(205c)을 제거하는 동안에, 상기 제1 및 제2 캐핑 패턴들(도 19의 227a, 227b)을 같이 제거하여 상기 제1 내지 제4 반도체 기둥들(221a, 221b, 221c, 221d)의 상부면들을 노출시킬 수 있다.
따라서, 상기 제1 및 제2 버퍼 패턴들(312a, 312b) 사이에 위치하는 상기 제1 및 제2 활성영역들(206a, 206b)의 상부면들 및 상기 제1 및 제2 활성영역 들(206a, 206b)의 상부 측벽들이 노출될 뿐만 아니라, 상기 제1 내지 제4 반도체 기둥들(221a, 221b, 221c, 221d)의 상부면들이 노출될 수 있다.
도 16 및 도 23을 참조하면, 상기 제1 및 제2 게이트 라인들(333a, 333b) 사이에 위치하는 상기 제1 및 제2 활성영역들(206a, 206b)의 상부면들, 상기 제1 및 제2 활성영역들(206a, 206b)의 상부 측벽들, 및 상기 제1 내지 제4 반도체 기둥들(221a, 221b, 221c, 221d)의 상부면들이 노출된 기판 상에 금속막을 형성하고, 실리사이드 열처리 공정을 진행하여 금속-반도체 화합물막들, 예를 들어 코발트 실리사이드 막들을 형성하고, 미반응된 금속막을 제거할 수 있다.
상기 제1 및 제2 버퍼 패턴들(312a, 312b) 사이에 위치하는 상기 제1 활성영역(206a)의 상부면 및 상기 제1 활성영역(206)의 상부 측벽에 형성되는 금속-반도체 화합물막은 제1 도전성 패턴(352a)으로 정의하고, 상기 제1 및 제2 버퍼 패턴들(312a, 312b) 사이에 위치하는 상기 제2 활성영역(206b)의 상부면 및 상기 제2 활성영역(206b)의 상부 측벽에 형성되는 금속-반도체 화합물막은 제2 도전성 패턴(352b)으로 정의할 수 있다. 그리고, 상기 제1 내지 제4 반도체 기둥들(221a, 221b, 221c, 221d)의 상부면들에 형성된 금속-반도체 화합물막들은 콘택 도전막들(353)로 정의할 수 있다.
도 16 및 도 24를 참조하면, 상기 제1 및 제2 도전성 패턴들(352a, 352b), 및 상기 콘택 도전막들(353)을 갖는 기판 상에 평탄화된 충진 절연막(gap fill insulating layer; 355)을 형성할 수 있다. 상기 충진 절연막(355)은 상기 제1 및 제2 게이트 라인들(233a, 233b) 사이의 공간을 채우며 상기 제1 및 제2 활성영역 들(206a, 206b)의 상부 영역들 사이를 채울 수 있다. 상기 충진 절연막(355)은 실리콘 산화막 등과 같은 절연성 물질막으로 형성할 수 있다.
상기 소자분리 트렌치(205t)는 차례로 적층된 상기 소자분리 절연막(205i) 및 상기 충진 절연막(355)의 일부분(355a)으로 채워질 수 있다. 따라서, 상기 제1 및 제2 활성영역들(206a, 206b)의 상부 영역들 사이를 채우는 상기 충진 절연막(355)의 일부분(355a)과 상기 소자분리 절연막(205i)은 최종적인 트렌치 소자분리 영역(305s')을 형성할 수 있다.
도 1은 본 발명의 일 실시예들에 따른 반도체소자를 나타낸 평면도이다.
도 2 내지 도 13은 본 발명의 일 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 14는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도이다.
도 16은 본 발명의 또 다른 실시예들에 따른 반도체소자를 나타낸 평면도이다.
도 17 내지 도 21은 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 22 내지 도 24는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.

Claims (24)

  1. 기판 상에 제공되며 서로 이격된 제1 및 제2 활성영역들을 한정하는 트렌치 소자분리 영역;
    상기 제1 활성영역으로부터 상부로 돌출된 제1 반도체 기둥;
    상기 제2 활성영역으로부터 상부로 돌출된 제2 반도체 기둥;
    상기 제1 활성영역 상부를 가로지르며 상기 제2 활성영역 상부를 가로지르도록 연장되되, 상기 제1 및 제2 반도체 기둥들의 상부 측벽들을 둘러싸는 제1 게이트 마스크; 및
    상기 제1 게이트 마스크 하부에 형성됨과 아울러 상기 제1 및 제2 활성영역들과 이격되고, 상기 제1 및 제2 반도체 기둥들의 측벽들의 일부분들을 둘러싸는 제1 게이트 라인을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 활성영역의 상부 측벽에 형성된 제1 도전성 패턴; 및
    상기 제2 활성영역의 상부 측벽에 형성된 제2 도전성 패턴을 더 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 활성영역의 상부 측벽에 형성됨과 아울러 상기 제1 게이트 라인 양 옆에 위치하는 상기 제1 활성영역의 상부면에 형성된 제1 도전성 패턴; 및
    상기 제2 활성영역의 상부 측벽에 형성됨과 아울러 상기 제1 게이트 라인 양 옆에 위치하는 상기 제2 활성영역의 상부면에 형성된 제2 도전성 패턴을 더 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 게이트 라인의 측벽과 상기 제1 게이트 마스크의 측벽은 수직 정렬된 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제1 게이트 라인과 상기 제1 및 제2 활성영역들 사이에 개재됨과 아울러, 상기 제1 게이트 라인 양 옆에 위치하는 상기 제1 및 제2 활성영역들의 상부면들을 덮는 버퍼 절연막을 더 포함하는 반도체소자.
  6. 제 1 항에 있어서,
    상기 제1 게이트 라인 하부에 형성된 버퍼 절연 패턴을 더 포함하되, 상기 버퍼 절연 패턴은 상기 제1 게이트 라인의 측벽과 수직 정렬된 측벽을 갖는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제1 도전성 패턴과 인접하는 상기 제1 활성영역 내에 제공된 제1 불순물 영역;
    상기 제1 반도체 기둥의 상부 영역에 제공된 제2 불순물 영역;
    상기 제2 도전성 패턴과 인접하는 상기 제2 활성영역 내에 제공된 제3 불순물 영역; 및
    상기 제2 반도체 기둥의 상부 영역에 제공된 제4 불순물 영역을 더 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제1 및 제3 불순물 영역들은 상기 제1 및 제2 활성영역들의 상부 영역들로부터 상기 제1 및 제2 반도체 기둥들의 하부 영역들로 연장된 반도체 소자.
  9. 제 7 항에 있어서,
    상기 제1 내지 제4 불순물 영역들 중 적어도 하나의 영역은 상기 제1 게이트 라인과 수평적으로 중첩하지 않는 반도체소자.
  10. 제 1 항에 있어서,
    상기 게이트 라인 양 옆에 제공되며 상기 제1 및 제2 활성영역들의 상부 영역들 사이로 연장된 충진 절연막을 더 포함하되, 상기 충진 절연막에서 상기 제1 및 제2 활성영역들의 상부 영역들 사이로 연장된 부분은 상기 트렌치 소자분리 영 역의 일부를 구성하는 반도체 소자.
  11. 제 1 항에 있어서,
    상기 제1 활성영역으로부터 상부로 돌출되고, 상기 제1 반도체 기둥과 이격된 제2 반도체 기둥;
    상기 제2 활성영역으로부터 상부로 돌출되고, 상기 제2 반도체 기둥과 이격된 제4 반도체 기둥;
    상기 제1 활성영역 상부를 가로지르며 상기 제2 활성영역 상부로 연장되고, 상기 제1 게이트 마스크와 이격되며 상기 제3 및 제4 반도체 기둥들의 상부 측벽들을 둘러싸는 제2 게이트 마스크; 및
    상기 제2 게이트 마스크 하부에 형성됨과 아울러 상기 제1 및 제2 활성영역들과 이격되고, 상기 제3 및 제4 반도체 기둥들의 측벽들을 둘러싸는 제2 게이트 라인을 더 포함하는 반도체 소자.
  12. 반도체기판 내에 활성영역을 한정하는 트렌치 소자분리 영역을 형성하고,
    상기 트렌치 소자분리 영역을 갖는 기판 상에 차례로 적층된 중간 물질막 및 게이트 마스크 막을 형성하고,
    상기 게이트 마스크 막 및 상기 버퍼 절연막을 차례로 관통하면서 상기 활성영역의 소정 영역을 노출시키는 홀을 형성하고,
    상기 홀을 채우는 반도체 기둥을 형성하고,
    상기 게이트 마스크 막을 패터닝하여 상기 활성영역을 가로지르며 상기 트렌치 소자분리 영역 상부로 연장된 게이트 마스크를 형성하되, 상기 게이트 마스크는 상기 반도체 기둥의 상부 측벽을 둘러싸도록 형성되고,
    상기 중간 물질막을 선택적으로 제거하여, 상기 반도체 기둥의 측벽의 일부를 노출시키고,
    상기 노출된 상기 반도체 기둥의 측벽을 둘러싸며 상기 트렌치 소자분리 영역 상으로 연장된 게이트 패턴을 형성하고,
    상기 트렌치 소자분리 영역의 상부 영역을 식각하여 상기 활성영역의 상부 측벽을 노출시키고,
    상기 노출된 상기 활성영역의 상부 측벽 상에 도전성 패턴을 형성하는 것을 포함하는 반도체소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 트렌치 소자분리 영역을 형성하는 것은
    상기 반도체 기판 내에 소자분리 트렌치를 형성하고,
    상기 소자분리 트렌치를 부분적으로 채우는 소자분리 절연막을 형성하고,
    상기 소자분리 트렌치의 나머지 부분을 채우며 상기 소자분리 절연막에 대하여 식각 선택비를 갖는 물질로 이루어진 희생막을 형성하는 것을 포함하되,
    상기 희생막은 상기 활성영역의 상부 측벽을 노출시키기 위하여 상기 트렌치 소자분리 영역의 상부 영역을 식각하는 동안에 제거되는 반도체소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 트렌치 소자분리 영역을 형성하는 것은
    상기 반도체 기판 내에 소자분리 트렌치를 형성하고,
    상기 소자분리 트렌치를 부분적으로 채우는 소자분리 절연막을 형성하되, 상기 소자분리 절연막은 차례로 적층된 하부 소자분리 절연막 및 상부 소자분리 절연막으로 형성하고,
    상기 소자분리 트렌치의 나머지 부분을 채우며 상기 상부 소자분리 절연막에 대하여 식각 선택비를 갖는 물질로 이루어진 희생막을 형성하는 것을 포함하되,
    상기 희생막은 상기 활성영역의 상부 측벽을 노출시키기 위하여 상기 트렌치 소자분리 영역의 상부 영역을 식각하는 동안에 제거되는 반도체소자의 제조방법.
  15. 제 12 항에 있어서,
    상기 게이트 패턴은 상기 게이트 마스크의 측벽과 수직정렬된 측벽을 갖도록 형성하는 반도체소자의 제조방법.
  16. 제 12 항에 있어서,
    상기 중간 물질막을 형성하기 전에,
    상기 트렌치 소자분리 영역을 갖는 기판 상에 버퍼 절연막을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 게이트 패턴을 형성한 후에,
    상기 게이트 패턴 양 옆의 기판 상에 게이트 간 절연막을 형성하고,
    상기 게이트 간 절연막 및 상기 반도체 기둥을 덮는 캐핑 막을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 트렌치 소자분리 영역의 상부 영역을 식각하는 것은
    상기 캐핑 막, 상기 게이트 간 절연막 및 상기 버퍼 절연막을 차례로 관통하며 상기 트렌치 소자분리 영역의 일부를 노출시키는 홀을 형성하고,
    상기 홀의 측벽 상에 측벽 스페이서를 형성하고,
    상기 캐핑 막, 상기 측벽 스페이서 및 상기 버퍼 절연막을 식각 마스크로 이용하여 상기 트렌치 소자분리 영역을 등방성 식각하는 것을 포함하는 반도체소자의 제조방법.
  19. 제 16 항에 있어서,
    상기 반도체 기둥을 형성한 후에, 상기 반도체 기둥 및 상기 게이트 마스크 막을 덮는 캐핑 막을 형성하고,
    상기 게이트 마스크 막을 패터닝하는 동안에, 상기 캐핑 막은 상기 게이트 마스크 막과 같이 패터닝되어 캐핑 패턴으로 형성되고,
    상기 게이트 패턴을 형성한 후에, 상기 게이트 패턴 하부의 상기 버퍼 절연막을 식각하여 상기 게이트 패턴 하부에 한정된 버퍼 절연 패턴을 형성하고,
    상기 버퍼 절연 패턴, 상기 게이트 패턴, 상기 게이트 마스크 및 상기 캐핑 패턴의 측벽들 상에 측벽 스페이서들을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 도전성 패턴은 상기 활성영역의 상부 측벽으로부터 상기 게이트 패턴 양 옆의 상기 활성영역 상부로 연장되도록 형성되는 반도체소자의 제조방법.
  21. 제 12 항에 있어서,
    상기 도전성 패턴을 형성하는 동안에, 상기 반도체 기둥의 상부면에 콘택 도전막을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  22. 반도체기판 내에 서로 이격된 제1 및 제2 활성영역들을 한정하는 트렌치 소자분리 영역을 형성하되, 상기 트렌치 소자분리 영역은 차례로 적층된 소자분리 절연막 및 희생 막을 포함하도록 형성되고,
    상기 트렌치 소자분리 영역을 갖는 기판 상에 차례로 적층된 버퍼 절연막, 중간 물질막 및 게이트 마스크 막을 형성하고,
    상기 게이트 마스크 막, 상기 중간 물질막 및 상기 버퍼 절연막을 차례로 관통하면서, 상기 제1 활성영역의 소정 영역들을 노출시키는 제1 및 제3 홀들 및 상기 제2 활성영역의 소정 영역들을 노출시키는 제2 및 제4 홀들을 형성하고,
    상기 제1 내지 제4 홀들을 각각 채우는 제1 내지 제4 반도체 기둥들(semiconductor pillars)을 형성하고,
    상기 게이트 마스크 막을 패터닝하여 상기 제1 활성영역을 가로지르며 상기 제2 활성영역 상으로 연장된 제1 및 제2 게이트 마스크들을 형성하되, 상기 제1 게이트 마스크는 상기 제1 및 제2 반도체 기둥들을 둘러싸도록 형성되고, 상기 제2 게이트 마스크는 상기 제3 및 제4 반도체 기둥들을 둘러싸도록 형성되고,
    상기 중간 물질막을 선택적으로 제거하여, 상기 제1 및 제2 게이트 마스크들과 상기 버퍼 물질막 사이에 위치하는 상기 제1 내지 제4 반도체 기둥들의 측벽들을 노출시키고,
    상기 노출된 상기 제1 및 제2 반도체 기둥들의 측벽들을 둘러싸는 제1 게이트 라인을 형성함과 아울러, 상기 노출된 상기 제3 및 제4 반도체 기둥들의 측벽들을 둘러싸는 제2 게이트 라인을 형성하고,
    상기 제1 및 제2 게이트 라인들 사이의 공간을 채우는 게이트 간 절연막(inter-gate insulating layer)을 형성하고,
    상기 게이트 간 절연막을 갖는 기판 상에 캐핑 막을 형성하고,
    상기 캐핑 막, 상기 게이트간 절연막 및 상기 버퍼 절연막을 패터닝하여, 상기 제1 내지 제4 반도체 기둥들 사이에 위치하는 상기 희생 막을 노출시키는 개 구부를 형성하고,
    상기 노출된 상기 희생 막을 선택적으로 제거하여 상기 제1 및 제2 활성영역들의 상부 측벽들을 노출시키고,
    상기 제1 활성영역의 상부 측벽 상에 제1 도전성 패턴을 형성함과 아울러, 상기 제2 활성영역의 상부 측벽 상에 제2 도전성 패턴을 형성하는 것을 포함하는 반도체소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 개구부를 형성한 후에, 상기 개구부의 측벽 상에 측벽 스페이서를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  24. 반도체기판 내에 서로 이격된 제1 및 제2 활성영역들을 한정하는 트렌치 소자분리 영역을 형성하되, 상기 트렌치 소자분리 영역은 차례로 적층된 소자분리 절연막 및 희생 막을 포함하도록 형성되고,
    상기 트렌치 소자분리 영역을 갖는 기판 상에 차례로 적층된 버퍼 절연막, 중간 물질막 및 게이트 마스크 막을 형성하고,
    상기 버퍼 절연막, 상기 중간 물질막 및 상기 게이트 마스크 막을 관통하면서, 상기 제1 활성영역의 소정 영역들을 노출시키는 제1 및 제3 홀들을 형성함과 아울러 상기 제2 활성영역의 소정 영역들을 노출시키는 제2 및 제4 홀들을 형성하고,
    상기 제1 내지 제4 홀들을 각각 채우는 제1 내지 제4 반도체 기둥들(semiconductor pillars)을 형성하고,
    상기 게이트 마스크 막을 패터닝하여 상기 제1 활성영역 상을 가로지르며 상기 제2 활성영역 상으로 연장된 제1 및 제2 게이트 마스크들을 형성하되, 상기 제1 게이트 마스크는 상기 제1 및 제2 반도체 기둥들을 둘러싸도록 형성되고, 상기 제2 게이트 마스크는 상기 제3 및 제4 반도체 기둥들을 둘러싸도록 형성되고,
    상기 중간 물질막을 선택적으로 제거하여, 상기 제1 및 제2 게이트 마스크들과 상기 버퍼 물질막 사이에 위치하는 상기 제1 내지 제4 반도체 기둥들의 측벽들을 노출시키고,
    상기 노출된 상기 제1 및 제2 반도체 기둥들의 측벽들을 둘러싸는 제1 게이트 라인을 형성함과 아울러, 상기 노출된 상기 제3 및 제4 반도체 기둥들의 측벽들을 둘러싸는 제2 게이트 라인을 형성하고,
    상기 제1 및 제2 게이트 라인들 사이에 위치하는 상기 트렌치 소자분리 영역의 상기 희생 막과 상기 활성영역의 상부면이 노출되도록, 상기 버퍼 절연막을 식각하여 상기 제1 및 제2 게이트 라인들 하부에 잔존하는 버퍼 절연 패턴들을 형성하고,
    상기 버퍼 절연 패턴들, 상기 제1 및 제2 게이트 라인들 및 상기 제1 및 제2 게이트 마스크들의 측벽들 상에 측벽 스페이서들을 형성하고,
    상기 희생 막을 선택적으로 제거하여 상기 제1 및 제2 활성영역들의 상부 측벽들을 노출시키고,
    상기 제1 및 제2 게이트 라인들 사이에 위치하는 상기 제1 활성영역의 상부면 및 상기 제1 활성영역의 상부 측벽에 제1 도전성 패턴을 형성함과 아울러, 상기 제1 및 제2 게이트 라인들 사이에 위치하는 상기 제2 활성영역의 상부면 및 상기 제2 활성영역의 상부 측벽에 제2 도전성 패턴을 형성하는 것을 포함하는 반도체소자의 제조방법.
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