KR100643829B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 기판 상에 형성된 복수의 셀 트랜지스터와, 반도체 기판 상에 형성된 복수의 선택 게이트와, 복수의 셀 트랜지스터 상호 간 및 선택 게이트 상호 간에 형성된 소자 분리 영역을 구비하며, 셀 트랜지스터는, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 부유 게이트와, 부유 게이트의 양 측벽에 대응한 반도체 기판 내에 형성된 소스/드레인 영역과, 부유 게이트의 측벽에 형성된 게이트간 절연막과, 게이트간 절연막을 개재하여 부유 게이트의 측벽에 형성된 제어 게이트를 갖고, 복수의 선택 게이트의 각각은, 게이트 절연막 상에 형성되며, 선택 게이트에 매립된 도전 부재에 의해 상호 접속되어 있다.
반도체 기판, 게이트 절연막, 폴리실리콘층, 마스크층, 배리어막
Description
도 1a는 본 발명의 제1 실시예에 따른 NAND형 불휘발성 반도체 기억 장치의 평면도이며, 도 1b는 도 1a의 A-A선을 따른 단면도, 도 1c는 도 1a의 E-E선을 따른 단면도.
도 2a 내지 도 2d는 제1 실시예에 따른 NAND형 불휘발성 반도체 기억 장치의 제조 방법을 나타내며, 도 2a는 도 1a의 A-A선을 따른 단면도이고, 도 2b는 도 1b의 B-B선을 따른 단면도이며, 도 2c는 도 1b의 C-C선을 따른 단면도, 도 2d는 도 1b의 D-D선을 따른 단면도.
도 3a 내지 도 3d는 각각 도 2a 내지 도 2d에 계속되는 제조 방법을 나타내는 단면도.
도 4a 내지 도 4d는 각각 도 3a 내지 도 3d에 계속되는 제조 방법을 나타내는 단면도.
도 5a 내지 도 5d는 각각 도 4a 내지 도 4d에 계속되는 제조 방법을 나타내는 단면도.
도 6a 내지 도 6d는 각각 도 5a 내지 도 5d에 계속되는 제조 방법을 나타내는 단면도.
도 7a 내지 도 7d는 각각 도 6a 내지 도 6d에 계속되는 제조 방법을 나타내는 단면도.
도 8a 내지 도 8d는 각각 도 7a 내지 도 7d에 계속되는 제조 방법을 나타내는 단면도.
도 9a 내지 도 9d는 각각 도 8a 내지 도 8d에 계속되는 제조 방법을 나타내는 단면도.
도 10a 내지 도 10d는 각각 도 9a 내지 도 9d에 계속되는 제조 방법을 나타내는 단면도.
도 11a 내지 도 11d는 각각 도 10a 내지 도 10d에 계속되는 제조 방법을 나타내는 단면도.
도 12a 내지 도 12d는 각각 도 11a 내지 도 11d에 계속되는 제조 방법을 나타내는 단면도.
도 13a는 종래의 NAND형 불휘발성 반도체 기억 장치를 도시하는 평면도이며, 도 13b는, 게이트 전극과 컨택트의 일례를 나타내는 단면도.
도 14는 도 12a에 계속되는 제조 방법을 나타내는 단면도.
도 15a 내지 도 15d는 본 발명의 제2 실시예의 제조 방법을 나타내는 단면도.
도 16은 도 14의 변형예를 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 반도체 기판
12 : 게이트 절연막
13 : 폴리실리콘층
14 : 마스크층
15 : 홈
20 : 마스크 패턴
151, 152 : 절연 재료
[특허 문헌 1] 일본 특개평11-145429호 공보
[특허 문헌 2] 일본 특개 제2002-217318호 공보
[특허 문헌 3] 일본 특개 제2002-50703호 공보
[비특허 문헌] 2002 IEEE, 952-IEDM, 21. 6. 1, 10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG AND Cell Technology
본 출원은, 2004년 9월 21일 출원된 일본 특허 출원 번호 제2004-273793호를 기초로 하며 그 우선권 주장을 하고, 그 전체 내용은 본원에 참조로서 포함되어 있다.
본 발명은, 예를 들면 부유 게이트를 갖는 불휘발성 반도체 기억 장치에 관한 것이다.
일반적으로, NAND형 불휘발성 반도체 기억 장치는, 복수의 EEPROM 셀로 이루 어지는 셀 트랜지스터가 소스/드레인 영역을 공유하여 직렬 접속되어 있다. 각 셀 트랜지스터는, 부유 게이트와, 이 부유 게이트에 게이트간 절연막을 개재하여 적층된 제어 게이트를 갖는 적층 게이트 구성으로 되어 있다. 부유 게이트는 인접하는 셀 사이에서 절단되고, 전기적으로 절연되어 있다. 제어 게이트는, 복수의 셀 트랜지스터에 의해 공유되어 워드선을 형성하고 있다. 직렬 접속된 복수의 셀 트랜지스터는 NAND 셀을 구성하고 있다. 이 NAND 셀의 양 단부에는 선택 게이트가 각각 접속되어 있다. NAND 셀의 일단부는 선택 게이트를 통해 비트선에 접속되며, 타단부는 선택 게이트를 통해 소스선에 접속된다. 부유 게이트에의 전자의 주입은, 제어 게이트에 높은 기입 전위를 인가하여, 기판을 그라운드에 접지함으로써 행해진다.
셀 트랜지스터의 미세화에 수반하여 인접 셀간 및 부유 게이트와 주변 구조와의 기생 용량이 증대되고 있다. 이 때문에, 셀 트랜지스터의 기입 전압은, 기입 속도의 고속화를 도모하기 위해 고전압화되는 경향이 있다. 기입 전압의 상승은, 제어 게이트간의 절연 내압의 확보, 및 워드선 구동 회로의 고내압화가 필요하다. 이 때문에, 메모리 소자의 고밀도화/고속화에 있어서 큰 문제로 된다.
따라서, 부유 게이트나 제어 게이트의 구성을 바꿈으로써, 기입 전압을 저전압화하는 기술을 생각할 수 있다.
예를 들면, 승압기 플레이트와 부유 게이트간의 용량을 증대시키고, 저전압에 의해 기입/소거/판독 동작이 가능한 NAND형 EEPROM이 개발되어 있다(예를 들면, 특허 문헌 1 참조).
또한, 부유 게이트와 제어 게이트의 커플링비를 크게 하고, 기입 전압을 저감시키며, 소자의 미세화를 도모한 불휘발성 기억 소자가 개발되어 있다(예를 들면, 특허 문헌 2 참조).
또한, 제어 게이트의 양 측벽에 부유 게이트를 형성하고, 기입, 소거, 판독 특성을 향상시킨 MOSFET을 기억 소자로 하는 불휘발성 반도체 기억 장치가 개발되어 있다(예를 들면, 특허 문헌 3 참조).
또한, 부유 게이트에 인접하여 어시스트 게이트를 배치한 AG-AND 메모리 셀이 개발되어 있다(예를 들면, 비특허 문헌 참조).
그런데, 부유 게이트와 제어 게이트가 적층된 구조의 셀 트랜지스터를 이용한 NAND형 불휘발성 반도체 기억 장치에서, 선택 게이트는 셀 트랜지스터와 마찬가지의 구성으로 되어 있으며, 부유 게이트와 이 부유 게이트에 전기적으로 접속된 제어 게이트를 갖고 있다. 이 때문에, 워드선 방향으로 배치된 복수의 선택 게이트는 각 제어 게이트를 공통 접속함으로써, 접속하는 것이 가능하다.
그러나, 제어 게이트의 측벽에 부유 게이트를 형성하는 셀 구성으로 하는 경우, 워드선 방향으로 배치된 복수의 선택 게이트 간에는 STI(Shallow Trench Isolation)가 형성되어 있다. 이 때문에, 워드선 방향으로 배치된 복수의 선택 게이트를 접속하는 것은 곤란하였다.
본 발명의 제1 양태에 따르면, 반도체 기판 상에서 행 방향, 열 방향으로 배 치된 복수의 제1 셀 트랜지스터; 상기 반도체 기판 상에 형성된 복수의 제1 선택 게이트 -상기 제1 선택 게이트는 행 방향으로 배치된 상기 제1 셀 트랜지스터를 선택함- ; 및 열 방향으로 배치된 상기 제1 선택 게이트 및 상기 제1 셀 트랜지스터에 인접하여 배치된 소자 분리 영역 -상기 소자 분리 영역은 열 방향으로 배치된 상기 제1 선택 게이트 및 상기 제1 셀 트랜지스터끼리를 분리함- 을 포함하며, 상기 복수의 제1 셀 트랜지스터의 각각은, 상기 반도체 기판 상에 게이트 절연막을 개재하여 형성된 부유 게이트, 상기 부유 게이트의 열 방향 양 측벽에 대응한 상기 반도체 기판 내에 형성된 소스/드레인 영역, 상기 부유 게이트의 측벽에 형성된 게이트간 절연막, 및 상기 게이트간 절연막을 개재하여 상기 부유 게이트의 열 방향 측벽에 형성된 제어 게이트를 갖고, 상기 복수의 제1 선택 게이트의 각각은, 상기 게이트 절연막 상에 형성되며, 상면에 절연막으로 형성된 마스크층과 상기 마스크층에 형성된 홈과 상기 홈 내에 매립된 도전 부재를 갖고, 상기 도전 부재에 의해 상호 접속되어 있는 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 제2 양태에 따르면, 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 제1 도전층을 형성하고, 상기 제1 도전층 상에 마스크층을 형성하는 단계; 상기 마스크층, 제1 도전층, 게이트 절연막 및 반도체 기판 내에 복수의 소자 분리 영역을 형성하는 단계; 상기 소자 분리 영역에 의해 분리된 상기 제1 도전층에 복수의 제1 홈을 형성하는 단계; 상기 제1 도전층에 의해 복수의 부유 게이트를 형성하는 단계; 상기 부유 게이트의 측벽에 게이트간 절연막을 형성하는 단계; 상기 복수의 제1 홈 내에 제2 도전층을 형성하고, 제어 게이트 를 형성하는 단계; 상기 복수의 소자 분리 영역에 의해 분리된 선택 게이트의 형성 영역에 대응한 상기 마스크층과 상기 제1 도전층, 및 상기 선택 게이트의 형성 영역에 인접한 상기 복수의 소자 분리 영역에 연속하여 제2 홈을 형성하는 단계; 상기 제2 홈 내에 도전 부재를 형성하는 단계; 및 상기 도전 부재를 포함하는 영역을 남기고 상기 제1 도전층 및 게이트 절연막을 제거하여 선택 게이트를 형성하는 단계를 포함하는 불휘발성 반도체 기억 장치의 제조 방법이 제공된다.
〈실시예〉
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
도 1a는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 평면도를 나타내며, 도 1b는 도 1a의 A-A선을 따른 단면도를 나타내고 있다. 도 1a, 도 1b에서, 반도체 기판(11)의 위에는, 터널 절연막으로서의 게이트 절연막 GI가 형성되고, 이 게이트 절연막 GI의 위에 복수의 부유 게이트 FG가 형성되어 있다. 이들 부유 게이트 FG의 양 측벽에 대응하는 반도체 기판(11) 내에 소스/드레인 영역 SD가 형성되어 있다. 이들 소스/드레인 영역 SD는, 인접하는 것끼리가 접속되며, NAND 셀이 구성되어 있다. 부유 게이트 FG의 측벽 및 부유 게이트 FG 상호 간의 게이트 절연막 GI 상에는, 게이트간 절연막 IGI가 형성되어 있다. 이 게이트간 절연막 IGI를 개재하여 부유 게이트 FG의 양 측벽에 제어 게이트 CG가 형성되어 있다. 이들 부유 게이트 FG와 소스/드레인 영역 SD 및 제어 게이트 CG에 의해 셀 트랜지스터 CTR가 구성된다. 또한, NAND 셀의 양단에는 선택 트랜지스터로서의 선택 게이트 SG가 형성되어 있다. 도 1a, 도 1b는 NAND 셀의 일단부에 형성된 선택 게이트 SG만을 나타내고 있다. 이 선택 게이트 SG는, 부유 게이트 FG와 거의 마찬가지의 구성으로 되어, 선택 게이트 SG의 양 측벽에 대응하는 반도체 기판(11) 내에 소스/드레인 영역 SD가 형성되어 있다. 이 소스/드레인 영역 SD의 한 쪽은, NAND 셀의 소스/드레인 영역 SD에 접속되며, 다른쪽은, 도시하지 않은 비트선, 또는 소스선에 접속된다. NAND 셀 및 선택 게이트 SG는, 배리어막 BF에 의해 피복되어 있다.
도 1a에 도시한 바와 같이 복수의 NAND 셀과 선택 게이트 SG의 상호 간에는, 소자 분리 영역으로서 스트라이프 형상의 STI가 형성되어 있다. 각 제어 게이트 CG는, 후술하는 바와 같이, STI 상을 통과하고, 인접하는 제어 게이트끼리가 접속되어 있다. 이 제어 게이트 CG는 워드선을 구성하고 있다.
또한, 워드선 방향으로 배치된 각 선택 게이트 SG는, 선택 게이트선을 구성하는 도전 부재 CM에 의해 접속되어 있다. 이 도전 부재 CM은, 도 1b에 도시한 바와 같이 선택 게이트 SG 및 도시하지 않은 STI 내에 형성된 홈 내에 형성되어 있다. 이 도전 부재 CM의 일단부에는, 컨택트 CT가 접속되어 있다. 이 컨택트 CT는, 도 1c에 도시한 바와 같이 평탄한 표면을 갖는 STI 상에서, 도전 부재 CM에 접속되어 있다.
다음으로, 도 2 내지 도 12를 참조하여 상기 구성의 불휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다. 도 2a 내지 도 12a는, 도 1a의 A-A선을 따른 단면도이며, 도 2b 내지 도 12b는, 도 1b의 B-B선을 따른 단면도이다. 도 2c 내지 도 12c는, 도 1b의 C-C선을 따른 단면도이고, 도 2d 내지 도 12d는, 도 1b의 D-D선을 따른 단면도이다.
도 2a 내지 도 2d에 도시한 바와 같이 예를 들면 실리콘으로 이루어지는 반도체 기판(11)의 위에, 예를 들면 실리콘 산화막에 의해 구성된 게이트 절연막(12)(GI)이 형성된다. 이 게이트 절연막(12)의 위에 부유 게이트 FG의 재료로서, 예를 들면 폴리실리콘층(13)이 형성된다. 이 폴리실리콘층(13)의 위에 마스크층(14)이 형성된다. 이 마스크층(14)은, 예를 들면 실리콘 질화막에 의해 형성된다. 마스크층(14)은, 후에 실행되는 CMP(Chemical Mechanical Polishing)에서, STI를 구성하는 매립 재료의 선택비가 크고, 또한, 드라이 에칭에서, 제어 게이트의 재료, 예를 들면 폴리실리콘의 선택비가 큰 것이 바람직하다.
다음으로, 도 3b 내지 도 3d에 도시한 바와 같이 도시하지 않은 마스크 패턴을 이용하여 상기 마스크층(14), 폴리실리콘층(13), 게이트 절연막(12), 반도체 기판(11)이 에칭되어, 소자 분리용 복수의 홈(15)이 형성된다.
다음으로, 도 4b 내지 도 4d에 도시한 바와 같이, 상기 홈(15)이 예를 들면 실리콘 산화막으로 이루어지는 절연막(16)에 의해 매립되며, 이 후, 마스크층(14)을 스토퍼로서 절연막(16)이 예를 들면 CMP에 의해 평탄화된다. 이와 같이 하여, STI가 형성된다.
이 후, 도 5a, 도 5c에 도시한 바와 같이, 제어 게이트의 형성 영역에 대응한 마스크층(14), 폴리실리콘층(13), 게이트 절연막(12) 및 제어 게이트에 인접하는 STI가 예를 들면 드라이 에칭에 의해 선택적으로 제거된다. 이와 같이 하여, 도 5a, 도 5c에 도시한 바와 같이 제어 게이트 및 워드선을 형성하기 위한 홈(17)이 형성되며, 또한, 이들 홈(17)에 의해 규정된 부유 게이트 FG가 형성된다. 즉, 이 홈(17)은 STI와 직교 방향으로 형성되며, 도 5c에 도시한 바와 같이 홈(17) 내의 영역에서, 게이트 절연막(12) 상의 폴리실리콘층(13)은 제거되고, STI가 게이트 절연막(12)보다 약간 돌출되는 정도로 제거된다.
다음으로, 도 6a 내지 도 6d에 도시한 바와 같이, 전면에 예를 들면 산화막, 질화막, 산화막이 적층된 ONO 막으로 이루어지는 게이트간 절연막(18)이 형성된다. 이 때문에, 도 6a에 도시한 바와 같이, 부유 게이트 FG의 측벽에 게이트간 절연막이 형성된다. 또한, 도 6c에 도시한 바와 같이, 워드선이 형성되는 홈(17)의 저부에도 게이트간 절연막(18)이 형성된다. 다음으로, 부유 게이트 FG의 상호 간 이외의 영역을 도시하지 않은 마스크 패턴으로 피복하고, 도 6a에 도시한 바와 같이, 부유 게이트 FG의 상호 간에 위치하는 반도체 기판(11) 내에 불순물 이온을 주입하여, 소스/드레인 영역 SD를 형성한다. 또한, 불순물 이온의 주입 시에는, 마스크를 사용하지 않고 행하는 것도 가능하다.
이 후, 도 7a 내지 도 7d에 도시한 바와 같이, 전면에 예를 들면 폴리실리콘층(19)이 형성되며, 이 폴리실리콘층(19)이 상기 마스크층(14)을 스토퍼로 하여 예를 들면 CMP 혹은 드라이 에칭에 의해 평탄화된다. 이와 같이 하여, 도 7a에 도시한 바와 같이 부유 게이트 FG의 측벽에 제어 게이트 CG가 형성된다. 이 제어 게이트는, 도 7c에 도시한 바와 같이, STI 상에서 인접하는 것끼리가 접속되어, 워드선을 구성한다.
계속해서, 도 8a에 도시한 바와 같이 워드선 방향으로 배치되는 복수의 선택 게이트 상호를 접속하는 도전 부재의 형성 위치를 제외하고 마스크 패턴(20)이 형 성된다. 이 마스크 패턴(20)을 마스크로 하여 선택 게이트의 형성 영역에 있는 마스크층(14)과 폴리실리콘층(13) 및 STI가 에칭되어, 홈(21)이 형성된다. 이와 같이 하여, 도 8b에 도시한 바와 같이 홈(21)의 저부에서, 폴리실리콘층(13)과 STI의 표면이 평탄화된다.
다음으로, 도 9a, 도 9b에 도시한 바와 같이, 상기 홈(21) 내에 예를 들면 폴리실리콘층(22)이 형성된다. 이 폴리실리콘층(22)은, 예를 들면 에칭에 의해, 마스크층(14)의 표면과 동일한 높이로 평탄화되며, 상기 도전 부재 CM이 형성된다. 이 도전 부재 CM의 재료는, 폴리실리콘에 한정되는 것은 아니고, 예를 들면 텅스텐 실리사이드와 같은 저저항의 재료이면 된다. 또한, 폴리실리콘층(13)과 폴리실리콘층(22)의 상호 간에는, 전기 전도 가능한 약간의 자연 산화막이 존재하고 있다.
이 후, 도 10a, 도 10b에 도시한 바와 같이, 선택 게이트 SG의 형성 영역에, 선택 게이트 SG의 폭을 갖는 마스크 패턴(23)을 형성한다. 이 마스크 패턴(23)은, 도전 부재 CM을 피복하고 있다.
다음으로, 도 11a에 도시한 바와 같이 마스크 패턴(23)을 마스크로 하여, 마스크층(14)과 폴리실리콘층(13), 게이트 절연막(12)을 에칭한다. 이와 같이 하여, 선택 게이트 SG가 형성된다. 이 후, 선택 게이트 SG를 마스크로 하여, 반도체 기판(11) 내에 불순물 이온을 주입하여, 소스/드레인 영역 SD를 형성한다. 이와 같이 하여, 선택 게이트 SG 및 소스/드레인 영역 SD에 의해 선택 트랜지스터가 형성된다.
도 12a 내지 도 12d에 도시한 바와 같이, 마스크 패턴(23)을 제거한 후, 전 면에 배리어막(24)이 형성된다.
상기 제1 실시예에 따르면, 워드선 방향으로 배치된 선택 게이트 SG와 STI에 연속하는 홈(21)을 형성하고, 이 홈(21) 내에 도전 부재 CM을 형성함으로써, 복수의 선택 게이트를 접속하고 있다. 이 때문에, 부유 게이트 FG의 측벽에 제어 게이트 CG가 형성된 셀 구조를 갖는 NAND형 불휘발성 반도체 기억 장치에서, 복수의 선택 게이트 SG를 용이하게 접속하는 것이 가능하다.
더구나, 도전 부재 CM의 단부는, 평탄한 STI 상에 위치하고 있다. 이 때문에, 도 1c에 도시한 바와 같이, STI 상의 배리어막 BF가 평탄하기 때문에, 도시하지 않은 절연막에 컨택트 CT용 개구를 형성할 때, 평탄한 배리어막 BF에서 에칭을 일단 선택적으로 멈춰, 또한, 배리어막 BF를 에칭함으로써, 도전 부재 CM과 컨택트 CT를 거의 동일 평면에서 확실하게 접촉시키는 것이 가능하다. 이 때문에, 선택 게이트 SG의 단부에 컨택트 CT를 접속하기 위한 프린지를 형성할 필요가 없다. 따라서, 미세한 컨택트를 형성하는 것이 가능하여, 칩 면적의 증가를 억제할 수 있는 효과를 갖고 있다.
이것에 대하여, 도 13b에 도시한 바와 같이 부유 게이트와 제어 게이트가 적층된 셀 구조인 경우, 배리어막 BF가 게이트 전극 G의 표면 및 측면을 피복하고 있으며, 이 배리어막 BF는 게이트 전극 G의 형상을 따라 형성되어 있다. 이 때문에, 게이트 전극 G에 접속되는 컨택트 CT를 형성하는 경우에, 절연막(도시 생략)에 개구를 형성할 때, 에칭을 게이트 전극 G의 표면에 위치하는 배리어막 BF에서 선택적으로 멈추는 것이 곤란하다. 따라서, 마스크의 오정렬이나 컨택트 직경이 커진 경 우, 도 13b에 도시한 바와 같이, 게이트 전극 G의 외측이 오버 에칭되어, 작은 홀이 형성된다. 이 경우, 그 후, 개구 내에 형성하는 배리어 메탈의 균일한 형성이 곤란해져서, 작은 홀의 부분에는, 배리어 메탈이 형성되지 않는 점도 우려된다. 이 때문에, 도 13a에 도시한 바와 같이, 큰 프린지(31)를 형성하고, 이 프린지(31)의 부분에서 컨택트 CT를 취하고 있었다. 더구나, 종래는, 트랜지스터가 형성된 영역의 상방에서 컨택트를 형성하고 있기 때문에, 게이트 산화막의 내압을 고려할 필요가 있었다. 이것에 대하여, 제1 실시예의 경우, 트랜지스터가 형성되어 있지 않은 STI 상에서 선택 게이트에 대하여 컨택트를 형성하고 있다. 이 때문에, 게이트 산화막의 내압을 전혀 고려할 필요가 없어서, 용이하게 컨택트를 형성하는 것이 가능하다.
또한, 선택 게이트 SG는, 부유 게이트나 제어 게이트와는, 다른 사진 식각 공정을 이용하여 형성하고 있다. 이 때문에, 선택 게이트 SG의 사이즈 및 위치를 용이하게 설정할 수 있는 이점을 갖고 있다.
또한, 제1 실시예는, 도 6, 도 11에 도시한 바와 같이, 셀의 확산층의 형성과 선택 게이트의 확산층의 형성을 나누고 있다. 이 때문에, 셀 트랜지스터와 선택 트랜지스터에 최적의 특성을 설정하는 것이 가능하다.
또한, 셀 트랜지스터의 소스/드레인 영역 SD는, 게이트간 절연막을 형성한 후에 형성하였다. 그러나, 이것에 한정되는 것은 아니며, 도 5에 파선으로 나타낸 바와 같이, 부유 게이트 FG를 형성한 상태에서, 소스/드레인 영역 SD를 형성하는 것도 가능하다.
또한, 도 14에 도시한 바와 같이, 메모리 셀 어레이를 구성하는 셀 트랜지스터 및 선택 트랜지스터는, 예를 들면 소스선 SRC의 중앙 X에 대하여 대칭으로 형성되어 있다. 즉, 소스선 SRC의 양측에 선택 게이트 SG1, SG2가 형성되고, 선택 게이트 SG1, SG2의 소스선과 반대측에 셀 트랜지스터가 형성되어 있다. 선택 게이트 SGl, SG2의 상호 간의 영역 CB, 선택 게이트 SG1과 셀 트랜지스터의 상호 간의 영역 S1, 및 선택 게이트 SG2와 셀 트랜지스터의 상호 간의 영역 S2는, 도 10에 도시한 바와 같이, 1회의 사진 식각 처리에 의해 에칭된다. 이 에칭에서, 마스크 정합의 어긋남이 발생한 경우, 그 어긋남은, 선택 게이트 SG1, SG2에 인접하는 셀 트랜지스터의 제어 게이트의 폭 L1, L2로서 나타나고, 선택 게이트 SG1, SG2의 폭 L3, L4에 영향을 주지 않는다. 즉, 상기 폭 L1, L2의 차에 비해, 폭 L3, L4의 폭의 차는 작다.
또한, 선택 게이트 SG1, SG2의 상호 간의 영역 CB에 매립되는 절연 재료(151)와, 선택 게이트 SG1과 셀 트랜지스터의 상호 간의 영역 S1, 및 선택 게이트 SG2와 셀 트랜지스터의 상호 간의 영역 S2에 매립되는 절연 재료(152)는 상이하다. 예를 들면 영역 CB에 매립되는 절연 재료(151)는, 예를 들면 P이나 B의 불순물을 포함하며, 절연 재료(152)보다 융점이 낮은 재료가 이용되고 있다.
도 15a 내지 도 15d는, 제2 실시예를 나타내고 있다.
상기 제1 실시예에서, 복수의 선택 게이트 SG를 접속하는 도전 부재 CM은 선택 게이트 SG의 폭보다 좁게 형성되어 있었다. 이것에 대하여, 제2 실시예에서, 도전 부재 CM의 폭은, 도 15d에 도시한 바와 같이 선택 게이트 SG의 폭과 같이 되 어 있다.
도 15a 내지 도 15d를 참조하여, 제2 실시예의 제조 방법에 대하여 설명한다. 또한, 제어 게이트를 형성하는 공정까지는 제1 실시예와 동일하기 때문에, 설명은 생략한다.
도 15a에 도시한 바와 같이, 제어 게이트 CG를 형성한 후, 도전 부재를 매립하는 홈을 형성하기 위한 마스크 패턴(41)이 전면에 형성된다. 이 마스크 패턴(41)은, 선택 게이트의 폭보다 넓은 영역을 노출시키는 개구(41a)를 갖고 있다.
도 15b에 도시한 바와 같이, 마스크 패턴(41)을 마스크로 하여, 마스크층(14) 및 폴리실리콘층(13)이 에칭되어, 홈(42)이 형성된다. 이 홈(42)의 저부의 위치는, 마스크층(14)의 저면과 게이트 절연막(12)의 사이로 설정되어 있다.
다음으로, 도 15C에 도시한 바와 같이 도전 부재 CM을 구성하는 예를 들면 폴리실리콘층이 홈(42)에 매립되어, 드라이 에칭 또는 CMP을 이용하여 평탄화된다. 이 후, 선택 게이트 SG를 형성하기 위한 마스크 패턴(43)이 전면에 형성된다. 이 마스크 패턴(43)은, 상기 홈(42)의 폭보다 좁고, 선택 게이트 SG의 폭에 대응하여, 선택 게이트 SG를 형성하기 위한 패턴(43a)을 갖고 있다.
도 15d에 도시한 바와 같이, 마스크 패턴(43a)을 마스크로 하여, 도전 부재 CM, 폴리실리콘층(13), 마스크층(14), 게이트 절연막(12)이 에칭되며, 폴리실리콘층(13)과 도전 부재 CM으로 이루어지는 선택 게이트 SG가 형성된다.
상기 제2 실시예에 의해서도 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 제2 실시예에 따르면, 도전 부재 CM의 폭을 선택 게이트 SG와 동등하 게 하고 있다. 이 때문에, 도전 부재 CM의 저항값을 제1 실시예에 비해 저하시키는 것이 가능하기 때문에, 선택 게이트 SG의 제어 전압을 저전압화할 수 있음과 함께, 선택 게이트의 고속 동작이 가능하게 된다.
더구나, 도전 부재 CM의 폭이 선택 게이트 SG의 폭보다 넓게 설정되어 있기 때문에, 선택 게이트 SG의 형성 위치, 및 선택 게이트를 형성하기 위한 마스크 어긋남에 대한 마진에 여유가 생긴다. 이 때문에, 선택 게이트 SG의 제조가 용이해지는 이점을 갖고 있다.
또한, 도 14에 도시하는 배리어막(24)의 형성 위치는 이것에 한정되는 것은 아니다. 예를 들면, 도 16에 도시한 바와 같이 선택 게이트 SG1, SG2의 대항하는 측벽에 배리어막(24)을 형성하고, 선택 게이트 SG1, SG2의 셀 트랜지스터측의 측면에 배리어막(24)을 형성하지 않은 구성으로 하는 것도 가능하다. 이 구성의 경우, 우선, 예를 들면 선택 게이트 SG1과 셀 트랜지스터의 상호 간의 영역 S1, 및 선택 게이트 SG2와 셀 트랜지스터의 상호 간의 영역 S2에 절연 재료(152)가 형성된다. 이 후, 배리어막(24)이 전면에 형성된다. 다음으로, 선택 게이트 SG1과 선택 게이트 SG2의 상호 간의 영역 CB에 절연 재료(151)가 형성된다.
본 발명의 추가 장점 및 변형은 당업자라면 쉽게 알 수 있을 것이다. 따라서, 보다 더 넓은 측면에서의 본 발명은, 본원에 설명된 특정한 실시예 및 대표적인 실시예들에 한정되지 않는다. 따라서, 첨부된 특허청구범위 및 그들의 등가물에 의해 규정된 바와 같이 포괄적인 발명의 개념의 범주 또는 사상을 벗어나지는 않는 범위에서 여러 가지 변형들이 이루어질 수 있다.
본 발명에 따르면, 게이트 산화막의 내압을 전혀 고려할 필요가 없어서, 용이하게 컨택트를 형성하는 것이 가능하다.
Claims (20)
- 불휘발성 반도체 기억 장치에 있어서,반도체 기판 상에서 행 방향, 열 방향으로 배치된 복수의 제1 셀 트랜지스터;상기 반도체 기판 상에 형성된 복수의 제1 선택 게이트 -상기 제1 선택 게이트는 행 방향으로 배치된 상기 제1 셀 트랜지스터를 선택함- ; 및열 방향으로 배치된 상기 제1 선택 게이트 및 상기 제1 셀 트랜지스터에 인접하여 배치된 소자 분리 영역 -상기 소자 분리 영역은 열 방향으로 배치된 상기 제1 선택 게이트 및 상기 제1 셀 트랜지스터끼리를 분리함-을 포함하며,상기 복수의 제1 셀 트랜지스터의 각각은, 상기 반도체 기판 상에 게이트 절연막을 개재하여 형성된 부유 게이트, 상기 부유 게이트의 열 방향 양 측벽에 대응한 상기 반도체 기판 내에 형성된 소스/드레인 영역, 상기 부유 게이트의 측벽에 형성된 게이트간 절연막, 및 상기 게이트간 절연막을 개재하여 상기 부유 게이트의 열 방향 측벽에 형성된 제어 게이트를 갖고,상기 복수의 제1 선택 게이트의 각각은, 상기 게이트 절연막 상에 형성되며, 상면에 절연막으로 형성된 마스크층과 상기 마스크층에 형성된 홈과 상기 홈 내에 매립된 도전 부재를 갖고, 상기 도전 부재에 의해 상호 접속되어 있는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 도전 부재의 저부는, 상기 마스크층의 저부와, 상기 게이트 절연막의 사이에 위치하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 도전 부재의 일단부는, 상기 소자 분리 영역의 표면 영역 내에 위치하며, 상기 소자 분리 영역 위에서, 상기 도전 부재의 일단부는 컨택트에 접속되는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 복수의 제1 선택 게이트에 인접하고, 상기 제1 셀 트랜지스터와 반대측에 배치된 복수의 제2 선택 게이트, 및상기 제2 선택 게이트에 대하여 상기 제1 선택 게이트와 반대측에 배치된 복수의 제2 셀 트랜지스터를 더 포함하며,상기 제1, 제2 선택 게이트의 폭의 차는, 상기 제1 선택 게이트에 인접하는 상기 제1 셀 트랜지스터의 제어 게이트와 상기 제2 선택 게이트에 인접하는 상기 제2 셀 트랜지스터의 제어 게이트의 폭의 차보다 작은 불휘발성 반도체 기억 장치.
- 제4항에 있어서,상기 제1, 제2 선택 게이트의 간의 영역에 매립되는 제1 절연 재료와, 상기 제1, 제2 선택 게이트와 각각 인접하는 제1, 제2 셀 트랜지스터의 제어 게이트 간의 영역에 각각 매립되는 제2 절연 재료는 상이한 절연 재료인 불휘발성 반도체 기억 장치.
- 제1항에 있어서,인접하는 상기 부유 게이트의 소스/드레인 영역끼리가 접속되며, NAND형 불휘발성 반도체 기억 장치를 형성하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 소자 분리 영역에 의해 분리된 복수의 상기 셀 트랜지스터의 상기 제어 게이트의 각각은, 상기 소자 분리 영역 위에서 공통 접속되어, 워드선을 형성하는 불휘발성 반도체 기억 장치.
- 제3항에 있어서,상기 도전 부재는, 폴리실리콘층에 의해 구성되어 있는 불휘발성 반도체 기억 장치.
- 제3항에 있어서,상기 도전 부재는, 실리사이드층에 의해 구성되어 있는 불휘발성 반도체 기억 장치.
- 불휘발성 반도체 기억 장치의 제조 방법에 있어서,반도체 기판 상에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 상에 제1 도전층을 형성하는 단계,상기 제1 도전층 상에 마스크층을 형성하는 단계,상기 마스크층, 제1 도전층, 게이트 절연막 및 반도체 기판 내에 복수의 소자 분리 영역을 형성하는 단계,상기 소자 분리 영역에 의해 분리된 상기 제1 도전층에 복수의 제1 홈을 형성하고, 상기 제1 도전층에 의해 복수의 부유 게이트를 형성하는 단계,상기 부유 게이트의 측벽에 게이트간 절연막을 형성하는 단계,상기 복수의 제1 홈 내에 제2 도전층을 형성하고, 제어 게이트를 형성하는 단계,상기 복수의 소자 분리 영역에 의해 분리된 선택 게이트의 형성 영역에 대응한 상기 마스크층과 상기 제1 도전층, 및 상기 선택 게이트의 형성 영역에 인접한 상기 복수의 소자 분리 영역에 연속하여 제2 홈을 형성하는 단계,상기 제2 홈 내에 도전 부재를 형성하는 단계, 및상기 도전 부재를 포함하는 영역을 남기고 상기 제1 도전층 및 게이트 절연막을 제거하여 선택 게이트를 형성하는 단계를 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제10항에 있어서,상기 도전 부재의 일단부는, 상기 소자 분리 영역의 표면 영역에 위치하며, 상기 소자 분리 영역 위에서, 상기 도전 부재의 일단부에 접속된 컨택트를 형성하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제10항에 있어서,상기 게이트간 절연막을 형성한 후, 상기 부유 게이트의 양 측벽에 대응한 상기 반도체 기판 내에 불순물 이온을 도입하여, 소스/드레인 영역이 형성되는 불휘발성 반도체 기억 장치의 제조 방법.
- 제10항에 있어서,상기 제1 홈을 형성한 후, 상기 부유 게이트의 양 측벽에 대응한 상기 반도체 기판 내에 불순물 이온을 도입하여, 소스/드레인 영역이 형성되는 불휘발성 반도체 기억 장치의 제조 방법.
- 제10항에 있어서,상기 선택 게이트는, 상기 도전 부재를 포함하는 상기 선택 게이트의 형성 영역에 대응한 마스크 패턴을 형성하고, 이 마스크 패턴을 이용하여, 상기 마스크 층, 상기 제1 도전층, 및 상기 게이트 절연막을 제거하여 형성되는 불휘발성 반도체 기억 장치의 제조 방법.
- 제10항에 있어서,상기 제2 홈의 폭은, 상기 선택 게이트의 폭보다 좁게 설정되어 있는 불휘발성 반도체 기억 장치의 제조 방법.
- 제14항에 있어서,상기 제2 홈의 폭은, 상기 선택 게이트의 형성 영역의 폭보다 넓게 설정되며, 상기 마스크 패턴의 폭은 상기 제2 홈의 폭보다 좁게 설정되어 있는 불휘발성 반도체 기억 장치의 제조 방법.
- 제10항에 있어서,상기 선택 게이트를 형성한 후, 상기 선택 게이트를 마스크로 하여 상기 반도체 기판 내에 불순물 이온을 도입하여, 소스/드레인 영역이 형성되는 불휘발성 반도체 기억 장치의 제조 방법.
- 제10항에 있어서,상기 부유 게이트의 소스/드레인 영역은 인접하는 것끼리가 접속되며, NAND형 불휘발성 반도체 기억 장치를 형성하는 불휘발성 반도체 기억 장치의 제조 방 법.
- 제10항에 있어서,복수의 상기 제어 게이트에 인접하는 상기 소자 분리 영역은, 상면이 부유 게이트에 인접하는 상기 소자 분리 영역의 상면보다 낮게 되며, 복수의 상기 제어 게이트는 상기 소자 분리 영역 위에서 공통 접속되어, 워드선이 형성되는 불휘발성 반도체 기억 장치의 제조 방법.
- 제14항에 있어서,상기 도전 부재는, 폴리실리콘층과 실리사이드층 중 하나에 의해 형성되는 불휘발성 반도체 기억 장치의 제조 방법.
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