JP2003188287A5 - - Google Patents

Claims (16)

1. 半導体基板と、
   この半導体基板上にゲート絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上にゲート間絶縁膜を介して積層された制御ゲートとを有し、前記半導体基板にソース及びドレインが形成された複数のメモリセルトランジスタと、
   このメモリセルトランジスタのソースに直列接続されたソース側選択トランジスタとを具備し、
   前記各メモリセルトランジスタの少なくとも浮遊ゲート間にシールド電極を有することを特徴とする不揮発性半導体記憶装置。
2. 半導体基板と、
   この半導体基板上にゲート絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上にゲート間絶縁膜を介して積層された制御ゲートとを有し、前記半導体基板にソース及びドレインが形成された複数のメモリセルトランジスタと、
   このメモリセルトランジスタのソースに直列接続されたソース側選択トランジスタと、
   前記メモリセルトランジスタ及び前記ソース側選択トランジスタ上に層間絶縁膜を介して形成されたビット線とを具備し、
   前記各メモリセルトランジスタの前記ゲート間及び前記ゲート上にシールド電極を有することを特徴とする不揮発性半導体記憶装置。
3. 半導体基板と、
   この半導体基板上にゲート絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上にゲート間絶縁膜を介して積層された制御ゲートとを有し、前記半導体基板にソース及びドレインが形成された複数のメモリセルトランジスタと、
   このメモリセルトランジスタのソースに直列接続されたソース側選択トランジスタと、
   前記メモリセルトランジスタを覆うように前記メモリセルトランジスタ間に絶縁膜を介して埋めこまれ、前記ソース側選択トランジスタのソース領域に直接接続された導電層と
   を具備したことを特徴とする不揮発性半導体記憶装置。
4. 半導体基板と、
   この半導体基板上にゲート絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上にゲート間絶縁膜を介して積層された制御ゲートとを有し、前記半導体基板にソース及びドレインが形成された複数のメモリセルトランジスタと、
   このメモリセルトランジスタのソースに直列接続されたソース側選択トランジスタと、
   前記メモリセルトランジスタを覆うように前記メモリセルトランジスタ間に絶縁膜を介して埋めこまれた導電層と、
   この導電層及び前記ソース側選択トランジスタ上に形成された層間絶縁膜と、 前記導電層上の層間絶縁膜を開口し導電材料が埋めこまれているプラグと、
   前記ソース側選択トランジスタのソース領域上の層間絶縁膜を開口し導電材料が埋めこまれているコンタクトと、
   前記プラグとコンタクトとを電気的に接続している配線層と
   を具備したことを特徴とする不揮発性半導体記憶装置。
5. 前記導電層は、ソース電位と同一の電位を有することを特徴とする請求項３または請求項４記載の不揮発性半導体記憶装置。
6. 前記導電層は、基準電位と同一の電位を有することを特徴とする請求項３または請求項４記載の不揮発性半導体記憶装置。
7. 半導体基板と、
   この半導体基板上にゲート絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上にゲート間絶縁膜を介して積層された制御ゲートとを有し、前記半導体基板にソース及びドレインが形成された複数のメモリセルトランジスタと、
   このメモリセルトランジスタ間のソース及びドレイン上に、前記メモリセルとの間に側壁絶縁膜を介して形成された単結晶シリコン層と
   を具備したことを特徴とする不揮発性半導体記憶装置。
8. 前記単結晶シリコン膜は、ソース及びドレインと同一の電位を有することを特徴とする請求項７記載の不揮発性半導体記憶装置。
9. 前記単結晶シリコン膜の上部には、前記ソース及びドレインと同導電型の不純物が拡散されていることを特徴とする請求項７または請求項８記載の不揮発性半導体記憶装置。
10. 前記単結晶シリコン膜は、前記浮遊ゲートと同等の膜厚を有することを特徴とする請求項７乃至請求項９のいずれか記載の不揮発性半導体記憶装置。
11. 前記側壁絶縁膜は、シリコン酸化膜、あるいはシリコン酸化膜とシリコン窒化膜との積層膜であることを特徴とする請求項７または請求項８記載の不揮発性半導体記憶装置。
12. 第１導電型の半導体基板上に、絶縁膜を介して浮遊ゲート、ゲート間絶縁膜及び制御ゲートが積層されたメモリセルトランジスタ及び選択トランジスタのゲートを形成する工程と、
    前記ゲートをマスクにして前記半導体基板内に前記半導体基板と逆導電型の第２導電型の不純物を拡散させメモリセルトランジスタ及び選択トランジスタのソース及びドレインを形成する工程と、
    前記ゲート、ソース及びドレイン上に絶縁膜を形成する工程と、
    前記メモリセルトランジスタのソース側に形成されている前記選択トランジスタのソース上の絶縁膜を除去し、前記半導体基板を露出させる工程と、
    前記絶縁膜上及び前記選択トランジスタのソース上に導電層を形成する工程と を具備したことを特徴とする不揮発性半導体記憶装置の製造方法。
13. 第１導電型の半導体基板上に、絶縁膜を介して浮遊ゲート、ゲート間絶縁膜及び制御ゲートが積層されたメモリセルトランジスタ及び選択トランジスタのゲートを形成する工程と、
    前記ゲートをマスクにして前記半導体基板内に前記半導体基板と逆導電型の第２導電型の不純物を拡散させメモリセルトランジスタ及び選択トランジスタのソース及びドレインを形成する工程と、
    前記メモリセルトランジスタのゲート、ソース及びドレイン上に選択的に絶縁膜を形成する工程と、
    前記絶縁膜上に導電層を形成する工程と、
    前記導電層上及び前記選択トランジスタのゲート、ソース及びドレイン上に層間絶縁膜を形成する工程と、
    前記導電層上の前記層間絶縁膜を開口しプラグを形成する工程と、
    前記メモリセルトランジスタのソース側に形成されている前記選択トランジスタのソース上の前記層間絶縁膜を開口しコンタクトを形成する工程と、
    前記プラグと前記コンタクトとを導電材料で埋めこみ、更に前記プラグと前記コンタクトとを電気的に接続する工程と
    を具備したことを特徴とする不揮発性半導体記憶装置の製造方法。
14. 第１導電型の半導体基板上に、ゲート絶縁膜を介して浮遊ゲート、ゲート間絶縁膜及び制御ゲートが積層されたメモリセルトランジスタのゲートを形成する工程と、
    前記ゲートをマスクにして前記半導体基板内に前記半導体基板と逆導電型の第２導電型の不純物を拡散させメモリセルトランジスタのソース及びドレインを形成する工程と、
    前記メモリセルトランジスタのゲート、ソース及びドレイン上に絶縁膜を形成する工程と、
    前記ソース及びドレイン上に形成されている前記絶縁膜を除去し、前記メモリセルトランジスタの側壁に側壁絶縁膜を形成すると同時に、前記ソース及びドレインが形成されている領域の前記半導体基板を露出させる工程と、
    前記ソース及びドレイン上に選択エピタキシャル成長法により単結晶シリコン層を形成する工程と
    を具備したことを特徴とする不揮発性半導体記憶装置の製造方法。
15. 前記単結晶シリコン層を形成する工程の後に、前記単結晶シリコン層の上部に第２導電型の不純物を添加し拡散させる工程を具備したことを特徴とする請求項１４記載の不揮発性半導体記憶装置の製造方法。
16. 前記単結晶シリコン層を形成させる工程と同一工程で前記単結晶シリコン層の上部に第２導電型の不純物を添加し拡散させることを特徴とする請求項１４記載の不揮発性半導体記憶装置の製造方法。