JP2010021545A - 駆動トランジスタを含む半導体デバイス - Google Patents

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Abstract

【課題】高集積化のために最適化された駆動トランジスタ及び記憶セルを含むを含む半導体デバイスを提供する。
【解決手段】半導体デバイスは、３つの駆動トランジスタグループＤＴＧ１、ＤＴＧ２、ＤＴＧ３と、これらに各々対応されるセルストリングＳ１、Ｓ２、Ｓ３を含む。各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍによって３個の駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３が並列に接続される。これによって、各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、又Ｎｍに接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３は、一つの共通したソース/ドレインを共有することができる。その結果、並列に接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３が半導体デバイス内で占める面積を減少させることができる。
【選択図】図１

Description

本発明は、半導体デバイスに関し、より詳細には、駆動トランジスタを含む半導体デバイスに関する。
小型化、多機能化及び/又は低い製造単価などの利点によって、半導体デバイスは、電子産業で重要な要素の一つになっている。半導体デバイスは、データを格納するための記憶デバイス、データを演算処理する論理デバイス、及び多様な機能を同時に実行することができるハイブリッドデバイスなどを含むことができる。記憶デバイスは、電源供給が中断される場合に格納されたデータを失う揮発性記憶デバイス、及び電源供給が中断されても格納されたデータを維持する不揮発性記憶デバイスに区分することができる。
電子産業が高度に発展することによって、半導体デバイスの高集積化に対する要求が高まっている。しかし、単純なスケーリングダウン（ｓｃａｌｉｎｇ ｄｏｗｎ）によって半導体デバイスを高集積化させる場合に、さまざまな問題点が発生しうる。例えば、最小線幅が数十ナノメータに減少されることによって、半導体デバイスの製造工程のマージンが減少されうる。又、半導体デバイス内の多様な機能を有する単一要素（例えば、デバイス内の多様な駆動回路及び/又は記憶セル）の特性を全て最適化させることが難しくなることもありうる。
韓国特許公開第２００５−００６７０４４号公報 米国特許開６、９７２、９９６号公報 特開１９９９−０８２９２３号公報 韓国特許公開第２００７−００２１７５８号公報
本発明は、上述の問題点に鑑みてなされたもので、その目的は、高集積化のために最適化された駆動トランジスタを含む半導体デバイスを提供することである。
本発明の他の目的は、高集積化のために最適化された、駆動トランジスタ及び記憶セルを含む半導体デバイスを提供することである。
上述の目的を達成するため、半導体デバイスを提供する。本発明の一実施形態による半導体デバイスは、基板に定義（ｄｅｆｉｎｅ）された駆動活性領域と、前記駆動活性領域に形成された少なくとも３個の駆動トランジスタを含むことができる。前記少なくとも３個の駆動トランジスタは、一つの共通ソース/ドレインを共有し、前記少なくとも３個の駆動トランジスタは、互いに独立された少なくとも３個の個別ソース/ドレインを各々含み、前記共通ソース/ドレイン及び前記少なくとも３個のソース/ドレインは、前記駆動活性領域内に形成される。
一実施形態によると、前記駆動活性領域は、共通部及び前記共通部から延長されて互いに離隔された少なくとも３個のブランチ部（ｂｒａｎｃｈ ｐｏｒｔｉｏｎｓ）を含むことができる。前記共通ソース/ドレインは、少なくとも前記共通部内に形成され、前記個別ソース/ドレインは、前記ブランチ部内に各々形成されることができる。前記各駆動トランジスタは、前記各個別ソース/ドレイン及び前記共通ソース/ドレイン間の前記各ブランチ部上に配置された駆動ゲートパターンを含むことができる。
一実施形態によると、前記デバイスは、前記少なくとも３個の駆動トランジスタに各々対応する少なくとも３個のセルストリングをさらに含むことができる。前記各セルストリングは、第１選択ゲートラインと、複数のセルゲートラインと、第２選択ゲートラインと、を含み、前記各セルストリング内の前記第１選択、セル及び第２選択ゲートラインのうち、何れか一つは、前記各個別ソース/ドレインと電気的に接続されることができる。
一実施形態によると、前記駆動トランジスタは、電源電圧に比べて高い駆動電圧を制御することができる。
本発明の他の実施形態による半導体デバイスは、基板に定義され、共通部と前記共通部から延長されて互いに離隔された第１ブランチ部と、第２ブランチ部と、第３ブランチ部と、を含む駆動活性領域と、前記第１ブランチ部、第２ブランチ部及び第３ブランチ部を各々横切る第１駆動ゲートパターンと、第２駆動ゲートパターン及び第３駆動ゲートパターンと、少なくとも前記共通部内に形成された共通ソース/ドレインと、前記第１、第２及び第３駆動ゲートパターンの片側の前記第１、第２及び第３ブランチ部内に各々形成されて互いに独立された第１、第２及び第３個別ソース/ドレインと、を含むことができる。
一実施形態によると、前記基板のセル領域内に形成された第１セルストリングと、第２セルストリングと、第３セルストリングと、をさらに含むことができる。前記第１セルストリングは、前記第１個別ソース/ドレインに電気的に接続されたゲートラインを含み、前記第２セルストリングは、前記第２個別ソース/ドレインに電気的に接続されたゲートラインを含み、前記第３セルストリングは、前記第３個別ソース/ドレインに電気的に接続されたゲートラインを含む。
一実施形態によると、前記第１ブランチ部、前記共通部及び前記第３ブランチ部は、第１方向に沿って順次に配列されることができ、前記共通部及び前記第２ブランチ部は、前記第１方向と垂直な第２方向に沿って順次に配列されることができる。
一実施形態によると、前記デバイスは、前記第１個別ソース/ドレイン上に配置され、前記第１駆動ゲートパターンと平行した第１ランディング導電パターンと、前記第２個別ソース/ドレイン上に配置され、前記第２駆動ゲートパターンと平行した第２ランディング導電パターンと、前記第３個別ソース/ドレイン上に配置され、前記第３駆動ゲートパターンと平行した第３ランディング導電パターンと、前記共通ソース/ドレイン上に配置された共通ランディング導電パターンと、をさらに含むことができる。
一実施形態によると、前記駆動活性領域は、前記共通部から延長された第４ブランチ部を含むことができる。この際、前記デバイスは、前記第４ブランチ部を横切る第４駆動ゲートパターンと、前記第４駆動ゲートパターンの片側の前記第４ブランチ部内に形成され、前記第１、第２及び第３個別ソース/ドレインから独立した第４個別ソース/ドレインと、をさらに含むことができる。前記第１ブランチ部、前記共通部及び前記第３ブランチ部は、第１方向に沿って順次に配列され、前記第２ブランチ部、前記共通部及び第４ブランチ部は、前記第１方向に垂直した第２方向に沿って順次に配列されることができる。この場合に、前記デバイスは、前記第４個別ソース/ドレインに電気的に接続されたゲートラインを含む第４セルストリングをさらに含むことができる。
本発明のまた他の実施形態による半導体デバイスは、基板の駆動回路領域内に２次元的に配列され、各々が共通部と前記共通部から延長された第１ブランチ部と、第２ブランチ部と、第３ブランチ部と、を含む複数の駆動活性領域と、前記各駆動活性領域上に配置され、前記第１、第２及び第３ブランチ部を各々横切る第１駆動ゲートパターン、第２駆動ゲートパターン及び第３駆動ゲートパターンと、前記各駆動活性領域内に形成され、前記第１、第２及び第３駆動ゲートパターンの片側の前記第１、第２及び第３ブランチ部内に各々形成され、互いに独立した第１個別ソース/ドレイン、第２個別ソース/ドレイン及び第３個別ソース/ドレインと、前記各駆動活性領域内に形成され、少なくとも前記共通部内に形成された共通ソース/ドレインと、を含むことができる。
一実施形態によると、前記駆動活性領域は、複数の第１行及び複数の第１列を形成する第１駆動活性領域と、複数の第２行及び複数の第２列を形成する第２駆動活性領域と、を含むことができる。この際、前記第１列および第２列は第１方向に交互に配置され、前記第１行及び第２行は前記第１方向と垂直な第２方向に交互に配置される。
一実施形態によると、前記各第１駆動活性領域の第１ブランチ部、共通部及び第３ブランチ部は、前記第１方向に沿って配列され、前記各第２駆動活性領域の第１ブランチ部、共通部及び第３ブランチ部は、前記第１方向に沿って配列されることができる。この際、互いに隣接した前記第１行及び第２行内で、前記各第１駆動活性領域の第２ブランチ部は、前記第２行に向かって延長され、前記各第２駆動活性領域の第２ブランチ部は、前記第１行に向かって延長されることができる。前記第１方向は、前記基板のセル領域内のゲートラインの長さ方向でありうる。この場合に、前記互いに隣接した第１行の第２ブランチ部及び第２行の第２ブランチ部は、前記第１方向で重なることができる。
一実施形態によると、前記各第１駆動活性領域の第１ブランチ部、共通部及び第３ブランチ部は、前記第２方向に沿って配列され、前記各第２駆動活性領域の第１ブランチ部、共通部及び第３ブランチ部は、前記第２方向に沿って配列されることができる。互いに隣接した前記第１列及び第２列内で、前記各第１駆動活性領域の第２ブランチ部は、前記第２列に向かって延長され、前記各第２駆動活性領域の第２ブランチ部は、前記第１列に向かって延長されることができる。前記第１方向は、前記基板のセル領域内のゲートラインの長さ方向に該当しうる。この場合に、前記互いに隣接した第１列の第２ブランチ部及び前記第２列の第２ブランチ部は、前記第２方向で重なることができる。
一実施形態によると、互いに隣接した前記第１及び第２列の共通ソース/ドレインは、一つの駆動ラインに電気的に接続されることができる。
一実施形態によると、前記各駆動活性領域は、前記共通部から延長された第４ブランチ部をさらに含むことができる。この際、前記デバイスは、前記各駆動活性領域上に配置されて第４ブランチ部を横切る第４駆動ゲートパターンと、前記各駆動活性領域の前記第４駆動ゲートパターン片側の前記第４ブランチ部内に形成された第４個別ソース/ドレインとをさらに含むことができる。
上述した半導体デバイスによると、駆動活性領域に少なくとも３個の駆動トランジスタが形成され、前記少なくとも３個の駆動トランジスタは、一つの共通ソース/ドレインを共有する。これに従って、半導体デバイス内で一つの前記駆動トランジスタが占める面積を減少させることができる。その結果、高集積化された半導体デバイスを具現することができる。特に、前記駆動トランジスタは、高電圧を制御することによって、大きいサイズを有することができる。大きいサイズの駆動トランジスタの面積を減少させることによって、半導体デバイスを効率的に集積化させることができる。
本発明の一実施形態による半導体デバイスを説明するための等価回路図である。 本発明の一実施形態による半導体デバイスを示す平面図である。 図２のI−I’、II−II’及びIII−III’線に沿った断面図である。 図２の駆動活性領域を説明するための平面図である。 図３に開示された半導体デバイスのセルトランジスタを示す断面図である。 本発明の一実施形態による半導体デバイスの一変形形態を説明するために図２のI−I’、II−II’及びIII−III’線に沿った断面図である。 本発明の一実施形態による半導体デバイスの他の変形形態を説明するために図２のI−I’、II−II’及びIII−III’線に沿った断面図である。 本発明の一実施形態による半導体デバイスのまた他の変形形態を説明するために図２のI−I’、II−II’及びIII−III’線に沿った断面図である。 本発明の一実施形態による半導体デバイスのまた他の変形形態を説明するために図２のI−I’、II−II’及びIII−III’線に沿った断面図である。 本発明の一実施形態による半導体デバイスに含まれた駆動活性領域及び駆動トランジスタの一配列を示す平面図である。 本発明の一実施形態による半導体デバイスに含まれた駆動活性領域及び駆動トランジスタの他の配列を示す平面図である。 図１１に開示された半導体デバイスに含まれた駆動ラインの変形形態を示す平面図である。 本発明の一実施形態による半導体デバイスに含まれた駆動活性領域及び駆動トランジスタのまた他の配列を示す平面図である。 本発明の他の実施形態による半導体デバイスを説明するための等価回路図である。 本発明の他の実施形態による半導体デバイスを示す平面図である。 図１５の駆動活性領域を示す平面図である。 本発明の他の実施形態による半導体デバイスに含まれた駆動活性領域の一配列を示す平面図である。 本発明の他の実施形態による半導体デバイスに含まれた駆動活性領域の他の配列を示す平面図である。 本発明の実施形態による半導体デバイスを含む電子システムを示すブロック図である。 本発明の実施形態による半導体デバイスを含むメモリカードを示すブロック図である。
以下、添付の図を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明は、ここで説明される実施形態に限定されずに他の形態に具体化されうる。ここで紹介される実施形態は、開示された内容が徹底して完全になるように、そして当業者に本発明の思想が十分に伝えられることができるようにするために提供されることである。図において、層（又は膜）及び領域の厚さは、明確性のために誇張される。又、層（又は膜）が異なる層（又は膜）又は基板”上”にあると言及される場合に、それは異なる層（又は膜）又は基板上に直接形成される、或いはこれらの間に第３の層（又は膜）が介在されうる。本明細書で‘及び/又は'という表現は、前後に並べた構成要素のうち、少なくとも一つを含む意味に使われる。明細書全体にかける同一の参照符号に表示された部分は同一の構成要素を示す。
（第１実施形態）
図１は、本発明の一実施形態による半導体デバイスを説明するための等価回路図である。
図１を参照すると、本発明の一実施形態による半導体デバイスは、第１駆動トランジスタグループＤＴＧ１と、第２駆動トランジスタグループＤＴＧ２と、第３駆動トランジスタグループＤＴＧ３と、これらに各々対応される第１セルストリングＳ１（ｆｉｒｓｔ ｃｅｌｌ ｓｔｒｉｎｇ）と、第２セルストリングＳ２と、第３セルストリングＳ３と、を含むことができる。前記第１、第２、第３セルストリングのＳ１、Ｓ２、Ｓ３の各々は、直列に接続された第１選択トランジスタＴｓ１と、複数のセルトランジスタＴｃ１、・・・、Ｔｃｎと、第２選択トランジスタＴｓ２と、を含むことができる。前記第１選択トランジスタＴｓ１の第１ソース/ドレインは、ビットラインＢＬに電気的に接続され、前記第１選択トランジスタＴｓ２の第２ソース/ドレインは、互いに直列に接続された前記複数のセルトランジスタＴｃ１、・・・、Ｔｃｎの一端に接続される。前記第２選択トランジスタＴｓ２の第１ソース/ドレインは、共通ソースラインＣＳＬに電気的に接続され、前記第２選択トランジスタＴｓ２の第２ソース/ドレインは、前記複数のセルトランジスタＴｃ１、・・・、Ｔｃｎの他端に接続される。この際、前記第１選択トランジスタＴｓ１に最も隣接したセルトランジスタＴｃ１を第１セルトランジスタＴｃ１と定義し、前記第２選択トランジスタＴｓ２に最も隣接したセルトランジスタＴｃｎをｎ番目セルトランジスタＴｃｎと定義する。前記複数のセルトランジスタＴｃ１、・・・、Ｔｃｎは、２ｋ個（ｋは、自然数）でありうる。前記各セルトランジスタＴｃ１、・・・、Ｔｃｎは、電荷格納部を含むことができる。前記各セルトランジスタＴｃ１、・・・、Ｔｃｎは、非揮発性記憶セルでありうる。
前記第１駆動トランジスタグループＤＴＧ１は、前記第１セルストリングＳ１の第１選択トランジスタＴｓ１と、複数のセルトランジスタＴｃ１、・・・、Ｔｃｎと、第２選択トランジスタＴｓ２に各々対応する複数の第１駆動トランジスタＴＤ１と、を含むことができる。前記第１駆動トランジスタＴＤ１の第１ソース/ドレインは、前記第１セルストリングＳ１の第１選択トランジスタＴｓ１のゲート、セルトランジスタＴｃ１、・・・、Ｔｃｎのゲート及び第２選択トランジスタＴｓ２のゲートに各々電気的に接続されることができる。即ち、前記第１駆動トランジスタグループＤＴＧ１内の第１駆動トランジスタＴＤ１の個数は、前記第１セルストリングＳ１内のセルトランジスタＴｃ１、・・・、Ｔｃｎの個数と第１及び第２選択トランジスタＴｓ１、Ｔｓ２の個数の合計と同一でありえる。このように、前記第２駆動トランジスタグループＤＴＧ２は、前記第２セルストリングＳ２内の第１選択トランジスタＴｓ１と、複数のセルトランジスタＴｃ１、・・・、Ｔｃｎ及び第２選択トランジスタＴｓ２に各々対応する複数の第２駆動トランジスタＴＤ２と、を含むことができる。前記第２駆動トランジスタＴＤ２の第１ソース/ドレインは、前記第２セルストリングＳ２内の第１選択トランジスタＴｓ１のゲート、セルトランジスタＴｃ１、・・・、Ｔｃｎのゲート及び第２選択トランジスタＴｓ２のゲートに各々電気的に接続されることができる。前記第３駆動トランジスタグループＤＴＧ３は、前記第３セルストリングＳ３内の第１選択トランジスタＴｓ１と、複数のセルトランジスタＴｃ１、・・・、Ｔｃｎ及び第２選択トランジスタＴｓ２に各々対応する複数の第３駆動トランジスタＴＤ３と、を含むことができる。前記第３駆動トランジスタＴＤ３の第１ソース/ドレインは、前記第３セルストリングＳ３内の第１選択トランジスタＴｓ１のゲート、セルトランジスタＴｃ１、・・・、Ｔｃｎのゲート及び第２選択トランジスタＴｓ２のゲートに各々電気的に接続されることができる。
前記第１駆動トランジスタＴＤ１の第２ソース/ドレインは、複数のノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍに各々電気的に接続されることができる。このように、前記第２駆動トランジスタＴＤ２の第２ソース/ドレインも前記複数のノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍに各々電気的に接続され、前記第３駆動トランジスタＴＤ３の第２ソース/ドレインも前記複数のノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍに各々電気的に接続されることができる。より具体的に、第１ノードＮ１は、前記第１、第２及び第３セルストリングＳ１、Ｓ２、Ｓ３の第１選択トランジスタＴｓ１のゲートに接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３の第２ソース/ドレインと電気的に接続されることができる。第２ノードＮ２は、前記第１セルトランジスタＴｃ１のゲートと接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３の第２ソース/ドレインと電気的に接続されることができる。ｍ-１番目ノードＮｍ-１は、前記ｎ番目セルトランジスタのゲートと接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３の第２ソース/ドレインと電気的に接続され、ｍ番目ノードＮｍは、前記第２選択トランジスタＴｓ２のゲートと接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３の第２ソース/ドレインと電気的に接続されることができる。
互いに独立した複数の駆動電圧が前記複数のノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍに各々供給されることができる。前記複数の駆動電圧は前記ノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍに各々電気的に接続された複数の駆動ライン（図示せず）を通じて供給されることができる。前記第１駆動トランジスタＴＤ１のゲートは、第１駆動ゲートラインＤＧＬ１と電気的に接続され、前記第２駆動トランジスタＴＤ２のゲートは、第２駆動ゲートラインＤＧＬ２と電気的に接続され、前記第３駆動トランジスタＴＤ３のゲートは、第３駆動ゲートラインＤＧＬ３と電気的に接続されることができる。前記第１、第２及び第３駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３は、互いに独立的に制御されることができる。例えば、前記第１セルストリングＳ１が選択される場合に、前記第１駆動ゲートラインＤＧＬ１を通じてターンオン電圧（ｔｕｒｎ−ｏｎ ｖｏｌｔａｇｅ）が提供されて前記第１駆動トランジスタＴＤ１がターンオンされ、これとは違い、前記第２及び第３駆動ゲートラインＤＧＬ２、ＤＧＬ３を通じてターンオフ（ｔｕｒｎ−ｏｆｆ ｖｏｌｔａｇｅ）が提供されて前記第２駆動トランジスタＴＤ２及び第３駆動トランジスタＴＤ３は、ターンオフされることができる。これによって、前記ノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍを通じて前記第１セルストリングＳ１のトランジスタＴｓ１、Ｔｃ１、・・・、Ｔｃｎ、Ｔｓ２のゲートに駆動電圧を各々供給することができる。
前記駆動電圧は、電源電圧に比べて高い高電圧でありうる。従って、前記第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３は、高電圧を制御するトランジスタでありうる。前記電源電圧は、前記半導体デバイスが直接受け入れる動作電圧（即ち、前記半導体デバイスの動作電圧）でありうる。前記高電圧は、前記半導体デバイスの動作電圧を昇圧回路で上昇させて獲得することができる。
上述した半導体デバイスによると、前記各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍによって３個の駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３が並列に接続される。これによって、前記各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、又Ｎｍに接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３は、一つの共通したソース/ドレインを共有することができる。その結果、前記並列に接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３が半導体デバイス内で占める面積を減少させることができる。即ち、一つの駆動トランジスタが占める面積を減少させることができる。これによって、高集積化された半導体デバイスを具現することができる。又、前記駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３は、高電圧を制御することができる。これに従って、前記各駆動トランジスタＴＤ１、ＴＤ２、又ＴＤ３は、前記各セルトランジスタＴｃ１、・・・、Ｔｃｎに比べて大きいサイズとなりうる。その結果、相対的に大きいサイズの前記駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３の面積を減少させることによって、半導体デバイスをより効率的に高集積化させることができる。
本発明の一実施形態によって具現された半導体デバイスを図２乃至図４を参照して説明する。
図２は、本発明の一実施形態による半導体デバイスを示す平面図であり、図３は、図２のI−I’、II−II’及びIII−III’を線に沿った断面図であり、図４は、図２の駆動活性領域を説明するための平面図である。図５は、図３に開示された半導体デバイスのセルトランジスタを示す断面図である。
図２及び図３を参照すると、半導体基板１００（以下、‘基板’と称する）は、セル領域５０と、駆動回路領域６０と、を含むことができる。前記セル領域５０内に第１デバイス分離パターン１０５ａが配置されてセル活性領域１１０を定義し、前記駆動回路領域６０内に第２デバイス分離パターン１０５ｂが配置されて駆動活性領域１１５ａを定義する。複数の前記駆動活性領域１１５ａが前記駆動回路領域６０内で第１方向に沿って配列されて一つの行を形成することができる。前記第１方向は、図２のｘ軸方向に該当する。前記駆動回路領域６０は、デコーダ回路領域（ｄｅｃｏｄｅｒ ｃｉｒｃｕｉｔ ｒｅｇｉｏｎ）でありうる。前記セル活性領域１１０が前記セル領域５０内で前記第１方向（ｘ軸方向）と垂直な第２方向に並べて延長されうる。前記第２方向は、図２のｙ軸方向に該当する。前記各セル活性領域１１０は、前記第１デバイス分離パターン１０５ａによって囲まれた前記基板１００の一部分に該当する。前記各駆動活性領域１１５ａは、前記第２デバイス分離パターン１０５ｂによって囲まれた前記基板１００の一部分に該当する。前記第１及び第２デバイス分離パターン１０５ａ、１０５ｂは、トレンチ型のデバイス分離パターンに形成されることができる。前記駆動活性領域１１５ａに形成される駆動トランジスタは、電源電圧より高い高電圧を制御することができる。これに従って、前記第２デバイス分離パターン１０５ｂは、前記第１デバイス分離パターン１０５ａより深く形成されることができる。即ち、前記第２デバイス分離パターン１０５ｂの底面は、前記第１デバイス分離パターン１０５ａの底面より低いことでありうる。
第１セルストリングＳ１に含まれた第１選択ゲートラインＳＳＬ、複数のセルゲートラインＷＬ１、・・・、ＷＬｎ及び第２選択ゲートラインＧＳＬが前記セル活性領域１１０を並べて横切る。前記第１セルストリングＳ１内の複数のセルゲートラインＷＬ１、・・・、ＷＬｎは、前記第１セルストリングＳ１内の第１及び第２選択ゲートラインＳＳＬ、ＧＳＬ間に配置される。前記第１セルストリングＳ１内のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬは、前記第１方向（ｘ軸方向）に沿って延長されることができる。即ち、前記第１セルストリングＳ１内のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬのゲート長さ方向は、前記第１方向（ｘ軸方向）と同一でありえる。前記各セルゲートラインＷＬ１、・・・、ＷＬｎの両側の前記セル活性領域１１０にセルソース/ドレイン１２０ｃが配置され、前記第１選択ゲートラインＳＳＬの片側の前記各セル活性領域１１０内に共通ドレイン１２０ｄが配置され、前記第２選択ゲートラインＧＳＬの片側の前記各セル活性領域１１０内に共通ソース１２０ｓが配置される。前記共通ドレイン１２０ｄ及び前記共通ソース１２０ｓ間に前記第１セルストリングＳ１に含まれたゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬが配置される。前記ゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬ及び前記各活性領域１１０が交差する地点に前記第１セルストリングＳ１のトランジスタが配置される。即ち、前記各セルゲートラインＷＬ１、・・・、又ＷＬｎとこれに隣接したセルソース/ドレイン１２０ｃは、図１の各セルトランジスタＴｃ１、・・・、又Ｔｃｎを構成し、前記第１選択ゲートラインＳＳＬ及びこれに隣接した共通ドレイン１２０ｄ及びセルソース/ドレイン１２０ｃは、図１の第１選択トランジスタＴｓ１を構成し、前記第２選択ゲートラインＧＳＬ及びこれに隣接した共通ソース１２０ｓ及びセルソース/ドレイン１２０ｃは、図１の第２選択トランジスタＴｓ２を構成する。前記ゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬが複数の前記活性領域１１０を横切ることによって、複数の前記第１セルストリングＳ１が並列に接続されることができる。
前記第１セルストリングＳ１内の前記第２選択ゲートラインＧＳＬの片側に共通ソースラインＣＳＬが配置される。前記共通ソースラインＣＳＬは、前記第１方向（ｘ軸方向）に沿って配列された共通ソース１２０ｓと電気的に接続される。前記共通ソースラインＣＳＬは、前記第２選択ゲートラインＧＳＬと並べることができる。前記各共通ドレイン１２０ｄは、ビットラインＢＬと電気的に接続される。複数のビットラインＢＬが複数のセル活性領域１１０の上部に各々配置されることができる。前記ビットラインＢＬは、前記セル活性領域１１０と平行でありうる。ビットラインＢＬ及びセル活性領域１１０は、平面図上で完全に重なることができる。従って、図面の簡潔化のために図２でビットラインＢＬが図示されず、図３でビットラインＢＬが示された。
第２セルストリングＳ２に含まれた第１選択ゲートラインＳＳＬ、複数のセルゲートラインＷＬ１、・・・、ＷＬｎ及び第２選択ゲートラインＧＳＬは、前記第１セルストリングＳ１の片側の前記セル活性領域１１０を横切ることができる。第３セルストリングＳ３に含まれた第１選択ゲートラインＳＳＬ、複数のセルゲートラインＷＬ１、・・・、ＷＬｎ及び第２選択ゲートラインＧＳＬは、前記第１セルストリングＳ１の他側の前記セル活性領域１１０を横切ることができる。第２セルストリングＳ２のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬは、複数のセル活性領域１１０を横切ることによって、複数の第２セルストリングＳ２が並列に接続されることができる。このように、前記第３セルストリングＳ３のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬが複数のセル活性領域１１０を並べて横切ることによって、複数の第３セルストリングＳ３が並列に接続されることができる。
前記第２セルストリングＳ２は、前記共通ソースラインＣＳＬを基準に前記第１セルストリングＳ１と対称的な構造でありうる。前記第３セルストリングＳ３は、前記共通ドレイン１２０ｄを基準に前記第１セルストリングＳ１と対称的な構造でありうる。隣接した前記第１及び第２セルストリングＳ１、Ｓ２は、前記共通ソースラインＣＳＬを共有することができる。これと同様に、隣接した前記第１及び第３セルストリングＳ１、Ｓ３は、前記共通ドレイン１２０ｄを共有することができる。
前記各セルトランジスタのゲート構造を、図５を参照して具体的に説明する。図５のセルトランジスタは、第１セルトランジスタを示す。他のセルトランジスタは、前記第１セルトランジスタと同一の形態でありうる。
図３及び図５を参照すると、第１セルトランジスタは、セル活性領域１１０を横切る第１セルゲートラインＷＬ１と、前記第１セルゲートラインＷＬ１の両側のセル活性領域１１０に配置されたセルソース/ドレイン１２０ｃと、を含む。前記第１セルゲートラインＷＬ１は、順に積層されたトンネル絶縁膜９０と、電荷格納層９２と、ブロッキング絶縁膜９４と、制御ゲート電極９６と、を含むことができる。前記制御ゲート電極９６は、前記セル活性領域１１０を横切る。前記制御ゲート電極９６は、複数の前記セル活性領域１１０を横切り、ワードラインに該当しうる。前記電荷格納層９２は、半導体で形成されることができる。これとは違い、前記電荷格納層９２は、電荷を格納するためのトラップを有する絶縁物質で形成してもよい。例えば、前記電荷格納層９２は、窒化物、酸化窒化物及びナノドット（ｎａｎｏ ｄｏｔｓ）を含む絶縁体のうち、少なくとも一つを含むことができる。前記ナノドットは、金属又は半導体で形成されることができる。前記ブロッキング絶縁膜９４は、前記トンネル絶縁膜９０に比べて高い誘電率を有する高誘電物質（例えば、酸化ハフニウム又は酸化アルミニウムなどのような絶縁性金属酸化物など）を含むことができる。
前記電荷格納層９２内に格納された電荷量の差によって、前記第１セルトランジスタはスレッショルドが変わり、スレッショルドの差を利用して前記第１セルトランジスタに格納されたデータを判別することができる。前記セルソース/ドレイン１２０ｃは、ドーパントがドーピングされた領域でありうる。これとは違い、前記セルソース/ドレイン１２０ｃは、前記制御ゲート電極９６に駆動電圧が印加される際、発生する周辺電界（ｆｒｉｎｇｅ ｆｉｅｌｄ）によって生成される反転層でありうる。前記共通ソース１２０ｓ及び共通ドレイン１２０ｄは、ドーパントにドーピングされた領域でありうる。
次に、前記駆動回路領域６０の駆動活性領域１１５ａ及び駆動トランジスタを、図４を参照して説明する。
図２、図３及び図４を参照すると、上述のように、前記駆動回路領域６０内で複数の駆動活性領域１１５ａが前記第１方向に沿って配列されて一つの行を形成することができる。前記行内の駆動活性領域１１５ａは、前記第１方向に互いに離隔されている。前記各駆動活性領域１１５ａは、共通部１１２と、前記共通部１１２（ｃｏｍｍｏｎ ｐｏｒｔｉｏｎ）から延長された第１ブランチ部１１３ａ（ｆｉｒｓｔ ｂｒａｎｃｈ ｐｏｒｔｉｏｎ）と、第２ブランチ部１１３ｂと、第３ブランチ部１１３ｃと、を含む。前記第１、第２及び第３ブランチ部１１３ａ、１１３ｂ、１１３ｃは、互いに離隔されている。即ち、前記第１、第２及び第３ブランチ部１１３ａ、１１３ｂ、１１３ｃは、前記共通部１１２の互いに異なる側面から各々延長されることができる。勿論、前記第１、第２及び第３ブランチ部１１３ａ、１１３ｂ、１１３ｃ及び共通部１１２は、直接接触されている。前記第１ブランチ部１１３ａ、共通部１１２及び第３ブランチ部１１３ｃは、前記第１方向（ｘ軸方向、例えば、前記ゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬ）の長さ方向）に順次に配列されることができる。この際、前記第２ブランチ１１３ｂ及び共通部１１２は、前記第２方向（ｙ軸方向）に配列されることができる。
第１駆動ゲートパターンＧｄ１、第２駆動ゲートパターンＧｄ２及び第３駆動ゲートパターンＧｄ３は、前記各駆動活性領域１１５ａ内の前記第１、第２及び第３ブランチ１１３ａ、１１３ｂ、１１３ｃを各々横切る。前記第１及び第３駆動ゲートパターンＧｄ１、Ｇｄ３は、前記第２方向に並べて延長されることができる。前記第２駆動ゲートパターンＧｄ２は、前記第１方向に延長されることができる。即ち、前記第１及び第３駆動ゲートパターンＧｄ１、Ｇｄ３は、前記第２駆動ゲートパターンＧｄ２と垂直でありうる。前記第１、第２及び第３駆動ゲートパターンＧｄ１、Ｇｄ２、Ｇｄ３は、互いに離隔されることが望ましい。前記第１、第２及び第３駆動ゲートパターンＧｄ１、Ｇｄ２、Ｇｄ３の各々は、順に積層された駆動ゲート絶縁膜と、駆動ゲート電極とを含むことができる。
少なくとも前記共通部１１２内に共通ソース/ドレイン１２５が配置され、前記第１、第２及び第３ブランチ部１１３ａ、１１３ｂ、１１３ｃ内に第１個別ソース/ドレイン１２７ａ、第２個別ソース/ドレイン１２７ｂ及び第３個別ソース/ドレイン１２７ｃが各々形成されることができる。前記第１、第２及び第３個別ソース/ドレイン１２７ａ、１２７ｂ、１２７ｃは、互いに離隔され、又、前記第１、第２及び第３個別ソース/ドレイン１２７ａ、１２７ｂ、１２７ｃは、前記共通ソース/ドレイン１２５から離隔されている。即ち、前記第１駆動ゲートパターンＧｄ１は、前記共通ソース/ドレイン１２５と前記第１個別ソース/ドレイン１２７ａ間の前記第１ブランチ部１１３ａ上に配置される。このように、前記第２駆動ゲートパターンＧｄ２は、前記共通ソース/ドレイン１２５及び前記第２個別ソース/ドレイン１２７ｂ間の前記第２ブランチ部１１３ｂ上に配置され、前記第３駆動ゲートパターンＧｄ３は、前記共通ソース/ドレイン１２５及び前記第３個別ソース/ドレイン１２７ｃ間の前記第３ブランチ部１１３ｃ上に配置される。前記駆動ゲートパターンＧｄ１、Ｇｄ２、Ｇｄ３が前記共通部１１２から離隔された場合に、前記共通ソース/ドレイン１２５は、前記駆動ゲートパターンＧｄ１、Ｇｄ２、Ｇｄ３と前記共通部１１２間の前記ブランチ１２７ａ、１２７ｂ、１２７ｃ内に延長されることができる。前記第１駆動ゲートパターンＧｄ１、第１個別ソース/ドレイン１２７ａ及び共通ソース/ドレイン１２５は、図１の第１駆動トランジスタＴＤ１を構成し、前記第２駆動ゲートパターンＧｄ２、第２個別ソース/ドレイン１２７ｂ及び共通ソース/ドレイン１２５は、図１の第２駆動トランジスタＴＤ２を構成し、前記第３駆動ゲートパターンＧｄ３、第３個別ソース/ドレイン１２７ｃ及び共通ソース/ドレイン１２５は、図１の第３駆動トランジスタＴＤ３を構成する。前記第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３は、前記共通ソース/ドレイン１２５を共有する。前記共通ソース/ドレイン１２５は、図１の各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、又Ｎｍに該当する。前記行を形成する複数の駆動活性領域１１５ａ内に形成された共通ソース/ドレイン１２５は、図１のノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍに各々該当する。
前記行を形成する駆動活性領域１１５ａの個数は、前記第１セルストリングＳ１が含むゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬの個数と同一であることが望ましい。前記第１セルストリングＳ１内のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬは、前記行内の駆動活性領域１１５ａの第１個別ソース/ドレイン１２７ａと各々電気的に接続される。前記第２セルストリングＳ２内のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬは、前記行内の駆動活性領域１１５ａの第２個別ソース/ドレイン１２７ｂと各々電気的に接続され、前記第３セルストリングＳ３内のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬは、前記行内の駆動活性領域１１５ａの第３個別ソース/ドレイン１２７ｃと各々電気的に接続される。前記第１個別ソース/ドレイン１２７ａは、第１相互連結ライン１５５ａによって前記第１セルストリングＳ１のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬと各々電気的に接続されることができる。前記第２個別ソース/ドレイン１２７ｂは、第２相互連結ライン１５５ｂによって前記第２セルストリングＳ２のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬと各々電気的に接続されることができる。前記第３個別ソース/ドレイン１２７ｃは、第３相互連結ライン１５５ｃによって前記第３セルストリングＳ３のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬと各々電気的に接続されることができる。
前記行内の第１駆動ゲートパターンＧｄ１は、一つの第１駆動ゲートラインＤＧＬ１に電気的に接続されることができる。このように、前記行内の第２駆動ゲートパターンＧｄ２は、一つの第２駆動ゲートラインＤＧＬ２に電気的に接続され、前記行内の第３駆動ゲートパターンＧｄ３は、一つの第３駆動ゲートラインＤＧＬ３に電気的に接続されることができる。前記第１、第２及び第３駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３は、互いに独立的であることが望ましい。
図２で、図の簡潔化のために前記第１、第２及び第３相互連結ライン１５５ａ、１５５ｂ、１５５ｃと、駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３を実線に示した。これとは違い、図３では、説明のために相互連結配線及び駆動ゲートラインを拡大して示した。前記駆動回路領域６０内の駆動トランジスタは、高電圧を制御することができる。これによって、前記駆動トランジスタは、前記セル領域５０内の選択及びセルトランジスタと比べて大きい面積となりうる。図２及び図３で、セル領域５０の図面拡大比率と駆動回路領域６０の図面拡大比率は異なることがありうる。
第１層間絶縁膜１３０が、前記セルストリングＳ１、Ｓ２、Ｓ３のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬ及び前記駆動ゲートパターンＧｄ１、Ｇｄ２、Ｇｄ３を含む基板１００全面上に配置されることができる。前記セル領域５０内の共通ソースラインＣＳＬは、前記第１層間絶縁膜１３０内に形成されたグルーブ１３２を満たすことができる。前記グルーブ１３２は、前記第２選択ゲートラインＧＳＬと平行し、前記第１方向に沿って配列された共通ソース１２０ｓを同時に露出させることができる。
前記各第１個別ソース/ドレイン１２７ａ上に第１ランディング導電パターン１３５ａを配置することができる。前記第１ランディング導電パターン１３５ａは、前記第１駆動ゲートパターンＧｄ１と平行に延長されることができる。前記各第２個別ソース/ドレイン１２７ｂ上に第２ランディング導電パターン１３５ｂを配置することができ、前記第３個別ソース/ドレイン１２７ｃ上に第３ランディング導電パターン１３５ｃを配置することができる。前記第２ランディング導電パターン１３５ｂは、前記第２駆動ゲートパターンＧｄ２と平行に延長され、前記第３ランディング導電パターン１３５ｃは、前記第３駆動ゲートパターンＧｄ３と平行に延長されることができる。前記第１、第２及び第３ランディング導電パターン１３５ａ、１３５ｂ、１３５ｃは、平面図上でバー形状（ｂａｒ−ｓｈａｐｅｄ）でありうる。前記ランディング導電パターン１３５ａ、１３５ｂ、１３５ｃは、前記個別ソース/ドレイン１２７ａ、１２７ｂ、１２７ｃに比べて低い抵抗率を有する導電物質を含むことができる。共通ランディング導電パターン１３６が、前記共通ソース/ドレイン１２５上に配置されることができる。前記共通ランディング導電パターン１３６は、前記第１、第２及び第３ランディング導電パターン１３５ａ、１３５ｂ、１３５ｃと同一の導電物質で形成することができる。例えば、前記ランディング導電パターン１３５ａ、１３５ｂ、１３５ｃ、１３６は、導電性金属窒化物（例えば、窒化チタン、窒化タンタルなど）、金属シリサイド（例えば、タングステンシリサイド、コバルトシリサイドなど）及び金属（例えば、タングステン、アルミニウム、銅、チタン、又はタンタルなど）のうち、選択された少なくとも一つを含むことができる。前記ランディング導電パターン１３５ａ、１３５ｂ、１３５ｃ、１３６は、前記第１層間絶縁膜１３０を貫通して、前記ソース/ドレイン１２７ａ、１２７ｂ、１２７ｃ、１２５に各々接触されることができる。前記ランディング導電パターン１３５ａ、１３５ｂ、１３５ｃ、１３６は、前記共通ソースラインＣＳＬと同一の導電物質を含むことができる。前記ランディング導電パターン１３５ａ、１３５ｂ、１３５ｃ、１３６は、前記共通ソースラインＣＳＬと同時に形成されることができる。前記第１層間絶縁膜１３０、ランディング導電パターン１３５ａ、１３５ｂ、１３５ｃ、１３６及び共通ソースラインＣＳＬの上部面は、同一平面上に（ｃｏｐｌａｎａｒ）ありうる。
第２層間絶縁膜１４０は、前記第１層間絶縁膜１３０、ランディング導電パターン１３５ａ、１３５ｂ、１３５ｃ、１３６及び共通ソースラインＣＳＬ上に配置されることができる。ビットラインプラグ１５０は、前記セル領域５０内の前記第２及び第１層間絶縁膜１４０、１３０を貫通して前記共通ドレイン１２０ｄに接続されることができる。前記ビットラインＢＬは、前記セル領域５０内の第２層間絶縁膜１４０上に配置されて前記ビットラインプラグ１５０と接続されることができる。前記ビットラインプラグ１５０及びビットラインＢＬは、導電物質に形成される。
前記第１、第２及び第３相互連結ライン１５５ａ、１５５ｂ、１５５ｃは、前記第２層間絶縁膜１４０上に配置されることができる。前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃは、前記周辺回路領域６０から前記セル領域５０に延長されることができる。前記周辺回路領域６０内に位置した前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃの一部分は、前記第１方向に延長されることができる。前記第１相互連結ライン１５５ａは、等間隔に配列されることができる。このように、前記第２相互連結ライン１５５ａも等間隔に配列されることができ、前記第３相互連結ライン１５５ｃも等間隔に配列されることができる。前記ランディング導電パターン１３５ａ、１３５ｂ、１３５ｃとの電気的接続のために、前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃは、前記第２方向に延長されて前記ランディング導電パターン１３５ａ、１３５ｂ、１３５ｃ上部に位置する部分を含むことができる。
前記第１、第２及び第３相互連結ライン１５５ａ、１５５ｂ、１５５ｃは、同一の高さに配置されることができる。前記第１相互連結ライン１５５ａの一端は、前記第２及び第１層間絶縁膜１４０、１３０を貫通して、前記第１セルストリングＳ１の各ゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、およびＧＳＬと接続されたコンタクトプラグ１５１ａと接続されることができる。前記第１相互連結ライン１５５ａの他端は、前記第２層間絶縁膜１４０を貫通して前記第１ランディング導電パターン１３５ａと接続されたコンタクトプラグ１５１ｂと接続されることができる。このように、前記第２相互連結ライン１５５ｂの一端は、前記第２及び第１層間絶縁膜１４０、１３０を貫通して前記第２セルストリングＳ２の各ゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、およびＧＳＬと接続されたコンタクトプラグと接続され、前記第２相互連結ライン１５５ｂの他端は、前記第２層間絶縁膜１４０を貫通して前記第２ランディング導電パターン１３５ｂと接続されたコンタクトプラグと接続されることができる。前記第３相互連結ライン１５５ｃの一端は、前記第２及び第１層間絶縁膜１４０、１３０を貫通して前記第３セルストリングＳ３の各ゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、およびＧＳＬと接続されたコンタクトプラグと接続され、前記第３相互連結ライン１５５ｃの他端は、前記第２層間絶縁膜１４０を貫通して前記第３ランディング導電パターン１３５ｃと接続されたコンタクトプラグ１５３と接続されることができる。前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃと接続されたコンタクトプラグ１５１ａ、１５１ｂ、１５３は、前記ビットラインプラグ１５０と同時に形成されることができる。従って、前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃと接続されたコンタクトプラグ１５１ａ、１５１ｂ、１５３は、前記ビットラインプラグ１５０と同一の導電物質を含むことができる。前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃは、前記ビットラインＢＬと同時に形成されることができる。
前記駆動回路領域６０内の第２層間絶縁膜１４０上に第１、第２及び第３駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３が配置されることができる。前記第１、第２及び第３駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３は、前記第１方向に沿って延長されることができる。前記第１、第２及び第３駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３は、前記駆動回路領域６０内の第２及び第１層間絶縁膜１４０、１３０を貫通して前記第１、第２及び第３駆動ゲートパターンＧｄ１、Ｇｄ２、Ｇｄ３と接続されたコンタクトプラグと各々接続されることができる。前記駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３は、前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃと同時に形成されることができる。即ち、前記駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３は、前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃと同一の高さに配置されることができ、同一の導電物質を含むことができる。
上部層間絶縁膜１６０は、相互連結ライン１５５ａ、１５５ｂ、１５５ｃ、駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３及びビットラインＢＬを含む基板１００全面上に処理（ｄｉｓｐｏｓｅ）することができる。駆動コンタクトプラグ１６５が前記上部層間絶縁膜１６０及び第２層間絶縁膜１４０を貫通して前記共通ランディング導電パターン１３６に接続され、駆動ライン１７０が前記上部層間絶縁膜１６０上に配置されて前記駆動コンタクトプラグ１６５と接続される。前記駆動ライン１７０を通じて、前記共通ソース/ドレイン１２５に駆動電圧を提供することができる。前記駆動電圧は、電源電圧に比べて高い高電圧でありうる。複数の駆動ライン１２５が前記行内の複数の共通ソース/ドレイン１２５と各々電気的に接続されることが望ましい。前記駆動ライン１２５は、前記第２方向に沿ってそれぞれ平行に延長されることができる。
前記行内の駆動トランジスタと接続され、互いに隣接した前記第１、第２及び第３セルストリングＳ１、Ｓ２、Ｓ３をセルストリンググループに定義することができる。この際、前記セルストリンググループ及びこれに対応する複数の駆動活性領域１１５ａからなる前記行が前記第２方向に沿って複数回反復的に配置されることができる。
上述の半導体デバイスによると、一つの前記駆動活性領域１１５ａに３個の駆動トランジスタが形成される。これによって、前記３個の駆動トランジスタは、前記駆動活性領域１１５ａ内に形成された一つの共通ソース/ドレイン１２５を共有する。これに従って、３個の駆動トランジスタが半導体デバイスで占める面積を減少させることができる。その結果、高集積化に最適化された半導体デバイスを具現することができる。又、前記駆動トランジスタは、高電圧を制御して、セルトランジスタに比べて大きいサイズを有することができる。このような大きいサイズの駆動トランジスタの面積を減少させることによって、半導体デバイスの高集積化効率性が向上させることができる。
又、前記駆動トランジスタのソース/ドレイン１２７ａ、１２７ｂ、１２７ｃ、１２５上にランディング導電パターン１３５ａ、１３５ｂ、１３５ｃ、１３６は、各々配置されることができる。これによって、前記ソース/ドレイン１２７ａ、１２７ｂ、１２７ｂ、１２５と前記ライン１５５ａ、１５５ｂ、１５５ｃ、１７０を接続されるためのコンタクト孔の深さを減少させることができる。その結果、コンタクト孔の形成工程マージンを確保することができ、前記コンタクト孔の縦横比を減少させることができる。
尚、前記個別ソース/ドレイン１２７ａ、１２７ｂ、１２７ｃ上に配置されたランディング導電パターン１３５ａ、１３５ｂ、１３５ｃは、前記駆動ゲートパターンＧｄ１、Ｇｄ２、Ｇｄ３の長さ方向に延長されたバー形状を有する。これによって、前記各ランディング導電パターン１３５ａ、１３５ｂ、又１３５ｃと前記各駆動ゲートパターンＧｄ１、Ｇｄ２、又Ｇｄ３の下に定義されたチャンネル領域間の距離が実質的に均一になりえる。具体に、前記チャンネル領域は、中央部と前記第２デバイス分離パターン１０５ｂに隣接した端を含む。前記チャンネル領域の前記中央部と前記ランディング導電パターン１３５ａ、１３５ｂ、又１３５ｃ間の距離と前記チャンネル領域の前記端間の距離の差が最小化することができる。その結果、前記駆動トランジスタは、前記チャンネル領域のチャンネル幅の実質的な全体を通じてターンオン電流量を出力することができる。即ち、前記ランディング導電パターン１３５ａ、１３５ｂ、１３５ｃによって、前記駆動トランジスタの出力ターンオン電流量を向上させて優秀な特性の半導体デバイスを具現することができる。又、前記駆動活性領域１１５ａ内に３個の駆動トランジスタが集積されることによって、前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃが稠密となることができる。前記ランディング導電パターン１３５ａ、１３５ｂ、１３５ｃがバー形状に形成されることによって、前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃが前記ランディング導電パターン１３５ａ、１３５ｂ、１３５ｃと接続されることが非常に容易になる。前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃは、前記ランディング導電パターン１３５ａ、１３５ｂ、１３５ｃの上部面の一部と接続されることができる。この際、前記ランディング導電パターン１３５ａ、１３５ｂ、１３５ｃは、前記個別ソース/ドレイン１２７ａ、１２７ｂ、１２７ｃより低い抵抗率を有する導電物質を含むことによって、前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃと前記個別ソース/ドレイン１２７ａ、１２７ｂ、１２７ｃ間の抵抗を減少させることができる。又、前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃが前記ランディング導電パターン１３５ａ、１３５ｂ、１３５ｃの上部面の端に接続されても、前記ランディング導電パターン１５５ａ、１５５ｂ、１５５ｃの低い抵抗率によって、前記駆動トランジスタの出力駆動電圧を、前記ランディング導電パターン１５５ａ、１５５ｂ、１５５ｃ及び相互連結ライン１５５ａ、１５５ｂ、１５５ｃを経由してゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬに円滑に提供することができる。
上述の半導体デバイスで、前記第１、第２及び第３相互連結ライン１５５ａ、１５５ｂ、１５５ｃ及び駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３は、同一の高さに配置されることができる。これとは違い、前記ライン１５５ａ、１５５ｂ、１５５ｃ、ＤＧＬ１、ＤＧＬ２、ＤＧＬ３の一部は、他の一部と互いに異なる高さに配置してもよい。これを、図面を参照して説明する。以下、変形形態で上述する半導体デバイスと同一の構成要素は同一の参照符号を使用する。
図６は、本発明の一実施形態による半導体デバイスの一変形形態を説明するためにI−I’、II−II’及びIII−III’線に沿った断面図である。
図６を参照すると、駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３は、第２層間絶縁膜１４０上に配置されることができる。前記第１相互連結ライン１５５ａ、第２相互連結ライン（図２の１５５ｂ）及び第３相互連結ライン１５５ｃ'のうち、少なくとも一つは前記第２層間絶縁膜１４０上に配置されて前記駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３と同一の高さに配置することができる。本変形形態では、前記第１相互連結ライン１５５ａは、前記駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３と同一の高さで示されている。
第３層間絶縁膜１４２は、前記第１相互連結ライン１５５ａ、駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３、ビットラインＢＬ及び第２層間絶縁膜１４０上に配置することができる。第３相互連結ライン１５５ｃ'は、前記第３層間絶縁膜１４２上に配置することができる。即ち、前記第３相互連結ライン１５５ｃ'は、前記第１相互連結ライン１５５ａ及び駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３より高く配置することができる。前記各第３相互連結ライン１５５ｃ'及び第３ランディング導電パターン１３５ｃ間のコンタクトプラグ１５３'は、前記第３及び第２層間絶縁膜１４２、１４０を連続的に貫通することができる。前記各第３相互連結ライン１５５ｃ'及び第３セルストリングＳ３の各ゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、又ＧＳＬ間のコンタクトプラグ（図示せず）は、前記第３、第２及び第１層間絶縁膜１４２、１４０、１３０を連続的に貫通することができる。
上部層間絶縁膜１６０は、第３層間絶縁膜１４２及び第３相互連結ライン１５５ｃ'上に配置することができる。駆動コンタクトプラグ１６５は、前記上部、第３、第２及び第１層間絶縁膜１６０、１４２、１４０、１３０を連続的に貫通して共通ランディング導電パターンと接続されることができる。
第２相互連結ライン（図２の１５５ｂ）は、前記第１相互連結ライン１５５ａと同一の高さに配置される、或いは前記第３層間絶縁膜１４２上に配置されて前記第３相互連結ライン１５５ｃ'と同一の高さに配置されることができる。これとは違い、前記第２相互連結ライン（図２の１５５ｂ）は、前記第３相互連結ライン１５５ｃ'より高く配置してもよい。
これとは違い、前記第２相互連結ライン（図２の１５５ｂ）が、前記駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３と同一の高さに配置され、前記第１及び第３相互連結ライン１５５ａ、１５５ｃ'が、前記駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３及び第２相互連結ライン（図２の１５５ｂ）より高く配置されることができる。
図７は、本発明の一実施形態による半導体デバイスの異なる変形形態を説明するために図２のI−I’、II−II’及びIII−III’線に沿った断面図である。
図７を参照すると、本変形形態によると、第１、第２及び第３相互連結ラインの全てが、駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３と異なる高さに配置されることができる。又、前記第１、第２及び第３相互連結ラインは、互いに同一の高さに配置されることができる。前記駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３は、第２層間絶縁膜１４０上に配置され、第３層間絶縁膜１４２が前記駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３、ビットラインＢＬ及び第２層間絶縁膜１４０上に配置されることができる。第１及び第３相互連結ライン１５５ａ'、１５５ｃ'は、第３層間絶縁膜１４２上に配置することができる。第１相互連結ライン１５５ａ'と第１ランディング導電パターン１３５ａ間のコンタクトプラグ１５１ｂ'は、前記第３及び第２層間絶縁膜１４２、１４０を連続的に貫通することができる。前記第１相互連結ライン１５５ａ'と第１セルストリングの各ゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、又ＧＳＬ間のコンタクトプラグ１５１ａ'は、前記第３、第２及び第１層間絶縁膜１４２、１４０、１３０を連続的に貫通することができる。第２相互連結ライン図２の１５５ｂも前記第１及び第３相互連結ライン１５５ａ'、１５５ｃ'と同一の高さに配置されることができる。
図８は、本発明の一実施形態による半導体デバイスのまた他の変形形態を説明するために図２のI−I’、II−II’及びIII−III’線に沿った断面図である。
図８を参照すると、本変形形態によると、第１、第２及び第３相互連結ラインの全てが駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３と異なる高さに配置されること共に、第１、第２及び第３相互連結ラインのうちで一部は他の一部と互いに異なる高さに配置されることができる。
例えば、第３相互連結ライン１５５ｃ'は、第３層間絶縁膜１４２上に配置することができる。第４層間絶縁膜１４４は、前記第３相互連結ライン１５５ｃ'及び第３層間絶縁膜１４２上に配置することができる。第１相互連結ライン１５５ａ”は、前記第４層間絶縁膜１４４上に配置することができる。前記第１相互連結ライン１５５ａ”と前記第１ランディング導電パターン１３５ａ間のコンタクトプラグ１５１ｂ”は、前記第４、第３及び第２層間絶縁膜１４４、１４２、１４０を連続的に貫通することができる。前記第１相互連結ライン１５５ａ”及び前記第１セルストリングの各ゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、又ＧＳＬ間のコンタクトプラグ１５１ａ”は、前記第４、第３、第２及び第１層間絶縁膜１４４、１４２、１４０、１３０を連続的に貫通することができる。
第２相互連結ライン図２の１５５ｂは、前記第１相互連結ライン１５５ａ”と同一の高さに配置される、或いは前記第３相互連結ライン１５５ｃ'と同一の高さに配置されることができる。これとは違い、前記第２相互連結ライン（図２の１５５ｂ）は、前記第１及び第３相互連結ライン１５５ａ”、１５５ｃ'と異なる高さに配置されることができる。
又、これとは違い、前記第１及び第３相互連結ライン１５５ａ”、１５５ｃ'が互いに同一の高さに配置されると共に前記駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３と異なる高さに配置され、前記第２相互連結ライン（図２の１５５ｂ）が前記第１及び第３相互連結ライン１５５ａ”、１５５ｃ'及び駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３と異なる高さに配置されることができる。
上述した半導体デバイスで、セル領域５０の共通ソースラインＣＳＬは、第１層間絶縁膜１３０内のグルーブ１３２を満たし、共通ソース１２０ｓと直接接触されることができる。これとは違い、セル領域５０の共通ソースラインは、他の形態を有することができる。これを、図面を参照して説明する。
図９は、本発明の一実施形態による半導体デバイスのまた他の変形形態を説明するために図２のI−I’、II−II’及びIII−III’線に沿った断面図である。
図９を参照すると、共通ソースラインＣＳＬ'は、第１層間絶縁膜１３０上に配置することができる。前記共通ソースラインＣＳＬ'は、第２選択ゲートラインＧＳＬと平行に延長されることができる。前記共通ソースラインＣＳＬ'は、複数のソース１２０ｓを覆う。前記共通ソースラインＣＳＬ'と前記各共通ソース１２０ｓ間に共通ソースプラグ１３１が配置されることができる。前記共通ソースプラグ１３１は、前記第１層間絶縁膜１３０を貫通するコンタクト孔１３０ａを満たすことができる。前記共通ソースプラグ１３１は、ピラー形状（pillａr−ｓｈａｐｅｄ）でありうる。即ち、一つの共通ソースラインＣＳＬ'が複数の共通ソース１２０ｓと電気的に接続される。この際、複数の共通ソースプラグ１３１ａは、前記複数の共通ソース１２０ｓ及び前記共通ソースラインＣＳＬ'間に介在することができる。
前記共通ソースラインＣＳＬ'は、前記第１層間絶縁膜１３０上に配置された第２層間絶縁膜１４０内に配置されることができる。即ち、前記共通ソースラインＣＳＬ'は、前記第２層間絶縁膜１４０内に形成されたグルーブ１４１を満たすことができる。前記共通ソースラインＣＳＬ'及び前記第２層間絶縁膜１４０の上部面は、共面を形成することができる。
続いて、図２及び図９を参照すると、駆動回路領域６０のランディング導電パターン１２７ａ、１２７ｂ、１２７ｃ、１２５及び前記共通ソースプラグ１３１は、同一の導電物質を含むことができる。
前記ランディング導電パターン１２７ａ、１２７ｂ、１２７ｃ、１２５、共通ソースプラグ１３１及び共通ソースラインＣＳＬ'を形成する方法を説明する。前記ランディング導電パターン１２７ａ、１２７ｂ、１２７ｃ、１２５及び共通ソースプラグ１３１は、同時に形成されることができる。続いて、前記基板１００全面を覆う第２層間絶縁膜１４０を形成し、セル領域５０の第２層間絶縁膜１４０内にグルーブ１４１を形成し、前記グルーブ１４１を満たす前記共通ソースラインＣＳＬ'を形成することができる。
これとは違い、前記共通ソースプラグ１３１及び共通ソースラインＣＳＬ'は、デュアルダマシンプロセスを介し形成されうる。例えば、前記第１及び第２層間絶縁膜１３０、１４０を順に形成し、前記コンタクト孔１３０ａ及び前記グルーブ１４１を形成し、前記コンタクト孔１３０ａ及びグルーブ１４１を満たす導電膜を形成することができる。前記導電膜は、前記第２層間絶縁膜１４０が露出されるまで平坦化され、前記共通ソースプラグ１３１及び共通ソースラインＣＳＬ'を形成することができる。この場合に、前記ランディング導電パターン１２７ａ、１２７ｂ、１２７ｃ、１２５は、前記第２及び第１層間絶縁膜１４０、１３０を連続に貫通することができる。この際、前記ランディング導電パターン１２７ａ、１２７ｂ、１２７ｃ、１２５、第２層間絶縁膜１４０及び共通ソースラインＣＳＬ'の上部面は、同一平面状にありうる。
第３層間絶縁膜１４２は、前記第２層間絶縁膜１４０及び共通ソースラインＣＳＬ'を含む基板１００の全面上に配置されることができる。ビットラインＢＬが前記第３層間絶縁膜１４２上に配置され、ビットラインプラグ１５０は、前記第３、第２及び第１層間絶縁膜１４２、１４０、１３０を連続に貫通して共通ドレイン１２０ｄに接続されることができる。
続いて、図２及び図９を参照すると、第１、第２及び第３相互連結ライン１５５ａ、１５５ｂ、１５５ｃ及び駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３は、前記第３層間絶縁膜１４２上に配置されることができる。前記ライン１５５ａ、１５５ｂ、１５５ｃ、ＤＧＬ１、ＤＧＬ２、ＤＧＬ３の下のコンタクトプラグは、さらに図３と対応して前記第３層間絶縁膜１４２を貫通することができる。図９に示した半導体デバイスに図６、図７及び図８に開示された半導体デバイスの思想を適用することができる。即ち、図２及び図９で、前記第１、第２及び第３相互連結ライン１５５ａ、１５５ｂ、１５５ｃ及び駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３の一部は、他の一部と互いに異なる高さに配置されることができる。
図１０は、本発明の一実施形態による半導体デバイスに含まれた駆動活性領域及び駆動トランジスタの一配列を示す平面図である。
図１０を参照すると、駆動回路領域６０内に複数の駆動活性領域１１５ａが２次元的に配列されて複数の行及び複数の列を形成することができる。前記各行内の駆動活性領域１１５ａは、第１方向（ｘ軸方向）に沿って、行ピッチ２１０ａ（ｒｏｗ ｐｉｔｃｈ）に配列され、前記各列内の駆動活性領域１１５ａは、第２方向（ｙ軸方向）に沿って列ピッチ２１０ｂ（ｃｏｌｕｍｎ ｐｉｔｃｈ）に配列されることができる。
セル領域５０内に前記複数の行に各々対応される複数のセルストリンググループが前記第２方向に配列されることができる。前記各セルストリンググループは、第１セルストリングＳ１と、第２セルストリングＳ２と、第３セルストリングＳ３とを含む。前記各セルストリンググループ内の前記第１、第２及び第３セルストリングＳ１、Ｓ２、Ｓ３は、前記各行内の駆動活性領域１１５ａの第１、第２及び第３駆動トランジスタと、図１乃至図９を参照して説明したことのようにカップリングされることができる。前記ストリングＳ１、Ｓ２、Ｓ３のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬは、前記第１方向（ｘ軸方向）に沿って延長される。即ち、前記第１方向（ｘ軸方向）は、前記ゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬの長さ方向でありうる。
前記各列内の駆動活性領域１１５ａに形成された共通ソース/ドレインは、一つの駆動ライン１７０と電気的に接続されることができる。従って、前記駆動回路領域６０内に前記複数の列に各々接続された複数の前記駆動ライン１７０が並べて配列されることができる。
前記列ピッチ２１０ｂは、前記各セルストリンググループ（即ち、第１、第２及び第３セルストリングＳ１、Ｓ２、Ｓ３）の前記第２方向への長さ２０５と同一、或いは小さいことでありうる。特に、前記列ピッチ２１０ｂは、前記セルストリンググループの前記第２方向への長さ２０５と同一でありえる。
前記駆動活性領域は、他の形態に配列されうる。これを、図を参照して説明する。
図１１は、本発明の一実施形態による半導体デバイスに含まれた駆動活性領域及び駆動トランジスタの異なる配列を示す平面図である。
図１１を参照すると、駆動回路領域６０内に複数の第１駆動活性領域１１５ａが２次元的に配列されて複数の第１行Ｒ１及び複数の第１列Ｃ１を形成する。前記駆動回路領域６０内に複数の第２駆動活性領域１１５ａが２次元的に配列されて複数の第２行Ｒ２及び複数の第２列Ｃ２を形成する。前記第１列Ｃ１及び第２列Ｃ２は、第１方向（ｘ軸方向）に沿って交互に配列され、前記第１行Ｒ１及び第２行Ｒ２は、第２方向（ｙ軸方向）に沿って交互に配列される。
前記各第１行Ｒ１内の第１駆動活性領域１１５ａは、前記第１方向（ｘ軸方向）に沿って第１行ピッチ２２０ａに配列され、前記各第１列Ｃ１内の第１駆動活性領域１１５ａは、前記第２方向（ｙ軸方向）に沿って第１列ピッチ２２０ｂに配列される。前記各第２行Ｒ２内の第２駆動活性領域１１５ｂは、前記第１方向（ｘ軸方向）に沿って第２行ピッチ２３０ａに配列され、前記各第２列Ｃ２内の第２駆動活性領域１１５ｂは、前記第２方向（ｙ軸方向）に沿って第２列ピッチ２３０ｂに配列される。前記第１行ピッチ２２０ａ及び第２行ピッチ２３０ａは、互いに同一でありえる。前記第１列ピッチ２２０ｂ及び第２列ピッチ２３０ｂは、互いに同一でありえる。
前記各第２駆動活性領域１１５ｂは、前記第１駆動活性領域１１５ａが前記第２方向にミラー（ｍｉｒｒｏｒ）対称された構造でありうる。具体的に、前記各第２駆動活性領域１１５ｂは、共通部１１２及び前記共通部１１２から延長された第１、第２及び第３ブランチ部１１３ａ、１１３ｂ、１１３ｃを含む。第１、第２及び第３駆動ゲートパターンＧｄ１、Ｇｄ２、Ｇｄ３が前記各第２駆動活性領域１１５ｂの第１、第２及び第３ブランチ部１１３ａ、１１３ｂ、１１３ｃを各々横切る。前記各第２駆動活性領域１１５ｂの共通部１１２内に共通ソース/ドレインが形成され、前記各第２駆動活性領域１１５ｂの第１、第２及び第３ブランチ部内に第１、第２及び第３個別ソース/ドレインが各々形成される。前記各第２駆動活性領域１１５ｂ内の第１ブランチ部１１３ａ、共通部１１２及び第３ブランチ部１１３ｃは、第１方向（ｘ軸方向）に沿って順次に配列されることができる。前記第１方向（ｘ軸方向）は、セル領域５０内のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬの長さ方向でありうる。前記各第２駆動活性領域１１５ｂ内の第２ブランチ部１１３ｂ及び共通部１１２は、前記第２方向（ｙ軸方向）に沿って順次に配列されることができる。
隣接した前記第１行Ｒ１及び第２行Ｒ２で、前記第１行Ｒ１内の第１駆動活性領域１１５ａの第２ブランチ部１１３ｂは、前記第２行Ｒ２に向けて延長され、前記第２行Ｒ２内の第２駆動活性領域１１５ｂの第２ブランチ部１１３ｂは、前記第１行Ｒ１に向けて延長される。前記隣接した第１行Ｒ１の第２ブランチ部１１３ｂ及び第２行Ｒ２の第２ブランチ部１１３ｂは、前記第１方向で重なることができる。これによって、互いに隣接した一組の第１駆動活性領域１１５ａ間の第１間隔、互いに隣接した一組の第２駆動活性領域１１５ｂ間の第２間隔、及び互いに隣接した前記第１及び第２駆動活性領域１１５ａ、１１５ｂ間の第３間隔が実質的に同一に具現することができる。これによって、より高集積化された半導体デバイスを具現することができる。勿論、前記隣接した第１行Ｒ１の第２ブランチ部１１３ｂ及び第２行Ｒ２の第２ブランチ部１１３ｂは、前記第１方向に重なっても、前記第１行Ｒ１の第２ブランチ部１１３ｂ及び第２行Ｒ２の第２ブランチ部１１３ｂは、互いに離隔されている。
前記セル領域５０内に前記第１行Ｒ１及び第２行Ｒ２に各々対応するセルストリンググループは、前記第２方向（ｙ軸方向）に配列されることができる。前記セルストリンググループの個数は、前記第１行Ｒ１の個数及び第２行Ｒ２の個数の合計と同一でありうる。前記各セルストリンググループは、第１セルストリングＳ１と、第２セルストリングＳ２と、第３セルストリングＳ３とを含む。
前記第１列ピッチ２２０ｂは、隣接した一組の前記セルストリンググループの前記第２方向（ｙ軸方向）への長さ２１５と同一、或いは小さいことでありうる。特に、前記第１列ピッチ２２０ｂは、前記一組のセルストリンググループの前記長さ２１５と同一でありえる。
互いに隣接した第１列Ｃ１及び第２列Ｃ２内の第１及び第２駆動活性領域１１５ａ、１１５ｂ内に形成された共通ソース/ドレインは、一つの駆動ライン１７０ａに電気的に接続されることが望ましい。従って、前記第１列Ｃ１の個数と前記第２列Ｃ２の個数は、同一でありえる。又、前記第１列Ｃ１の個数と前記駆動ライン１７０ａの個数は、同一でありえる。前記駆動ライン１７０ａは、前記第１列Ｃ１内の共通ソース/ドレインと電気的に接続された第１ライン部１６９ａと、前記第２列Ｃ２内の共通ソース/ドレインと電気的に接続された第２ライン部１６９ｂとを含むことができる。互いに隣接した前記第１ライン部１６９ａの一端及び第２ライン部１６９ｂの一端が互いに接続されることができる。これによって、前記隣接した前記第１列Ｃ１及び第２列Ｃ２の共通ソース/ドレインは、一つの前記駆動ライン１７０ａと電気的に接続されることができる。前記第１及び第２ライン部１６９ａ、１６９ｂの他端のうちで、少なくとも一つは、高電圧供給手段に電気的に接続されることができる。前記第１及び第２ライン部１６９ａ、１６９ｂの前記他端のうちで、一つが前記高電圧供給手段に電気的に接続される場合に、他の一つは、フローティング（ｆｌｏａｔｉｎｇ）されることができる。
前記駆動ライン１７０ａは、他の形態でありうる。これを、図を参照して説明する。
図１２は、図１１に開示された半導体デバイスに含まれた駆動ラインの変形形態を示す平面図である。
図１２を参照すると、一つの駆動ライン１７０ｂは、互いに隣接した第１列Ｃ１及び第２列Ｃ２の共通ソース/ドレインと電気的に接続される。前記駆動ライン１７０ｂは、前記互いに隣接した第１列Ｃ１及び第２列Ｃ２内で、互いに隣接した第１駆動活性領域１１５ａのソース/ドレイン及び第２駆動活性領域１１５ｂのソース/ドレインと直接交差する。前記駆動ライン１７０ｂは、第２方向（ｙ軸方向）にジグザグ（ｚｉｇｚａｇ）形態に延長されることができる。
図１３は、本発明の一実施形態による半導体デバイスに含まれた駆動活性領域及び駆動トランジスタの他の配列を示す平面図である。
図１３を参照すると、駆動回路領域６０内に第１駆動活性領域１１５ａ'は、２次元的に配列されて複数の第１行Ｒ１'及び複数の第１列Ｃ１'を形成し、第２駆動活性領域１１５ｂ'は、２次元的に配列されて複数の第２行Ｒ２'及び複数の第２列Ｃ２'を形成している。前記複数の第１列Ｃ１'及び複数の第２列Ｃ２'は、第１方向（ｘ軸方向）に交互に配列され、前記複数の第１行Ｒ１'及び複数の第２行Ｒ２'は、第２方向（ｙ軸方向）に交互に配列される。
前記各第１行Ｒ１'内の第１駆動活性領域１１５ａ'は、前記第１方向（ｘ軸方向）に沿って第１行ピッチ２４０ａに配列され、前記各第１列Ｃ１'内の第１駆動活性領域１１５ａ'は、前記第２方向（ｙ軸方向）に沿って第１列ピッチ２４０ｂに配列される。前記各第２行Ｒ２'内の第２駆動活性領域１１５ｂ'は、前記第１方向（ｘ軸方向）に沿って第２行ピッチ２５０ａに配列され、前記各第２列Ｒ２'内の第２駆動活性領域１１５ｂ'は、前記第２方向（ｙ軸方向）に沿って第２列ピッチ２５０ｂに配列される。
前記第１駆動活性領域１１５ａ'及び第２駆動活性領域１１５ｂ'の各々は、共通部１１２及び前記共通部１１２から延長された第１、第２及び第３ブランチ部１１３ａ、１１３ｂ、１１３ｃを含む。第１、第２及び第３駆動ゲートパターンＧｄ１、Ｇｄ２、Ｇｄ３が第１、第２及び第３ブランチ部１１３ａ、１１３ｂ、１１３ｃを横切る。前記共通部１１２内に共通ソース/ドレイン形成され、前記第１、第２及び第３ブランチ部１１３ａ、１１３ｂ、１１３ｃ内に第１、第２及び第３個別ソース/ドレインが各々形成される。
前記各第１駆動活性領域１１５ａ'の第１ブランチ部１１３ａ、共通部１１２及び第３ブランチ部１１３ｃは、前記第２方向（ｙ軸方向）に順次に配列され、前記各第１駆動活性領域１１５ａ'の第２ブランチ部１１３ｂ及び共通部１１２は、前記第１方向（ｘ軸方向）に配列されることができる。前記第１方向（ｘ軸方向）は、セル領域５０のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬの長さ方向でありうる。前記各第２駆動活性領域１１５ｂ'は、前記第１駆動活性領域１１５ａ'が前記第１方向にミラー対称された構造でありうる。前記各第２駆動活性領域１１５ｂ'の第１ブランチ部１１３ａ、共通部１１２及び第３ブランチ部１１３ｃは、前記第２方向（ｙ軸方向）に順次に配列され、前記各第２駆動活性領域１１５ｂ'の第２ブランチ部１１３ｂ及び共通部１１２は、前記第１方向（ｘ軸方向）に配列されることができる。この際、互いに隣接した前記第１列Ｃ１'及び第２列Ｃ２'内で、前記第１列Ｃ１'の第２ブランチ部１１３ｂは、前記第２列Ｃ２'に向けて延長され、前記第２列Ｃ２'の第２ブランチ部１１３ｂは、前記第１列Ｃ１'に向けて延長される。前記隣接した第１列Ｃ１'の第２ブランチ部１１３ｂ及び第２列Ｃ２'の第２ブランチ部１１３ｂは、前記第２方向（ｙ軸方向）に重なることができる。
前記互いに隣接した第１列Ｃ１'及び第２列Ｃ２'の共通ソース/ドレインは、一つの駆動ライン１７０ｂに電気的に接続される。前記駆動ライン１７０ｂは、図１１の駆動ライン１７０ａの形態に変更されうる。
前記第１列ピッチ２４０ｂは、セル領域５０内の互いに隣接した６個のセルストリングＳ１、Ｓ２、Ｓ３、Ｓ１、Ｓ２、Ｓ３の前記第２方向（ｙ軸方向）への長さ２３５と同一、或いは小さいことでありうる。
（第２実施形態）
本実施形態による半導体デバイスは、より高集積化されることができる。例えば、１つの駆動活性領域に互いに並列に接続された４個の駆動トランジスタを形成することができる。本実施形態で上述した第１実施形態と同一の構成要素は同一の参照符号を使用する。
図１４は、本発明の他の実施形態による半導体デバイスを説明するための等価回路図である。
図１４を参照すると、半導体デバイスは、第１駆動トランジスタグループＤＴＧ１、第２駆動トランジスタグループＤＴＧ２、第３駆動トランジスタグループＤＴＧ３及び第４駆動トランジスタグループＤＴＧ４と、これらに各々対応される第１セルストリングＳ１、第２セルストリングＳ２、第３セルストリングＳ３及び第４セルストリングＳ４を含むことができる。
前記第１、第２及び第３セルストリングＳ１、Ｓ２、Ｓ３は、図１を参照して説明したので省略する。前記第４セルストリングＳ４は、前記第１、第２及び第３セルストリングＳ１、Ｓ２、Ｓ３と同一の構造でありうる。即ち、前記第４セルストリングＳ４は、第１選択トランジスタＴｓ１と、複数のセルトランジスタＴｃ１、・・・、Ｔｃｎと、第２選択トランジスタＴｓ２とを含むことができる。前記第１、第２及び第３駆動トランジスタグループＤＴＧ１、ＤＴＧ２、ＤＴＧ３は、図１を参照して説明したので省略する。前記第４駆動トランジスタグループＤＴＧ４は、前記第４セルストリングＳ４の第１選択トランジスタＴｓ１と、複数のセルトランジスタＴｃ１、・・・、Ｔｃｎと、第２選択トランジスタＴｓ２に各々対応する複数の第４駆動トランジスタＴＤ４と、を含むことができる。前記複数の第４駆動トランジスタＴＤ４のゲートは、一つの第４駆動ゲートラインＤＧＬ４に電気的に接続されることができる。第１、第２、第３及び第４駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３、ＤＧＬ４は、互いに独立的に制御されることができる。
前記第４駆動トランジスタＴＤ４の第１ソース/ドレインは、前記第４セルストリングＳ４の第１選択トランジスタＴｓ１のゲート、セルトランジスタＴｃ１、・・・、Ｔｃｎのゲート及び第２選択トランジスタＴｓ２のゲートに各々電気的に接続されることができる。前記第４駆動トランジスタＴＤ４の第２ソース/ドレインは、複数のノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍに各々電気的に接続されることができる。図１を参照して説明したように、前記各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、又Ｎｍは、第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３の第２ソース/ドレインと電気的に接続されている。これによって、前記各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍは、前記第１、第２、第３及び第４駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３、ＴＤ４の第２ソース/ドレインと電気的に接続される。前記各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、又Ｎｍを通じて前記第１、第２、第３及び第４駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３、ＴＤ４は、並列に接続されることができる。前記第４駆動トランジスタＴＤ４は、前記第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３のように電源電圧より高い高電圧を制御することができる。
上述した半導体デバイスによると、前記各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、又Ｎｍによって、４個の駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３、ＴＤ４が並列に接続される。これによって、前記各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍに接続された第１、第２、第３及び第４駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３、ＴＤ４は、一つの共通したソース/ドレインを共有することができる。結果的に、前記第１、第２、第３及び第４駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３、ＴＤ４の面積を減少させて、より高集積化された半導体デバイスを具現することができる。
次に、本実施形態によって具現された半導体デバイスを図１５及び図１６を参照して具体的に説明する。
図１５は、本発明の他の実施形態による半導体デバイスを示す平面図であり、図１６は、図１５の駆動活性領域を示す平面図である。
図１５及び図１６を参照すると、基板１００のセル領域５０内に第１デバイス分離パターンが配置されて複数のセル活性領域１１０を限定し、前記基板１００の駆動回路領域６０内に第２デバイス分離パターンが配置されて駆動活性領域２１５ａを定義する。前記駆動活性領域２１５ａに形成された駆動トランジスタは、電源電圧より高い高電圧を制御することができる。従って、前記第２デバイス分離パターンが前記第１デバイス分離パターンより深く形成することができる。前記駆動活性領域２１５ａは、前記第２デバイス分離パターンによって囲まれた基板１００の一部分である。
複数の駆動活性領域２１５ａが前記駆動回路領域６０内で第１方向（ｘ軸方向）に沿って配列されて一つの行を形成することができる。前記各駆動活性領域２１５ａは、共通部１１２及び前記共通部１１２から延長されて、互いに離隔された第１、第２、第３及び第４ブランチ部１１３ａ、１１３ｂ、１１３ｃ、１１３ｄを含む。前記第１、第２、第３及び第４ブランチ部１１３ａ、１１３ｂ、１１３ｃ、１１３ｄは、前記共通部１１２の互いに異なる側面から各々延長されることができる。前記共通部１１２及び前記第１、第２、第３及び第４ブランチ部１１３ａ、１１３ｂ、１１３ｃ、１１３ｄは直接接触されている。
前記第１ブランチ部１１３ａ、共通部１１２及び第３ブランチ部１１３ｃは、前記第１方向（ｘ軸方向）に順次に配列され、前記第２ブランチ部１１３ｂ、共通部１１２及び第４ブランチ部１１３ｄは、前記第１方向（ｘ軸方向）に垂直した第２方向（ｙ軸方向）に順次に配列されることができる。例えば、前記各駆動活性領域２１５ａは、十字形（ｃｒｏｓｓ）でありうる。第１、第２、第３及び第４駆動ゲートパターンＧｄ１、Ｇｄ２、Ｇｄ３、Ｇｄ４は、前記各駆動活性領域２１５ａ内の前記第１、第２、第３及び第４ブランチ部１１３ａ、１１３ｂ、１１３ｃ、１１３ｄを各々横切る。前記第１及び第３駆動ゲートパターンＧｄ１、Ｇｄ３は、前記第２方向（ｙ軸方向）に並べて延長されることができる。前記第２及び第４駆動ゲートパターンＧｄ２、Ｇｄ３は、前記第１方向（ｘ軸方向）に並べて延長されることができる。前記駆動ゲートパターンＧｄ１、Ｇｄ２、Ｇｄ３、Ｇｄ４の各々は、順に積層された駆動ゲート絶縁膜と、駆動ゲート電極とを含むことができる。
前記共通部１１２内に共通ソース/ドレインが配置され、前記第１、第２、第３及び第４ブランチ部１１３ａ、１１３ｂ、１１３ｃ、１１３ｄ内に第１、第２、第３及び第４個別ソース/ドレインが各々形成される。前記第１、第２、第３及び第４個別ソース/ドレインは、互いに離隔され、又、前記第１、第２、第３及び第４個別ソース/ドレインは、前記共通ソース/ドレインから離隔されている。前記共通ソース/ドレインは、図１４の各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍに該当し、前記第１、第２、第３及び第４個別ソース/ドレインは、図１４の第１、第２、第３及び第４駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３、ＴＤ４の第１ソース/ドレインに各々該当する。前記駆動ゲートパターンＧｄ１、Ｇｄ２、Ｇｄ３、Ｇｄ４が前記共通部１１２から離隔された場合に、前記共通ソース/ドレインは、前記駆動ゲートパターンＧｄ１、Ｇｄ２、Ｇｄ３、Ｇｄ４と前記共通部１１２間の前記ブランチ部１２７ａ、１２７ｂ、１２７ｃ、１２７ｄ内に延長されることができる。前記第４駆動ゲートパターンＧｄ４、第４個別ソース/ドレイン及び共通ソース/ドレインは、図１４の第４駆動トランジスタＴＤ４を構成する。
前記第１、第２、第３及び第４個別ソース/ドレイン上に第１、第２、第３及び第４ランディング導電パターン１２７ａ、１２７ｂ、１２７ｃ、１２７ｄが各々配置される。前記第３ランディング導電パターン１２７ｄは、前記第４駆動ゲートパターンＧｄ４と平行に延長されたバー形状でありうる。
セル領域５０内に前記第１、第２、第３及び第４駆動トランジスタに各々対応する第１、第２、第３及び第４セルストリングＳ１、Ｓ２、Ｓ３、Ｓ４が配置される。前記セルストリングＳ１、Ｓ２、Ｓ３、Ｓ４のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬは、前記セル活性領域１１０を横切る。前記第４セルストリングＳ４のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬは、前記第１セルストリングＳ１のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬと同一の構造でありうる。前記第４セルストリングＳ４及び第３セルストリングＳ３は、共通ソースラインＣＳＬを基準に、互いに対称的な構造でありうる。
前記駆動回路領域６０内に、前記第１、第２及び第３セルストリングＳ１、Ｓ２、Ｓ３に各々対応する第１相互連結ライン１５５ａ、第２相互連結ライン１５５ｂ及び第３相互連結ライン１５５ｃが配置される。前記第４セルストリングＳ４のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬは、前記行内の前記第４個別ソース/ドレインと各々電気的に接続される。前記第４セルストリングＳ４のゲートラインＳＳＬ、ＷＬ１、・・・、ＷＬｎ、ＧＳＬは、第４相互連結ライン１５５ｄによって前記行内の第４個別ソース/ドレインと各々電気的に接続されることができる。前記第４相互連結ライン１５５ｄは、前記第４ランディング導電パターン１２７ｄを経由して前記第４個別ソース/ドレインと電気的に接続されることができる。第４駆動ゲートラインＤＧＬ４は、前記行内の第４駆動ゲートパターンＧｄ４と電気的に接続される。前記第４駆動ゲートラインＤＧＬ４と第１、第２及び第３駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３は、互いに独立的に制御されることができる。
前記駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３、ＤＧＬ４と前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃ、１５５ｄは、前記基板１００の上部面から同一の高さに配置されることができる。これとは違い、前記駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３、ＤＧＬ４と前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃ、１５５ｄの一部は、他と異なる高さに配置されることができる。例えば、前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃ、１５５ｄの一部と、前記駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３、ＤＧＬ４とが同一の高さに位置し、他の前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃ、１５５ｄが異なる高さに配置されることができる。これとは違い、前記駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３、ＤＧＬ４は、前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃ、１５５ｄと異なる高さに配置されることができる。これとは違い、前記第１及び第３相互連結ライン１５５ａ、１５５ｃは、同一の第１高さに配置され、前記第２及び第４相互連結ライン１５５ｂ、１５５ｄは、同一の第２高さに配置されることができる。この際、前記第１高さ及び第２高さが異なることもありうる。本発明は、これらに限定されない。前記駆動ゲートラインＤＧＬ１、ＤＧＬ２、ＤＧＬ３、ＤＧＬ４及び前記相互連結ライン１５５ａ、１５５ｂ、１５５ｃ、１５５ｄは、半導体デバイスの要求によって、多様な高さ及び/又は多様な位置に配列されうる。
上述した半導体デバイスによると、一つの前記駆動活性領域２１５ａに４個の駆動トランジスタが形成される。前記４個の駆動トランジスタは、前記駆動活性領域２１５ａに形成された共通ソース/ドレインを共有する。これに従って、より高集積化された半導体デバイスを具現することができる。
図１７は、本発明の他の実施形態による半導体デバイスに含まれた駆動活性領域の一配列を示す平面図である。
図１７を参照すると、駆動回路領域６０内に複数の駆動活性領域２１５ａが２次元的に配列されて複数の行及び複数の列を形成する。前記各行内の駆動活性領域２１５ａは、第１方向（ｘ軸方向）に沿って行ピッチ２６０ａに配列されることができる。前記各列内の駆動活性領域２１５ａは、第２方向（ｙ軸方向）に沿って列ピッチ２６０ｂに配列されることができる。一つの駆動ライン１７０が前記各列内の駆動活性領域２１５ａに形成された共通ソース/ドレインと電気的に接続されることができる。
セル領域５０内に、前記複数の行に各々対応する複数のセルストリンググループを配置することができる。前記各セルストリンググループは、第１、第２、第３及び第４セルストリングＳ１、Ｓ２、Ｓ３、Ｓ４を含む。前記セルストリンググループは、前記第２方向に配列されることができる。前記列ピッチ２６０ｂは、前記第１、第２、第３及び第４セルストリングＳ１、Ｓ２、Ｓ３、Ｓ４の前記第２方向の長さ２５５と同一、或いは小さいことでありうる。
本実施形態による半導体デバイスの駆動活性領域は、他の形態に配列されうる。
これを、図１８を参照して説明する。
図１８は、本発明の他の実施形態による半導体デバイスに含まれた駆動活性領域の他の配列を示す平面図である。
図１８を参照すると、駆動回路領域６０内に複数の第１駆動活性領域２１５ａが２次元的に配列されて複数の第１行Ｒ１及び複数の第１列Ｃ１を形成する。前記駆動回路領域６０内に複数の第２駆動活性領域２１５ｂが２次元的に配列されて複数の第２行Ｒ２及び複数の第２列Ｃ２を形成する。前記各第１行Ｒ１内の第１駆動活性領域２１５ａは、第１方向（ｘ軸方向）に沿って第１行ピッチ２７０ａに配列され、前記各第１列Ｃ１内の第１駆動活性領域２１５ａは、第２方向（ｙ軸方向）に沿って第１列ピッチ２７０ｂに配列される。前記各第２行Ｒ２内の第２駆動活性領域２１５ｂは、第１方向（ｘ軸方向）に沿って第２行ピッチ２８０ａに配列され、前記各第２列Ｃ２内の第２駆動活性領域２１５ｂは、第２方向（ｙ軸方向）に沿って第２列ピッチ２８０ｂに配列される。前記第１行ピッチ２７０ａ及び第２行ピッチ２８０ａは、互いに同一でありえる。前記第１列ピッチ２７０ｂ及び第２列ピッチ２８０ｂは、互いに同一でありえる。前記第１列Ｃ１及び第２列Ｃ２は、第１方向（ｘ軸方向）に沿って交互に配列され、前記第１行Ｒ１及び第２行Ｒ２は、第２方向（ｙ軸方向）に沿って交互に配列されることが望ましい。
前記第２駆動活性領域２１５ｂは、前記第１駆動活性領域２１５ｂと同一の構造でありうる。前記第１駆動活性領域２１５ａは、上下左右対称的な構造でありうる。前記第１行Ｒ１の第２ブランチ部１１３ｂと前記第１行Ｒ１の片側に隣接した第２行Ｒ２の第４ブランチ部１１３ｂは、前記第１方向に重なることができる。このように、前記第１行Ｒ１の第４ブランチ部１１３ｂと前記第１行Ｒ１の他側に隣接した第２行Ｒ２の第２ブランチ部１１３ｂも前記第１方向に重なることができる。勿論、前記第１及び第２駆動活性領域２１５ａ、２１５ｂは、互いに離隔されている。
一つの駆動ライン１７０ｂは、互いに隣接した第１列Ｃ１及び第２列Ｃ２内の共通ソース/ドレインと電気的に接続されることが望ましい。前記駆動ライン１７０ｂは、第２方向（ｙ軸方向）にジグザグ形態に延長されることができる。これとは違い、前記駆動ライン１７０ｂは、図１１の駆動ライン１７０ａのような形態でありうる。
セル領域５０に前記第１行Ｒ１及び第２行Ｒ２に各々対応される複数のセルストリンググループが前記第２方向（ｙ軸方向）に沿って配列されることができる。前記各セルストリンググループは、第１、第２、第３及び第４セルストリングＳ１、Ｓ２、Ｓ３、Ｓ４を含む。前記第１列ピッチ２７０ｂは、２個のセルストリンググループ（即ち、８個のセルストリング）の前記第２方向への長さ２６５と同一、或いは小さいことでありうる。
上述した実施形態で、３個の駆動トランジスタ又は４個の駆動トランジスタが前記各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍに電気的に接続された半導体デバイスを開示する。しかし、本発明はこれらに限定されない。５個以上の駆動トランジスタが前記各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍに電気的に接続されることができる。これに従って、５個以上の駆動トランジスタが一つの駆動活性領域内に形成され、前記駆動活性領域内の一つの共通ソース/ドレインを共有することができる。
上述した実施形態は、本発明によるＮＡＮＤ型非揮発性記憶デバイスを開示する。しかし、本発明はこれに限定されない。例えば、本発明による半導体デバイスは、前記駆動活性領域及び前記駆動活性領域に形成された少なくとも３個の駆動トランジスタを含む他の形態の半導体デバイスでありうる。又、前記駆動活性領域及び前記駆動活性領域に形成された少なくとも３個の駆動トランジスタは、デコーダ回路領域以外の他の駆動回路領域にも適用することができる。
上述した本発明の実施形態による半導体デバイスは、電子システムに含まれることができる。前記電子システムを、図を参照して説明する。
図１９は、本発明の実施形態による半導体デバイスを含む電子システムを示すブロック図である。
図１９を参照すると、電子システム１３００は、制御器１３１０と、入出力装置１３２０と、記憶装置１３３０とを含むことができる。前記制御器１３１０と、入出力装置１３２０と、記憶装置１３３０は、バス１３５０（ｂｕｓ）を通じて互いにカップリング（ｃｏｕｐｌｉｎｇ）されることができる。前記バス１３５０は、データ及び/又は動作信号が伝達するパスに該当する。前記制御器１３１０は、少なくとも一つのマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、及びこれらと類似の機能を実行することができる論理デバイスのうち、少なくとも一つを含むことができる。前記入出力装置１３２０は、キーパッド、キーボード及び表示装置（ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）などで選択された少なくとも一つを含むことができる。前記記憶装置１３３０は、データを格納する装置である。前記記憶装置１３３０は、データ及び/又は前記制御器１３１０によって実行される命令語などを格納することができる。前記記憶装置１３３０は、上述した第１及び第２実施形態に開示された半導体デバイスのうち、少なくとも一つを含むことができる。前記電子システム１３００は、通信ネットワークにデータを伝送する、或いは通信ネットワークからデータを受信するためのインタフェース１３４０をさらに含むことができる。前記インタフェース１３４０は、有線又は無線形態でありうる。例えば、前記インタフェース１３４０は、アンテナ又は有無線トランシーバーなどを含むことができる。
前記電子システム１３００は、モバイルシステム、個人用コンピュータ、産業用コンピュータ、又は多様な機能を実行するシステムなどに具現されることができる。例えば、前記モバイルシステムは、個人携帯用情報端末機（ＰＤＡ；Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、携帯用コンピュータ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、無線フォン（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、ラップトップ（ｌａｐｔｏｐ）コンピュータ、メモリカード、デジタルミュージックシステム（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｓｙｓｔｅｍ）、又は情報電送/受信システムなどでありうる。前記電子システム１３００が、無線通信を実行することができるデバイスである場合には、前記電子システム１３００は、ＣＤＭＡ、ＧＳＭ、ＮＡＤＣ、Ｅ−ＴＤＭＡ、ＷＣＤＡＭ、ＣＤＭＡ２０００のような第三世代通信システムのような通信インタフェースプロトコルを使用することができる。
上述した本発明の実施形態による半導体デバイスは、メモリカードに含まれることができる。これを、図を参照して説明する。
図２０は、本発明の実施形態による半導体デバイスを含むメモリカードを示すブロック図である。
図２０を参照すると、メモリカード１４００は、記憶装置１４１０と、メモリ制御器１４２０とを含む。前記記憶装置１４１０は、データを格納することができる。前記記憶装置１４１０は、電源供給が中断されても、格納されたデータをそのまま維持する非揮発性特性を有することが望ましい。前記記憶装置１４１０は、上述した第１及び第２実施形態に開示された半導体デバイスのうち、少なくとも一つを含むことができる。前記メモリ制御器１４２０は、ホスト（ｈｏｓｔ）の判読/書き込み要請に応答して、前記記憶装置１４１０に格納されたデータを読み出す、或いは前記記憶装置１４１０にデータを格納することができる。
５０ セル領域
６０ 駆動回路領域
１００ 半導体基板
１１０ セル活性領域
１３６ 共通ランディング導電パターン
１６５ 駆動コンタクトプラグ
１７０ 駆動ライン

Claims (25)

  1. 基板に定義された駆動活性領域と、
    前記駆動活性領域に形成された少なくとも３個の駆動トランジスタと、を含み、
    前記少なくとも３個の駆動トランジスタは、一つの共通ソース/ドレインを共有し、互いに独立された少なくとも３個の個別ソース/ドレインを各々含み、
    前記共通ソース/ドレイン及び前記少なくとも３個の個別ソース/ドレインは、前記駆動活性領域内に形成されていることを特徴とする半導体デバイス。
  2. 前記駆動活性領域は、共通部及び前記共通部から延長されて、互いに離隔された少なくとも３個のブランチ部を含み、
    前記共通ソース/ドレインは、少なくとも前記共通部内に形成され、前記個別ソース/ドレインは、前記ブランチ部内に各々形成され、
    前記各駆動トランジスタは、前記各個別ソース/ドレイン及び前記共通ソース/ドレイン間の前記各ブランチ部上に配置された駆動ゲートパターンを含むことを特徴とする請求項１に記載の半導体デバイス。
  3. 前記半導体デバイスは、前記少なくとも３個の駆動トランジスタに各々対応する少なくとも３個のセルストリングをさらに含み、
    前記各セルストリングは、第１選択ゲートラインと、複数のセルゲートラインと、第２選択ゲートラインと、を含み、
    前記各セルストリング内の前記第１選択ゲートライン、セルゲートライン、及び第２選択ゲートラインのうち、何れか一つは前記各個別ソース/ドレインと電気的に接続されることを特徴とする請求項１に記載の半導体デバイス。
  4. 前記駆動トランジスタは、電源電圧に比べて高い駆動電圧を制御することを特徴とする請求項１に記載の半導体デバイス。
  5. 前記半導体デバイスは、
    基板に定義され、共通部と前記共通部から延長されて、互いに離隔された第１ブランチ部と、第２ブランチ部と、第３ブランチ部と、を含む駆動活性領域と、
    前記第１ブランチ部、第２ブランチ部、及び第３ブランチ部を各々横切る第１駆動ゲートパターン、第２駆動ゲートパターン、及び第３駆動ゲートパターンと、
    少なくとも前記共通部内に形成された共通ソース/ドレインと、
    前記第１、第２及び第３駆動ゲートパターンの片側の前記第１、第２、及び第３ブランチ部内に各々形成され、互いに独立された第１、第２、及び第３個別ソース/ドレインと、を含むことを特徴とする半導体デバイス。
  6. 前記半導体デバイスは、
    前記基板のセル領域内に形成された第１セルストリング、第２セルストリング及び第３セルストリングをさらに含み、
    前記第１セルストリングは前記第１個別ソース/ドレインに電気的に接続されたゲートラインを含み、
    前記第２セルストリングは、前記第２個別ソース/ドレインに電気的に接続されたゲートラインを含み、
    前記第３セルストリングは、前記第３個別ソース/ドレインに電気的に接続されたゲートラインを含むことを特徴とする請求項５に記載の半導体デバイス。
  7. 前記第１、第２、及び第３セルストリングの各々は、第１選択ゲートラインと、複数のセルゲートラインと、第２選択ゲートラインと、を含み、
    前記第１、第２、及び第３個別ソース/ドレインと電気的に接続された前記ゲートラインは、互いに同一のタイプのゲートラインであることを特徴とする請求項６に記載の半導体デバイス。
  8. 前記第１ブランチ部、前記共通部、及び前記第３ブランチ部は、第１方向に沿って順次に配列され、
    前記共通部及び前記第２ブランチ部は、前記第１方向と垂直な第２方向に沿って順次に配列されることを特徴とする請求項５に記載の半導体デバイス。
  9. 前記半導体デバイスは、
    前記第１個別ソース/ドレイン上に配置され、前記第１駆動ゲートパターンと平行の第１ランディング導電パターンと、
    前記第２個別ソース/ドレイン上に配置され、前記第２駆動ゲートパターンと平行の第２ランディング導電パターンと、
    前記第３個別ソース/ドレイン上に配置され、前記第３駆動ゲートパターンと平行の第３ランディング導電パターンと、
    前記共通ソース/ドレイン上に配置された共通ランディング導電パターンと、をさらに含むことを特徴とする請求項５に記載の半導体デバイス。
  10. 前記半導体デバイスは、
    前記第１個別ソース/ドレイン、第２個別ソース/ドレイン、及び第３個別ソース/ドレインに各々電気的に接続された第１相互連結ライン、第２相互連結ライン、及び第３相互連結ラインと、
    前記共通ソース/ドレインに電気的に接続された駆動ラインと、を含むことを特徴とする請求項５に記載の半導体デバイス。
  11. 前記駆動活性領域は、前記共通部から延長された第４ブランチ部を含み、
    前記第４ブランチ部を横切る第４駆動ゲートパターンと、
    前記第４駆動ゲートパターンの片側の前記第４ブランチ部内に形成され、前記第１、第２、及び第３個別ソース/ドレインから独立した第４個別ソース/ドレインと、をさらに含むことを特徴とする請求項５に記載の半導体デバイス。
  12. 前記半導体デバイスは、
    前記第１ブランチ部、前記共通部、及び前記第３ブランチ部が、第１方向に沿って順次に配列され、
    前記第２ブランチ部、前記共通部、及び第４ブランチ部が、前記第１方向と垂直な第２方向に沿って順次に配列されることを特徴とする請求項１１に記載の半導体デバイス。
  13. 前記半導体デバイスは、
    前記基板のセル領域内に形成された第１セルストリングと、第２セルストリングと、第３セルストリングと、第４セルストリングと、をさらに含み、
    前記第１セルストリングは、前記第１個別ソース/ドレインに電気的に接続されたゲートラインを含み、
    前記第２セルストリングは、前記第２個別ソース/ドレインに電気的に接続されたゲートラインを含み、
    前記第３セルストリングは、前記第３個別ソース/ドレインに電気的に接続されたゲートラインを含み、
    前記第４セルストリングは、前記第４個別ソース/ドレインに電気的に接続されたゲートラインを含むことを特徴とする請求項１１に記載の半導体デバイス。
  14. 前記半導体デバイスは、
    前記共通ソース/ドレインに電源電圧と比べて高い駆動電圧が提供されることを特徴とする請求項５に記載の半導体デバイス。
  15. 基板の駆動回路領域内に２次元的に配列され、各々が共通部と前記共通部から延長された第１ブランチ部と、第２ブランチ部と、第３ブランチ部と、を含む複数の駆動活性領域と、
    前記各駆動活性領域上に配置され、前記第１、第２、及び第３ブランチ部を各々横切る第１駆動ゲートパターン、第２駆動ゲートパターン、及び第３駆動ゲートパターンと、
    前記各駆動活性領域内に形成され、前記第１、第２、及び第３駆動ゲートパターンの片側の前記第１、第２、及び第３ブランチ内に各々形成され、互いに独立した第１個別ソース/ドレイン、第２個別ソース/ドレイン、及び第３個別ソース/ドレインと、
    前記各駆動活性領域内に形成され、少なくとも前記共通部内に形成された共通ソース/ドレインと、を含むことを特徴とする半導体デバイス。
  16. 前記半導体デバイスは、
    前記基板のセル領域内に形成された第１セルストリングと、第２セルストリングと、第３セルストリングと、をさらに含み、
    前記駆動活性領域は、複数の行からなり、
    前記第１セルストリングの第１選択ゲートライン、複数のセルゲートライン、及び第２選択ゲートラインは、前記各行内の前記第１個別ソース/ドレインに各々電気的に接続され、
    前記第２セルストリングの第１選択ゲートライン、複数のセルゲートライン、及び第２選択ゲートラインは、前記各行内の前記第２個別ソース/ドレインに各々電気的に接続され、
    前記第３セルストリングの第１選択ゲートライン、複数のセルゲートライン、及び第２選択ゲートラインは、前記各行内の前記第３個別ソース/ドレインに各々電気的に接続されることを特徴とする請求項１５に記載の半導体デバイス。
  17. 前記駆動活性領域は、
    複数の第１行及び複数の第１列を形成する第１駆動活性領域と、
    複数の第２行及び複数の第２列を形成する第２駆動活性領域と、を含み、
    前記第１列及び第２列は、第１方向に交互に配置され、
    前記第１行及び第２行は、前記第１方向と垂直な第２方向に交互に配置されることを特徴とする請求項１５に記載の半導体デバイス。
  18. 前記各第１駆動活性領域の第１ブランチ部、共通部、及び第３ブランチ部は、前記第１方向に沿って配列され、
    前記各第２駆動活性領域の第１ブランチ部、共通部、及び第３ブランチ部は、前記第１方向に沿って配列され、
    互いに隣接した前記第１行及び第２行内で、前記各第１駆動活性領域の第２ブランチ部は、前記第２行に向かって延長され、
    前記各第２駆動活性領域の第２ブランチ部は、前記第１行に向かって延長され、
    前記第１方向は、前記基板のセル領域内のゲートラインの長さ方向であることを特徴とする請求項１７に記載の半導体デバイス。
  19. 前記互いに隣接した第１行の第２ブランチ部及び第２行の第２ブランチ部は、前記第１方向で重なることを特徴とする請求項１８に記載の半導体デバイス。
  20. 前記各第１駆動活性領域の第１ブランチ部、共通部、及び第３ブランチ部は、前記第２方向に沿って配列され、
    前記各第２駆動活性領域の第１ブランチ部、共通部、及び第３ブランチ部は、前記第２方向に沿って配列され、
    互いに隣接した前記第１列及び第２列内で、前記各第１駆動活性領域の第２ブランチ部は、前記第２行に向かって延長され、前記各第２駆動活性領域の第２ブランチ部は、前記第１行に向かって延長され、
    前記第１方向は、前記基板のセル領域内に形成されたセルストリングに含まれたゲートラインの長さ方向であることを特徴とする請求項１７に記載の半導体デバイス。
  21. 前記互いに隣接した第１列の第２ブランチ部及び前記第２列の第２ブランチ部は、前記第２方向で重なることを特徴とする請求項２０に記載の半導体デバイス。
  22. 互いに隣接した前記第１及び第２列の共通ソース/ドレインは、一つの駆動ラインに電気的に接続されることを特徴とする請求項１７に記載の半導体デバイス。
  23. 前記各駆動活性領域は、前記共通部から延長された第４ブランチ部をさらに含み、
    前記各駆動活性領域上に配置されて第４ブランチ部を横切る第４駆動ゲートパターンと、
    前記各駆動活性領域の前記第４駆動ゲートパターンの片側の前記第４ブランチ部内に形成された第４個別ソース/ドレインと、をさらに含むことを特徴とする請求項１５に記載の半導体デバイス。
  24. 前記半導体デバイスは、
    前記基板のセル領域内に形成された第１セルストリングと、第２セルストリングと、第３セルストリングと、第４セルストリングと、をさらに含み、
    前記駆動活性領域は、複数の行を形成し、
    前記第１セルストリングの第１選択ゲートライン、複数のセルゲートライン、及び第２選択ゲートラインは、前記各行内の前記第１個別ソース/ドレインに各々電気的に接続され、
    前記第２セルストリングの第１選択ゲートライン、複数のセルゲートライン、及び第２選択ゲートラインは、前記各行内の前記第２個別ソース/ドレインに各々電気的に接続され、
    前記第３セルストリングの第１選択ゲートライン、複数のセルゲートライン、及び第２選択ゲートラインは、前記各行内の前記第３個別ソース/ドレインに各々電気的に接続され、
    前記第４セルストリングの第１選択ゲートライン、複数のセルゲートライン、及び第２選択ゲートラインは、前記各行内の前記第４個別ソース/ドレインに各々電気的に接続されることを特徴とする請求項２３に記載の半導体デバイス。
  25. 前記各駆動活性領域内で、前記第１ブランチ部、共通部、及び第３ブランチ部は、第１方向に沿って配列され、
    前記第２ブランチ部、共通部、及び第４ブランチ部は、前記第１方向と垂直な第２方向に沿って配列されることを特徴とする請求項２３に記載の半導体デバイス。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101616044B1 (ko) * 2009-07-03 2016-04-28 삼성전자주식회사 무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자
US9142305B2 (en) 2012-06-28 2015-09-22 Sandisk Technologies Inc. System to reduce stress on word line select transistor during erase operation
EP3149771B1 (en) 2014-05-25 2018-11-28 Ramot at Tel-Aviv University Ltd. Multiple state electrostatically formed nanowire transistors
KR102381046B1 (ko) * 2015-10-26 2022-03-31 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20200020608A (ko) * 2018-08-16 2020-02-26 에이에스엠 아이피 홀딩 비.브이. 고체 소스 승화기
JP2022046045A (ja) * 2020-09-10 2022-03-23 キオクシア株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141477A (ja) * 2000-10-31 2002-05-17 Toshiba Corp 半導体記憶装置
JP2004134702A (ja) * 2002-10-15 2004-04-30 Renesas Technology Corp 不揮発性半導体記憶装置
JP2005191413A (ja) * 2003-12-26 2005-07-14 Toshiba Corp 不揮発性半導体記憶装置
JP2006128707A (ja) * 1993-10-12 2006-05-18 Texas Instr Inc <Ti> フラッシュｅｅｐｒｏｍメモリ
JP2007335808A (ja) * 2006-06-19 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3230848B2 (ja) * 1991-09-20 2001-11-19 三菱電機株式会社 スタティックランダムアクセスメモリ装置
JP3350308B2 (ja) 1995-09-12 2002-11-25 株式会社東芝 不揮発性半導体記憶装置
KR100230740B1 (ko) * 1996-06-29 1999-11-15 김영환 에스램 및 그의 제조방법
KR100734266B1 (ko) * 2005-07-15 2007-07-02 삼성전자주식회사 콘택 저항이 개선된 수직 채널 반도체 소자 및 그 제조방법
KR20070021758A (ko) 2005-08-19 2007-02-23 삼성전자주식회사 낸드형 플래시 메모리의 ｘ-디코더 및 그 ｘ-디코더 배치방법
JP5224659B2 (ja) * 2006-07-13 2013-07-03 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100856701B1 (ko) * 2006-12-04 2008-09-04 경북대학교 산학협력단 고집적 플래시 메모리 셀 스트링，셀 소자，및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128707A (ja) * 1993-10-12 2006-05-18 Texas Instr Inc <Ti> フラッシュｅｅｐｒｏｍメモリ
JP2002141477A (ja) * 2000-10-31 2002-05-17 Toshiba Corp 半導体記憶装置
JP2004134702A (ja) * 2002-10-15 2004-04-30 Renesas Technology Corp 不揮発性半導体記憶装置
JP2005191413A (ja) * 2003-12-26 2005-07-14 Toshiba Corp 不揮発性半導体記憶装置
JP2007335808A (ja) * 2006-06-19 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置

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