CN101626021B - 包括驱动晶体管的半导体装置 - Google Patents

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Abstract

本发明提供一种包括驱动晶体管的半导体装置。一种半导体装置包括在衬底中限定的驱动有源区和在该驱动有源区处设置的至少三个驱动晶体管。所述驱动晶体管共享一个公共源极/漏极，并且每个驱动晶体管包括相互独立的单独源极/漏极。所述公共源极/漏极和单独源极/漏极被设置在驱动有源区中。

Description

包括驱动晶体管的半导体装置
相关申请的交叉引用
本美国非临时专利申请根据35U.S.C.§119要求2008年7月11日提交给韩国知识产权局的韩国专利申请No.10-2008-0067702的优先权，其全部内容通过引用结合于此。
技术领域
在此描述的本发明涉及一种半导体装置，更具体而言，涉及一种包括驱动晶体管的半导体装置。
背景技术
半导体装置包括用于存储数据的存储器装置、用于处理数据和执行计算的逻辑装置以及用于同时执行各种功能的混合装置。存储器装置的类型包括如果电源中断则丢失其存储数据的易失性存储器装置和如果去除电源仍保持其存储数据的非易失性存储器装置。
对高度集成的半导体装置的要求已提高很多，然而，如果通过简单的按比例缩小来将半导体装置高度集成，则可能存在各种限制。例如，如果将最小线宽缩小至几十纳米，则用于制造半导体装置的工艺裕度会变得缩小。另外，可能难以使半导体装置中的具有各种功能的单个组件(例如装置中的各种驱动电路和/或存储器单元)的所有特性最优化。
发明内容
本发明提供一种针对高度集成而最优化的包括驱动晶体管的半导体装置。
本发明还提供一种针对高度集成而最优化的包括驱动晶体管和存储器单元的半导体装置。
根据本发明的一方面，一种半导体装置可以包括在衬底中限定的驱动有源区和在驱动有源区处设置的至少三个驱动晶体管。所述至少三个驱动晶体管共享一个公共源极/漏极；所述至少三个驱动晶体管分别包括至少三个单独源极/漏极；所述至少三个单独源极/漏极相互独立，并且所述公共源极/漏极和所述至少三个单独源极/漏极被设置在驱动有源区中。
在某些实施例中，驱动有源区可以包括公共部分和至少三个分支部分。分支部分可以从公共部分延伸并且可以相互间隔开。分别地，公共源极/漏极可以设置在至少公共部分中，并且单独源极/漏极可以设置在分支部分中。每个驱动晶体管可以包括驱动栅极图案，该驱动栅极图案设置在单独源极/漏极与公共源极/漏极之间的分支部分上。
在某些实施例中，半导体装置还可以包括分别与至少三个驱动晶体管相对应的至少三个单元串。每个单元串可以包括第一选择栅极线、多个单元栅极线以及第二选择栅极线，其中，第一选择栅极线、多个单元栅极线以及第二选择栅极线中的一个被电连接到单独源极/漏极中的每一个。
在某些实施例中，驱动晶体管控制高于电源电压的驱动电压。
根据本发明的另一方面，一种半导体装置可以包括：驱动有源区，其被限定在衬底中，该驱动有源区包括公共部分及第一分支部分、第二分支部分以及第三分支部分，第一至第三分支部分从所述公共部分延伸并相互间隔开；第一驱动栅极图案、第二驱动栅极图案以及第三驱动栅极图案，其分别与第一分支部分、第二分支部分和第三分支部分交叉；公共源极/漏极，其设置在至少公共部分中；以及第一单独源极/漏极、第二单独源极/漏极和第三单独源极/漏极，其分别设置在第一、第二和第三驱动栅极图案的一侧处的第一、第二和第三分支部分中，第一至第三单独源极/漏极相互间隔开。
在某些实施例中，半导体装置还可以包括在衬底的单元区中设置的第一单元串、第二单元串以及第三单元串，其中，第一单元串包括电连接到第一单独源极/漏极的栅极线；第二单元串包括被电连接到第二单独源极/漏极的栅极线；以及第三单元串包括被电连接到第三单独源极/漏极的栅极线。
在某些实施例中，第一至第三单元串中的每一个可以包括第一选择线、多个单元栅极线以及第二选择栅极线，并且被电连接到第一至第三单独源极/漏极的栅极线可以具有相同的类型。
在某些实施例中，可以沿着第一方向顺序地布置第一分支部分、公共部分以及第三分支部分，并且可以沿着与第一方向垂直的第二方向顺序地布置公共部分和第二分支部分。
在某些实施例中，半导体装置还可以包括：第一接合(landing)传导图案，其设置在第一单独源极/漏极上并且平行于第一驱动栅极图案；第二接合传导图案，其设置在第二单独源极/漏极上并且平行于第二驱动栅极图案；第三接合传导图案，其设置在第三单独源极/漏极上并且平行于第三驱动栅极图案；以及公共接合传导图案，其设置在公共源极/漏极上。
在某些实施例中，半导体装置还可以包括：第一互连线、第二互连线以及第三互连线，其分别被电连接到第一至第三单独源极/漏极；以及驱动线，其被电连接到公共源极/漏极。
在某些实施例中，驱动有源区还可以包括从公共部分延伸并且与第一至第三分支部分间隔开的第四分支部分。在这种情况下，所述半导体装置还可以包括：第四驱动栅极图案，其与第四分支部分交叉；以及第四单独源极/漏极，其设置在第四驱动栅极图案的一侧处的第四分支部分中并且与第一至第三单独源极/漏极间隔开。
在某些实施例中，可以沿着第一方向顺序地布置第一分支部分、公共部分以及第三分支部分，并且可以沿着与第一方向垂直的第二方向顺序地布置第二分支部分、公共部分以及第四分支部分。
在某些实施例中，半导体装置还可以包括：在衬底的单元区中设置的第一单元串、第二单元串、第三单元串以及第四单元串。第一单元串可以包括被电连接到第一单独源极/漏极的栅极线，第二单元串可以包括被电连接到第二单独源极/漏极的栅极线，第三单元串可以包括被电连接到第三单独源极/漏极的栅极线，以及第四单元串可以包括被电连接到第四单独源极/漏极的栅极线。
在某些实施例中，可以向公共源极/漏极提供比电源电压更高的驱动电压。
根据本发明的另一方面，半导体装置可以包括：多个驱动有源区，其被二维地布置在衬底的驱动电路区中，每个驱动有源区包括公共部分及第一分支部分、第二分支部分以及第三分支部分，第一至第三分支部分从所述公共部分延伸；第一驱动栅极图案、第二驱动栅极图案以及第三驱动栅极图案，设置在每个驱动有源区上，第一、第二和第三驱动栅极图案分别与第一分支部分、第二分支部分和第三分支部分交叉；在每个驱动有源区中设置的第一单独源极/漏极、第二单独源极/漏极和第三单独源极/漏极，第一、第二和第三单独源极/漏极分别设置在第一至第三驱动栅极图案的一侧处的第一、第二和第三分支部分中并且相互间隔开；以及在每个驱动有源区中设置的公共源极/漏极，公共源极/漏极被至少设置在公共部分中。
在某些实施例中，半导体装置还可以包括在衬底的单元区中设置的第一单元串、第二单元串以及第三单元串。所述驱动有源区可以形成多个行。可以将第一单元串的第一选择栅极线、多个单元栅极线以及第二选择栅极线分别电连接到一行中的第一单独源极/漏极。可以将第二单元串的第一选择栅极线、多个单元栅极线以及第二选择栅极线分别电连接到一行中的第二单独源极/漏极。可以将第三单元串的第一选择栅极线、多个单元栅极线以及第二选择栅极线分别电连接到一行中的第三单独源极/漏极。
在某些实施例中，所述驱动有源区可以包括：第一驱动有源区，其构成多个第一行和多个第一列；以及第二驱动有源区，其构成多个第二行和多个第二列，其中，在第一方向上交替地布置第一列和第二列并且在与第一方向垂直的第二方向上交替地布置第一行和第二行。
在某些实施例中，可以沿着第一方向布置每个第一驱动有源区的第一分支部分、公共部分以及第三分支部分，并且可以沿着第一方向布置每个第二驱动有源区的第一分支部分、公共部分以及第三分支部分。在这种情况下，在相互邻近的第一和第二行中，每个第一驱动有源区的第二分支部分可以朝着第二行延伸并且每个第二驱动有源区的第二分支部分可以朝着第一行延伸。第一方向可以是衬底的单元区中的栅极线的纵向方向。
在某些实施例中，在相互邻近的第一行和第二行中，第一行的第二分支部分和第二行的第二分支部分可以在第一方向上重叠。
在某些实施例中，可以沿着第二方向布置每个第一驱动有源区的第一分支部分、公共部分以及第三分支部分，并且可以沿着第二方向布置每个第二驱动有源区的第一分支部分、公共部分以及第三分支部分。在这种情况下，在相互邻近的第一列和第二列中，每个第一驱动有源区的第二分支部分可以朝着第二列延伸并且每个第二驱动有源区的第二分支部分可以朝着第一列延伸。所述第一方向可以是衬底的单元区中的栅极线的纵向方向。
在某些实施例中，在相互邻近的第一列和第二列中，第一列的第二分支部分和第二列的第二分支部分可以在第二方向上重叠。
在某些实施例中，可以将相互邻近的第一列和第二列中的公共源极/漏极电连接到一个驱动线。
在某些实施例中，每个驱动有源区还可以包括从公共部分延伸的第四分支部分。在这些实施例中，半导体装置还可以包括：第四驱动栅极图案，其在每个驱动有源区上被设置为与第四分支部分交叉；以及第四单独源极/漏极，其设置在每个驱动有源区中的第四驱动栅极图案的一侧处的第四分支部分中。
在某些实施例中，半导体装置还可以包括在衬底的单元区中设置的第一单元串、第二单元串、第三单元串以及第四单元串。驱动有源区可以形成多个行。在这种情况下，可以将第一单元串的第一选择栅极线、多个单元栅极线以及第二选择栅极线分别电连接到一行中的第一单独源极/漏极。可以将第二单元串的第一选择栅极线、多个单元栅极线以及第二选择栅极线分别电连接到一行中的第二单独源极/漏极。可以将第三单元串的第一选择栅极线、多个单元栅极线以及第二选择栅极线分别电连接到一行中的第三单独源极/漏极。可以将第四单元串的第一选择栅极线、多个单元栅极线以及第二选择栅极线分别电连接到一行中的第四单独源极/漏极。
在某些实施例中，在每个驱动有源区中，可以沿着第一方向布置第一分支部分、公共部分以及第三分支部分，并且可以沿着与第一方向垂直的第二方向布置第二分支部分、公共部分以及第四分支部分。
附图说明
如附图所示，根据对本发明的优选实施例进行的更具体的说明，使本发明的前述和其他特征以及优点显而易见，在附图中，相同的附图标记在不同的附图中始终表示相同部分。附图不一定按比例，而是着重于说明本发明的原理。在附图中，为了清楚，将层和区域的厚度放大。
图1是示出根据本发明的第一实施例的半导体装置的等效电路图。
图2是根据本发明的一个实施例的半导体装置的俯视图。
图3是沿图2的线I-I′、II-II′以及III-III′截取的横截面图。
图4是示出图2的驱动有源区的俯视图。
图5是示出图3的半导体装置的单元晶体管的横截面图。
图6是沿图2的线I-I′、II-II′以及III-III′截取的横截面图，其示出根据第一实施例的半导体装置的修改。
图7是沿图2的线I-I′、II-II′以及III-III′截取的横截面图，其示出根据第一实施例的半导体装置的另一修改。
图8是沿图2的线I-I′、II-II′以及III-III′截取的横截面图，其示出根据第一实施例的半导体装置的另一修改。
图9是沿图2的线I-I′、II-II′以及III-III′截取的横截面图，其示出根据第一实施例的半导体装置的另一修改。
图10是示出根据本发明的一个实施例的半导体装置中的驱动有源区和驱动晶体管的一种布置的俯视图。
图11是示出根据本发明的一个实施例的半导体装置中的驱动有源区和驱动晶体管的另一种布置的俯视图。
图12是示出图11的半导体装置中的驱动线的修改的俯视图。
图13是示出根据本发明的一个实施例的半导体装置中的驱动有源区和驱动晶体管的另一种布置的俯视图。
图14是示出根据本发明的另一实施例的半导体装置的等效电路图。
图15是示出根据本发明的另一实施例的半导体装置的俯视图。
图16是示出图15的驱动有源区的俯视图。
图17是示出在根据本发明的另一实施例的半导体装置中包括的驱动有源区的一种布置的俯视图。
图18是示出在根据本发明的另一实施例的半导体装置中包括的驱动有源区的另一种布置的俯视图。
图19是示出包括根据本发明的实施例的半导体装置的电子系统的框图。
图20是示出具有根据本发明的实施例的半导体装置的存储卡的框图。
具体实施方式
下面将参照附图来更详细地描述本发明的优选实施例。然而，可以以不同的形式来实现本发明并且不应将其理解为局限于在此所阐述的实施例。相反，提供这些实施例是为了使本说明全面且完整，并且将把本发明完全传达给本领域的技术人员。在图中，为了清楚地示出，将层和区域的尺寸放大。还应理解的是当将层(或薄膜)称为是在另一层或衬底“上方”时，其可以直接在所述另一层或衬底上，或者还可以存在中间层。此外，应该理解的是将层称为在另一层“下方”时，可以直接在下方，或者也可以存在一个或多个中间层。另外，还应理解的是当将层称为是在两个层“之间”时，其可以是两个层之间的唯一层，或者还可以存在一个或多个中间层。
图1是示出根据本发明的第一实施例的半导体装置的等效电路图。
参照图1，半导体装置可以包括第一驱动晶体管组DTG1、第二驱动晶体管组DTG2、第三驱动晶体管组DTG3、第一单元串S 1、第二单元串S2以及第三单元串S3。第一单元串S1、第二单元串S2和第三单元串S3可以分别对应于第一驱动晶体管组DTG1、第二驱动晶体管组DTG2和第三驱动晶体管组DTG3。第一至第三单元串S1至S3中的每一个可以包括串联地连接的第一选择晶体管Ts1、多个单元晶体管Tc1至Tcn以及第二选择晶体管Ts2。第一选择晶体管Ts1的第一源极/漏极被电连接到位线BL，并且第一选择晶体管Ts1的第二源极/漏极被电连接到串联地连接的多个单元晶体管Tc1至Tcn的一端。第二选择晶体管Ts2的第一源极/漏极被电连接到公共源极线CSL，并且第二选择晶体管Ts2的第二源极/漏极被连接到多个单元晶体管Tc1至Tcn的另一端。可以将最接近于第一选择晶体管Ts1的单元晶体管限定为第一单元晶体管Tc1，并且可以将最接近于第二选择晶体管Ts2的单元晶体管限定为第n个单元晶体管Tcn。单元晶体管Tc1至Tcn的数目可以是2k(k是自然数)。单元晶体管Tc1至Tcn中的每一个可以包括电荷储存部分。单元晶体管Tc1至Tcn中的每一个可以是非易失性存储器单元。
第一驱动晶体管组DTG1可以包括分别与第一单元串S1中的第一选择晶体管Ts1、多个单元晶体管Tc1至Tcn以及第二选择晶体管Ts2相对应的多个第一驱动晶体管TD1。可以将第一驱动晶体管TD1的第一源极/漏极分别电连接到第一单元串S1中的第一选择晶体管Ts1的栅极、单元晶体管Tc1至Tcn的栅极以及第二选择晶体管Ts2的栅极。第一驱动晶体管组DTG1中的第一驱动晶体管TD1的数目可以等于单元晶体管Tc1至Tcn的数目与第一单元串S1中第一选择晶体管Ts 1和第二选择晶体管Ts2的数目的总和。以同样的方式，第二驱动晶体管组DTG2可以包括分别与第二单元串S2中的第一选择晶体管Ts1、多个单元晶体管Tc1至Tcn以及第二选择晶体管Ts2相对应的多个第二驱动晶体管TD2。第二驱动晶体管TD2的第一源极/漏极分别被电连接到第二单元串S2中的第一选择晶体管Ts1的栅极、单元晶体管Tc1至Tcn的栅极以及第二选择晶体管Ts2的栅极。第三驱动晶体管组DTG3可以包括分别与第三单元串S3中的第一选择晶体管Ts1、多个单元晶体管Tc1至Tcn以及第二选择晶体管Ts2相对应的多个第三驱动晶体管TD3。第三驱动晶体管TD3的第一源极/漏极分别被电连接到第三单元串S3中的第一选择晶体管Ts1的栅极、单元晶体管Tc1至Tcn的栅极以及第二选择晶体管Ts2的栅极。
可以将第一驱动晶体管TD1的第二源极/漏极分别电连接到多个节点N1至Nm。以同样的方式，将第二驱动晶体管TD2的第二源极/漏极分别电连接到多个节点N1至Nm，并且将第三驱动晶体管TD3的第二源极/漏极分别电连接到多个节点N1至Nm。更详细地，可以将第一节点N1电连接到与第一、第二和第三单元串S1、S2和S3中第一选择晶体管Ts1的栅极相连接的第一、第二和第三驱动晶体管TD1、TD2和TD3的第二源极/漏极。可以将第二节点N2电连接到与第一、第二和第三单元串S1、S2和S3中第一单元晶体管Tc1的栅极相连接的第一、第二和第三驱动晶体管TD1、TD2和TD3的第二源极/漏极。可以将第m-1个节点Nm-1电连接到与第一、第二和第三单元串S1、S2和S3中第n个单元晶体管的栅极相连接的第一、第二和第三驱动晶体管TD1、TD2和TD3的第二源极/漏极，以及可以将第m个节点Nm电连接到与第一、第二和第三单元串S1、S2和S3中第二选择晶体管Ts2的栅极相连接的第一、第二和第三驱动晶体管TD1、TD2和TD3的第二源极/漏极。
可以分别向多个节点N1至Nm提供相互独立的驱动电压。可以分别通过被电连接到节点N1至Nm的多个驱动线(未示出)来提供驱动电压。第一驱动晶体管TD1的栅极可以电连接到第一驱动栅极线DGL1，第二驱动晶体管TD2的栅极可以电连接到第二驱动栅极线DGL2，并且第三驱动晶体管TD3的栅极可以电连接到第三驱动栅极线DGL3。可以单独地控制第一至第三驱动栅极线DGL1至DGL3。例如，在选择第一单元串S1的情况下，通过第一驱动栅极线DGL1来提供导通电压，以使第一驱动晶体管TD1导通。通过第二和第三驱动栅极线DGL2和DGL3来提供截止电压，以使第二驱动晶体管TD2和第三驱动晶体管TD3截止。因此，驱动电压分别通过节点N1至Nm提供到第一单元串S1的晶体管Ts2、Tc1至Tcn、以及Ts2的栅极，并且驱动电压不提供到第二单元串S2和第三单元串S3中的栅极。
驱动电压可以是高于电源电压的高电压。因此，第一至第三驱动晶体管TD1至TD3可以控制高电压。电源电压可以是半导体装置直接接收的操作电压(即半导体装置的操作电压)。可以通过经由半导体装置中的升压电路来提高电源电压而获得高电压。
三个驱动晶体管TD1、TD2和TD3并联连接到节点N1至Nm中的每一个。因此，连接到N1至Nm中的每一个的第一、第二和第三驱动晶体管TD1、TD2和TD3可以共享一个公共源极/漏极。结果，减小了并联连接的第一、第二和第三驱动晶体管TD1、TD2和TD3所占用的面积。也就是说，减小了一个驱动晶体管所占用的面积。因此，实现了根据本发明的高度集成的半导体装置。另外，驱动晶体管TD1、TD2和TD3可以控制高电压。因此，驱动晶体管TD1、TD2和TD3中的每一个可以具有比单元晶体管Tc1至Tcn中的每一个更大的尺寸。结果，由于减小了具有相对大尺寸的驱动晶体管TD1至TD3的面积，所以可以将半导体装置有效地高度集成。
现在将参照图2至4来描述根据本发明的一个实施例所实现的半导体装置。
图2是根据本发明的一个实施例的半导体装置的俯视图。图3是沿图2的线I-I′、II-II′以及III-III′截取的横截面图。图4是示出图2的驱动有源区的俯视图。图5是示出图3的半导体装置的单元晶体管的横截面图。
参照图2和图3，半导体衬底100(在下文中称为衬底)可以包括单元区50和驱动电路区60。例如，驱动电路区60可以是解码器电路区。在单元区50中的衬底100上设置第一装置隔离图案105a以限定单元有源区110，并且在驱动电路区60中的衬底100上设置第二装置隔离图案105b以限定驱动有源区115a。可以在驱动电路区60中沿着第一方向布置多个驱动有源区115a以形成一行。第一方向可以对应于图2的x轴方向。单元有源区110可以在单元区50中与第二方向平行地延伸，所述第二方向垂直于第一方向。第二方向可以对应于y轴方向。每个单元有源区110可以对应于由第一装置隔离图案105a围绕的衬底100的一部分。每个驱动有源区115a可以对应于由第二装置隔离图案105b围绕的衬底100的一部分。第一装置隔离图案105a和第二装置隔离图案105b可以由沟槽型装置隔离图案形成。在驱动有源区115a处形成的驱动晶体管可以控制比电源电压更高的高电压。因此，第二装置隔离图案105b可以形成为比第一装置隔离图案105a更深。也就是说，第二装置隔离图案105b的底表面可以低于第一装置隔离图案105a的底表面。
第一单元串S1中的第一选择栅极线SSL、多个单元栅极线WL1至WLn以及第二选择栅极线GSL跨越单元有源区110。在第一单元串S1中，多个单元栅极线WL1至WLn设置在第一串S1中的第一选择栅极线SSL和第二选择栅极线GSL之间。第一单元串S1中的栅极线SSL、WL1至WLn以及GSL可以沿着第一方向相互平行地延伸。也就是说，第一单元串S1中的栅极线SSL、WL1至WLn以及GSL的纵向方向可以与第一方向相同。在单元栅极线WL1至WLn中的每一个的两侧处的单元有源区中设置单元源极/漏极120c。在第一选择栅极线SSL的一侧处的每个单元有源区110中设置公共漏极120d，并且在第二选择栅极线GSL的一侧处的每个单元有源区110中设置公共源极120s。第一单元串S1中的栅极线SSL、WL1至WLn以及GSL设置在公共漏极120d与公共源极120s之间。第一单元串S1的晶体管可以设置在栅极线SSL、WL1至WLn以及GSL与每个有源区110交叉的位置处。也就是说，单元栅极线WL1至WLn中的每一个和与其相邻的单元源极/漏极120c可以构成图1的单元晶体管Tc1至Tcn中的每一个。第一选择栅极线SSL、公共漏极120d以及与其相邻的单元源极/漏极120c可以构成图1的第一选择晶体管Ts1。第二选择栅极线GSL、公共源极120s以及与其相邻的单元源极/漏极120c可以构成图1的第二选择晶体管TS2。由于栅极线SSL、WL1至WLn以及GSL跨越多个有源区110，所以多个第一单元串被并联连接。
在第一单元串S1中的第二选择栅极线GSL的一侧处设置公共源极线CSL。公共源极线CSL可以电连接到沿着第一方向布置的公共源极120s。公共源极线CSL可以平行于第二选择栅极线GSL。每个公共漏极120d电连接到位线BL。可以在多个单元有源区110上方分别设置多个位线BL。位线BL可以平行于单元有源区110。位线BL和单元有源区110在俯视图中可以完全重叠。因此，为了使附图清楚简洁，位线BL没有在图2中示出，而是在图3中示出。
第二单元串S2中的第一选择栅极线SSL、多个单元栅极线WL1至WLn以及第二选择栅极线GSL可以跨越第一单元串S 1的一侧处的单元有源区110。第三单元串S3中的第一选择栅极线SSL、多个单元栅极线WL1至WLn以及第二选择栅极线GSL可以跨越第一单元串S1的另一侧处的单元有源区110。由于第二单元串S2的栅极线SSL、WL1至WLn以及GSL跨越多个单元有源区110，所以多个第二单元串S2可以是并联连接的。以同样的方式，由于第三单元串S3的栅极线SSL、WL1至WLn以及GSL跨越多个单元有源区110，所以多个第三单元串S3可以是并联连接的。
第二单元串S2相对于公共源极线CSL可以具有与第一单元串S1的结构对称的结构。第三单元串S3相对于公共漏极120d可以具有与第一单元串S1的结构对称的结构。相互邻近的第一单元串S1和第二单元串S2可以共享公共源极线CSL。类似地，相互邻近的第一单元串S1和第三单元串S3可以共享一个公共漏极120d。
将参照图5来详细描述每个单元晶体管的栅极结构。图5的单元晶体管代表第一单元晶体管。其他单元晶体管可以具有与第一单元晶体相同的形式。
参照图3和5，第一单元晶体管可以包括跨越单元有源区110的第一单元栅极线WL1以及在第一单元栅极线WL1两侧处的单元有源区110中设置的单元源极/漏极120c。第一单元栅极线WL1可以包括顺序地堆叠的隧道绝缘层90、电荷储存层92、阻挡绝缘层94以及控制栅电极96。控制栅电极96跨越多个单元有源区110。控制栅电极96可以对应于字线。电荷储存层92可以包括半导体材料。与此不同，电荷储存层92可以包括具有用于储存电荷的陷阱的绝缘材料。例如，电荷储存层92可以包括包含氮化物、氮氧化物、纳米点和金属氧化物等绝缘材料中的至少一种。纳米点可以由金属或半导体材料形成。阻挡绝缘层94可以包括具有比隧道绝缘层90更高的介电常数的高k材料(例如绝缘金属氧化物(诸如HFO2和/或AlO等))。
第一单元晶体管的阈值电压可以通过在电荷储存层92中储存的电荷量的差来改变。通过使用阈值电压差可以确定在第一单元晶体管中存储的数据。单元源极/漏极120c可以是掺杂有掺杂剂(例如n型掺杂剂或p型掺杂剂)的区域。与此不同，单元源极/漏极120c可以是由在向控制栅极电极96施加驱动电压时发生的边缘电场所形成的反型层。公共源极120s和公共漏极120d可以是掺杂有掺杂剂(例如n型掺杂剂或p型掺杂剂)的区域。
接下来，参照图4来描述驱动电路区60的驱动有源区115a和驱动晶体管。
参照图2、3和4，如上所述，在驱动电路区60中沿着第一方向布置多个驱动有源区115a以形成一行。该行中的驱动有源区115a在第一方向上相互间隔开。每个驱动有源区115a可以包括公共部分112、第一分支部分113a、第二分支部分113b以及第三分支部分113c。第一分支部分113a、第二分支部分113b和第三分支部分113c从公共部分112延伸。第一分支部分113a、第二分支部分113b和第三分支部分113c被相互间隔开。也就是说，第一分支部分113a、第二分支部分113b和第三分支部分113c可以从公共部分112的各个不同侧延伸。当然，第一分支部分113a、第二分支部分113b和第三分支部分113c与公共部分112直接接触。可以在第一方向(即，x轴方向或栅极线SSL、WL1至WLn以及GSL的纵向方向(longitudinal directions))上顺序地布置第一分支部分113a、公共部分112以及第三分支部分113c。在这种情况下，可以在第二方向(即y轴方向)上布置第二分支部分113b和公共部分112。
第一驱动栅极图案Gd1、第二驱动栅极图案Gd2以及第三驱动栅极图案Gd3分别跨越每个驱动有源区115a中的第一分支部分113a、第二分支部分113b和第三分支部分113c。第一驱动栅极图案Gd1和第三驱动栅极图案Gd3可以在第二方向上相互平行地延伸。第二驱动栅极图案Gd2可以在第一方向上延伸。也就是说，第一驱动栅极图案Gd1和第三驱动栅极图案Gd3可以垂直于第二驱动栅极图案Gd2。可以将第一驱动栅极图案Gd1、第二驱动栅极图案Gd2和第三驱动栅极图案Gd3相互间隔开。第一驱动栅极图案Gd1、第二驱动栅极图案Gd2和第三驱动栅极图案Gd3中的每一个可以包括顺序地堆叠的驱动栅极绝缘层和驱动栅电极。
公共源极/漏极125设置在至少公共部分112中。可以分别在第一分支部分113a、第二分支部分113b和第三分支部分113c中形成第一单独源极/漏极127a、第二单独源极/漏极127b和第三单独源极/漏极127c。第一单独源极/漏极127a、第二单独源极/漏极127b和第三单独源极/漏极127c被相互间隔开并且与公共源极/漏极125间隔开。也就是说，在公共源极/漏极125与第一单独源极/漏极127a之间的第一分支部分113a上设置第一驱动栅极图案Gd1。以同样的方式，在公共源极/漏极125与第二单独源极/漏极127b之间的第二分支部分113b上设置第二驱动栅极图案Gd2，并且在公共源极/漏极125与第三单独源极/漏极127c之间的第三分支部分113c上设置第三驱动栅极图案Gd3。当将第一、第二和第三驱动栅极图案Gd1、Gd2和Gd3与公共部分112间隔开时，公共源极/漏极125可以延伸到驱动栅极图案Gd1、Gd2和Gd3与公共部分112之间的第一、第二和第三分支部分127a、127b和127c中。第一驱动栅极图案Gd1、第一单独源极/漏极127a以及公共源极/漏极125可以构成图1的第一驱动晶体管TD1。第二驱动栅极图案Gd2、第二单独源极/漏极127b以及公共源极/漏极125可以构成图1的第二驱动晶体管TD2。第三驱动栅极图案Gd3、第三单独源极/漏极127c以及公共源极/漏极125可以构成图1的第三驱动晶体管TD3。第一至第三驱动晶体管TD1、TD2和TD3共享一个公共源极/漏极125。公共源极/漏极125可以对应于图1的节点N1至Nm中的每一个。构成行的多个驱动有源区115a中的公共源极/漏极125对应于节点N1至Nm中的每一个。
构成行的驱动有源区115a的数目可以与第一单元串S1中的栅极线SSL、WL1至WLn和GSL的数目相同。可以将第一单元串S1中的栅极线SSL、WL1至WLn和GSL分别电连接到行中的驱动有源区115a的第一单独源极/漏极127a。可以将第二单元串S2中的栅极线SSL、WL1至WLn和GSL分别电连接到行中的驱动有源区115a的第二单独源极/漏极127b。可以将第三单元串S3中的栅极线SSL、WL1至WLn和GSL分别电连接到行中的驱动有源区115a的第三单独源极/漏极127c。可以通过第一互连线115a将第一单独源极/漏极127a分别电连接到第一单元串S1中的栅极线SSL、WL1至WLn和GSL。可以通过第二互连线155b将第二单独源极/漏极127b分别电连接到第二单元串S2中的栅极线SSL、WL1至WLn和GSL。可以通过第三互连线155c将第三单独源极/漏极127c分别电连接到第三单元串S3中的栅极线SSL、WL1至WLn和GSL。
可以将行中的第一驱动栅极图案Gd1电连接到一个第一驱动栅极线DGL1。以同样的方式，可以将行中的第二驱动栅极图案Gd2电连接到一个第二驱动栅极线DGL2，并且将行中的第三驱动栅极图案Gd3电连接到一个第三驱动栅极线DGL3。可以将第一驱动栅极线DGL1、第二驱动栅极线DGL2和第三驱动栅极线DGL3相互间隔开。
在图2中，为了图示的清晰起见，用实线示出第一至第三互连线155a至155c以及驱动栅极线DGL1至DGL3。相反，在图3中，为了清楚地进行说明，用放大图示出互连线155a至155c和驱动栅极线DGL1至DGL3。驱动电路区60中的驱动晶体管可以控制高电压。因此，驱动晶体管与单元区50中的选择晶体管和单元晶体管相比可以具有更大的尺寸。单元区50的放大率可以不同于图2和3中的驱动电路区50的放大率。
可以在包括单元串S1、S2和S3的栅极线SSL、WL1至WLn和GSL及驱动栅极图案Gd1、Gd2和Gd3的衬底100的整个表面上设置第一层间绝缘层130。单元区50中的公共源极线CSL可以填充形成于第一层间绝缘层130中的凹槽132。凹槽132平行于第二选择栅极线GSL，并且可以同时暴露沿着第一方向布置的公共源极120s。
可以在每个第一单独源极/漏极127a上设置第一接合landing)传导图案135a。第一接合传导图案135a可以平行于第一驱动栅极图案Gd1而延伸。可以在每个第二单独源极/漏极127b上设置第二接合传导图案135b，并且可以在第三单独源极/漏极127c上设置第三接合传导图案135c。第二接合传导图案135b可以平行于第二驱动栅极图案Gd2而延伸，并且第三接合传导图案135c可以平行于第三驱动栅极图案Gd3而延伸。第一至第三接合传导图案135a至135c可以包括传导材料，该传导材料具有比第一至第三单独源极/漏极127a至127c更低的电阻率。可以在公共源极/漏极125上设置公共接合传导图案136。公共接合传导图案136可以由与第一至第三接合传导图案135a至135c相同的传导材料形成。例如，接合传导图案135a、135b、135c和136可以包括选自传导金属氮化物(例如氮化钛、氮化钽等)、金属硅化物(例如硅化钨、硅化钴等)以及金属(钨、铝、铜、钛、钽等)的至少一种材料。接合传导图案135a、135b、135c和136穿过第一层间绝缘层130并且随后分别与源极/漏极127a、127b、127c和125接触。接合传导图案135a、135b、135c和136可以包括与公共源极线CSL相同的材料。可以同时形成接合传导图案135a、135b、135c和136及公共源极线CSL。第一层间绝缘层130、接合传导图案135a、135b、135c和136以及公共源极线CSL的顶表面可以是共面的。
可以在第一层间绝缘层130、接合传导图案135a、135b、135c和136以及公共源极线CSL上设置第二层间绝缘层140。位线栓塞150穿透单元区50中的第二和第一层间绝缘层140和130，以与公共漏极120d接触。位线BL设置在单元区50中的第二层间绝缘层140上，以与位线栓塞150接触。位线栓塞150和位线BL可以由传导材料形成。
可以将第一至第三互连线155a、155b和155c设置在第二层间绝缘层140上。第一至第三互连线155a、155b和155c可以从驱动电路区60延伸至单元区50。驱动电路区60中的第一至第三互连线155a、155b和155c的一部分可以在第一方向上延伸。可以以等间隔来布置第一互连线155a。同样地，可以以等间隔来布置第二互连线155b，并且可以以等间隔来布置第三互连线155c。第一至第三互连线155a、155b和155c可以具有在第二方向上延伸并且分别设置在第一至第三接合传导图案135a、135b和135c上的部分，用于与第一至第三接合传导图案135a、135b和135c进行电连接。
可以将第一至第三互连线155a、155b和155c设置在相同高度。可以将第一互连线155a的一端连接到穿透第二层间绝缘层140和第一层间绝缘层130以与第一单元串S1的栅极线SSL、WL1至WLn以及GSL中的每一个接触的接触栓塞151a。可以将第一互连线155a的另一端连接到穿透第二层间绝缘层140以接触第一接合传导图案135a的接触栓塞151b。以同样的方式，可以将第二互连线155b的一端连接到穿透第二层间绝缘层140和第一层间绝缘层130以与第二单元串S2的栅极线SSL、WL1至WLn以及GSL中的每一个接触的接触栓塞。可以将第二互连线155b的另一端连接到穿透第二层间绝缘层140以与第二接合传导图案135b接触的接触栓塞。可以将第三互连线155c的一端连接到穿透第二层间绝缘层140和第一层间绝缘层130以与第三单元串S3的栅极线SSL、WL1至WLn以及GSL中的每一个接触的接触栓塞。可以将第三互连线155c的另一端连接到穿透的第二层间绝缘层140以与第三接合传导图案135c接触的接触栓塞153。可以同时形成与互连线155a、155b和155c和位线栓塞150接触的接触栓塞151a、151b和153。因此，与互连线155a、155b和155c接触的接触栓塞151a、151b和153可以包括与位线栓塞150相同的传导材料。可以同时形成互连线155a、155b和155c以及位线BL。
可以将第一至第三驱动栅极线DGL1至DGL3设置在驱动电路区60中的第二层间绝缘层140上。第一至第三驱动栅极线DGL1至DGL3可以沿着第一方向延伸。可以将第一至第三驱动栅极线DGL1至DGL3连接到穿透驱动电路区60中的第二层间绝缘层140和第三层间绝缘层130以与第一至第三驱动栅极线DGL1至DGL3接触的接触栓塞。可以同时形成第一至第三驱动栅极线DGL1至DGL3以及互连线155a至155c。也就是说，第一和第三驱动栅极线DGL1至DGL3可以被设置在相同高度并且包括与互连线155a至155c相同的传导材料。
可以在包括互连线155a、155b和155c、驱动栅极DGL1至DGL3以及位线BL的衬底100的整个表面上设置上层间绝缘层160。驱动接触栓塞165可以穿透上层间绝缘层160和第二层间绝缘层140以与公共接合传导图案136接触，并且驱动线170可以设置在上层间绝缘层160上，以与驱动接触栓塞165接触。通过驱动线170向公共源极/漏极125提供驱动电压。该驱动电压可以高于电源电压。多个驱动线125可以分别电连接到行中的多个公共源极/漏极125。驱动线125可以相互平行地沿着第二方向延伸。
可以将连接到行中的驱动晶体管的相邻的第一至第三单元串S1至S3限定为单元串组。在这种情况下，可以沿着第二方向重复地布置单元串组和包括与其相对应的多个驱动有源区115a的行。
根据上述半导体装置，可以在一个驱动有源区115a中形成三个驱动晶体管。因此，三个驱动晶体管共享在驱动有源区115a中形成的一个公共源极/漏极125。因此，减小了三个驱动晶体管在半导体装置中所占用的面积。结果，实现了针对高度集成而被最优化的半导体装置。另外，由于驱动晶体管可以控制高电压，所以它们可以具有比单元晶体管更大的尺寸。因此，可以通过减小具有大尺寸的驱动晶体管的面积来将半导体装置有效且高度地集成。
另外，可以将接合传导图案135a、135b、135c和136分别设置在驱动晶体管的源极/漏极127a、127b、127c和125上。因此，可以减小用于将源极/漏极127a、127b、127c和125与线155a、155b、155c和170连接的接触孔的深度。结果，可以增大用于形成接触孔的工艺裕度，并且可以减小接触孔的纵横比。
此外，在单独源极/漏极127a、127b和127c上设置的接合传导图案135a、135b和135c可以分别具有在驱动栅极图案Gd1、Gd2和Gd3的纵向方向上延伸的条状形状(bar form)。因此，每个接合传导图案135a、135b和135c及每个沟道区(分别限定在驱动栅极图案Gd1、Gd2和Gd3下方)之间的距离可以是基本一致的。例如，第一驱动栅极图案Gd1下方的沟道区可以包括中间部分以及与第二装置隔离图案105b相邻的边缘部分。中间部分与第一接合传导图案135a之间的最短距离可以被限定为第一距离，并且边缘部分与第一接合传导图案135a之间的最短距离可以被限定为第二距离。这样，第一距离和第二距离之间的差可以最小化。结果，第一驱动晶体管可以输出基本通过沟道区的整个沟道宽度的导通电流的量。也就是说，可以通过接合传导图案135a、135b和135c来增加驱动晶体管的导通电流的量，并且因而实现具有优良特性的半导体装置。另外，由于将三个驱动晶体管集成到驱动有源区115a中，所以互连线155a、155b和155c可以是密集的。由于可以以条状形状来形成接合传导图案135a、135b和135c，所以互连线155a、155b和155c可以毫无困难地接触接合传导图案135a、135b和135c。互连线155a、155b和155c可以部分地接触接合传导图案135a、135b和135c的上表面。由于接合传导图案135a、135b和135c包括具有比单独源极/漏极127a、127b和127c更低电阻率的传导材料，所以减小了互连线155a、155b和155c与单独源极/漏极127a、127b和127c之间的电阻。另外，即使互连线155a、155b和155c与接合传导图案135a、135b和135c的上表面的边缘接触，也可以由于接合传导图案135a、135b和135c的低电阻率而将驱动晶体管的输出驱动电压充分地提供给栅极线SSL、WL1至WLn以及GSL。
在上述半导体装置中，可以将第一至第三互连线115a至115c和驱动栅极线DGL1至DGL3设置在相同高度。可替选地，线155a、155b、155c、DGL1、DGL2、DGL3中的至少一个可以被设置在与其他线不同的高度处。这将参照附图来描述。
图6是沿图2的线I-I′、II-II′以及III-III′截取的横截面图，其示出根据第一实施例的半导体装置的修改。
参照图6，驱动栅极线DGL1至DG3可以设置在第二层间绝缘层140上。第一互连线155a、图2的第二互连线155b以及第三互连线155c′中的至少一个可以设置在第二层间绝缘层140上，使得可以将其设置在与驱动栅极线DGL1至DGL3相同的高度。在图6的示例性实施例中，第一互连线155a被示为具有与驱动栅极线DGL1至DGL3相同的高度。
第三层间绝缘层142可以设置在第一互连线155a、驱动栅极线DGL1至DGL3、位线BL以及第二层间绝缘层140上。第三互连线155c′可以设置在第三层间绝缘层142上。也就是说，可以将第三互连线155c′设置为高于第一互连线155a和驱动栅极线DGL1至DGL3。第三互连线155c′与第三接合传导图案135c之间的接触栓塞153′可以连续穿透第三层间绝缘层142和第二层间绝缘层140。每个第三互连线155c′与第三单元串S3的栅极线SSL、WL1至WLn以及GSL中的每一个之间的接触栓塞(未示出)可以连续穿透第三层间绝缘层142、第二层间绝缘层140和第一层间绝缘层130。
上层间绝缘层160可以设置在第三层间绝缘层142和第三互连线155c′上。驱动接触栓塞165可以连续穿透上层间绝缘层160、第三层间绝缘层142、第二层问绝缘层140和第一层间绝缘层130，以与公共传导图案136接触。
图2的第二互连线155b可以设置在与第一互连线155a相同的高度处，或者设置在与互连线155c′相同的高度处。可替选地，可以将图2的第二互连线155b设置为高于第三互连线155c′。
可替选地，可以将图2的第二互连线155b设置在与驱动栅极线DGL1至DGL3相同的高度处，并且可以将第一互连线155a和第三互连线155c′设置为高于驱动栅极线DGL1至DGL3和图2的第二互连线155b。
图7是沿着图2的线I-I′、II-II′以及III-III′截取的横截面图，其示出根据第一实施例的半导体装置的另一修改。
参照图7，根据此修改，第一至第三互连线可以设置在与驱动栅极线DGL1至DGL3不同的高度处。另外，第一至第三互连线可以设置在相同高度。驱动栅极线DGL1至DGL3可以设置在第二层间绝缘层140上，并且第三层间绝缘层142可以设置在驱动栅极线DGL1至DGL3、位线BL以及第二层间绝缘层140上。第一和第三互连线155a′和155c′可以设置在第三层间绝缘层142上。第一互连线155a′与第一接合传导图案135a之间的接触栓塞151b′可以连续穿透第三层间绝缘层142和第二层间绝缘层140。第一互连线155a′与第一单元串S1的栅极线SSL、WL1至WLn以及GSL中的每一个之间的接触栓塞151a′可以连续穿透第三层间绝缘层142、第二层间绝缘层140和第一层间绝缘层130。图2的第二互连线155b可以设置在与第一互连线155a′和第三互连线155c′相同的高度上。
图8是沿着图2的线I-I′、II-II′以及III-III′截取的横截面图，其示出根据第一实施例的半导体装置的另一修改。
参照图8，根据此修改，全部的第一至第三互连线可以设置在与驱动栅极线DGL1至DGL3不同的高度处，并且第一至第三互连线的一部分可以设置在与第一至第三互连线的其他部分不同的高度处。
例如，第三互连线155c′可以设置在第三层间绝缘层142上。第四层间绝缘层144可以设置在第三互连线155c′和第三层间绝缘层142上。第一互连线155a″可以设置在第四层间绝缘层144上。在第一互连线155a″与第一接合传导图案135a之间的接触栓塞151b″可以连续穿透第四层间绝缘层144、第三层间绝缘层142和第二层间绝缘层140。第一互连线155a″与第一单元串S1的栅极线SSL、WL1至WLn以及GSL中的每一个之间的接触栓塞151a″可以连续穿透第四层间绝缘层144、第三层间绝缘层142、第二层间绝缘层140和第一层间绝缘层130。
图2的第二互连线155b可以设置在与第一互连线155″相同的高度处，或者可以设置在与第三互连线155c′相同的高度处。可替选地，图2的第二互连线155b可以设置在与第一互连线155a″和第三互连线155c′不同的高度处。
可替选地，第一互连线155a″和第三互连线155c′可以设置在相同高度处并且还可以设置在与驱动栅极线DGL1至DGL3不同的高度处。图2的第二互连线155b可以设置在与第一互连线155″和第三互连线155c′以及驱动栅极线DGL1至DGL3不同的高度处。
在上述半导体装置中，单元区50的公共源极线CSL填充第一层间绝缘层130中的凹槽132，并且可以直接接触公共源极120s。可替选地，单元区50的公共源极线CSL可以具有不同的形式。这将参照附图来描述。
图9是沿着图2的线I-I′、II-II′以及III-III′截取的横截面图，其示出根据第一实施例的半导体装置的另一修改。
参照图9，公共源极线CSL′可以设置在第一层间绝缘层130上。公共源极线CSL′可以平行于第二选择栅极线GSL而延伸。公共源极线CSL′可以覆盖多个公共源极120s。公共源极栓塞131可以设置在公共源极线CSL′与每个公共源极120s之间。公共源极栓塞131可以填充接触孔130a，所述接触孔130a穿透第一层间绝缘层130。公共源极栓塞131可以是柱状形状。也就是说，一个公共源极线CSL′可以电接触多个公共源极120s。多个公共源极栓塞131a可以分别插入在多个公共源极120s与公共源极线CSL′之间。
公共源极线CSL′可以设置在第一层间绝缘层130上方的第二层间绝缘层140中。例如，公共源极线CSL′可以填充形成在第二层间绝缘层140中的凹槽141。公共源极线CSL′和第二层间绝缘层140的顶表面可以是共面的。
参照图2和9，驱动电路区60的接合传导图案135a、135b、135c和136及公共源极栓塞131可以由相同的材料形成。
下面将描述一种制造接合传导图案135a、135b、135c和136、公共源极栓塞131以及公共源极线CSL′的方法。可以同时形成接合传导图案135a、135b、135c和136及公共源极栓塞131。然后，第二层间绝缘层140被形成为覆盖衬底100的整个表面。可以在单元区50的第二层间绝缘层140中形成凹槽141，然后，可以形成公共源极线CSL′以填充凹槽141。
可替选地，通过双镶嵌工艺可以形成公共源极栓塞131和公共源极线CSL′。例如，可以顺序地形成第一层间绝缘层130和第二层间绝缘层140，然后可以形成接触孔130a和凹槽141。接下来，可以形成传导层，以填充接触孔130和凹槽141。可以对传导层进行平坦化，直至第二层间绝缘层140被暴露，使得可以形成公共源极栓塞131和公共源极线CSL′。在这种情况下，接合传导图案135a、135b、135c和136可以连续穿透第二层间绝缘层140和第一层间绝缘层130。接合电图案135a、135b、135c和136、第二层间绝缘层140以及公共源极线CSL′的顶表面可以是共面的。
第三层间绝缘层142可以设置在包括第二层间绝缘层140和公共源极线CSL′的衬底100的整个表面上。位线BL可以设置在第三层间绝缘层142上，并且位线栓塞150可以连续穿透第三层间绝缘层142、第二层间绝缘层140和第一层间绝缘层130，以接触公共漏极120d。
参照图2和9，第一、第二和第三互连线155a至155c以及驱动栅极线DGL1至DGL3可以设置在第三层间绝缘层142上。与图3的半导体装置相比，线155a至155c和DGL1至DGL3下方的接触栓塞还可以穿透第三层间绝缘层142。图7和8的半导体装置的部件可以应用于图9的半导体装置。也就是说，参照图2和9，第一至第三互连线155a至155c以及驱动栅极线DGL1至DGL3中的至少一个可以设置在与其他线不同的高度处。
图10是示出根据本发明的一个实施例的半导体装置中的驱动有源区和驱动晶体管的布置的俯视图。
参照图10，可以在驱动电路区60中二维地布置多个驱动有源区115a，以形成多个行和多个列。每行中的驱动有源区115a可以布置有沿着第一方向(即x轴方向)的行节距210a，并且每列中的驱动有源区115a可以布置有沿着第二方向(即y轴方向)的列节距210b。
可以在单元区50中沿着第二方向布置与多个行相对应的多个单元串组。每个单元串组可以包括第一单元串S1、第二单元串S2以及第三单元串S3。如图1至9所示，每个单元串组中的第一至第三单元串S1至S3可以耦合到每行中的驱动有源区115a的第一至第三驱动晶体管。串S1至S3的栅极线SSL、WL1至WLn以及GSL沿着第一方向延伸。也就是说，第一方向可以是栅极线SSL、WL1至WLn以及GSL的纵向方向。
在每列的驱动有源区115a中形成的公共源极/漏极可以电接触一个驱动线170。因此，可以在驱动电路区60中横向地布置分别接触列的多个驱动线170。
列节距210b可以等于或小于每个单元串组(即第一至第三单元串S1至S3)在第二方向上的长度205。特别地，列节距210b可以与单元串组在第二方向上的长度205相同。
可以以另一种形式来布置驱动有源区115a。这将参照附图来描述。
图11是示出根据本发明的一个实施例的半导体装置中的驱动有源区和驱动晶体管的另一布置的俯视图。
参照图11，在驱动电路区60中二维地布置多个第一驱动有源区115a，以形成多个第一行R1和多个第一列C1。在驱动电路区60中二维地布置多个第二驱动有源区115b，以形成多个第二行R2和多个第二列C2。沿着第一方向(x轴方向)交替地布置第一列C1和第二列C2，并且沿着第二方向(y轴方向)交替地布置第一行R1和第二行R2。
每个第一行R1中的第一驱动有源区115a布置为沿着第一方向具有第一行节距220a，并且每个第一列C1中的第一驱动有源区115a布置为沿着第二方向具有第一列节距220b。每个第二行R2中的第二驱动有源区115b布置为沿着第一方向具有第二行节距230a，并且每个第二列C2中的第二驱动有源区115b布置为沿着第二方向具有第二列节距230b。第一行节距220a和第二行节距230a可以是相同的。第一列节距220b和第二列节距230b可以是相同的。
每个第二驱动有源区115b可以包括公共部分112以及从公共部分112延伸的第一分支部分113a、第二分支部分113b和第三分支部分114c。第一、第二和第三驱动栅极图案Gd1、Gd2和Gd3可以分别跨越第二驱动有源区115b的第一分支部分113a、第二分支部分113b和第三分支部分113c。可以在每个第二驱动有源区115b的公共部分112中形成公共源极/漏极，并且分别在每个第二驱动有源区115b中的第一、第二和第三分支部分113a、113b和113c中形成第一、第二和第三单独源极/漏极。可以沿着第一方向顺序地布置每个第二驱动有源区115b中的第一分支部分113a、公共部分112以及第三分支部分113c。第一方向可以是单元区50中的栅极线SSL、WL1至WLn以及GSL的纵向方向。可以沿着第二方向顺序地形成每个第二驱动有源区115b中的第二分支部分113b和公共部分112。
在相邻的第一行R1和第二行R2中，第一行R1中的第一驱动有源区115a的第二分支部分113b可以朝着第二行R2延伸，并且第二行R2中的第二驱动有源区115b的第二分支部分113b可以朝着第一行R1延伸。相互邻近的第一行R1的第二分支部分113b和第二行R2的第二分支部分113b可以在第一方向上重叠。因此，相邻第一驱动有源区115a的对之间的第一间隔、相邻第二驱动有源区115b的对之间的第二间隔以及相邻第一与第二驱动有源区115a和115b之间的第三间隔可以基本相等。当然，即使相互邻近的第一行R1的第二分支部分113b和第二行R2的第二分支部分113b可以在第一方向上重叠，它们也被相互间隔开。
可以在第二方向上布置分别与单元区50中的第一行R1和第二行R2相对应的单元串组。单元串组的数目可以是第一行R1的数目与第二行R2的数目的总和。每个单元串组可以包括第一单元串S1、第二单元串S2以及第三单元串S3。
第一列节距220b可以等于或小于相邻单元串组的对在第二方向上的长度215。特别地，第一列节距220b可以与该对单元串组的长度215相同。
在相互邻近的第一列C1和第二列C2中的第一驱动有源区115a和第二驱动有源区115b中形成的公共源极/漏极可以电连接到一个驱动线170a。因此，第一列C1的数目可以等于第二列C2的数目。另外，第一列C1的数目可以等于驱动线170a的数目。驱动线170a可以包括第一线部分169a和第二线部分169b。第一线部分169a电连接到第一列C1中的公共源极/漏极，并且第二线部分169b被电连接到第二列C2中的公共源极/漏极。相邻的第一线部分169a的一端与第二线部分169b的一端可以相互连接。因此，相邻的第一列C1和第二列C2的公共源极/漏极可以电连接到驱动线170a。第一和第二线部分169a和169b的另一端中的至少一个可以电连接到高电压电源元件(highvoltage supplying Unit)。如果第一和第二线部分169a和169b的另一端中的一个被电连接到高电压电源元件，则另一个可以浮置。
驱动线170a可以具有其他形式。这将参照附图来描述。
图12是示出图11的半导体装置中的驱动线的修改的俯视图。
参照图12，一个驱动线170b被电连接到相互邻近的第一列C1和第二列C2中的公共源极/漏极。驱动线170b可以直接跨越相互邻近的第一驱动有源区115a和第二驱动有源区115b的源极/漏极。驱动线170b可以在第二方向上以之字形延伸。
图13是示出根据本发明的一个实施例的半导体装置中的驱动有源区和驱动晶体管的另一布置的俯视图。
参照图13，可以在驱动电路区60中二维地布置第一驱动有源区115a′，以形成多个第一行R1′和多个第一列C1′，并且可以二维地布置第二驱动有源区115b′，以形成多个第二行R2′和多个第二列C2′。在第一方向(x轴方向)上交替地布置第一列C1′和第二列C2′，并且在第二方向(y轴方向)上交替地布置第一行R1′和第二行R2′。
每个第一行R1′中的第一驱动有源区115a′沿第一方向(x轴方向)布置为具有第一行节距240a，并且每个第一列C1′中的第一驱动有源区115a′沿第二方向(y轴方向)布置为具有第一列节距240b。第二行R2′中的第二驱动有源区115b′沿着第一方向(x轴方向)布置为具有第二行节距250a，并且每个第二列C2′中的第二驱动有源区115b沿着第二方向布置为具有第二列节距250b。
第一驱动有源区115a′和第二驱动有源区115b′中的每个包括公共部分112以及从公共部分112延伸的第一、第二和第三分支部分113a、113b和113c。第一驱动栅极图案Gd1、第二驱动栅极图案Gd2和第三驱动栅极图案Gd3可以分别跨越第一分支部分113a、第二分支部分113b和第三分支部分113c。在公共部分112中形成公共源极/漏极，并且在第一、第二和第三分支部分113a、113b和113c中分别形成第一、第二和第三单独源极/漏极。
在第二方向上可以顺序地布置每个第一驱动有源区115a′的第一分支部分113a、公共部分112以及第三分支部分113c，并且在第一方向上可以布置每个第一驱动有源区115a′的第二分支部分113b和公共部分112。第一方向可以是单元区50中的栅极线SSL、WL1至WLn以及GSL的纵向方向。在第二方向上可以顺序地布置每个第二驱动有源区114b′的第一分支部分113a、公共部分112以及第三分支部分113c，并且在第一方向上可以布置第二驱动有源区115b′的第二分支部分113b和公共部分112。在相互邻近的第一列C1′和第二列C2′中，第一列C1′的第二分支部分113b可以朝着第二列C2′延伸，并且第二列C2′的第二分支部分113b可以朝着第一列C1′延伸。相邻的第一列C1′的第二分支部分113b和第二列C2′的第二分支部分113b可以在第二方向上重叠。
可以将相互邻近的第一列C1′和第二列C2′的公共源极/漏极电连接到一个驱动线170b。可以将驱动线170b变成图11的驱动线170a的形式。
第一列节距240b可以等于或小于单元区50中的相互邻近的六个单元串S1、S2、S3、S1、S2以及S3在第二方向上的长度235。
[第二实施例]
根据本实施例的半导体装置可以被更加高度地集成。例如，可以在一个驱动有源区处形成并联连接的四个驱动晶体管。相同的附图标记在第一和第二实施例中始终表示相同的部件。
图14是示出根据本发明的另一实施例的半导体装置的等效电路图。
参照图14，半导体装置可以包括第一驱动晶体管组DTG1、第二驱动晶体管组DTG2、第三驱动晶体管组DTG3和第四驱动晶体管组DTG4以及与第一至第四驱动晶体管组DTG1至DTG4相对应的第一单元串S1、第二单元串S2、第三单元串S3和第四单元串S4。将不再重复第一至第三单元串S1至S3的详细说明，因为上文参照图1对其进行了描述。第四单元串S4可以具有与第一至第三单元串S1至S3相同的结构。也就是说，第四单元串S4可以包括第一选择晶体管Ts1、多个单元晶体管Tc1至Tcn以及第二选择晶体管Ts2。将不再重复第一至第三驱动晶体管DTG1至DTG3的详细说明，因为上文参照图1对其进行了描述。第四驱动晶体管组DTG4可以包括分别与第四单元串S4的第一选择晶体管Ts1、多个单元晶体管Tc1至Tcn和第二选择晶体管Ts2相对应的多个第四驱动晶体管TD4。多个第四驱动晶体管TD4的栅极可以电连接到一个第四驱动栅极线DGL4。可以独立地控制第一至第四驱动栅极线DGL1至DGL4。
第四驱动晶体管TD4的第一源极/漏极可以分别电连接到第四单元串S4中的第一选择晶体管Ts1的栅极、单元晶体管Tc1至Tcn的栅极以及第二选择晶体管Ts2的栅极。第四驱动晶体管TD4的第二源极/漏极可以分别电连接到多个节点N1至Nm。如图1所示，节点N1至Nm分别被电连接到第一至第三驱动晶体管TD1至TD3的第二源极/漏极。因此，节点N1至Nm分别被电连接到第一至第四驱动晶体管TD1至TD4的第二源极/漏极。通过节点N1至Nm可以将第一至第四驱动晶体管TD1至TD4并联连接。第四驱动晶体管TD4可以如第一至第三驱动晶体管TD1至TD3那样控制比电源电压更高的高电压。
根据上述半导体装置，通过节点N1至Nm中的每一个，将四个驱动晶体管TD1至TD4相互并联连接。因此，连接到节点N1至Nm中的每一个的第一至第四驱动晶体管TD1至TD4可以共享一个公共源极/漏极。结果，可以减小第一至第四驱动晶体管TD1至TD4的面积，以实现更加高度集成的半导体装置。
接下来，参照图15和16来更详细地描述根据本实施例所实现的半导体装置。
图15是示出根据本发明的另一实施例的半导体装置的俯视图，以及图16是示出图15的驱动有源区的俯视图。
参照图15和16，由在单元区50中的衬底100上设置的第一装置隔离图案可以限定多个单元有源区110。另外，由在驱动电路区60中的衬底100上设置的第二装置隔离图案可以限定多个驱动有源区215a。驱动有源区215a中的驱动晶体管可以控制比电源电压更高的高电压。因此，第二装置隔离图案可以形成为比第一装置隔离图案更深。驱动有源区215a可以是由第二装置隔离图案围绕的衬底100的一部分。
在驱动电路区60中可以将多个驱动有源区215a布置在第一方向(即x轴方向)上以形成一行。每个有源区215a可以包括公共部分112、从公共部分延伸并且相互间隔开的第一分支部分113a、第二分支部分113b、第三分支部分1113c和第四分支部分113d。第一至第四分支部分113a至113d可以从公共部分112的互不相同的侧面延伸。公共部分112以及第一至第四分支部分113a至113d可以直接相互接触。
在第一方向上可以顺序地布置第一分支部分113a、公共部分112以及第三分支部分113c，并且在与第一方向垂直的第二方向(即y轴方向)上可以顺序地布置第二分支部分113b、公共部分112以及第四分支部分113d。例如，每个驱动有源区215a可以具有十字形式。第一、第二、第三和第四驱动栅极图案Gd1、Gd2、Gd3和Gd4可以分别跨越每个驱动有源区215a中的第一分支部分113a、第二分支部分113b、第三分支部分113c和第四分支部分113d。第一驱动栅极图案Gd1和第三驱动栅极图案Gd3可以在第二方向上相互平行地延伸。第二驱动栅极图案Gd2和第四驱动栅极图案Gd4可以在第一方向上相互平行地延伸。驱动栅极图案Gd1、Gd2、Gd3和Gd4中的每一个可以包括顺序地堆叠的驱动栅极绝缘层和驱动栅电极。
在公共部分112中设置公共源极/漏极，并且在第一、第二、第三和第四分支部分113a、113b、113c和113d中分别形成第一、第二、第三和第四单独源极/漏极127a、127b、127c和127d。第一至第四单独源极/漏极127a、127b、127c和127d被相互间隔开并且与公共源极/漏极间隔开。公共源极/漏极可以对应于图14的节点N1至Nm中的每一个，并且第一至第四单独源极/漏极127a、127b、127c和127d可以与图14的第一至第四驱动晶体管TD1至TD4的第一源极/漏极相对应。当将驱动栅极图案Gd1至Gd4与公共部分112间隔开时，公共源极/漏极可以在驱动栅极图案Gd1至Gd4与公共部分112之间的第一至第四分支部分113a113d中延伸。第四驱动栅极图案Gd4、第四单独源极/漏极127d以及公共源极/漏极构成图14的第四驱动晶体管。
在第一、第二、第三和第四单独源极/漏极127a、127b、127c和127d上可以分别设置第一、第二、第三和第四接合传导图案135a、135b、135c和135d。第四接合传导图案135d可以具有平行于第四驱动栅极Gd4而延伸的条状形状。
可以在单元区50中设置第一、第二、第三和第四单元串S1、S2、S3和S4。第一、第二、第三和第四单元串S1、S2、S3和S4可以分别对应于第一、第二、第三和第四驱动晶体管。单元串S1至S4的栅极线SSL、WL1至WLn以及GSL跨越单元有源区110。第四单元串S4的栅极线SSL、WL1至WLn以及GSL可以具有与第一单元串S1的栅极线SSL、WL1至WLn以及GSL相同的结构。第四单元串S4相对于公共源极线CSL而与第三单元串S3对称。
在驱动电路区60中可以设置与第一、第二和第三单元串S1、S2和S3相对应的第一、第二和第三互连线155a、155b和155c。通过第四互连线155d将第四单元串S4的栅极线SSL、WL1至WLn以及GSL可以分别电连接到行中的第四单独源极/漏极127d。经由第四接合传导图案127d，可以将第四互连线155d电连接到第四单独源极/漏极。第四驱动栅极线DGL4被电连接到行中的第四驱动栅极图案Gd4。可以单独控制第四驱动栅极线DGL4以及第一、第二和第三驱动栅极线DGL1、DGL2和DGL3。
驱动栅极线DGL1至DGL4和互连线155a至155d可以设置在距衬底100顶表面的相同高度处。可替选地，驱动栅极线DGL1至DGL4以及互连线155a至155d中的至少一个可以设置在与驱动DGL1至DGL4和互连线155a至155d中的其他线不同的高度处。例如，互连线155a至155d中的至少一个可以设置在与驱动栅极线DGL1至DGL4相同的高度处。互连线155a至155d中的其他线可以设置在与驱动栅极线DGL 1至DGL4不同的高度处。可替选地，驱动栅极线DGL1至DGL4可以设置在与互连线155a至155d不同的高度处。可替选地，可以将第一和第三互连线155a和155c设置在第一高度，并且可以将第二和第四互连线155b和155d设置在第二高度。在这种情况下，第一高度和第二高度相互不同。本发明不限于此。根据对半导体装置的需要可以将驱动栅极线DGL1至DGL4和互连线155a至155d设置在各种高度和/或位置。
根据上述半导体装置，在一个驱动有源区215a中形成四个驱动晶体管。四个驱动晶体管共享在一个驱动有源区215a中形成的一个公共源极/漏极。因此，可以将该半导体装置更加高度地集成。
图17是示出在根据本发明的另一实施例的半导体装置中包括的驱动有源区的一种布置的俯视图。
参照图17，在驱动电路区60中可以二维地布置多个驱动有源区215a以形成多个行和多个列。每个行中的驱动有源区215a可以沿着第一方向(即x轴方向)布置为具有行节距260a。每个列中的驱动有源区215a可以沿着第二方向(即y轴方向)布置为具有列节距260b。可以将一个驱动线170电连接到在每个列中的驱动有源区215a中形成的公共源极/漏极。
在单元区50中可以设置分别与行相对应的多个单元串组。每个单元串组可以包括第一、第二、第三和第四单元串S1、S2、S3和S4。可以在第二方向上布置单元串组。列节距260b可以等于或小于相互邻近的第一、第二、第三和第四单元串S1、S2、S3和S4在第二方向上的长度255。
可以以不同的形式来布置根据本实施例的半导体装置的驱动有源区215a。这将参照图18来描述。
图18是示出在根据本发明的另一实施例的半导体装置中包括的驱动有源区的另一种布置的俯视图。
参照图18，在驱动电路区60中二维地布置多个第一驱动有源区215a，以形成多个第一行R1和多个第一列C1。在驱动电路区60中二维地布置多个第二驱动有源区215b，以形成多个第二行R2和多个第二列C2。每个第一行R1中的第一驱动有源区215a可以沿着第一方向布置为具有第一行节距270a。每个第一列C1中的第一驱动有源区215a可以沿着第二方向布置为具有第一列节距270b。每个第二行R2中的第二有源区215b可以沿着第一方向布置为具有第二行节距280a。每个第二列C2中的第二驱动有源区215b可以沿着第二方向布置为具有第二列节距280b。第一行节距270a和第二列节距280a可以是相同的。第一列节距270b和第二列节距280b可以是相同的。可以沿着第一方向交替地布置第一列C1和第二列C2，并且可以沿着第二方向交替地布置第一行R1和第二行R2。
第二驱动有源区215b可以具有与第一驱动有源区215b相同的结构。第一驱动有源区215a可以在上下和左右方向上相对于第一驱动有源区215a的中心点具有对称结构。第一行R1的第二分支部分113b可以在第一方向上与邻近于第一行R1一侧的第二行R2的第四分支部分113b重叠。以同样的方式，第一行R1的第四分支部分113b可以在第一方向上与邻近于第一行R1另一侧的第二行R2的第二分支部分113b重叠。第一和第二驱动有源区215a和215b可以相互间隔开。
一个驱动线170b可以电连接到相互邻近的第一列C1和第二列C2的公共源极/漏极。驱动线170b可以在第二方向上以之字形延伸。可替选地，驱动线170b可以具有与图11的驱动线170a相同的形式。
在单元区50中可以沿第二方向布置与第一行R1和第二行R2相对应的多个单元串组。每个单元串组包括第一至第四单元串S1至S4。第一列节距270b可以等于或小于两个单元串组(即八个单元串)在第二方向上的长度265。
在上述实施例中，描述了其中将三个驱动晶体管或四个驱动晶体管电连接到节点N1至Nm中的每一个的半导体装置。然而，本发明不限于此。可以将五个以上的驱动晶体管电连接到节点N1至Nm中的每一个。因此，五个以上的驱动晶体管形成在一个驱动有源区中，并且五个以上的驱动晶体管可以共享驱动有源区中的一个公共源极/漏极。
上述实施例公开了根据本发明的NAND型非易失性存储器装置。然而，本发明不限于此。例如，根据本发明的半导体装置可以具有包括驱动有源区和驱动有源区中的至少三个驱动晶体管的其他形式的半导体装置。另外，可以将驱动有源区和在该驱动有源区中形成的至少三个驱动晶体管应用于除了解码器电路区之外的其他驱动电路区。
根据本发明的实施例的半导体装置可以包括在电子系统中。将参照附图来描述该电子系统。
图19是示出包括根据本发明的实施例的半导体装置的电子系统的框图。
参照图19，电子系统1300可以包括控制器1310、输入/输出装置1320以及存储器装置1330。通过总线1350可以将控制器1310、输入/输出装置1320以及存储器装置1330相互连接。总线1350可以对应于用于传输数据和/或实际信号的路径。控制器1310可以包括微处理器、数字信号处理器以及微控制器中的至少一个或者用于执行它们的类似功能的逻辑装置中的至少一个。输入/输出装置1320可以包括袖珍键盘、键盘以及显示装置中的至少一个。存储器装置1330可以存储由控制器1310执行的数据和/或命令。存储器装置1330可以包括根据第一实施例和第二实施例的半导体装置中的至少一个。电子系统1300还可以包括用于经由通信网络来发送数据或从通信网络接收数据的接口1340。接口1340可以是有线的或无线的。例如，接口1340可以包括天线或有线/无线收发机。
可以用移动系统、个人计算机、工业计算机或用于执行各种功能的系统来实现电子系统1300。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、web浏览板、移动电话、无线电话、膝上型计算机、存储卡、数字音乐系统、或信息发送/接收系统。如果电子系统1300是用于无线通信的装置，则可以将其用作诸如码分多址(CDMA)、全球移动通信(GSM)系统、北美数字蜂窝(NADC)、E-时分多址(TDMA)、宽带码分多址(WCDMA)以及CDMA2000等第三代通信系统的通信接口协议。
可以将根据本发明的实施例的半导体装置包括在存储卡中。这将参照附图来描述。
图20是示出具有根据本发明的实施例的半导体装置的存储卡的框图。
参照图20，存储卡1400包括存储器装置1410和存储器控制器1420。存储器装置1410存储数据。存储器装置1410可以具有即使没有电源供应也能保持存储数据的非易失特性。存储器装置1410可以包括第一和第二实施例的半导体装置中的至少一个。存储器控制器1420响应于主机的读/写请求而从存储器装置1410读取存储的数据或将数据存储在存储器装置1410中。
根据上述半导体装置，至少三个驱动晶体管形成在驱动有源区中并且共享一个公共源极/漏极。因此，可以减小一个驱动晶体管在半导体装置中占用的面积。结果，可以实现高度集成的半导体装置。由于驱动晶体管控制高电压，所以其可以具有大尺寸。因此，通过减小驱动晶体管的尺寸，可以将半导体装置有效地高度集成。
应将上述主题视为说明性而非限制性的，且随附权利要求意图涵盖落入本发明的真实精神和范围内的所有此类修改、改进、及其他实施例。因此，在法律允许的最大限度内，将由以下权利要求及其等价物的可能的最广泛解释来确定本发明的范围，并且本发明的范围不受前述详细说明的限制或局限。

Claims (21)

1.一种半导体装置，包括：
在衬底中限定的驱动有源区，所述驱动有源区包括公共部分和第一分支部分、第二分支部分以及第三分支部分，所述第一分支部分至第三分支部分从所述公共部分延伸并且被相互间隔开；
分别跨越所述第一分支部分、所述第二分支部分和所述第三分支部分的第一驱动栅极图案、第二驱动栅极图案以及第三驱动栅极图案；
被设置在至少所述公共部分中的公共源极/漏极；以及
第一单独源极/漏极、第二单独源极/漏极和第三单独源极/漏极，分别被设置在所述第一驱动栅极图案、所述第二驱动栅极图案和所述第三驱动栅极图案的一侧处的所述第一分支部分、所述第二分支部分和所述第三分支部分中，所述第一单独源极/漏极至第三单独源极/漏极被相互间隔开。
2.如权利要求1所述的半导体装置，还包括在所述衬底的单元区中设置的第一单元串、第二单元串以及第三单元串，
其中，所述第一单元串包括被电连接到所述第一单独源极/漏极的栅极线；
所述第二单元串包括被电连接到所述第二单独源极/漏极的栅极线；以及
所述第三单元串包括被电连接到所述第三单独源极/漏极的栅极线。
3.如权利要求2所述的半导体装置，其中，所述第一单元串至第三单元串中的每一个包括第一选择线、多个单元栅极线以及第二选择栅极线；以及
被电连接到所述第一单独源极/漏极至第三单独源极/漏极的所述栅极线具有相同的类型。
4.如权利要求1所述的半导体装置，其中，沿着第一方向顺序地布置所述第一分支部分、所述公共部分以及所述第三分支部分；以及
沿着与所述第一方向垂直的第二方向顺序地布置所述公共部分和所述第二分支部分。
5.如权利要求1所述的半导体装置，还包括：
第一接合传导图案，被设置在所述第一单独源极/漏极上并且平行于所述第一驱动栅极图案；
第二接合传导图案，被设置在所述第二单独源极/漏极上并且平行于所述第二驱动栅极图案；
第三接合传导图案，被设置在所述第三单独源极/漏极上并且平行于所述第三驱动栅极图案；以及
公共接合传导图案，被设置在所述公共源极/漏极上。
6.如权利要求1所述的半导体装置，还包括：
分别被电连接到所述第一单独源极/漏极、第二单独源极/漏极和第三单独源极/漏极的第一互连线、第二互连线以及第三互连线；以及
被电连接到所述公共源极/漏极的驱动线。
7.如权利要求1所述的半导体装置，其中：
所述驱动有源区包括第四分支部分，所述第四分支部分从所述公共部分延伸并且与所述第一分支部分至第三分支部分间隔开；以及
所述半导体装置还包括：
跨越所述第四分支部分的第四驱动栅极图案；以及
第四单独源极/漏极，被设置在所述第四驱动栅极图案的一侧处的第四分支部分中并且与所述第一单独源极/漏极至第三单独源极/漏极间隔开。
8.如权利要求7所述的半导体装置，其中：
沿着第一方向顺序地布置所述第一分支部分、所述公共部分以及所述第三分支部分；以及
沿着与所述第一方向垂直的第二方向顺序地布置所述第二分支部分、所述公共部分以及所述第四分支部分。
9.如权利要求7所述的半导体装置，还包括：
被设置在所述衬底的单元区中的第一单元串、第二单元串、第三单元串以及第四单元串，
其中，所述第一单元串包括被电连接到所述第一单独源极/漏极的栅极线；
所述第二单元串包括被电连接到所述第二单独源极/漏极的栅极线；
所述第三单元串包括被电连接到所述第三单独源极/漏极的栅极线；以及
所述第四单元串包括被电连接到所述第四单独源极/漏极的栅极线。
10.如权利要求1所述的半导体装置，其中，向所述公共源极/漏极提供比电源电压高的驱动电压。
11.一种半导体装置，包括：
被二维地布置在衬底的驱动电路区中的多个驱动有源区，每个所述驱动有源区包括公共部分和第一分支部分、第二分支部分以及第三分支部分，所述第一分支部分至第三分支部分从所述公共部分延伸；
被设置在每个所述驱动有源区上的第一驱动栅极图案、第二驱动栅极图案以及第三驱动栅极图案，所述第一驱动栅极图案、所述第二驱动栅极图案和所述第三驱动栅极图案分别跨越所述第一分支部分、所述第二分支部分和所述第三分支部分；
被设置在每个所述驱动有源区中的第一单独源极/漏极、第二单独源极/漏极以及第三单独源极/漏极，所述第一单独源极/漏极、所述第二单独源极/漏极和所述第三单独源极/漏极分别被设置在所述第一驱动栅极图案至第三驱动栅极图案的一侧处的所述第一分支部分、所述第二分支部分和所述第三分支部分中并且相互间隔开；以及
被设置在每个所述驱动有源区中的公共源极/漏极，所述公共源极/漏极被设置在至少所述公共部分中。
12.如权利要求11所述的半导体装置，还包括在所述衬底的单元区中设置的第一单元串、第二单元串以及第三单元串，
其中，所述驱动有源区形成多个行；
所述第一单元串的第一选择栅极线、多个单元栅极线以及第二选择栅极线分别被电连接到所述多个行的一行中的所述第一单独源极/漏极；
所述第二单元串的第一选择栅极线、多个单元栅极线以及第二选择栅极线分别被电连接到所述一行中的所述第二单独源极/漏极；以及
所述第三单元串的第一选择栅极线、多个单元栅极线以及第二选择栅极线分别被电连接到所述一行中的所述第三单独源极/漏极。
13.如权利要求11所述的半导体装置，其中，所述驱动有源区包括：
第一驱动有源区，所述第一驱动有源区构成多个第一行和多个第一列；以及
第二驱动有源区，所述第二驱动有源区构成多个第二行和多个第二列，
其中，在第一方向上交替地布置所述第一列和所述第二列，并且在与所述第一方向垂直的第二方向上交替地布置所述第一行和所述第二行。
14.如权利要求13所述的半导体装置，其中：
沿着所述第一方向布置每个所述第一驱动有源区的所述第一分支部分、所述公共部分以及所述第三分支部分；
沿着所述第一方向布置每个所述第二驱动有源区的所述第一分支部分、所述公共部分以及所述第三分支部分；
在相互邻近的所述第一行和所述第二行中，每个所述第一驱动有源区的所述第二分支部分朝着所述第二行延伸，并且每个所述第二驱动有源区的所述第二分支部分朝着所述第一行延伸；以及
所述第一方向是所述衬底的单元区中的栅极线的纵向方向。
15.如权利要求14所述的半导体装置，其中，在相互邻近的所述第一行和所述第二行中，所述第一行的所述第二分支部分和所述第二行的所述第二分支部分在所述第一方向上重叠。
16.如权利要求13所述的半导体装置，其中，沿着所述第二方向布置每个所述第一驱动有源区的所述第一分支部分、所述公共部分以及所述第三分支部分；
沿着所述第二方向布置每个所述第二驱动有源区的所述第一分支部分，所述公共部分以及所述第三分支部分；
在相互邻近的所述第一列和所述第二列中，每个所述第一驱动有源区的所述第二分支部分朝着所述第二列延伸，并且每个所述第二驱动有源区的所述第二分支部分朝着所述第一列延伸；以及
所述第一方向是所述衬底的单元区中的栅极线的纵向方向。
17.如权利要求16所述的半导体装置，其中，在相互邻近的所述第一列和所述第二列中，所述第一列的所述第二分支部分和所述第二列的所述第二分支部分在所述第二方向上重叠。
18.如权利要求13所述的半导体装置，其中，相互邻近的所述第一列和所述第二列中的所述公共源极/漏极被电连接到一个驱动线。
19.如权利要求11所述的半导体装置，其中，每个所述驱动有源区还包括从所述公共部分延伸的第四分支部分；以及
所述半导体装置还包括：
第四驱动栅极图案，在每个所述驱动有源区上被设置为跨越所述第四分支部分；以及
第四单独源极/漏极，被设置在每个所述驱动有源区中的所述第四驱动栅极图案的一侧处的所述第四分支部分中。
20.如权利要求19所述的半导体装置，还包括在所述衬底的单元区中设置的第一单元串、第二单元串、第三单元串以及第四单元串，
其中，所述驱动有源区形成多个行；
所述第一单元串的第一选择栅极线、多个单元栅极线以及第二选择栅极线分别被电连接到所述多个行的一行中的所述第一单独源极/漏极；
所述第二单元串的第一选择栅极线、多个单元栅极线以及第二选择栅极线分别被电连接到所述一行中的所述第二单独源极/漏极；
所述第三单元串的第一选择栅极线、多个单元栅极线以及第二选择栅极线分别被电连接到所述一行中的所述第三单独源极/漏极；以及
所述第四单元串的第一选择栅极线、多个单元栅极线以及第二选择栅极线分别被电连接到所述一行中的所述第四单独源极/漏极。
21.如权利要求19所述的半导体装置，其中，在每个所述驱动有源区中，沿着第一方向布置所述第一分支部分、所述公共部分以及所述第三分支部分，并且沿着与所述第一方向垂直的第二方向布置所述第二分支部分、所述公共部分以及所述第四分支部分。
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