CN117766005A - 页缓冲器的开关装置、具有该开关装置的存储器装置及其擦除方法 - Google Patents

Abstract

本公开提供了一种具有页缓冲器的开关装置的存储器装置及其擦除方法，该存储器装置包括：多个开关单元，耦接于存储单元阵列与所述页缓冲器的感测放大电路之间。所述多个开关单元中的每一个开关单元还包括：高压元件与低压元件，所述高压元件与所述低压元件彼此串联连接。所述高压元件的第一端耦接到所述感测放大电路，所述低压元件的第一端耦接到所述存储单元阵列的共源极线。所述高压元件的第二端与所述低压元件的第二端彼此连接并耦接到所述存储单元阵列的相应位线。与各所述多个开关单元耦接的所述共源极线共用共同有源区。

Description

页缓冲器的开关装置、具有该开关装置的存储器装置及其擦 除方法

技术领域

本公开关于一种页缓冲器的开关装置，尤其涉及一种页缓冲器的开关装置、具有该开关装置的存储器装置及其擦除方法。

背景技术

随着存储器装置的发展，其内部的存储单元数量也越来越多，造成存储器装置的面积也随着增加。

存储器装置主要包括存储器阵列以及其相关电路，存储器阵列的位线和内部数据输出线之间连接有页缓冲器。一般来说，页缓冲器内可以包括开关装置，这些开关装置由具有薄栅极氧化层与深接合的高压元件所构成，以进行擦除操作。因此，这些高压元件会占据更多的面积。

因此，如何提供一个页缓冲器的开关装置的结构，可以达到既有的作用而且又可以减少存储器面积，便是一个需要努力的课题。

发明内容

基于上述说明，本公开提供了一种页缓冲器的开关装置、具有该开关装置的存储器装置及其擦除方法。

根据本公开一实施例提供了一种具有页缓冲器的开关装置的存储器装置，该具有页缓冲器的开关装置的存储器装置包括：多个开关单元，耦接于存储单元阵列与所述页缓冲器的感测放大电路之间。所述多个开关单元中的每一个开关单元还包括：高压元件与低压元件，所述高压元件与所述低压元件彼此串联连接。所述高压元件的第一端耦接到所述感测放大电路，所述低压元件的第一端耦接到所述存储单元阵列的共源极线。所述高压元件的第二端与所述低压元件的第二端彼此连接并耦接到所述存储单元阵列的相应位线。与各所述多个开关单元耦接的所述共源极线共用共同有源区。

根据本公开另一实施例提供了一种具有页缓冲器的开关装置的存储器装置，该具有页缓冲器的开关装置的存储器装置包括：存储单元阵列以及页缓冲器。存储单元阵列包括多个位线、多个字线与多个存储单元，所述多个存储单元中的每一个存储单元设置在所述多个字线与所述多个位线分别相交的位置。页缓冲器耦接至所述存储单元阵列的所述多个位线。所述页缓冲器还包括开关装置与感测放大电路。所述开关装置还包括：多个开关单元，耦接于所述存储单元阵列与所述感测放大电路之间。所述多个开关单元中的每一个开关单元还包括：高压元件与低压元件，所述高压元件与所述低压元件彼此串联连接。所述高压元件的第一端耦接到所述感测放大电路，所述低压元件的第一端耦接到所述存储单元阵列的共源极线。所述高压元件的第二端与所述低压元件的第二端彼此连接并耦接到所述存储单元阵列的相应位线。与各所述多个开关单元耦接的所述共源极线共用共同有源区。

根据本公开另一实施例提供了一种存储器装置的擦除方法，其中存储器装置具有存储单元阵列与页缓冲器，所述页缓冲器包括有多个开关单元构成的开关装置。所述多个开关元件中的每一个开关元件包括作为高压元件的第一晶体管与作为低压元件的第二晶体管。所述第一晶体管与所述第二晶体管彼此串联连接。所述第一晶体管的第一端耦接到所述页缓冲器的感测放大电路，所述第二晶体管的第一端耦接到所述存储单元阵列的共源极线。所述第一晶体管的第二端与所述第二晶体管的第二端彼此连接并耦接到所述存储单元阵列的相应位线，及与各所述多个开关单元耦接的所述共源极线共用共同有源区。对所述多个开关单元中的每一个开关单元，所述擦除方法包括：将所述第一晶体管关闭；将第一电压施加于所述第二晶体管的栅极，以导通所述第二晶体管；当施加于所述第二晶体管的所述栅极的所述第一电压维持稳定一规定时间后，在所述共源极线施加擦除电压；通过所述擦除电压将所述第二晶体管的所述栅极的栅极电压升压至所述擦除电压与所述第一电压之和，且将所述相应位线的位线电压升压至所述擦除电压；以及对所述相应位于线的存储单元进行双端擦除。

附图说明

图1绘示了一种存储器装置的电路架构方块示意图；

图2绘示了页缓冲器的开关装置的电路示意图；

图3A绘示了根据本公开实施例的页缓冲器中开关装置的开关单元的电路示意图；

图3B绘示了根据本公开实施例的页缓冲器的开关装置的布局结构示意图；

图3C绘示了对应图3B的布局结构的开关装置的开关单元的等效电路的一部分；

图4A至图4J绘示了根据本公开的页缓冲器的开关装置的制造流程示意图；

图5绘示了应用本公开的页缓冲器的开关装置的3D闪存的结构示意图；

图6绘示了根据本公开实施例的页缓冲器的开关装置进行擦除操作时的电压波形示意图；

图7绘示了根据本公开实施例的页缓冲器的开关装置的面积缩减效果示意图。

附图说明：

100：存储器装置；

102：存储单元阵列；

104a：列译码器；

104b：行译码器；

106：页缓冲器；

106a：感测放大电路；

106b：开关装置；

1018：高电压产生器；

110：控制电路；

112a：命令缓存器；

112b：地址缓存器；

112c：状态缓存器；

114a：输出缓冲器；

114b：控制缓冲器；

114c：数据缓冲器；

116a：列预译码器；

116b：行预译码器；

200：开关单元；

202、MN1、MN4：第一晶体管；

204、MN2、MN3：第二晶体管；

202a：第一栅极；

204a：第二栅极；

210：第一有源区；

212：第二有源区；

300：基底；

300a：基底；

300b：结构；

302：垫氧化层；

304：氮化硅层；

304a：图案化的氮化硅层；

306：垫氧化层；

306a：栅极氧化层；

310：导电层；

310-1、310-2、310-3、310-4：栅极；

312：掩模层；

314：间隙壁；

320：淡掺杂区；

322：掺杂区；

330：层间介电层；

340：接触窗；

410：页缓冲器；

412：感测放大电路；

412a：第一感测放大电路；

412b：第二感测放大电路；

414：开关装置；

420：存储单元阵列；

420a：第一子阵列；

420b：第二子阵列；

BL0、BL1、BLi：位线；

CSL：共源极线；

SA、SA0、SAi：感测放大器；

BLS0、BLS1：位线选择信号；

Bias_select0、Bias_select1：偏压选择信号；

L1：第一晶体管的栅极长度；

L2：第二晶体管的栅极长度；

T1：第一晶体管的栅极氧化层的厚度；

T2：第二晶体管的栅极氧化层的厚度。

具体实施方式

图1绘示了一种存储器装置的电路架构方块示意图。存储器装置100基本上包括存储单元阵列102、列译码器104a、行译码器104b、页缓冲器106、高电压产生器108、控制电路110、命令缓存器112a、地址缓存器112b、状态缓存器112c、输出缓冲器114a、控制缓冲器114b、数据缓冲器114c、列预译码器116a与行预译码器116b。

存储单元阵列102可由多个存储单元所构成，存储单元阵列102可包括多条位线BL与多条字线WL，且多个存储单元分别设置在多个存储单元分别设置多条位线BL与多条字线WL的相交处。通过列译码器104a与行译码器104b可以对地址信号进行译码，进而特定出存储单元阵列102中的特定存储单元，以进行写入(编程)、擦除或读取。

高电压产生器108，可以产生存储器操作时所需要的高电压给存储单元阵列102和页缓冲器106。控制电路110可以对存储单元阵列102以及周边电路进行的所有操作的控制。其他各缓存器与缓冲器等可用于各种数据、信号或命令的暂存与缓冲。本公开并未限制存储器装置100的结构，本技术领域人员可以依据设计需求来改变存储器装置100的内部电路的设计、变更等，并不影响本公开的实施。

图2绘示了页缓冲器的开关装置的电路示意图。如图2所示，存储单元阵列102可以包含多个区块(block)Block[1]～Block[k]，每一个区块可以包含多个页，如page 1～pagei。如图2所示，每一区块(如Block[1])包括多条位线BL0～BLi。每一条位线(如BL0)上可与多条字线WL1～WLi、串选择线(string select line，SSL)和栅极选择线(gate selectline，GSL)交错。页缓冲器106包括感测放大电路106a和开关装置106b。感测放大电路106a可以包括多个感测放大器SA0～SAi，分别耦接到相应的位线BL0～BLi。

此外，开关装置106b可以包括多个开关单元，其中每一个开关单元都包括第一晶体管MN1与第二晶体管MN2。第一晶体管MN1与第二晶体管MN2为串联连接，第一晶体管MN1与第二晶体管MN2的连接点耦接到相应的位线(如BL0)。第一晶体管MN1的栅极接收位线选择信号BLS。第一晶体管MN1的其中一源/漏极则耦接到感测放大电路106a中与位线BL0相应的感测放大器SA0，另一源/漏极则耦接相应的位线BL0。第二晶体管MN2的栅极接收偏压选择信号Bias_select，且其中一源/漏极则耦接到共同源极线(common sorce line)CSL，另一源/漏极则耦接相应的位线BL0。

在开关装置106b，各开关单元的第一晶体管MN1的栅极是耦接一起，而各开关单元的第二晶体管MN2的栅极也是耦接一起。此外，在本实施例中，第一晶体管MN1为高压元件且第二晶体管MN2为低压元件。亦即，根据本公开实施例，开关装置106b的每一开关单元是包含作为高压元件的晶体管和作为低压元件的晶体管所构成。在此，第一晶体管MN1与第二晶体管MN2例如是MOS晶体管。第一晶体管MN1与第二晶体管MN2可具有相同的结构但栅极长度不同。

图3A绘示了根据本公开实施例的页缓冲器中开关装置的开关单元的电路示意图，图3B绘示根据本公开实施例的页缓冲器的开关装置的布局结构示意图。图3C绘示对应图3B的布局结构的开关装置的开关单元的等效电路的一部分。

如图2所示，开关装置106b耦接在存储单元阵列102与页缓冲器106的感测放大电路106a之间，且开关装置106b耦接到存储单元阵列102的所有位线BL0～BLi。

开关装置106b包括多个开关单元200，每一个图3A所示的开关单元200都连接到存储单元阵列102中一条对应的位线BLj(j＝0～i，此例为BL0)。开关单元200的一端连接到与该对应的位线BL0的感测放大器SA，开关单元200的另一端连接到存储单元阵列102的共源极线CSL。如图3A所示，开关单元200由高电压元件202与低电压元件204彼此串联连接所构成。高压元件202的第一端耦接到感测放大电路SA，低压元件204的第一端耦接到存储单元阵列102的共源极线CSL。高压元件202的第二端与低压元件204的第二端彼此连接(节点N0)并耦接到多个位线BL0～BLi中的相应位线BL0。各多个开关单元200的共源极线CSL的节点共用共同有源区212(参考见图3B)。高电压元件202与低电压元件204分别受控于位线选择信号BLS0和偏压选择信号Bias_select0。

具体来说，高电压元件202与低电压元件204可分别由MOS晶体管MN1、MN2所构成；亦即，开关单元200可包括作为高压元件202的第一晶体管MN1与作为低压元件204的第二晶体管MN2，第一晶体管MN1与第二晶体管MN2彼此串联连接于节点N0。第一晶体管MN1的栅极可接收位线选择信号BLS0，第一源/漏极耦接到与该位线BL0相应的感测放大器SA，第二源/漏极经节点N0耦接到位线BL0。第二晶体管MN2的栅极可接收偏压选择信号Bias_select0，第一源/漏极也经节点N0耦接到该位线BL0，第二源/漏极耦接到共源极线CSL。

此外，第二晶体管MN2的栅极长度L2小于第一晶体管MN1的栅极长度L1。在一实施例中，第一晶体管MN1的栅极长度L1相对于第二晶体管MN2的栅极长度L2的比值L1/L2可以是3～4。此外，在一实施例中，第二晶体管MN2的栅极氧化层的厚度T2小于第一晶体管MN1的栅极氧化层的厚度T1。例如，第一晶体管MN1的栅极氧化层厚度T1相对于第二晶体管MN2的栅极氧化层厚度T2的比值T1/T2可以是5～6。

此外，图3C是对应后述的布局结构的开关装置的等效电路图的一部分。如图3A所示，开关装置106b的各开关单元200的第二晶体管的第二源极/漏极都是连接到共源极线CSL，故开关装置106b的电路的部分是由图3A所示的多个开关单元200构成。在图3C中，基本上是两个图3A所示的开关单元200串联构成。与位线BL0相连的上侧开关装置200包括第一晶体管MN1与第二晶体管MN2，同理与位线BL1相连的下侧开关装置200包括第一晶体管MN4与第二晶体管MN3。在此，第一晶体管MN1(MN4)与第二晶体管MN2(MN3)的连接方式与图3A相同，在此不再赘述。另外，第一晶体管MN1、MN4的栅极分别接收位线选择信号BLS0、BLS1，此外，第二晶体管MN2、MN3的栅极则分别接收偏压选择信号Bias_select0、Bias_select1。

如图3B所示的开关装置的布局结构图所示，图中例示了多个开关单元200，基本上开关单元200的数量与存储单元阵列102的位线BL0～BLi的数量相等。如图3B所示，开关装置106b包括多个第一有源区210，彼此沿着第一方向X延伸；以及第二有源区212，沿着第二方向Y延伸，且大致沿着每个第一有源区210的中间设置。第一方向X与第二方向Y彼此相交，例如第一方向X大致上与第二方向Y垂直。第二有源区212将每个第一有源区划分成第一区与第二区。以图3B为例，位于第二有源区212上方的各第一有源区210可称为第一区，位于第二有源区212下方的各第一有源区210可称为第二区。在此，在第二有源区212上方或下方仅为相对于图3B来说明，并非用于限制本公开的实施。

开关装置106b还包括第一栅极202a与第二栅极204a，设置在上述第一区与第二区的每一个。例如，在各第一有源区210的第一区，第一栅极202a与第二栅极204a沿着第二方向Y延伸，并位于第一有源区210上。第一栅极202a与第二栅极204a大致垂直于各第一有源区210的第一区。第二栅极204a比第一栅极202a更靠近第二有源区212。第一栅极202a与每个第一有源区210的第一区一同形成上述的多个第一晶体管MN1(即高压元件202)。第二栅极204a与每个第一有源区210的第一区一同形成上的多个第二晶体管MN2(即低压元件204)。此外，在每个第一有源区210的第一区中的第一栅极202a与第二栅极204a之间的区域可以通过如接触窗的连接结构来与相应的位线(如位线BL0等)电性耦接。

同样地，在各第一有源区210的第二区，第一栅极202a与第二栅极204a沿着第二方向Y延伸，并位于第一有源区210上。第一栅极202a与第二栅极204a大致垂直于各第一有源区210的第一区。第二栅极204a比第一栅极202a更靠近第二有源区212。第一栅极202a与每个第一有源区210的第二区一同形成上述的多个第一晶体管MN4(即高压元件202)。第二栅极204a与每个第一有源区210的第二区一同形成上述的多个第二晶体管MN3(即低压元件204)。此外，在每个第一有源区210的第二区中的第一栅极202a与第二栅极204a之间的区域可以通过如接触窗的连接结构来与相应的位线(如位线BL1等)电性连接。

此外，如上所述，第二晶体管MN2(MN3)的栅极(即第二栅极204a)的栅极长度L2小于第一晶体管MN1(MN4)的栅极(即第一栅极202a)的栅极长度L1。此外，第二有源区域212是作为一共同有源区，用于连接共源极线CSL。由此，开关装置的各开关单元200的与共源极线CSL的节点耦接的有源区212是共用的。

关于操作方法，以下参考图3C中连接位线BL0的开关单元200作为例子来说明，其他位线所连接的开关装置的操作是相同的。当进行读取时，通过如图1所示列译码器104a和行译码器104b选出特定位线和字线所指定的存储单元。此时，偏压选择信号Bias_select0可以使开关单元的第二晶体管MN2关闭，位线选择信号BLS0使开关单元的第一晶体管MN1导通。

通过此方式，当位线BL0被选择的话，位于该位线BL0与某条被选择的字线WL上的存储单元中所储存的数据可以经由被选择的位线BL0，传送到相应的感测放大器SA进行读取。其他位线的读取方式也是以相同的方式进行。

此外，当进行擦除时，偏压选择信号Bias_select0可以使晶体管MN2导通，位线选择信号BLS0使晶体管MN1关闭。借此，施加在共源极线CSL的擦除电压便可以经晶体管MN2施加到位线BL0，对位线BL0上的所有存储单元进行擦除。因为闪存在擦除时是使用区块擦除，所以其他位于线的存储单元也会同时一并以相同的方式进行擦除。同时参考图2中粗线所示的电压施加路径，以位线BL0为例，施加在共源极线CSL的擦除电压一方面可经位线BL0从存储单元串的上方对各存储单元进行擦除，另一方面可以从存储单元串的下方对各存储单元进行擦除。亦即，此擦除操作是双端擦除的方式，其中一端是从位线侧，另一端是从源极线侧。在存储单元串上的存储单元数量越来越多的情况下，此种双端擦除的方式可以加快擦除速度。

图4A至图4J绘示了根据本公开的页缓冲器的开关装置的制造流程示意图。剖面图是沿着图3B的线A-A’剖开。

如图4A，首先提供一基底300，依次在基底300上形成垫氧化层302和氮化硅层304。接着在图4B，将氮化硅层304图案化为氮化硅层304a。以图案化的氮化层304a为掩模，进行注入。具有阱区的结构300b以注入工艺形成在基底300a上。在一个例子，结构300b的N阱或类似结构等可以在P型基底。

在图4C，未被氮化硅层304a所覆盖的垫氧化层302被移除。较厚的氧化物部分以热氧化法形成在相同的位置。包含较厚的氧化物部分的氧化物层306形成再结构300b上。接着，在图4D，移除图案化的氮化硅层304a。氧化物层306于是暴露出来。

接着，在图4E，利用回刻蚀氧化层306进行清洗，氧化层306一部分的厚度被减少。之后，再进行薄氧化层成长，以最终形成栅极氧化层306a。栅极氧化层306a包含厚度为T1的较厚部分以及厚度为T2的较薄部分。厚度T1大于厚度T2。接着，在图4F，利用沉积法，在栅极氧化层306a上形成导电层310。导电层310例如包括多晶硅和金属硅化物。金属硅化物例如可以是硅化钨。接着，在图4G，在导电层310形成掩模层312，掩模层312具有作为栅极的图案，用于对导电层310进行图案化，以形成栅极310-1、310-2、310-3、310-4。在一例子中，可以使用刻蚀的方式对导电层310进行图案化，以形成栅极310-1、310-2、310-3、310-4。

在图4H，将掩模层312移除，以露出各栅极310-1、310-2、310-3、310-4。多个LDD区域320形成在阱区300b。接着，在图4I，在各栅极310-1、310-2、310-3、310-4的侧壁形成间隙壁314。此外，在阱区300b中形成多个掺杂区322。在此，各掺杂区322是作为晶体管的源极/漏极。各掺杂区322连同各栅极310-1、310-2、310-3、310-4分别构成晶体管，即相当于图3C中的晶体管MN1、MN2、MN3和MN4。

接着，在栅极310-1、310-2、310-3、310-4上形成层间介电层330。之后，在层间介电层330中与各掺杂区322对准的位置形成接触窗开口，之后在接触窗开口填入金属材料形成接触窗340。

以上述方式形成的晶体管MN1、MN2、MN3和MN4中，晶体管MN2、MN3是作为低压元件且其栅极长度为L2。晶体管MN2、MN3的栅极可分别代表图4I所例示的栅极310-2、310-3。晶体管MN1、MN4是作为高压元件且其栅极长度为L1，其中长度L1大于长度L2。晶体管MN1、MN4的栅极可分别代表图4I所例示的栅极310-1、310-4。在一个例子，长度L1可为1μm，而长度L2约为0.35μm。此外，晶体管MN2、MN3的栅极氧化层厚度T2可约为而晶体管MN1、MN4的栅极氧化层厚度T1约为/>

以上所描述的仅为形成开关装置的晶体管MN1、MN2、MN3和MN4的一种示范性例子，本公开并不限定形成多个晶体管的具体方法，任何可以形成本公开的开关装置的方法都可以使用。

图5绘示应用本公开的页缓冲器的开关装置的3D闪存的结构示意图。本公开的页缓冲器的开关装置不仅仅使用于二维的存储器结构，也可以应用在三维的存储器结构。

如图5所示，其例示一种三维NAND闪存的结构的示意图。在此例中，页缓冲器410是设置在存储单元阵列420的下方。如图5所示，页缓冲器410包括放大电路412以及开关装置414。放大电路412还包括第一感测放大电路412a与第二感测放大电路412b，其分别具有多个感测放大器SA。开关装置414的结构可以是例如图3B～3C所示的结构。

在图5的例子中，存储单元阵列420包括多个垂直通道柱(vertical channelpillar)。每一个垂直通道柱包括存储单元串(string of memory cells)并且耦接到位线BL0～BLi。垂直通道柱经由导电层(栅极层与字线层)以及绝缘层的多个交错的对象下贯穿。绝缘层可以由如氧化硅等的介电材料所制成。导电层可以由如钨(W)的金属所制成。导电层可以形成一个或多个串选择线(string select lines，SSLs)，一个或多个字线(WLs)及一个或多个串选接地选择线(ground select lines，GSLs)。垂直通道柱的外表面与导电层接触，作为存储单元的栅极。垂直通道柱可以包括多个层，其包括隧穿层、电荷捕捉层和阻挡层(blocking layer)。隧穿层可以包括氧化硅，或氧化硅/氮化硅组合(例如，氧化物/氮化物/氧化物或ONO)。电荷捕捉层可以包括氮化硅或可以捕捉电荷的其他材料。阻挡层包括氧化硅、氧化铝、及/或这些材料的组合。多个层可以形成在垂直通道柱的内表面上，且多晶硅可以填入垂直通道柱的中间。在与导电层相交的各垂直通道柱中填入材料(例如，多个层与多晶硅)可以沿着垂直方向(如Z方向)形成存储单元串。

在图5所示的例子中，存储单元阵列420可以包括第一子阵列420a与第二子阵列420b。第一子阵列420a与第二子阵列420b均包括位线BL0～BLi，第一子阵列420a与第二子阵列420b的位线BL0～BLi都是分别电性连接。第一子阵列420a与第二子阵列420b分别具有相应的第一感测放大电路412a与第二感测放大电路412b，第一感测放大电路412a与第二感测放大电路412b可以分别设置在第一子阵列420a与第二子阵列420b的下方。也就是说，第一感测放大电路412a与第二感测放大电路412b是设置在第一子阵列420a与第二子阵列420b的多个垂直通道柱的下方。

在图5所示的例子中，开关装置414可以设置在第一子阵列420a与第二子阵列420b之间的下方。如前面所述，在开关装置414中，晶体管MN1、MN2之间的节点例如可以利用金属导线或金属连接结构向上与第一子阵列420a与第二子阵列420b的位线BL0进行耦接。同理，其他的位线BL1～BLi也是以相同的方式耦接到开关装置414。

另外，利用此页缓冲器410的开关装置414对存储单元阵列420进行读取、写入与擦除的方式如前所述一般，在此便不再赘述。此外，上述存储单元阵列420的设置方式仅为一个例子，存储单元阵列420设置方式可以做任意地变更，其并不影响本公开的开关装置414的设置与操作概念。

图6绘示根据本公开实施例的页缓冲器的开关装置进行擦除操作时的电压波形示意图。在此，以图3C的第一晶体管MN1与第二晶体管MN2为例子来说明，第一晶体管MN4与第二晶体管MN3的操作时序也是相同的。

此外，以下为了简化说明，以一条位线BL0来说明，但是实际上在进行擦除操作时是以区块擦除的方式来进行的。此外，以下的说明将以擦除电压为21V来作为说明例，但具体的擦除电压为何，本公开并未特别限定。此外，在此说明的擦除方式可以应用到上述的二维或三维存储单元阵列。

如图6所示，在进行擦除操作时，第一晶体管MN1为关闭，第二晶体管MN2为导通，借此可以将擦除电压经由共源极线CSL施加到位线BL0。一开始，从电源供应端(即供应栅极电压的电源)在时间t1～t2之间提供栅极用的具有电压(第一电压)V1的电源，之后在时间点t2即关闭电源供应。此时，第二晶体管MN2的栅极便被上升到电压V1，在时间t2后第二晶体管MN2的栅极的电压便持续维持在电压V1。此时，第二晶体管MN2的通道便被导通，而可视为一电容器，且栅极为浮置状态。

接着，在施加于第二晶体管MN2的栅极的电压稳定在电压V1一规定时间后，例如时间点t3，便开始对共源极CSL施加擦除电压。在此例中，为了不让第二晶体管MN2栅极一下子接收过高的电压，对共源极CSL施加擦除电压的方式可以采用阶段式的方式来进行施加。利用第二晶体管MN2的通道导通，对共源极CSL施加擦除电压可以使第二晶体管MN2的栅极的电压进一步地上升到擦除电压(例如21V)为止。

在此实施例中，对共源极CSL施加擦除电压是以三阶段的方式进行施加。例如，一开始先施加7V的电压一段时间后，再将电压上升到14V并施加一段时间，最后再将电压上升到21V。此外，在对共源极CSL施加擦除电压时，第二晶体管MN2的栅极的栅极电压也进一步地分别被升压到7V+V1、14V+V1与21V+V1。同时，施加于位线BL0的位线电压也从0V逐步地被升压到7V、14、20V。施加在位线BL0的电压会因为本体效应而使通道关闭，造成位线BL0的电压会略低于擦除电压21V。

此外，上述在共源极线CSL施加擦除电压是以阶段式的方式进行，但是也可以直接一次施加擦除电压21V。此外，上述的例子中，施加在共源极线CSL的擦除电压是以7V、14V、21V的方式进行，亦即将擦除电压每次的增量是相等的，但是每个阶段所施加的电压的增量也可以不相等。此外，每阶段施加电压的时间可以是相等或是不等。施加在共源极线CSL的擦除电压的方式可以有各种变化，端视实际应用来决定施加的方式。

根据本公开实施例，在对存储单元阵列的区块进行擦除时，除了从位线BL侧施加擦除电压外，还可以从共源极线CSL侧(源极线侧)施加擦除电压。亦即，基于本公开的至少一个实施例的页缓冲器的开关装置来进行存储单元阵列的区块擦除时，可以从进行两每一串存储单元的两端施加擦除电压，以加速擦除速度。

图7绘示根据本公开实施例的页缓冲器的开关装置的面积缩减效果示意图。

由图7可以看出本公开的第二晶体管MN2的栅极相较于既有结构的第二晶体管MN2的栅极的压缩比是缩减约34％。本公开的至少一个实施例的第一晶体管MN1的栅极与第二晶体管MN2的栅极之间的有源区域相较于既有结构的面积压缩比是缩减约68％。此外，本公开的至少一个实施例的共源极线CSL用的有源区域是共用的，故其压缩比可以缩减约37％。

因此，通过本公开的至少一个实施例的页缓冲器的开关装置，其将一个高压晶体管元件以低压晶体管元件(如第二晶体管MN2、MN3)替代，并且使其栅极长度小于作为高压晶体管元件的第一晶体管MN1、MN4，而且与共源极线CSL的节点相应的有源区域是共用的。通过此开关装置的结构，开关装置的布局面积可以进一步缩小，进而存储器装置的布局面积也得以缩小。

Claims (20)

1.一种具有页缓冲器的开关装置的存储器装置，其特征在于，包括：

多个开关单元，耦接于存储单元阵列与页缓冲器的感测放大电路之间，

其中，所述多个开关单元中的每一个开关单元还包括：

高压元件与低压元件，所述高压元件与所述低压元件彼此串联连接；

所述高压元件的第一端耦接到所述感测放大电路，所述低压元件的第一端耦接到所述存储单元阵列的共源极线；

所述高压元件的第二端与所述低压元件的第二端彼此连接并耦接到所述存储单元阵列中的相应位线，

其中与各所述多个开关单元耦接的所述共源极线共用共同有源区。

2.根据权利要求1所述的具有页缓冲器的开关装置的存储器装置，其中所述高压元件与所述低压元件分别为第一晶体管与第二晶体管，

所述第一晶体管具有第一源/漏极与第二源/漏极端，所述第一源/漏极耦接到与该相应位线对应的感测放大器，所述第二源/漏极耦接到所述相应位线，

所述第二晶体管具有第一源/漏极与第二源/漏极，所述第一源/漏极耦接到所述相应位线，所述第二源/漏极耦接到共同源极线，

所述第二晶体管的栅极长度小于所述第一晶体管的栅极长度。

3.根据权利要求2所述的具有页缓冲器的开关装置的存储器装置，其中所述开关装置的布局结构包括：

多个第一有源区，沿着第一方向延伸；

第二有源区，沿着第二方向延伸且与所述多个第一有源区相连，并将各所述多个第一有源区划分为第一区与第二区，其中所述第一方向与所述第二方向彼此相交；以及

第一栅极与第二栅极，沿着所述第二方向延伸，设置在所述第一区与所述第二区的每一个且位于各所述多个第一有源区上，其中所述第二栅极比所述第一栅极更靠近所述第二有源区。

4.根据权利要求3所述的具有页缓冲器的开关装置的存储器装置，其中在所述第一区中的各所述多个第一有源区，所述第一栅极与各所述多个第一有源区一同形成所述第一晶体管，且所述第二栅极与各所述多个第一有源区一同形成所述第二晶体管，及

在所述第二区的各所述多个第一有源区，所述第一栅极与各所述多个第一有源区一同形成所述第一晶体管，且所述第二栅极与各所述多个第一有源区一同形成所述第二晶体管，及

在所述第二栅极的所述第一方向上的所述第二晶体管的所述栅极长度小于在所述第一栅极的所述第一方向上的所述第一晶体管的所述栅极长度。

5.根据权利要求2所述的具有页缓冲器的开关装置的存储器装置，其中所述第一晶体管的所述栅极长度相对于所述第二晶体管的栅极长度的比值为3～4。

6.根据权利要求2所述的具有页缓冲器的开关装置的存储器装置，其中所述第二晶体管的所述栅极的栅极氧化层的厚度小于所述第一晶体管的栅极氧化层的厚度。

7.根据权利要求1所述的具有页缓冲器的开关装置的存储器装置，其中所述存储单元阵列为三维结构，且所述页缓冲器设置在所述存储单元阵列下。

8.根据权利要求7所述的具有页缓冲器的开关装置的存储器装置，其中所述存储单元阵列还包括第一子阵列与第二子阵列，且所述页缓冲器的所述感测放大电路还包括第一感测放大电路与第二感测放大电路，

所述第一感测放大电路与所述第二感测放大电路分别设置在所述第一子阵列与所述第二子阵列下方，及

所述开关装置设置在所述第一子阵列与所述第二子阵列之间的所述存储单元阵列下方。

9.一种具有页缓冲器的开关装置的存储器装置，其特征在于，包括：

存储单元阵列，包括多个位线、多个字线与多个存储单元，所述多个存储单元的每一个设置在所述多个字线与所述多个位线分别相交的位置；以及

页缓冲器，耦接至所述存储单元阵列的所述多个位线，所述页缓冲器还包括开关装置与感测放大电路，

其中所述开关装置还包括：

多个开关单元，耦接于所述存储单元阵列与所述感测放大电路之间，

其中所述多个开关单元的每一个还包括：高压元件与低压元件，所述高压元件与所述低压元件彼此串联连接；

所述高压元件的第一端耦接到所述感测放大电路，所述低压元件的第一端耦接到所述存储单元阵列的共源极线；及

所述高压元件的第二端与所述低压元件的第二端彼此连接并耦接到所述存储单元阵列中的相应位线，

其中与各所述多个开关单元耦接的所述共源极线共用共同有源区。

10.根据权利要求9所述的具有页缓冲器的开关装置的存储器装置，其中所述高压元件与所述低压元件分别为第一晶体管与第二晶体管，

所述第一晶体管具有第一源/漏极与第二源/漏极，所述第一源/漏极耦接到与该相应位线对应的感测放大器，所述第二源/漏极耦接到所述相应位线，

所述第二晶体管具有第一源/漏极与第二源/漏极，所述第一源/漏极耦接到所述相应位线，所述第二源/漏极耦接到共同源极线，

所述第二晶体管的栅极长度小于所述第一晶体管的栅极长度。

11.根据权利要求10所述的具有页缓冲器的开关装置的存储器装置，其中所述开关装置的布局结构包括：

多个第一有源区，沿着第一方向延伸；

第二有源区，沿着第二方向延伸且与所述多个第一有源区相连，并将各所述多个第一有源区划分为第一区与第二区，其中所述第一方向与所述第二方向彼此相交；以及

第一栅极与第二栅极，沿着所述第二方向延伸，设置在所述第一区与所述第二区的每一个且位于各所述多个第一有源区上，其中所述第二栅极比所述第一栅极更靠近所述第二有源区。

12.根据权利要求11所述的具有页缓冲器的开关装置的存储器装置，其中在所述第一区的各所述多个第一有源区，所述第一栅极与各所述多个第一有源区一同形成所述第一晶体管，且所述第二栅极与各所述多个第一有源区一同形成所述第二晶体管，及

在所述第二区的各所述多个第一有源区，所述第一栅极与各所述多个第一有源区一同形成所述第一晶体管，且所述第二栅极与各所述多个第一有源区一同形成所述第二晶体管，及

在所述第二栅极的所述第一方向上的所述第二晶体管的所述栅极长度小于在所述第一栅极的所述第一方向上的所述第一晶体管的所述栅极长度。

13.根据权利要求10所述的具有页缓冲器的开关装置的存储器装置，其中所述第一晶体管的所述栅极长度相对于所述第二晶体管的栅极长度的比值为3～4。

14.根据权利要求10所述的具有页缓冲器的开关装置的存储器装置，其中所述第二晶体管的栅极氧化层的厚度相对于所述第一晶体管的栅极氧化层的厚度的比值为5～6。

15.根据权利要求9所述的具有页缓冲器的开关装置的存储器装置，其中所述存储单元阵列为所述三维结构，且所述页缓冲器设置在所述存储单元阵列下。

16.根据权利要求15所述的具有页缓冲器的开关装置的存储器装置，其中所述存储单元阵列还包括第一存储单元子阵列与第二存储单元子阵列，且所述页缓冲器的所述感测放大电路还包括第一感测放大电路与第二感测放大电路，

所述第一感测放大电路与所述第二感测放大电路分别设置在所述第一存储单元子阵列与所述第二存储单元子阵列下方，及

所述开关装置设置在所述第一存储单元子阵列与所述第二存储单元子阵列之间的所述存储单元阵列下方。

17.一种存储器装置的擦除方法，其中存储器装置具有存储单元阵列与页缓冲器，所述页缓冲器包括有多个开关单元构成的开关装置，所述多个开关元件中的每一个开关元件包括作为高压元件的第一晶体管与作为低压元件的第二晶体管，所述第一晶体管与所述第二晶体管彼此串联连接，所述第一晶体管的第一端耦接到所述页缓冲器的感测放大电路，所述第二晶体管的第一端耦接到所述存储单元阵列的共源极线，所述第一晶体管的第二端与所述第二晶体管的第二端彼此连接并耦接到所述存储单元阵列中的多个位线中的相应位线，及与各所述多个开关单元耦接的所述共源极线共用共同有源区，对所述多个开关单元的每一个，所述擦除方法包括：

将所述第一晶体管关闭；

将第一电压施加于所述第二晶体管的栅极，以导通所述第二晶体管；

当施加于所述第二晶体管的所述栅极的所述第一电压维持稳定一规定时间后，在所述共源极线施加擦除电压；

通过所述擦除电压将所述第二晶体管的所述栅极的栅极电压升压至所述擦除电压与所述第一电压之和，且将所述相应位线的位线电压升压至所述擦除电压；以及

对所述相应位于线的存储单元进行双端擦除。

18.根据权利要求17所述的擦除方法，其中所述共源极线的共同电压是以多阶方式施加到所述擦除电压。

19.根据权利要求18所述的擦除方法，其中所述多阶方式的每一阶的增量为相同或不同。

20.根据权利要求18所述的擦除方法，其中所述多阶方式的每一阶的施加时间为相同或不同。