DE69433001T2

DE69433001T2 - Niederspannungs-Flash-EEPROM-X-Zelle mit Fowler-Nordheim-Tunneling

Info

Publication number: DE69433001T2
Application number: DE69433001T
Authority: DE
Inventors: Iano D'arrigo; Michael C. Smayling; Georges Falessi; Giulio G. Marotta; Giovanni Santin; Mousumi Bhat
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1993-10-12
Filing date: 1994-10-10
Publication date: 2004-06-17
Anticipated expiration: 2014-10-11
Also published as: EP0647947A3; EP0647947B1; EP0647947A2; JP2006128707A; DE69433001D1; JPH07249293A

Description

TECHNISCHES GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft allgemein eine löschbare, elektrisch programmierbare Speicherzelle (EEPROM) und ihre zugehörige Steuerschaltungsanordnung und insbesondere eine EEPROM-Zelle, bei der Niederspannungstransistoren verwendet werden.
HINTERGRUND DER ERFINDUNG
Bei herkömmlichen EEPROMs werden typischerweise drei bis vier Transistoren verwendet, welche eine Tunneldiodenvorrichtung aufweisen, die mit dem Floating-Gate des Lesetransistors, um den Letztgenannten zu laden, und einem Wähl- oder Reihentransistor, um die Zelle zu aktivieren, gekoppelt ist. Durch die Verwendung von drei oder vier Transistoren zum Verwirklichen einer Zelle wird die für EEPROM-Mehrfachanordnungen mögliche Größenverringerung erheblich beschränkt. Weiterhin erfordern typische EEPROM-Zellen das Anlegen von Spannungen von mehr als 15 Volt. Hierfür ist daher eine spezielle Verarbeitung erforderlich, um Leckströme zu verringern, und es ist ein größeres Layout erforderlich, um ein unerwünschtes Durchschalten von Feldeffekttransistoren zu vermeiden, so daß die Verwendung von Hochspannungstransistoren erforderlich ist, die typischerweise größere Kanallängen und damit erheblich höhere Größen aufweisen. Dies ist insbesondere in Hinblick auf den Reihentransistor der Fall, weil während des Löschmodus eine hohe Spannung an die Source angelegt wird. Die periphere Steuerschaltungsanordnung benötigt auch mit höheren Spannungen arbeitende Transistoren zum Behandeln dieser Hochspannungs-Steuersignale.
Eine Technik zum Verringern der Spannung besteht darin, während der Programmier- und der Löschmodi durch die Verwendung eines asymmetrischen Transistors niedrigere Spannungen einzusetzen. Dies ist im am 30. Juli 1990 erteilten US-Patent US-A-4 939 558 offenbart, auf das hiermit verwiesen sei. In US- A-4 939 558 ist eine asymmetrische Speicherzelle offenbart, bei der Fowler-Nordheim-Tunneltechniken verwendet werden, wobei ein Durchgriffbereich auf nur einer Seite des Floating-Gates bereitgestellt wird, so daß das Tunneln der Elektronen nur auf der Durchgriffseite des Gates stattfindet und daher für die Zwecke der Programmierung und des Löschens eine Asymmetrie des Transistors erzeugt wird.
In US-A-5 021 847 (Eitan Boaz u.a.), 4. Juni 1991, ist eine EEPROM-Mehrfachanordnung mit mehreren Reihen von Split-Gate-Transistoren offenbart, wobei jeder Transistor ein Floating-Gate aufweist und das Floating-Gate Eckabschnitte aufweist. An jedem Floating-Gate ist zwischen zwei Ecken eine Kante zum Definieren einer Bitleitung ausgebildet. Die Kanten zum Definieren von Bitleitungen der ersten bzw. zweiten Floating-Gates, die zu den ersten und zweiten Reihen gehören, sind so strukturiert, daß diese Kanten in entgegengesetzte Seitenbereiche eines Bitleitungs-Implantationsfensters vorstehen. Bei einem Beispiel sind die Drain-Source-Orientierungen benachbarter Reihen entgegengesetzt.
Die vorliegende Erfindung sieht einen elektrisch löschbaren, elektrisch programmierbaren ROM-Speicher nach Anspruch 1 vor.
Bei einem Beispiel der vorliegenden Erfindung sind die Transistoren in einer X-Zellenkonfiguration angeordnet, wobei die Programmierseite der Transistoren die Source aufweist, wobei die Source-Zonen der Transistoren von zwei benachbarten Modi mit der gemeinsamen Spaltenleitung verbunden sind und die anderen zwei Transistoren von zwei Reihen stammen, wobei ihr Drain mit der gemeinsamen Spaltenleitung verbunden ist.
Bei einem Beispiel der vorliegenden Erfindung ist die Flash-Schreib-Schaltungsanordnung in der Lage, eine negative Spannung an die Steuer-Gates aller Transistoren und eine positive Spannung an die Source- und Drain-Zonen aller Transistoren anzulegen, um selektiv die negative Ladung vom Floating-Gate eines ausgewählten der Transistoren zu entfernen, wird eine negative Spannung an die dem Wähltransistor zugeordnete Reihenleitung angelegt und wird eine positi ve Spannung an die Source des Wähltransistors angelegt, welche der Programmierseite des Wähltransistors zugeordnet ist. Der Drain des Wähltransistors wird, ebenso wie die restlichen Reihenleitungen und die restlichen Spaltenleitungen, auf Masse gelegt. Die positive Spannung wird auf eine mittlere Spannung gelegt, und die negative Spannung wird auf eine negative mittlere Spannung gelegt, die kleiner als Masse ist, so daß das Feld an der Gate/Source-Zone verringert ist. Zum Verwenden der negativen mittleren Spannung sind die Transistoren in einer Hochspannungswanne angeordnet.
KURZBESCHREIBUNG DER ZEICHNUNG
Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgende Beschreibung in Zusammenhang mit den anliegenden Zeichnungen Bezug genommen, wobei:
1 ein Blockdiagramm des EEPROMs zeigt,
2 ein schematisches Diagramm der Mehrfachanordnung zeigt,
3 eine schematische Ansicht des Zellenlayouts für die Mehrfachanordnung ohne die Metallebene zeigt,
4 eine Einzelheit einer Zellengruppe im X-Zellenlayout zeigt,
5 eine Schnittansicht von einer der EEPROM-Speicherzellen zeigt,
6 ein Ersatzschaltbild für den Transistor aus 5 zeigt,
7 eine Schnittansicht einer den Hochspannungstank zeigenden Zelle zeigt,
8 ein schematisches Diagramm eines H-Zellenlayouts unter Verwendung der asymmetrischen Zellen gemäß der vorliegenden Erfindung zeigt,
9 eine Draufsicht des Layouts der H-Zellenkonfiguration zeigt,
10 ein Blockdiagramm der elektrischen Schaltung zum Bereitstellen der verschiedenen von jeder Zelle benötigten Spannungspegel zeigt; und
11 ein schematisches Diagramm einer Schaltung zum Ansteuern jeder Wortleitung der Mehrfachanordnung zeigt.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
In 1 ist ein schematisches Blockdiagramm der Architektur eines EEPROM-Speichers, der als ein unabhängiger integrierter Schaltkreis alleinstehen kann und auch in einen integrierten Schaltkreis viel höherer Ebene als ein Einzelmodul aufgenommen werden kann, dargestellt. Der EEPROM-Speicher weist eine Mehrfachanordnung 10 von Speicherzellen auf, welche als N Reihen und M Spalten angeordnet sind, so daß eine Mehrfachanordnung von N × M Bits bereitgestellt ist. Bei einem typischen Beispiel wäre die Mehrfachanordnung so angeordnet, daß sie 256 Wörter mit 8 Bits je Wort aufweisen würde, woraus sich insgesamt 2048 Bits ergeben würden. Diese können in einer Mehrfachanordnung von beispielsweise 32 Reihen mal 64 Spalten oder 64 Reihen mal 32 Spalten organisiert werden.
Jedes der Bits in der Mehrfachanordnung 10 ist einer EEPROM-Speicherzelle zugeordnet, wie nachstehend beschrieben wird. Jede der Speicherzellen benötigt eine zweckgebundene Wortleitung und eine zweckgebundene Bitleitung, wobei benachbarte Wortleitungen und Bitleitungen auch bei der Programmierung verwendet werden, wie nachstehend beschrieben wird. Ein Reihendecodierer und Pegelverschieber 12 ist zur Verbindung mit den Wortleitungen bereitgestellt, um die Wortleitungen auf die geeigneten Spannungen zu treiben. Ein Spaltendecodierer-, Pegelverschieber- und Leseverstärkerabschnitt 14 ist so betreibbar, daß die Bitleitungen mit den geeigneten Spannungen angesteuert werden und die geeigneten Bitleitungen während des Lesevorgangs mit Leseverstärkern verbunden werden.
Ein Block 16 umfaßt eine Schaltungsanordnung zum Steuern des Zeitablaufs des Zugriffs auf die EEPROM-Mehrfachanordnung 10 und Ladungspumpen zum Bereitstellen von Steuersignalen und geeigneten Spannungen für die Mehrfachanordnung 10, den Reihendecodier- und Pegelverschiebungsblock 12 und den Spaltendecodier-, Pegelverschiebungs- und Leseverstärkerabschnitt 14. Der Steuerund Ladungspumpenblock 16 ist mit einer Ein-/Ausgabe-(E/A)-Schnittstelle 18 verbunden, die eine Schnittstelle entweder mit dem Rest des Chips oder mit einem externen Chip oder einer externen Vorrichtung bereitstellt, um Adressensignale und auch Eingangs- und Ausgangsdaten davon zu empfangen. Die E/A-Schnittstelle 16 verwendet Adressen von einem Adreßbus 20 und empfängt Daten von einem Datenbus 22 und überträgt Daten zu diesem.
2 zeigt ein detailliertes Diagranen der Mehrfachanordnung. Es sind mehrere asymmetrische EEPROM-Transistorzellen bereitgestellt, welche asymmetrische Floating-Gate-Zellen sind, wie nachstehend in näheren Einzelheiten beschrieben wird. Das Symbol für die Speicherzellen 24 zeigt ein Floating-Gate, das zwischen einem Steuer-Gate und einem Kanalbereich, der von Natur aus asymmetrisch ist, angeordnet ist, so daß das Floating-Gate nur auf einer Seite angeordnet ist, welche die "Programmierseite" ist. Es sind mehrere Wortleitungen 26 bereitgestellt, wobei jeweils eine jeder Reihe von Speicherzellen 24 zugeordnet ist und die Wortleitungen 26 mit den Steuer-Gates der jeweiligen Speicherzellen 24 verbunden sind. Es sind mehrere Spaltenleitungen 28 bereitgestellt, die jeweils mit mehreren X-Zellenknoten 30 verbunden sind und jeweils als eine Bitleitung bezeichnet sind. Wie vorstehend beschrieben wurde, ist der Spaltendecodier-, Pegelverschiebungs- und Leseverstärkerabschnitt 14 so betreibbar, daß er die Verbindung mit jeder der Spaltenleitungen 28 steuert. Die Architektur der Mehrfachanordnung aus 2 ist eine herkömmliche X-Zelle, wie nachstehend beschrieben wird.
In dem Beispiel aus 2 sind drei Wortleitungen 26 mit WLO, WL1 und WL2 bezeichnet und sind fünf der Spaltenleitungen 28 mit BLO, BL1, BL2, BL3 und BL4 bezeichnet. Die Speicherzellen 24, die der Wortleitung WLO und den mit BLO – BL4 bezeichneten Spaltenleitungen zugeordnet sind, sind jeweils mit C00, C01, C02 und C03 bezeichnet. In ähnlicher Weise sind die Speicherzellen 24, die der Wortleitung WL1 und den Bitleitungen BLO – BL4 zugeordnet sind, mit C10, C11, C12 und C13 bezeichnet. Die der Wortleitung 26 zugeordneten Speicherzellen 24 sind mit WL2 bezeichnet, und die mit BLO – BL4 bezeichneten Spaltenleitungen 28 sind mit C20, C21, C22 und C23 bezeichnet.
Der Drain von jeder der Speicherzellen 24 ist mit einem der X-Zellenknoten 30 in einer Spaltenleitung 28 verbunden, und ihre Source ist mit einem der X-Zellenknoten 30 an einer benachbarten Spaltenleitung 28 verbunden. Der Source von jeder der Speicherzellen 24 ist, wie nachstehend beschrieben wird, der asymmetrische Durchgriffbereich oder die "Programmierseite" zugeordnet, so daß ein Tunneln von Elektronen nur auf der Source-Seite auftritt und demgemäß nur von dieser Seite programmiert werden kann. Beispielsweise ist der Drain der mit C00 bezeichneten Speicherzelle 24 mit dem X-Zellenknoten 30 an der mit BLO bezeichneten Spaltenleitung 28 verbunden und ist ihre Source mit dem X-Zellenknoten 30 an der mit BL1 bezeichneten Spaltenleitung 28 verbunden.
Zum Schreiben in die Zellen, also zum negativen Laden der Floating-Gates, ist es erforderlich, die Wortleitungen 26 auf eine positive Spannung zu legen und ihre Source- und Drain-Zonen auf eine negative Spannung zu legen, so daß ein Feld über das Gate gelegt wird, um zu ermöglichen, daß Elektronen von der Source-Seite von jeder der Speicherzellen 24 zu ihren Floating-Gates tunneln. Dies kann auf zweierlei Arten erreicht werden. Bei einem Verfahren kann an alle Wortleitungen 26 ein hoher Spannungspegel von etwa 18 Volt angelegt werden, wobei die Spaltenleitungen 28 an Masse oder null Volt gelegt sind. Alternativ und gemäß der bevorzugten Ausführungsform werden die Wortleitungen 26 auf eine mittlere Spannung von etwa 9 Volt gelegt und werden die Spaltenleitungen 28 auf eine negative mittlere Spannung von -9 Volt gelegt. Zum Flash-Löschen der Zellen ist es nur erforderlich, dann die Wortleitungen auf die negative mittlere Spannung und die Spaltenleitungen auf die positive mittlere Spannung zu legen.
Zum selektiven Löschen von einer der Zellen, so daß eine individuelle Bitprogrammierung bereitgestellt werden kann, ist es erforderlich, an die Source eines Wähltransistors eine positive Spannung in Bezug auf sein Steuer-Gate anzule gen. Es ist auch wichtig, daß die restlichen Spannungen benachbarter Zellen und anderer Zellen in der Mehrfachanordnung so angelegt werden, daß die Ladung am Steuer-Gate nicht gestört wird. Als Beispiel sei die mit C11 bezeichnete Speicherzelle 24 betrachtet. Die folgende Tabelle 1 zeigt die Spannungen, die zum Flash-Schreiben, zum Löschen, zum Lesen und zum Flash-Löschen erforderlich sind.
TABELLE 1

wobei: HV = hohe Spannung (18V) MV = mittlere Spannung (9V) Vr = Wortleitungs-Lesespannung (3V) Vs = Bitleitungs-Erfassungsspannung (1,2V)

Zum Löschen der Zelle C11 werden alle Wortleitungen 26 mit Ausnahme von WL1, die auf eine negative mittlere Spannung gelegt wird, auf eine Spannung von Null gelegt. Die Spaltenleitungen 28 werden mit Ausnahme der BL2-Spaltenleitung, die auf eine positive mittlere Spannung gelegt wird, auf einen Wert von null Volt gelegt. Daher ist auf der Programmierseite der Zelle 24 eine Spannung von 18 Volt an die zugeordnete Tunneldiode angelegt, um die Ladung vom Floating-Gate abzuführen, ohne daß die hohen Knotenpotentiale erforderlich wären, die für eine normale EEPROM-Zelle notwendig sind. Es ist bei einer X-Zellenanordnung jedoch wichtig zu gewährleisten, daß in allen Speicherzellen 24 in der Reihe, die der mit WL1 bezeichneten Wortleitung 26 zugeordnet ist, die Ladung nicht gestört wird und daß die Ladung an den Steuer-Gates der Speicherzellen 24, deren Source-Zonen an die Bitleitung BL2 angeschlossen sind, nicht gestört wird. Weil an alle Source-Zonen der Speicherzellen 24, die der Bitleitung BL2 zugeordnet sind, eine positive mittlere Spannung angelegt ist, ist bei jeder der Speicherzellen 24 wenigstens die mittlere Spannung zwischen das Steuer-Gate und die Source gelegt. Weiterhin ist bei jeder der Speicherzellen 24, die der Wortleitung WL1 zugeordnet sind, wenigstens eine mittlere Spannung zwischen das Steuer-Gate und die Source gelegt. Größtenteils ist bei allen dieser Speicherzellen 24 mit Ausnahme der Speicherzelle C11 und der Speicherzelle C12 die mittlere Spannung zwischen die Source und das Gate gelegt. Dies ist ein unzureichender Pegel, um den Programmiervorgang zu beeinflussen und ein Löschen auszuführen. An das Steuer-Gate der mit C12 bezeichneten Speicherzelle 24 ist jedoch eine negative mittlere Spannung angelegt, und es ist eine positive mittlere Spannung an ihren Drain angelegt. Weil die Speicherzelle 24"asymmetrisch" ist, geschieht das Tunneln nur auf der Source-Seite, und die Ladung am Floating-Gate der Speicherzelle 12 wird daher nicht gestört. Dies wird nachstehend in näheren Einzelheiten beschrieben.
Zum Lesen der Speicherzelle C11 wird eine positive Lesespannung von etwa 3 Volt an ihre Wortleitung WLl angelegt, so daß das Steuer-Gate der Speicherzelle C11 auf 3 Volt gelegt wird. Alle Spaltenleitungen 28 mit Ausnahme der zwei Spaltenleitungen 28, die mit der Source und dem Drain der Speicherzelle C11 verbunden sind, werden potentialfrei gelassen. Die Spaltenleitung 28, die der Source der Speicherzelle C11 zugeordnet ist, wird auf die Bitleitungs-Erfassungsspannung gelegt, die in etwa 1,2 Volt beträgt, und die Spaltenleitung 28, die dem Drain der Speicherzelle C11 zugeordnet ist, wird auf null Volt gelegt. Falls daher eine Speicherzelle gelöscht wurde, wird sie leiten, und falls sie nicht gelöscht wurde, wird sie nicht leiten. Es ist auch ersichtlich, daß die Spaltenleitungen 28 sowohl eine virtuelle Masseoperation als auch eine Erfassungsoperation ausführen. Es ist daher erforderlich, daß jeder Speicherzelle zwei Spaltenleitungen zugeordnet sind, so daß den Speicherzellen an der Anfangsposition eine zusätzliche Spaltenleitung zugeordnet ist.
In 3 ist ein Layout für die Mehrfachanordnung aus 2 dargestellt. Es sind mehrere in Reihen und Spalten angeordnete zentrale (N+)-Diffusionsbereiche bereitgestellt, denen Source/Drain-Bereiche 36 zugeordnet sind, die sich von ihren Ecken erstrecken, wobei jeder der Diffusionsbereiche 34 eine im wesentlichen rechteckige Konfiguration aufweist, wobei sich die Source/Drain-Bereiche 36 von ihren Ecken erstrecken. Die Diffusionsbereiche 34 sind so angeordnet, daß sie gestaffelt sind, und die Ecken der Bereiche 34 in benachbarten Reihen sind unter Bildung einer X-Zellenkonfiguration ausgerichtet. Eine Floating-Gate-Struktur 38 ist zwischen den Source/Drain-Bereichen 36 benachbarter Diffusionsbereiche 34 angeordnet, so daß dazwischen ein Kanal gebildet ist. Hierdurch wird daher ein Transistor definiert. Die X-Zellenkonfiguration ist wohlbekannt und stellt eine sehr kompakte Layout-Struktur bereit. Gemäß der vorliegenden Ausführungsform werden jedoch keine Steuertransistoren zur Bitprogrammierung verwendet, sondern die asymmetrische Natur der Transistoren und die niedrigeren positiven Spannungen ermöglichen vielmehr kleinere Niederspannungstransistoren und eine bitbreite Programmierung, ohne daß ein zusätzlicher Steuertransistor erforderlich wäre. Die Spaltenleitungen 28 sind nicht dargestellt, sie werden jedoch aus Metallschichten einer oberen Ebene hergestellt, wobei ein Kontakt 40 in der Mitte von jedem der Diffusionsbereiche 34 angeordnet ist, um Kontakt zu den Spaltenleitungen 28 herzustellen. Die Reihenleitungen 26 sind nicht dargestellt, sie liegen jedoch direkt über den Floating-Gate-Strukturen 38 und sind jeder Reihe der Transistoren 24 zugeordnet.
Während der Herstellung wird die erste Polysiliciumschicht gebildet, und es werden dann die "Enden" der Floating-Gates definiert. Eine Schicht aus Zwischenebenenoxid (ILO) wird dann aufgebracht, worauf eine zweite Polysiliciumschicht folgt. Die zweite Polysiliciumschicht wird strukturiert, um die Reihenleitungen und den Rest der Floating-Gate-Struktur 38 zu definieren. Dies ist eine selbstpositionierte Struktur, wodurch die Ausrichtung der Source- und Drain-Übergänge mit dem Rand der Floating-Gate-Struktur 38 ermöglicht wird, wobei es sich um einen herkömmlichen Prozeß handelt.
In 4 ist ein detailliertes Layout von einem der Diffusionsbereiche 34 und von vier der zugeordneten Transistoren dargestellt. Jede der Floating-Gate-Strukturen 38 besteht aus einem Floating-Gate 44, das über dem Kanalbereich zwischen den Source/Drain-Bereichen 36 angeordnet ist und davon durch eine isolierende Oxidschicht mit etwa 100 Å getrennt ist. Das Floating-Gate 44 besteht aus einer Schicht aus dotiertem Polysilicium. Danach wird auf das Steuer-Gate 44 eine Zwischenebenenoxid-(ILO)-Schicht aus einem Oxid/Nitrid-Sandwichmaterial mit einer Dicke von etwa 300 Å aufgebracht. Es wird dann ein Steuer-Gate auf das Floating-Gate 44 der Reihenleitung (nicht dargestellt) aufgebracht. Wie nachstehend beschrieben wird, handelt es sich hierbei typischerweise um einen selbstjustierenden Prozeß, wobei eine erste Polysiliciumschicht auf das Substrat aufgebracht wird, woraufhin das ILO auf ihrer oberen Fläche aufgebracht wird. Die zweite Polysiliciumschicht wird dann auf das ILO aufgebracht und danach strukturiert und geätzt, um die gesamte Reihenleitung/Steuer-Gate/Floating-Gate-Struktur zu bilden. Es sei bemerkt, daß sich die Reihenleitung/Steuer-Gate/Floating-Gate-Struktur über der Feldoxidschicht erstreckt, um einen höheren Kopplungsgrad zwischen dem Floating-Gate 44 und dem Steuer-Gate bereitzustellen.
Die dem Bereich 34 zugeordneten Transistoren sind, wenngleich sie so ausgebildet sind, daß sich die dem Diffusionsbereich 34 zugeordneten Source/Drain- Bereiche einen gemeinsamen leitenden Bereich teilen, "asymmetrisch". Diese Asymmetrie führt dazu, daß auf nur einer Seite des Kanals ein Durchgriffbereich gebildet ist. Es sind vier um den gemeinsamen Diffusionsbereich 34 ausgebildete Transistoren 50, 52, 56 und 58 dargestellt. Beim Transistor 50 ist jedoch ein Durchgriffbereich 60 auf der dem Diffusionsbereich 34 entgegengesetzten Seite des Kanals ausgebildet, und beim Transistor 52 ist auch ein Durchgriffbereich 62 auf der dem Diffusionsbereich 34 entgegengesetzten Seite des Kanalbereichs ausgebildet. Daher sind die Drains der Transistoren 50 und 52 mit dem Diffusionsbereich 34 verbunden. Umgekehrt ist beim Transistor 56 ein Durchgriffbereich 64 auf der gleichen Seite des Kanalbereichs wie der gemeinsame Diffusionsbereich 34 angeordnet und ist beim Transistor 52 der Durchgriffbereich 66 auf der gleichen Seite des Kanalbereichs des Transistors 58 wie der Diffusionsbereich 34 angeordnet. Daher bildet der Diffusionsbereich 34 die Source-Zonen der Transistoren 56 und 58. Es ist daher zum Löschen der Transistoren 56 und 58 erforderlich, die negative mittlere Spannung an die Steuer-Gates der Transistoren 56 und 58 anzulegen und eine positive mittlere Spannung an den Bereich 34 anzulegen. Falls jedoch eine negative mittlere Spannung an die Steuer-Gates von einem der Transistoren 50 und 52 angelegt wird, wird die Ladung am Floating-Gate 44 infolge des asymmetrischen Aufbaus nicht gestört.
5 zeigt eine Schnittansicht von jedem der Transistoren 50, 52, 56 und 58 durch den Kanalbereich. Dieser Transistor ist ein auf einem P-leitenden Substrat 70 ausgebildeter N-Kanal-Transistor. Der aktive Bereich wird auf herkömmliche Weise gebildet, und es wird danach durch thermische Oxidation eine Schicht aus dünnem Oxid bis zu einer Dicke von etwa 100 Å aufwachsen gelassen, um eine Gate-Oxidschicht 72 zu bilden. Eine Schicht aus polykristallinem Silicium (Poly) wird unter Verwendung von Standardtechniken bis zu einer Dicke von etwa 2000 Å auf die gesamte Oberfläche aufgebracht. Sie wird dann strukturiert, um die verschiedenen Floating-Gates und die Trennung zwischen ihnen zu definieren. Diesem folgt die Bildung der Gate-Oxidschicht bis zu einer Dicke von 300 Å, wodurch die Gate-Oxidschicht 74 zwischen dem Floating-Gate und dem Steuer-Gate gebildet wird. Diesem folgt das Aufbringen einer Polysiliciumschicht einer zwei ten Ebene auf die gesamte Oberfläche und danach das Strukturieren und Ätzen sowohl der ersten Polysiliciumschicht als auch der zweiten Polysiliciumschicht zur Bildung eines Floating-Gates 76 und eines Steuer-Gates 78, wobei es sich um einen selbstpositionierenden Prozeß handelt. Dabei wird das Floating-Gate 76 von dem Substrat 70 durch die dünne Gate-Oxidschicht 72 getrennt und das Steuer-Gate 78 von dem Floating-Gate 76 durch die dickere Gate-Oxidschicht 74 getrennt.
Nach der Bildung des Floating-Gates 76 und des Steuer-Gates 78 wird eine Oxidschicht auf der ganzen Oberfläche gebildet, um eine konforme Oxidschicht bereitzustellen. Diese Schicht wird dann einem gerichteten oder anisotropen Ätzen unter Verwendung eines Plasmaätzens unterzogen, wie beispielsweise in US-A-4 297 162 offenbart ist, um das Oxid auf allen horizontalen Flächen zu entfernen und Seitenwand-Oxidschichten an den Seitenwänden des Floating-Gates 76 und der Gate-Elektrode 78 zu belassen. Dies ist eine herkömmliche Technik. Danach wird eine Resistschicht aufgebracht und strukturiert, so daß nur eine der Seitenwand-Oxidschichten verbleibt. Hierdurch wird die Seitenwand-Oxidschicht von der Source-Seite des Transistors entfernt.
Die Photoresistschicht wird entfernt, und es wird dann eine Arsenimplantation ausgeführt, um stark dotierte Source/Drain-Bereiche 80 und 82 zu erzeugen. Diesem folgt eine Phosphorimplantation bei einer Dosis von etwa 8 × 10¹⁴ bis 2 × 10¹⁴ Ionen je cm³. Das Substrat wird dann bei einer Temperatur von etwa 950 °C bis 1000 °C ausgeheizt, um eine laterale Diffusion der Phosphorimplantation zu bewirken, wodurch sich leicht dotierte Bereiche 84 und 86 ergeben, wobei der Bereich 84 unter dem Bereich 80 liegt und der Bereich 86 unter dem Bereich 82 liegt. Es sei bemerkt, daß der Bereich 84 unter einem Abschnitt des Floating-Gates 76 liegt. Dieser wird als ein Durchgriffbereich 88 bezeichnet, wobei zu bemerken ist, daß infolge der Art, in der die Seitenwandoxide gebildet wurden, der Bereich 86 das Floating-Gate 76 nicht unterschneidet. Wenn daher eine hohe Spannung an das Steuer-Gate 78 angelegt wird und eine niedrige Spannung an die Source/Drain-Implantation 80 angelegt wird, welche in diesem Beispiel die Sour ce des Transistors aufweist, tritt am Durchgriffbereich 80 ein Fowler-Nordheim-Tunneln auf, und es fließen Elektronen durch diesen zum Floating-Gate 76, wodurch das Floating-Gate 76 negativ geladen wird und dadurch die Schwelle des Transistors angehoben wird. Der Kanalbereich des Transistors weist einen zwischen den Bereichen 84 und 86 angeordneten Bereich 90 auf.
Nach der Bildung der Source/Drain-Bereiche 82 und des Durchgriffbereichs 88 wird auf das Substrat eine Oxidschicht 92 aufgebracht, woraufhin Source/Drain-Kontakte (nicht dargestellt) gebildet werden und Metallschichten (nicht dargestellt) zum Kontaktieren der verschiedenen Bereiche gebildet werden. Der Aufbau des Transistors aus 5 ist im am 3. Mai 1988 erteilten US-Patent US-A-4 742 492 offenbart, auf das hiermit verwiesen sei.
In 6 ist ein Ersatzschaltbild des Transistors aus 5 dargestellt. Der Transistor besteht aus einem Drain 92, einem Floating-Gate 94, einem Körperwiderstand, der dem Dwchgriffbereich 88 entspricht, und einer Tunneldiode 98. Die Tunneldiode 98 bildet den Durchgriffweg des vom Floating-Gate 94 überlappten Dwchgriffbereichs 88. Ein Steuer-Gate 100 ist über dem Floating-Gate angeordnet, und eine Source 102 ist mit der anderen Seite des Körperwiderstands 96 verbunden. Wenn der Drain 92 potentialfrei ist, die Source 102 auf das Massepotential gelegt ist und eine hohe Spannung an ein Steuer-Gate 100 angelegt ist, findet ein Tunneln von Elektronen über die Oxidschicht 72 im Durchgriffbereich 88 statt. Hierdurch wird das Floating-Gate negativ geladen. Dies entspricht einem Schreibvorgang. In einem Löschmodus ist der Drain 92 wieder potentialfrei, ist die Source 18 auf eine positive Spannung, gemäß der bevorzugten Ausführungsform die mittlere Spannung, gelegt, und ist an das Steuer-Gate 100 eine negative mittlere Spannung gelegt. Hierdurch wird bewirkt, daß Elektronen vom Floating-Gate 94 zum Durchgriffbereich 88 tunneln und das Floating-Gate 94 positiv laden.
Im Lesemodus wird die Source 102 auf eine Voraufladespannung gelegt, und es wird dann eine Spannung von 3,0 Volt an das Steuer-Gate 100 angelegt, das mit der Reihenleitung der Mehrfachanordnung verbunden wird, wenn der Transi stor ausgewählt wird. Falls er nicht ausgewählt wird, wird eine Spannung von -3,0 Volt an das Steuer-Gate des Transistors angelegt. Bei einem negativ geladenen Floating-Gate 94 fließt kein Strom durch den Kanal, und die Voraufladespannung bleibt daher konstant. Falls das Floating-Gate 94 jedoch positiv geladen wurde, fließt ein Strom von der Source 102 zum Drain 92, und die Voraufladespannung fällt ab. Dies wird dann durch den Leseverstärker erfaßt. Es kann jedoch auch ein alternatives Verfahren verwendet werden, bei dem die Bitleitung vorgeladen wird und die Source des Transistors auf Masse gelegt wird und der Leseverstärker dann die Voraufladespannung erfaßt, um zu bestimmen, ob der Transistor leitet.
In 7 ist in einem detaillierteren Diagramm dargestellt, wie der Transistor vor unerwünschten Parasitärtransistoren geschützt wird. Bei dieser Technik wird im Substrat 70 eine (N-)-Wanne 104 durch Implantieren einer niedrigen Dosis von N-Störstoffen in das Substrat 70 gebildet. Diesem folgt die Bildung eines (P-)-Bereichs 106 innerhalb des (N-)-Bereichs 104. Die Bereiche werden durch einen Ausheizprozeß in das Substrat 70 getrieben, so daß der Bereich 104 tiefer eingetrieben wird als der Bereich 106, und der (N-)-Bereich 104 daher den (P-)-Bereich 106 umgibt. Daher wird ein Transistor mit einem gestapelten Gate gebildet, das aus einem Floating-Gate 108 und einem Steuer-Gate 110, die über einem Kanalbereich 114 gebildet sind, besteht. Danach werden (N+)-Source/Drain-Bereiche 116 entsprechend den vorstehend mit Bezug auf 5 beschriebenen Techniken auf beiden Seiten des Kanalbereichs 114 gebildet. Ein (P+)-Kontaktbereich 118 wird in dem (P-)-Bereich 106 gebildet, und ein (N+)-Kontaktbereich 120 wird in dem (N-)-Bereich 104 gebildet. Der (N+)-Bereich 120 wird auf eine Masse-Referenzspannung gelegt, und der (P-)-Bereich 106 wird auf eine negative Spannung in bezug auf den (N-)-Bereich 104 gelegt. Auf diese Weise wird der PN-Übergang zwischen den Bereichen 104 und 106 in Sperrichtung gepolt, so daß kein Strom fließt. Daher tritt immer dann, wenn die Source des Transistors an einem der Source/Drain-Bereiche 116 auf eine negative Spannung in bezug auf das (P-)-Substrat 70 gelegt wird, keine Leitung über den PN-Übergang auf. Hierdurch wird eine hohe Hochspannungswannen-Struktur gebildet, die im am 20.
Oktober 1992 erteilten US-Patent US-A-S 157 281 beschrieben ist, worauf hiermit verwiesen sei.
In 8 ist eine Mehrfachanordnung dargestellt, bei der eine H-Zellenkonfiguration und die asymmetrischen Transistoren gemäß der vorliegenden Erfindung verwendet werden. Die Mehrfachanordnung ist mit zwei Reihenleitungen 128 und 130 dargestellt, die mit R0 bzw. R1 bezeichnet sind. Es sind mehrere mit COL0, COL1 und COL2 bezeichnete Spaltenleitungen 132 dargestellt. Es sind mehrere mit VG0, VG1 und VG2 bezeichnete virtuelle Masseleitungen 134 dargestellt.
Jeder der Spaltenleitungen 132 sind vier Speicherzellen zugeordnet. Der Spaltenleitung COLO sind die Speicherzellen 136, 138, 140 und 142 zugeordnet, die jeweils einen asymmetrischen Transistor aufweisen, wie vorstehend mit Bezug auf 2 beschrieben wurde. Bei jedem der Transistoren 136 – 142 ist die andere Seite der Source/Drain-Pfade mit einem Knoten 144 verbunden, wobei die andere Seite der Source/Drain-Pfade der Transistoren 138 und 142 zusammengeschaltet ist und mit der VGO-Leitung 134 verbunden ist. Der Spaltenleitung COL1 sind vier Speicherzellen 146, 148, 150 und 152 zugeordnet. Die Transistoren 146 - 152 sind jedoch so konfiguriert, daß die Seite des Source/Drain-Pfads von jedem der Transistoren gegenüber der Programmierseite davon mit der Spaltenleitung COLT verbunden ist. Die Programmierseiten der Transistoren 146 und 150 sind mit den virtuellen Masseleitungen VG0 verbunden, und die Programmierseiten der Transistoren 148 und 152 sind mit der virtuellen Masseleitung VG1 verbunden.
Es ist zum Flash-Schreiben aller Speicherzellen erforderlich, eine positive mittlere Spannung an alle Reihenleitungen anzulegen und dann eine negative mittlere Spannung an alle Spalten- oder virtuellen Masseleitungen anzulegen. Hierdurch werden die Floating-Gates negativ geladen. Zum selektiven Löschen von einer der Zellen ist es erforderlich, die zugeordnete Reihenleitung auf eine negative mittlere Spannung zu legen und die eine der zugeordneten virtuellen Masseleitungen oder Spaltenleitungen, die mit der Programmierseite der Transistoren ver banden ist, auf eine positive mittlere Spannung zu legen, wobei die restlichen virtuellen Masseleitungen und Spaltenleitungen auf einer Spannung von Null bleiben. Falls beispielsweise die Speicherzelle 146 zu löschen ist, ist es erforderlich, die Reihenleitung 128 auf eine negative Spannung zu legen und die Programmierseite des mit der VG0-Leitung verbundenen Transistors 146 auf eine positive Spannung zu legen. Die mit dem Steuer-Gate des Transistors 150 verbundene Reihenleitung 130 wird auf eine Spannung von Null gelegt, so daß an Stelle der vollen Programmierspannung nur die mittlere Spannung an sein Gate und seine Source angelegt wird. Daher wird die Ladung am Floating-Gate des Transistors 150 nicht gestört. Weiterhin wird bei den zwei Transistoren 138 und 142, deren "Drains" mit der VG0-Leitung verbunden sind, die Ladung an den Floating-Gates nicht gestört, weil die Programmierseite der Transistoren nicht mit der VG0-Leitung verbunden ist. Es sei bemerkt, daß es dann, wenn einer der Transistoren 138 oder 142 gelöscht wird, erforderlich ist, die Spaltenleitung COL0 auf die positive mittlere Spannung zu legen, wobei das ausgewählte Gate des gelöschten der Transistoren auf eine negative mittlere Spannung gelegt wird. Während eines Lesevorgangs wird die den ausgewählten Transistoren zugeordnete Reihe auf +3 Volt gelegt, wird die zugeordnete virtuelle Masseleitung auf eine Voraufladespannung gelegt und wird die zugeordnete Spaltenleitung mit dem Leseverstärker verbunden. Falls beispielsweise der Transistor 146 gelesen werden soll, wird die Reihenleitung 121 auf eine positive Spannung von drei Volt gelegt, wird die Reihenleitung 130 auf eine negative Spannung von drei Volt gelegt, wird die VG0-Leitung auf eine Voraufladespannung gelegt und wird die Spaltenleitung COL1 mit einem Leseverstärker verbunden. Hierdurch wird der Transistor 150 wirksam gesperrt, so daß der Leseverstärker nur die Leitung oder die Nichtleitung durch den Transistor 146 erfaßt. Alternativ könnte die virtuelle Masseleitung auf Masse gelegt werden und die Spaltenleitung vorgeladen werden. Der Leseverstärker erfaßt dann, ob die ausgewählte Zelle die Spaltenleitung entladen hat, um zu bestimmen, ob sie leitend war.
In 9 ist ein Layout für die Mehrfachanordnung aus 8 dargestellt, worin Transistoren 160, 162, 164 und 166 dargestellt sind. Es ist ein gemeinsamer Diffusionsbereich 168 bereitgestellt, der die Programmierseite des Transistors 162 und die Nicht-Programmierseite des Transistors 160 bildet. Es ist ein gemeinsamer Diffusionsbereich 160 bereitgestellt, der die Programmierseite des Transistors 166 und die Nicht-Programmierseite des Transistors 164 bildet. Die andere Source/Drain-Diffusion der Transistoren 160 und 164 ist ein gemeinsamer Diffusionsbereich 172. In ähnlicher Weise ist ein gemeinsamer Diffusionsbereich 174 bereitgestellt, der die anderen Source/Drain-Bereiche der Transistoren 166 und 168 bildet. Es sind ein Kontakt 175 am Diffusionsbereich 168 und ein Kontakt 176 am Diffusionsbereich 170 bereitgestellt. Es sind ein Kontakt 178 am Source/Drain-Bereich 174 und ein Kontakt 180 am Source/Drain-Bereich 172 bereitgestellt.
Eine Steuer-Gate/Floating-Gate-Struktur ist über jedem der Kanalbereiche der Transistoren 160 – 166 bereitgestellt. Die Steuer-Gate/Floating-Gate-Struktur der Transistoren 160 und 162 besteht aus einem Floating-Gate 184, das unter einem Steuer-Gate 186 1iegt. Das Steuer-Gate 186 bildet die Reihenleitung der Transistoren 160 und 162. In ähnlicher Weise liegt ein Floating-Gate 188 unter einem Steuer-Gate 190, wodurch eine Steuer-Gate/Floating-Gate-Struktur für die Transistoren 164 und 166 gebildet ist.
Dem Transistor 160 ist auf der Seite des Source/Drain-Bereichs 172 ein Durchgriffbereich 192 zugeordnet. Der Transistor 162 weist auf der Seite seines Diffusionsbereichs 168 einen Durchgriffbereich 194 auf. Der Transistor 164 weist auf der Seite seines Source/Drain-Bereichs 172 einen Durchgriffbereich 196 auf. Der Transistor 166 weist auf der Seite seines Diffusionsbereichs 170 einen Durchgriffbereich 198 auf.
Die zum Ansteuern der in 2 dargestellten Zellen 24 erforderliche Schaltungsanordnung ist in den 10 und 11 dargestellt. 10 zeigt in Blockdiagrammform die zum Erzeugen der erforderlichen bipolaren Spannungspegel erforderliche Schaltung, während 11 eine zum Steuern jeder Leitung mit einer für eine bestimmte Betriebsart erforderlichen Spannung erforderliche Verknüpfungsschaltung zeigt.
In 10 wird eine einzige Spannungsquelle mit beispielsweise 5 Volt für eine Eingabe entlang einer Leitung 255 verwendet, wobei eine Leitung 259 an Masse oder auf der Substratspannung liegt. Drei Ladungspumpen 257, 256 und 258, deren Entwurf auf dem Fachgebiet wohlbekannt ist, sind parallel zu den Leitungen 258 und 259 geschaltet. Jede Ladungspumpe 257, 256 und 258 erzeugt Ausgangsspannungen -V_gg, -V_pp und +V_pp an zugeordneten Ausgangsleitungen 264, 262 bzw. 260.
Die Schaltung aus 11 arbeitet ansprechend auf den Empfang von Eingangs-Steuersignalen auf einer Eingabeleitung 270, welche parallel einem Inverter 272 zugeführt und durch den Source-Drain-Pfad eines Feldeffekttransistors 276 geführt werden, dessen Gate auf V_dd oder +5 Volt liegt. Die Ausgabe des Inverters 272 durchläuft auch einen Feldeffekttransistor 274, dessen Gate auf V_dd oder +5 V liegt. Die Ausgabe vom Transistor 274 wird parallel zu den Gates eines N-Kanal-Transistors 277 und eines P-Kanal-Transistors 278 und zum Drain eines P-Kanal-Transistors 280 geleitet, wodurch die Source des Transistors 280 mit der V_PP Leitung 282 und sein Gate mit dem Drain des Transistors 277 verbunden ist.
Die Source des Transistors 277 ist an einer V_gg Leitung 284 an Masse gelegt, während die Source des Transistors 278 mit der V_pp-Leitung 282 verbunden ist.
Der Ausgang vom Transistor 276 ist mit den Gates der Transistoren 290, 292 und 294 gekoppelt, wobei die Transistoren 290 und 294 P-Kanal-Transistoren sind. Die Drains der Transistoren 290 und 292 sind mit dem Gate des Transistors 296 und der Source des Transistors 294 gekoppelt. Der Drain des Transistors 294 ist sowohl mit einer V_gg-Leitung 300 als auch mit dem Gate eines P-Kanal-Transistors 298 gekoppelt. Die Source des Transistors 296 ist mit der V_pp-Leitung 282 verbunden, und sein Drain ist mit einem Ausgang des Transistors 276 verbunden. Die Source des Transistors 290 ist mit der V_pp Leitung 282 verbunden, während die Source des Transistors 292 mit der V_gg-Leitung 104 verbunden ist.
Die Source des Ausgangstransistors 279 ist mit der V_PP Leitung 282 verbunden, und sein Drain ist mit der Ausgangsleitung 286 verbunden, während der Drain des komplementären Treibertransistors 298 mit der -V_PP Leitung 306 verbunden ist und seine Source mit der Leitung 286 verbunden ist. Die Leitung 286 wird durch den auf V_gg gelegten Ausgangskondensator 288 geladen und entladen.
Beim Betrieb führt eine Eingabe der Spannung null auf der Eingabeleitung 270 zu einem positiven Signal am Ausgang des Inverters 272, das an die Gates der Transistoren 277 und 278 angelegt wird. Ansprechend darauf schaltet der Transistor 277 durch, wodurch die Gates der Transistoren 279 und 280 an Masse gelegt werden und die beiden Letztgenannten durchgeschaltet werden. Demgemäß verbindet der Transistor 279 beim Durchschalten die V_pp-Leitung 282 mit der Ausgabeleitung 286. Die Ladungspumpe 258 bewirkt das Laden des Kondensators 288 auf +V_PP. Gleichzeitig koppelt der Transistor 280 die V_pp Leitung 282 mit den Gates der Transistoren 277 und 278, wodurch der Transistor 277 in einem Durchschaltzustand gehalten wird und gewährleistet wird, daß am Source-Gate des Transistors 278 keine Nettospannung auftritt, so daß der Letztgenannte abgeschnitten wird. Der Transistor 274 blockiert die Übertragung von V_pp zum Ausgang des Inverters 272. Demgemäß wird der Kondensator 288 durch den Kanalwiderstand des Transistors 279 auf V_pp geladen.
Durch das Anlegen einer Ausgabe von null Volt durch den Transistor 276 werden die Transistoren 290 und 294 durchgeschaltet, wodurch +V_pp auf der Leitung 282 an das Gate des Transistors 298 angelegt wird und der Letztgenannte gesperrt gehalten wird.
Bei einem Eingangssignal auf einer logischen "1" legt der Inverter 272 ein logisches "0"-Signal an die Gates der Transistoren 277 und 278 an, wodurch der Transistor 278 durchgeschaltet wird und V_pp auf der Leitung 282 an das Gate des Transistors 279 angelegt wird. Der Transistor 279 wird auf diese Weise durchgeschaltet und/oder gesperrt gehalten.
Ein Eingangssignal auf dem logischen "1 "-Zustand schaltet den Transistor 92 durch, welcher null Volt an die Source des Transistors 292 anlegt und den Letztgenannten gesperrt hält. Die -V_gg Ladungspumpe 257 und die -V_pp Ladungspumpe 256 werden dann aktiviert, und der Transistor 298 schaltet durch, wodurch die Leitung 286 gegen -V_pp geladen wird. Gleichzeitig wird die V_pp-Leitung 282 mit den V_dd-Leitungen 255 verbunden.
Es ist klar, daß eine Vielzahl verschiedener Spannungen, abhängig von den Anforderungen, von der Schaltung aus 10 erzeugt werden könnte. Für die Zellen aus 1 wäre die Kombination +18 V, -9 V und 3,0 V, 0 V und -3 V für die Reihenleitung und +9 V und 0 V für die Bit- oder Leseleitung geeignet.
Zusammenfassend sei bemerkt, daß eine Flash-EEPROM-Speichermehrfachanordnung bereitgestellt wurde, bei der ein X-Zellenlayout verwendet wird. Jede der Zellen in dem X-Zellenlayout besteht aus einer Floating-Gate-EEPROM-Speicherzelle, die in der Hinsicht asymmetrisch ist, daß sie nur von einer ihrer Seiten programmiert werden kann. Jede der Spaltenleitungen weist gemeinsame Diffusionsknoten auf, die mit den Source-Zonen von zwei Transistoren in getrennten Reihen und den Drains von zwei Transistoren in zwei getrennten Reihen verbunden sind. Die Programmierseite der Transistoren ist derart, daß in einer gegebenen Reihe bei einem der Transistoren die Programmierseite mit dem gemeinsamen Diffusionsbereich verbunden ist. Die gesamte Mehrfachanordnung wird einem Flash-Schreibvorgang unterzogen, indem die Reihenleitungen auf eine positive mittlere Spannung gelegt werden und die Spaltenleitungen auf eine negative mittlere Spannung gelegt werden, um die Floating-Gates über eine Fowler-Nordheim-Tunneldiode auf der Programmierseite der Transistoren negativ aufzuladen. Jede der Zellen kann zu Programmierungszwecken selektiv gelöscht werden, indem alle Spaltenleitungen mit Ausnahme der Spaltenleitung, die dem Wähltransistor zugeordnet ist, wobei diese auf eine positive mittlere Spannung gelegt ist, auf eine Spannung von Null gelegt werden. Die Wortleitung für den Wähltransistor wird auf eine negative mittlere Spannung gelegt. Hinsichtlich der zwei Transistoren, die der gleichen Spaltenleitung und der gleichen Reihenleitung zugeordnet sind, wird nur der eine gelöscht, bei dem die Programmierseite mit der Spaltenleitung verbunden ist. Jeder der Transistoren in jeder der Speicherzellen befindet sich in einer Hochspannungswanne, deren Leitfähigkeitstyp zu demjenigen um den Kanalbereich herum entgegengesetzt ist. Die Spannung dieser Hochspannungswanne ist kleiner als diejenige des Substrats, so daß ein in Sperrichtung gepolter PN-Übergang gebildet wird, wodurch das Anlegen negativer Spannungen an die Source/Drain-Zone der Speicherzellentransistoren ermöglicht wird.
Wenngleich die bevorzugte Ausführungsform detailliert beschrieben wurde, ist zu verstehen, daß daran verschiedene Änderungen, Ersetzungen und Modifikationen vorgenommen werden können, ohne vom durch die anliegenden Ansprüche definierten Schutzumfang der Erfindung abzuweichen.

Claims

Elektrisch löschbarer, elektrisch programmierbarer ROM-Speicher, der eine Speichermehrfachanordnung (10) aufweist, wobei die Speichermehrfachanordnung folgendes umfaßt: mehrere asymmetrische Speichertransistoren (50, 52, 56, 58), die in Reihen und Spalten angeordnet sind, wobei die asymmetrischen Transistoren ein Steuergate (78), eine Source (102) und einen Drain (92), die durch einen Kanal getrennt sind, und ein Floating-Gate (38) aufweisen, wobei die asymmetrischen Transistoren so betreibbar sind, daß sie durch Fowler-Nordheim-Tunneln nur von einer Seite des Kanals, die eine Programmierseite des Kanals umfaßt, programmiert werden können; mehrere Reihenleitungen (26), die jeweils einer Reihe der asymmetrischen Transistoren zugeordnet sind und die mit den Steuergates der zugeordneten asymmetrischen Transistoren verbunden sind; mehrere Spaltenleitungen (28), die jeweils einer Spalte der asymmetrischen Transistoren zugeordnet sind; jeder der asymmetrischen Transistoren (50, 52, 56, 58) eine Verbindung seiner Source (102) mit einer der Spaltenleitungen (28) und seines Drains (92) mit einer anderen der Spaltenleitungen aufweist, wobei wenigstens zwei der asymmetrischen Transistoren in der gleichen Reihe eine Verbindung ihrer Source-Anschlüsse oder Drain-Anschlüsse mit einer der Spaltenleitungen aufweisen, die sie gemeinsam haben, so daß die Programmierseite von nur einem der wenigstens zwei asymmetrischen Transistoren mit der gemeinsamen Spaltenleitung verbunden ist; einen Flash-Schreib-Schaltkreis zum negativen Aufladen der Floating-Gates von im wesentlichen allen asymmetrischen Transistoren; einen selektiven Lösch-Schaltkreis zum selektiven Entfernen der Ladung eines ausgewählten Transistors der wenigstens zwei asymmetrischen Transistoren; und einen Lese-Schaltkreis zum selektiven Bestimmen, ob das Floating-Gate eines ausgewählten Transistors der wenigstens zwei asymmetrischen Transistoren negativ geladen ist, wobei die Mehrfachanordnung folgendes umfaßt: ein Halbleitersubstrat, das mehrere im wesentlichen rechteckige Diffusionsbereiche (34) aufweist, die in Reihen und Spalten angeordnet sind, und bei dem: jeweils erste, zweite, dritte und vierte Source/Drain-Bereiche (36) für die asymmetrischen Transistoren, die sich von den Ecken jedes Diffusionsbereichs (34) erstrecken, wobei sich in jedem Diffusionsbereich jeweils ein Source/Drain-Dotierungsbereich (80, 82) für jeden der Source/Drain-Bereiche (36) befindet, jeweils eine Floating-Gate-Struktur (38, 76) für jeden asymmetrischen Transistor, die zwischen den Source/Drain-Bereichen (36) der benachbarten Diffusionsbereiche (34) aufgebracht ist, um dazwischen einen Kanal zu bilden, jeweils eine Steuergate-Struktur (78) für jeden asymmetrischen Transistor, die über jeder Floating-Gate-Struktur (76) aufgebracht ist; jeweils einen Durchgriffbereich des Fowler-Nordheim-Tunnelns für jeden Transistor, der durch einen dotierten Bereich (84) definiert ist, der jeweils unter einem zugehörigen Source/Drain-Dotierungsbereich (80) und unter einem Teilbereich des zugehörigen Floating-Gates (76) liegt, und je einen weiteren dotierten Bereich (86) für jeden Transistor, der unterhalb eines anderen Source/Drain-Dotierungsbereichs (82) liegt, aber das zugeordnete Floating-Gate (76) nicht unterschneidet, wobei jede Spaltenleitung (28) mit jeweils einem Diffusionsbereich (34) verbunden ist.
Speicher nach Anspruch 1, bei dem die Programmierseite jedes asymmetrischen Transistors (50,52, 56, 58) dessen Source (102) ist.
Speicher nach Anspruch 1, bei dem bei jedem der asymmetrischen Transistoren (50, 52, 56, 58) seine Source (102) mit einer Spaltenleitung (28) und sein Drain (92) mit einer benachbarten Spaltenleitung verbunden ist.
Speicher nach Anspruch 1, bei dem wenigstens vier der asymmetrischen Transistoren (50, 52, 56, 58) eine Verbindung ihrer Source oder ihres Drains mit einer gemeinsamen Spaltenleitung aufweisen, wobei die vier Transistoren zwei asymmetrische Transistoren aus einer Reihe und zwei asymmetrische Transistoren aus einer anderen Reihe umfassen, wobei diejenigen der vier asymmetrischen Transistoren in einer gemeinsamen Reihe so angeordnet sind, daß die Programmierseite nur eines asymmetrischen Transistors in einer gemeinsamen Reihe mit der gemeinsamen Spaltenleitung verbunden ist.
Speicher nach Anspruch 4, bei dem die vier Transistoren (50, 52, 56, 58) in der Konfiguration einer X-Zelle angeordnet sind.
Speicher nach Anspruch 5, bei dem sich jeder der asymmetrischen Transistoren (50, 52, 56, 58) innerhalb einer Hochspannungswanne befindet, wobei die Hochspannungswanne aus dem gleichen Leitfähigkeitstyp wie Source oder Drain von jedem der asymmetrischen Transistoren besteht und mit einer Spannung verbunden ist, die kleiner als die des Halbleitermaterials ist, das Source oder Drain der zugehörigen asymmetrischen Transistoren umgibt, so daß sich ein in Sperrrichtung gepolter PN-Übergang bildet.
Speicher nach Anspruch 1, bei dem der selektive Lösch-Schaltkreis folgendes umfaßt: eine positive Spannung; eine negative Spannung; und einen Schaltkreis zum Verbinden der negativen Spannung mit derjenigen Spaltenleitung, die der Programmierseite der ausgewählten zwei asymmetrischen Transistoren zugeordnet ist, und zum Verbinden der positiven Spannung mit der Reihenleitung, die den ausgewählten zwei Transistoren zugeordnet ist.
Speicher nach Anspruch 7, bei dem die negative Spannung niedriger und die positive Spannung höher als die Spannung an Masse ist.
Speicher nach Anspruch 7, bei dem der Absolutwert der negativen Spannung im wesentlichen gleich der positiven Spannung ist.
Speicher nach Anspruch 9, bei dem sich jeder der asymmetrischen Transistoren (50, 52, 56, 58) innerhalb einer Hochspannungswanne befindet, wobei die Hochspannungswanne aus dem gleichen Leitfähigkeitstyp wie Source oder Drain von jedem der asymmetrischen Transistoren besteht und mit einer Spannung verbunden ist, die kleiner als die des Halbleitermaterials ist, das Source oder Drain der zugehörigen asymmetrischen Transistoren umgibt, so daß sich ein in Sperrichtung gepolter PN-Übergang bildet.
Speicher nach Anspruch 1, bei dem der Flash-Schreib-Schaltkreis folgendes umfaßt: eine positive Spannung; eine negative Spannung; und einen Schaltkreis zum Verbinden der negativen Spannung mit allen Spaltenleitungen und zum Verbinden der positiven Spannung mit allen Reihenleitungen.
Speicher nach Anspruch 7, bei dem die negative Spannung niedriger und die positive Spannung höher als die Spannung an Masse ist.
Speicher nach Anspruch 7, bei dem der Absolutwert der negativen Spannung im wesentlichen gleich der positiven Spannung ist.
Speicher nach Anspruch 1, bei dem der Lese-Schaltkreis folgendes umfaßt: eine positive Lese-Spannung; eine negative Lese-Spannung; einen Schaltkreis zum Verbinden der positiven Lese-Spannung mit derjenigen Reihenleitung (26), die einem ausgewählten asymmetrischen Transistor zugeordnet ist, und zum Verbinden der negativen Spannung mit den übrigen Reihenleitungen (26); und eine Abtastschaltung zum Anlegen einer Spannung über den Kanal von Source (102) und Drain (92) des asymmetrischen Transistors, um festzustellen, ob dieser leitet.
Speicher nach Anspruch 14, bei dem sich jeder der asymmetrischen Transistoren (50, 52, 56, 58) innerhalb einer Hochspannungswanne befindet, wobei die Hochspannungswanne aus dem gleichen Leitfähigkeitstyp wie Source oder Drain von jedem der asymmetrischen Transistoren besteht und mit einer Spannung verbunden ist, die kleiner als die des Halbleitermaterials ist, das Source (102) oder Drain (92) der zugehörigen asymmetrischen Transistoren umgibt, so daß sich ein in Sperrichtung gepolter PN-Übergang bildet.
Speicher nach Anspruch 14, bei dem die negative Lese-Spannung Masse ist.
Speicher nach Anspruch 14, bei dem die negative Lese-Spannung niedriger und die positive Lese-Spannung höher als die Spannung an Masse ist.