KR101250984B1 - 구동 트랜지스터들을 포함하는 반도체 소자 - Google Patents

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Abstract

구동 트랜지스터들을 포함하는 반도체 소자를 제공한다. 이 소자에 따르면, 하나의 구동 활성영역에 적어도 3개의 구동 트랜지스터들이 형성된다. 구동 트랜지스터들은 하나의 공통 소오스/드레인을 공유한다.

Description

구동 트랜지스터들을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING DRIVING TRANSISTORS}
본 발명은 반도체 소자에 관한 것으로, 특히, 구동 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가등의 장점으로 인하여, 반도체 소자는 전자 산업에서 중요한 요소들 중에 하나로 사용되고 있다. 반도체 소자는 데이터를 저장하기 위한 기억 소자, 데이터를 연산처리하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드 소자등을 포함할 수 있다. 기억 소자는 전원공급이 중단되는 경우에 저장된 데이터를 잃어버리는 휘발성 기억 소자, 및 전원공급이 중단될지라도 저장된 데이터를 유지하는 비휘발성 기억 소자등으로 구분될 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 심화되고 있다. 하지만, 단순한 스케일링 다운(scaling down)에 의하여 반도체 소자를 고집적화시키는 경우에, 여러 문제점이 발생될 수 있다. 예컨대, 최소선폭이 수십 나노미터로 감소됨으로써, 반도체 소자의 제조 공정들의 마진들이 감소될 수 있다. 또한, 반도체 소자에 포함된 다양한 기능의 단일 요소들(ex, 소자내 다양한 구동회로들 및/또는 기억 셀등)의 특성들을 모두 최적화시키는 것이 어려워질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 구동 트랜지스터를 포함하는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된, 구동 트랜지스터 및 기억 셀을 포함하는 반도체 소자를 제공하는 데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자를 제공한다. 본 발명의 일 실시예에 따른 반도체 소자는 기판에 정의된 구동 활성영역; 및 상기 구동 활성영역에 형성된 적어도 3개의 구동 트랜지스터들을 포함할 수 있다. 상기 적어도 3개의 구동 트랜지스터들은 하나의 공통 소오스/드레인을 공유하고, 상기 적어도 3개의 구동 트랜지스터들은 서로 독립된 적어도 3개의 개별 소오스/드레인들을 각각 포함하고, 상기 공통 소오스/드레인 및 상기 적어도 3개의 소오스/드레인들은 상기 구동 활성영역내에 형성된다.
일 실시예에 따르면, 상기 구동 활성영역은 공통부 및 상기 공통부로부터 연장되고 서로 이격된 적어도 3개의 브랜치부들(branch portions)을 포함할 수 있다. 상기 공통 소오스/드레인은 적어도 상기 공통부 내에 형성되고, 상기 개별 소오스/ 드레인들은 상기 브랜치부들내에 각각 형성될 수 있다. 상기 각 구동 트랜지스터는 상기 각 개별 소오스/드레인 및 상기 공통 소오스/드레인 사이의 상기 각 브랜치부 상에 배치된 구동 게이트 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 소자는 상기 적어도 3개의 구동 트랜지스터들에 각각 대응하는 적어도 3개의 셀 스트링들을 더 포함할 수 있다. 상기 각 셀 스트링은 제1 선택 게이트 라인, 복수의 셀 게이트 라인, 및 제2 선택 게이트 라인을 포함하고, 상기 각 셀 스트링내 상기 제1 선택, 셀 및 제2 선택 게이트 라인들 중에서 어느 하나는 상기 각 개별 소오스/드레인과 전기적으로 접속될 수 있다.
일 실시예에 따르면, 상기 구동 트랜지스터들은 전원전압에 비하여 높은 구동 전압을 제어할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자는 기판에 정의되되, 공통부와 상기 공통부로부터 연장되고 서로 이격된 제1 브랜치부, 제2 브랜치부 및 제3 브랜치부를 포함하는 구동 활성영역; 상기 제1 브랜치부, 제2 브랜치부 및 제3 브랜치부를 각각 가로지르는 제1 구동 게이트 패턴, 제2 구동 게이트 패턴 및 제3 구동 게이트 패턴; 적어도 상기 공통부 내에 형성된 공통 소오스/드레인; 및 상기 제1, 제2 및 제3 구동 게이트 패턴들 일측의 상기 제1, 제2 및 제3 브랜치부들 내에 각각 형성되고 서로 독립된 제1, 제2 및 제3 개별 소오스/드레인들을 포함할 수 있다.
일 실시예에 따르면, 상기 기판의 셀 영역내에 형성된 제1 셀 스트링, 제2 셀 스트링 및 제3 셀 스트링을 더 포함할 수 있다. 상기 제1 셀 스트링은 상기 제1 개별 소오스/드레인에 전기적으로 접속된 게이트 라인을 포함하고, 상기 제2 셀 스 트링은 상기 제2 개별 소오스/드레인에 전기적으로 접속된 게이트 라인을 포함하고, 상기 제3 셀 스트링은 상기 제3 개별 소오스/드레인에 전기적으로 접속된 게이트 라인을 포함한다.
일 실시예에 따르면, 상기 제1 브랜치부, 상기 공통부 및 상기 제3 브랜치부는 제1 방향을 따라 순차적으로 배열될 수 있으며, 상기 공통부 및 상기 제2 브랜치부는 상기 제1 방향에 수직한 제2 방향을 따라 순차적으로 배열될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제1 개별 소오스/드레인 상에 배치되고, 상기 제1 구동 게이트 패턴과 평행한 제1 랜딩 도전 패턴; 상기 제2 개별 소오스/드레인 상에 배치되고, 상기 제2 구동 게이트 패턴과 평행한 제2 랜딩 도전 패턴; 상기 제3 개별 소오스/드레인 상에 배치되고, 상기 제3 구동 게이트 패턴과 평행한 제3 랜딩 도전 패턴; 및 상기 공통 소오스/드레인 상에 배치된 공통 랜딩 도전 패턴을 더 포함할 수 있다.
일 실시예에 따르면, 상기 구동 활성영역은 상기 공통부로부터 연장된 제4 브랜치부를 포함할 수 있다. 이때, 상기 소자는 상기 제4 브랜치부를 가로지르는 제4 구동 게이트 패턴; 및 상기 제4 구동 게이트 패턴 일측의 상기 제4 브랜치부내에 형성되고, 상기 제1, 제2 및 제3 개별 소오스/드레인들로부터 독립된 제4 개별 소오스/드레인을 더 포함할 수 있다. 상기 제1 브랜치부, 상기 공통부 및 상기 제3 브랜치부는 제1 방향을 따라 순차적으로 배열되고, 상기 제2 브랜치부, 상기 공통부 및 제4 브랜치부는 상기 제1 방향에 수직한 제2 방향을 따라 순차적으로 배열될 수 있다. 이 경우에, 상기 소자는 상기 제4 개별 소오스/드레인에 전기적으로 접속 된 게이트 라인을 포함하는 제4 셀 스트링을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 소자는 기판의 구동회로 영역내에 2차원적으로 배열되고, 각각이 공통부와 상기 공통부로부터 연장된 제1 브랜치부, 제2 브랜치부 및 제3 브랜치부를 포함하는 복수의 구동 활성영역들; 상기 각 구동 활성영역 상에 배치되되, 상기 제1, 제2 및 제3 브랜치부들을 각각 가로지르는 제1 구동 게이트 패턴, 제2 구동 게이트 패턴 및 제3 구동 게이트 패턴; 상기 각 구동 활성영역내에 형성되되, 상기 제1, 제2 및 제3 구동 게이트 패턴들 일측의 상기 제1, 제2 및 제3 브랜치부들 내에 각각 형성되고 서로 독립된 제1 개별 소오스/드레인, 제2 개별 소오스/드레인 및 제3 개별 소오스/드레인; 및 상기 각 구동 활성영역내에 형성되되, 적어도 상기 공통부내에 형성된 공통 소오스/드레인을 포함할 수 있다.
일 실시예에 따르면, 상기 구동 활성영역들은, 복수의 제1 행들 및 복수의 제1 열들을 이루는 제1 구동 활성영역들; 및 복수의 제2 행들 및 복수의 제2 열들을 이루는 제2 구동 활성영역들을 포함할 수 있다. 이때, 상기 제1 열들 및 제2 열들은 제1 방향으로 교대로 배치되고, 상기 제1 행들 및 제2 행들은 상기 제1 방향에 수직한 제2 방향으로 교대로 배치된다.
일 실시예에 따르면, 상기 각 제1 구동 활성영역의 제1 브랜치부, 공통부 및 제3 브랜치부는 상기 제1 방향을 따라 배열되고, 상기 각 제2 구동 활성영역의 제1 브랜치부, 공통부 및 제3 브랜치부는 상기 제1 방향을 따라 배열될 수 있다. 이때, 서로 인접한 상기 제1 행 및 제2 행내에서, 상기 각 제1 구동 활성영역의 제2 브랜 치부는 상기 제2 행을 향하여 연장되고, 상기 각 제2 구동 활성영역의 제2 브랜치부는 상기 제1 행을 향하여 연장될 수 있다. 상기 제1 방향은 상기 기판의 셀 영역내의 게이트 라인의 길이방향일 수 있다. 이 경우에, 상기 서로 인접한 제1 행의 제2 브랜치부들 및 제2 행의 제2 브랜치부들은 상기 제1 방향으로 중첩될 수 있다.
일 실시예에 따르면, 상기 각 제1 구동 활성영역의 제1 브랜치부, 공통부 및 제3 브랜치부는 상기 제2 방향을 따라 배열되고, 상기 각 제2 구동 활성영역의 제1 브랜치부, 공통부 및 제3 브랜치부는 상기 제2 방향을 따라 배열될 수 있다. 서로 인접한 상기 제1 열 및 제2 열내에서, 상기 각 제1 구동 활성영역의 제2 브랜치부는 상기 제2 열을 향하여 연장되고, 상기 각 제2 구동 활성영역의 제2 브랜치부는 상기 제1 열을 향하여 연장될 수 있다. 상기 제1 방향은 상기 기판의 셀 영역내의 게이트 라인의 길이방향에 해당할 수 있다. 이 경우에, 상기 서로 인접한 제1 열의 제2 브랜치부들 및 상기 제2 열의 제2 브랜치부들은 상기 제2 방향으로 중첩될 수 있다.
일 실시예에 따르면, 서로 인접한 상기 제1 및 제2 열들의 공통 소오스/드레인들은 하나의 구동 라인에 전기적으로 접속될 수 있다.
일 실시예에 따르면, 상기 각 구동 활성영역은 상기 공통부로부터 연장된 제4 브랜치부를 더 포함할 수 있다. 이때, 상기 소자는 상기 각 구동 활성영역 상에 배치되어 제4 브랜치부를 가로지르는 제4 구동 게이트 패턴; 및 상기 각 구동 활성영역의 상기 제4 구동 게이트 패턴 일측의 상기 제4 브랜치부내에 형성된 제4 개별 소오스/드레인을 더 포함할 수 있다.
상술한 반도체 소자에 따르면, 구동 활성영역에 적어도 3개의 구동 트랜지스터들이 형성되고, 상기 적어도 3개의 구동 트랜지스터들은 하나의 공통 소오스/드레인을 공유한다. 이에 따라, 반도체 소자내에서 하나의 상기 구동 트랜지스터가 차지하는 면적을 감소시킬 수 있다. 그 결과, 고집적화된 반도체 소자를 구현할 수 있다. 특히, 상기 구동 트랜지스터는 고전압을 제어함으로써, 큰 사이즈를 가질 수 있다. 큰 사이즈의 구동 트랜지스터의 면적을 감소시킴으로써, 반도체 소자를 효율적으로 집적화시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 등가회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 제1 구동 트랜지스터 그룹(DTG1), 제2 구동 트랜지스터 그룹(DTG2) 및 제3 구동 트랜지스터 그룹(DTG3)과, 이들에 각각 대응되는 제1 셀 스트링(S1, first cell string), 제2 셀 스트링(S2) 및 제3 셀 스트링(S3)을 포함할 수 있다. 상기 제1, 제2 및 제3 셀 스트링들(S1,S2,S3)의 각각은 직렬로 연결된 제1 선택 트랜지스터(Ts1), 복수의 셀 트랜지스터들(Tc1,…,Tcn) 및 제2 선택 트랜지스터(Ts2)를 포함할 수 있다. 상기 제1 선택 트랜지스터(Ts1)의 제1 소오스/드레인은 비트라인(BL)에 전기적으로 접속되고, 상기 제1 선택 트랜지스터(Ts2)의 제2 소오스/드레인은 서로 직렬로 연결된 상기 복수의 셀 트랜지스터들(Tc1,…,Tcn)의 일단에 연결된다. 상기 제2 선택 트랜지스터(Ts2)의 제1 소오스/드레인은 공통 소오스 라인(CSL)에 전기적으로 접속되고, 상기 제2 선택 트랜지스터(Ts2)의 제2 소오스/드레인은 상기 복수의 셀 트랜지스터들(Tc1,…,Tcn)의 타단에 연결된다. 이때, 상기 제1 선택 트랜지스터(Ts1)에 가장 인접한 셀 트랜지스터(Tc1)를 제1 셀 트랜지스터(Tc1)라 정의하고, 상기 제2 선택 트랜지스터(Ts2)에 가장 인접한 셀 트랜지스터(Tcn)를 n번째 셀 트랜지스터(Tcn)라 정의한다. 상기 복수의 셀 트랜지스터들(Tc1,…,Tcn)은 2k개(k는 자연수)일 수 있다. 상기 각 셀 트랜지스터(Tc1,…, 또는 Tcn)는 전하 저장부를 포함할 수 있다. 상기 각 셀 트랜지스터(Tc1,…, 또는 Tcn)는 비휘발성 기억 셀일 수 있다.
상기 제1 구동 트랜지스터 그룹(DTG1)은 상기 제1 셀 스트링(S1)의 제1 선택 트랜지스터(Ts1), 복수의 셀 트랜지스터(Tc1,…, 또는 Tcn) 및 제2 선택 트랜지스터(Ts2)에 각각 대응하는 복수의 제1 구동 트랜지스터들(TD1)을 포함할 수 있다. 상기 제1 구동 트랜지스터들(TD1)의 제1 소오스/드레인들은 상기 제1 셀 스트링(S1)의 제1 선택 트랜지스터(Ts1)의 게이트, 셀 트랜지스터(Tc1,…, 또는 Tcn)의 게이트들 및 제2 선택 트랜지스터(Ts2)의 게이트에 각각 전기적으로 접속될 수 있다. 즉, 상기 제1 구동 트랜지스터 그룹(DTG1)내 제1 구동 트랜지스터들(TD1)의 갯수는 상기 제1 셀 스트링(S1)내 셀 트랜지스터들(Tc1,…, 또는 Tcn)의 갯수와 제1 및 제2 선택 트랜지스터들(Ts1,Ts2)의 갯수의 합과 동일할 수 있다. 이와 마찬가지로, 상기 제2 구동 트랜지스터 그룹(DTG2)은 상기 제2 셀 스트링(S2)내 제1 선택 트랜지스터(Ts1), 복수의 셀 트랜지스터(Tc1,…, 또는 Tcn) 및 제2 선택 트랜지스터(Ts2)에 각각 대응하는 복수의 제2 구동 트랜지스터들(TD2)을 포함할 수 있다. 상기 제2 구동 트랜지스터들(TD2)의 제1 소오스/드레인들은 상기 제2 셀 스트링(S2)내 제1 선택 트랜지스터(Ts1)의 게이트, 셀 트랜지스터(Tc1,…, 또는 Tcn)의 게이트들 및 제2 선택 트랜지스터(Ts2)의 게이트에 각각 전기적으로 접속될 수 있다. 상기 제3 구동 트랜지스터 그룹(DTG3)은 상기 제3 셀 스트링(S3)내 제1 선택 트랜지스터(Ts1), 복수의 셀 트랜지스터(Tc1,…, 또는 Tcn) 및 제2 선택 트랜지스터(Ts2)에 각각 대응하는 복수의 제3 구동 트랜지스터들(TD3)을 포함할 수 있다. 상기 제3 구동 트랜지스터들(TD3)의 제1 소오스/드레인들은 상기 제3 셀 스트 링(S3)내 제1 선택 트랜지스터(Ts1)의 게이트, 셀 트랜지스터(Tc1,…, 또는 Tcn)의 게이트들 및 제2 선택 트랜지스터(Ts2)의 게이트에 각각 전기적으로 접속될 수 있다.
상기 제1 구동 트랜지스터들(TD1)의 제2 소오스/드레인들은 복수의 노드들(N1,N2,…,Nm-1,Nm)에 각각 전기적으로 접속될 수 있다. 이와 마찬가지로, 상기 제2 구동 트랜지스터들(TD2)의 제2 소오스/드레인들도 상기 복수의 노드들(N1,N2,…,Nm-1,Nm)에 각각 전기적으로 접속되고, 상기 제3 구동 트랜지스터들(TD3)의 제2 소오스/드레인들도 상기 복수의 노드들(N1,N2,…,Nm-1,Nm)에 각각 전기적으로 접속될 수 있다. 좀더 구체적으로, 제1 노드(N1)는 상기 제1, 제2 및 제3 셀 스트링들(S1,S2,S3)의 제1 선택 트랜지스터들(Ts1)의 게이트들에 연결된 제1, 제2 및 제3 구동 트랜지스터들(TD1,TD2,TD3)의 제2 소오스/드레인들과 전기적으로 접속될 수 있다. 제2 노드(N2)는 상기 제1 셀 트랜지스터들(Tc1)의 게이트들과 연결된 제1, 제2 및 제3 구동 트랜지스터들(TD1,TD2,TD3)의 제2 소오스/드레인들과 전기적으로 접속될 수 있다. m-1번째 노드(Nm-1)는 상기 n번째 셀 트랜지스터들의 게이트들과 연결된 제1, 제2 및 제3 구동 트랜지스터들(TD1,TD2,TD3)의 제2 소오스/드레인들과 전기적으로 접속되고, m번째 노드(Nm)는 상기 제2 선택 트랜지스터들(Ts2)의 게이트들과 연결된 제1, 제2 및 제3 구동 트랜지스터들(TD1,TD2,TD3)의 제2 소오스/드레인들과 전기적으로 접속될 수 있다.
서로 독립된 복수의 구동 전압들이 상기 복수의 노드들(N1,N2,…,Nm-1,Nm)에 각각 공급될 수 있다. 상기 복수의 구동 전압들은 상기 노드들(N1,N2,…,Nm-1,Nm) 에 각각 전기적으로 접속된 복수의 구동 라인들(미도시함)을 통하여 공급될 수 있다. 상기 제1 구동 트랜지스터들(TD1)의 게이트들은 제1 구동 게이트 라인(DGL1)과 전기적으로 접속되고, 상기 제2 구동 트랜지스터들(TD2)의 게이트들은 제2 구동 게이트 라인(DGL2)과 전기적으로 접속되며, 상기 제3 구동 트랜지스터들(TD3)의 게이트들은 제3 구동 게이트 라인(DGL3)과 전기적으로 접속될 수 있다. 상기 제1, 제2 및 제3 구동 게이트 라인들(DGL1,DGL2,DG3)은 서로 독립적으로 제어될 수 있다. 예컨대, 상기 제1 셀 스트링(S1)이 선택되는 경우에, 상기 제1 구동 게이트 라인(DGL1)을 통하여 턴온 전압(turn-on voltage)이 제공되어 상기 제1 구동 트랜지스터들(TD1)이 턴온되고, 이와는 달리, 상기 제2 및 제3 구동 게이트 라인들(DGL2,DGL3)을 통하여 턴오프(turn-on voltage)가 제공되어 상기 제2 구동 트랜지스터들(TD2) 및 제3 구동 트랜지스터들(TD3)은 턴오프될 수 있다. 이로써, 상기 노드들(N1,N2,…,Nm-1,Nm)을 통하여 상기 제1 셀 스트링(S1)의 트랜지스터들(Ts1,Tc1,…,Tcn,Ts2)의 게이트들에게 구동 전압들을 각각 공급할 수 있다.
상기 구동 전압들은 전원 전압에 비하여 높은 고전압일 수 있다. 따라서, 상기 제1, 제2 및 제3 구동 트랜지스터들(TD1,TD2,TD3)은 고전압을 제어하는 트랜지스터들일 수 있다. 상기 전원 전압은 상기 반도체 소자가 직접 받아들이는 동작 전압(즉, 상기 반도체 소자의 동작 전압)일 수 있다. 상기 고전압은 상기 반도체 소자의 동작 전압을 승압회로로 상승시켜 획득될 수 있다.
상술한 반도체 소자에 따르면, 상기 각 노드(N1,N2,…,Nm-1, 또는 Nm)에 의하여 3개의 구동 트랜지스터들(TD1,TD2,TD3)이 병렬로 연결된다. 이로써, 상기 각 노드(N1,N2,…,Nm-1, 또는 Nm)에 연결된 제1, 제2 및 제3 구동 트랜지스터들(TD1,TD2,TD3)은 하나의 공통된 소오스/드레인을 공유할 수 있다. 그 결과, 상기 병렬로 연결된 제1, 제2 및 제3 구동 트랜지스터들(TD1,TD2,TD3)이 반도체 소자내에서 차지하는 면적을 감소시킬 수 있다. 즉, 하나의 구동 트랜지스터가 차지하는 면적을 감소시킬 수 있다. 이로써, 고집적화된 반도체 소자를 구현할 수 있다. 또한, 상기 구동 트랜지스터들(TD1,TD2,TD3)은 고전압을 제어할 수 있다. 이에 따라, 상기 각 구동 트랜지스터(TD1,TD2,또는 TD3)는 상기 각 셀 트랜지스터(Tc1,…,또는 Tcn)에 비하여 큰 사이즈(size)를 가질 수 있다. 그 결과, 상대적으로 큰 사이즈의 상기 구동 트랜지스터들(TD1,TD2,TD3)의 면적을 감소시킴으로써, 반도체 소자의 보다 효율적으로 고집적화시킬 수 있다.
본 발명의 일 실시예에 따라 구현된 반도체 소자를 도 2 내지 도 4를 참조하여 설명한다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 3은 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도이며, 도 4는 도 2의 구동 활성영역을 설명하기 위한 평면도이다. 도 5는 도 3에 개시된 반도체 소자의 셀 트랜지스터를 나타내는 단면도이다.
도 2 및 도 3을 참조하면, 반도체 기판(100, 이하, 기판이라 함)은 셀 영역(50) 및 구동회로 영역(60)을 포함할 수 있다. 상기 셀 영역(50) 내에 제1 소자분리 패턴(105a)이 배치되어 셀 활성영역들(110)을 정의하고, 상기 구동회로 영역(60)내에 제2 소자분리 패턴(105b)이 배치되어 구동 활성영역들(115a)을 정의한 다. 복수의 상기 구동 활성영역들(115a)이 상기 구동회로 영역(60)내에서 제1 방향을 따라 배열되어 하나의 행을 이룰 수 있다. 상기 제1 방향은 도 2의 x축 방향에 해당한다. 상기 구동회로 영역(60)은 디코더 회로 영역(decoder circuit region)일 수 있다. 상기 셀 활성영역들(110)이 상기 셀 영역(50) 내에서 상기 제1 방향(x축방향)에 수직한 제2 방향으로 나란히 연장될 수 있다. 상기 제2 방향은 도 2의 y축방향에 해당한다. 상기 각 셀 활성영역(110)은 상기 제1 소자분리 패턴(105a)에 의해 둘러싸인 상기 기판(100)의 일부분에 해당한다. 상기 각 구동 활성영역(115a)은 상기 제2 소자분리 패턴(105b)에 의해 둘러싸인 상기 기판(100)의 일부분에 해당한다. 상기 제1 및 제2 소자분리 패턴들(105a,105b)은 트렌치형 소자분리 패턴으로 형성될 수 있다. 상기 구동 활성영역(115a)에 형성되는 구동 트랜지스터는 전원전압 보다 높은 고전압을 제어할 수 있다. 이에 따라, 상기 제2 소자분리 패턴(105b)은 상기 제1 소자분리 패턴(105a) 보다 깊게 형성될 수 있다. 즉, 상기 제2 소자분리 패턴(105b)의 바닥면은 상기 제1 소자분리 패턴(105a)의 바닥면 보다 낮을 수 있다.
제1 셀 스트링(S1)에 포함된 제1 선택 게이트 라인(SSL), 복수의 셀 게이트 라인들(WL1,…,WLn) 및 제2 선택 게이트 라인(GSL)이 상기 셀 활성영역들(110)을 나란히 가로지른다. 상기 제1 셀 스트링(S1)내 복수의 셀 게이트 라인들(WL1,…,WLn)은 상기 제1 셀 스트링(S1)내 제1 및 제2 선택 게이트 라인들(SSL,GSL) 사이에 배치된다. 상기 제1 셀 스트링(S1)내 게이트 라인들(SSL,WL1,…,WLn,GSL)은 상기 제1 방향(x축방향)을 따라 연장될 수 있다. 즉, 상기 제1 셀 스트링(S1)내 게 이트 라인들(SSL,WL1,…,WLn,GSL)의 게이트 길이방향은 상기 제1 방향(x축방향)과 동일할 수 있다. 상기 각 셀 게이트 라인(WL1,…, 또는 WLn) 양측의 상기 셀 활영역(110)에 셀 소오스/드레인(120c)이 배치되고, 상기 제1 선택 게이트 라인(SSL) 일측의 상기 각 셀 활성영역(110)내에 공통 드레인(120d)이 배치되며, 상기 제2 선택 게이트 라인(GSL) 일측의 상기 각 셀 활성영역(110)내에 공통 소오스(120s)가 배치된다. 상기 공통 드레인(120d) 및 상기 공통 소오스(120s) 사이에 상기 제1 셀 스트링(S1)에 포함된 게이트 라인들(SSL,WL1,…,WLn,GSL)이 배치된다. 상기 게이트 라인들(SSL,WL1,…,WLn,GSL) 및 상기 각 활성영역(110)이 교차하는 지점들에 상기 제1 셀 스트링(S1)의 트랜지스터들이 배치된다. 즉, 상기 각 셀 게이트 라인(WL1,…, 또는 WLn)과 이에 인접한 셀 소오스/드레인(120c)은 도 1의 각 셀 트랜지스터(Tc1,…, 또는 Tcn)을 구성하고, 상기 제1 선택 게이트 라인(SSL) 및 이에 인접한 공통 드레인(120d) 및 셀 소오스/드레인(120c)은 도 1의 제1 선택 트랜지스터(Ts1)를 구성하며, 상기 제2 선택 게이트 라인(GSL) 및 이에 인접한 공통 소오스(120s) 및 셀 소오스/드레인(120c)은 도 1의 제2 선택 트랜지스터(Ts2)를 구성한다. 상기 게이트 라인들(SSL,WL1,…,WLn,GSL)이 다수의 상기 활성영역들(110)을 가로지름으로써, 복수의 상기 제1 셀 스트링들(S1)이 병렬로 연결될 수 있다.
상기 제1 셀 스트링(S1)내 상기 제2 선택 게이트 라인(GSL) 일측에 공통 소오스 라인(CSL)이 배치된다. 상기 공통 소오스 라인(CSL)은 상기 제1 방향(x축방향)을 따라 배열된 공통 소오스들(120s)과 전기적으로 접속된다. 상기 공통 소오스 라인(CSL)은 상기 제2 선택 게이트 라인(GSL)과 나란히 할 수 있다. 상기 각 공통 드레인(120d)은 비트라인(BL)과 전기적으로 접속된다. 복수의 비트라인들(BL)이 복수의 셀 활성영역들(110) 상부에 각각 배치될 수 있다. 상기 비트라인들(BL)은 상기 셀 활성영역들(110)과 평행할 수 있다. 비트라인들(BL) 및 셀 활성영역들(110)은 평면적 관점에서 완전히 겹쳐질 수 있다. 따라서, 도면의 간결화를 위하여 도 2에서 비트라인들(BL)이 미도시되고, 도 3에서 비트라인들(BL)이 도시되어 있다.
제2 셀 스트링(S2)에 포함된 제1 선택 게이트 라인(SSL), 복수의 셀 게이트 라인들(WL1,…,WLn) 및 제2 선택 게이트 라인(GSL)이 상기 제1 셀 스트링(S1) 일측의 상기 셀 활성영역들(110)을 나란히 가로지를 수 있다. 제3 셀 스트링(S3)에 포함된 제1 선택 게이트 라인(SSL), 복수의 셀 게이트 라인들(WL1,…,WLn) 및 제2 선택 게이트 라인(GSL)이 상기 제1 셀 스트링(S1) 타측의 상기 셀 활성영역들(110)을 나란히 가로지를 수 있다. 제2 셀 스트링(S2)의 게이트 라인들(SSL,WL1,…,WLn,GSL)이 복수의 셀 활성영역들(110)을 나란히 가로지름으로써, 복수의 제2 셀 스트링들(S2)이 병렬로 연결될 수 있다. 이와 마찬가지로, 상기 제3 셀 스트링(S2)의 게이트 라인들(SSL,WL1,…,WLn,GSL)이 복수의 셀 활성영역들(110)을 나란히 가로지름으로써, 복수의 제3 셀 스트링들(S3)이 병렬로 연결될 수 있다.
상기 제2 셀 스트링(S2)은 상기 공통 소오스 라인(CSL)을 기준으로 상기 제1 셀 스트링(S1)과 대칭적인 구조일 수 있다. 상기 제3 셀 스트링(S3)은 상기 공통 드레인(120d)을 기준으로 상기 제1 셀 스트링(S1)과 대칭적인 구조일 수 있다. 인접한 상기 제1 및 제2 셀 스트링들(S1,S2)은 상기 공통 소오스 라인(CSL)을 공유할 수 있다. 이와 유사하게, 인접한 상기 제1 및 제3 셀 스트링들(S1,S3)은 상기 공통 드레인(120d)을 공유할 수 있다.
상기 각 셀 트랜지스터의 게이트 구조를 도 5를 참조하여 구체적으로 설명한다. 도 5의 셀 트랜지스터는 제1 셀 트랜지스터를 나타낸다. 다른 셀 트랜지스터들은 상기 제1 셀 트랜지스터와 동일한 형태일 수 있다.
도 3 및 도 5를 참조하면, 제1 셀 트랜지스터는 셀 활성영역(110)을 가로지르는 제1 셀 게이트 라인(WL1), 및 상기 제1 셀 게이트 라인(WL1) 양측의 셀 활성영역(110)에 배치된 셀 소오스/드레인(120c)을 포함한다. 상기 제1 셀 게이트 라인(WL1)은 차례로 적층된 터널 절연막(90), 전하저장층(92), 블로킹 절연막(94) 및 제어 게이트 전극(96)을 포함할 수 있다. 상기 제어 게이트 전극(96)은 상기 셀 활성영역(110)을 가로지른다. 상기 제어 게이트 전극(96)은 복수의 상기 셀 활성영역들(110)을 가로질러 워드라인에 해당할 수 있다. 상기 전하저장층(92)은 반도체로 형성될 수 있다. 이와는 달리, 상기 전하저장층(92)은 전하를 저장할 수 있는 트랩들을 포함하는 절연물질로 형성될 수도 있다. 예컨대, 상기 전하저장층(92)은 질화물, 산화질화물 및 나노 도트들(nano dots)을 포함하는 절연체 중에서 적어도 하나를 포함할 수 있다. 상기 나노 도트들은 금속 또는 반도체로 형성될 수 있다. 상기 블로킹 절연막(94)은 상기 터널 절연막(90)에 비하여 높은 유전상수를 갖는 고유전물질(ex, 산화하프늄 또는 산화알루미늄등과 같은 절연성 금속산화물등)을 포함할 수 있다.
상기 전하저장층(92)내 전하들의 저장량의 차이에 의해 상기 제1 셀 트랜지스터는 문턱전압이 달라지고, 문턱전압의 차이를 이용하여 상기 제1 셀 트랜지스터 에 저장된 데이터를 판별할 수 있다. 상기 셀 소오스/드레인(120c)은 도펀트들이 도핑된 영역일 수 있다. 이와는 달리, 상기 셀 소오스/드레인(120c)은 상기 제어 게이트 전극(96)에 구동 전압이 인가될때, 발생되는 주변 전계(fringe field)에 의해 생성되는 반전층일 수도 있다. 상기 공통 소오스(120s) 및 공통 드레인(120d)은 도펀트로 도핑된 영역일 수 있다.
다음으로, 상기 구동회로 영역(60)의 구동 활성영역(115a) 및 구동 트랜지스터를 도 4를 참조하여 설명한다.
도 2, 도 3 및 도 4를 참조하면, 상술한 바와 같이, 상기 구동회로 영역(60)내에서 복수의 구동 활성영역들(115a)이 상기 제1 방향을 따라 배열되어 하나의 행을 이룰 수 있다. 상기 행내 구동 활성영역들(115a)은 상기 제1 방향으로 서로 이격되어 있다. 상기 각 구동 활성영역(115a)은 공통부(112) 및 상기 공통부(112, common portion)로부터 연장된 제1 브랜치부(113a, first branch portion), 제2 브랜치부(113b) 및 제3 브랜치부(113c)를 포함한다. 상기 제1, 제2 및 제3 브랜치부들(113a,113b,113c)은 서로 이격되어 있다. 즉, 상기 제1, 제2 및 제3 브랜치부들(113a,113b,113c)은 상기 공통부(112)의 서로 다른 측면들로부터 각각 연장될 수 있다. 물론, 상기 제1, 제2 및 제3 브랜치부들(113a,113b,113c) 및 공통부(112)는 직접 접촉되어 있다. 상기 제1 브랜치부(113a), 공통부(112) 및 제3 브랜치부(113c)는 상기 제1 방향(x축방향, ex, 상기 게이트 라인들(SSL,WL1,…,WLn,GSL)의 길이방향)으로 순차적으로 배열될 수 있다. 이때, 상기 제2 브랜치(113b) 및 공통부(112)는 상기 제2 방향(y축방향)으로 배열될 수 있다.
제1 구동 게이트 패턴(Gd1), 제2 구동 게이트 패턴(Gd2) 및 제3 구동 게이트 패턴(Gd3)는 상기 각 구동 활성영역(115a)내 상기 제1, 제2 및 제3 브랜치부들(113a,113b,113c)을 각각 가로지른다. 상기 제1 및 제3 구동 게이트 패턴들(Gd1,Gd3)은 상기 제2 방향으로 나란히 연장될 수 있다. 상기 제2 구동 게이트 패턴(Gd2)는 상기 제1 방향으로 연장될 수 있다. 즉, 상기 제1 및 제3 구동 게이트 패턴들(Gd1,Gd3)은 상기 제2 구동 게이트 패턴(Gd2)과 수직할 수 있다. 상기 제1, 제2 및 제3 구동 게이트 패턴들(Gd1,Gd2,Gd3)은 서로 이격되는 것이 바람직하다. 상기 제1, 제2 및 제3 구동 게이트 패턴들(Gd1,Gd2,Gd3)의 각각은 차례로 적층된 구동 게이트 절연막 및 구동 게이트 전극을 포함할 수 있다.
적어도 상기 공통부(112)내에 공통 소오스/드레인(125)이 배치되고, 상기 제1, 제2 및 제3 브랜치부들(113a,113b,113c)내에 제1 개별 소오스/드레인(127a), 제2 개별 소오스/드레인(127b) 및 제3 개별 소오스/드레인(127c)이 각각 형성될 수 있다. 상기 제1, 제2 및 제3 개별 소오스/드레인들(127a,127b,127c)은 서로 이격되어 있으며, 또한, 상기 제1, 제2 및 제3 개별 소오스/드레인들(127a,127b,127c)은 상기 공통 소오스/드레인(125)으로부터 이격되어 있다. 즉, 상기 제1 구동 게이트 패턴(Gd1)은 상기 공통 소오스/드레인(125)과 상기 제1 개별 소오스/드레인(127a) 사이의 상기 제1 브랜치부(113a) 상에 배치된다. 이와 마찬가지로, 상기 제2 구동 게이트 패턴(Gd2)는 상기 공통 소오스/드레인(125) 및 상기 제2 개별 소오스/드레인(127b) 사이의 상기 제2 브랜치부(113b) 상에 배치되고, 상기 제3 구동 게이트 패턴(Gd3)는 상기 공통 소오스/드레인(125) 및 상기 제3 개별 소오스/드레인(127c) 사이의 상기 제3 브랜치부(113c) 상에 배치된다. 상기 구동 게이트 패턴들(Gd1,Gd2,Gd3)이 상기 공통부(112)로부터 이격된 경우에, 상기 공통 소오스/드레인(125)은 상기 구동 게이트 패턴들(Gd1,Gd2,Gd3)과 상기 공통부(112) 사이의 상기 브랜치부들(127a,127b,127c) 내로 연장될 수 있다. 상기 제1 구동 게이트 패턴(Gd1), 제1 개별 소오스/드레인(127a) 및 공통 소오스/드레인(125)은 도 1의 제1 구동 트랜지스터(TD1)를 구성하고, 상기 제2 구동 게이트 패턴(Gd2), 제2 개별 소오스/드레인(127b) 및 공통 소오스/드레인(125)은 도 1의 제2 구동 트랜지스터(TD2)를 구성하며, 상기 제3 구동 게이트 패턴(Gd3), 제3 개별 소오스/드레인(127c) 및 공통 소오스/드레인(125)은 도 1의 제3 구동 트랜지스터(TD3)를 구성한다. 상기 제1, 제2 및 제3 구동 트랜지스터들(TD1,TD2,TD3)은 상기 공통 소오스/드레인(125)을 공유한다. 상기 공통 소오스/드레인(125)은 도 1의 각 노드(N1,N2,…,Nm-1, 또는 Nm)에 해당한다. 상기 행을 이루는 복수의 구동 활성영역들(115a)내에 형성된 공통 소오스/드레인들(125)은 도 1의 노드들(N1,N2,…,Nm-1,Nm)에 각각 해당한다.
상기 행을 이루는 구동 활성영역들(115a)의 갯수는 상기 제1 셀 스트링(S1)이 포함하는 게이트 라인들(SSL,WL1,…,WLn,GSL)의 갯수와 동일한 것이 바람직하다. 상기 제1 셀 스트링(S1)내 게이트 라인들(SSL,WL1,…,WLn,GSL)은 상기 행내 구동 활성영역들(115a)의 제1 개별 소오스/드레인들(127a)과 각각 전기적으로 접속된다. 상기 제2 셀 스트링(S2)내 게이트 라인들(SSL,WL1,…,WLn,GSL)은 상기 행내 구동 활성영역들(115a)의 제2 개별 소오스/드레인들(127b)과 각각 전기적으로 접속되 고, 상기 제3 셀 스트링(S3)내 게이트 라인들(SSL,WL1,…,WLn,GSL)은 상기 행내 구동 활성영역들(115a)의 제3 개별 소오스/드레인들(127c)과 각각 전기적으로 접속된다. 상기 제1 개별 소오스/드레인들(127a)은 제1 상호 연결 라인들(155a)에 의하여 상기 제1 셀 스트링(S1)의 게이트 라인들(SSL,WL1,…,WLn,GSL)과 각각 전기적으로 접속될 수 있다. 상기 제2 개별 소오스/드레인들(127b)은 제2 상호 연결 라인들(155b)에 의하여 상기 제2 셀 스트링(S2)의 게이트 라인들(SSL,WL1,…,WLn,GSL)과 각각 전기적으로 접속될 수 있다. 상기 제3 개별 소오스/드레인들(127c)은 제3 상호 연결 라인들(155c)에 의하여 상기 제3 셀 스트링(S3)의 게이트 라인들(SSL,WL1,…,WLn,GSL)과 각각 전기적으로 접속될 수 있다.
상기 행내 제1 구동 게이트 패턴들(Gd1)은 하나의 제1 구동 게이트 라인(DGL1)에 전기적으로 접속될 수 있다. 이와 마찬가지로, 상기 행내 제2 구동 게이트 패턴들(Gd2)은 하나의 제2 구동 게이트 라인(DGL2)에 전기적으로 접속되고, 상기 행내 제3 구동 게이트 패턴들(Gd3)은 하나의 제3 구동 게이트 라인(DGL3)에 전기적으로 접속될 수 있다. 상기 제1, 제2 및 제3 구동 게이트 라인들(DGL1,DGL2,DG3)은 서로 독립적인 것이 바람직하다.
도 2에서 도면의 간결화를 위하여 상기 제1, 제2 및 제3 상호 연결 라인들(155a,155b,155c)와, 구동 게이트 라인들(DGL1,DGL2,DGL3)을 실선들로 도시하였다. 이와는 다르게, 도 3에서는 설명의 편의를 위하여 상호 연결 배선들 및 구동 게이트 라인들을 확대 도시하였다. 상기 구동회로 영역(60)내 구동 트랜지스터들은 고전압을 제어할 수 있다. 이로써, 상기 구동 트랜지스터들은 상기 셀 영역(50)내 선택 및 셀 트랜지스터들에 비하여 큰 면적을 가질 수 있다. 도 2 및 도 3에서 셀 영역(50)의 도면 확대 비율과 구동회로 영역(60)의 도면 확대 비율은 다를 수 있다.
제1 층간 절연막(130)이 상기 셀 스트링들(S1,S2,S3)의 게이트 라인들(SSL,WL1,…,WLn,GSL) 및 상기 구동 게이트 패턴들(Gd1,Gd2,Gd3)을 포함한 기판(100) 전면 상에 배치될 수 있다. 상기 셀 영역(50)내 공통 소오스 라인(CSL)은 상기 제1 층간 절연막(130)내에 형성된 그루브(132)를 채울 수 있다. 상기 그루브(132)는 상기 제2 선택 게이트 라인(GSL)과 평행하고, 상기 제1 방향을 따라 배열된 공통 소오스들(120s)을 동시에 노출시킬 수 있다.
상기 각 제1 개별 소오스/드레인(127a) 상에 제1 랜딩 도전 패턴(135a)이 배치될 수 있다. 상기 제1 랜딩 도전 패턴(135a)은 상기 제1 구동 게이트 패턴(Gd1)과 평행하게 연장될 수 있다. 상기 각 제2 개별 소오스/드레인(127b) 상에 제2 랜딩 도전 패턴(135b)이 배치될 수 있으며, 상기 제3 개별 소오스/드레인(127c) 상에 제3 랜딩 도전 패턴(135c)이 배치될 수 있다. 상기 제2 랜딩 도전 패턴(135b)은 상기 제2 구동 게이트 패턴(Gd2)과 평행하게 연장되고, 상기 제3 랜딩 도전 패턴(135c)은 상기 제3 구동 게이트 패턴(Gd3)과 평행하게 연장될 수 있다. 상기 제1, 제2 및 제3 랜딩 도전 패턴들(135a,135b,135c)은 평면적 관점에서 바 형태(bar-shaped)일 수 있다. 상기 랜딩 도전 패턴들(135a,135b,135c)은 상기 개별 소오스/드레인들(127a,127b,127c)에 비하여 낮은 비저항을 갖는 도전 물질을 포함할 수 있다. 공통 랜딩 도전 패턴(136)이 상기 공통 소오스/드레인(125) 상에 배치될 수 있 다. 상기 공통 랜딩 도전 패턴(136)은 상기 제1, 제2 및 제3 랜딩 도전 패턴들(135a,135b,135c)과 동일한 도전 물질로 형성될 수 있다. 예컨대, 상기 랜딩 도전 패턴들(135a,135b,135c,136)은 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등), 금속실리사이드(ex, 텅스텐실리사이드, 코발트실리사이드등) 및 금속(ex, 텅스텐, 알루미늄, 구리, 티타늄 또는 탄탈늄등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 랜딩 도전 패턴들(135a,135b,135c,136)은 상기 제1 층간 절연막(130)을 관통하여 상기 소오스/드레인들(127a,127b,127c,125)에 각각 접촉될 수 있다. 상기 랜딩 도전 패턴들(135a,135b,135c,136)은 상기 공통 소오스 라인(CSL)과 동일한 도전 물질을 포함할 수 있다. 상기 랜딩 도전 패턴들(135a,135b,135c,136)은 상기 공통 소오스 라인(CSL)과 동시에 형성될 수 있다. 상기 제1 층간 절연막(130), 랜딩 도전 패턴들(135a,135b,135c,136) 및 공통 소오스 라인(CSL)의 상부면들은 하나의 공면(coplanar)을 이룰 수 있다.
제2 층간 절연막(140)이 상기 제1 층간 절연막(130), 랜딩 도전 패턴들(135a,135b,135c,136) 및 공통 소오스 라인(CSL) 상에 배치될 수 있다. 비트라인 플러그(150)가 상기 셀 영역(50)내 상기 제2 및 제1 층간 절연막들(140,130)을 관통하여 상기 공통 드레인(120d)에 접속될 수 있다. 상기 비트라인(BL)이 상기 셀 영역(50)내 제2 층간 절연막(140) 상에 배치되어 상기 비트라인 플러그(150)와 접속될 수 있다. 상기 비트라인 플러그(150) 및 비트라인(BL)은 도전물질로 형성된다.
상기 제1, 제2 및 제3 상호 연결 라인들(155a,155b,155c)이 상기 제2 층간 절연막(140) 상에 배치될 수 있다. 상기 상호 연결 라인들(155a,155b,155c)은 상기 주변회로 영역(60)으로부터 상기 셀 영역(50)으로 연장될 수 있다. 상기 주변회로 영역(60)내에 위치한 상기 상호 연결 라인들(155a,155b,155c)의 일부분들은 상기 제1 방향으로 연장될 수 있다. 상기 제1 상호 연결 라인들(155a)은 등간격으로 배열될 수 있다. 이와 마찬가지로, 상기 제2 상호 연결 라인들(155a)도 등간격으로 배열될 수 있으며, 상기 제3 상호 연결 라인들(155c)도 등간격으로 배열될 수 있다. 상기 랜딩 도전 패턴들(135a,135b,135c)과의 전기적 접속을 위하여, 상기 상호 연결 라인들(155a,155b,155c)은 상기 제2 방향으로 연장되어 상기 랜딩 도전 패턴들(135a,135b,135c) 상부에 위치하는 부분들을 포함할 수 있다.
상기 제1, 제2 및 제3 상호 연결 라인들(155a,155b,155c)은 동일한 높이에 배치될 수 있다. 상기 제1 상호 연결 라인(155a)의 일단은 상기 제2 및 제1 층간 절연막들(140,130)을 관통하여 상기 제1 셀 스트링(S1)의 각 게이트 라인(SSL,WL1,…,WLn,또는 GSL)과 접속된 콘택 플러그(151a)와 접속될 수 있다. 상기 제1 상호 연결 라인(155a)의 타단은 상기 제2 층간 절연막(140)을 관통하여 상기 제1 랜딩 도전 패턴(135a)과 접속된 콘택 플러그(151b)와 접속될 수 있다. 이와 마찬가지로, 상기 제2 상호 연결 라인(155b)의 일단은 상기 제2 및 제1 층간 절연막(140,130)을 관통하여 상기 제2 셀 스트링(S2)의 각 게이트 라인(SSL,WL1,…,WLn, 또는 GSL)과 접속된 콘택 플러그와 접속되고, 상기 제2 상호 연결 라인(155b)의 타단은 상기 제2 층간 절연막(140)을 관통하여 상기 제2 랜딩 도전 패턴(135b)과 접속된 콘택 플러그와 접속될 수 있다. 상기 제3 상호 연결 라인(155c)의 일단은 상기 제2 및 제1 층간 절연막들(140,130)을 관통하여 상기 제3 셀 스트링(S3)의 각 게이트 라인(SSL,WL1,…,WLn, 또는 GSL)과 접속된 콘택 프러그와 접속되고, 상기 제3 상호 연결 라인(155c)의 타단은 상기 제2 층간 절연막(140)을 관통하여 상기 제3 랜딩 도전 패턴(135c)과 접속된 콘택 플러그(153)와 접속될 수 있다. 상기 상호 연결 라인들(155a,155b,155c)과 접속된 콘택 플러그들(151a,151b,153)은 상기 비트라인 플러그(150)와 동시에 형성될 수 있다. 따라서, 상기 상호 연결 라인들(155a,155b,155c)과 접속된 콘택 플러그들(151a,151b,153)는 상기 비트라인 플러그(150)와 동일한 도전 물질을 포함할 수 있다. 상기 상호 연결 라인들(155a,155b,155c)은 상기 비트라인(BL)과 동시에 형성될 수 있다.
상기 구동회로 영역(60)내 제2 층간 절연막(140) 상에 제1, 제2 및 제3 구동 게이트 라인들(DGL1,DGL2,DGL3)이 배치될 수 있다. 상기 제1, 제2 및 제3 구동 게이트 라인들(DGL1,DGL2,DGL3)은 상기 제1 방향을 따라 연장될 수 있다. 상기 제1, 제2 및 제3 구동 게이트 라인들(DGL1,DGL2,DGL3)은 상기 구동회로 영역(60)내 제2 및 제1 층간 절연막들(140,130)을 관통하여 상기 제1, 제2 및 제3 구동 게이트 패턴들(Gd1,Gd2,Gd3)과 접속된 콘택 플러그들과 각각 접속될 수 있다. 상기 구동 게이트 라인들(DGL1,DGL2,DGL3)은 상기 상호 연결 라인들(155a,155b,155c)과 동시에 형성될 수 있다. 즉, 상기 구동 게이트 라인들(DGL1,DGL2,DGL3)은 상기 상호 연결 라인들(155a,155b,155c)과 동일한 높이에 배치될 수 있으며, 동일한 도전 물질을 포함할 수 있다.
상부 층간 절연막(160)이 상호 연결 라인들(155a,155b,155c), 구동 게이트 라인들(DGL1,DGL2,DGL3) 및 비트라인(BL)을 포함한 기판(100) 전면 상에 배치될 수 있다. 구동 콘택 플러그(165)가 상기 상부 층간 절연막(160) 및 제2 층간 절연막(140)을 관통하여 상기 공통 랜딩 도전 패턴(136)에 접속되고, 구동 라인(170)이 상기 상부 층간 절연막(160) 상에 배치되어 상기 구동 콘택 플러그(165)와 접속된다. 상기 구동 라인(170)을 통하여 상기 공통 소오스/드레인(125)에 구동 전압을 제공할 수 있다. 상기 구동 전압은 전원 전압에 비하여 높은 고전압일 수 있다. 복수의 구동 라인들(125)이 상기 행내 복수의 공통 소오스/드레인들(125)과 각각 전기적으로 접속되는 것이 바람직하다. 상기 구동 라인들(125)은 상기 제2 방향을 따라 나란히 연장될 수 있다.
상기 행내 구동 트랜지스터들과 연결되고 서로 인접한 상기 제1, 제2 및 제3 셀 스트링들(S1,S2,S3)을 셀 스트링 그룹으로 정의할 수 있다. 이때, 상기 셀 스트링 그룹 및 이에 대응하는 복수의 구동 활성영역들(115a)로 이루어진 상기 행이 상기 제2 방향을 따라 복수번 반복적으로 배치될 수 있다.
상술한 반도체 소자에 따르면, 하나의 상기 구동 활성영역(115a)에 3개의 구동 트랜지스터들이 형성된다. 이로써, 상기 3개의 구동 트랜지스터들은 상기 구동 활성영역(115a)내에 형성된 하나의 공통 소오스/드레인(125)을 공유한다. 이에 따라, 3개의 구동 트랜지스터들이 반도체 소자에서 차지하는 면적을 감소시킬 수 있다. 그 결과, 고집적화에 최적화된 반도체 소자를 구현할 수 있다. 또한, 상기 구동 트랜지스터들은 고전압을 제어하여 셀 트랜지스터에 비하여 큰 사이즈를 가질 수 있다. 이러한 큰 사이즈의 구동 트랜지스터들의 면적을 감소시킴으로써, 반도체 소자의 고집적화 효율성이 향상시킬 수 있다.
또한, 상기 구동 트랜지스터들의 소오스/드레인들(127a,127b,127c,125) 상에 랜딩 도전 패턴들(135a,135b,135c,136)이 각각 배치될 수 있다. 이로써, 상기 소오소스/드레인들(127a,127b,127b,125)과 상기 라인들(155a,155b,155c,170)을 연결하기 위한 콘택홀들의 깊이를 감소시킬 수 있다. 그 결과, 콘택홀들의 형성 공정 마진을 확보할 수 있으며, 상기 콘택홀들의 종횡비를 감소시킬 수 있다.
이에 더하여, 상기 개별 소오스/드레인들(127a,127b,127c) 상에 배치된 랜딩 도전 패턴들(135a,135b,135c)은 상기 구동 게이트 패턴들(Gd1,Gd2,Gd3)의 길이방향으로 연장된 바 형태를 갖는다. 이에 따라, 상기 각 랜딩 도전 패턴(135a,135b,또는 135c)과 상기 각 구동 게이트 패턴(Gd1,Gd2, 또는 Gd3) 아래에 정의된 채널 영역간의 거리가 실질적으로 균일해질 수 있다. 구체적으로, 상기 채널 영역는 중앙부와 상기 제2 소자분리 패턴(105b)에 인접한 가장자리를 포함한다. 상기 채널 영역의 상기 중앙부와 상기 랜딩 도전 패턴(135a,135b,또는 135c)간 거리와 상기 채널 영역의 상기 가장자리간 거리의 차이가 최소화될 수 있다. 그 결과, 상기 구동 트랜지스터들은 상기 채널 영역의 채널 폭의 실질적인 전체를 통하여 턴온 전류량을 출력할 수 있다. 즉, 상기 랜딩 도전 패턴들(135a,135b,135c)로 인하여, 상기 구동 트랜지스터들의 출력 턴온 전류량을 향상시켜 우수한 특성의 반도체 소자를 구현할 수 있다. 또한, 상기 구동 활성영역(115a)내에 3개의 구동 트랜지스터들이 집적됨으로써, 상기 상호 연결 라인들(155a,155b,155c)이 조밀해질 수 있다. 상기 랜딩 도전 패턴들(135a,135b,135c)이 바형태로 형성됨으로써, 상기 상호 연결 라인 들(155a,155b,155c)이 상기 랜딩 도전 패턴들(135a,135b,135c)과 접속되는 것이 매우 용이해진다. 상기 상호 연결 라인들(155a,155b,155c)은 상기 랜딩 도전 패턴들(135a,135b,135c)의 상부면들의 일부들과 접속될 수 있다. 이때, 상기 랜딩 도전 패턴들(135a,135b,135c)은 상기 개별 소오스/드레인들(127a,127b,127c) 보다 낮은 비저항을 갖는 도전물질을 포함함으로써, 상기 상호 연결 라인들(155a,155b,155c)과 상기 개별 소오스/드레인들(127a,127b,127c)간의 저항을 감소시킬 수 있다. 또한, 상기 상호 연결 라인들(155a,155b,155c)이 상기 랜딩 도전 패턴들(135a,135b,135c)의 상부면들의 가장자리에 접속될지라도, 상기 랜딩 도전 패턴들(155a,155b,155c)의 낮은 비저항에 의하여, 상기 구동 트랜지스터들의 출력 구동 전압은 상기 랜딩 도전 패턴들(155a,155b,155c) 및 상호 연결 라인들(155a,155b,155c)을 경유하여 게이트 라인들(SSL,WL1,…,WLn,GSL)에 원활히 제공될 수 있다.
상술한 반도체 소자에서, 상기 제1, 제2 및 제3 상호 연결 라인들(155a,155b,155c) 및 구동 게이트 라인들(DGL1,DGL2,DGL3)은 동일한 높이에 배치될 수 있다. 이와는 다르게, 상기 라인들(155a,155b,155c,DGL1,DGL2,DGL3)의 일부는 다른 일부와 서로 다른 높이에 배치될 수도 있다. 이를 도면들을 참조하여 설명한다. 이하, 변형예들에서 상술한 반도체 소자와 동일한 구성요소는 동일한 참조부호를 사용한다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 설명하기 위하여 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 6을 참조하면, 구동 게이트 라인들(DGL1,DGL2,DGL3)은 제2 층간 절연막(140) 상에 배치될 수 있다. 상기 제1 상호 연결 라인(155a), 제2 상호 연결 라인(도 2의 155b) 및 제3 상호 연결 라인(155c') 중에서 적어도 하나는 상기 제2 층간 절연막(140) 상에 배치되어 상기 구동 게이트 라인들(DGL1,DGL2,DGL3)과 동일한 높이에 배치될 수 있다. 본 변형예에서는, 상기 제1 상호 연결 라인들(155a)이 상기 구동 게이트 라인들(DGL1,DGL2,DG3)과 동일한 높이인 것을 개시한다.
제3 층간 절연막(142)이 상기 제1 상호 연결 라인들(155a), 구동 게이트 라인들(DGL1,DGL2,DGL3), 비트라인들(BL) 및 제2 층간 절연막(140) 상에 배치될 수 있다. 제3 상호 연결 라인들(155c')이 상기 제3 층간 절연막(142) 상에 배치될 수 있다. 즉, 상기 제3 상호 연결 라인들(155c')은 상기 제1 상호 연결 라인들(155a) 및 구동 게이트 라인들(DGL1,DGL2,DGL3) 보다 높게 배치될 수 있다. 상기 각 제3 상호 연결 라인(155c') 및 제3 랜딩 도전 패턴(135c) 사이의 콘택 플러그(153')는 상기 제3 및 제2 층간 절연막(142,140)을 연속적으로 관통할 수 있다. 상기 각 제3 상호 연결 라인(155c') 및 제3 셀 스트링(S3)의 각 게이트 라인(SSL,WL1,…,WLn, 또는 GSL) 사이의 콘택플러그(미도시함)는 상기 제3, 제2 및 제1 층간 절연막들(142,140,130)을 연속적으로 관통할 수 있다.
상부 층간 절연막(160)은 제3 층간 절연막(142) 및 제3 상호 연결 라인들(155c') 상에 배치될 수 있다. 구동 콘택 플러그(165)는 상기 상부, 제3, 제2 및 제1 층간 절연막들(160,142,140,130)을 연속적으로 관통하여 공통 랜딩 도전 패턴과 접속될 수 있다.
제2 상호 연결 라인들(도 2의 155b)은 상기 제1 상호 연결 라인들(155a)과 동일한 높이에 배치되거나, 상기 제3 층간 절연막(142) 상에 배치되어 상기 제3 상호 연결 라인들(155c')과 동일한 높이에 배치될 수 있다. 이와는 달리, 상기 제2 상호 연결 라인(도 2의 155b)은 상기 제3 상호 연결 라인들(155c') 보다 높게 배치될 수도 있다.
이와는 달리, 상기 제2 상호 연결 라인들(도 2의 155b)이 상기 구동 게이트 라인들(DGL1,DGL2,DGL3)와 동일한 높이에 배치되고, 상기 제1 및 제3 상호 연결 라인들(155a,155c')이 상기 구동 게이트 라인들(DGL1,DGL2,DGL3) 및 제2 상호 연결 라인들(도 2의 155b) 보다 높게 배치될 수도 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형예를 설명하기 위하여 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 7을 참조하면, 본 변형예에 따르면, 제1, 제2 및 제3 상호 연결 라인들 모두가 구동 게이트 라인들(DGL1,DGL2,DGL3)와 다른 높이에 배치될 수 있다. 또한, 상기 제1, 제2 및 제3 상호 연결 라인들은 서로 동일한 높이에 배치될 수 있다. 상기 구동 게이트 라인들(DGL1,DG2,DG3)은 제2 층간 절연막(140) 상에 배치되고, 제3 층간 절연막(142)이 상기 구동 게이트 라인들(DGL1,DGL2,DGL3), 비트라인들(BL) 및 제2 층간 절연막(140) 상에 배치될 수 있다. 제1 및 제3 상호 연결 라인들(155a',155c')이 제3 층간 절연막(142) 상에 배치될 수 있다. 제1 상호 연결 라인(155a')과 제1 랜딩 도전 패턴(135a) 사이의 콘택 플러그(151b')는 상기 제3 및 제2 층간 절연막들(142,140)을 연속적으로 관통할 수 있다. 상기 제1 상호 연결 라 인(155a')과 제1 셀 스트링의 각 게이트 라인(SSL,WL1,…,WLn, 또는 GSL) 사이의 콘택 플러그(151a')은 상기 제3, 제2 및 제1 층간 절연막들(142,140,130)을 연속적으로 관통할 수 있다. 제2 상호 연결 라인들(도 2의 155b)도 상기 제1 및 제3 상호 연결 라인들(155a',155c')과 동일한 높이에 배치될 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위하여 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 8을 참조하면, 본 변형예에 따르면, 제1, 제2 및 제3 상호 연결 라인들 모두가 구동 게이트 라인들(DGL1,DGL2,DGL3)과 다른 높이에 배치됨과 더불어, 제1, 제2 및 제3 상호 연결 라인들 중에서 일부는 다른 일부와 서로 다른 높이에 배치될 수 있다.
예컨대, 제3 상호 연결 라인(155c')이 제3 층간 절연막(142) 상에 배치될 수 있다. 제4 층간 절연막(144)이 상기 제3 상호 연결 라인(155c') 및 제3 층간 절연막(142) 상에 배치될 수 있다. 제1 상호 연결 라인들(155a")이 상기 제4 층간 절연막(144) 상에 배치될 수 있다. 상기 제1 상호 연결 라인(155a")과 상기 제1 랜딩 도전 패턴(135a) 사이의 콘택 플러그(151b")는 상기 제4, 제3 및 제2 층간 절연막들(144,142,140)을 연속적으로 관통할 수 있다. 상기 제1 상호 연결 라인(155a") 및 상기 제1 셀 스트링의 각 게이트 라인(SSL,WL1,…,WLn, 또는 GSL) 사이의 콘택 플러그(151a")은 상기 제4, 제3, 제2 및 제1 층간 절연막들(144,142,140,130)을 연속적으로 관통할 수 있다.
제2 상호 연결 라인들(도 2의 155b)는 상기 제1 상호 연결 라인(155a")과 동 일한 높이에 배치되거나, 상기 제3 상호 연결 라인(155c')과 동일한 높이에 배치될 수 있다. 이와는 달리, 상기 제2 상호 연결 라인들(도 2의 155b)는 상기 제1 및 제3 상호 연결 라인들(155a",155c')과 다른 높이에 배치될 수도 있다.
이와는 또 다르게, 상기 제1 및 제3 상호 연결 라인들(155a",155c')이 서로 동일한 높이에 배치됨과 더불어 상기 구동 게이트 라인들(DGL1,DGL2,DGL3)과 다른 높이에 배치되고, 상기 제2 상호 연결 라인들(도 2의 155b)이 상기 제1 및 제3 상호 연결 라인들(155a",155c') 및 구동 게이트 라인들(DGL1,DGL2,DGL3)과 다른 높이에 배치될 수도 있다.
상술한 반도체 소자들에서, 셀 영역(50)의 공통 소오스 라인(CSL)은 제1 층간 절연막(130)내 그루브(132)를 채우고, 공통 소오스들(120s)과 직접 접촉될 수 있다. 이와는 달리, 셀 영역(50)의 공통 소오스 라인은 다른 형태를 가질 수도 있다. 이를 도면을 참조하여 설명한다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위하여 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 9를 참조하면, 공통 소오스 라인(CSL')이 제1 층간 절연막(130) 상에 배치될 수 있다. 상기 공통 소오스 라인(CSL')은 제2 선택 게이트 라인(GSL)과 평행하게 연장될 수 있다. 상기 공통 소오스 라인(CSL')은 복수의 공통 소오스들(120s)을 덮는다. 상기 공통 소오스 라인(CSL')과 상기 각 공통 소오스(120s) 사이에 공통 소오스 플러그(131)가 배치될 수 있다. 상기 공통 소오스 플러그(131)는 상기 제1 층간 절연막(130)을 관통하는 콘택홀(130a)을 채울 수 있다. 상기 공통 소오스 플러그(131)는 필라형태(pillar-shaped)일 수 있다. 즉, 하나의 공통 소오스 라인(CSL')이 복수의 공통 소오스들(120s)과 전기적으로 접속된다. 이때, 복수의 공통 소오스 플러그들(131a)가 상기 복수의 공통 소오스들(120s) 및 상기 공통 소오스 라인(CSL') 사이에 개재될 수 있다.
상기 공통 소오스 라인(CSL')은 상기 제1 층간 절연막(130) 상에 배치된 제2 층간 절연막(140) 내에 배치될 수 있다. 즉, 상기 공통 소오스 라인(CSL')은 상기 제2 층간 절연막(140)내에 형성된 그루브(141)를 채울 수 있다. 상기 공통 소오스 라인(CSL') 및 상기 제2 층간 절연막(140)의 상부면들은 공면을 이룰 수 있다.
계속해서 도 2 및 도 9를 참조하면, 구동회로 영역(60)의 랜딩 도전 패턴들(127a,127b,127c,125) 및 상기 공통 소오스 플러그(131)는 동일한 도전 물질을 포함할 수 있다.
상기 랜딩 도전 패턴들(127a,127b,127c,125), 공통 소오스 플러그(131) 및 공통 소오스 라인(CSL')을 형성하는 일 방법을 설명한다. 상기 랜딩 도전 패턴들(127a,127b,127c,125) 및 공통 소오스 플러그(131)는 동시에 형성될 수 있다. 이어서, 상기 기판(100) 전면을 덮는 제2 층간 절연막(140)을 형성하고, 셀 영역(50)의 제2 층간 절연막(140) 내에 그루브(141)를 형성하고, 상기 그루브(141)를 채우는 상기 공통 소오스 라인(CSL')을 형성할 수 있다.
이와는 달리, 상기 공통 소오스 플러그(131) 및 공통 소오스 라인(CSL')은 듀얼 다마신 공정으로 형성될 수도 있다. 예컨대, 상기 제1 및 제2 층간 절연막들(130,140)을 차례로 형성하고, 상기 콘택홀(130a) 및 상기 그루브(141)를 형성하 고, 상기 콘택홀(130a) 및 그루브(141)를 채우는 도전막을 형성할 수 있다. 상기 도전막을 상기 제2 층간 절연막(140)이 노출될때까지 평탄화시키어 상기 공통 소오스 플러그(131) 및 공통 소오스 라인(CSL')을 형성할 수도 있다. 이 경우에, 상기 랜딩 도전 패턴들(127a,127b,127c,125)은 상기 제2 및 제1 층간 절연막들(140,130)을 연속적으로 관통할 수 있다. 이때, 상기 랜딩 도전 패턴들(127a,127b,127c,125), 제2 층간 절연막(140) 및 공통 소오스 라인(CSL')의 상부면들은 하나의 공면을 이룰 수 있다.
제3 층간 절연막(142)이 상기 제2 층간 절연막(140) 및 공통 소오스 라인(CSL')을 포함한 기판(100) 전면 상에 배치될 수 있다. 비트라인(BL)이 상기 제3 층간 절연막(142) 상에 배치되고, 비트라인 플러그(150)는 상기 제3, 제2 및 제1 층간 절연막들(142,140,130)을 연속적으로 관통하여 공통 드레인(120d)에 접속될 수 있다.
계속해서 도 2 및 도 9를 참조하면, 제1, 제2 및 제3 상호 연결 라인들(155a,155b,155c) 및 구동 게이트 라인들(DGL1,DGL2,DGL3)은 상기 제3 층간 절연막(142) 상에 배치될 수 있다. 상기 라인들(155a,155b,155c,DGL1,DGL2,DGL3) 아래의 콘택 플러그들은 도 3과 대비하여 상기 제3 층간절연막(142)을 더 관통할 수 있다. 도 9에 도시된 반도체 소자에 도 6, 도 7 및 도 8에 개시된 반도체 소자의 사상이 적용될 수 있다. 즉, 도 2 및 도 9에서, 상기 제1, 제2 및 제3 상호 연결 라인들(155a,155b,155c) 및 구동 게이트 라인들(DGL1,DGL2,DGL3)의 일부는 다른 일부와 서로 다른 높이에 배치될 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자에 포함된 구동 활성영역들 및 구동 트랜지스터들의 일 배열을 나타내는 평면도이다.
도 10을 참조하면, 구동회로 영역(60)내에 복수의 구동 활성영역들(115a)이 2차원적으로 배열되어 복수의 행들 및 복수의 열들을 이룰 수 있다. 상기 각 행내 구동 활성영역들(115a)은 제1 방향(x축방향)을 따라 행 피치(210a, row pitch)로 배열되고, 상기 각 열내 구동 활성영역들(115a)은 제2 방향(y축방향)을 따라 열 피치(210b, column pitch)로 배열될 수 있다.
셀 영역(50)내에 상기 복수의 행들에 각각 대응되는 복수의 셀 스트링 그룹들이 상기 제2 방향으로 배열될 수 있다. 상기 각 셀 스트링 그룹은 제1 셀 스트링(S1), 제2 셀 스트링(S2) 및 제3 셀 스트링(S3)을 포함한다. 상기 각 셀 스트링 그룹내 상기 제1, 제2 및 제3 셀 스트링들(S1,S2,S3)은 상기 각 행내 구동 활성영역들(115a)의 제1, 제2 및 제3 구동 트랜지스터들과 도 1 내지 도 9를 참조하여 설명한 것과 같이 커플링될 수 있다. 상기 스트링들(S1,S2,S3)의 게이트 라인들(SSL,WL1,…,WLn,GSL)은 상기 제1 방향(x축방향)을 따라 연장된다. 즉, 상기 제1 방향(x축방향)은 상기 게이트 라인들(SSL,WL1,…,WLn,GSL)의 길이방향일 수 있다.
상기 각 열내 구동 활성영역들(115a)에 형성된 공통 소오스/드레인들은 하나의 구동 라인(170)과 전기적으로 접속될 수 있다. 따라서, 상기 구동회로 영역(60)내에 상기 복수의 열들에 각각 접속된 복수의 상기 구동 라인들(170)이 나란히 배열될 수 있다.
상기 열 피치(210b)는 상기 각 셀 스트링 그룹(즉, 제1, 제2 및 제3 셀 스트 링들(S1,S2,S3))의 상기 제2 방향으로의 길이(205)와 같거나 작을 수 있다. 특히, 상기 열 피치(210b)는 상기 셀 스트링 그룹의 상기 제2 방향으로의 길이(205)와 동일할 수 있다.
상기 구동 활성영역들은 다른 형태로 배열될 수도 있다. 이를 도면들을 참조하여 설명한다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자에 포함된 구동 활성영역들 및 구동 트랜지스터들의 다른 배열을 나타내는 평면도이다.
도 11을 참조하면, 구동회로 영역(60)내에 복수의 제1 구동 활성영역들(115a)이 2차원적으로 배열되어 복수의 제1 행들(R1) 및 복수의 제1 열들(C1)을 이룬다. 상기 구동회로 영역(60)내에 복수의 제2 구동 활성영역들(115a)이 2차원적으로 배열되어 복수의 제2 행들(R2) 및 복수의 제2 열들(C2)을 이룬다. 상기 제1 열들(C1) 및 제2 열들(C2)은 제1 방향(x축방향)을 따라 교대로 배열되고, 상기 제1 행들(R1) 및 제2 행들(R2)은 제2 방향(y축방향)을 따라 교대로 배열된다.
상기 각 제1 행(R1)내 제1 구동 활성영역들(115a)은 상기 제1 방향(x축방향)을 따라 제1 행 피치(220a)로 배열되고, 상기 각 제1 열(C1)내 제1 구동 활성영역들(115a)은 상기 제2 방향(y축방향)을 따라 제1 열 피치(220b)로 배열된다. 상기 각 제2 행(R2)내 제2 구동 활성영역들(115b)은 상기 제1 방향(x축방향)을 따라 제2 행 피치(230a)로 배열되고, 상기 각 제2 열(C2)내 제2 구동 활성영역들(115b)은 상기 제2 방향(y축방향)을 따라 제2 열 피치(230ㅠ)로 배열된다. 상기 제1 행 피치(220a) 및 제2 행 피치(230a)는 서로 동일할 수 있다. 상기 제1 열 피치(220b) 및 제2 열 피치(230b)는 서로 동일할 수 있다.
상기 각 제2 구동 활성영역(115b)은 상기 제1 구동 활성영역(115a)이 상기 제2 방향으로 미러(mirror) 대칭된 구조일 수 있다. 구체적으로, 상기 각 제2 구동 활성영역(115b)은 공통부(112) 및 상기 공통부(112)로부터 연장된 제1, 제2 및 제3 브랜치부들(113a,113b,113c)을 포함한다. 제1, 제2 및 제3 구동 게이트 패턴들(Gd1,Gd2,Gd3)이 상기 각 제2 구동 활성영역(115b)의 제1, 제2 및 제3 브랜치부들(113a,113b,113c)을 각각 가로지른다. 상기 각 제2 구동 활성영역(115b)의 공통부(112)내에 공통 소오스/드레인이 형성되고, 상기 각 제2 구동 활성영역(115b)의 제1, 제2 및 제3 브랜치부들내에 제1, 제2 및 제3 개별 소오스/드레인들이 각각 형성된다. 상기 각 제2 구동 활성영역(115b)내 제1 브랜치부(113a), 공통부(112) 및 제3 브랜치부(113c)는 제1 방향(x축방향)을 따라 순차적으로 배열될 수 있다. 상기 제1 방향(x축방향)은 샐 영역(50)내 게이트 라인들(SSL,WL1,…,WLn,GSL)의 길이방향일 수 있다. 상기 각 제2 구동 활성영역(115b)내 제2 브랜치부(113b) 및 공통부(112)는 상기 제2 방향(y축방향)을 따라 순차적으로 배열될 수 있다.
인접한 상기 제1 행(R1) 및 제2 행(R2)에서, 상기 제1 행(R1)내 제1 구동 활성영역들(115a)의 제2 브랜치부들(113b)은 상기 제2 행(R2)을 향하여 연장되고, 상기 제2 행(R2)내 제2 구동 활성영역들(115b)의 제2 브랜치부들(113b)은 상기 제1 행(R1)을 향하여 연장된다. 상기 인접한 제1 행(R1)의 제2 브랜치부들(113b) 및 제2 행(R2)의 제2 브랜치부들(113b)은 상기 제1 방향으로 중첩될 수 있다. 이로 인하여, 서로 인접한 한쌍의 제1 구동 활성영역들(115a)간 제1 간격, 서로 인접한 한쌍 의 제2 구동 활성영역들(115b)간 제2 간격, 및 서로 인접한 상기 제1 및 제2 구동 활성영역들(115a,115b)간 제3 간격이 실질적으로 동일하게 구현할 수 있다. 이에 따라, 더욱 고집적화된 반도체 소자를 구현할 수 있다. 물론, 상기 인접한 제1 행(R1)의 제2 브랜치부들(113b) 및 제2 행(R2)의 제2 브랜치부들(113b)은 상기 제1 방향으로 중첩될지라도, 상기 제1 행(R1)의 제2 브랜치부들(113b) 및 제2 행(R2)의 제2 브랜치부들(113b)은 서로 이격되어 있다.
상기 셀 영역(50)내에 상기 제1 행들(R1) 및 제2 행들(R2)에 각각 대응하는 셀 스트링 그룹이 상기 제2 방향(y축방향)으로 배열될 수 있다. 상기 셀 스트링 그룹들의 갯수는 상기 제1 행들(R1)의 갯수 및 제2 행들(R2)의 갯수의 합과 동일할 수 잇다. 상기 각 셀 스트링 그룹은 제1 셀 스트링(S1), 제2 셀 스트링(S2) 및 제3 셀 스트링(S3)을 포함한다.
상기 제1 열 피치(220b)는 인접한 한쌍의 상기 셀 스트링 그룹의 상기 제2 방향(y축방향)으로의 길이(215)와 같거나 작을 수 있다. 특히, 상기 제1 열 피치(220b)는 상기 한쌍의 셀 스트링 그룹의 상기 길이(215)와 동일할 수 있다.
서로 인접한 제1 열(C1) 및 제2 열(C2)내 제1 및 제2 구동 활성영역들(115a,115b)내에 형성된 공통 소오스/드레인들은 하나의 구동 라인(170a)에 전기적으로 접속되는 것이 바람직하다. 따라서, 상기 제1 열들(C1)의 갯수와 상기 제2 열들(C2)의 갯수는 동일할 수 있다. 또한, 상기 제1 열들(C1)의 갯수와 상기 구동 라인들(170a)의 갯수는 동일할 수 있다. 상기 구동 라인(170a)은 상기 제1 열(C1)내 공통 소오스/드레인들과 전기적으로 접속된 제1 라인부(169a) 및 상기 제2 열(C2)내 공통 소오스/드레인들과 전기적으로 접속된 제2 라인부(169b)를 포함할 수 있다. 서로 인접한 상기 제1 라인부(169a)의 일단 및 제2 라인부(169b)의 일단이 서로 연결될 수 있다. 이로써, 상기 인접한 상기 제1 열(C1) 및 제2 열(C2)의 공통 소오스/드레인들은 하나의 상기 구동 라인(170a)과 전기적으로 접속될 수 있다. 상기 제1 및 제2 라인부들(169a,169b)의 타단들 중에서 적어도 하나는 고전압 공급 수단에 전기적으로 연결될 수 있다. 상기 제1 및 제2 라인부들(169a,169b)의 상기 타단들 중에서 하나가 상기 고전압 공급 수단에 전기적으로 접속되는 경우에, 다른 하나는 플로팅(floating)될 수 있다.
상기 구동 라인(170a)은 다른 형태일 수도 있다. 이를 도면을 참조하여 설명한다.
도 12는 도 11에 개시된 반도체 소자에 포함된 구동 라인의 변형예를 나타내는 평면도이다.
도 12를 참조하면, 하나의 구동 라인(170b)이 서로 인접한 제1 열(C1) 및 제2 열(C2)의 공통 소오스/드레인들과 전기적으로 접속된다. 상기 구동 라인(170b)은 상기 서로 인접한 제1 열(C1) 및 제2 열(C2)내에서 서로 인접한 제1 구동 활성영역(115a)의 소오스/드레인 및 제2 구동 활성영역(115b)의 소오스/드레인을 바로 지난다. 상기 구동 라인(170b)은 제2 방향(y축방향)으로 지그재그(zigzag) 형태로 연장될 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자에 포함된 구동 활성영역들 및 구동 트랜지스터들의 또 다른 배열을 나타내는 평면도이다.
도 13을 참조하면, 구동회로 영역(60)내에 제1 구동 활성영역들(115a')이 2차원적으로 배열되어 복수의 제1 행들(R1') 및 복수의 제1 열들(C1')을 이루고, 제2 구동 활성영역들(115b')이 2차원적으로 배열되어 복수의 제2 행들(R2') 및 복수의 제2 열들(C2')을 이룬다. 상기 복수의 제1 열들(C1') 및 복수의 제2 열들(C2')은 제1 방향(x축방향)으로 교대로 배열되고, 상기 복수의 제1 행들(R1') 및 복수의 제2 행들(R2')은 제2 방향(y축방향)으로 교대로 배열된다.
상기 각 제1 행(R1')내 제1 구동 활성영역들(115a')은 상기 제1 방향(x축방향)을 따라 제1 행 피치(240a)로 배열되고, 상기 각 제1 열(C1')내 제1 구동 활성영역들(115a')은 상기 제2 방향(y축방향)을 따라 제1 열 피치(240b)로 배열된다. 상기 각 제2 행(R2')내 제2 구동 활성영역들(115b')은 상기 제1 방향(x축방향)을 따라 제2 행 피치(250a)로 배열되고, 상기 각 제2 열(R2')내 제2 구동 활성영역들(115b')은 상기 제2 방향(y축방향)을 따라 제2 열 피치(250b)로 배열된다.
상기 제1 구동 활성영역들(115a') 및 제2 구동 활성영역들(115b')의 각각은 공통부(112) 및 상기 공통부(112)로부터 연장된 제1, 제2 및 제3 브랜치부들(113a,113b,113c)을 포함한다. 제1, 제2 및 제3 구동 게이트 패턴들(Gd1,Gd2,Gd3)이 제1, 제2 및 제3 브랜치부들(113a,113b,113c)을 가로지른다. 상기 공통부(112)내에 공통 소오스/드레인 형성되고, 상기 제1, 제2 및 제3 브랜치부들(113a,113b,113c)내에 제1, 제2 및 제3 개별 소오스/드레인들이 각각 형성된다.
상기 각 제1 구동 활성영역(115a')의 제1 브랜치부(113a), 공통부(112) 및 제3 브랜치부(113c)는 상기 제2 방향(y축방향)으로 순차적으로 배열되고, 상기 각 제1 구동 활성영역(115a')의 제2 브랜치부(113b) 및 공통부(112)는 상기 제1 방향(x축방향)으로 배열될 수 있다. 상기 제1 방향(x축방향)은 셀 영역(50)의 게이트 라인들(SSL,WL1,…,WLn,GSL)의 길이방향일 수 있다. 상기 각 제2 구동 활성영역(115b')은 상기 제1 구동 활성영역(115a')이 상기 제1 방향으로 미러대칭된 구조일 수 있다. 상기 각 제2 구동 활성영역(115b')의 제1 브랜치부(113a), 공통부(112) 및 제3 브랜치부(113c)는 상기 제2 방향(y축방향)으로 순차적으로 배열되고, 상기 각 제2 구동 활성영역(115b')의 제2 브랜치부(113b) 및 공통부(112)는 상기 제1 방향(x축방향)으로 배열될 수 있다. 이때, 서로 인접한 상기 제1 열(C1') 및 제2 열(C2')내에서, 상기 제1 열(C1')의 제2 브랜치부들(113b)은 상기 제2 열(C2')을 향하여 연장되고, 상기 제2 열(C2')의 제2 브랜치부들(113b)은 상기 제1 열(C1')을 향하여 연장된다. 상기 인접한 제1 열(C1')의 제2 브랜치부들(113b) 및 제2 열(C2')의 제2 브랜치부들(113b)은 상기 제2 방향(y축방향)으로 중첩될 수 있다.
상기 서로 인접한 제1 열(C1') 및 제2 열(C2')의 공통 소오스/드레인들은 하나의 구동 라인(170b)에 전기적으로 접속된다. 상기 구동 라인(170b)은 도 11의 구동 라인(170a)의 형태로 변경될 수도 있다.
상기 제1 열 피치(240b)는 셀 영역(50)내 서로 인접한 6개의 셀 스트링들(S1,S2,S3,S1,S2,S3)의 상기 제2 방향(y축방향)으로의 길이(235)와 같거나 작을 수 있다.
(제2 실시예)
본 실시예에 따른 반도체 소자는 보다 고집적화될 수 있다. 예컨대, 구동 활성영역에 서로 병렬로 연결된 4개의 구동 트랜지스터들이 형성될 수 있다. 본 실시예에서 상술한 제1 실시예와 동일한 구성요소들은 동일한 참조부호를 사용한다.
도 14는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 등가회로도이다.
도 14를 참조하면, 반도체 소자는 제1 구동 트랜지스터 그룹(DTG1), 제2 구동 트랜지스터 그룹(DTG2), 제3 구동 트랜지스터 그룹(DTG3) 및 제4 구동 트랜지스터 그룹(DTG4)과, 이들에 각각 대응되는 제1 셀 스트링(S1), 제2 셀 스트링(S2), 제3 셀 스트링(S3) 및 제4 셀 스트링(S4)을 포함할 수 있다. 상기 제1, 제2 및 제3 셀 스트링들(S1,S2,S3)은 도 1을 참조하여 설명하였음으로 생략한다. 상기 제4 셀 스트링(S4)은 상기 제1, 제2 및 제3 셀 스트링들(S1,S2,S3)과 동일한 구조일 수 있다. 즉, 상기 제4 셀 스트링(S4)은 제1 선택 트랜지스터(Ts1), 복수의 셀 트랜지스터들(Tc1,…,Tcn) 및 제2 선택 트랜지스터(Ts2)를 포함할 수 있다. 상기 제1, 제2 및 제3 구동 트랜지스터 그룹들(DTG1,DTG2,DTG3)는 도 1을 참조하여 설명하였음으로 생략한다. 상기 제4 구동 트랜지스터 그룹(DTG4)은 상기 제4 셀 스트링(S4)의 제1 선택 트랜지스터(Ts1), 복수의 셀 트랜지스터(Tc1,…, 또는 Tcn) 및 제2 선택 트랜지스터(Ts2)에 각각 대응하는 복수의 제4 구동 트랜지스터들(TD4)을 포함할 수 있다. 상기 복수의 제4 구동 트랜지스터들(TD4)의 게이트들은 하나의 제4 구동 게이트 라인(DGL4)에 전기적으로 접속될 수 있다. 제1, 제2, 제3 및 제4 구동 게이트 라인들(DGL1,DGL2,DGL3,DGL4)은 서로 독립적으로 제어될 수 있다.
상기 제4 구동 트랜지스터들(TD4)의 제1 소오스/드레인들은 상기 제4 셀 스트링(S4)의 제1 선택 트랜지스터(Ts1)의 게이트, 셀 트랜지스터(Tc1,…, 또는 Tcn)의 게이트들 및 제2 선택 트랜지스터(Ts2)의 게이트에 각각 전기적으로 접속될 수 있다. 상기 제4 구동 트랜지스터들(TD4)의 제2 소오스/드레인들은 복수의 노드들(N1,N2,…,Nm-1,Nm)에 각각 전기적으로 접속될 수 있다. 도 1을 참조하여 설명한 것과 같이, 상기 각 노드들(N1,N2,…,Nm-1, 또는 Nm)은 제1, 제2 및 제3 구동 트랜지스터들(TD1,TD2,TD3)의 제2 소오스/드레인들과 전기적으로 접속되어 있다. 이로써, 상기 각 노드들(N1,N2,…,Nm-1,또는 Nm)은 상기 제1, 제2, 제3 및 제4 구동 트랜지스터들(TD1,TD2,TD3,TD4)의 제2 소오스/드레인들과 전기적으로 접속된다. 상기 각 노드들(N1,N2,…,Nm-1,또는 Nm)를 통하여 상기 제1, 제2, 제3 및 제4 구동 트랜지스터들(TD1,TD2,TD3,TD4)은 병렬로 연결될 수 있다. 상기 제4 구동 트랜지스터들(TD4)은 상기 제1, 제2 및 제3 구동 트랜지스터들(TD1,TD2,TD3)과 같이 전원 전압보다 높은 고전압을 제어할 수 있다.
상술한 반도체 소자에 따르면, 상기 각 노드(N1,N2,…,Nm-1, 또는 Nm)에 의하여 4개의 구동 트랜지스터들(TD1,TD2,TD3,TD4)이 병렬로 연결된다. 이로써, 상기 각 노드(N1,N2,…,Nm-1, 또는 Nm)에 연결된 제1, 제2, 제3 및 제4 구동 트랜지스터들(TD1,TD2,TD3,TD4)은 하나의 공통된 소오스/드레인을 공유할 수 있다. 결과적으로, 상기 제1, 제2, 제3 및 제4 구동 트랜지스터들(TD1,TD2,TD3,TD4)의 면적을 감소시켜 더욱 고집적화된 반도체 소자를 구현할 수 있다.
다음으로, 본 실시예에 따라 구현된 반도체 소자를 도 15 및 도 16을 참조하여 구체적으로 설명한다.
도 15는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 16은 도 15의 구동 활성영역을 나타내는 평면도이다.
도 15 및 도 16을 참조하면, 기판(100)의 셀 영역(50)내에 제1 소자분리 패턴이 배치되어 복수의 셀 활성영역들(110)을 한정하고, 상기 기판(100)의 구동회로 영역(60)내에 제2 소자분리 패턴이 배치되어 구동 활성영역들(215a)을 정의한다. 상기 구동 활성영역들(215a)에 형성된 구동 트랜지스터들은 전원 전압 보다 높은 고전압을 제어할 수 있다. 따라서, 상기 제2 소자분리 패턴이 상기 제1 소자분리 패턴 보다 더 깊게 형성될 수 잇다. 상기 구동 활성영역(215a)은 상기 제2 소자분리 패턴에 의해 둘러싸인 기판(100)의 일부분이다.
복수의 구동 활성영역들(215a)이 상기 구동회로 영역(60)내에서 제1 방향(x축방향)을 따라 배열되어 하나의 행을 이룰 수 있다. 상기 각 구동 활성영역(215a)은 공통부(112) 및 상기 공통부(112)로부터 연장되고 서로 이격된 제1, 제2, 제3 및 제4 브랜치부들(113a,113b,113c,113d)을 포함한다. 상기 제1, 제2, 제3 및 제4 브랜치부들(113a,113b,113c,113d)은 상기 공통부(112)의 서로 다른 측면들로부터 각각 연장될 수 있다. 상기 공통부(112) 및 상기 제1, 제2, 제3 및 제4 브랜치부들(113a,113b,113c,113d)은 직접 접촉되어 있다.
상기 제1 브랜치부(113a), 공통부(112) 및 제3 브랜치부(113c)는 상기 제1 방향(x축방향)으로 순차적으로 배열되고, 상기 제2 브랜치부(113b), 공통부(112) 및 제4 브랜치부(113d)는 상기 제1 방향(x축방향)에 수직한 제2 방향(y축방향)으로 순차적으로 배열될 수 있다. 예컨대, 상기 각 구동 활성영역(215a)은 십자형(cross)일 수 있다. 제1, 제2, 제3 및 제4 구동 게이트 패턴들(Gd1,Gd2,Gd3,Gd4)이 상기 각 구동 활성영역(215a)내 상기 제1, 제2, 제3 및 제4 브랜치부들(113a,113b,113c,113d)을 각각 가로지른다. 상기 제1 및 제3 구동 게이트 패턴들(Gd1,Gd3)은 상기 제2 방향(y축방향)으로 나란히 연장될 수 있다. 상기 제2 및 제4 구동 게이트 패턴들(Gd2,Gd3)은 상기 제1 방향(x축방향)으로 나란히 연장될 수 있다. 상기 구동 게이트 패턴들(Gd1,Gd2,Gd3,Gd4)의 각각은 차례로 적층된 구동 게이트 절연막 및 구동 게이트 전극을 포함할 수 있다.
상기 공통부(112)내에 공통 소오스/드레인이 배치되고, 상기 제1, 제2, 제3 및 제4 브랜치부들(113a,113b,113c,113d)내에 제1, 제2, 제3 및 제4 개별 소오스/드레인들이 각각 형성된다. 상기 제1, 제2, 제3 및 제4 개별 소오스/드레인들은 서로 이격되고, 또한, 상기 제1, 제2, 제3 및 제4 개별 소오스/드레인들은 상기 공통 소오스/드레인로부터 이격되어 있다. 상기 공통 소오스/드레인은 도 14의 각 노드(N1,N2,…,Nm-1, 또는 Nm)에 해당하고, 상기 제1, 제2, 제3 및 제4 개별 소오스/드레인들은 도 14의 제1, 제2, 제3 및 제4 구동 트랜지스터들(TD1,TD2,TD3,TD4)의 제1 소오스/드레인들에 각각 해당된다. 상기 구동 게이트 패턴들(Gd1,Gd2,Gd3,Gd4)이 상기 공통부(112)로부터 이격된 경우에, 상기 공통 소오스/드레인은 상기 구동 게이트 패턴들(Gd1,Gd2,Gd3,Gd4)과 상기 공통부(112) 사이의 상기 브랜치부들(127a,127b,127c,127d) 내로 연장될 수 있다. 상기 제4 구동 게이트 패턴(Gd4), 제4 개별 소오스/드레인 및 공통 소오스/드레인은 도 14의 제4 구동 트랜지스터(TD4)를 구성한다.
상기 제1, 제2, 제3 및 제4 개별 소오스/드레인들 상에 제1, 제2, 제3 및 제4 랜딩 도전 패턴들(127a,127b,127c,127d)이 각각 배치된다. 상기 제3 랜딩 도전 패턴들(127d)은 상기 제4 구동 게이트 패턴(Gd4)와 평행하게 연장된 바 형태일 수 있다.
셀 영역(50)내에 상기 제1, 제2, 제3 및 제4 구동 트랜지스터들에 각각 대응하는 제1, 제2, 제3 및 제4 셀 스트링들(S1,S2,S3,S4)이 배치된다. 상기 셀 스트링들(S1,S2,S3,S4)의 게이트 라인들(SSL,WL1,…,WLn,GSL)은 상기 셀 활성영역들(110)을 가로지른다. 상기 제4 셀 스트링(S4)의 게이트 라인들(SSL,WL1,…,WLn,GSL)은 상기 제1 셀 스트링(S1)의 게이트 라인들(SSL,WL1,…,WLn,GSL)과 동일한 구조일 수 있다. 공통 소오스 라인(CSL)을 기준으로 상기 제4 셀 스트링(S4) 및 제3 셀 스트링(S3)은 서로 대칭적인 구조일 수 있다.
상기 구동회로 영역(60) 내에 상기 제1, 제2 및 제3 셀 스트링들(S1,S2,S3)에 각각 대응하는 제1 상호 연결 라인들(155a), 제2 상호 연결 라인들(155b) 및 제3 상호 연결 라인들(155c)이 배치된다. 상기 제4 셀 스트링(S4)의 게이트 라인들(SSL,WL1,…,WLn,GSL)은 상기 행내 상기 제4 개별 소오스/드레인들과 각각 전기적으로 접속된다. 상기 제4 셀 스트링(S4)의 게이트 라인들(SSL,WL1,…,WLn,GSL)은 제4 상호 연결 라인들(155d)에 의하여 상기 행내 제4 개별 소오스/드레인들과 각각 전기적으로 접속될 수 있다. 상기 제4 상호 연결 라인들(155d)은 상기 제4 랜딩 도 전 패턴들(127d)을 경유하여 상기 제4 개별 소오스/드레인들과 전기적으로 접속될 수 있다. 제4 구동 게이트 라인(DGL4)가 상기 행내 제4 구동 게이트 패턴들(Gd4)과 전기적으로 접속된다. 상기 제4 구동 게이트 라인(DGL4)과 제1, 제2 및 제3 구동 게이트 라인들(DGL1,DGL2,DGL3)은 서로 독립적으로 제어될 수 있다.
상기 구동 게이트 라인들(DGL1,DGL2,DGL3,DGL4)과 상기 상호 연결 라인들(155a,155b,155c,155d)은 상기 기판(100)의 상부면으로부터 동일한 높이에 배치될 수 있다. 이와는 달리, 상기 구동 게이트 라인들(DGL1,DGL2,DGL3,DGL4)과 상기 상호 연결 라인들(155a,155b,155c,155d) 중에서 일부는 다른 일부와 서로 다른 높이에 배치될 수도 있다. 예컨대, 상기 상호 연결 라인들(155a,155b,155c,155d)의 일부와 상기 구동 게이트 라인들(DGL1,DGL2,DGL3,DGL4)가 동일한 높이에 위치하고, 상기 상호 연결 라인들(155a,155b,155c,155d)의 다른 일부가 다른 높이에 배치될 수 있다. 이와는 달리, 상기 구동 게이트 라인들(DGL1,DGL2,DGL3,DGL4)은 상기 상호 연결 라인들(155a,155b,155c,155d)과 다른 높이에 배치될 수도 있다. 이와는 또 다르게, 상기 제1 및 제3 상호 연결 라인들(155a,155c)은 동일한 제1 높이에 배치되고, 상기 제2 및 제4 상호 연결 라인들(155b,155d)은 동일한 제2 높이에 배치될 수 있다. 이때, 상기 제1 높이 및 제2 높이가 다를 수도 있다. 본 발명은 여기에 한정되지 않는다. 상기 구동 게이트 라인들(DGL1,DGL2,DGL3,DGL4) 및 상기 상호 연결 라인들(155a,155b,155c,155d)은 반도체 소자의 요구에 따라 다양한 높이 및/또는 다양한 위치에 배열될 수도 있다.
상술한 반도체 소자에 따르면, 하나의 상기 구동 활성영역(215a)에 4개의 구 동 트랜지스터들이 형성된다. 상기 4개의 구동 트랜지스터들은 상기 구동 활성영역(215a)에 형성된 공통 소오스/드레인을 공유한다. 이에 따라, 보다 고집적화된 반도체 소자를 구현할 수 있다.
도 17은 본 발명의 다른 실시예에 따른 반도체 소자에 포함된 구동 활성영역들의 일 배열을 나타내는 평면도이다.
도 17을 참조하면, 구동회로 영역(60)내에 복수의 구동 활성영역들(215a)이 2차원적으로 배열되어 복수의 행들 및 복수의 열들을 이룬다. 상기 각 행내 구동 활성영역들(215a)은 제1 방향(x축방향)을 따라 행 피치(260a)로 배열될 수 있다. 상기 각 열내 구동 활성영역들(215a)은 제2 방향(y축방향)을 따라 열 피치(260b)로 배열될 수 있다. 하나의 구동 라인(170)이 상기 각 열내 구동 활성영역들(215a)에 형성된 공통 소오스/드레인들과 전기적으로 접속될 수 있다.
셀 영역(50)내에 상기 복수의 행들에 각각 대응하는 복수의 셀 스트링 그룹들이 배치될 수 있다. 상기 각 셀 스트링 그룹은 제1, 제2, 제3 및 제4 셀 스트링들(S1,S2,S3,S4)을 포함한다. 상기 셀 스트링 그룹들은 상기 제2 방향으로 배열될 수 있다. 상기 열 피치(260b)는 상기 제1, 제2, 제3 및 제4 셀 스트링들(S1,S2,S3,S4)의 상기 제2 방향의 길이(255))와 같거나 적을 수 있다.
본 실시예에 따른 반도체 소자의 구동 활성영역들은 다른 형태로 배열될 수도 있다. 이를 도 18을 참조하여 설명한다.
도 18은 본 발명의 다른 실시예에 따른 반도체 소자에 포함된 구동 활성영역들의 다른 배열을 나타내는 평면도이다.
도 18을 참조하면, 구동회로 영역(60) 내에 복수의 제1 구동 활성영역들(215a)이 2차원적으로 배열되어 복수의 제1 행들(R1) 및 복수의 제1 열들(C1)을 이룬다. 상기 구동회로 영역(60)내에 복수의 제2 구동 활성영역들(215b)이 2차원적으로 배열되어 복수의 제2 행들(R2) 및 복수의 제2 열들(C2)을 이룬다. 상기 각 제1 행(R1)내 제1 구동 활성영역들(215a)은 제1 방향(x축방향)을 따라 제1 행 피치(270a)로 배열되고, 상기 각 제1 열(C1)내 제1 구동 활성영역들(215a)은 제2 방향(y축방향)을 따라 제1 열 피치(270b)로 배열된다. 상기 각 제2 행(R2)내 제2 구동 활성영역들(215b)은 제1 방향(x축방향)을 따라 제2 행 피치(280a)로 배열되고, 상기 각 제2 열(C2)내 제2 구동 활성영역들(215b)은 제2 방향(y축방향)을 따라 제2 열 피치(280b)로 배열된다. 상기 제1 행 피치(270a) 및 제2 행 피치(280a)는 서로 동일할 수 있다. 상기 제1 열 피치(270b) 및 제2 열 피치(280b)는 서로 동일할 수 있다. 상기 제1 열들(C1) 및 제2 열들(C2)은 제1 방향(x축방향)을 따라 교대로 배열되고, 상기 제1 행들(R1) 및 제2 행들(R2)은 제2 방향(y축방향)을 따라 교대로 배열되는 것이 바람직하다.
상기 제2 구동 활성영역(215b)은 상기 제1 구동 활성영역(215b)과 동일한 구조일 수 있다. 상기 제1 구동 활성영역(215a)은 상하좌우 대칭적인 구조일 수 있다. 상기 제1 행(R1)의 제2 브랜치부들(113b)과 상기 제1 행(R1)의 일측에 인접한 제2 행(R2)의 제4 브랜치부들(113b)은 상기 제1 방향으로 중첩될 수 있다. 이와 마찬가지로, 상기 제1 행(R1)의 제4 브랜치부들(113b)과 상기 제1 행(R1)의 타측에 인접한 제2 행(R2)의 제2 브랜치부들(113b)도 상기 제1 방향으로 중첩될 수 있다. 물론, 상기 제1 및 제2 구동 활성영역들(215a,215b)은 서로 이격되어 있다.
하나의 구동 라인(170b)이 서로 인접한 제1 열(C1) 및 제2 열(C2)내의 공통 소오스/드레인들과 전기적으로 접속되는 것이 바람직하다. 상기 구동 라인(170b)은 제2 방향(y축방향)으로 지그재그 형태로 연장될 수 있다. 이와는 달리, 상기 구동 라인(170b)은 도 11의 구동 라인(170a)과 같은 형태일 수도 있다.
셀 영역(50)에 상기 제1 행들(R1) 및 제2 행들(R2)에 각각 대응되는 복수의 셀 스트링 그룹들이 상기 제2 방향(y축방향)을 따라 배열될 수 있다. 상기 각 셀 스트링 그룹은 제1, 제2, 제3 및 제4 셀 스트링들(S1,S2,S3,S4)을 포함한다. 상기 제1 열 피치(270b)는 2개의 셀 스트링 그룹들(즉, 8개의 셀 스트링들)의 상기 제2 방향으로의 길이(265)와 동일하거나 작을 수 있다.
상술한 실시예들에서, 3개의 구동 트랜지스터들 또는 4개의 구동 트랜지스터들이 상기 각 노드(N1,N2,…,Nm-1, 또는 Nm)에 전기적으로 접속된 반도체 소자를 개시하였다. 하지만, 본 발명은 여기에 한정되지 않는다. 5개 이상의 구동 트랜지스터들이 상기 각 노드(N1,N2,…,Nm-1, 또는 Nm)에 전기적으로 접속될 수 있다. 이에 따라, 5개 이상의 구동 트랜지스터들이 하나의 구동 활성영역내에 형성되고, 상기 구동 활성영역내 하나의 공통 소오스/드레인을 공유할 수도 있다.
상술한 실시예들은 본 발명에 따른 낸드형 비휘발성 기억 소자들을 개시한다. 하지만, 본 발명은 여기에 한정되지 않는다. 예컨대, 본 발명에 따른 반도체 소자는 상기 구동 활성영역 및 상기 구동 활성영역에 형성된 적어도 3개의 구동 트랜지스터들을 포함하는 다른 형태의 반도체 소자일 수 있다. 또한, 상기 구동 활성 영역 및 상기 구동 활성영역에 형성된 적어도 3개의 구동 트랜지스터들은 디코더회로 영역 이외의 다른 구동회로 영역에도 적용될 수 있다.
상술한 본 발명에 따른 실시예들에 따른 반도체 소자는 전자 시스템에 포함될 수 있다. 상기 전자 시스템을 도면을 참조하여 설명한다.
도 19는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템을 나타내는 블럭도이다.
도 19를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 서로 커플링(coupling)될 수 있다. 상기 버스(1350)는 데이터들 및/또는 동작 신호들이 이동하는 통로에 해당한다. 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 상술한 제1 및 제2 실시예에들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유선 또는 무선 형태일 수 있다. 예컨대, 상 기 인터페이스(1340)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템 등일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
상술한 본 발명의 실시예들에 따른 반도체 소자는 메모리 카드에 포함될 수도 있다. 이를 도면을 참조하여 설명한다.
도 20은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 카드를 나타내는 블럭도이다.
도 20을 참조하면, 메모리 카드(1400)는 기억 장치(1410) 및 메모리 제어기(1420)를 포함한다. 상기 기억 장치(1410)는 데이터를 저장할 수 있다. 상기 기억 장치(1410)는 전원 공급이 중단될지라도 저장된 데이터를 그대로 유지하는 비휘발성 특성을 갖는 것이 바람직하다. 상기 기억 장치(1410)는 상술한 제1 및 제2 실시예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 상기 기억 장 치(1410)에 저장된 데이터를 독출하거나, 상기 기억 장치(1410)에 데이터를 저장할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 등가회로도.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도.
도 3은 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도.
도 4는 도 2의 구동 활성영역을 설명하기 위한 평면도.
도 5는 도 3에 개시된 반도체 소자의 셀 트랜지스터를 나타내는 단면도.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 설명하기 위하여 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형예를 설명하기 위하여 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도.
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위하여 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위하여 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도.
도 10은 본 발명의 일 실시예에 따른 반도체 소자에 포함된 구동 활성영역들 및 구동 트랜지스터들의 일 배열을 나타내는 평면도.
도 11은 본 발명의 일 실시예에 따른 반도체 소자에 포함된 구동 활성영역들 및 구동 트랜지스터들의 다른 배열을 나타내는 평면도.
도 12는 도 11에 개시된 반도체 소자에 포함된 구동 라인의 변형예를 나타내 는 평면도.
도 13은 본 발명의 일 실시예에 따른 반도체 소자에 포함된 구동 활성영역들 및 구동 트랜지스터들의 또 다른 배열을 나타내는 평면도.
도 14는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 등가회로도.
도 15는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도.
도 16은 도 15의 구동 활성영역을 나타내는 평면도.
도 17은 본 발명의 다른 실시예에 따른 반도체 소자에 포함된 구동 활성영역들의 일 배열을 나타내는 평면도.
도 18은 본 발명의 다른 실시예에 따른 반도체 소자에 포함된 구동 활성영역들의 다른 배열을 나타내는 평면도.
도 19는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템을 나타내는 블럭도.
도 20은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 카드를 나타내는 블럭도.

Claims (25)

  1. 기판에 정의된 구동 활성영역; 및
    상기 구동 활성영역에 형성된 적어도 3개의 구동 트랜지스터들을 포함하되,
    상기 적어도 3개의 구동 트랜지스터들은 하나의 공통 소오스/드레인을 공유하고, 상기 적어도 3개의 구동 트랜지스터들은 서로 독립된 적어도 3개의 개별 소오스/드레인들과 서로 전기적으로 연결되지 않은 구동 게이트 패턴들을 각각 포함하고, 상기 공통 소오스/드레인 및 상기 적어도 3개의 개별 소오스/드레인들은 상기 구동 활성영역내에 형성된 반도체 소자.
  2. 청구항 1항에 있어서,
    상기 구동 활성영역은 공통부 및 상기 공통부로부터 연장되고 서로 이격된 적어도 3개의 브랜치부들(branch portions)을 포함하되, 상기 공통 소오스/드레인은 적어도 상기 공통부 내에 형성되고, 상기 개별 소오스/드레인들은 상기 브랜치부들내에 각각 형성되고,
    상기 각 구동 트랜지스터는 상기 각 개별 소오스/드레인 및 상기 공통 소오스/드레인 사이의 상기 각 브랜치부 상에 배치된 상기 구동 게이트 패턴을 포함하는 반도체 소자.
  3. 청구항 1항에 있어서,
    상기 적어도 3개의 구동 트랜지스터들에 각각 대응하는 적어도 3개의 셀 스 트링들을 더 포함하되, 상기 각 셀 스트링은 제1 선택 게이트 라인, 복수의 셀 게이트 라인, 및 제2 선택 게이트 라인을 포함하고, 상기 각 셀 스트링내 상기 제1 선택, 셀 및 제2 선택 게이트 라인들 중에서 어느 하나는 상기 각 개별 소오스/드레인과 전기적으로 접속된 반도체 소자.
  4. 청구항 1항에 있어서,
    상기 구동 트랜지스터들은 전원전압에 비하여 높은 구동 전압을 제어하는 반도체 소자.
  5. 기판에 정의되되, 공통부와 상기 공통부로부터 연장되고 서로 이격된 제1 브랜치부, 제2 브랜치부 및 제3 브랜치부를 포함하는 구동 활성영역;
    상기 제1 브랜치부, 제2 브랜치부 및 제3 브랜치부를 각각 가로지르는 제1 구동 게이트 패턴, 제2 구동 게이트 패턴 및 제3 구동 게이트 패턴;
    적어도 상기 공통부 내에 형성된 공통 소오스/드레인; 및
    상기 제1, 제2 및 제3 구동 게이트 패턴들 일측의 상기 제1, 제2 및 제3 브랜치부들 내에 각각 형성되고 서로 독립된 제1, 제2 및 제3 개별 소오스/드레인들을 포함하는 반도체 소자.
  6. 청구항 5항에 있어서,
    상기 기판의 셀 영역내에 형성된 제1 셀 스트링, 제2 셀 스트링 및 제3 셀 스트링을 더 포함하되,
    상기 제1 셀 스트링은 상기 제1 개별 소오스/드레인에 전기적으로 접속된 게이트 라인을 포함하고, 상기 제2 셀 스트링은 상기 제2 개별 소오스/드레인에 전기적으로 접속된 게이트 라인을 포함하고, 상기 제3 셀 스트링은 상기 제3 개별 소오스/드레인에 전기적으로 접속된 게이트 라인을 포함하는 반도체 소자.
  7. 청구항 6항에 있어서,
    상기 제1, 제2 및 제3 셀 스트링들의 각각은 제1 선택 게이트 라인, 복수의 셀 게이트 라인들 및 제2 선택 게이트 라인을 포함하되,
    상기 제1, 제2 및 제3 개별 소오스/드레인들과 전기적으로 접속된 상기 게이트 라인들은 서로 동일한 타입의 게이트 라인들인 반도체 소자.
  8. 청구항 5항에 있어서,
    상기 제1 브랜치부, 상기 공통부 및 상기 제3 브랜치부는 제1 방향을 따라 순차적으로 배열되고,
    상기 공통부 및 상기 제2 브랜치부는 상기 제1 방향에 수직한 제2 방향을 따라 순차적으로 배열된 반도체 소자.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    청구항 5항에 있어서,
    상기 제1 개별 소오스/드레인 상에 배치되고, 상기 제1 구동 게이트 패턴과 평행한 제1 랜딩 도전 패턴;
    상기 제2 개별 소오스/드레인 상에 배치되고, 상기 제2 구동 게이트 패턴과 평행한 제2 랜딩 도전 패턴;
    상기 제3 개별 소오스/드레인 상에 배치되고, 상기 제3 구동 게이트 패턴과 평행한 제3 랜딩 도전 패턴; 및
    상기 공통 소오스/드레인 상에 배치된 공통 랜딩 도전 패턴을 더 포함하는 반도체 소자.
  10. 청구항 5항에 있어서,
    상기 제1 개별 소오스/드레인, 제2 개별 소오스/드레인 및 제3 개별 소오스/드레인에 각각 전기적으로 접속된 제1 상호 연결 라인, 제2 상호 연결 라인 및 제3 상호 연결 라인; 및
    상기 공통 소오스/드레인에 전기적으로 접속된 구동 라인을 포함하는 반도체 소자.
  11. 청구항 5항에 있어서,
    상기 구동 활성영역은 상기 공통부로부터 연장된 제4 브랜치부를 포함하되,
    상기 제4 브랜치부를 가로지르는 제4 구동 게이트 패턴; 및
    상기 제4 구동 게이트 패턴 일측의 상기 제4 브랜치부내에 형성되고, 상기 제1, 제2 및 제3 개별 소오스/드레인들로부터 독립된 제4 개별 소오스/드레인을 더 포함하는 반도체 소자.
  12. 청구항 11항에 있어서,
    상기 제1 브랜치부, 상기 공통부 및 상기 제3 브랜치부는 제1 방향을 따라 순차적으로 배열되고,
    상기 제2 브랜치부, 상기 공통부 및 제4 브랜치부는 상기 제1 방향에 수직한 제2 방향을 따라 순차적으로 배열된 반도체 소자.
  13. 청구항 11항에 있어서,
    상기 기판의 셀 영역내에 형성된 제1 셀 스트링, 제2 셀 스트링, 제3 셀 스트링 및 제4 셀 스트링을 더 포함하되,
    상기 제1 셀 스트링은 상기 제1 개별 소오스/드레인에 전기적으로 접속된 게이트 라인을 포함하고, 상기 제2 셀 스트링은 상기 제2 개별 소오스/드레인에 전기적으로 접속된 게이트 라인을 포함하고, 상기 제3 셀 스트링은 상기 제3 개별 소오스/드레인에 전기적으로 접속된 게이트 라인을 포함하고, 상기 제4 셀 스트링은 상기 제4 개별 소오스/드레인에 전기적으로 접속된 게이트 라인을 포함하는 반도체 소자.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    청구항 5항에 있어서,
    상기 공통 소오스/드레인에 전원 전압에 비하여 높은 구동 전압이 제공되는 반도체 소자.
  15. 기판의 구동회로 영역내에 2차원적으로 배열되고, 각각이 공통부와 상기 공통부로부터 연장된 제1 브랜치부, 제2 브랜치부 및 제3 브랜치부를 포함하는 복수의 구동 활성영역들;
    상기 각 구동 활성영역 상에 배치되되, 상기 제1, 제2 및 제3 브랜치부들을 각각 가로지르는 제1 구동 게이트 패턴, 제2 구동 게이트 패턴 및 제3 구동 게이트 패턴;
    상기 각 구동 활성영역내에 형성되되, 상기 제1, 제2 및 제3 구동 게이트 패턴들 일측의 상기 제1, 제2 및 제3 브랜치부들 내에 각각 형성되고 서로 독립된 제1 개별 소오스/드레인, 제2 개별 소오스/드레인 및 제3 개별 소오스/드레인; 및
    상기 각 구동 활성영역내에 형성되되, 적어도 상기 공통부내에 형성된 공통 소오스/드레인을 포함하는 반도체 소자.
  16. 청구항 15항에 있어서,
    상기 기판의 셀 영역내에 형성된 제1 셀 스트링, 제2 셀 스트링 및 제3 셀 스트링을 더 포함하되,
    상기 구동 활성영역들은 복수의 행들을 이루고,
    상기 제1 셀 스트링의 제1 선택 게이트 라인, 복수의 셀 게이트 라인들 및 제2 선택 게이트 라인은 상기 각 행내 상기 제1 개별 소오스/드레인들에 각각 전기 적으로 접속되고,
    상기 제2 셀 스트링의 제1 선택 게이트 라인, 복수의 셀 게이트 라인들 및 제2 선택 게이트 라인은 상기 각 행내 상기 제2 개별 소오스/드레인들에 각각 전기적으로 접속되고,
    상기 제3 셀 스트링의 제1 선택 게이트 라인, 복수의 셀 게이트 라인들 및 제2 선택 게이트 라인은 상기 각 행내 상기 제3 개별 소오스/드레인들에 각각 전기적으로 접속된 반도체 소자.
  17. 청구항 15항에 있어서,
    상기 구동 활성영역들은,
    복수의 제1 행들 및 복수의 제1 열들을 이루는 제1 구동 활성영역들; 및
    복수의 제2 행들 및 복수의 제2 열들을 이루는 제2 구동 활성영역들을 포함하되, 상기 제1 열들 및 제2 열들은 제1 방향으로 교대로 배치되고, 상기 제1 행들 및 제2 행들은 상기 제1 방향에 수직한 제2 방향으로 교대로 배치된 반도체 소자.
  18. 청구항 17항에 있어서,
    상기 각 제1 구동 활성영역의 제1 브랜치부, 공통부 및 제3 브랜치부는 상기 제1 방향을 따라 배열되고,
    상기 각 제2 구동 활성영역의 제1 브랜치부, 공통부 및 제3 브랜치부는 상기 제1 방향을 따라 배열되고,
    서로 인접한 상기 제1 행 및 제2 행내에서, 상기 각 제1 구동 활성영역의 제2 브랜치부는 상기 제2 행을 향하여 연장되고, 상기 각 제2 구동 활성영역의 제2 브랜치부는 상기 제1 행을 향하여 연장되고,
    상기 제1 방향은 상기 기판의 셀 영역내의 게이트 라인의 길이방향인 반도체 소자.
  19. 청구항 18항에 있어서,
    상기 서로 인접한 제1 행의 제2 브랜치부들 및 제2 행의 제2 브랜치부들은 상기 제1 방향으로 중첩된 반도체 소자.
  20. 청구항 17항에 있어서,
    상기 각 제1 구동 활성영역의 제1 브랜치부, 공통부 및 제3 브랜치부는 상기 제2 방향을 따라 배열되고,
    상기 각 제2 구동 활성영역의 제1 브랜치부, 공통부 및 제3 브랜치부는 상기 제2 방향을 따라 배열되고,
    서로 인접한 상기 제1 열 및 제2 열내에서, 상기 각 제1 구동 활성영역의 제2 브랜치부는 상기 제2 열을 향하여 연장되고, 상기 각 제2 구동 활성영역의 제2 브랜치부는 상기 제1 열을 향하여 연장되고,
    상기 제1 방향은 상기 기판의 셀 영역내에 형성된 셀 스트링에 포함된 게이트 라인의 길이방향인 반도체 소자.
  21. 청구항 20항에 있어서,
    상기 서로 인접한 제1 열의 제2 브랜치부들 및 상기 제2 열의 제2 브랜치부들은 상기 제2 방향으로 중첩된 반도체 소자.
  22. 청구항 17항에 있어서,
    서로 인접한 상기 제1 및 제2 열들의 공통 소오스/드레인들은 하나의 구동 라인에 전기적으로 접속된 반도체 소자.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    청구항 15항에 있어서,
    상기 각 구동 활성영역은 상기 공통부로부터 연장된 제4 브랜치부를 더 포함하되,
    상기 각 구동 활성영역 상에 배치되어 제4 브랜치부를 가로지르는 제4 구동 게이트 패턴; 및
    상기 각 구동 활성영역의 상기 제4 구동 게이트 패턴 일측의 상기 제4 브랜치부내에 형성된 제4 개별 소오스/드레인을 더 포함하는 반도체 소자.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    청구항 23항에 있어서,
    상기 기판의 셀 영역내에 형성된 제1 셀 스트링, 제2 셀 스트링, 제3 셀 스트링 및 제4 셀 스트링을 더 포함하되,
    상기 제1 셀 스트링의 제1 선택 게이트 라인, 복수의 셀 게이트 라인들 및 제2 선택 게이트 라인은 상기 각 행내 상기 제1 개별 소오스/드레인들에 각각 전기적으로 접속되고,
    상기 제2 셀 스트링의 제1 선택 게이트 라인, 복수의 셀 게이트 라인들 및 제2 선택 게이트 라인은 상기 각 행내 상기 제2 개별 소오스/드레인들에 각각 전기적으로 접속되고,
    상기 제3 셀 스트링의 제1 선택 게이트 라인, 복수의 셀 게이트 라인들 및 제2 선택 게이트 라인은 상기 각 행내 상기 제3 개별 소오스/드레인들에 각각 전기적으로 접속되고,
    상기 제4 셀 스트링의 제1 선택 게이트 라인, 복수의 셀 게이트 라인들 및 제2 선택 게이트 라인은 상기 각 행내 상기 제4 개별 소오스/드레인들에 각각 전기적으로 접속된 반도체 소자.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    청구항 23항에 있어서,
    상기 각 구동 활성영역내에서, 상기 제1 브랜치부, 공통부 및 제3 브랜치부는 제1 방향을 따라 배열되고, 상기 제2 브랜치부, 공통부 및 제4 브랜치부는 상기 제1 방향에 수직한 제2 방향을 따라 배열된 반도체 소자.
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