TWI549130B - P型通道三維記憶陣列 - Google Patents

P型通道三維記憶陣列 Download PDF

Info

Publication number
TWI549130B
TWI549130B TW102134959A TW102134959A TWI549130B TW I549130 B TWI549130 B TW I549130B TW 102134959 A TW102134959 A TW 102134959A TW 102134959 A TW102134959 A TW 102134959A TW I549130 B TWI549130 B TW I549130B
Authority
TW
Taiwan
Prior art keywords
memory cells
negative
memory cell
selected memory
voltage pulse
Prior art date
Application number
TW102134959A
Other languages
English (en)
Other versions
TW201428745A (zh
Inventor
呂函庭
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Publication of TW201428745A publication Critical patent/TW201428745A/zh
Application granted granted Critical
Publication of TWI549130B publication Critical patent/TWI549130B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

P型通道三維記憶陣列
本揭露內容是有關於一種高密度記憶裝置，例如是具有配置有多層記憶胞的三維陣列之記憶裝置。
基於目前發展高密度的記憶體的趨勢，設計者致力於尋找堆疊多層記憶胞的技術，以達成提高儲存容量以及降低單位位元的成本的目的。舉例來說，於2006年12月11~13日舉辦的國際會議「IEEE Int'l Electron Devices Meeting」中，Lai等人所發表的文章「A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory」以及Jung等人所發表的文章「Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node」中，提出將薄膜電晶體技術應用於電荷捕捉記憶體技術。
近來，高階的三維技術係開發並記載於以下專利文件中：美國專利公開案第2012/0007167號案，公開日為2012/1/12，申請日為2011/1/31，發明名稱為「3D MEMORY ARRAY WITH IMPROVED SSL AND BL CONTACT LAYOUT」；美國專利 公開案第2012/0007167號案，公開日為2012/1/12，申請日為2011/1/31，發明名稱為「ARCHITECTURE FOR A 3D MEMORY ARRAY」；以及美國專利申請案第13/772,058號案，申請日為2013/2/20，發明名稱為「3D NAND FLASH MEMORY」。
因此，相關業者期望提供用於高密度記憶體中具有提高編程及抹除效能的技術。
本揭露內容係提供一種適用於三維陣列的p型通道快閃記憶裝置的操作方法。操作的技術包括可以用於高密度三維陣列結構的編程、選擇性(位元)抹除以及區塊抹除。選擇性編程偏壓安排包括進行帶對帶熱電子注入(band-to-band tunneling current hot electron injection)以提高選擇的記憶胞之臨界電壓。選擇性抹除偏壓安排誘發負FN電洞穿隧以降低選擇的記憶胞之臨界電壓。再者，區塊抹除偏壓安排誘發在選擇的記憶胞之區塊中的負FN電洞穿隧。
為了對本發明之其他方面與優點有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
10‧‧‧陣列
11、16、18、620、1900、1904~1906‧‧‧區塊
12、810、811、812、WL1、WL2、、WL(n)、WL(n+1)~WL63、WL(0)~WL(i-1)、WL(i)、WL(i+1)、WL(i+2)、WL(0)~WL(N-1)、WL0~WLn-1、WLn,、WLn+1‧‧‧字元線
13、163、263‧‧‧頁緩衝器
14、GBL1~GBL8、GBLn-1、GBLn、GBLn+1、BL-N(even)、BL-N(odd)‧‧‧總體位元線
15‧‧‧匯流排
17‧‧‧資料匯流排
19、169‧‧‧狀態機
23‧‧‧資料輸入線
24‧‧‧其他電路
25、175‧‧‧積體電路
100、102、104、300、302、304‧‧‧垂直連接器
110、112、114、350、1342、1343、1344、1345‧‧‧串選擇電晶體
120、122、124、380、600、613、1300、1313‧‧‧記憶胞
130、132、134、330、332、334‧‧‧接觸墊
140、142、144、340、342、344、502、503、504、505、552、553、554、555‧‧‧延伸部
158‧‧‧組解碼器
160；351‧‧‧區塊選擇電晶體
161‧‧‧列解碼器
310‧‧‧絕緣層
312、313、314‧‧‧半導體材料條
325-1、325-2、525-1~525-N‧‧‧導線
329、509、519、803‧‧‧串選擇閘極結構
349‧‧‧閘極結構
365‧‧‧接觸拴
370、605、1305、CSL‧‧‧通用源極線
400‧‧‧記憶裝置
401‧‧‧底閘極
410‧‧‧堆疊
420‧‧‧堆疊間半導體主體元件
430、450‧‧‧連結元件
440‧‧‧堆疊間垂直導電元件
460‧‧‧參考導體
470‧‧‧參考選擇切換器
480‧‧‧交點
490‧‧‧串選擇切換器
526、527、802、GSL‧‧‧接地選擇線
528‧‧‧源極線
601、602、603、604、1301、1302、1303、1304‧‧‧反及閘串
611、612、1311、1312‧‧‧電晶體
622、623、823、824、1322、1323‧‧‧區域
800‧‧‧半導體條
801‧‧‧電荷儲存結構
803、SSL、SSL1~SSL8、SSLn-1、SSln、SSln+1、SSL-0~SSL-3‧‧‧串選擇線
900~906、950~955、970~974‧‧‧曲線
1315‧‧‧接地選擇電晶體
1901‧‧‧感應編程
1902‧‧‧感應抹除
1903‧‧‧區塊抹除
BDWL‧‧‧底虛擬字元線
BL-1~BL-4、BL(m)、BL(m+1)‧‧‧位元線
BL11、BL21、BL31‧‧‧局部位元線
ML1、ML2、ML3‧‧‧金屬層
SSL0~SSL4、GSL(odd)、GSL(even)‧‧‧訊號
TDWL‧‧‧頂虛擬字元線
第1圖繪示一積體電路的簡化方塊圖，該積體電路包括一p型通道反及閘快閃記憶陣列，該陣列可以本揭露內容所述之方法操作。
第2圖繪示一p型通道三維反及閘快閃記憶陣列之一部份的電路示意圖。
第3圖繪示一p型通道三維反及閘快閃陣列之一水平位元線之一部份的透視圖。
第4圖繪示實施例之一p型通道三維反及閘快閃陣列之一垂直位元線之一部份的透視圖。
第5圖繪示一三維反及閘快閃記憶體分頁陣列結構之透視圖，於p型通道之實施例中，該陣列結構具有分別耦合至多層記憶胞之多個總體位元線。
第6A圖繪示一p型通道三維反及閘結構中之一切片的示意圖，其中係呈現區塊抹除的一偏壓安排。
第6B圖繪示一p型通道三維反及閘結構中之一切片的示意圖，其中係採用分電壓方式並呈現區塊抹除的一偏壓安排。
第7A圖繪示一p型通道三維反及閘結構中之一切片的示意圖，其中係呈現編程操作的一偏壓安排。
第7B圖繪示一p型通道三維反及閘結構中之一切片的示意圖，其中係採用分電壓方式並呈現編程操作的一偏壓安排。
第8圖繪示一雙閘極p型通道薄膜反及閘串之帶對帶穿隧電流濃度的模擬結果，例如是採用如第5圖所示的三維陣列。
第9~11圖繪示一p型通道三維反及閘結構之編程效能數據圖。
第12圖繪示用於一p型通道三維反及閘結構之具有虛擬字元線的佈局圖。
第13圖繪示一分頁p型通道三維反及閘結構中之一層的示 意圖，其中係呈現編程操作的一偏壓安排。
第14圖繪示一分頁p型通道三維反及閘結構之編程效能數據圖。
第15圖繪示一分頁p型通道三維反及閘結構中之一層的示意圖，其中係呈現抹除操作的一偏壓安排。
第16圖繪示一p型通道三維反及閘結構中之一切片的示意圖，其中係呈現位元抹除操作的一偏壓安排。
第17圖繪示一p型通道三維反及閘結構中之一切片的示意圖，其中係採用分電壓方式並呈現位元抹除操作的一偏壓安排。
第18圖繪示一p型通道三維反及閘結構之位元抹除效能數據圖。
第19圖繪示一p型通道三維反及閘結構之操作流程圖。
各種實施例係搭配所附圖示第1~19圖進行詳細的說明。
大部分描述於本揭露內容之三維反及閘快閃技術係採用n型通道裝置。由於一些三維反及閘架構之浮體特性(也就是不具有體接觸)，因此在n型通道裝置中，係採用一種所謂閘極誘發之汲極漏電誘發(GIDL-induced)電流進行負FN區塊抹除，其中串選擇線和閘極選擇線必須施加一適中的負電壓，同時位元線和通用源極線則施加一高正電壓，以在串選擇線和閘極選擇線的接面邊緣產生GIDL電流。成對的電子和電洞經由閘極誘發之汲極 漏電(GIDL)而產生，其中電洞被掃入反及閘串中。在通道中累積的電洞接著升高至通道電壓，導致後續的負FN電洞穿隧注入裝置。
此種GIDL誘發的抹除具有許多缺點。首先，由於少數載子(電洞)生成時間較長，抹除暫態通常具有一些時間延遲，並且抹除速度係敏感地相關於GIDL電流以及串選擇線和閘極選擇線的接面輪廓。為了提高GIDL電流，便會對串選擇線和閘極選擇線裝置施加較大的負電壓，但在進行區塊抹除時，此較大的負電壓會對其他區塊裡的資料造成干擾。
三維反及閘結構共有的一個問題就是區塊尺寸通常非常大，進行抹除時只允許一個完整的區塊抹除。當使用者只想改變一個小單元內的編碼時，這對於使用者是不方便的。
三維反及閘結構通常具有高字元電阻/電容延遲，因此此種記憶陣列位於晶片上係需要更多分隔物。如此一來，互補式金氧半(CMOS)字元線驅動器的面積會佔據整個晶元尺寸的很大一部份。然而，由於因此需要較大的FN編程偏壓(通常大於20V)，CMOS的設計規則(尺寸)就必須相對較大。
如本揭露內容所述的一種p型通道反及閘結構使用一種較低電壓熱電子編程方法，因此使得用於周邊電路的較小的CMOS之設計規則能夠實現。再者，採用本揭露內容所述的p型通道反及閘結構，則不需要GIDL就能夠誘發通道電洞流，因此可避免GIDL誘發抹除的困擾。並且，本揭露內容所述的位元可 修改抹除可以使得任意小單元的「覆寫」非常簡單，不需如同硬碟機進行區塊抹除。
經觀察得知，P型通道反及閘架構中，P型通道薄膜電晶體反及閘裝置也可以具有良好的汲極電流-閘極電壓(IdVg)之曲線圖。
並且，對於64-字元線三維薄膜電晶體反及閘結構(64-WL 3D TFT NAND)，陣列汲極電流飽和電流(Idsat)可以到達大於100nA，且次臨界電壓的斜率值可以低於400mV/decade，因而能提供良好的特性。
以上所述的結果表示，多晶矽薄膜電晶體裝置的n型通道反及閘結構中，電洞遷移率係相當於電子遷移率，這可以部分地解釋了本揭露內容所述的p型通道三維反及閘之令人驚豔的良好特性。
第1圖繪示一積體電路175的簡化方塊圖，積體電路175包括一p型通道反及閘快閃記憶陣列10，陣列10以如本揭露內容所述方式操作。於實施例中，陣列10是一個三維記憶體且包括多層記憶胞。列解碼器(區塊11)耦合於沿著記憶陣列10的列排列的複數個字元線12。區塊16中的行解碼器耦合於一組多個頁緩衝器13，於本實施例中，行解碼器係經由資料匯流排17耦合於頁緩衝器13。多個總體位元線14耦合於沿著記憶陣列10的行排列的多個局部位元線(未繪示)。位址經由匯流排15提供至行解碼器(區塊16)及列解碼器(區塊11)。資料由其他電路24(例 如包括輸入/輸出埠)經由資料輸入線23提供至積體電路上，例如是通用處理器、特殊用途應用電路、或用以提供陣列10支援的系統單晶片功能之模組的組合。資料經由資料輸出線23提供至輸入/輸出埠或提供至其他位於積體電路25內部或外部的資料目的地。
一控制器，本實施例中例如是狀態機19，提供訊號以控制偏壓安排供給電壓的應用，以執行本揭露內容所述的多種操作，包括讀取與寫入資料於陣列中的操作。偏壓安排供給電壓係經由區塊18中的一個以上的電壓供應器製造或提供。該些操作包括抹除、編程及讀取。控制器可以採用目前已知的特殊用途邏輯電路。於其他實施例中，控制器可包括通用處理器，通用處理器可以位於同一個積體電路上，執行一電腦程式以控制裝置的操作。在更其他的實施例中，控制器可以採用特殊用途邏輯電路和通用處理器的組合。
為了更進一步闡明，此處所指「編程」係指提高一記憶胞的臨界電壓之操作。儲存在一編程的記憶胞中的資料可以表示為邏輯「0」或邏輯「1」。此處所指「抹除」係指降低一記憶胞的臨界電壓之操作。儲存在一抹除的記憶胞中的資料，相反於編程狀態，可以表示為邏輯「1」或邏輯「0」。並且，多個多位元記憶胞可以編程為多種臨界電壓位準，且可以根據設計者的需求抹除為單一個最低臨界電壓位準或最高臨界電壓位準。更進一步，此處所指「寫入」係指改變一記憶胞的臨界電壓之操作， 且意圖含括編程與抹除，或者是編程與抹除之操作的組合。
本揭露內容所述的一個編程操作包括偏壓選擇的記憶胞以進行帶對帶穿隧熱電子編程，以將電子注入選擇的記憶胞的電荷儲存結構中，藉此增加臨界電壓。編程操作可以應用於編程例如是一個頁、一個字或一個位元組中的一個以上的選擇的記憶胞。在編程操作期間，未選擇的記憶胞係偏壓以防止或減少已儲存的電荷的干擾。
本揭露內容所述的一個選擇性抹除，也稱做「位元抹除」，包括偏壓一個區塊的多個記憶胞中的一個選擇的記憶胞，以進行負FN穿隧，以將電洞注入選擇的記憶胞的電荷儲存結構中，藉此降低臨界電壓。此「位元抹除」可以應用於抹除一個反及閘陣列的一個選擇的反及閘串中的單一記憶胞。「位元抹除」操作可以應用於抹除例如是一個頁、一個字或一個位元組中的一個以上的選擇的記憶胞。在「位元抹除」操作期間，區塊(該區塊包括選擇的反及閘串)中未選擇的記憶胞係偏壓以防止或減少已儲存的電荷的干擾。
本揭露內容所述的一個區塊抹除操作包括偏壓一個區塊的多個記憶胞，以進行負FN穿隧，以將電洞注入選擇的區塊中的記憶胞的電荷儲存結構中，藉此降低臨界電壓，至少降低區塊中尚未具有低臨界電壓的記憶胞之臨界電壓。
經由結合編程和位元抹除操作，便可以不需經由區塊抹除的輔助操作，而能夠執行隨機存取寫入的操作。
第2圖繪示一三維反及閘快閃記憶陣列之一部份應用於類似於第1圖所示的裝置的示意圖。於本實施例中，係以繪示三層記憶胞為例，此圖式係代表具有多個p型通道記憶胞的一區塊中可以包括多個層。
複數個字元線包括字元線WLn-1、WLn,、WLn+1，彼此互相平行並沿著第一方向延伸。字元線電性連接於列解碼器161。字元線連接於多個記憶胞的多個閘極，多個記憶胞串連配置成多個反及閘串。字元線WLn代表字元線。如第2圖所示，字元線WLn垂直地連接至位於字元線WLn之下的各層的多個記憶胞的閘極。
複數個n型半導體，例如是p型通道記憶胞的局部位元線，沿著行配置以形成記憶陣列的多個層中的多個反及閘串。如第2圖所示，陣列包括一位於第三層的局部位元線BL31、一位於第二層的局部位元線BL21以及一位於第一層的局部位元線BL11。記憶胞在對應的字元線和對應的局部位元線之間具有介電電荷捕捉結構。以本實施例而言，為了簡化表示，一個反及閘串中具有三個記憶胞。舉例來說，一個反及閘串由位於第三層的局部位元線BL31形成，並包括記憶胞120、122、124。實際應用時，一個反及閘串可以包括16、32甚至更多個記憶胞。
複數個串選擇線包括串選擇線SSLn-1、SSln、SSln+1，並電性連接至組解碼器158(組解碼器158可以是列解碼器161的一部份)，組解碼器158選擇一組的多個串。該些串選擇線連接至 多個串選擇電晶體的閘極，該些串選擇電晶體配置於多個記憶胞反及閘串的第一端。如第2圖所示，各個串選擇線係垂直地連接至各層的串選擇電晶體的行之閘極。舉例來說，串選擇線SSLn+1連接至三個層的串選擇電晶體110、112、114。
位於一特定層上的局部位元線係選擇性地經由對應的串選擇電晶體耦合於一個位於該特定層上的延伸部，例如是一個位元線襯墊。舉例來說，在第三層上的局部位元線選擇性地經由該層上對應的串選擇電晶體耦合於延伸部140。相似地，在第二層上的局部位元線選擇性地耦合於延伸部142，而在第一層上的局部位元線選擇性地耦合於延伸部144。
各個層上的延伸部包括一對應的接觸墊，用以接觸一垂直連接器，該垂直連接器耦合於一對應的總體位元線。舉例來說，第三層上的延伸部140經由接觸墊130以及垂直連接器100耦合於總體位元線GBLn-1。第二層上的延伸部142經由接觸墊132以及垂直連接器102耦合於總體位元線GBLn，第一層上的延伸部144經由接觸墊134以及垂直連接器104耦合於總體位元線GBLn+1。
總體位元線GBLn-1、GBLn、GBLn+1可耦合於陣列中額外的區塊(未繪示)並延伸至頁緩衝器163。
多個區塊選擇電晶體係配置於多個反及閘串的第二端。舉例來說，區塊選擇電晶體160(有時亦指接地選擇電晶體)配置於由記憶胞120、122、124形成的反及閘串的第二端。一個 接地選擇線GSL連接至多個區塊選擇電晶體的閘極。接地選擇線GSL電性連接至列解碼器161，以在操作期間時接收偏壓。
區塊選擇電晶體用來選擇性地將區塊中所有反及閘串的第二端耦合至通用源極線CSL上所提供的一參考電壓。通用源極線CSL在操作期間接收來自偏壓電路(此處未繪示)提供的偏壓。在本揭露內容所述的某些操作中，通用源極線CSL被偏壓至一參考電壓，該參考電壓的絕對值高於耦合至一反及閘串的相反端之一位元線的電壓絕對值，通用源極線CSL不僅止於傳統的「源極」角色。
多個區塊可以配置為一個區塊的陣列，包括多個區塊的列和多個區塊的行。列的多個區塊可以共用相同的一整組字元線WLn-1、WLn、WLn+1及接地選擇線GSL。行的多個區塊可以共用相同的一整組總體位元線GBLn-1、GBLn、GBLn+1。以此方式，便建立了一個三維的解碼網路。多個選擇的記憶胞係一頁的一部份，可以經由一個字元線定出位址，而一組總體位元線GBLn-1、GBLn、GBLn+1和一個串選擇線可以從由各個平行於總體位元線GBLn-1、GBLn、GBLn+1的層的選擇的記憶胞傳遞資料。
如第2圖所示的陣列包括多個設置於一平行架構中的p型通道反及閘串，其中所有的記憶胞位於陣列的相同一層的一個串中。於其他的三維配置中，反及閘串亦可以設置於一垂直架構中。在一些實施例中，反及閘串是無接面，其中記憶胞之間不具有p型端點。P型端點只能實施於串選擇線電晶體(例如是串 選擇電晶體110)之連接至位元線延伸部(例如是延伸部144)的側邊，以及實施於接地選擇線電晶體(例如是區塊選擇電晶體160)之連接至通用源極線CSL的側邊。狀態機169用以控制記憶陣列以及支援電路以執行讀取、編程、區塊抹除以及位元抹除操作。
第3圖繪示一實施例之具有水平p型通道反及閘串的一三維反及閘快閃記憶陣列之一部份的透視圖。在第3圖中，填充材料係省略未繪示以清楚表示構成三維陣列的字元線和位元線。
記憶陣列形成於一絕緣層310上，絕緣層310位於一半導體或其他結構(未繪示)之上。記憶陣列包括複數個導線325-1、325-2，作為字元線WL1、WL2，且配置以連接至列解碼器。一矽化物層可以形成於導線325-1、325-2的頂表面上。
導線325-1、325-2與多個層中作為局部位元線的半導體材料條共形。舉例來說，半導體材料條312作為第三層中的局部位元線，半導體材料條313作為第二層中的局部位元線，半導體材料條314作為第一層中的局部位元線。半導體材料條之間以多個絕緣層間(未繪示)隔開來。
半導體材料條為純半導體材料或n型半導體材料，並於串選擇線及接地選擇線切換器具有p型端點，因此構成p型通道快閃記憶胞。導線325-1、325-2可以是具有相同或不同導電型的半導體材料，或者是其他導電字元線材料。舉例來說，半導體材料條可以由純或n型多晶矽製成，或是由n型單晶矽製成， 而導線325-1、325-2可以由相對較重摻雜的n+型或p+型多晶矽製成。
記憶胞在導線325-1、325-2以及作為局部位元線的半導體材料條之間具有電荷儲存結構。舉例來說，記憶胞380形成於導線325-1以及第三層中作為局部位元線的半導體材料條312之間。本實施例而言，為了簡化表示，一個反及閘串具有兩個記憶胞。於第3圖所示的實施例中，各個記憶胞是雙閘極場效電晶體，在對應的半導體材料條與導線325-1、325-2的介面的兩側上均具有主動電荷儲存區域。
本實施例中，電荷儲存結構包括一穿隧層、一電荷捕捉層及一阻擋層。於一實施例中，穿隧層是氧化矽，電荷捕捉層是氮化矽，阻擋層是氧化矽。另一實施例中，記憶胞可以包括其他類型的電荷儲存結構，例如包括氮氧化矽(SixOyNz)、富矽氮化物和/或富矽氧化物，電荷捕捉層可以包括嵌入的奈米顆粒或其他材料。
於一實施例中，亦可以採用能隙工程的SONOS(BE-SONOS)電荷捕捉結構，其中包括一介電穿隧層，介電穿隧層包括多種在零偏壓下可形成倒「U」形狀的價帶的多種材料之組合。於一實施例中，複合的介電穿隧層可包括作為電洞穿隧層的一第一層、作為能帶偏移層的一第二層以及作為隔離層的一第三層。本實施例中，電洞穿隧層包括二氧化矽，二氧化矽以例如臨場蒸氣產生技術(ISSG)形成於半導體材料條的側表面上，亦可選 擇性地搭配經由沈積後一氧化氮高溫退火或室溫沈積時添加一氧化氮的氮化製程。二氧化矽之第一層的厚度小於20Å，較佳地小於15Å。於代表的實施例中，該厚度例如是10Å或12Å。
串選擇線SSLn、SSLn+1連接至位於多個記憶胞反及閘串的第一端的串選擇電晶體的閘極。多個串選擇電晶體係形成於對應的反及閘串之半導體材料條以及一個多層串選擇閘極結構之間。舉例來說，串選擇電晶體350形成於半導體材料條312和串選擇閘極結構329之間。串選擇閘極結構329經由接觸拴365耦合於串選擇線SSLn。
半導體材料條經由延伸部至位元線接觸墊330、332、334選擇性地耦合至相同層的其他半導體材料條。舉例來說，第三層的多個半導體材料條選擇性地經由延伸部340至接觸墊330彼此耦合。相似地，第二層的多個半導體材料條選擇性地經由延伸部342至接觸墊332彼此耦合，第一層的多個半導體材料條選擇性地經由延伸部344至接觸墊334彼此耦合。
第三層的延伸部340經由接觸墊330及垂直連接器300耦合於總體位元線GBLn-1。第二層的延伸部342經由接觸墊332及垂直連接器302耦合於總體位元線GBLn。第一層的延伸部344經由接觸墊334及垂直連接器304耦合於總體位元線GBLn+1。
總體位元線GBLn-1、GBLn、GBLn+1耦合於陣列中的其他區塊(未繪示)並延伸至頁緩衝器263。
多個區塊選擇電晶體係配置於多個反及閘串的第二 端。舉例來說，區塊選擇電晶體351配置於由半導體材料條312形成的反及閘串的第二端。閘極結構349，作為接地選擇線GSL，連接於多個區塊選擇電晶體的閘極。
區塊選擇電晶體用來選擇性地將區塊中所有反及閘串的第二端耦合至通用源極線CSL/370上所提供的一參考電壓。源極線370平行於字元線而延伸。
如第3圖所示的結構可以例如利用如美國專利公開案第2012/0007167號案所述的技術製作，該專利公開案的公開日為2012/1/12，申請日為2011/1/31，發明名稱為「3D MEMORY ARRAY WITH IMPROVED SSL AND BL CONTACT LAYOUT」，該專利公開案為本申請案之受讓人所共同擁有且在此做為參照。
於操作時，各個記憶胞根據其臨界電壓儲存一資料值。可以經由施加適當的電壓至字元線、位元線、串選擇線、接地選擇線及通用源極線以讀取或寫入一個選擇記憶胞。「無接面」反及閘結構對於p型通道三維反及閘結構提供了良好的短通道裝置效能。一種具有字元線半間距為37.5奈米的三維垂直閘極反及閘架構係已被實施。於本實施態樣中，陣列字元線的截面尺寸(通道長度)大約是25奈米，而位元線臨界尺寸約為30奈米。本實施態樣的各個記憶胞係為雙閘極薄膜電晶體BE-SONOS電荷捕捉裝置。
第4圖繪示一實施例之具有垂直無接面p型通道反及閘串的一三維記憶裝置之透視圖。記憶裝置400包括多個記憶 胞之反及閘串之一陣列，並且可以是一雙閘極垂直通道記憶陣列(DGVC)。記憶裝置400包括一積體電路基板、以及由絕緣材料間隔開來的複數個導體條堆疊，該些堆疊至少包括由多個導體條(GSL)構成的一底平面、由多個導體條(WLs)構成的多個中間平面、以及由多個導體條(SSLs)構成的一頂平面。如第4圖所示之實施例中，堆疊410包括由多個導體條(GSL)構成的一底平面、由自WL0至WLN-1的多個導體條(WLs)構成的多個中間平面、以及由多個導體條(SSLs)構成的一頂平面，其中N可以是8、16、32、64等。
該些位元線結構係正交地配置於該些堆疊之上，且具有與該些堆疊共形的表面。位元線結構包括堆疊間半導體主體元件420位於堆疊之間、以及連結元件430位於堆疊之上且連接多個堆疊間半導體主體元件420。本實施例中，連結元件430包括一具有高摻雜濃度的半導體，例如是多晶矽，如此一來，相較於堆疊間半導體主體元件420，連結元件430具有較高導電度，可用以提供堆疊中的記憶胞的通道區域。
記憶裝置包括電荷儲存結構，電荷儲存結構位於堆疊的中間層(WLs)中的導電條之側表面以及多個位元線結構的堆疊間半導體主體元件420之間的交點480。於本實施例中，交點480中的記憶胞配置為垂直雙閘極反及閘串，其中一個堆疊間半導體主體元件的兩側上的導電條可作為雙閘極，可以共同操作以進行讀取、抹除及編程之操作。
一參考導體460設置於導電條構成的底平面(GSL)和積體電路基板(未繪示)之間。至少一參考線結構正交配置於堆疊之上，參考線結構包括堆疊間垂直導電元件440及連接元件450，堆疊間垂直導電元件440位於堆疊之間且電性連接於參考導體460，連接元件450位於堆疊410之上且連接於堆疊間垂直導電元件440。相較於堆疊間半導體主體元件420，堆疊間垂直導電元件440具有較高導電度。
記憶裝置包括串選擇切換器490及參考選擇切換器470，串選擇切換器490位於導電條構成的頂表面之介面區域，參考選擇切換器470位於導電條構成的底表面(GSL)之介面區域。於一些實施例中，電荷儲存結構的介電層可作為切換器470、490的閘極介電層。
記憶裝置包括一第一上覆圖案化導電層(未繪示)，連接至該些位元線結構，第一上覆圖案化導電層包括耦合於複數個感應電路的複數個總體位元線。記憶裝置亦可包括一第二上覆導電層(未繪示)，第二上覆導電層可以是圖案化的，且可以位於第一上覆圖案化導電層之上或之下。第二上覆導電層例如是經由接觸連接元件450而連接至至少一個參考線結構。第二上覆導電層可以將至少一個參考線結構連接至一個參考電壓源，或者是連接至一個用以提供一參考電壓的電路。
在如第4圖所示的實施例中，p型通道記憶胞係被實施，則位元線通道元件420包括n型半導體材料，例如是n型 多晶矽。位元線結構的連接元件430可以包括N+摻雜半導體材料。位元線結構的堆疊間半導體主體元件420包括輕摻雜半導體材料。在如第4圖所示的實施例中，參考導體460包括N+摻雜半導體材料，至少一個參考線結構的連接元件450包括N+摻雜半導體材料。至少一個參考線結構的堆疊間垂直導電元件440亦包括N+摻雜半導體材料。於其他實施例中，亦可以採用金屬化金屬化合物取代上述的摻雜半導體。
於一實施例中，為了降低參考導體460的電阻，記憶裝置可包括一底閘極401，位於鄰近於參考導體460處。在讀取操作時，底閘極401可以經由施加適當的通道電壓至基板中的一個或一個以上的下層摻雜井或其他下層圖案化導體結構而開啟，以提高參考導體460的導電性。如第4圖所示的結構可以例如利用如美國專利申請案第13/772,058號案所述的技術製作，該專利申請案的申請日為2013/2/20，發明名稱為「3D NAND FLASH MEMORY」，該專利申請案為本申請案之受讓人所共同擁有且在此做為參照。
第5圖繪示另一實施例之三維反及閘快閃記憶陣列結構於一分頁架構之透視圖，該陣列結構具有分別耦合至多層記憶胞之多個總體位元線，且該陣列結構可執行本揭露內容所述之編程及抹除操作。於本實施例中，係以四層記憶胞為例，實際上一區塊的記憶胞可以包括複數個層。
圖式中，絕緣材料係移除以清楚呈現暴露出來的其 他結構。舉例來說，半導體條之間、脊狀堆疊之中、以及半導體條之脊狀堆疊之間的絕緣層係移除。
多層結構陣列形成於絕緣層上，該陣列包括共形於複數個脊狀堆疊的複數個導線525-1、...、525-N，且此些導線係作為字元線WLn、WLn-1、...、WL0。脊狀堆疊包括作為局部位元線的複數個半導體條。同一層的半導體條經由配置為階梯狀的多個接觸墊彼此電性耦合。
圖式中的字元線標號，由整個結構的後方到前方以1到N表示，並適用於偶數記憶頁。針對單數記憶頁，字元線標號，由整個結構的後方到前方以N到1表示。
如圖式所示，位於區塊的第一端的延伸部502、503、504、505電性連接至不同的總體位元線GBL1~GBL4。相似地，延伸部552、553、554、555電性連接至不同的總體位元線GBL1~GBL4。
任意給定的半導體條堆疊耦合於延伸部502、503、504、505或延伸部552、553、554、555，但並非同時耦合至此兩組延伸部。在兩個相對的位元線端至源極線端的走向或源極線端至位元線端的走向之中，一個半導體條堆疊具有其中之一者。
複數個半導體條堆疊由端接於延伸部552、553、554、555開始，通過串選擇線閘極結構519、接地選擇線526、多個字元線525-1~525-N及接地選擇線527，並端接於另一端的源極線528。此些半導體條堆疊不接觸延伸部502、503、504、 505。
複數個半導體條堆疊由端接於延伸部502、503、504、505開始，通過串選擇線閘極結構509、接地選擇線527、多個字元線525-N~525-1及接地選擇線526，並端接於另一端的源極線(被圖式中的其他元件所遮蔽)。此些半導體條堆疊不接觸延伸部552、553、554、555。
電荷儲存結構將字元線525-1~525-N及半導體條分隔開來。類似於字元線的情況，接地選擇線526和527與複數個脊狀堆疊共形。
總體位元線GBL1~GBL4形成於金屬層ML1、ML2、ML3上。雖然被圖式中的其他元件所遮蔽，於本實施例中，各個總體位元線GBL1~GBL4耦合於兩個不同記憶胞區塊的層。舉例來說，於本實施例中，總體位元線GBL1耦合於延伸部505和延伸部552，延伸部505連接至在第4層中作為局部位元線的一組半導體條，延伸部552連接至在第1層中作為局部位元線的一組半導體條。
於第5圖所示的實施例中，總體位元線GBL1~GBL8於第三層金屬層中係圖案化，而串選擇線SSL1~SSL8在第1層金屬層和第2層金屬層中係圖案化。經由平行於下層的串的一第一金屬段以及平行於字元線的一第二金屬段，串選擇訊號耦合於多個區塊的交替端上的串選擇電晶體。
第6A圖繪示一三維反及閘陣列(Y-Z平面)中之一切 片的電路圖，其中四個p型通道反及閘串601、602、603、604包括p型通道記憶胞(例如是記憶胞613)。如圖式所示，串601、602、603、604可以設置於如第5圖所示的三維陣列的不同層上，並共用串選擇線及接地選擇線，以及耦合至個別的總體位元線BL-1~BL-4(例如是經由類似於第5圖所示的階梯狀接觸結構)和一個通用源極線605。該些串經由各別的p型通道串選擇電晶體(例如是電晶體612)連接至對應的總體位元線BL-1~BL-4。該些串經由各別的p型通道接地選擇電晶體(例如是電晶體611)連接至該切片的通用源極線。
經由一接地的位元線，區塊抹除偏壓安排及其包括的各種電壓如圖式所示，可以用於抹除切片中的記憶胞之區塊620。經由給予偏壓至耦合於三維單元中的其他切片的所有串選擇線，該些電壓開啟該些串選擇線電晶體，區塊620可包括一給定的三維記憶胞區塊的所有切片。對於如第6A圖所示的區塊抹除架構，第一切換器電晶體611經由接地選擇線GSL而施加-4V的偏壓，以耦合反及閘串至通用源極線605。第二切換器電晶體612經由串選擇線而施加-4V的偏壓，以耦合反及閘串至選擇的位元線BL-1。所有的位元線BL-1~BL-4以及通用源極線605被給予一低偏壓，例如是0V，而令反及閘串的局部位元線產生電洞流。所有切片中的字元線WL(0)~WL(N-1)耦合至一個抹除電壓，例如是-18V。如此一來，當字元線被設置為一抹除位準時，反及閘串通道被驅動至接近0V的一低電壓，在區塊中的各個記憶胞 設定一電場而誘發記憶胞中的電荷儲存結構發生負閘極FN電洞穿隧，藉此降低臨界電壓。
雖然如本揭露內容所述的抹除電壓和位元線電壓會基於-18V的電位差建立一個電場，該電壓仍可以依不同特定實施態樣而變異，例如可以是-13V~-20V。並且，採用抹除偏壓架構的抹除操作可以包括複數個疊代法，其中的多個電壓係為脈衝式以產生該抹除功能。
第6B圖繪示一類似於第6A圖所示之具有分電壓區塊抹除偏壓安排的電路圖。負FN電洞穿隧區塊抹除所需要的電場，可以利用一分電壓方式經由電路上具有較低絕對值的電壓而建立。於本實施例中，所有的電壓均提高+6V，而降低字元線電壓的絕對值，將其由-18V改變為-12V。該些具有較低絕對值的電壓降低了為了平均分佈於陣列中所需要的周邊電路的高電壓規格。
相較於反及閘串中的通道之半導體主體區域，經由施加將相對較高的負電壓至區塊中的字元線上，可誘發如第6A圖及第6B圖所述的區塊抹除操作。較佳地，可以將閘極與位元線/通用源極線偏壓予以分電壓，以鬆弛周邊電路的最大操作電壓。
N型通道反及閘結構在開始負FN穿隧抹除時會遭遇時間延遲(大約是小於1毫秒的等級)，因為少數載子(電洞)需要時間才能夠產生。然而，在p型通道的三維反及閘結構中，並不 會有此種開始抹除時的時間延遲，並且記憶窗寬度更大。在抹除時，串選擇線/接地選擇線也發現具有可忽略的干擾(未繪示)。
第7A圖繪示如第6A圖所示的具有一編程偏壓安排的一電路圖，包括施加如圖式所示的多種電壓，可以經由誘發帶對帶熱電子穿隧電流以提高選擇的記憶胞的臨界電壓，以編程切片中選擇的記憶胞600。對於如第7A圖所是的編程偏壓安排，第一切換器電晶體611經由接地選擇線而施加-3.3V的偏壓，以耦合反及閘串至通用源極線605。第二切換器電晶體612經由串選擇線而施加-3.3V的偏壓，以耦合反及閘串至選擇的位元線BL-1。選擇的位元線BL-1被施加-3.3V的偏壓。通用源極線605被給予一低偏壓，例如是0V。
選擇的字元線WL(i)被偏壓至用於一給定的記憶體結構的一編程電壓，該偏壓可以大約是+6V~+15V，較佳地大約是如圖式所示的+9V。在汲極端之未選擇的字元線WL(0)~WL(i-1)係給予一汲極端通道電壓，使得電流係來自位元線，該汲極端通道電壓對於一給定的記憶體結構可以大約是-9V~-17V，較佳地大約是如圖式所示的-10V。在源極端之未選擇的字元線WL(i+1)~WL(N-1)係給予一源極端通道電壓之偏壓，該源極端通道電壓對於一給定的記憶體結構可以大約是如圖式所示的-3.3V。
未選擇的位元線BL-2~BL-4係偏壓大約至一抑制位準，大約是0V。
如此一來，由於多個汲極端通道電壓脈波，反及閘 串通道中的選擇的記憶胞的汲極端(區域622)絕緣於位元線且負升壓，而反及閘串通道中的選擇的記憶胞的源極端(區域623)耦合於通用源極線並到達一接近0V的電壓。在選擇的記憶胞上的正編程電壓脈波關閉了記憶胞。在選擇的字元線上的高正電壓以及在汲極端上的負電壓製造了一個場，這造成了汲極端上的帶對帶穿隧電流，提供了用於穿隧電荷儲存結構的熱電子。然而，選擇的記憶胞的源極端(區域623)耦合於一接近0V的電壓，因此熱場和帶對帶穿隧電流都是低的。由於汲極端的穿隧電流，選擇的記憶胞的臨界電壓係升高。
選擇的位元線上的多個未選擇的記憶胞並不會觀察到一個熱場，也不會明顯地受到編程操作的干擾。至於其他的位於共用該選擇的字元線的多個位元線上的未選擇的記憶胞，則會同時在源極端和汲極端具有接近0V的電壓，使得熱場不足以造成明顯的干擾。在鄰近的多個切片中，串選擇線偏壓會阻擋其耦合於位元線，使得電容性升壓會防止足以對記憶胞造成明顯干擾的電場的產生。
雖然編程電壓、通道電壓和位元電壓會基於約+9V至-3.3V的電位能差而產生電場，此電位能差可以基於不同特定的實施態樣而有所不同。並且，施加於編程偏壓安排的編程操作可以包括複數個疊代法，其中的多個電壓係為脈衝式。
第7B圖繪示如第7A圖所示的具有一分電壓編程偏壓安排的一電路圖。在選擇的記憶胞中，帶對帶熱電子穿隧所需 要的電場，可以利用一分電壓方式經由電路上的較低絕對值電壓而建立。於本實施例中，所有的電壓均提高3.3V(3.3V大約是一些實施例中的外接電壓Vcc)，而產生非負壓的位元線電壓。這些非負壓位元線電壓降低了實施頁緩衝器以及其他與記憶陣列共同使用的位元線相關電路的複雜度。這可以使得三維記憶陣列在位元線上未施有負電壓時便可執行讀取、編程及抹除操作。
第8圖繪示在如本揭露內容所述的編程偏壓安排之下之帶對帶穿隧電流產生速度的模擬結果(顏色係移除)。圖式中係繪示一個半導體條800。半導體條800可以對應至如第5圖所述之實施例中的其中一半導體條。在半導體條800的兩端，一個層包括電荷儲存結構801。舉例來說，電荷儲存結構801可以是多層界電電荷捕捉結構，例如是如本揭露內容所述的BE-SONOS結構。串選擇線803在堆疊之間垂直延伸，呈現為位於半導體條800之一端上的一個雙閘極結構(串選擇線803位於兩端)。相似地，接地選擇線802在堆疊之間垂直延伸，呈現為位於半導體條800之另一端上的一個雙閘極結構。相似地，字元線結構(例如是字元線810、811、812)也沿著半導體條建立雙閘極記憶胞區域。該半導體條是無接面結構，其中半導體條800的材質完全是n型的，在字元線之間不具有任何p型的接面。為了進行模擬，施加於各個元件上的電壓數值係表示於圖式中。當通用源極線(CSL)的偏壓為0V，接地選擇線的偏壓為-3.3V，選擇的字元線WL(n)之源極端上的通道便耦合於接地電壓。當位元線偏壓為-3.3V，串 選擇線偏壓為-3.3V，選擇的記憶胞上的高正電壓令汲極端絕緣於源極端，則選擇的字元線WL(n)之汲極端上的通道係絕緣，藉此通道則經由施加在字元線WL(n+1)至WL63上的通道電壓脈波(-Vpass)而升壓。
在串選擇線閘極結構803和字元線WL63之間相對低電場時，可以在區域823觀察到帶對帶熱電子的產生。該電場所可能導致的任何干擾，均可藉由設置一個並未用於儲存資料的虛擬記憶胞而避免，例如採用反及閘串之外的外部字元線，或者採用額外新增且並未用於資料儲存的虛擬字元線。
在字元線WL(n)之間的區域824以及鄰近的汲極端上的字元線WL(n+1)上的帶對帶熱電子的產生，具有相對較高的密度。雖然並未於本圖式中繪示，帶對帶熱電流的密度在選擇的字元線WL(n)之下的雙閘極結構(在兩端的字元線結構811)之靠近通道處係增高。
因為通道在靠近字元線WL(n+1)~WL63處係局部升壓，大側向電場被誘發，而產生高帶對帶穿隧電流，提供用於熱電子注入至選擇的記憶胞之熱電子。此者施加於選擇的字元線的相對高正電壓切斷了通過p型通道反及閘串的電流。施加於選擇的記憶胞上的字元線電壓設置了側向電場，該側向電場加速了經由帶對帶穿隧產生的相對高密度電子電洞對。
第9圖繪示一縱軸為臨界電壓Vt且橫軸為脈波週期數的曲線圖，其中呈現不同脈波週期數對於曲線900上的目標記 憶胞、以及鄰近可能會被編程偏壓安排所干擾的其他記憶胞之編程效能。曲線901對應至一半導體條中的垂直鄰近記憶胞(於Z方向相鄰)，該半導體條上覆如第5圖所示的結構中之目標記憶胞的半導體條，該記憶胞與目標記憶胞共用相同的字元線，且呈現些微臨界電壓的干擾。此種干擾的解決方式，可以經由架構編程操作所存取的層之序列，而防止垂直鄰近干擾。曲線902~906(圖式中該些曲線彼此間較難分辨)對應至與目標記憶胞位在同一個半導體條上的多個記憶胞(於Y方向相鄰)，以及對應至三維結構中與目標記憶胞位於同一層但鄰近之半導體條上的一個記憶胞(於X方向相鄰)。
第10圖繪示一縱軸為目標記憶胞的臨界電壓Vt且橫軸為編程脈波週期數的曲線圖。電壓Vgp表示施加於選擇的記憶胞的字元線上的電壓。曲線950表示汲極端通道電壓為-14V的編程效能。曲線951表示汲極端通道電壓為-13V的編程效能。曲線952表示汲極端通道電壓為-12V的編程效能。曲線953表示汲極端通道電壓為-14V的編程效能。曲線954表示汲極端通道電壓為-10V的編程效能。曲線955表示汲極端通道電壓為-9V的編程效能。增加通道電壓可顯著地增加編程速度。
第11圖繪示一縱軸為目標記憶胞的臨界電壓Vt且橫軸為汲極端通道電壓的曲線圖。電壓Vgp表示施加於選擇的記憶胞的字元線上的電壓，各個曲線對應至經過相當數量的編程脈波之後的臨界電壓。因此，曲線970對應至經過20次編程脈波 之後的效能。曲線971對應至經過10次編程脈波之後的效能。曲線972對應至經過5次編程脈波之後的效能。曲線973對應至經過2次編程脈波之後的效能。曲線974對應至經過1次編程脈波之後的效能。圖式所示的結果表示將通道電壓分段以進行編程操作是有效率的，而且可以提供臨界電壓及通道電壓之間相對線性的關係。
第12圖繪示多個字元線位於多個半導體條堆疊1200~1203之上的平面佈局圖。於本實施例中，串選擇線SSL沿著半導體條的頂部設置，接地選擇線GSL沿著半導體條的底部設置。各個半導體條終止於一個通用源極線CS。字元線WL(0)~WL(N-1)與該些半導體條相交。一頂虛擬字元線TDWL沿著半導體條的頂部設置，一底虛擬字元線BDWL沿著底部設置。虛擬字元線提供記憶胞緩衝，使其不受到記憶胞與串選擇線之間的干擾或彼此間操作事件的影響、或其他偏壓架構的影響。
於一較佳實施例中，沿著半導體條的多個記憶胞的編程序列係執行以用來最小化已編程的記憶胞之干擾，而導致相對較高的負汲極端通道電壓。此些負汲極端通道電壓可以造成電荷洩漏，而降低具有高臨界電壓記憶胞的臨界電壓。於本實施例中，為了降低干擾，編程序列可以從源極端上的第一個字元線WL(N-1)開始。編程第一個字元線上的目標記憶胞之後，各個字元線由底部至頂部依序列被應用以最小化任何新編程的記憶胞的干擾。並且，串中任何可能因為其鄰近記憶胞被編成而發生的 干擾亦可以在此序列中再編程。
第13圖繪示一三維反及閘陣列中的一多頁平面(X-Y平面)，其中具有四個p型通道反及閘串1301、1302、1303、1304，該些串包括p型通道記憶胞(例如是記憶胞1313)。如圖式所示的串1301、1302、1303、1304可以設置於類似於第5圖所示的三維陣列中的同一層，其中針對偶數頁與單數頁分別共用偶數與單數的接地選擇線，並且該些串具有彼此分開的串選擇線，以例如是經由類似於第5圖所示的區塊的相對端的階梯狀接觸結構耦合至對應的偶數之總體位元線BL-N(even)與單數總體位元線BL-N(odd)，以及耦合至偶數與單數的通用源極線1305。該些串經由各個p型通道串選擇電晶體(1342、1343、1344、1345)連接至對應的總體位元線BL-1~BL-4。該些串經由各個對應的p型通道接地選擇電晶體(例如是電晶體1311、1312)連接至該平面的偶數或單數的通用源極線。
用以編程選擇的記憶胞1300的偏壓安排係如第13圖所示。選擇的記憶胞1300設置於反及閘串1302中並經由串選擇電晶體1342連接至位元線BL-N(odd)。連接至串選擇電晶體1342的訊號SSL1被施加偏壓-3.3V，而選擇的位元線以大約相同的程度被偏壓，以使串的汲極端絕緣於位元線。連接至接地選擇電晶體1315的訊號GSL(odd)被施加偏壓約-8V，以連接串的源極端至大約偏壓在0V的通用源極線。於本實施例中，施加於字元線WL(0)~WL(i-1)的汲極端通道電壓大約是-13V。大約為-3.3V(接 近-Vcc)的源極端通道電壓係施加於源極端字元線WL(i+1)~WL(N-1)。於本實施例中，選擇的字元線WL(i)接收的編程電壓大約是+9V。此偏壓程度會使半導體串的汲極端(區域1322)絕緣於源極端(區域1323)。當通道電壓脈波施加至汲極端字元線，半導體串1302的半導體本體區域的汲極端係升壓至相對高負電壓，而源極端耦合於大約0V。如此一來，選擇的記憶胞1300係偏壓以進行帶對帶穿隧熱電子注入編程。
耦合於串選擇線電晶體1343、1344、1345的未選擇的串係偏壓以抑制儲存在記憶胞中的電荷干擾。以串1304而言，串1304連接至串選擇線電晶體1343並配置以連接至選擇的位元線BL-N(odd)，訊號SSL3係設定為-8V，而足以耦合自位元線BL-N(odd)至串1304之間的-3.3V之電壓。偏壓傾向施加於串1304的汲極端至-3.3V，而-3.3V不足以設定明顯的穿隧電流於耦合於選擇的字元線WL(i)的記憶胞。以具有串選擇電晶體1344、1345並連接至未選擇的位元線BL-N(even)的串1301、1303而言，閘極上的訊號SSL0和訊號SSL2設定為大約-8V，以耦合源極端區域1323的電晶體至施加於未選擇的位元線上的0V電壓。並且，偶數與單數的接地選擇線耦合於接地選擇電晶體(例如是電晶體1311、1312)並接收大約為-8V的偏壓，將汲極端區域1322(選擇的記憶胞的汲極端)耦合至通用源極線的0V電壓。這傾向防止耦合於選擇的字元線WL(i)之未選擇的記憶胞之帶對帶穿隧情形的發生。
如第13圖所示的編程偏壓安排可以延伸至具有許多頁的結構。圖式中所列的電壓值僅用以說明，實際應用時，可以採用其他合理的電壓範圍以達到期望的效果。
第14圖繪示相似於第13圖所示的實施例並具有多個頁的臨界電壓對應通道電壓之曲線圖。如圖式所示，位於未選擇的頁上且具有低臨界電壓的記憶胞並未受到鄰近頁之編程的干擾。本實施例中，如曲線I所示，施加於未選擇的頁之串選擇線SSL電晶體的訊號等於汲極端通道電壓，該汲極端通道電壓足夠高於位元線之-3.3V的偏壓，而可以確保串連接至位元線，以避免施加通道電壓時之升壓。
第15圖繪示如第13圖所示之實施例的電路圖，其中具有一抹除操作的一偏壓安排。於本實施例中，對應於串1302的頁係偏壓以抹除選擇的記憶胞1300。選擇的位元線BL-N(odd)耦合至大約0V電壓，而耦合於選擇的頁的串選擇電晶體之訊號SSL1係耦合至大約-3.3V。該電壓將串中的記憶胞的半導體本體耦合至選擇的位元線的電壓(0V)。未選擇的位元線接收一大約-3.3V的偏壓。在未選擇的頁上的訊號SSL0、SSL2和SSL3耦合至大約+1V，這關閉了串選擇線電晶體，耦合於來自選擇的位元線的頁與來自未選擇的位元線的頁。接地選擇線的訊號GSL(even)和GSL(odd)同樣設定於約-3.3V，通用源極線同樣耦合至約-3.3V，這導致為了負FN穿隧而絕緣的選擇的記憶胞1300。未選擇的頁係自我升壓，因為串選擇電晶體在施加通道電壓及抹除電 壓時係關閉，抑制了未選擇的頁中記憶胞的干擾。
第16圖繪示根據類似於第5圖之三維陣列的一切片的如第6A圖所示的電路圖，其中具有用以抹除選擇的記憶胞613的一偏壓安排。選擇性移除或位元移除的偏壓安排包括施加約0V至選擇的位元線BL-1以及約-3.3V至通用源極線。未選擇的位元線BL-2、BL-3、BL-4同樣也接收約-3.3V。串選擇線電晶體(例如電晶體612)的串選擇線接收約-3.3V，接地選擇電晶體(例如電晶體611)的接地選擇線接收約0V。由於此偏壓安排，半導體串601之一本體耦合至具有約0V電壓的選擇的位元線，而其他區域650中的半導體串絕緣於他們的位元線及通用源極線。如此一來，當抹除電壓施加於選擇的字元線WL(i)，通道電壓施加於未選擇的字元線(除了字元線WL(i)之外的其餘所有字元線)，未選擇的串電容性地升壓以避免一FB穿隧電場形成於選擇的記憶胞613。通道電壓設定一位準，以不足以對儲存在選擇的串之未選擇的記憶胞中的電荷造成顯著干擾，同時能夠令電壓由選擇的位元線傳送通過串。
第17圖繪示類似於第16圖的利用分電壓的位元選擇性抹除偏壓安排之一示意圖。於本實施例中，分電壓係經由將第16圖中的各個電壓偏移約+Vcc而設定，因而能夠在位元線上使用非負電壓，這可以簡化頁緩衝器以及其他需要傳送電壓以操作記憶體的結構的實施。因此，用於分電壓位元抹除的偏壓安排包括施加約+Vcc的電壓至選擇的位元線BL-1，以及施加約0V的 電壓至通用源極線。未選擇的位元線BL-2、BL-3、BL-4同樣接收約0V。串選擇線電晶體(例如是電晶體612)的串選擇線接收約0V，接地選擇線電晶體(例如是電晶體611)的接地選擇線接收約+Vcc。由於此偏壓安排，半導體串601之一本體耦合至具有約+Vcc電壓的選擇的位元線，而其他區域650中的半導體串絕緣於他們的位元線及通用源極線。如此一來，當抹除電壓施加於選擇的字元線WL(i)，通道電壓施加於未選擇的字元線(除了字元線WL(i)之外的其餘所有字元線)，未選擇的串電容性地升壓以避免一FB穿隧電場形成於選擇的記憶胞613。通道電壓設定一位準，以不足以對儲存在選擇的串之未選擇的記憶胞中的電荷造成顯著干擾，同時能夠令電壓由選擇的位元線傳送通過串。
第18圖繪示一臨界電壓對應時間之曲線圖，其中係呈現第16圖之偏壓安排採用編程及通道電壓脈波長度為10微秒(μs)之抹除抑制效能。如圖式的其中一條曲線所示，在選擇的字元線WL(i)上的選擇的記憶胞，其臨界電壓會在不具有明顯的鄰近記憶胞之干擾時下降。其餘曲線則顯示鄰近具有高臨界電壓的記憶胞僅受到極小的干擾。鄰近的記憶胞包括在區塊的同一層或同一平面的選擇的字元線上的多個記憶胞，因而耦合至位在相同的切片以及相同的字元線上的相同的位元線(X方向鄰接抑制)記憶胞，在不同的層(Z方向鄰接抑制)，以及在同一串的鄰接的字元線上的記憶胞(Y方向鄰接抑制)。
本揭露內容所述的三維反及閘記憶裝置可支援區 塊抹除、位元編程及位元抹除操作。舉例來說，本揭露內容所述的一種操作序列係呈現於以下表格。第一組行呈現記憶胞在進行區塊抹除之後的資料，該些記憶胞連接至五個位元線(WL(i+2)、WL(i+1)、WL(i)、WL(i-1)、WL(i-2))以及鄰接的位元線(BL(m)、BL(m+1))。第二組行呈現對相同的記憶胞利用帶對帶穿隧熱電子注入進行位元編程之後的資料。第三組行呈現對相同的記憶胞以本揭露內容所述的位元抹除偏壓操作進行位元抹除之後的資料。
因此，區塊抹除操作可以將所有記憶胞設定至邏輯「1」。位元編程操作可以施加於一第一序列至位元線BL(m)，以設定字元線WL(i+2)、WL(i+1)、WL(i-1)上的記憶胞為邏輯「0」，以及於一第二序列至位元線BL(m+1)以設定字元線WL(i+2)、WL(i)、WL(i-2)上的記憶胞至邏輯「0」。接著，位元抹除操作可以施加於一第一序列以設定字元線WL(i-1)上的記憶胞和位元線BL(m)為邏輯「1」，以及於一第二序列以設定字元線WL(i+2)上的記憶胞和位元線BL(m+1)為邏輯「1」。測試結果表示位元抹除 操作是可行的，且即使在有編程及抹除干擾的情況下仍可保持成功的感應窗。並且，棋盤式編程操作仍可維持典型的汲極電流對應閘極電壓的曲線圖。
第19圖繪示以一積體電路的控制電路進行操作的流程圖，其中積體電路包括如第1圖所示的控制邏輯、偏壓及電壓供應電路。在區塊1900中，控制電路解碼一個輸入指令，此輸入指令可以是如本揭露內容實施例所述的感應編程1901、感應抹除1902或區塊抹除1903之一。當接收到一選擇性編程指令，接著施加一編程偏壓安排以誘發帶對帶穿隧熱電子注入，例如是如第7A圖之實施例及區塊1904所述。於其他實施例中，也可以施加分電壓安排，其中位元線僅施加非負電壓。當接收到一選擇性抹除指令，接著施加選擇性抹除偏壓安排以在選擇的記憶胞中誘發負FN電洞穿隧，例如是如第16圖之實施例及如區塊1905所述。於其他實施例中，也可以施加分電壓安排，其中位元線僅施加非負電壓。當接收到一區塊抹除指令，接著施加區塊抹除偏壓安排以在選擇的區塊中誘發負FN電洞穿隧，例如是如第6A圖之實施例及如區塊1906所述。於其他實施例中，也可以施加分電壓安排，以降低晶片上所需要的負電壓之絕對值。
本揭露內容所述的三維記憶裝置係採用p型通道架構，實施例中之架構係為無接面。在無接面類型的實施例中，串中不具有高摻雜的p型架構擴散區域，反而是可以採用n型半導體材料條。P+型擴散區域可以僅實施於在串選擇電晶體外側的串 中。據此，可以達到優異的短通道裝置效能。相對長的通道亦可實施於串選擇電晶體上，以避免p+型摻雜熱擴散入記憶胞串中。
帶對帶穿隧誘發熱電子注入技術應用於編程p型通道反及閘串。為了更有效地實施本揭露內容所述的技術，局部自我升壓可以用於加強串上的虛擬汲極偏壓。
本揭露內容所述之區塊抹除操作中，一給定的區塊中所有的字元線可以施加一相對大的負電壓以誘發電洞流，以抹除區塊中的記憶胞。
並且，選擇性記憶胞抹除操作(位元抹除)係基於負FN穿隧，其中僅一個選擇的字元線接收足以誘發穿隧的一負電壓，而區塊中的其他字元線接收一通道電壓位準的電壓。採用一選擇性記憶胞抹除操作，可以簡單覆寫記憶胞中的小單元，且可以避免使用某些類型的記憶體之區塊抹除操作。
以分電壓方式可以簡化周邊電路的實施，避免對於可處理負位元線電壓之頁緩衝器的需要。
採用本揭露內容所述的技術，三維反及閘裝置可以具有最大範圍在+15~-15V之間的電壓，容許周邊互補式金氧半裝置之較小的設計規則(尺寸)。
本揭露內容所述的三維反及閘結構完全適用於本揭露內容所述的操作方法。然而，該些操作方法同樣可以應用於其他類型的三維反及閘結構，包括p型通道「BiCS」、「TCAT」及其他類型裝置。關於BiCS結構之相關敘述，請參照R. Katsumata等人於期刊「Symposium on VLSI Technology,pp.136-137,2009」所發表的文獻「Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices」，其全文在此做為參照。關於TCAT結構之相關敘述，請參照J.Jang等人於期刊「Symposium on VLSI Technology,pp.192-193,2009」所發表的文獻「Vertical Cell Array using TCAT(Terabit Cell Array Transistor)Technology for Ultra High Density NAND Flash Memory」，其全文在此做為參照。有鑑於上述參考文獻及本揭露內容所述之技術，亦可將n型通道之實施態樣變化為p型通道之實施態樣。
綜上所述，雖然本發明已以較佳實施例與詳細的範例揭露如上，然其並非用以限定本發明。可以領會的是，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧陣列
11、16、18‧‧‧區塊
12‧‧‧字元線
13‧‧‧頁緩衝器
14‧‧‧總體位元線
15‧‧‧匯流排
17‧‧‧資料匯流排
19‧‧‧狀態機
23‧‧‧資料輸入線
24‧‧‧其他電路
25‧‧‧積體電路

Claims (22)

  1. 一種三維p型通道快閃記憶體的操作方法，包括：以帶對帶穿隧熱電子注入編程一三維反及閘陣列中的複數個選擇的記憶胞，該些選擇的記憶胞具有p型通道；以FN電洞穿隧抹除該些記憶胞之複數個選擇的區塊；以一選擇性抹除偏壓安排抹除該些選擇的記憶胞中的一選擇的記憶胞，其中該選擇性抹除偏壓安排包括：一負抹除電壓脈波於耦合於該選擇的記憶胞的一字元線上；一負汲極端通道電壓脈波於複數個未選擇的字元線上，該負汲極端通道電壓脈波具有一絕對值係小於該負抹除電壓脈波；以及在該負抹除電壓脈波期間，用以阻擋複數個未選擇的位元線與複數個不包括該選擇的記憶胞之反及閘串之間的電流、以及阻擋一源極線與該些不包括該選擇的記憶胞之反及閘串之間的電流的複數個偏壓；以及經由局部自我升壓抑制對複數個未選擇的記憶胞的抹除。
  2. 如申請專利範圍第1項所述之操作方法，更包括：當抑制對未選擇的複數個記憶胞的抹除時，以FN電洞穿隧抹除該些選擇的記憶胞。
  3. 如申請專利範圍第1項所述之操作方法，其中編程該些選擇的記憶胞之步驟包括：施加一正編程電壓至該些選擇的記憶胞之複數個字元線；以及施加複數個負通道電壓至複數個未選擇的記憶胞之複數個字元線。
  4. 如申請專利範圍第1項所述之操作方法，其中編程該些選擇的記憶胞之步驟包括：施加一正編程電壓至該些選擇的記憶胞之複數個字元線；施加一負汲極端通道電壓至位於該選擇的記憶胞之一端的複數個未選擇的記憶胞之複數個字元線；以及施加一負源極端通道電壓至位於該選擇的記憶胞之另一端的複數個未選擇的記憶胞之複數個字元線。
  5. 如申請專利範圍第3項所述之操作方法，其中該正編程電壓具有一絕對值係小於15V。
  6. 如申請專利範圍第3項所述之操作方法，更包括：施加一非負電壓至該些未選擇的記憶胞之複數個位元線。
  7. 一種p型通道雙閘極快閃記憶體的操作方法，包括： 以帶對帶穿隧熱電子注入編程一三維反及閘陣列中的複數個選擇的記憶胞，該些選擇的記憶胞具有p型通道；以FN電洞穿隧抹除該些記憶胞之複數個選擇的區塊；以一選擇性抹除偏壓安排抹除該些選擇的記憶胞中的一選擇的記憶胞，其中該選擇性抹除偏壓安排包括：一負抹除電壓脈波於耦合於該選擇的記憶胞的一字元線上；一負汲極端通道電壓脈波於複數個未選擇的字元線上，該負汲極端通道電壓脈波具有一絕對值係小於該負抹除電壓脈波；以及在該負抹除電壓脈波期間，用以阻擋複數個未選擇的位元線與複數個不包括該選擇的記憶胞之反及閘串之間的電流、以及阻擋一源極線與該些不包括該選擇的記憶胞之反及閘串之間的電流的複數個偏壓；以及經由局部自我升壓抑制對複數個未選擇的記憶胞的抹除。
  8. 一種P型通道雙閘極快閃記憶體的操作方法，包括：以負FN電洞穿隧抹除一三維反及閘陣列中的複數個選擇的記憶胞，該些選擇的記憶胞具有p型通道；以一選擇性抹除偏壓安排抹除該些選擇的記憶胞中的一選擇的記憶胞，其中該選擇性抹除偏壓安排包括：一負抹除電壓脈波於耦合於該選擇的記憶胞的一字元 線上；一負汲極端通道電壓脈波於複數個未選擇的字元線上，該負汲極端通道電壓脈波具有一絕對值係小於該負抹除電壓脈波；以及在該負抹除電壓脈波期間，用以阻擋複數個未選擇的位元線與複數個不包括該選擇的記憶胞之反及閘串之間的電流、以及阻擋一源極線與該些不包括該選擇的記憶胞之反及閘串之間的電流的複數個偏壓；以及經由局部自我升壓抑制對複數個未選擇的記憶胞的抹除。
  9. 一種三維p型通道快閃記憶體的操作方法，包括：在一三維反及閘陣列的一反及閘串中誘發熱電子注入於一選擇的記憶胞中，該選擇的記憶胞具有p型通道，該誘發包括：施加一編程偏壓安排以編程該選擇的記憶胞，該編程偏壓安排包括：一正編程電壓脈波於耦合於該選擇的記憶胞的一字元線上，該正編程電壓脈波阻擋該選擇的記憶胞的一第一側上的一第一半導體主體區域與該選擇的記憶胞的一第二側上的一第二半導體主體區域之間的載子流；一負汲極端通道電壓脈波於複數個字元線中位於該選擇的記憶胞的該第一側上的部分該些字元線上；一負源極端通道電壓脈波於位於該選擇的記憶胞 的該第二側上的部分該些字元線上；以及複數個偏壓，以在該負汲極端通道電壓脈波期間阻擋一選擇的位元線與該選擇的記憶胞的該第一側的該第一半導體主體區域之間的電流，藉此導致該第一半導體主體區域電容性升壓至一負升電壓位，且允許一源極線與該選擇的記憶胞的該第二側上的該第二半導體主體區域之間的電流，使得該選擇的記憶胞的該第二側上的該第二半導體主體區域耦合於該源極線；以FN電洞穿隧抹除該選擇的記憶胞；以一選擇性抹除偏壓安排抹除該選擇的記憶胞，其中該選擇性抹除偏壓安排包括：一負抹除電壓脈波於耦合於該選擇的記憶胞的該字元線上；一負汲極端通道電壓脈波於複數個未選擇的字元線上，該負汲極端通道電壓脈波具有一絕對值係小於該負抹除電壓脈波；以及在該負抹除電壓脈波期間，用以阻擋複數個未選擇的位元線與複數個不包括該選擇的記憶胞之反及閘串之間的電流、以及阻擋該源極線與該些不包括該選擇的記憶胞之反及閘串之間的電流的複數個偏壓；以及經由局部自我升壓抑制對複數個未選擇的記憶胞的抹除。
  10. 如申請專利範圍第9項所述之方法，其中該三維反及閘 陣列中的該反及閘串包括一第一切換器以及一第二切換器，該第一切換器位於該反及閘串的一第一端和一位元線或一參考線之間，該第二切換器位於該反及閘串的一第二端和該位元線或該參考線之間；其中，用以阻擋該選擇的位元線與該選擇的記憶胞的該第一側上的該第一半導體主體區域之間的電流的該些偏壓，包括用以關閉該反及閘串中的該第一切換器的複數個電壓，且該反及閘串包括該選擇的記憶胞；以及用以允許該源極線與該選擇的記憶胞的該第二側上的該第二半導體主體區域之間的電流的該些偏壓，包括用以開啟該第二切換器以及用以施加一參考電壓至該源極線的複數個電壓。
  11. 如申請專利範圍第9項所述之方法，其中該編程偏壓安排更包括：在該負汲極端通道電壓脈波期間，用以防止電容性升壓發生於複數個未選擇的反及閘串中的複數個偏壓。
  12. 一種三維p型通道快閃記憶體，包括：一三維反及閘陣列，包括複數個反及閘串，該些反及閘串之至少其中之一包括複數個具有p型通道的記憶胞，該些記憶胞串連配置於一n型半導體主體區域中；複數個字元線，耦合於該些記憶胞中的複數個對應的記憶 胞；以及一控制電路，耦合於該些字元線，用以編程該些記憶胞中的一選擇的記憶胞，該選擇的記憶胞經由一編程偏壓安排對應於一選擇的字元線，該編程偏壓安排誘發帶對帶穿隧熱電子注入，其中該控制電路係以FN電洞穿隧抹除該些記憶胞之複數個選擇的區塊；係以一選擇性抹除偏壓安排抹除該些記憶胞中的該選擇的記憶胞，該選擇性抹除偏壓安排包括：一負抹除電壓脈波於耦合於該選擇的記憶胞的該字元線上；一負汲極端通道電壓脈波於該些字元線中的複數個未選擇的字元線上，該負汲極端通道電壓脈波具有一絕對值係小於該負抹除電壓脈波；以及在該負抹除電壓脈波期間，用以阻擋複數個未選擇的位元線與複數個不包括該選擇的記憶胞之反及閘串之間的電流、以及阻擋該源極線與該些不包括該選擇的記憶胞之反及閘串之間的電流的複數個偏壓；以及係經由局部自我升壓抑制對複數個未選擇的記憶胞的抹除。
  13. 如申請專利範圍第12項所述之記憶體，其中該編程偏壓安排包括： 一正編程電壓脈波於耦合於該選擇的記憶胞的該字元線上，該正編程電壓脈波阻擋該選擇的記憶胞的一第一側上的一第一半導體主體區域與該選擇的記憶胞的一第二側上的一第二半導體主體區域之間的載子流；一負汲極端通道電壓脈波於該選擇的記憶胞的該第一側上的部分該些字元線上；一負源極端通道電壓脈波於該選擇的記憶胞的該第二側上的部分該些字元線上；以及複數個偏壓，以在該負汲極端通道電壓脈波期間阻擋一選擇的位元線與該選擇的記憶胞的該第一側的該第一半導體主體區域之間的電流，藉此導致該第一半導體主體區域電容性升壓至一負升電壓位，且允許該源極線與該選擇的記憶胞的該第二側上的該第二半導體主體區域之間的電流，使得該選擇的記憶胞的該第二側上的該第二半導體主體區域耦合於該源極線。
  14. 如申請專利範圍第12項所述之記憶體，其中該選擇性抹除偏壓安排更包括：在該負抹除電壓脈波期間，用以允許一選擇的位元線與該反及閘串之間的電流、以及允許該源極線與該反及閘串之間的電流的複數個偏壓，該反及閘串包括該選擇的記憶胞。
  15. 如申請專利範圍第12項所述之記憶體，其中該控制電路 以一區塊抹除偏壓安排執行一區塊抹除以誘發負FN電洞穿隧。
  16. 如申請專利範圍第12項所述之記憶體，其中該些記憶胞包括複數個雙閘極薄膜快閃記憶胞。
  17. 一種三維p型通道快閃記憶體，包括：一三維反及閘陣列，包括複數個反及閘串，該些反及閘串之至少其中之一包括複數個具有p型通道的記憶胞，該些記憶胞串連配置於一n型半導體主體區域中；複數個字元線，耦合於該些記憶胞中的複數個對應的記憶胞；以及一控制電路，耦合於該些字元線，係以FN電洞穿隧抹除該些記憶胞之複數個選擇的區塊；係經由一選擇性抹除偏壓安排以降低該些記憶胞中的一選擇的記憶胞的一臨界電壓，以選擇性地抹除該選擇的記憶胞，其中該選擇性抹除偏壓安排包括：一負抹除電壓脈波於耦合於該選擇的記憶胞的該字元線上；一負汲極端通道電壓脈波於該些字元線中的複數個未選擇的字元線上，該負汲極端通道電壓脈波具有一絕對值係小於該負抹除電壓脈波；以及在該負抹除電壓脈波期間，用以阻擋複數個未選擇 的位元線與複數個不包括該選擇的記憶胞之反及閘串之間的電流、以及阻擋一源極線與該些不包括該選擇的記憶胞之反及閘串之間的電流的複數個偏壓；以及係經由局部自我升壓抑制對複數個未選擇的記憶胞的抹除。
  18. 如申請專利範圍第17項所述之記憶體，其中該選擇性抹除偏壓安排更包括：在該負抹除電壓脈波期間，用以允許一選擇的位元線與該反及閘串之間的電流、以及允許該源極線與該反及閘串之間的電流的複數個偏壓，且該反及閘串包括該選擇的記憶胞。
  19. 如申請專利範圍第17項所述之記憶體，其中該選擇性抹除偏壓安排誘發負FN電洞穿隧於該選擇的記憶胞中。
  20. 如申請專利範圍第17項所述之記憶體，其中該控制電路係經由一編程偏壓安排以提高該些記憶胞中的該選擇的記憶胞的該臨界電壓，以選擇性地編程該選擇的記憶胞。
  21. 如申請專利範圍第20項所述之記憶體，其中該編程偏壓安排誘發帶對帶穿隧熱電子注入。
  22. 一種三維p型通道快閃記憶體，包括：一三維反及閘串，包括複數個p型通道雙閘極快閃記憶胞，位於一n型半導體主體區域中；複數個字元線，耦合於該些記憶胞中的複數個對應的記憶胞；以及一控制電路，係以FN電洞穿隧抹除該些記憶胞之複數個選擇的區塊；係經由一選擇性抹除偏壓安排以選擇性地抹除該些記憶胞中的一選擇的記憶胞，以及經由一編程偏壓安排以選擇性地編程該些記憶胞中的該選擇的記憶胞，其中該選擇性抹除偏壓安排包括：一負抹除電壓脈波於耦合於該選擇的記憶胞的該字元線上；一負汲極端通道電壓脈波於該些字元線中的複數個未選擇的字元線上，該負汲極端通道電壓脈波具有一絕對值係小於該負抹除電壓脈波；以及在該負抹除電壓脈波期間，用以阻擋複數個未選擇的位元線與複數個不包括該選擇的記憶胞之反及閘串之間的電流、以及阻擋一源極線與該些不包括該選擇的記憶胞之反及閘串之間的電流的複數個偏壓；以及係經由局部自我升壓抑制對複數個未選擇的記憶胞的抹除。
TW102134959A 2013-01-09 2013-09-27 P型通道三維記憶陣列 TWI549130B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201361750380P 2013-01-09 2013-01-09
US201361833402P 2013-06-10 2013-06-10

Publications (2)

Publication Number Publication Date
TW201428745A TW201428745A (zh) 2014-07-16
TWI549130B true TWI549130B (zh) 2016-09-11

Family

ID=51040736

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102134959A TWI549130B (zh) 2013-01-09 2013-09-27 P型通道三維記憶陣列

Country Status (5)

Country Link
US (1) US9224474B2 (zh)
JP (1) JP6303224B2 (zh)
KR (1) KR102107090B1 (zh)
CN (1) CN103915117B (zh)
TW (1) TWI549130B (zh)

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI497496B (zh) * 2011-01-19 2015-08-21 Macronix Int Co Ltd 三維記憶體陣列架構
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
JP2013058276A (ja) * 2011-09-07 2013-03-28 Toshiba Corp 半導体記憶装置
KR101868047B1 (ko) * 2011-11-09 2018-06-19 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101868393B1 (ko) * 2012-03-14 2018-06-21 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
US9472291B2 (en) * 2013-05-16 2016-10-18 SK Hynix Inc. Semiconductor memory device and method of operating the same
US20150048434A1 (en) * 2013-08-16 2015-02-19 Conversant Intellectual Property Management Inc Structure and Method of Manufacturing a Stacked Memory Array for Junction-Free Cell Transistors
US9202578B2 (en) * 2013-10-02 2015-12-01 Conversant Intellectual Property Management Inc. Vertical gate stacked NAND and row decoder for erase operation
KR102210520B1 (ko) * 2013-12-19 2021-02-02 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
JP2015172989A (ja) * 2014-03-12 2015-10-01 株式会社東芝 半導体不揮発性メモリ装置
US9559113B2 (en) * 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
TWI550617B (zh) * 2014-07-10 2016-09-21 旺宏電子股份有限公司 三維記憶體裝置及其資料抹除方法
CN105321568B (zh) * 2014-07-18 2019-04-02 旺宏电子股份有限公司 三维存储器装置及其数据擦除方法
KR102243497B1 (ko) * 2014-07-22 2021-04-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
US9620217B2 (en) * 2014-08-12 2017-04-11 Macronix International Co., Ltd. Sub-block erase
JP6199835B2 (ja) * 2014-08-28 2017-09-20 東芝メモリ株式会社 半導体記憶装置及びデータ消去方法
US9412749B1 (en) * 2014-09-19 2016-08-09 Sandisk Technologies Llc Three dimensional memory device having well contact pillar and method of making thereof
KR20160052278A (ko) * 2014-11-04 2016-05-12 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20160059745A (ko) * 2014-11-19 2016-05-27 에스케이하이닉스 주식회사 반도체 장치
KR20160062498A (ko) 2014-11-25 2016-06-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102333743B1 (ko) 2015-01-21 2021-12-01 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
US9424936B1 (en) 2015-03-23 2016-08-23 Intel Corporation Current leakage reduction in 3D NAND memory
US9607702B2 (en) 2015-03-25 2017-03-28 Macronix International Co., Ltd. Sub-block page erase in 3D p-channel flash memory
KR20160133688A (ko) 2015-05-13 2016-11-23 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
CN106449642B (zh) * 2015-08-05 2019-06-14 旺宏电子股份有限公司 三维与非门存储器元件及其操作方法
US9502129B1 (en) 2015-09-10 2016-11-22 Kabushiki Kaisha Toshiba Memory system and method of controlling nonvolatile memory
US10418369B2 (en) * 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
KR20170056072A (ko) 2015-11-12 2017-05-23 삼성전자주식회사 멀티 플레인을 포함하는 불 휘발성 메모리 장치
KR102530757B1 (ko) 2016-01-18 2023-05-11 삼성전자주식회사 메모리 장치
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
US9728266B1 (en) * 2016-07-08 2017-08-08 Micron Technology, Inc. Memory device including multiple select gates and different bias conditions
KR102620562B1 (ko) 2016-08-04 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
US10074430B2 (en) * 2016-08-08 2018-09-11 Micron Technology, Inc. Multi-deck memory device with access line and data line segregation between decks and method of operation thereof
TWI584416B (zh) * 2016-10-06 2017-05-21 旺宏電子股份有限公司 記憶體元件及其應用
US9941293B1 (en) 2016-10-12 2018-04-10 Sandisk Technologies Llc Select transistors with tight threshold voltage in 3D memory
US10381085B2 (en) * 2016-10-27 2019-08-13 Micron Technogy, Inc. Erasing memory cells
TWI609376B (zh) * 2016-11-16 2017-12-21 旺宏電子股份有限公司 記憶體陣列的操作方法
US9853038B1 (en) 2017-01-20 2017-12-26 Sandisk Technologies Llc Three-dimensional memory device having integrated support and contact structures and method of making thereof
TWI745602B (zh) * 2017-06-29 2021-11-11 韓商愛思開海力士有限公司 執行編程操作的非揮發性記憶體裝置及其操作方法
US10453533B2 (en) * 2017-11-17 2019-10-22 Micron Technology, Inc. Memory devices with distributed block select for a vertical string driver tile architecture
US10971507B2 (en) 2018-02-15 2021-04-06 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10892267B2 (en) 2018-02-15 2021-01-12 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures and method of making the same
US10727248B2 (en) 2018-02-15 2020-07-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10903230B2 (en) 2018-02-15 2021-01-26 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures and method of making the same
US10510413B1 (en) * 2018-08-07 2019-12-17 Sandisk Technologies Llc Multi-pass programming with modified pass voltages to tighten threshold voltage distributions
JP2020092141A (ja) 2018-12-04 2020-06-11 キオクシア株式会社 半導体記憶装置
JP2020145296A (ja) 2019-03-06 2020-09-10 キオクシア株式会社 半導体記憶装置
KR20200108713A (ko) * 2019-03-11 2020-09-21 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US10741247B1 (en) * 2019-06-21 2020-08-11 Macronix International Co., Ltd. 3D memory array device and method for multiply-accumulate
KR102210331B1 (ko) * 2019-06-26 2021-02-01 삼성전자주식회사 비대칭 구조를 갖는 수평 전하 저장층 기반의 3차원 플래시 메모리 및 그 동작 방법
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
JP2021064731A (ja) * 2019-10-16 2021-04-22 キオクシア株式会社 半導体記憶装置
CN111061926B (zh) * 2019-12-19 2022-07-08 浙江大学 一种在与非型存储器阵列中实现数据搜索的方法
KR102254032B1 (ko) * 2019-12-26 2021-05-20 한양대학교 산학협력단 정공 주입 소거 방식을 지원하는 3차원 플래시 메모리 및 그 제조 방법
CN111276176A (zh) * 2020-02-11 2020-06-12 上海威固信息技术股份有限公司 一种三维堆叠闪存单元阈值电压分布模型构建方法
KR20210111051A (ko) * 2020-03-02 2021-09-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
CN111527544B (zh) * 2020-03-23 2021-04-16 长江存储科技有限责任公司 3d nand闪存的操作方法和3d nand闪存
US11074975B1 (en) * 2020-04-07 2021-07-27 Macronix International Co., Ltd. Non-volatile register and implementation of non-volatile register
KR102602494B1 (ko) * 2020-05-28 2023-11-14 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3차원 메모리 디바이스 및 방법
KR20220008991A (ko) * 2020-07-14 2022-01-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
JP2022052505A (ja) 2020-09-23 2022-04-04 キオクシア株式会社 メモリデバイス
US11631461B2 (en) 2021-09-16 2023-04-18 Macronix International Co., Ltd. Three dimension memory device
TWI800924B (zh) * 2021-09-16 2023-05-01 旺宏電子股份有限公司 三維記憶體裝置
US11894081B2 (en) * 2022-03-02 2024-02-06 Sandisk Technologies Llc EP cycling dependent asymmetric/symmetric VPASS conversion in non-volatile memory structures

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020028541A1 (en) * 2000-08-14 2002-03-07 Lee Thomas H. Dense arrays and charge storage devices, and methods for making same
US20050127428A1 (en) * 2003-12-10 2005-06-16 Nima Mokhlesi Pillar cell flash memory technology
US20060281260A1 (en) * 2005-06-10 2006-12-14 Hang-Ting Lue Methods of operating p-channel non-volatile memory devices
TW201039409A (en) * 2009-04-27 2010-11-01 Macronix Int Co Ltd Integrated circuit 3D memory array and manufacturing method
US8351259B2 (en) * 2007-01-31 2013-01-08 Sandisk 3D Llc Methods and apparatus for using a configuration array similar to an associated data array

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4881114A (en) 1986-05-16 1989-11-14 Actel Corporation Selectively formable vertical diode circuit element
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5912489A (en) 1996-06-18 1999-06-15 Advanced Micro Devices, Inc. Dual source side polysilicon select gate structure utilizing single tunnel oxide for NAND array flash memory
US5909392A (en) * 1997-10-09 1999-06-01 Programmable Microelectronics Corporation PMOS memory array having OR gate architecture
US5993667A (en) 1997-10-20 1999-11-30 Texaco Inc. Process for removing selenium from refinery process water and waste water streams
US5991193A (en) 1997-12-02 1999-11-23 International Business Machines Corporation Voltage biasing for magnetic ram with magnetic tunnel memory cells
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6480419B2 (en) 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
US6861715B2 (en) 2002-04-08 2005-03-01 Guobiao Zhang Electrically programmable three-dimensional memory
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6862223B1 (en) 2002-07-05 2005-03-01 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US7005350B2 (en) 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
WO2004090984A1 (en) 2003-04-03 2004-10-21 Kabushiki Kaisha Toshiba Phase change memory device
KR20040107967A (ko) * 2003-06-16 2004-12-23 삼성전자주식회사 Ｓｏｎｏｓ메모리 소자 및 그 정보 소거방법
DE10349750A1 (de) 2003-10-23 2005-05-25 Commissariat à l'Energie Atomique Phasenwechselspeicher, Phasenwechselspeicheranordnung, Phasenwechselspeicherzelle, 2D-Phasenwechselspeicherzellen-Array, 3D-Phasenwechselspeicherzellen-Array und Elektronikbaustein
US6906940B1 (en) 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7709334B2 (en) 2005-12-09 2010-05-04 Macronix International Co., Ltd. Stacked non-volatile memory device and methods for fabricating the same
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7473589B2 (en) 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
US7397700B2 (en) 2005-04-11 2008-07-08 Stmicroelectronics S.R.L. Non-volatile memory electronic device with NAND structure being monolithically integrated on semiconductor
US7227783B2 (en) 2005-04-28 2007-06-05 Freescale Semiconductor, Inc. Memory structure and method of programming
US8217490B2 (en) 2005-05-09 2012-07-10 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
KR100626394B1 (ko) 2005-06-27 2006-09-20 삼성전자주식회사 플래시 메모리의 신뢰성 향상을 위한 스트링 선택 라인 및그라운드 선택 라인 바이어스 회로
US7420242B2 (en) 2005-08-31 2008-09-02 Macronix International Co., Ltd. Stacked bit line dual word line nonvolatile memory
JP4476919B2 (ja) 2005-12-01 2010-06-09 株式会社東芝 不揮発性記憶装置
US7339821B2 (en) * 2005-12-14 2008-03-04 Schiltron Corporation Dual-gate nonvolatile memory and method of program inhibition
US20070253233A1 (en) 2006-03-30 2007-11-01 Torsten Mueller Semiconductor memory device and method of production
US7554854B2 (en) * 2006-03-31 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for deleting data from NAND type nonvolatile memory
US7391652B2 (en) * 2006-05-05 2008-06-24 Macronix International Co., Ltd. Method of programming and erasing a p-channel BE-SONOS NAND flash memory
JP2008034456A (ja) 2006-07-26 2008-02-14 Toshiba Corp 不揮発性半導体記憶装置
CN101257024A (zh) * 2006-09-14 2008-09-03 三星电子株式会社 具有三维排列的存储单元晶体管的与非型闪存器件
JP2008078404A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
JP5221024B2 (ja) * 2006-11-06 2013-06-26 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置
KR101169396B1 (ko) 2006-12-22 2012-07-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
JP4945248B2 (ja) 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
US7382647B1 (en) 2007-02-27 2008-06-03 International Business Machines Corporation Rectifying element for a crosspoint based memory array architecture
EP1975998A3 (en) 2007-03-26 2013-12-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a plurality of island-shaped SOI structures
US20080285350A1 (en) 2007-05-18 2008-11-20 Chih Chieh Yeh Circuit and method for a three dimensional non-volatile memory
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101383618B1 (ko) * 2008-03-31 2014-04-10 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치
JP2009295694A (ja) 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
JP4987927B2 (ja) 2009-09-24 2012-08-01 株式会社東芝 半導体記憶装置
US8437192B2 (en) 2010-05-21 2013-05-07 Macronix International Co., Ltd. 3D two bit-per-cell NAND flash memory
US8531885B2 (en) 2010-05-28 2013-09-10 Aplus Flash Technology, Inc. NAND-based 2T2b NOR flash array with a diode connection to cell's source node for size reduction using the least number of metal layers
US8531886B2 (en) 2010-06-10 2013-09-10 Macronix International Co., Ltd. Hot carrier programming in NAND flash
US8890233B2 (en) 2010-07-06 2014-11-18 Macronix International Co., Ltd. 3D memory array with improved SSL and BL contact layout
US8659944B2 (en) 2010-09-01 2014-02-25 Macronix International Co., Ltd. Memory architecture of 3D array with diode in memory string
JP5651415B2 (ja) 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8947939B2 (en) 2010-09-30 2015-02-03 Macronix International Co., Ltd. Low voltage programming in NAND flash
US8724390B2 (en) 2011-01-19 2014-05-13 Macronix International Co., Ltd. Architecture for a 3D memory array
US8811077B2 (en) 2011-01-19 2014-08-19 Macronix International Co., Ltd. Memory architecture of 3D array with improved uniformity of bit line capacitances
US8503213B2 (en) 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
US8363476B2 (en) 2011-01-19 2013-01-29 Macronix International Co., Ltd. Memory device, manufacturing method and operating method of the same
US8432746B2 (en) 2011-05-05 2013-04-30 Macronix International Co., Ltd. Memory page buffer
US20120327714A1 (en) 2011-06-23 2012-12-27 Macronix International Co., Ltd. Memory Architecture of 3D Array With Diode in Memory String
US8842479B2 (en) 2011-10-11 2014-09-23 Macronix International Co., Ltd. Low voltage programming in NAND flash with two stage source side bias
US9087595B2 (en) * 2012-04-20 2015-07-21 Aplus Flash Technology, Inc. Shielding 2-cycle half-page read and program schemes for advanced NAND flash design
US9449690B2 (en) * 2013-04-03 2016-09-20 Cypress Semiconductor Corporation Modified local segmented self-boosting of memory cell channels

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020028541A1 (en) * 2000-08-14 2002-03-07 Lee Thomas H. Dense arrays and charge storage devices, and methods for making same
US20050127428A1 (en) * 2003-12-10 2005-06-16 Nima Mokhlesi Pillar cell flash memory technology
US20060281260A1 (en) * 2005-06-10 2006-12-14 Hang-Ting Lue Methods of operating p-channel non-volatile memory devices
US8351259B2 (en) * 2007-01-31 2013-01-08 Sandisk 3D Llc Methods and apparatus for using a configuration array similar to an associated data array
TW201039409A (en) * 2009-04-27 2010-11-01 Macronix Int Co Ltd Integrated circuit 3D memory array and manufacturing method

Also Published As

Publication number Publication date
KR20140090553A (ko) 2014-07-17
CN103915117B (zh) 2017-10-03
JP2014135112A (ja) 2014-07-24
CN103915117A (zh) 2014-07-09
JP6303224B2 (ja) 2018-04-04
KR102107090B1 (ko) 2020-05-07
TW201428745A (zh) 2014-07-16
US9224474B2 (en) 2015-12-29
US20140192594A1 (en) 2014-07-10

Similar Documents

Publication Publication Date Title
TWI549130B (zh) P型通道三維記憶陣列
JP6633295B2 (ja) サブブロック消去
KR102626137B1 (ko) 3-차원 수직 nor 플래시 박막 트랜지스터 스트링들
US9214236B2 (en) Thermally assisted flash memory with diode strapping
TWI531049B (zh) 反及快閃記憶體及其熱載子生成和寫入方法
TWI391935B (zh) 用於程式化非揮發性電荷儲存記憶體單元之基板電子注入技術
KR101982383B1 (ko) 와이드 밴드 갭 트랜지스터 디코더를 갖는 3d 비-휘발성 저장소
US9721668B2 (en) 3D non-volatile memory array with sub-block erase architecture
US9001590B2 (en) Method for operating a semiconductor structure
JP5977003B2 (ja) メモリストリングにダイオードを有する３次元アレイのメモリアーキテクチャ
US8488387B2 (en) Thermally assisted dielectric charge trapping flash
US8824212B2 (en) Thermally assisted flash memory with segmented word lines
TWI611607B (zh) 三維記憶體元件
US20090080258A1 (en) Erase method in thin film nonvolatile memory
US9356105B1 (en) Ring gate transistor design for flash memory
US9466371B2 (en) Transistor and circuit using same
TW201711043A (zh) 具備子區塊抹除架構之記憶體
KR100190009B1 (ko) 불휘발성 메모리 장치 및 그 제조방법과 동작방법
TWI473098B (zh) 反及閘快閃記憶體之低電壓程式化
TWI489593B (zh) 反及閘快閃記憶體之熱載子程式化