TWI609376B

TWI609376B - 記憶體陣列的操作方法

Info

Publication number: TWI609376B
Application number: TW105137340A
Authority: TW
Inventors: 吳冠緯; 張耀文; 楊怡箴
Original assignee: 旺宏電子股份有限公司
Priority date: 2016-11-16
Filing date: 2016-11-16
Publication date: 2017-12-21
Also published as: TW201820340A

Description

記憶體陣列的操作方法

本發明是有關於一種記憶體陣列的操作方法，且特別是有關於一種能提升裝置穩定性的記憶體陣列的操作方法。

隨著積體電路中元件的關鍵尺寸逐漸縮小至製程技術所能感知的極限，設計者已經開始尋找可達到更大記憶體密度的技術，藉以達到較低的位元成本(costs per bit)。目前正被關注的技術包括位於單一晶片上具有記憶胞多層結構之三維立體反及閘記憶體(NAND memory)及其操作。然而，目前記憶體陣列仍有性質會隨資料保存時間變異的問題。

本發明係有關於一種記憶體陣列的操作方法。

根據本發明之一方面，提出一種記憶體陣列的操作方法。記憶體陣列包括一NAND串列。NAND串列包括一柱狀通道層、一柱狀記憶層及數個控制閘。控制閘間隔環繞柱狀記憶層。記憶胞係定義在柱狀通道層與控制閘的交錯處。操作方法包括一全部程式化步驟、一抹除步驟及一選擇程式化步驟。全部程式化步驟係用以對NAND串列之所有記憶胞進行程式化。抹除步驟係在程式化步驟之後，且係用以對NAND串列之所有記憶胞進行抹除。選擇程式化步驟係在抹除步驟之後，且係用以程式化NAND串列之記憶胞的一部分。

根據本發明之另一方面，提出一種記憶體陣列的操作方法。記憶體陣列包括共用一記憶層且相鄰的至少三個記憶胞。操作方法包括對相鄰的至少三個記憶胞進行一全部程式化步驟。然後，對相鄰的至少三個記憶胞進行一抹除步驟。然後，僅對相鄰的至少三個記憶胞的一部分進行一選擇程式化步驟。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

此揭露內容之實施例係提出一種記憶體陣列的操作方法，其能提升記憶裝置的穩定性。

須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各之細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。

實施例中，係在對共用一記憶層之記憶結構的所有記憶胞進行抹除步驟之前，先對全部記憶胞進行程式化步驟。如此，在抹除所有被程式化的記憶胞之後，在對該些抹除之記憶胞中被選擇的一部分進行程式化期間，可降低被選擇程式化的記憶胞與未被選擇之另一部分維持抹除狀態的記憶胞彼此臨界電壓偏移(Vt deviation)而影響電性的問題，而提升記憶裝置的電性及資料儲存穩定性。以下例舉一實施例說明本揭露之概念，但本揭露不限於此。

第1圖繪示根據一實施例之記憶體陣列中一NAND串列的部分記憶結構立體圖。NAND串列包括一通道層C、控制閘G1、G2、G3與一記憶層102位在通道層C與控制閘G1、G2、G3之間。記憶層102包括電荷捕捉膜106。電荷捕捉膜106可位在穿隧介電層104與阻擋介電層108之間。此例中，電荷捕捉膜106為氮化物(即氮化物電荷捕捉膜)，例如氮化矽，穿隧介電層104與阻擋介電層108為氧化物例如氧化矽，亦即記憶層102為氧化物-氮化物-氧化物(ONO)結構。通道層C可包括例如多晶矽材料等。

此例中，NAND串列包括具有環繞式閘極(Gate-all-around, GAA)結構的記憶結構。如第1圖所示，通道層C係為柱狀通道層。記憶層102係為柱狀記憶層，其也可視為環繞通道層C的環狀記憶層或中空柱狀記憶層。控制閘G1、G2、G3環繞記憶層102，並可用作字元線。其中記憶胞(如第2至4圖之M1、M2、M3)係定義在通道層C與控制閘G1、G2、G3的交錯處。控制閘G1、G2、G3之間可藉由對應區域R12、R23之絕緣層(未顯示)而間隔開。

實施例中，在操作NAND串列的方法中，係先對所有的記憶胞進行程式化步驟，然後再直接對所有被程式化的記憶胞進行抹除步驟。此揭露所述的「直接」是指步驟之間並沒有執行其他額外的步驟，亦即，在對所有記憶胞進行程式化的步驟與在對所有記憶胞進行抹除的步驟之間並沒有執行其他額外的步驟。程式化的方法可包括對記憶結構提供一程式化偏壓。抹除的方法可包括對記憶結構提供相反於程式化偏壓的一抹除偏壓。

第2圖繪示第1圖之記憶結構沿AA線之剖面圖。一實施例中，程式化記憶胞M1、M2、M3的方法包括提供一程式化偏壓至控制閘G1、G2、G3。程式化偏壓係為一正偏壓。一實施例中，提供至控制閘G1、G2、G3的程式化偏壓為係為正偏壓(如20V)，此時通道層C中的電子(負電荷)會被注入電荷捕捉膜106。此揭露中，對所有記憶結構/記憶胞進行程式化的步驟亦可以「全部程式化步驟」或「ALL PGM」表示。可對所有記憶結構/記憶胞同時進行程式化步驟。舉例來說，程式化方法可利用FN穿隧機制執行。

實施例中，在程式化記憶胞M1、M2、M3之後，係對被程式化的記憶胞M1、M2、M3進行抹除。抹除記憶胞M1、M2、M3的方法包括提供一抹除偏壓至控制閘G1、G2、G3。抹除偏壓係相反於程式化偏壓。一實施例中，提供至控制閘G1、G2、G3的抹除偏壓係為負偏壓(例如-20V)，此時電洞(正電荷)會被引入被電荷捕捉膜106。此揭露中，對所有記憶結構/記憶胞進行抹除的步驟亦可以「全部抹除化步驟」或「ALL ERS」表示。可對所有記憶結構/記憶胞同時進行抹除步驟。舉例來說，抹除化方法可利用FN穿隧機制執行。

在抹除記憶胞M1、M2、M3之後，可對選擇的記憶胞進行程式化步驟。一實施例中，舉例來說，係選擇程式化記憶胞M2，而位在相反側的記憶胞M1、M3係未被選擇而維持抹除狀態。程式化記憶胞M2的方法可包括提供一程式化偏壓至控制閘G2，例如係為正偏壓(例如20V)，且控制閘G2及G3係受10V偏壓，此時通道層C中的電子會被注入電荷捕捉膜106。此揭露中，僅對所有被抹除之記憶結構/記憶胞(如M1、M2、M3)中的一部分(如記憶胞M2)進行程式化的步驟亦可以「選擇程式化步驟」或「SPGM」表示。舉例來說，程式化方法可利用FN穿隧機制執行。

請參照第3圖，實施例中，全部程式化步驟(ALL PGM)不只在記憶層102對應控制閘G1、G2、G3/記憶胞M1、M2、M3的部分注入電子(圖式中以符號e表示)，邊緣電場亦使得電子引入在控制閘G1、G2、G3/記憶胞M1、M2、M3之間的區域R12、R23。因此，當被選擇的記憶胞M2透過選擇程式化步驟(SPGM)被程式化之後，被抹除之記憶胞M1、M3中的電洞(圖式中以符號h表示)會橫向移動而優先與區域R12、R23中的電子結合，而不會影響被程式化之記憶胞M2中的電子，因此被程式化之記憶胞M2中的儲存電荷並不受鄰近被抹除之記憶胞M1、M3的影響，而具有較穩定的性質。

請參照第4圖，比較例中，全部抹除化步驟(ALL ERS)之前並未執行全部程式化步驟(ALL PGM)，因此當被選擇的記憶胞M2透過選擇程式化步驟(SPGM)被程式化之後，區域R12、R23中並未有足以與抹除之記憶胞M1、M3中的電洞結合而避免電洞移動至被程式化之記憶胞M2中的電子量，因此電洞會移動至與被程式化之記憶胞M2中的電子結合，而影響被程式化之記憶胞M2中儲存電荷的狀態，這也會影響記憶胞M2的臨界電壓等電性。

第5圖為實施例(embodiment)與比較例(comparative example)之資料保存時間(retention time)與臨界電壓之間的關係曲線。從第5圖的結果可知，使用根據實施例的操作方法可提升裝置的穩定性。

以上雖以三個記憶胞的垂直式NAND串列說明，然根據本揭露之操作概念亦可延伸應用至各種裝置情況。

舉例來說，全部抹除步驟(ALL ERS)、全部程式化步驟(ALL PGM)與選擇程式化步驟(SPGM)可根據實際需求在適當的時機點進行。

舉例來說，第6圖繪示根據一實施例之記憶結構的操作方法，其中係依序執行(第一)全部程式化步驟(ALL PGM) S11、(第一)全部抹除步驟(ALL ERS) S21、(第一)選擇程式化步驟(SPGM) S31、(第二)全部程式化步驟(ALL PGM) S12、(第二)全部抹除步驟(ALL ERS) S22、(第二)選擇程式化步驟(SPGM) S32、(第三)全部程式化步驟(ALL PGM) S13、(第三)全部抹除步驟(ALL ERS) S23、(第三)選擇程式化步驟(SPGM) S33。

其他實施例中，在執行一次全部程式化步驟(ALL PGM)之後，係執行至少兩次全部抹除步驟(ALL ERS)，其中該至少兩次全部抹除步驟(ALL ERS)之間並未執行全部程式化步驟(ALL PGM)。

舉例來說，第7圖繪示根據一實施例之記憶體裝置的操作方法，其中係依序進行(第一)全部程式化步驟(ALL PGM) S11、(第一)全部抹除步驟(ALL ERS) S21、(第一)選擇程式化步驟(SPGM) S31、(第二)全部抹除步驟(ALL ERS) S22、(第二)選擇程式化步驟(SPGM) S32、(第三)全部抹除步驟(ALL ERS) S23、(第三)選擇程式化步驟(SPGM) S33、(第二)全部程式化步驟(ALL PGM) S12、(第四)全部抹除步驟(ALL ERS) S24、(第四)選擇程式化步驟(SPGM) S34。

共用記憶層的NAND串列可包括任意數目的記憶胞。舉例來說，NAND串列可具有比第1圖所示的三個控制閘G1、G2、G3更多數目之相隔開的控制閘以造成更多之NAND串列記憶胞數目。選擇程式化步驟(SPGM)中可對位在最外側之兩個記憶胞之間的至少一個中間記憶胞進行選擇程式化步驟。舉例來說，在NAND串列中鄰近的四個記憶胞中，可對中間兩個記憶胞其中至少一個進行程式化步驟，期間其他未被選擇的記憶胞係維持在抹除狀態。在NAND串列中鄰近的五個記憶胞中，可對中間三個記憶胞其中至少一個進行程式化步驟，期間其他未被選擇的記憶胞係維持在抹除狀態。可以此類推其他實施樣態。

NAND串列並不限於垂直式通道的記憶結構。根據實施例之操作方法亦可應用至垂直式閘極的記憶結構，或其它具有共用記憶層的NAND串列結構。NAND串列之通道層的相反兩端係分別電性連接至源極與汲極，也可電性連接串列選擇閘(SSL)。

NAND串列所共用的記憶層可包括任意的電荷捕捉結構，例如一氧化物-氮化物-氧化物(ONO)結構或一氧化物-氮化物-氧化物-氮化物-氧化物(BE-SONOS)結構等。舉例來說，電荷捕捉膜可使用氮化物例如氮化矽，或是其他類似的高介電常數物質包括金屬氧化物，例如三氧化二鋁(Al ₂O ₃)、氧化鋯(HfO ₂)等。

記憶體陣列包括由共用之控制閘(字元線)所控制的數個NAND串列。數個交錯配置的控制閘與通道層之間定義出記憶胞陣列。操作方法中，係對陣列排列的記憶胞進行全部抹除步驟(ALL ERS)、全部程式化步驟(ALL PGM)與選擇程式化步驟(SPGM)。

根據以上，實施例之操作方法能有效提升記憶體陣列的電性、資料儲存的穩定性。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

C‧‧‧通道層
G1、G2、G3‧‧‧控制閘
102‧‧‧記憶層
106‧‧‧電荷捕捉膜
104‧‧‧穿隧介電層
108‧‧‧阻擋介電層
R12、R23‧‧‧區域
S11、S12、S13‧‧‧全部程式化步驟
S21、S22、S23、S24‧‧‧全部抹除步驟
S31、S32、S33、S34‧‧‧選擇程式化步驟
e‧‧‧電子
h‧‧‧電洞
M1、M2、M3‧‧‧記憶胞

第1圖繪示根據一實施例之記憶體陣列中一NAND串列的部分記憶結構立體圖。第2圖繪示第1圖之記憶結構沿AA線之剖面圖。第3圖繪示應用根據一實施例之操作方法之記憶結構的情況。第4圖繪示應用比較例之操作方法之記憶結構的情況。第5圖為實施例與比較例之資料保存時間與臨界電壓之間的關係曲線。第6圖繪示應用根據一實施例之操作方法。第7圖繪示應用根據一實施例之操作方法。

C‧‧‧通道層

G1、G2、G3‧‧‧控制閘

102‧‧‧記憶層

106‧‧‧電荷捕捉膜

104‧‧‧穿隧介電層

108‧‧‧阻擋介電層

R12、R23‧‧‧區域

‧‧‧電子

‧‧‧電洞

M1、M2、M3‧‧‧記憶胞

Claims

一種記憶體陣列的操作方法，包括：一全部程式化步驟，用以程式化一NAND串列之所有複數個記憶胞，其中該NAND串列包括：一柱狀通道層；一柱狀記憶層；及數個控制閘，間隔環繞該柱狀記憶層，該些記憶胞係定義在該柱狀通道層與該些控制閘的交錯處；一抹除步驟，用以抹除該NAND串列之所有該些記憶胞，且係在該全部程式化步驟之後執行；及一選擇程式化步驟，用以程式化該NAND串列之該些記憶胞的一部分，且係在該抹除步驟之後執行。
如申請專利範圍第1項所述之記憶體陣列的操作方法，其中該抹除步驟係在該全部程式化步驟之後直接進行。
如申請專利範圍第1項所述之記憶體陣列的操作方法，包括至少兩次該抹除步驟，其中係在執行一次該全部程式化步驟之後執行該至少兩次該抹除步驟。
如申請專利範圍第1項所述之記憶體陣列的操作方法，更包括另一抹除步驟，用以抹除該NAND串列之所有該些記憶胞，其中該選擇程式化步驟係在該抹除步驟與該另一抹除步驟之間。
如申請專利範圍第1項所述之記憶體陣列的操作方法，其中該記憶體陣列包括數個該NAND串列，該記憶體陣列的操作方法包括對該些NAND串列之所有該些記憶胞同時進行該全部程式化步驟，並然後同時進行該抹除步驟。
如申請專利範圍第1項所述之記憶體陣列的操作方法，其中該全部程式化步驟及/或該選擇程式化步驟包括提供一程式化偏壓至該些控制閘，該抹除步驟包括提供一抹除偏壓至該些控制閘，該程式化偏壓係為一正偏壓，該抹除偏壓係為一負偏壓。
如申請專利範圍第1項所述之記憶體陣列的操作方法，更包括另一全部程式化步驟，用以程式化該NAND串列之所有該些記憶胞，且係在該選擇程式化步驟之後執行。
如申請專利範圍第1項所述之記憶體陣列的操作方法，其中該柱狀記憶層包括一電荷捕捉膜，該全部程式化步驟及/或該選擇程式化步驟係將電子注入該電荷捕捉膜，該抹除步驟係將電洞注入該電荷捕捉膜。
如申請專利範圍第1項所述之記憶體陣列的操作方法，其中該柱狀記憶層係一氧化物-氮化物-氧化物(ONO)結構或一氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)結構，由該NAND串列之所有該些個記憶胞共用。
一種記憶體陣列的操作方法，包括：對相鄰的至少三個記憶胞進行一全部程式化步驟，其中相鄰的該至少三個記憶胞係共用一記憶層；在該全部程式化步驟之後，對相鄰的該至少三個記憶胞進行一抹除步驟；以及在該抹除步驟之後，僅對相鄰的該至少三個記憶胞的一部分進行一選擇程式化步驟。