TWI570727B - 記憶體裝置及其製造方法 - Google Patents

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TWI570727B TW104119342A TW104119342A TWI570727B TW I570727 B TWI570727 B TW I570727B TW 104119342 A TW104119342 A TW 104119342A TW 104119342 A TW104119342 A TW 104119342A TW I570727 B TWI570727 B TW I570727B
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Description

記憶體裝置及其製造方法
本發明是有關於高密度記憶體裝置，且特別是有關於記憶體裝置，其中多個平面之記憶胞係被配置以提供一種三維3D陣列。
第1圖係為一種具有數個以固定間距之垂直閘極之3D垂直閘極記憶體陣列之一部分的佈局視圖。以後續圖式的觀點而言，可更進一步理解此佈局視圖。字元線2、4及6延伸橫越過3D垂直閘極記憶體陣列之上表面。字元線2、4及6係電性耦接至延伸進入頁面之垂直閘極柱(例如垂直閘極柱8、10、12、14及16)。耦接至相同的字元線的垂直閘極柱，係藉由介質柱(dielectric column)(例如介質柱18、20、22、24及26)而與電性耦接至一鄰近字元線之垂直閘極柱能電性隔離。
導電條28、30、32及34係為在導電與介電條之間交替的一疊條中的頂端條。流經導電條28、30、32及34之電流係由延伸導電條之長度之各個箭號所顯示。在延伸進入頁面之方向中，每個堆疊之條在導電與介電條之間交替。
垂直閘極柱施加偏壓以控制導電條(例如導電條28、30、32及34)中之電流流動。垂直閘極柱亦控制其他導電條中之電流流動，在圖中看不見但更深地被安置在此些堆疊之條中(更深地往延伸進入頁面之方向)。
電荷儲存結構(例如電荷儲存結構36、38、40、42、44、46、48及50)係被安置與此些堆疊之條之兩側相鄰。電荷儲存結構之一例子係為氧化矽-氮化矽-氧化矽。儲存於電荷儲存結構之接近部分之電荷，係藉由鄰近的垂直閘極柱改變待被施加之偏壓，以便導致在導電條之接近部分中的電流流動。
每個記憶體裝置係為一雙閘控裝置(double gated device)。閘極係位在用於作為一通道之導電條之每一側。一電荷儲存結構亦位在用於作為一通道之導電條之每一側，位在中間的導電條與導電條之每一側之每個閘極之間。
電性耦接至一第一字元線之垂直閘極柱，係與電性耦接至一與第一字元線相鄰的第二字元線之垂直閘極柱對準。類似地，在一特定字元線之一第一側之介質柱，係與在特定字元線之一第二側上之介質柱對準；第一側與第二側係位在特定字元線之反側。字元線只被安置在垂直閘極柱上面，而未被安置在介質柱上面。在電性耦接至對準列之垂直閘極柱之字元線之間所產生的大間隙，係表示一對於記憶體密度之設計限制。
吾人將期望增加三維積體電路記憶體之記憶體密度。
本技術之一個實施樣態係為一記憶體裝置，包括複數個堆疊之導電條、位在複數個堆疊之導電條上面並正交於複數個堆疊之導電條之複數條字元線、在複數個堆疊之導電條之間的複數個垂直閘極柱以及控制電路。
複數條字元線係電性耦接至複數個垂直閘極柱，此些垂直閘極柱用於作為控制複數個堆疊之導電條中之電流流動之數個閘極。複數條字元線包括彼此相鄰之一第一字元線及一第二字元線。
複數個垂直閘極柱包括一電性耦接至第一字元線之第一組垂直閘極柱，以及一電性耦接至第二字元線之第二組垂直閘極柱。第一組垂直閘極柱係相對於第二組垂直閘極柱交錯。這種交錯導致一蜂巢圖案。
控制電路控制複數條字元線作為數個閘極，以控制複數個堆疊之導電條中之電流流動，並控制數個非揮發性記憶體操作。
在本技術之一個實施例中，第一組垂直閘極柱係相對於第二組垂直閘極柱交錯，以使第一組垂直閘極柱沿著第一字元線隔開了一第一組閘極柱間隙，使第二組垂直閘極柱沿著第二字元線隔開了一第二組閘極柱間隙，使第一組垂直閘極柱與第二組閘極柱間隙相鄰，並使第二組垂直閘極柱與第一組閘極柱間隙相鄰。
在本技術之一個實施例中，複數個垂直閘極柱具有數個彎曲的外部表面。
本技術之一個實施例更包括複數個彎曲的電荷儲存結構層，圍繞複數個垂直閘極柱。在本技術之一個實施例中，複數個堆疊之鄰近堆疊係隔開了一具有一長度之容積，且此容積沿著在下述兩者之間的長度交替：(i)介電材料填充：以及(ii)由複數個彎曲的電荷儲存結構層之其中一個所包圍之複數個垂直閘極柱之其中一個。
本技術之一個實施例更包括複數個平坦電荷儲存結構層，位在複數個垂直閘極柱之反側。在本技術之一個實施例中，複數個堆疊之鄰近堆疊係隔開了一具有一長度之容積，且此容積沿著在下述兩者之間的長度交替：(i)介電材料填充；以及(ii)具有複數個垂直閘極柱之反側之數個平坦電荷儲存結構層之複數個垂直閘極柱之其中一個。
在本技術之一個實施例中，控制電路藉由將一讀取偏壓施加至複數條字元線之一選擇的其中一個，並將一截止偏壓(off bias)施加至與複數條字元線之選擇的其中一個相鄰的複數條字元線之另一條字元線，來執行一讀取操作。在本技術之一個實施例中，控制電路藉由將一讀取偏壓施加至該複數條字元線之一選擇的其中一個，並將一截止偏壓施加至與複數條字元線之選擇的其中一個之反側之複數條字元線之選擇的其中一個相鄰的複數條字元線之兩條字元線，來執行一讀取操作。
本技術之另一實施樣態係為一種方法，包括：形成隔開了複數個間隙之複數個堆疊之導電條；形成位在該複數個堆疊之導電條上面並正交於該複數個堆疊之導電條之複數條字元線，複數條字元線電性耦接至複數個垂直閘極柱，用於作為控制複數個堆疊之導電條中之電流流動之數個閘極，複數條字元線包括彼此相鄰之一第一字元線及一第二字元線；形成在複數個堆疊之導電條之間的複數個垂直閘極柱，複數個垂直閘極柱包括一電性耦接至第一字元線之第一組垂直閘極柱，以及一電性耦接至第二字元線之第二組垂直閘極柱，第一組垂直閘極柱相對於第二組垂直閘極柱交錯；以及形成控制電路，控制複數條字元線作為數個閘極，以控制該複數個堆疊之導電條中之電流流動，並控制數個非揮發性記憶體操作。
本技術之一個實施例更包括：形成在複數個間隙中之數個電荷儲存結構層與閘極材料；蝕刻閘極材料以留下隔開了複數個電洞之複數個垂直閘極柱；以及在複數個電洞中形成介電材料。
本技術之一個實施例更包括：在複數個間隙中形成介電材料；蝕刻介電材料及數個複數個堆疊之導電條以形成被置於在此些堆疊之導電條之間的介電材料中心的數個孔穴；及 在孔穴中形成複數個垂直閘極柱。
在本技術之一個實施例中，第一組垂直閘極柱係相對於第二組垂直閘極柱交錯，以使第一組垂直閘極柱沿著第一字元線隔開了一第一組閘極柱間隙，使第二組垂直閘極柱沿著第二字元線隔開了一第二組閘極柱間隙，使第一組垂直閘極柱與第二組閘極柱間隙相鄰，並使第二組垂直閘極柱與第一組閘極柱間隙相鄰。
在本技術之一個實施例中，複數個垂直閘極柱具有數個彎曲的外部表面。
本技術之一個實施例更包括圍繞複數個垂直閘極柱之複數個彎曲的電荷儲存結構層。在本技術之一個實施例中，複數個堆疊之鄰近堆疊係隔開了一具有一長度之容積，且此容積沿著在下述兩者之間的長度交替：(i)介電材料填充；以及(ii)由複數個彎曲的電荷儲存結構層之其中一個所包圍之複數個垂直閘極柱之其中一個。
本技術之一個實施例更包括複數個平坦電荷儲存結構層，位在複數個垂直閘極柱之反側。在本技術之一個實施例中，複數個堆疊之鄰近堆疊係隔開了一具有一長度之容積，且此容積沿著在下述兩者之間的長度交替：(i)介電材料填充；以及(ii)具有複數個垂直閘極柱之反側之數個平坦電荷儲存結構層之複數個垂直閘極柱之其中一個。
在本技術之一個實施例中，控制電路藉由將一讀 取偏壓施加至該複數條字元線之一選擇的其中一個，並將一截止偏壓施加至與複數條字元線之選擇的其中一個相鄰的複數條字元線之另一條字元線，來執行一讀取操作。在本技術之一個實施例中，控制電路藉由將一讀取偏壓施加至該複數條字元線之一選擇的其中一個，並將一截止偏壓施加至與複數條字元線之選擇的其中一個之反側的複數條字元線之選擇的其中一個相鄰的複數條字元線之兩條字元線，來執行一讀取操作。
本發明之其他實施樣態及優點可在檢閱圖式、詳細說明與隨後之申請專利範圍時獲得理解。
ML1、ML2、ML3‧‧‧金屬層
WLn、WLn-1、...WL1‧‧‧字元線
2、4、6‧‧‧字元線
8、10、12、14、16‧‧‧垂直閘極柱
18、20、22、24、26‧‧‧介電柱
28、30、32、34‧‧‧導電條
36、38、40、42、44、46、48、50‧‧‧電荷儲存結構
103、104、105、106、107‧‧‧字元線
108、110、112、114、116‧‧‧垂直閘極材料/垂直閘極柱
118、120、122、124、126‧‧‧介電柱
128、130、132、134‧‧‧導電條
136、138、140、142、144、146、148、150‧‧‧電荷儲存結構
162、164、166、168‧‧‧孔穴
172、174、176、178‧‧‧介電柱
180、182‧‧‧導電插塞
184‧‧‧串列選擇線/串列選擇線電路
190、192、194、196、198‧‧‧垂直閘極柱
203、204、205、206、207‧‧‧字元線
218、220、222、224、226‧‧‧介電條行/介電柱
228、230、232、234‧‧‧導電條
238、242‧‧‧垂直閘極柱
262、264、266、268‧‧‧孔穴
272、274、276‧‧‧垂直閘極柱
280、282‧‧‧導電插塞
284‧‧‧串列選擇線
290、292、294、296、298‧‧‧垂直閘極柱
312‧‧‧二氧化矽
314‧‧‧層
320‧‧‧氧化矽層O1
322‧‧‧氮化矽層N1
324‧‧‧氧化矽層O2
402、403、404、405‧‧‧導電條
402B、403B、404B、405B‧‧‧階梯結構
409‧‧‧SSL閘極結構
412、413、414‧‧‧導電條
412A、413A、414A、415A‧‧‧階梯結構
415‧‧‧導電條/記憶體材料
419‧‧‧SSL閘極結構
425-1、425-n-1、425-n‧‧‧字元線
426‧‧‧接地選擇線GSL/閘極選擇線GSL
427‧‧‧閘極選擇線GSL
428‧‧‧電源線
429‧‧‧閘極結構
502‧‧‧頂端導電條層
504‧‧‧介電條層
506‧‧‧導電條層
508‧‧‧底部介電條層
510、512、514、516‧‧‧堆疊之條
602‧‧‧頂端導電條層
604‧‧‧介電條層
606‧‧‧導電條層
608‧‧‧底部介電條層
610、612、614、616‧‧‧堆疊之條
710‧‧‧電荷儲存結構
712、714‧‧‧寄生電流
720‧‧‧電荷儲存結構
958‧‧‧平面解碼器
959‧‧‧SSL線
960‧‧‧記憶體陣列
961‧‧‧列解碼器
962‧‧‧字元線
963‧‧‧行解碼器
964‧‧‧位元線
965‧‧‧匯流排
966‧‧‧區塊
967‧‧‧資料匯流排
968‧‧‧區塊
969‧‧‧偏壓配置狀態機
971‧‧‧資料輸入線
972‧‧‧資料輸出線
974‧‧‧電路
975‧‧‧積體電路
第1圖係為具有數個以固定間距之垂直閘極之一種3D垂直閘極記憶體陣列之一部分的佈局視圖。
第2圖係為具有數個以交錯間距之垂直閘極之一種3D垂直閘極記憶體陣列之一部分的佈局視圖。
第3圖係為具有數個以交錯間距之垂直閘極之一種替代3D垂直閘極記憶體陣列之一部分的佈局視圖。
第4及5圖係為由一電荷儲存結構所包圍之第3圖之垂直閘極柱之剖面圖。
第6圖係為具有數個以交錯間距之垂直閘極之一種3D垂直閘極記憶體陣列之一實施例之透視圖。
第7至18圖繪示第2圖之製作具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列之一製程流程。
第19至28圖繪示第3圖之製作具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列之一製程流程。
第29至31圖繪示施加至字元線之偏壓配置，用於在具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列上執行記憶體操作。
第32圖係為一種積體電路記憶體之簡化方塊圖，積體電路記憶體具有一3D垂直閘極記憶體陣列，而數個垂直閘極位於交錯間距。
以下參考第2至32圖而提供本發明之數個實施例之詳細說明。
第2圖係為具有數個以交錯間距之垂直閘極之一種3D垂直閘極記憶體陣列之一部分的佈局視圖。
字元線103、104、105、106及107延伸橫越過3D垂直閘極記憶體陣列之上表面。字元線103、104、105、106及107係電性耦接至延伸進入頁面之垂直閘極柱(例如垂直閘極柱108、110、112、114及116)。例示字元線材料係為金屬及多晶矽，金屬及多晶矽可以利用低電阻矽化物(例如矽化鈷)覆蓋。更一般言之，字元線可包括各種材料，包括摻雜半導體、金屬以及導電化合物，像是矽、鍺、矽鍺、碳化矽、錫、鉭、鎢及鉑。
介質柱(例如介質柱118、120、122、124及126)使電性耦接至一字元線之垂直閘極柱與電性耦接至另一條字元 線之其他垂直閘極柱隔離。舉例而言，介質柱使電性耦接至字元線103之垂直閘極柱與電性耦接至字元線105之垂直閘極柱電性隔離。在另一個例子中，介質柱使電性耦接至字元線104之垂直閘極柱與電性耦接至字元線106之垂直閘極柱能電性隔離。
電性耦接至字元線103之垂直閘極柱係與電性耦接至字元線105之垂直閘極柱，以及與電性耦接至字元線107之垂直閘極柱對準。電性耦接至字元線104之垂直閘極柱係與電性耦接至字元線106之垂直閘極柱對準。垂直閘極柱可包括適合於作為供記憶胞用之通道之半導體材料，包括例如矽、鍺、矽鍺、砷化鎵、碳化矽以及石墨烯之材料。
電性耦接至字元線103、105及107之垂直閘極柱係相對於電性耦接至字元線104及106之垂直閘極柱交錯。舉例而言，耦接至字元線103之垂直閘極柱，係沿著字元線103隔開了一第一組間隙，而第一組間隙係以介質柱及導電條填補。耦接至字元線104之垂直閘極柱係沿著字元線104隔開了一第二組間隙，而第二組間隙係以介質柱及導電條填補。耦接至字元線103之垂直閘極柱係與第二組間隙相鄰，而不是與耦接至字元線104之垂直閘極柱相鄰。耦接至字元線104之垂直閘極柱係與第一組間隙相鄰，而不是與耦接至字元線103之垂直閘極柱相鄰。
這種垂直閘極柱之交錯導致一蜂巢圖案，其允許一較大的記憶體密度。連續鄰近的字元線可被標示為在偶數字元線與奇數字元線之間的交替。電性耦接至一偶數字元線之垂直閘 極柱，係與電性耦接至其他偶數字元線之垂直閘極柱對準。電性耦接至一奇數字元線之垂直閘極柱，係與電性耦接至其他奇數字元線之垂直閘極柱對準。因為在兩個相鄰的奇數字元線之間的空間係被一偶數字元線所佔用(說明另一種方式，因為在兩個鄰近的偶數字元線之間的空間係被一奇數字元線所佔用)，所以增加了記憶體密度。
導電條128、130、132及134係為在導電與介電條之間交替的一疊條中的頂端條。流經導電條128、130、132及134之電流係由延伸導電條之長度之各個箭號所顯示。在延伸進入頁面之方向中，每個堆疊之條在導電與介電條之間交替。每一條支援一NAND串之非揮發性記憶胞。
垂直閘極柱施加偏壓以控制導電條(例如導電條128、130、132及134)中之電流流動。垂直閘極柱亦控制其他導電條中之電流流動，在圖中看不見但更深地被安置在此些堆疊之條中(更深地往延伸進入頁面之方向)。
電荷儲存結構，例如電荷儲存結構136、138、140、142、144、146、148及150，係被安置與此些堆疊之條之兩側相鄰。電荷儲存結構之一例子係為氧化矽-氮化矽-氧化矽。更一般言之，記憶體裝置中之電荷儲存結構可包括從快閃記憶體技術得知之多層介電電荷補捉結構，例如SONOS、BE-SONOS、TANOS以及MA BE-SONOS等等。儲存於電荷儲存結構之接近部分中之電荷，係藉由鄰近的垂直閘極柱改變待被施加之偏壓，以便導致 在導電條之接近部分中的電流流動。別處提供記憶體操作之例子。
每個記憶體裝置係為單一閘控裝置(gated device)。於沿著一導電條之一特定點，用於作為一閘極之一垂直閘極柱係剛好位在導電條之一側，而非位在導電條之兩側。電荷儲存係位在中間的導電條與導電條之一側的閘極之間。
任何特定的垂直閘極柱作為一閘極至位在閘極之兩側之裝置。在每個層之導電條中，相同的閘極控制電流是否在位在閘極之兩側之導電條之部分中流動，以使相同的閘極控制位在閘極之兩側之裝置。然而，一記憶體操作可選擇剛好位在閘極之一側之一個特定的導電條，以使在一記憶體操作中，選擇一個記憶體裝置。
第3圖係為具有數個以交錯間距之垂直閘極之一替代3D垂直閘極記憶體陣列之一部分的佈局視圖。
字元線203、204、205、206及207延伸橫越過3D垂直閘極記憶體陣列之上表面。字元線203、204、205、206及207係電性耦接至延伸進入頁面之垂直閘極柱(例如垂直閘極柱238及242)。例示字元線材料係為金屬及多晶矽，金屬及多晶矽可以利用低電阻矽化物(例如矽化鈷)覆蓋。更一般言之，字元線可包括各種材料，包括摻雜半導體、金屬以及導電化合物，像矽、鍺、矽鍺、碳化矽、錫、鉭、鎢及鉑。
介質柱(例如介質柱218、220、222、224及226) 使電性耦接至一字元線之垂直閘極柱與能電性耦接至另一條字元線之其他垂直閘極柱隔離。舉例而言，介質柱使電性耦接至字元線203之垂直閘極柱與電性耦接至字元線205之垂直閘極柱能電性隔離。在另一個例子中，介質柱使電性耦接至字元線204之垂直閘極柱與電性耦接至字元線206之垂直閘極柱電性隔離。
電性耦接至字元線203之垂直閘極柱。係與電性耦接至字元線205之垂直閘極柱以及與電性耦接至字元線207之垂直閘極柱對準。電性耦接至字元線204之垂直閘極柱，係與電性耦接至字元線206之垂直閘極柱對準。垂直閘極柱可包括適合於作為供記憶胞用之通道之半導體材料，包括例如矽、鍺、矽鍺、砷化鎵、碳化矽，以及石墨烯之材料。
電性耦接至字元線203、205及207之垂直閘極柱，係相對於電性耦接至字元線204及206之垂直閘極柱交錯。舉例而言，耦接至字元線203之垂直閘極柱係沿著字元線203隔開了一第一組間隙，而第一組間隙係以介質柱及導電條填補。耦接至字元線204之垂直閘極柱係沿著字元線204隔開了一第二組間隙，而第二組間隙係以介質柱及導電條填補。耦接至字元線203之垂直閘極柱係與第二組間隙相鄰，而不是與耦接至字元線204之垂直閘極柱相鄰。耦接至字元線204之垂直閘極柱係與第一組間隙相鄰，而不是與耦接至字元線203之垂直閘極柱相鄰。
這種垂直閘極柱之交錯導致一蜂巢圖案，其允許一較大的記憶體密度。連續鄰近的字元線可被標示為在偶數字元 線與奇數字元線之間的交替。電性耦接至一偶數字元線之垂直閘極柱，係與電性耦接至其他偶數字元線之垂直閘極柱對準。電性耦接至一奇數字元線之垂直閘極柱，係與電性耦接至其他奇數字元線之垂直閘極柱對準。因為在兩個相鄰的奇數字元線之間的空間係被一偶數字元線所佔用(說明另一種方式，因為在兩個鄰近的偶數字元線之間的空間係被一奇數字元線所佔用)，所以增加了記憶體密度。
導電條228、230、232及234係為在導電與介電條之間交替的一疊條中的頂端條。流經導電條228、230、232及234之電流係由延伸導電條之長度之各個箭號所顯示。箭號係沿著在顯現在導電條之交替側上之垂直閘極柱周圍的導電條而在文體上顯示往復地彎曲。在延伸進入頁面之方向中，每個堆疊之條在導電與介電條之間交替。每一條支援一NAND串之非揮發性記憶胞。
每個記憶體裝置係為單一閘控裝置。於沿著一導電條之一特定點，用於作為一閘極之一垂直閘極柱係剛好位在導電條之一側，而非位在導電條之兩側。一電荷儲存結構係位在中間的導電條與導電條之一側的閘極之間。
任何特定的垂直閘極柱作為一閘極至位在閘極之兩側之裝置。在每個層之導電條中，相同的閘極控制電流是否在位在閘極之兩側之導電條之部分中流動，以使相同的閘極控制位在閘極之兩側之裝置。然而，一記憶體操作可選擇剛好位在閘極 之一側之一個特定的導電條，以使在一記憶體操作中，選擇一個記憶體裝置。
垂直閘極柱施加偏壓以控制導電條，例如是導電條228、230、232及234中之電流流動。垂直閘極柱亦控制其他導電條中之電流流動，在圖中看不見但更深地被安置在此些堆疊之條中(更深地往延伸進入頁面之方向)。
電荷儲存結構係纏繞在每個垂直閘極柱周圍，例如纏繞在垂直閘極柱238及242周圍。一電荷儲存結構之一例子係為氧化矽-氮化矽-氧化矽。更一般言之，記憶體裝置中之電荷儲存結構可包括從快閃記憶體技術得知之多層介電電荷補捉結構，例如SONOS、BE-SONOS、TANOS以及MA BE-SONOS等等。儲存於接近電荷儲存結構中之電荷藉由鄰近的垂直閘極柱改變待被施加之偏壓，以便導致在導電條之接近部分中的電流流動。記憶體操作之例子係討論於下。
在第2及3圖中，介質柱118、120、122、124及126以及垂直閘極柱238及242之一例示直徑範圍具有40-50nm之例示範圍。在其他實施例中，介質柱與垂直閘極柱於一個或多個字元線層可具有正方形、長方形、圓形，及/或其他形狀之剖面。
介質柱118、120、122、124及126以及垂直閘極柱238及242之一例示間距(pitch)具有80至100nm之例示範圍，而一半間距是40至50nm。字元線一半間距具有20至25nm之例示範圍。條堆疊間距具有80-100nm之例示範圍，或具有40 至50nm之例示範圍之一半間距。字元線間距小於沿單一字元線之垂直閘極柱之間距。舉例而言，字元線間距係為沿著單一字元線之垂直閘極之間距的一半。低字元線間距係為交錯的垂直閘極柱之結果。在替代佈局中，沿著單一字元線字元線間距與垂直閘極之分數係為1/4，1/8或其他2的乘方的倒數。替代實施例具有數個佈局，其中字元線間距係為"非二分法(nondichotomous)"，或其他分數並非是2的乘方的倒數且尚小於1。
每個4F2面積具有可儲存資料之電荷儲存結構之兩個面積。所以，每個記憶胞佔據2F2。如果每個記憶胞可執行儲存2個資料位元之MLC，或儲存3個資料位元之TLC，則記憶體密度可超過1Tb，其在小於160mm2之單一積體電路之面積中具有32個導電條層。
第4及5圖係為由一電荷儲存結構所包圍之第3圖之垂直閘極柱之剖面。
在第4圖之一代表裝置中，電荷儲存結構可包括一能隙工程複合隧道型介電層，包括小於2nm厚的一層二氧化矽320、小於3nm厚的一層氮化矽322，以及小於4nm厚的一層二氧化矽324。於一實施例中，複合隧道型介電層由一超薄氧化矽層O1 320(例如<=15Å)、一超薄氮化矽層N1 322(例如<=30Å)及一超薄氧化矽層O2 324(例如<=35Å)所構成，這導致大約2.6eV之價帶能階的增加，從與半導體本體之介面開始有偏移量15Å或更少。O2層於一第二偏移量(例如從介面開始大約30Å至45Å) 使N1層與電荷補捉層隔開了較低的價帶能階(較高的電洞穿隧阻障)及較高的傳導帶能階之一區域。足夠引發電洞穿隧之電場在第二位置之後，提高價帶能階至一有效消除電洞穿隧阻障之位準，這是乃因為第二位置係位於一距離此介面之更大的距離。因此，O2層並未大幅地阻礙電場輔助的電洞穿隧，同時改善工程隧道型介電材料之能力以在低電場期間阻斷漏流。這些層可藉由使用譬如LPCVD而被保形地沈積。
可採用其他電荷補捉材料及結構，包括譬如氮氧化矽(SixOyNz)、富矽氮化物、富矽氧化物、包括嵌入奈米微粒之捕捉層等等。
介電層可包括一層二氧化矽，且可藉由LPCVD或其他藉由一濕爐氧化過程而從氮化物濕轉換而形成。其他阻隔介電材料可包括像氧化鋁之高κ材料。
被應用來形成這些層之BE-SONOS ONO薄膜及通道材料之沈積技術，可藉由習知之LPCVD製程而簡單地被實現，這提供所需要的優越的薄膜品質及保形。另一方面，例如原子層沈積ALD工具之工具可為這些層而開發。
可藉由一後沈積NO退火或藉由在沈積期間將NO添加至環境，使用例如是可選擇的氮化反應之現場蒸汽產生ISSG的方式來形成一種二氧化矽之穿隧層(tunneling layer)。這種穿隧層可利用替代物進行設計，例如被氮化氧化物以供改善持久性，及/或氟處理以供改善介面態階品質。其他低漏流氧化物(例如 Al2O3)是可能的。
此氮化矽之穿隧層，亦稱為一隧道型氮化物層，可譬如藉由使用低壓力化學氣相沈積LPCVD，使用譬如於680℃下之二氯硅烷DCS及NH3前驅物而被形成。在替代製程中，隧道型氮化物層包括氮氧化矽，藉由使用一種與N2O前驅物類似的製程而製成。因為其輕薄化，氮化矽之穿隧層於儲存電荷是較差的。氮化矽之穿隧層提供一低電洞阻絕高度以促進電洞注入，以供-FN抹除用。各種其他材料，連同它們與矽之價帶偏移係為：SiO2 4.4eV、Si3N4 1.8eV、Ta2O5 3.0eV、BaTiO3 2.3eV、BaZrO3 3.4eV、ZrO2 3.3eV、HfO2 3.4eV、Al2O3 4.9eV、Y2O3 3.6eV、ZrSiO4 3.4eV。雖然其他材料是可能的，但Si3N4具有最低電洞阻絕高度，具有1.8eV。
電荷儲存層包括譬如藉由使用LPCVD而形成之氮化矽。可採用其他電荷補捉材料及結構，包括譬如氮氧化矽(SixOyNz)、富矽氮化物、富矽氧化物、包括嵌入奈米微粒之捕捉層等等。各種電荷補捉材料係說明於Bhattacharyya之上述參考的美國專利申請公開第2006/0261401 A1號，名稱為"嶄新的低功率非揮發性記憶體與閘堆疊(Novel Low Power Non-Volatile Memory and Gate Stack)"，公開日為2006年11月23日。高電荷補捉效率替代物係為氮氧化物、富矽氮化物、嵌入奈米微粒，以及HfO2。
相較於第5圖之下，第4圖繪示一非複合隧道型介電層，其包括一層二氧化矽312，除了較薄以外，類似於層314 中之阻隔介電層。
第6圖係為具有數個以交錯間距之垂直閘極之一3D垂直閘極記憶體陣列之一實施例之透視圖。
絕緣材料係被移離此圖以露出額外結構。舉例而言，絕緣層係在導電條之間，在脊形堆疊中被移除，且在導電條之脊形堆疊之間被移除。
多層陣列係形成於一絕緣層上，並包括與複數個脊形堆疊共形且作為字元線WLn、WLn-1、...WL1之複數條字元線425-1、....、425-n-1、425-n。複數個脊形堆疊包括導電條412、413、414、415。相同平面中的導電條係藉由階梯結構而電性耦接在一起。
繪示的字元線編號(從整體結構之背面到前面而從1上升至N)應用至偶數記憶體分頁。關於奇數記憶體分頁，字元線編號從整體結構之背面到前面而從N下降至1。
階梯結構412A、413A、414A、415A終止導電條，例如導電條412、413、414、415。如所繪示的，這些階梯結構412A、413A、414A、415A係電性連接至不同位元線，以供連接至解碼電路，用於選擇在此陣列之內的平面。於此複數個脊形堆疊被定義的同時，這些階梯結構412A、413A、414A、415A可被圖案化。
階梯結構402B、403B、404B、405B終止導電條，例如導電條402、403、404、405。如所繪示的，這些階梯結構 402B、403B、404B、405B係電性連接至不同的位元線，以供連接至解碼電路，用於選擇在此陣列之內的平面。於此複數個脊形堆疊被定義的同時，這些階梯結構402B、403B、404B、405B可被圖案化。
任何既定堆疊之導電條係耦接至階梯結構412A、413A、414A、415A或階梯結構402B、403B、404B、405B，而非兩者。一堆疊之導電條具有位元線端-至-電源線端方位，或電源線端-至-位元線端方位之兩個相反方位之其中一個。舉例而言，此堆疊之導電條412、413、414、415具有位元線端-至-電源線端方位；而此堆疊之導電條402、403、404、405具有電源線端-至-位元線端方位。
此堆疊之導電條412、413、414、415係藉由階梯結構412A、413A、414A、415A而於一端終止，經由SSL閘極結構419、閘極選擇線GSL 426、字元線425-1 WL至425-N WL、閘極選擇線GSL 427，並藉由電源線428而於另一端終止。此堆疊之導電條412、413、414、415並未到達階梯結構402B、403B、404B、405B。
此堆疊之導電條402、403、404、405係藉由階梯結構402B、403B、404B、405B而於一端終止，經由SSL閘極結構409、閘極選擇線GSL 427、字元線425-N WL至425-1 WL、閘極選擇線GSL 426，並藉由一電源線而於另一端終止(被此圖之其他部分模糊化)。此堆疊之導電條402、403、404、405並未到 達階梯結構412A、413A、414A、415A。
一層記憶體材料使字元線425-1至425-n與導電條412-415及402-405分離，如前圖所詳細說明的。接地選擇線GSL 426及GSL 427係與複數個脊形堆疊共形，類似於字元線。
每個堆疊之導電條係藉由階梯結構而於一端終止，並藉由一電源線而於另一端終止。舉例而言，此堆疊之導電條412、413、414、415係藉由階梯結構412A、413A、414A、415A而於一端終止，並藉由電源線428而於另一端上終止。於此圖之近端，每隔一個堆疊之導電條，係藉由階梯結構402B、403B、404B、405B終止；而每隔一個堆疊之導電條係藉由一分離電源線終止。於此圖之遠端，每隔一個堆疊之導電條係藉由階梯結構412A、413A、414A、415A終止；而每隔一個堆疊之導電條係藉由一分離電源線終止。或者，在相同區塊中之每個堆疊之導電條，可藉由相同的階梯結構而於一端終止，並以相同的電源線而於另一端終止。
位元線及串列選擇線係形成於金屬層ML1、ML2及ML3。
電晶體係形成於階梯結構412A、413A、414A與字元線425-1之間。在此些電晶體中，導電條(例如413)作為此裝置之通道區。SSL閘極結構(例如419、409)係在定義字元線425-1至425-n之相同步驟期間被圖案化。一層矽化物426可沿著字元線、接地選擇線之上表面以及在閘極結構429上面形成。此層之 記憶體材料415可作為供電晶體用之閘極介電層。這些電晶體作為耦接至解碼電路之串列選擇閘極，用於選擇此陣列中之特定的脊形堆疊。
第7至18圖繪示第2圖之製作具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列之一製程流程。
第7及8圖分別為製作具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列之製程流程中的一步驟之俯視及剖面視圖。在第7圖之俯視圖中，孔穴係在導電與介電層之間交替之一疊層中被蝕刻。第8圖繪示沿著第7圖中之虛線之一剖面視圖。
蝕刻製程可藉由使用一硬性遮罩製程而被實施。舉例而言，此圖案可藉由使用一光阻與使用浸泡193nm光刻工具之光曝光，而被建構在覆蓋於碳硬性遮罩薄膜上之一介質膜上面。此光阻圖案接著藉由蝕刻而被傳輸至介質膜之上。介質膜將作為硬性遮罩，用於打開犧牲的碳硬性遮罩，且將使用犧牲的碳硬性遮罩以打開此些層中之電洞。
蝕刻可藉由使用一電漿蝕刻配方(譬如藉由使用NF3、CH2F2、HBr、O2、CH4及He之組合)而被完成。
此蝕刻留下在導電與介電條之間交替之多個堆疊之條510、512、514及516(往延伸進入頁面之方向)。多個堆疊之條510、512、514及516具有包括頂端導電條層502、介電條層504、導電條層506以及底部介電條層508之條層。因為條510、 512、514及516之頂層係為頂端導電條層502，所以第7圖之俯視圖繪示在各處的導電材料。
第9及10圖分別為製作具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列之製程流程中的一步驟之俯視及剖面視圖。在第9圖之俯視圖中，在第7及8圖中被蝕刻之孔穴係部分以一電荷儲存結構填補。第10圖繪示沿著第9圖中之虛線之一剖面視圖。每個孔穴之反側係以一電荷儲存結構(例如氧化物-氮化物-氧化物(ONO)或氧化物-氮化物-氧化物-氮化物-氧化物(ONONO))填補。
在第9圖中，電荷儲存結構136、138、140、142、144、146、148及150在孔穴之兩側沿著孔穴之長度延伸。類似地，在第10圖中，電荷儲存結構136、138、140、142、144、146、148及150具有一深度尺寸，此深度尺寸從多個堆疊之條之頂層條延伸至多個堆疊之條之底層條。與多個堆疊之條中的各個導電條相鄰的電荷儲存結構儲存電荷，此電荷改變待被施加之偏壓以便導致在導電條之接近部分中的電流流動。施加偏壓之鄰近的垂直閘極柱係形成於一後來的步驟中。
第11及12圖分別為製作具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列之製程流程中的一步驟之俯視及剖面視圖。在第11圖之俯視圖中，在第7及8圖中被蝕刻且部分以第9及10圖中之電荷儲存結構填補之孔穴，係以垂直閘極材料108、110、112、114及116填補。
於一實施例中，垂直閘極材料係為與多個條堆疊之導電條中的材料相同的材料。在其他實施例中，雖然垂直閘極材料係為如適合多個條堆疊之導電條所說明之一種導電材料，但垂直閘極材料係與多個條堆疊之導電條中的導電材料不同。在更進一步的實施例中，垂直閘極材料可以是金屬。
第12圖繪示沿著第11圖中之虛線之剖面視圖。形成於第7及8圖中之每個孔穴之未填補的其餘部分，係以垂直閘極材料108、110、112、114及116填補。
在第11圖中，垂直閘極材料108、110、112、114及116沿著形成於第7圖中之孔穴的中間延伸。類似地，在第12圖中，電荷儲存結構136、138、140、142、144、146、148及150具有一深度尺寸，此深度尺寸從多個堆疊之條之頂層條延伸至多個堆疊之條之底層條。依據儲存於中介的電荷儲存結構中之電荷，鄰近的垂直閘極材料施加偏壓，這偏壓可導致在導電條之接近部分中的電流流動。在後來的步驟中，垂直閘極材料係劃分成多個垂直閘極柱。
第13及14圖分別為製作具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列之製程流程中的一步驟之俯視及剖面視圖。在第13圖之俯視圖中，形成於第11及12圖中之垂直閘極材料係被選擇性地蝕刻掉而成為多個垂直閘極柱。在第13及14圖中，與蝕刻的垂直閘極材料相鄰的電荷儲存結構亦被蝕刻。然而，在其他實施例中，與蝕刻的垂直閘極材料相鄰的電 荷儲存結構維持未被蝕刻；多個垂直閘極柱係彼此電性解耦。第14圖繪示沿著第13圖中之虛線之一剖面視圖。
在第13圖中，被蝕刻孔穴(例如孔穴162、164、166及168)係圍繞著垂直閘極材料。垂直閘極材料之連續鄰近的條可被標示為在偶數垂直閘極材料條與奇數垂直閘極材料條之間交替。水平列之孔穴在圍繞著偶數垂直閘極材料條的一列孔穴，及圍繞著奇數垂直閘極材料條的一列孔穴之間交替。因此，鄰近列之孔穴中的孔穴係相對於彼此交錯。圍繞著偶數垂直閘極材料條之不同列之孔穴中之孔穴係彼此對準，且圍繞著奇數垂直閘極材料條之不同列之孔穴中之孔穴係彼此對準。
在第14圖中，被蝕刻孔穴(例如孔穴162、164及166)具有一深度尺寸，此深度尺寸從多個堆疊之條之頂層條延伸至多個堆疊之條之底層條。孔穴係藉由蝕刻掉每隔一個垂直閘極材料條而形成。
第15及16圖分別為製作具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列之製程流程中的一步驟之俯視及剖面視圖。在第15圖之俯視圖中，在第13及14圖中被蝕刻之孔穴，係以介電材料(例如介質柱172、174、176及178)填補。
於一實施例中，介電材料係為與多個條堆疊之介電條中的材料相同的材料。在其他實施例中，雖然介電材料係為如適合多個條堆疊之介電條所說明之一絕緣材料，但形成於第15及16圖中之介電材料係與多個條堆疊之絕緣條中的介電材料不 同。
在第15圖中，介電材料填補形成於第13及14圖中之孔穴。第16圖繪示沿著第15圖中之虛線之一剖面視圖。類似地，在第16圖中，介質柱172、174及176具有一深度尺寸，此深度尺寸從多個堆疊之條之頂層條延伸至多個堆疊之條之底層條。介質柱使鄰近的垂直閘極柱-其從前已是垂直閘極材料之單一相鄰的條-彼此電性隔離。介質柱係以與關於第13及14圖中的被蝕刻孔穴所說明相同的方式而相對於彼此交錯。
垂直閘極柱190、192、194、196及198係為供串列選擇裝置用之閘極。剩下的垂直閘極柱係為供非揮發性記憶體裝置用之閘極。
第17圖係為製作具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列之製程流程中的一步驟之俯視圖。在第17圖之俯視圖中，導電插塞(例如導電插塞180及182)係被形成以輔助在形成的垂直閘極柱與隨後形成的字元線及串列選擇線之間的電性耦合。
第18圖係為製作具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列之製程流程中的一步驟之俯視圖。在第18圖之俯視圖中，字元線103、104、105、106及107係形成以電性耦接形成於第17圖中之導電插塞，以使字元線103、104、105、106及107係電性耦接至非揮發性記憶胞之垂直閘極柱。
串列選擇線184係被形成以電性耦接形成於第17 圖中之導電插塞，以使串列選擇線184係電性耦接至選擇多個堆疊之條之一個或多個之串列選擇電晶體之垂直閘極柱。
串列選擇線184與字元線103、104、105、106及107係被安置於不同的金屬位準並具有垂直方位。在其他實施例中，串列選擇線184與字元線103、104、105、106及107係被安置於相同的金屬位準及/或具有平行方位。
第19至28圖繪示第3圖之製作具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列之一製程流程。
第19及20圖分別為製作具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列之製程流程中的一步驟之俯視及剖面視圖。在第19圖之俯視圖中，孔穴係在導電與介電層之間交替之一疊層中被蝕刻。第20圖繪示沿著第19圖中之虛線之剖面視圖。
蝕刻製程可藉由使用一硬性遮罩製程而被實施。舉例而言，此圖案可藉由使用一光阻與使用浸泡193nm光刻工具之光曝光，而被建構在覆蓋於碳硬性遮罩薄膜上之一介質膜上面。此光阻圖案接著藉由蝕刻而被傳輸至介質膜之上。介質膜將作為硬性遮罩，用於打開犧牲的碳硬性遮罩，且犧牲的碳硬性遮罩將被使用來打開此些層中之電洞。
蝕刻可藉由使用一電漿蝕刻配方，譬如，藉由使用NF3、CH2F2、HBr、O2、CH4及He之組合而被完成。
此蝕刻留下在導電與介電條之間交替之多個堆疊之 條610、612、614及616(往延伸進入頁面之方向)。多個堆疊之條610、612、614及616具有包括頂端導電條層602、介電條層604、導電條層606以及底部介電條層608之條層。因為條610、612、614及616之頂層係為頂端導電條層602，所以第19圖之俯視圖繪示整個導電材料。
第19及20圖中之蝕刻可以(雖然是不要求)比第7及8圖中之蝕刻更狹小。第7及8圖中之蝕刻形成容納電荷儲存結構之孔穴，而第19及20圖中之蝕刻形成並未容納電荷儲存結構之孔穴。
第21及22圖分別為製作具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列之製程流程中的一步驟之俯視及剖面視圖。在第21圖之俯視圖中，第19及20圖中被蝕刻之孔穴係以介電材料(例如介電條行218、220、222、224及226)填補。
於一實施例中，介電材料係為與多個條堆疊之介電條中的材料相同的材料。在其他實施例中，雖然介電材料係為如適合多個條堆疊之介電條所說明之一絕緣材料，但形成於第21及22圖中之介電材料係與多個條堆疊之絕緣條中的介電材料不同。
在第21圖中，介電材料填補形成於第19及20圖中之孔穴。第22圖繪示沿著第21圖中之虛線之剖面視圖。在第22圖中，介電條行218、220、222、224及226具有一深度尺寸，此深度尺寸從多個堆疊之條之頂層條延伸至多個堆疊之條之底層條。介質柱中之介電材料電性隔離隨後待被形成之鄰近的垂直 閘極柱。
第23及24圖分別為製作具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列之製程流程中的一步驟之俯視及剖面視圖。在第23圖之俯視圖中，形成於第21及22圖中之介電材料係被蝕刻掉選擇性地成為多個介質柱。與介電材料相鄰的條堆疊材料亦被蝕刻掉。與介電材料相鄰的足夠的條堆疊材料係被蝕刻，以便允許足夠空間以供電荷儲存結構及垂直閘極柱之後來的形成。因此，孔穴可以(雖然是不要求)比第13及14圖中被蝕刻的孔穴更大。
在第23圖中，被蝕刻孔穴(例如孔穴262、266及268)係為繞著形成於第21及22圖中之介電材料。介電材料之連續鄰近的條可被標示為在偶數介電材料條與奇數介電材料條之間交替。水平列之孔穴在圍繞著偶數介電材料條的一列孔穴，及圍繞著奇數介電材料條的一列孔穴之間交替。因此，鄰近列之孔穴中的孔穴係相對於彼此交錯。圍繞著偶數介電材料條之不同列之孔穴中之孔穴係彼此對準，且圍繞著奇數介電材料條之不同列之孔穴中之孔穴係彼此對準。
在第24圖中，被蝕刻孔穴(例如孔穴262、264及266)具有一深度尺寸，此深度尺寸從多個堆疊之條之頂層條延伸至多個堆疊之條之底層條。孔穴係藉由蝕刻掉每隔一個介電材料條，以及與介電材料相鄰的條堆疊材料而形成。
第25及26圖分別為製作具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列之製程流程中的一步驟之俯視及剖面視圖。在第25圖之俯視圖中，第23及24圖中被蝕刻之 孔穴係以同心的電荷儲存結構及垂直閘極柱填補，如第4及5圖所示。每個非揮發性記憶體裝置具有一彎曲通道、一彎曲電荷儲存結構以及一彎曲的閘極。
第26圖繪示沿著第25圖中之虛線之剖面視圖。因為內部垂直閘極柱係形成於高深寬比孔穴中，而非被蝕刻遠離一高深寬比孔穴，所以降低了來自不完整的蝕刻之不必要的多線路(poly traces)之風險。來自垂直閘極柱之不必要的短路之風險，係受限於使上表面彼此隔離。
在第26圖中，電荷儲存結構及垂直閘極柱272、274及276具有一深度尺寸，此深度尺寸從多個堆疊之條之頂層條延伸至多個堆疊之條之底層條。與多個堆疊之條中的各個導電條相鄰的電荷儲存結構儲存電荷，此電荷改變待被施加之偏壓，以便導致在導電條之接近部分中的電流流動。
在第26圖中，垂直閘極柱290、292、294、296及298係為供串列選擇裝置用之閘極。垂直閘極柱290、292、294、296及298具有一介電材料之外部填料(liner)，以使垂直閘極柱290、292、294、296及298與鄰近條堆疊中之導電條電性解耦。
第27圖係為製作具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列之製程流程中的一步驟之俯視圖。在第27圖之俯視圖中，形成導電插塞(例如導電插塞280及282)，以輔助在形成的垂直閘極柱與隨後形成的字元線及串列選擇線之間的電性耦合。
第28圖係為製作具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列之製程流程中的一步驟之俯視圖。在 第28圖之俯視圖中，形成字元線203、204、205、206及207，以電性耦接形成於第27圖中之導電插塞，以使字元線203、204、205、206及207電性耦接至非揮發性記憶胞之垂直閘極柱。
形成串列選擇線284，以電性耦接形成於第27圖中之導電插塞，以使串列選擇線284電性耦接至選擇多個堆疊之條之一個或多個之串列選擇電晶體之垂直閘極柱。
串列選擇線284與字元線203、204、205、206及207係被安置於不同的金屬位準並具有垂直方位。在其他實施例中，串列選擇線284與字元線203、204、205、206及207係被安置於相同的金屬位準及/或具有平行方位。
第29-31圖繪示施加至字元線之偏壓配置，用於在具有數個以交錯間距之垂直閘極之3D垂直閘極記憶體陣列上執行記憶體操作。
在第29圖中，字元線105存取為一讀取操作所選擇之記憶胞。選擇的記憶胞包括電荷儲存結構710。字元線105施加一讀取偏壓Vread給電性耦接至字元線105之垂直閘極。Vread偏壓之一例子係大於0V及小於6V。
串列選擇線電路184施加串列選擇信號以選擇包括選擇的記憶胞之條堆疊，並取消選擇其他條堆疊。串列選擇線電路184經由垂直閘極柱190、192、194、196及198施加串列選擇信號。為了選擇包括頂端導電條130之條堆疊，並取消選擇包括頂端導電條128、132及134之條堆疊，垂直閘極柱192及194導通包括頂端導電條130之條堆疊之接近部分。剩下的垂直閘極柱190、196及198並未施加一on偏壓。
位在字元線105之相反鄰近側上之字元線104及106施加一截止偏壓Voff，以切斷包括頂端導電條130之條堆疊中的寄生電流712及714。一例示Voff偏壓小於0V。截止偏壓係藉由電性耦接至字元線104及106之垂直閘極柱，而施加至最接近電性耦接至字元線104及106之垂直閘極柱之條堆疊的部分。
剩下的字元線103及107施加一通過偏壓Vpass，以導通最接近電性耦接至字元線103及107之垂直閘極柱之條堆疊的部分。一例示Vpass偏壓係大於6V。
在組合中，讀取偏壓配置之偏壓使一讀取電流在包括頂端導電條130之條堆疊中流動。層選擇電路選擇選擇的條堆疊中之正確的導電條。層選擇電路之一例子係繪示於第6圖中。
在第30圖中，字元線105存取為一程式操作所選擇之記憶胞。選擇的記憶胞包括電荷儲存結構720。字元線105將一程式偏壓Vprogram施加至電性耦接至字元線105之垂直閘極。一例示Vprogram偏壓係為高達25V之一ISPP系列之脈衝。
串列選擇線電路184施加串列選擇信號，以選擇包括選擇的記憶胞之條堆疊，並取消選擇其他條堆疊。串列選擇線電路184經由垂直閘極柱190、192、194、196及198施加串列選擇信號。為了選擇包括頂端導電條130之條堆疊，並取消選擇包括頂端導電條128、132及134之條堆疊，垂直閘極柱192及194導通包括頂端導電條130之條堆疊之接近部分。剩下的垂直閘極柱190、196及198並未施加一on偏壓。舉例而言，選擇的條堆疊中之導電條或位元線係偏壓於0V。舉例而言，未被選取的條堆疊中之導電條或位元線係偏壓於Vcc。
字元線103、104、106及107施加一通過偏壓Vpass，以導通最接近電性耦接至字元線103、104、106及107之垂直閘極柱之條堆疊的部分。為了一自我升壓程式抑制效應，一例示Vpass偏壓係超過9V。
在組合中，程式偏壓配置之偏壓使一程式電流在包括頂端導電條130之條堆疊中流動，並使電荷移動進入選擇的記憶胞之電荷儲存結構720。層選擇電路選擇選擇的條堆疊中之正確的導電條。
在第31圖中，字元線103-107存取一記憶體區塊中之所有記憶胞以供一抹除操作用。字元線103-107將一抹除偏壓Verase施加至電性耦接至字元線103-107之垂直閘極。一例示Verase偏壓係為-9V。
串列選擇線電路184施加串列選擇信號，以選擇所有條堆疊。串列選擇線電路184經由垂直閘極柱190、192、194、196及198施加串列選擇信號。為了選擇所有的條堆疊，垂直閘極柱190、192、194、196及198導通條堆疊之接近部分。舉例而言，條堆疊中之導電條或位元線，連同位於電性耦接至所有條堆疊中之所有導電條之陣列之底部之共源極線係偏壓於11V。
在另一偏壓配置中，一例示Vpass偏壓係為0V；而條堆疊中之導電條或位元線以及共源極線係偏壓於20V。在任一情況下，在字元線與條堆疊之間的電壓差異係為-20V。
在組合中，程式偏壓配置之偏壓使一抹除電流在所有條堆疊中流動，並移除或刪除事先程式化進入記憶體區塊中之記憶胞之電荷儲存結構之淨電荷。層選擇電路選擇所有條堆疊中 之所有導電條。
抹除操作之其他例子係揭露於美國臨時申請案第62/036,203號，申請日為2014年8月12日，於此併入作參考。
類似於第29-31圖之偏壓配置可被應用至第3圖之3D垂直閘極記憶體陣列。
在這種實施例中，由於相較於通道之較高曲率之來自閘極之較高的電場，閘極注入係比通道注入更受喜愛。一個實施例使用供p通道NAND裝置用之-FN電子編程及+FN電洞抹除。然而，通道注入及/或n通道裝置亦是可能的。
第32圖係為一種積體電路記憶體之簡化方塊圖，積體電路記憶體具有一3D垂直閘極記憶體陣列，而數個垂直閘極位於交錯間距。
積體電路975包括一種如於此所說明的以交錯的垂直閘極結構來實施的3D NAND快閃記憶體陣列960，位於一個半導體基板上。一列解碼器961係耦接至複數條字元線962，並沿著記憶體陣列960中之列被配置。一行解碼器963係耦接至沿著記憶體陣列960中之行被配置之複數條位元線964(或如上所述之SSL線)，用於讀取並程式化來自陣列960中之記憶胞之資料。一平面解碼器958係經由SSL線959(或如上所述之位元線)耦接至記憶體陣列960中之複數個平面。位址係在匯流排965上被提供給行解碼器963、列解碼器961及平面解碼器958。於此例子中，區塊966中之感測放大器及資料輸入結構，係經由資料匯流排967耦接至行解碼器963。資料係經由資料輸入線971從積體電路975上之輸入/輸出埠或從積體電路975內部或外部之其他資料源被 提供給區塊966中之資料輸入結構。在所繪示的實施例中，其他電路974係被包括在積體電路上，例如一通用處理器或特殊用途應用電路，或提供被NAND快閃記憶胞陣列所支撐之系統單晶片功能之模組之一組合。資料係經由資料輸出線972從區塊966中之感測放大器被提供給積體電路975上之輸入/輸出埠，或提供給積體電路975內部或外部之其他資料目標。
一種藉由使用偏壓配置狀態機器969而於此例子中被實施之控制器，控制經由區塊968中之電壓源所產生或提供之偏壓配置電源電壓之施加，例如讀取、抹除、編程、抹除確認及程式確認電壓。控制器可藉由使用如本領域已知的特殊用途邏輯電路系統而被實施。在替代實施例中，控制器包括一通用處理器，通用處理器可在相同的積體電路上被實施，並執行一電腦程式以控制此裝置之操作。在又其他實施例中，特殊用途邏輯電路系統及一通用處理器之一組合可被利用來實行控制器。偏壓配置狀態機器969係被設計成用於藉由將一讀取偏壓施加至複數條字元線之一選擇的其中一條，並將一截止偏壓施加至與複數條字元線之選擇的其中一個之反側的複數條字元線之選擇的其中一個相鄰的複數條字元線之兩條字元線，執行包括抹除、編程及讀取之記憶體操作，例如一讀取操作。
記憶體陣列960可包括數個電荷補捉記憶胞，此些電荷補捉記憶胞係藉由對應至所儲存之電荷之數量的多個程式位準之建構，而被設計成用於每個記憶胞儲存多個位元，這因而建立記憶胞臨限電壓VT。
雖然本發明係參考上面詳細較佳實施例及例子來揭 露，但吾人應理解到這些例子係意圖呈現一種說明而非限制的意義。吾人考慮到熟習本項技藝者將輕易想到修改及組合，其修改及組合將是在本發明之精神及以下申請專利範圍之範疇之內。
103、104、105、106、107‧‧‧字元線
108、110、112、114、116‧‧‧垂直閘極材料/垂直閘極柱
118、120、122、124、126‧‧‧介電柱
128、130、132、134‧‧‧導電條
136、138、140、142、144、146、148、150‧‧‧電荷儲存結構

Claims (22)

  1. 一種記憶體裝置，包括：複數個堆疊之導電條；複數條字元線，位在該複數個堆疊之導電條上面並正交於該複數個堆疊之導電條，該複數條字元線電性耦接至複數個垂直閘極柱，該些垂直閘極柱用於作為控制該複數個堆疊之導電條中之電流流動之數個閘極，該複數條字元線包括彼此相鄰之一第一字元線及一第二字元線；該複數個垂直閘極柱，在該複數個堆疊之導電條之間，該複數個垂直閘極柱包括一電性耦接至該第一字元線之第一組垂直閘極柱，以及一電性耦接至該第二字元線之第二組垂直閘極柱，該第一組垂直閘極柱相對於該第二組垂直閘極柱交錯；以及一控制電路，控制該複數條字元線作為數個閘極以控制該複數個堆疊之導電條中之電流流動，並控制數個非揮發性記憶體操作。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中該複數個垂直閘極柱具有一第一間距，該第一間距大於該複數條字元線之一第二間距。
  3. 如申請專利範圍第1項所述之記憶體裝置，其中該第一組垂直閘極柱係相對於該第二組垂直閘極柱交錯，以使該第一組垂直閘極柱被一第一組閘極柱間隙沿著該第一字元線隔開，該第二組垂直閘極柱被一第二組閘極柱間隙沿著該第二字元線隔開， 該第一組垂直閘極柱與該第二組閘極柱間隙相鄰，且該第二組垂直閘極柱與該第一組閘極柱間隙相鄰。
  4. 如申請專利範圍第1項所述之記憶體裝置，其中該複數個垂直閘極柱具有數個彎曲的外部表面。
  5. 如申請專利範圍第1項所述之記憶體裝置，更包括圍繞該複數個垂直閘極柱之複數個彎曲的電荷儲存層。
  6. 如申請專利範圍第5項所述之記憶體裝置，其中該複數個堆疊之鄰近堆疊係被一具有一長度之容積隔開，且該容積沿著該長度在下述兩者之間交替：(i)介電材料填充與(ii)由該複數個彎曲的電荷儲存層之其中一個所包圍之該複數個垂直閘極柱之其中一個。
  7. 如申請專利範圍第1項所述之記憶體裝置，更包括複數個平坦電荷儲存層，該複數個平坦電荷儲存位在該複數個垂直閘極柱之反側。
  8. 如申請專利範圍第7項所述之記憶體裝置，其中該複數個堆疊之鄰近堆疊係被一具有一長度之容積隔開，且該容積沿著該長度在下述兩者之間交替：(i)介電材料填充與(ii)具有該複數個垂直閘極柱之反側之數個平坦電荷儲存層之該複數個垂直閘極柱之其中一個。
  9. 如申請專利範圍第1項所述之記憶體裝置，其中該控制電路藉由將一讀取偏壓施加至該複數條字元線之選擇的其中一個，並將一截止偏壓(off bias)施加至與該複數條字元線之該選擇 的其中一個相鄰的該複數條字元線之另一條字元線，來執行一讀取操作。
  10. 如申請專利範圍第1項所述之記憶體裝置，其中該控制電路藉由將一讀取偏壓施加至該複數條字元線之一選擇的其中一個，並藉由將一截止偏壓施加至與該複數條字元線之該選擇的其中一個之反側面的該複數條字元線之該選擇的其中一個相鄰的該複數條字元線之二條字元線，來執行一讀取操作。
  11. 一種製作記憶體裝置的方法，包括：形成被複數個間隙隔開之複數個堆疊之導電條；形成位在該複數個堆疊之導電條上面並正交於該複數個堆疊之導電條之複數條字元線，該複數條字元線電性耦接至複數個垂直閘極柱，該些垂直閘極柱用於作為控制該複數個堆疊之導電條中之電流流動之數個閘極，該複數條字元線包括彼此相鄰之一第一字元線及一第二字元線；形成在該複數個堆疊之導電條之間的該複數個垂直閘極柱，該複數個垂直閘極柱包括一電性耦接至該第一字元線之第一組垂直閘極柱，以及一電性耦接至該第二字元線之第二組垂直閘極柱，該第一組垂直閘極柱相對於該第二組垂直閘極柱交錯；以及形成控制電路，控制該複數條字元線作為數個閘極，以控制該複數個堆疊之導電條中之電流流動，並控制數個非揮發性記憶體操作。
  12. 如申請專利範圍第11項所述之方法，其中該複數個垂 直閘極柱具有一第一間距，該第一間距大於該複數條字元線之一第二間距。
  13. 如申請專利範圍第11項所述之方法，更包括：形成在該複數個間隙中之數個電荷儲存層與閘極材料；蝕刻該閘極材料，以留下隔開了複數個電洞之該複數個垂直閘極柱；以及在該複數個電洞中形成介電材料。
  14. 如申請專利範圍第11項所述之方法，更包括：在該複數個間隙中形成介電材料；蝕刻該介電材料及數個複數個堆疊之導電條，以形成被置於在該些堆疊之導電條之間的該介電材料中心的數個孔穴；在該些孔穴中形成該複數個垂直閘極柱。
  15. 如申請專利範圍第11項所述之方法，其中該第一組垂直閘極柱係相對於該第二組垂直閘極柱交錯，以使該第一組垂直閘極柱被一第一組閘極柱間隙係沿著該第一字元線隔開，使該第二組垂直閘極柱係被一第二組閘極柱間隙沿著該第二字元線隔開，該第一組垂直閘極柱與該第二組閘極柱間隙相鄰，且該第二組垂直閘極柱與該第一組閘極柱間隙相鄰。
  16. 如申請專利範圍第11項所述之方法，其中該複數個垂直閘極柱具有數個彎曲的外部表面。
  17. 如申請專利範圍第11項所述之方法，更包括圍繞該複數個垂直閘極柱之複數個彎曲的電荷儲存層。
  18. 如申請專利範圍第17項所述之方法，其中該複數個堆疊之鄰近堆疊係被一具有一長度之容積隔開，且該容積沿著在下述兩者之間的該長度交替：(i)介電材料填充與(ii)由該複數個彎曲的電荷儲存層之其中一個所包圍之該複數個垂直閘極柱之其中一個。
  19. 如申請專利範圍第11項所述之方法，更包括複數個平坦電荷儲存層，該複數個平坦電荷儲存層位在該複數個垂直閘極柱之反側。
  20. 如申請專利範圍第19項所述之方法，其中該複數個堆疊之鄰近堆疊係被一具有一長度之容積隔開，且該容積沿著在下述兩者之間的該長度交替：(i)介電材料填充與(ii)具有該複數個垂直閘極柱之反側之數個平坦電荷儲存層之該複數個垂直閘極柱之其中一個。
  21. 如申請專利範圍第11項所述之方法，其中該控制電路藉由將一讀取偏壓施加至該複數條字元線之選擇的其中一個，並將一截止偏壓施加至與該複數條字元線之該選擇的其中一個相鄰的該複數條字元線之另一條字元線，來執行一讀取操作。
  22. 如申請專利範圍第11項所述之方法，其中該控制電路藉由將一讀取偏壓施加至該複數條字元線之選擇的其中一個，並藉由將一截止偏壓施加至與該複數條字元線之該選擇的其中一個之反側面的該複數條字元線之該選擇的其中一個相鄰的該複數條字元線之兩條字元線，來執行一讀取操作。
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