CN105448928B - 具有交错的垂直栅极的3d nand非易失性存储器 - Google Patents

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Abstract

一种存储器装置包括数个叠层的导电条、位于数个叠层的导电条上面并正交于数个叠层的导电条的字线、垂直栅极柱以及控制电路。字线电性耦接至垂直栅极柱，用于作为控制这些叠层的导电条中的电流流动的栅极。字线包括彼此相邻的第一字线及第二字线。垂直栅极柱在这些叠层的导电条之间。垂直栅极柱包括电性耦接至第一字线的第一组垂直栅极柱以及电性耦接至第二字线的第二组垂直栅极柱。第一组垂直栅极柱相对于第二组垂直栅极柱交错。控制电路控制字线作为栅极以控制这些叠层的导电条中的电流流动，并控制非易失性存储器操作。

Description

具有交错的垂直栅极的3D NAND非易失性存储器
技术领域
本发明涉及高密度存储器装置，特别是涉及存储器装置，其中多个平面的存储单元被配置以提供一种三维3D阵列。
背景技术
图1为一种具有数个具有固定间距的垂直栅极的3D垂直栅极存储器阵列的一部分的布局视图。以后续附图的观点而言，可更进一步理解此布局视图。字线2、4及6延伸横越过3D垂直栅极存储器阵列的上表面。字线2、4及6电性耦接至延伸进入页面的垂直栅极柱(例如垂直栅极柱8、10、12、14及16)。耦接至相同的字线的垂直栅极柱，通过介电柱(dielectric column)(例如介电柱18、20、22、24及26)而与电性耦接至一邻近字线的垂直栅极柱能电性隔离。
导电条28、30、32及34为在导电与介电条之间交替的一叠层条中的顶端条。流经导电条28、30、32及34的电流由延伸导电条的长度的各个箭号所显示。在延伸进入页面的方向中，每个叠层条在导电与介电条之间交替。
垂直栅极柱施加偏压以控制导电条(例如导电条28、30、32及34)中的电流流动。垂直栅极柱也控制其他导电条中的电流流动，在图中看不见但更深地被安置在这些叠层条中(更深地往延伸进入页面的方向)。
电荷储存结构(例如电荷储存结构36、38、40、42、44、46、48及50)被安置与这些叠层条的两侧相邻。电荷储存结构的一实施例为氧化硅-氮化硅-氧化硅。储存于电荷储存结构的接近部分的电荷，通过邻近的垂直栅极柱而改变待施加于其上的偏压，以便形成在导电条的接近部分中的电流流动。
每个存储器装置为一双栅控装置(double gated device)。栅极位于用于作为一通道的导电条的每一侧。一电荷储存结构也位于用于作为一通道的导电条的每一侧，位于中间的导电条与导电条的每一侧的每个栅极之间。
电性耦接至一第一字线的垂直栅极柱，与电性耦接至一与第一字线相邻的第二字线的垂直栅极柱对准。类似地，在一特定字线的一第一侧的介电柱，与在特定字线的一第二侧上的介电柱对准；第一侧与第二侧位于特定字线的相反侧。字线只被安置在垂直栅极柱上面，而未被安置在介电柱上面。在电性耦接至对准列的垂直栅极柱的字线之间所产生的大间隙，表示一对于存储器密度的设计限制。
研发人员将期望增加三维集成电路存储器的存储器密度。
发明内容
本发明的一个实施方式为一存储器装置，包括多个叠层的导电条、位于多个叠层的导电条上面并正交于多个叠层的导电条的多条字线、在多个叠层的导电条之间的多个垂直栅极柱以及控制电路。
多条字线电性耦接至多个垂直栅极柱，这些垂直栅极柱用于作为控制多个叠层的导电条中的电流流动的数个栅极。多条字线包括彼此相邻的一第一字线及一第二字线。
多个垂直栅极柱包括一电性耦接至第一字线的第一组垂直栅极柱，以及一电性耦接至第二字线的第二组垂直栅极柱。第一组垂直栅极柱相对于第二组垂直栅极柱交错。这种交错导致一蜂巢图案。
控制电路控制多条字线作为数个栅极，以控制多个叠层的导电条中的电流流动，并控制数个非易失性存储器操作。
在本发明的一个实施例中，第一组垂直栅极柱相对于第二组垂直栅极柱交错，以使第一组垂直栅极柱沿着第一字线隔开了一第一组栅极柱间隙，使第二组垂直栅极柱沿着第二字线隔开了一第二组栅极柱间隙，使第一组垂直栅极柱与第二组栅极柱间隙相邻，并使第二组垂直栅极柱与第一组栅极柱间隙相邻。
在本发明的一个实施例中，多个垂直栅极柱具有数个弯曲的外部表面。
本发明的一个实施例还包括多个弯曲的电荷储存结构层，围绕多个垂直栅极柱。在本发明的一个实施例中，多个叠层的邻近叠层隔开了一具有一长度的空间，且此空间沿着在下述两者之间的长度交替：(i)介电材料填充：以及(ii)由多个弯曲的电荷储存结构层的其中一个所包围的多个垂直栅极柱中的其中一个。
本发明的一个实施例还包括多个平坦电荷储存结构层，位在多个垂直栅极柱的相反侧。在本发明的一个实施例中，多个叠层的邻近叠层隔开了一具有一长度的空间，且此空间沿着在下述两者之间的长度交替：(i)介电材料填充；以及(ii)具有多个垂直栅极柱的相反侧的数个平坦电荷储存结构层的多个垂直栅极柱中的其中一个。
在本发明的一个实施例中，控制电路通过将一读取偏压施加至多条字线中的一选择的其中一个，并将一截止偏压(off bias)施加至与多条字线中的选择的其中一个相邻的多条字线中的另一条字线，来执行一读取操作。在本发明的一个实施例中，控制电路通过将一读取偏压施加至该多条字线中的一选择的其中一个，并将一截止偏压施加至与多条字线中的选择的其中一个的相反侧的多条字线中的选择的其中一个相邻的多条字线中的两条字线，来执行一读取操作。
本发明的另一实施方式为一种方法，包括：
形成隔开了多个间隙的多个叠层的导电条；
形成位于该多个叠层的导电条上面并正交于该多个叠层的导电条的多条字线，多条字线电性耦接至多个垂直栅极柱，用于作为控制多个叠层的导电条中的电流流动的数个栅极，多条字线包括彼此相邻的一第一字线及一第二字线；
形成在多个叠层的导电条之间的多个垂直栅极柱，多个垂直栅极柱包括一电性耦接至第一字线的第一组垂直栅极柱，以及一电性耦接至第二字线的第二组垂直栅极柱，第一组垂直栅极柱相对于第二组垂直栅极柱交错；以及
形成控制电路，控制多条字线作为数个栅极，以控制该多个叠层的导电条中的电流流动，并控制数个非易失性存储器操作。
本发明的一个实施例还包括：
形成在多个间隙中的数个电荷储存结构层与栅极材料；
蚀刻栅极材料以留下隔开了多个空穴的多个垂直栅极柱；以及
在多个空穴中形成介电材料。
本发明的一个实施例还包括：
在多个间隙中形成介电材料；
蚀刻介电材料及数个多个叠层的导电条以形成被置于这些叠层的导电条之间的介电材料中心的数个孔穴；以及
在孔穴中形成多个垂直栅极柱。
在本发明的一个实施例中，第一组垂直栅极柱相对于第二组垂直栅极柱交错，以使第一组垂直栅极柱沿着第一字线隔开了一第一组栅极柱间隙，使第二组垂直栅极柱沿着第二字线隔开了一第二组栅极柱间隙，使第一组垂直栅极柱与第二组栅极柱间隙相邻，并使第二组垂直栅极柱与第一组栅极柱间隙相邻。
在本发明的一个实施例中，多个垂直栅极柱具有数个弯曲的外部表面。
本发明的一个实施例还包括围绕多个垂直栅极柱的多个弯曲的电荷储存结构层。在本发明的一个实施例中，多个叠层的邻近叠层隔开了一具有一长度的空间，且此空间沿着在下述两者之间的长度交替：(i)介电材料填充；以及(ii)由多个弯曲的电荷储存结构层的其中一个所包围的多个垂直栅极柱的其中一个。
本发明的一个实施例还包括多个平坦电荷储存结构层，位于多个垂直栅极柱的相反侧。在本发明的一个实施例中，多个叠层的邻近叠层隔开了一具有一长度的空间，且此空间沿着在下述两者之间的长度交替：(i)介电材料填充；以及(ii)具有多个垂直栅极柱的相反侧的数个平坦电荷储存结构层的多个垂直栅极柱中的其中一个。
在本发明的一个实施例中，控制电路通过将一读取偏压施加至该多条字线中的一选择的其中一个，并将一截止偏压施加至与多条字线中的选择的其中一个相邻的多条字线中的另一条字线，来执行一读取操作。在本发明的一个实施例中，控制电路通过将一读取偏压施加至该多条字线中的一选择的其中一个，并将一截止偏压施加至与多条字线中的选择的其中一个的相反侧的多条字线中的选择的其中一个相邻的多条字线中的两条字线，来执行一读取操作。
本发明的其他实施方式及优点可在检阅附图、详细说明与随后的权利要求书时获得理解。
附图说明
图1为具有数个具有固定间距的垂直栅极的一种3D垂直栅极存储器阵列的一部分的布局视图；
图2为具有数个具有交错间距的垂直栅极的一种3D垂直栅极存储器阵列的一部分的布局视图；
图3为具有数个具有交错间距的垂直栅极的一种替代3D垂直栅极存储器阵列的一部分的布局视图；
图4及图5为由一电荷储存结构所包围的图3的垂直栅极柱的剖面图；
图6为具有数个具有交错间距的垂直栅极的一种3D垂直栅极存储器阵列的一实施例的透视图；
图7至图18绘示图2的制作具有数个具有交错间距的垂直栅极的3D垂直栅极存储器阵列的一工艺流程；
图19至图28绘示图3的制作具有数个具有交错间距的垂直栅极的3D垂直栅极存储器阵列的一工艺流程；
图29至图31绘示施加至字线的偏压配置，用于在具有数个具有交错间距的垂直栅极的3D垂直栅极存储器阵列上执行存储器操作；
图32为一种集成电路存储器的简化方框图，集成电路存储器具有一3D垂直栅极存储器阵列，而数个垂直栅极位于交错间距。
【符号说明】
ML1、ML2、ML3：金属层
WLn、WLn-1、…WL1：字线
2、4、6：字线
8、10、12、14、16：垂直栅极柱
18、20、22、24、26：介电柱
28、30、32、34：导电条
36、38、40、42、44、46、48、50：电荷储存结构
103、104、105、106、107：字线
108、110、112、114、116：垂直栅极材料/垂直栅极柱
118、120、122、124、126：介电柱
128、130、132、134：导电条
136、138、140、142、144、146、148、150：电荷储存结构
162、164、166、168：孔穴
172、174、176、178：介电柱
180、182：导电插塞
184：串列选择线/串列选择线电路
190、192、194、196、198：垂直栅极柱
203、204、205、206、207：字线
218、220、222、224、226：介电条行/介电柱
228、230、232、234：导电条
238、242：垂直栅极柱
262、264、266、268：孔穴
272、274、276：垂直栅极柱
280、282：导电插塞
284：串列选择线
290、292、294、296、298：垂直栅极柱
312：二氧化硅
314：层
320：氧化硅层O1
322：氮化硅层N1
324：氧化硅层O2
402、403、404、405：导电条
402B、403B、404B、405B：阶梯结构
409：SSL栅极结构
412、413、414：导电条
412A、413A、414A、415A：阶梯结构
415：导电条/存储器材料
419：SSL栅极结构
425-1、425-n-1、425-n：字线
426：接地选择线GSL/栅极选择线GSL
427：栅极选择线GSL
428：电源线
429：栅极结构
502：顶端导电条层
504：介电条层
506：导电条层
508：底部介电条层
510、512、514、516：叠层条
602：顶端导电条层
604：介电条层
606：导电条层
608：底部介电条层
610、612、614、616：叠层条
710：电荷储存结构
712、714：寄生电流
720：电荷储存结构
958：平面译码器
959：SSL线
960：存储器阵列
961：列译码器
962：字线
963：行译码器
964：位线
965：总线
966：区块
967：数据总线
968：区块
969：偏压配置状态机
971：数据输入线
972：数据输出线
974：电路
975：集成电路
具体实施方式
以下参考图2至图32而提供本发明的数个实施例的详细说明。
图2为具有数个具有交错间距的垂直栅极的一种3D垂直栅极存储器阵列的一部分的布局视图。
字线103、104、105、106及107延伸横越过3D垂直栅极存储器阵列的上表面。字线103、104、105、106及107电性耦接至延伸进入页面的垂直栅极柱(例如垂直栅极柱108、110、112、114及116)。例示的字线材料为金属及多晶硅，金属及多晶硅可以利用低电阻硅化物(例如硅化钴)覆盖。更一般而言，字线可包括各种材料，包括掺杂半导体、金属以及导电化合物，像是硅、锗、硅锗、碳化硅、锡、钽、钨及铂。
介电柱(例如介电柱118、120、122、124及126)使电性耦接至一字线的垂直栅极柱与电性耦接至另一条字线的其他垂直栅极柱隔离。举例而言，介电柱使电性耦接至字线103的垂直栅极柱与电性耦接至字线105的垂直栅极柱电性隔离。在另一个例子中，介电柱使电性耦接至字线104的垂直栅极柱与电性耦接至字线106的垂直栅极柱能电性隔离。
电性耦接至字线103的垂直栅极柱与电性耦接至字线105的垂直栅极柱，以及与电性耦接至字线107的垂直栅极柱对准。电性耦接至字线104的垂直栅极柱与电性耦接至字线106的垂直栅极柱对准。垂直栅极柱可包括适合于作为供存储单元用的通道的半导体材料，例如包括硅、锗、硅锗、砷化镓、碳化硅以及石墨烯材料。
电性耦接至字线103、105及107的垂直栅极柱相对于电性耦接至字线104及106的垂直栅极柱交错。举例而言，耦接至字线103的垂直栅极柱，沿着字线103隔开了一第一组间隙，而第一组间隙以介电柱及导电条填补。耦接至字线104的垂直栅极柱沿着字线104隔开了一第二组间隙，而第二组间隙以介电柱及导电条填补。耦接至字线103的垂直栅极柱与第二组间隙相邻，而不是与耦接至字线104的垂直栅极柱相邻。耦接至字线104的垂直栅极柱与第一组间隙相邻，而不是与耦接至字线103的垂直栅极柱相邻。
这种垂直栅极柱的交错导致一蜂巢图案，其允许一较大的存储器密度。连续邻近的字线可被标示为在偶数字线与奇数字线之间的交替。电性耦接至一偶数字线的垂直栅极柱，与电性耦接至其他偶数字线的垂直栅极柱对准。电性耦接至一奇数字线的垂直栅极柱，与电性耦接至其他奇数字线的垂直栅极柱对准。因为在两个相邻的奇数字线之间的空间被一偶数字线所占用(说明另一种方式，因为在两个邻近的偶数字线之间的空间被一奇数字线所占用)，所以增加了存储器密度。
导电条128、130、132及134为在导电与介电条之间交替的一叠层条中的顶端条。流经导电条128、130、132及134的电流由延伸导电条的长度的各个箭头所显示。在延伸进入页面的方向中，每个叠层条在导电与介电条之间交替。每一条支援一NAND串的非易失性存储单元。
垂直栅极柱施加偏压以控制导电条(例如导电条128、130、132及134)中的电流流动。垂直栅极柱亦控制其他导电条中的电流流动，在图中看不见但更深地被安置在这些叠层条中(更深地往延伸进入页面的方向)。
电荷储存结构，例如电荷储存结构136、138、140、142、144、146、148及150，被安置与这些叠层条的两侧相邻。电荷储存结构的一例子为氧化硅-氮化硅-氧化硅。更一般而言，存储器装置中的电荷储存结构可包括从快闪存储器技术得知的多层介电电荷捕捉结构，例如SONOS、BE-SONOS、TANOS以及MA BE-SONOS等等。储存于电荷储存结构的接近部分中的电荷，通过邻近的垂直栅极柱改变被施加于其上的偏压，以便形成在导电条的接近部分中的电流流动。别处提供存储器操作的例子。
每个存储器装置为单一栅控装置(gated device)。在沿着一导电条的一特定点，用于作为一栅极的一垂直栅极柱刚好位于导电条的一侧，而非位于导电条的两侧。电荷储存结构位于中间的导电条与导电条的一侧的栅极之间。
任何特定的垂直栅极柱作为一栅极至位于栅极的两侧的装置。在每个层的导电条中，相同的栅极控制电流是否在位于栅极的两侧的导电条的部分中流动，以使相同的栅极控制位在栅极的两侧的装置。然而，一存储器操作可选择刚好位于栅极的一侧的一个特定的导电条，以便在一存储器操作中，选择一个存储器装置。
图3为具有数个具有交错间距的垂直栅极的一替代3D垂直栅极存储器阵列的一部分的布局视图。
字线203、204、205、206及207延伸横越过3D垂直栅极存储器阵列的上表面。字线203、204、205、206及207电性耦接至延伸进入页面的垂直栅极柱(例如垂直栅极柱238及242)。例示字线材料为金属及多晶硅，金属及多晶硅可以利用低电阻硅化物(例如硅化钴)覆盖。更一般而言，字线可包括各种材料，包括掺杂半导体、金属以及导电化合物，像硅、锗、硅锗、碳化硅、锡、钽、钨及铂。
介电柱(例如介电柱218、220、222、224及226)使电性耦接至一字线的垂直栅极柱与能电性耦接至另一条字线的其他垂直栅极柱隔离。举例而言，介电柱使电性耦接至字线203的垂直栅极柱与电性耦接至字线205的垂直栅极柱能电性隔离。在另一个例子中，介电柱使电性耦接至字线204的垂直栅极柱与电性耦接至字线206的垂直栅极柱电性隔离。
电性耦接至字线203的垂直栅极柱，与电性耦接至字线205的垂直栅极柱以及与电性耦接至字线207的垂直栅极柱对准。电性耦接至字线204的垂直栅极柱，与电性耦接至字线206的垂直栅极柱对准。垂直栅极柱可包括适合于作为供存储单元用的通道的半导体材料，例如包括硅、锗、硅锗、砷化镓、碳化硅，以及石墨烯材料。
电性耦接至字线203、205及207的垂直栅极柱，相对于电性耦接至字线204及206的垂直栅极柱交错。举例而言，耦接至字线203的垂直栅极柱沿着字线203隔开了一第一组间隙，而第一组间隙以介电柱及导电条填补。耦接至字线204的垂直栅极柱沿着字线204隔开了一第二组间隙，而第二组间隙以介电柱及导电条填补。耦接至字线203的垂直栅极柱与第二组间隙相邻，而不是与耦接至字线204的垂直栅极柱相邻。耦接至字线204的垂直栅极柱与第一组间隙相邻，而不是与耦接至字线203的垂直栅极柱相邻。
这种垂直栅极柱的交错导致一蜂巢图案，其允许一较大的存储器密度。连续邻近的字线可被标示为在偶数字线与奇数字线之间的交替。电性耦接至一偶数字线的垂直栅极柱，与电性耦接至其他偶数字线的垂直栅极柱对准。电性耦接至一奇数字线的垂直栅极柱，与电性耦接至其他奇数字线的垂直栅极柱对准。因为在两个相邻的奇数字线之间的空间被一偶数字线所占用(说明另一种方式，因为在两个邻近的偶数字线之间的空间被一奇数字线所占用)，所以增加了存储器密度。
导电条228、230、232及234为在导电与介电条之间交替的一叠层条中的顶端条。流经导电条228、230、232及234的电流由延伸导电条的长度的各个箭头所显示。箭头沿着显现在导电条的交替侧上的垂直栅极柱周围的导电条而在文体上显示往复地弯曲。在延伸进入页面的方向中，每个叠层条在导电与介电条之间交替。每一条支援一NAND串的非易失性存储单元。
每个存储器装置为单一栅控装置。在沿着一导电条的一特定点，用于作为一栅极的一垂直栅极柱刚好位于导电条的一侧，而非位于导电条的两侧。一电荷储存结构位于中间的导电条与导电条的一侧的栅极之间。
任何特定的垂直栅极柱作为一栅极至位于栅极的两侧的装置。在每个层的导电条中，相同的栅极控制电流是否在位于栅极的两侧的导电条的部分中流动，以使相同的栅极控制位于栅极的两侧的装置。然而，一存储器操作可选择刚好位于栅极的一侧的一个特定的导电条，以使在一存储器操作中，选择一个存储器装置。
垂直栅极柱施加偏压以控制导电条，例如是导电条228、230、232及234中的电流流动。垂直栅极柱也控制其他导电条中的电流流动，在图中看不见但更深地被安置在这些叠层条中(更深地往延伸进入页面的方向)。
电荷储存结构缠绕在每个垂直栅极柱周围，例如缠绕在垂直栅极柱238及242周围。一电荷储存结构的一例子为氧化硅-氮化硅-氧化硅。更一般而言，存储器装置中的电荷储存结构可包括从快闪存储器技术得知的多层介电电荷捕捉结构，例如SONOS、BE-SONOS、TANOS以及MABE-SONOS等等。储存于接近电荷储存结构中的电荷通过邻近的垂直栅极柱改变待施加于其上的偏压，以便导致在导电条的接近部分中的电流流动。存储器操作的例子讨论于下。
在图2及图3中，介电柱118、120、122、124及126以及垂直栅极柱238及242的一例示直径范围具有40-50nm的例示范围。在其他实施例中，介电柱与垂直栅极柱在一个或多个字线层中可具有正方形、长方形、圆形和/或其他形状的剖面。
介电柱118、120、122、124及126以及垂直栅极柱238及242的一例示间距(pitch)具有80至100nm的例示范围，而一半间距是40至50nm。字线一半间距具有20至25nm的例示范围。条叠层间距具有80-100nm的例示范围，或具有40至50nm的例示范围的一半间距。字线间距小于沿单一字线的垂直栅极柱的间距。举例而言，字线间距为沿着单一字线的垂直栅极的间距的一半。低字线间距为交错的垂直栅极柱的结果。在替代布局中，沿着单一字线字线间距与垂直栅极的分数为1/4、1/8或其他2的乘方的倒数。替代实施例具有数个布局，其中字线间距为″非二分法(nondichotomous)″，或其他分数并非是2的乘方的倒数且尚小于1。
每个4F2面积具有可储存数据的电荷储存结构的两个面积。所以，每个存储单元占据2F2。如果每个存储单元可执行储存2个数据位元的MLC，或储存3个数据位元的TLC，则存储器密度可超过1Tb，其在小于160mm2的单一集成电路的面积中具有32个导电条层。
图4及图5为由一电荷储存结构所包围的图3的垂直栅极柱的剖面。
在图4的一代表装置中，电荷储存结构可包括一能隙工程复合隧道型介电层，包括小于2nm厚的一层二氧化硅320、小于3nm厚的一层氮化硅322，以及小于4nm厚的一层二氧化硅324。在一实施例中，复合隧道型介电层由一超薄氧化硅层O1 320(例如)、一超薄氮化硅层N1 322(例如)及一超薄氧化硅层O2 324(例如)所构成，这导致大约2.6eV的价带能阶的增加，从与半导体本体的界面开始有偏移量或更少。O2层于一第二偏移量(例如从界面开始大约至)使N1层与电荷捕捉层隔开了较低的价带能阶(较高的空穴隧穿阻障)及较高的传导带能阶的一区域。足够引发空穴隧穿的电场在第二位置之后，提高价带能阶至一有效消除空穴隧穿阻障的位准，这是因为第二位置位于一距离此界面的更大的距离。因此，O2层并未大幅地阻碍电场辅助的空穴隧穿，同时改善工程隧道型介电材料的能力以在低电场期间阻断漏流。这些层可通过使用譬如LPCVD而被保形地沉积。
可采用其他电荷捕捉材料及结构，包括譬如氮氧化硅(SixOyNz)、富硅氮化物、富硅氧化物、包括嵌入纳米微粒的捕捉层等等。
介电层可包括一层二氧化硅，且可通过LPCVD或其他通过一湿炉氧化过程而从氮化物湿转换而形成。其他阻隔介电材料可包括像氧化铝的高κ材料。
被应用来形成这些层的BE-SONOS ONO薄膜及通道材料的沉积技术，可通过已知的LPCVD工艺而简单地被实现，这提供所需要的优越的薄膜品质及保形。另一方面，例如原子层沉积ALD工具的工具可为这些层而开发。
可通过一后沉积NO退火或通过在沉积期间将NO添加至环境，使用例如是可选择的氮化反应的现场蒸汽产生ISSG的方式来形成一种二氧化硅的隧穿层(tunneling layer)。这种隧穿层可利用替代物进行设计，例如被氮化氧化物以供改善持久性，和/或氟处理以供改善界面态阶品质。其他低漏流氧化物(例如Al2O3)是可能的。
此氮化硅的隧穿层，亦称为一隧道型氮化物层，可譬如通过使用低压化学气相沉积LPCVD，使用譬如于680℃下的二氯硅烷DCS及NH3前驱物而形成。在替代工艺中，隧道型氮化物层包括氮氧化硅，通过使用一种与N2O前驱物类似的工艺而制成。因为其轻薄化，氮化硅的隧穿层对于储存电荷是较差的。氮化硅的隧穿层提供一低空穴阻绝高度以促进空穴注入，以供-FN擦除用。各种其他材料，连同它们与硅的价带偏移为：SiO24.4eV、Si3N41.8eV、Ta2O53.0eV、BaTiO32.3eV、BaZrO33.4eV、ZrO23.3eV、HfO23.4eV、Al2O34.9eV、Y2O33.6eV、ZrSiO43.4eV。虽然其他材料是可能的，但Si3N4具有最低空穴阻绝高度，具有1.8eV。
电荷储存层包括譬如通过使用LPCVD而形成的氮化硅。可采用其他电荷捕捉材料及结构，包括譬如氮氧化硅(SixOyNz)、富硅氮化物、富硅氧化物、包括嵌入纳米微粒的捕捉层等等。各种电荷补捉材料说明于Bhattacharyya的上述参考的美国US2006/0261401A1专利申请公开，名称为“崭新的低功率非易失性存储器与栅叠层(Novel Low Power Non-Volatile Memory and Gate Stack)”中，其公开日为2006年11月23日。高电荷捕捉效率替代物为氮氧化物、富硅氮化物、嵌入纳米微粒，以及HfO2。
相较于图5，图4绘示一非复合隧道型介电层，其包括一层二氧化硅312，除了较薄以外，类似于层314中的阻隔介电层。
图6为具有数个具有交错间距的垂直栅极的一3D垂直栅极存储器阵列的一实施例的透视图。
绝缘材料被移离此图以露出额外结构。举例而言，绝缘层在导电条之间，在脊形叠层中被移除，且在导电条的脊形叠层之间被移除。
多层阵列形成于一绝缘层上，并包括与多个脊形叠层共形且作为字线WLn、WLn-1、...WL1的多条字线425-1、....、425-n-1、425-n。多个脊形叠层包括导电条412、413、414、415。相同平面中的导电条通过阶梯结构而电性耦接在一起。
绘示的字线编号(从整体结构的背面到前面而从1上升至N)应用至偶数存储器分页。关于奇数存储器分页，字线编号从整体结构的背面到前面而从N下降至1。
阶梯结构412A、413A、414A、415A终止导电条，例如导电条412、413、414、415。如所绘示的，这些阶梯结构412A、413A、414A、415A电性连接至不同位线，以供连接至译码电路，用于选择在此阵列之内的平面。在此多个脊形叠层被定义的同时，这些阶梯结构412A、413A、414A、415A可被图案化。
阶梯结构402B、403B、404B、405B终止导电条，例如导电条402、403、404、405。如所绘示的，这些阶梯结构402B、403B、404B、405B电性连接至不同的位线，以供连接至译码电路，用于选择在此阵列之内的平面。在此多个脊形叠层被定义的同时，这些阶梯结构402B、403B、404B、405B可被图案化。
任何既定叠层的导电条耦接至阶梯结构412A、413A、414A、415A或阶梯结构402B、403B、404B、405B，而非两者。一叠层的导电条具有位线端-至-电源线端方位，或电源线端-至-位线端方位的两个相反方位中的其中一个。举例而言，此叠层的导电条412、413、414、415具有位线端-至-电源线端方位；而此叠层的导电条402、403、404、405具有电源线端-至-位线端方位。
此叠层的导电条412、413、414、415通过阶梯结构412A、413A、414A、415A而于一端终止，经由SSL栅极结构419、栅极选择线GSL 426、字线425-1WL至425-N WL、栅极选择线GSL427，并通过电源线428而于另一端终止。此叠层的导电条412、413、414、415并未到达阶梯结构402B、403B、404B、405B。
此叠层的导电条402、403、404、405通过阶梯结构402B、403B、404B、405B而于一端终止，经由SSL栅极结构409、栅极选择线GSL 427、字线425-N WL至425-1WL、栅极选择线GSL426，并通过一电源线而于另一端终止(被此图的其他部分模糊化)。此叠层的导电条402、403、404、405并未到达阶梯结构412A、413A、414A、415A。
一层存储器材料使字线425-1至425-n与导电条412-415及402-405分离，如前图所详细说明的。接地选择线GSL 426及GSL 427与多个脊形叠层共形，类似于字线。
每个叠层的导电条通过阶梯结构而于一端终止，并通过一电源线而于另一端终止。举例而言，此叠层的导电条412、413、414、415通过阶梯结构412A、413A、414A、415A而于一端终止，并通过电源线428而于另一端上终止。在此图的近端，每隔一个叠层的导电条，通过阶梯结构402B、403B、404B、405B终止；而每隔一个叠层的导电条通过一分离电源线终止。在此图的远端，每隔一个叠层的导电条通过阶梯结构412A、413A、414A、415A终止；而每隔一个叠层的导电条通过一分离电源线终止。或者，在相同区块中的每个叠层的导电条，可通过相同的阶梯结构而于一端终止，并以相同的电源线而于另一端终止。
位线及串列选择线形成于金属层ML1、ML2及ML3。
晶体管形成于阶梯结构412A、413A、414A与字线425-1之间。在这些晶体管中，导电条(例如413)作为此装置的通道区。SSL栅极结构(例如419、409)在定义字线425-1至425-n的相同步骤期间被图案化。一层硅化物426可沿着字线、接地选择线的上表面以及在栅极结构429上面形成。此层的存储器材料415可作为供晶体管用的栅极介电层。这些晶体管作为耦接至译码电路的串列选择栅极，用于选择此阵列中的特定的脊形叠层。
图7至图18绘示图2的制作具有数个具有交错间距的垂直栅极的3D垂直栅极存储器阵列的一工艺流程。
图7及图8分别为制作具有数个以交错间距的垂直栅极的3D垂直栅极存储器阵列的工艺流程中的一步骤的俯视及剖面视图。在图7的俯视图中，孔穴在导电与介电层之间交替的一叠层中被蚀刻。图8绘示沿着图7中的虚线的一剖面视图。
蚀刻工艺可通过使用一硬性掩膜工艺而被实施。举例而言，此图案可通过使用一光刻胶与使用浸泡193nm光刻工具的光曝光，而被建构在覆盖于碳硬性掩膜薄膜上的一介质膜上面。此光刻胶图案接着通过蚀刻而被传输至介质膜之上。介质膜将作为硬性掩膜，用于打开牺牲的碳硬性掩膜，且将使用牺牲的碳硬性掩膜以打开这些层中的空穴。
蚀刻可通过使用一等离子蚀刻配方(譬如通过使用NF3、CH2F2、HBr、O2、CH4及He的组合)而被完成。
此蚀刻留下在导电与介电条之间交替的多个叠层条510、512、514及516(往延伸进入页面的方向)。多个叠层条510、512、514及516具有包括顶端导电条层502、介电条层504、导电条层506以及底部介电条层508的条层。因为条510、512、514及516的顶层为顶端导电条层502，所以图7的俯视图绘示在各处的导电材料。
图9及图10分别为制作具有数个以交错间距的垂直栅极的3D垂直栅极存储器阵列的工艺流程中的一步骤的俯视及剖面视图。在图9的俯视图中，在图7及图8中被蚀刻的孔穴部分以一电荷储存结构填补。图10绘示沿着图9中的虚线的一剖面视图。每个孔穴的相反侧以一电荷储存结构(例如氧化物-氮化物-氧化物(ONO)或氧化物-氮化物-氧化物-氮化物-氧化物(ONONO))填补。
在图9中，电荷储存结构136、138、140、142、144、146、148及150在孔穴的两侧沿着孔穴的长度延伸。类似地，在图10中，电荷储存结构136、138、140、142、144、146、148及150具有一深度尺寸，此深度尺寸从多个叠层条的顶层条延伸至多个叠层条的底层条。与多个叠层条中的各个导电条相邻的电荷储存结构储存电荷，此电荷改变待被施加的偏压以便形成在导电条的接近部分中的电流流动。施加偏压的邻近的垂直栅极柱形成于一后来的步骤中。
图11及图12分别为制作具有数个以交错间距的垂直栅极的3D垂直栅极存储器阵列的工艺流程中的一步骤的俯视及剖面视图。在图11的俯视图中，在图7及图8中被蚀刻且部分以图9及图10中的电荷储存结构填补的孔穴，以垂直栅极材料108、110、112、114及116填补。
在一实施例中，垂直栅极材料为与多个条叠层的导电条中的材料相同的材料。在其他实施例中，虽然垂直栅极材料为如适合多个条叠层的导电条所说明的一种导电材料，但垂直栅极材料与多个条叠层的导电条中的导电材料不同。在更进一步的实施例中，垂直栅极材料可以是金属。
图12绘示沿着图11中的虚线的剖面视图。形成于图7及图8中的每个孔穴的未填补的其余部分，以垂直栅极材料108、110、112、114及116填补。
在图11中，垂直栅极材料108、110、112、114及116沿着形成于图7中的孔穴的中间延伸。类似地，在图12中，电荷储存结构136、138、140、142、144、146、148及150具有一深度尺寸，此深度尺寸从多个叠层条的顶层条延伸至多个叠层条的底层条。依据储存于中介的电荷储存结构中的电荷，邻近的垂直栅极材料施加偏压，这偏压可导致在导电条的接近部分中的电流流动。在后来的步骤中，垂直栅极材料划分成多个垂直栅极柱。
图13及图14分别为制作具有数个以交错间距的垂直栅极的3D垂直栅极存储器阵列的工艺流程中的一步骤的俯视及剖面视图。在图13的俯视图中，形成于图11及图12中的垂直栅极材料被选择性地蚀刻掉而成为多个垂直栅极柱。在图13及图14中，与蚀刻的垂直栅极材料相邻的电荷储存结构亦被蚀刻。然而，在其他实施例中，与蚀刻的垂直栅极材料相邻的电荷储存结构维持未被蚀刻；多个垂直栅极柱彼此电性解耦。图14绘示沿着图13中的虚线的一剖面视图。
在图13中，被蚀刻孔穴(例如孔穴162、164、166及168)围绕着垂直栅极材料。垂直栅极材料的连续邻近的条可被标示为在偶数垂直栅极材料条与奇数垂直栅极材料条之间交替。水平列的孔穴在围绕着偶数垂直栅极材料条的一列孔穴，及围绕着奇数垂直栅极材料条的一列孔穴之间交替。因此，邻近列的孔穴中的孔穴相对于彼此交错。围绕着偶数垂直栅极材料条的不同列的孔穴中的孔穴彼此对准，且围绕着奇数垂直栅极材料条的不同列的孔穴中的孔穴彼此对准。
在图14中，被蚀刻孔穴(例如孔穴162、164及166)具有一深度尺寸，此深度尺寸从多个叠层条的顶层条延伸至多个叠层条的底层条。孔穴通过蚀刻掉每隔一个垂直栅极材料条而形成。
图15及图16分别为制作具有数个以交错间距的垂直栅极的3D垂直栅极存储器阵列的工艺流程中的一步骤的俯视及剖面视图。在图15的俯视图中，在图13及图14中被蚀刻的孔穴，以介电材料(例如介电柱172、174、176及178)填补。
在一实施例中，介电材料为与多个条叠层的介电条中的材料相同的材料。在其他实施例中，虽然介电材料为如适合多个条叠层的介电条所说明的一绝缘材料，但形成于图15及图16中的介电材料与多个条叠层的绝缘条中的介电材料不同。
在图15中，介电材料填补形成于图13及图14中的孔穴。图16绘示沿着图15中的虚线的一剖面视图。类似地，在图16中，介电柱172、174及176具有一深度尺寸，此深度尺寸从多个叠层条的顶层条延伸至多个叠层条的底层条。介电柱使邻近的垂直栅极柱-其从前已是垂直栅极材料的单一相邻的条-彼此电性隔离。介电柱以与关于图13及图14中的被蚀刻孔穴所说明相同的方式而相对于彼此交错。
垂直栅极柱190、192、194、196及198为供串列选择装置用的栅极。剩下的垂直栅极柱为供非易失性存储器装置用的栅极。
图17为制作具有数个以交错间距的垂直栅极的3D垂直栅极存储器阵列的工艺流程中的一步骤的俯视图。在图17的俯视图中，导电插塞(例如导电插塞180及182)被形成以辅助在形成的垂直栅极柱与随后形成的字线及串列选择线之间的电性耦合。
图18为制作具有数个以交错间距的垂直栅极的3D垂直栅极存储器阵列的工艺流程中的一步骤的俯视图。在图18的俯视图中，字线103、104、105、106及107形成以电性耦接形成于图17中的导电插塞，以使字线103、104、105、106及107电性耦接至非易失性存储单元的垂直栅极柱。
串列选择线184被形成以电性耦接形成于图17中的导电插塞，以使串列选择线184电性耦接至选择多个叠层条的一个或多个的串列选择晶体管的垂直栅极柱。
串列选择线184与字线103、104、105、106及107被安置于不同的金属位准并具有垂直方位。在其他实施例中，串列选择线184与字线103、104、105、106及107被安置于相同的金属位准和/或具有平行方位。
图19至图28绘示图3的制作具有数个以交错间距的垂直栅极的3D垂直栅极存储器阵列的一工艺流程。
图19及图20分别为制作具有数个以交错间距的垂直栅极的3D垂直栅极存储器阵列的工艺流程中的一步骤的俯视及剖面视图。在图19的俯视图中，孔穴在导电与介电层之间交替的一叠层中被蚀刻。图20绘示沿着图19中的虚线的剖面视图。
蚀刻工艺可通过使用一硬性掩膜工艺而被实施。举例而言，此图案可通过使用一光刻胶与使用浸泡193nm光刻工具的光曝光，而被建构在覆盖于碳硬性掩膜薄膜上的一介质膜上面。此光刻胶图案接着通过蚀刻而被传输至介质膜之上。介质膜将作为硬性掩膜，用于打开牺牲的碳硬性掩膜，且牺牲的碳硬性掩膜将被使用来打开这些层中的空穴。
蚀刻可通过使用一等离子蚀刻配方，譬如，通过使用NF3、CH2F2、HBr、O2、CH4及He的组合而被完成。
此蚀刻留下在导电与介电条之间交替的多个叠层条610、612、614及616(往延伸进入页面的方向)。多个叠层条610、612、614及616具有包括顶端导电条层602、介电条层604、导电条层606以及底部介电条层608的条层。因为条610、612、614及616的顶层为顶端导电条层602，所以图19的俯视图绘示整个导电材料。
图19及图20中的蚀刻可以(虽然是不要求)比图7及图8中的蚀刻更狭小。图7及图8中的蚀刻形成容纳电荷储存结构的孔穴，而图19及图20中的蚀刻形成并未容纳电荷储存结构的孔穴。
图21及图22分别为制作具有数个以交错间距的垂直栅极的3D垂直栅极存储器阵列的工艺流程中的一步骤的俯视及剖面视图。在图21的俯视图中，图19及图20中被蚀刻的孔穴以介电材料(例如介电条行218、220、222、224及226)填补。
在一实施例中，介电材料为与多个条叠层的介电条中的材料相同的材料。在其他实施例中，虽然介电材料为如适合多个条叠层的介电条所说明的一绝缘材料，但形成于图21及图22中的介电材料与多个条叠层的绝缘条中的介电材料不同。
在图21中，介电材料填补形成于图19及图20中的孔穴。图22绘示沿着图21中的虚线的剖面视图。在图22中，介电条行218、220、222、224及226具有一深度尺寸，此深度尺寸从多个叠层条的顶层条延伸至多个叠层条的底层条。介电柱中的介电材料电性隔离随后待被形成的邻近的垂直栅极柱。
图23及图24分别为制作具有数个以交错间距的垂直栅极的3D垂直栅极存储器阵列的工艺流程中的一步骤的俯视及剖面视图。在图23的俯视图中，形成于图21及图22中的介电材料被蚀刻掉选择性地成为多个介电柱。与介电材料相邻的条叠层材料亦被蚀刻掉。与介电材料相邻的足够的条叠层材料被蚀刻，以便允许足够空间以供电荷储存结构及垂直栅极柱后来的形成。因此，孔穴可以(虽然是不要求)比图13及图14中被蚀刻的孔穴更大。
在图23中，被蚀刻孔穴(例如孔穴262、266及268)为绕着形成于图21及图22中的介电材料。介电材料的连续邻近的条可被标示为在偶数介电材料条与奇数介电材料条之间交替。水平列的孔穴在围绕着偶数介电材料条的一列孔穴，及围绕着奇数介电材料条的一列孔穴之间交替。因此，邻近列的孔穴中的孔穴相对于彼此交错。围绕着偶数介电材料条的不同列的孔穴中的孔穴彼此对准，且围绕着奇数介电材料条的不同列的孔穴中的孔穴彼此对准。
在图24中，被蚀刻孔穴(例如孔穴262、264及266)具有一深度尺寸，此深度尺寸从多个叠层条的顶层条延伸至多个叠层条的底层条。孔穴通过蚀刻掉每隔一个介电材料条，以及与介电材料相邻的条叠层材料而形成。
图25及图26分别为制作具有数个以交错间距的垂直栅极的3D垂直栅极存储器阵列的工艺流程中的一步骤的俯视及剖面视图。在图25的俯视图中，图23及图24中被蚀刻的孔穴以同心的电荷储存结构及垂直栅极柱填补，如图4及图5所示。每个非易失性存储器装置具有一弯曲通道、一弯曲电荷储存结构以及一弯曲的栅极。
图26绘示沿着第25图中的虚线的剖面视图。因为内部垂直栅极柱形成于高深宽比孔穴中，而非被蚀刻远离一高深宽比孔穴，所以降低了来自不完整的蚀刻的不必要的多线路(poly traces)的风险。来自垂直栅极柱的不必要的短路的风险，受限于使上表面彼此隔离。
在图26中，电荷储存结构及垂直栅极柱272、274及276具有一深度尺寸，此深度尺寸从多个叠层条的顶层条延伸至多个叠层条的底层条。与多个叠层条中的各个导电条相邻的电荷储存结构储存电荷，此电荷改变待被施加的偏压，以便导致在导电条的接近部分中的电流流动。
在图26中，垂直栅极柱290、292、294、296及298为供串列选择装置用的栅极。垂直栅极柱290、292、294、296及298具有一介电材料的外部填料(liner)，以使垂直栅极柱290、292、294、296及298与邻近条叠层中的导电条电性解耦。
图27为制作具有数个以交错间距的垂直栅极的3D垂直栅极存储器阵列的工艺流程中的一步骤的俯视图。在图27的俯视图中，形成导电插塞(例如导电插塞280及282)，以辅助在形成的垂直栅极柱与随后形成的字线及串列选择线之间的电性耦合。
图28为制作具有数个以交错间距的垂直栅极的3D垂直栅极存储器阵列的工艺流程中的一步骤的俯视图。在图28的俯视图中，形成字线203、204、205、206及207，以电性耦接形成于图27中的导电插塞，以使字线203、204、205、206及207电性耦接至非易失性存储单元的垂直栅极柱。
形成串列选择线284，以电性耦接形成于图27中的导电插塞，以使串列选择线284电性耦接至选择多个叠层条的一个或多个的串列选择晶体管的垂直栅极柱。
串列选择线284与字线203、204、205、206及207被安置于不同的金属位准并具有垂直方位。在其他实施例中，串列选择线284与字线203、204、205、206及207被安置于相同的金属位准和/或具有平行方位。
图29-31绘示施加至字线的偏压配置，用于在具有数个以交错间距的垂直栅极的3D垂直栅极存储器阵列上执行存储器操作。
在图29中，字线105存取为一读取操作所选择的存储单元。选择的存储单元包括电荷储存结构710。字线105施加一读取偏压Vread给电性耦接至字线105的垂直栅极。Vread偏压的一例子大于0V及小于6V。
串列选择线电路184施加串列选择信号以选择包括选择的存储单元的条叠层，并取消选择其他条叠层。串列选择线电路184经由垂直栅极柱190、192、194、196及198施加串列选择信号。为了选择包括顶端导电条130的条叠层，并取消选择包括顶端导电条128、132及134的条叠层，垂直栅极柱192及194导通包括顶端导电条130的条叠层的接近部分。剩下的垂直栅极柱190、196及198并未施加一on偏压。
位于字线105的相反邻近侧上的字线104及106施加一截止偏压Voff，以切断包括顶端导电条130的条叠层中的寄生电流712及714。一例示Voff偏压小于0V。截止偏压通过电性耦接至字线104及106的垂直栅极柱，而施加至最接近电性耦接至字线104及106的垂直栅极柱的条叠层的部分。
剩下的字线103及107施加一通过偏压Vpass，以导通最接近电性耦接至字线103及107的垂直栅极柱的条叠层的部分。一例示Vpass偏压系大于6V。
在组合中，读取偏压配置的偏压使一读取电流在包括顶端导电条130的条叠层中流动。层选择电路选择选择的条叠层中的正确的导电条。层选择电路的一例子绘示于图6中。
在图30中，字线105存取为一程序操作所选择的存储单元。选择的存储单元包括电荷储存结构720。字线105将一程序偏压Vprogram施加至电性耦接至字线105的垂直栅极。一例示Vprogram偏压为高达25V的一ISPP系列的脉冲。
串列选择线电路184施加串列选择信号，以选择包括选择的存储单元的条叠层，并取消选择其他条叠层。串列选择线电路184经由垂直栅极柱190、192、194、196及198施加串列选择信号。为了选择包括顶端导电条130的条叠层，并取消选择包括顶端导电条128、132及134的条叠层，垂直栅极柱192及194导通包括顶端导电条130的条叠层的接近部分。剩下的垂直栅极柱190、196及198并未施加一on偏压。举例而言，选择的条叠层中的导电条或位线偏压于0V。举例而言，未被选取的条叠层中的导电条或位线偏压于Vcc。
字线103、104、106及107施加一通过偏压Vpass，以导通最接近电性耦接至字线103、104、106及107的垂直栅极柱的条叠层的部分。为了一自我升压程序抑制效应，一例示Vpass偏压超过9V。
在组合中，程序偏压配置的偏压使一程序电流在包括顶端导电条130的条叠层中流动，并使电荷移动进入选择的存储单元的电荷储存结构720。层选择电路选择选择的条叠层中的正确的导电条。
在图31中，字线103-107存取一存储器区块中的所有存储单元以供一擦除操作用。字线103-107将一擦除偏压Verase施加至电性耦接至字线103-107的垂直栅极。一例示Verase偏压为-9V。
串列选择线电路184施加串列选择信号，以选择所有条叠层。串列选择线电路184经由垂直栅极柱190、192、194、196及198施加串列选择信号。为了选择所有的条叠层，垂直栅极柱190、192、194、196及198导通条叠层的接近部分。举例而言，条叠层中的导电条或位线，连同位于电性耦接至所有条叠层中的所有导电条的阵列的底部的共源极线偏压于11V。
在另一偏压配置中，一例示Vpass偏压系为0V；而条叠层中的导电条或位线以及共源极线偏压于20V。在任一情况下，在字线与条叠层的间的电压差异为-20V。
在组合中，程序偏压配置的偏压使一擦除电流在所有条叠层中流动，并移除或删除事先程序化进入存储器区块中的存储单元的电荷储存结构的净电荷。层选择电路选择所有条叠层中的所有导电条。
擦除操作的其他例子揭露于美国第62/036,203号临时申请案，申请日为2014年8月12日，于此并入作参考。
类似于图29-31的偏压配置可被应用至图3的3D垂直栅极存储器阵列。
在这种实施例中，由于相较于通道的较高曲率的来自栅极的较高的电场，栅极注入比通道注入更受喜爱。一个实施例使用供p通道NAND装置用的-FN电子编程及+FN空穴擦除。然而，通道注入和/或n通道装置也是可能的。
图32为一种集成电路存储器的简化方框图，集成电路存储器具有一3D垂直栅极存储器阵列，而数个垂直栅极位于交错间距。
集成电路975包括一种如这里所说明的以交错的垂直栅极结构来实施的3D NAND快闪存储器阵列960，位于一个半导体基板上。一列译码器961耦接至多条字线962，并沿着存储器阵列960中的列被配置。一行译码器963耦接至沿着存储器阵列960中的行被配置的多条位线964(或如上所述的SSL线)，用于读取并程序化来自阵列960中的存储单元的数据。一平面译码器958经由SSL线959(或如上所述的位线)耦接至存储器阵列960中的多个平面。位址在总线965上被提供给行译码器963、列译码器961及平面译码器958。在此例子中，区块966中的感测放大器及数据输入结构，经由数据总线967耦接至行译码器963。数据经由数据输入线971从集成电路975上的输入/输出接口或从集成电路975内部或外部的其他数据源被提供给区块966中的数据输入结构。在所绘示的实施例中，其他电路974被包括在集成电路上，例如一通用处理器或特殊用途应用电路，或提供被NAND快闪存储单元阵列所支撑的系统单晶片功能的模组的一组合。数据经由数据输出线972从区块966中的感测放大器被提供给集成电路975上的输入/输出接口，或提供给集成电路975内部或外部的其他数据目标。
一种通过使用偏压配置状态机器969而于此例子中被实施的控制器，控制经由区块968中的电压源所产生或提供的偏压配置电源电压的施加，例如读取、擦除、编程、擦除确认及程序确认电压。控制器可通过使用如本领域已知的特殊用途逻辑电路系统而被实施。在替代实施例中，控制器包括一通用处理器，通用处理器可在相同的集成电路上被实施，并执行一电脑程序以控制此装置的操作。在其他实施例中，特殊用途逻辑电路系统及一通用处理器的一组合可被利用来实行控制器。偏压配置状态机器969被设计成用于通过将一读取偏压施加至多条字线中的一选择的其中一条，并将一截止偏压施加至与多条字线中的选择的其中一个的相反侧的多条字线的选择的其中一个相邻的多条字线中的两条字线，执行包括擦除、编程及读取的存储器操作，例如一读取操作。
存储器阵列960可包括数个电荷捕捉存储单元，这些电荷捕捉存储单元通过对应至所储存的电荷的数量的多个程序位准的建构，而被设计成用于每个存储单元储存多个位元，这因而建立存储单元临限电压VT。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (22)

1.一种存储器装置，包括：
多个叠层的导电条，该导电条具有一厚度方向，沿着该厚度方向，同一叠层中相邻的导电条通过介电材料隔开；
多条字线，位于该多个叠层的导电条上面并正交于该多个叠层的导电条，该多条字线电性耦接至多个垂直栅极柱，这些垂直栅极柱用于作为控制该多个叠层的导电条中的电流流动的数个栅极，该多条字线包括彼此相邻的一第一字线及一第二字线；
该多个垂直栅极柱，在该多个叠层的导电条之间，该多个垂直栅极柱包括一电性耦接至该第一字线的第一组垂直栅极柱，以及一电性耦接至该第二字线的第二组垂直栅极柱，该第一组垂直栅极柱相对于该第二组垂直栅极柱交错；
其中，在沿着多条字线的第一位置，第一字线覆盖于第一介电区域上，且无覆盖第一组垂直栅线柱，第二字线覆盖于第二组垂直栅线柱的其中之一上，以及
其中，在沿着多条字线的第二位置，第一字线覆盖于第一组垂直栅线柱的其中之一上，且第二字线覆盖于一第二介电区域，且没有覆盖第二组垂直栅线柱；
其中，第一介电区域和第二介电区域在厚度方向具有一厚度，该厚度超过同一叠层的多个导电条中至少两个在厚度方向的合成厚度，
以及
一控制电路，控制该多条字线作为数个栅极以控制该多个叠层的导电条中的电流流动，并控制数个非易失性存储器操作。
2.如权利要求1所述的存储器装置，其中该多个垂直栅极柱具有一第一间距，该第一间距大于该多条字线的一第二间距。
3.如权利要求1所述的存储器装置，其中该第一组垂直栅极柱相对于该第二组垂直栅极柱交错，以使该第一组垂直栅极柱被一第一组栅极柱间隙沿着该第一字线隔开，该第二组垂直栅极柱被一第二组栅极柱间隙沿着该第二字线隔开，该第一组垂直栅极柱与该第二组栅极柱间隙相邻，且该第二组垂直栅极柱与该第一组栅极柱间隙相邻。
4.如权利要求1所述的存储器装置，其中该多个垂直栅极柱具有数个弯曲的外部表面。
5.如权利要求1所述的存储器装置，还包括围绕该多个垂直栅极柱的多个弯曲的电荷储存层。
6.如权利要求5所述的存储器装置，其中该多个叠层的邻近叠层被一具有一长度的空间隔开，且该空间沿着该长度在下述两者之间交替：(i)介电材料填充与(ii)由该多个弯曲的电荷储存层的其中一个所包围的该多个垂直栅极柱中的其中一个。
7.如权利要求1所述的存储器装置，还包括多个平坦电荷储存层，该多个平坦电荷储存层位于该多个垂直栅极柱的相反侧。
8.如权利要求7所述的存储器装置，其中该多个叠层的邻近叠层被一具有一长度的空间隔开，且该空间沿着该长度在下述两者之间交替：(i)介电材料填充与(ii)具有该多个垂直栅极柱的相反侧的数个平坦电荷储存层的该多个垂直栅极柱中的其中一个。
9.如权利要求1所述的存储器装置，其中该控制电路通过将一读取偏压施加至该多条字线中选择的其中一个，并将一截止偏压(off bias)施加至与该多条字线的该选择的其中一个相邻的该多条字线的另一条字线，来执行一读取操作。
10.如权利要求1所述的存储器装置，其中该控制电路通过将一读取偏压施加至该多条字线中的选择的其中一个，并通过将一截止偏压施加至与该多条字线的该选择的其中一个的相反侧面的该多条字线中的该选择的其中一个相邻的该多条字线的二条字线，来执行一读取操作。
11.一种方法，包括：
形成被多个间隙隔开的多个叠层的导电条，该导电条具有一厚度方向，沿着该厚度方向，同一叠层中相邻的导电条通过介电材料隔开；
形成位于该多个叠层的导电条上面并正交于该多个叠层的导电条的多条字线，该多条字线电性耦接至多个垂直栅极柱，这些垂直栅极柱用于作为控制该多个叠层的导电条中的电流流动的数个栅极，该多条字线包括彼此相邻的一第一字线及一第二字线；
形成在该多个叠层的导电条之间的该多个垂直栅极柱，该多个垂直栅极柱包括一电性耦接至该第一字线的第一组垂直栅极柱，以及一电性耦接至该第二字线的第二组垂直栅极柱，该第一组垂直栅极柱相对于该第二组垂直栅极柱交错；
其中，在沿着多条字线的第一位置，第一字线覆盖于第一介电区域上，且无覆盖第一组垂直栅线柱，第二字线覆盖于第二组垂直栅线柱的其中之一上，以及
其中，在沿着多条字线的第二位置，第一字线覆盖于第一组垂直栅线柱的其中之一上，且第二字线覆盖于一第二介电区域，且没有覆盖第二组垂直栅线柱；
其中，第一介电区域和第二介电区域在厚度方向具有一厚度，该厚度超过同一叠层的多个导电条中至少两个在厚度方向的合成厚度，
以及
形成控制电路，控制该多条字线作为数个栅极，以控制该多个叠层的导电条中的电流流动，并控制数个非易失性存储器操作。
12.如权利要求11所述的方法，其中该多个垂直栅极柱具有一第一间距，该第一间距大于该多条字线的一第二间距。
13.如权利要求11所述的方法，还包括：
形成在该多个间隙中的数个电荷储存层与栅极材料；
蚀刻该栅极材料，以留下隔开了多个空穴的该多个垂直栅极柱；以及
在该多个空穴中形成介电材料。
14.如权利要求11所述的方法，还包括：
在该多个间隙中形成介电材料；
蚀刻该介电材料及数个多个叠层的导电条，以形成被置于在这些叠层的导电条之间的该介电材料中心的数个孔穴；
在这些孔穴中形成该多个垂直栅极柱。
15.如权利要求11所述的方法，其中该第一组垂直栅极柱相对于该第二组垂直栅极柱交错，以使该第一组垂直栅极柱被一第一组栅极柱间隙沿着该第一字线隔开，使该第二组垂直栅极柱被一第二组栅极柱间隙沿着该第二字线隔开，该第一组垂直栅极柱与该第二组栅极柱间隙相邻，且该第二组垂直栅极柱与该第一组栅极柱间隙相邻。
16.如权利要求11所述的方法，其中该多个垂直栅极柱具有数个弯曲的外部表面。
17.如权利要求11所述的方法，还包括围绕该多个垂直栅极柱的多个弯曲的电荷储存层。
18.如权利要求17项所述的方法，其中该多个叠层的邻近叠层被一具有一长度的空间隔开，且该空间沿着在下述两者之间的该长度交替：(i)介电材料填充与(ii)由该多个弯曲的电荷储存层的其中一个所包围的该多个垂直栅极柱中的其中一个。
19.如权利要求11所述的方法，还包括多个平坦电荷储存层，该多个平坦电荷储存层位于该多个垂直栅极柱的相反侧。
20.如权利要求19所述的方法，其中该多个叠层的邻近叠层被一具有一长度的空间隔开，且该空间沿着在下述两者之间的该长度交替：(i)介电材料填充与(ii)具有该多个垂直栅极柱的相反侧的数个平坦电荷储存层的该多个垂直栅极柱中的其中一个。
21.如权利要求11所述的方法，其中该控制电路通过将一读取偏压施加至该多条字线中的选择的其中一个，并将一截止偏压施加至与该多条字线中的该选择的其中一个相邻的该多条字线中的另一条字线，来执行一读取操作。
22.如权利要求11所述的方法，其中该控制电路通过将一读取偏压施加至该多条字线中的选择的其中一个，并通过将一截止偏压施加至与该多条字线中的该选择的其中一个的相反侧面的该多条字线的该选择的其中一个相邻的该多条字线中的两条字线，来执行一读取操作。
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