CN105097818B - 存储器装置及其制造方法和操作方法 - Google Patents

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Abstract

本发明公开了一种存储器装置及其制造方法和操作方法，该存储器装置具有独立双重栅极存储单元，每一存储单元储存多重位且包括配置为字线的导电线多层叠层。有源支柱是设置于一对第一与第二叠层之间，每一有源支柱包括一垂直通道结构、一电荷储存层与一绝缘层。绝缘层位于一有源支柱的平截头体中，并接触第一叠层的一层中的第一导电条的一第一拱型边缘与第二叠层的相同层中的第二导电条的一第二拱型边缘。多个绝缘柱与有源支柱将字线叠层分为偶数与奇数线，且绝缘柱接触于每一有源支柱的相反的偶数侧与奇数侧。有源支柱可为椭圆形，具有一长轴平行于第一与第二导电条。

Description

存储器装置及其制造方法和操作方法
技术领域
本发明是有关于一种高密度存储器装置，且特别是有关于一种排列多平面存储单元以提供一三维(3D)阵列的存储器装置及其制造方法和操作方法。
背景技术
随着集成电路中的装置的临界尺寸缩小至一般存储单元技术的极限，设计者已在寻求叠层多平面存储单元的技术，以达到更大的储存容量并降低每位的成本。举例来说，在Lai，et al.，“AMulti-Layer Stackable Thin-Film Transistor(TFT)NAND-Type FlashMemory，”IEEE Int′l Electron Devices Meeting，11-13Dec.2006以及Jung et al.，“Three Dimensionally Stacked NAND Flash Memory Technology Using StackingSingle Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node，”IEEE Int′l Electron Devices Meeting，11-13Dec.2006中，是将薄膜晶体管技术应用于电荷捕捉存储器技术中。
在Katsumata，et al.，“Pipe-shaped BiCS Flash Memory with 16StackedLayers and Multi-Level-Cell Operation for Ultra High Density StorageDevices，”2009Symposium on VLSI Technology Digest of Technical Papers，2009中，是提供垂直与非门(NAND)存储单元于电荷捕捉存储器技术的另一结构。在Katsumata，etal.中所描述的结构包括一垂直与非门栅极，利用硅-氧-氮-氧-硅(SONOS)电荷捕捉技术，以于每一栅极/垂直通道接口产生一储存位置(storage site)。此存储器结构是基于一行(column)半导体材料排列作为与非门栅极的垂直通道，具有一下选择栅极与一上选择栅极，下选择栅极邻近于基板，上选择栅极位于顶部。如图1所示，多条水平字线是利用字线层与多行半导体材料相交而形成，并在每一层中形成所谓的栅周围(gate all-around)存储单元。
图1为一行管状BiCS快闪存储单元，在一字线层级(level)的水平剖面图，存储单元例如是Katsumata et al中所述的存储单元。此结构包括一半导体材料柱10垂直延伸通过字线层的叠层。半导体材料柱10可具有由于沉积技术造成的接缝(seam)11穿过中央。一电荷捕捉结构围绕半导体材料柱10，电荷捕捉结构例如包括一第一氧化硅层12、一氮化硅层13与一第二氧化硅层14(称为ONO)，或者其他多层介电电荷捕捉结构。一栅周围字线是与半导体材料柱相交。每一层中的半导体材料柱的平截头体(frustum)与栅周围字线在此层中混合，以形成一存储单元。
为达到高密度存储装置的目的，半导体材料柱10的通道直径细尽可能地缩小。然而，当通道直径缩小至例如40nm或更小，由于字线15与半导体材料柱10之间的电场增强产生的场增强因子(field enhancement factor)，可能会于读取操作或编程操作期间，在存储单元中造成干扰电荷捕捉的问题。因此，降低了此结构的可靠性。
在Katsumata et al.中已建议利用每存储单元多位(multiple-bit-per-cell)的编程技术操作此结构。这些每存储单元多位的编程技术需要良好的临界电压控制，使得读取与编程干扰特性变得更为关键。因此，即便具有高密度三维快闪技术，数据储存的密度依旧受到限制。
由于相对大的每行存储器材料与电荷捕捉结构的剖面是用于限制干扰(disturbance)，因此三为存储器结构的密度会受到限制。
应提供一种三维集成电路存储器，具有低制造成本，且包括可靠的、非常小的存储元件以及高数据密度。
发明内容
本发明是有关于一种三维存储器装置，配置为独立双重栅极，每一存储单元是多位操作，可达到相当高密度的数据储存。
根据本发明，提出一种三维与非门阵列，配置为独立双重栅极操作。每一叠层层中的字线可水平共享且分为偶数与奇数侧。因此，一列独立双重栅极存储单元是设置于每一对偶数与奇数字线之间。也可使用独立双重栅极结构的叠层的上层施行串行选择结构，所有接分开并独立地译码。
结构可以孔洞形刻蚀制造，形成孔洞以形成垂直通道结构与绝缘柱，绝缘柱分开在每一层中将字线结构分为偶数与奇数侧。可使用孔洞形刻蚀达到使存储单元的每一有源支柱的平截头体具有一第一拱形边缘与一第二拱形边缘，第一拱形边缘接触偶数字线，第二拱形边缘接触奇数字线。
根据本发明，提出一种操作方法，包括在阵列的有源支柱的每一平截头体中分别编程每一侧的存储单元。造成每一存储单元中的两个电荷储存位置可被编程且多于一位。因此，此结构可在每一存储单元中储存四位或更多，以达到相当高的数据密度。
根据本发明，提出一种存储阵列的列，包括第一与第二导电条多层叠层，使得每一层可包括一偶数与一奇数字线。多数有源支柱是设置于第一与第二叠层之间。每一有源支柱包括一垂直通道结构、一电荷储存层与一绝缘层。绝缘层位于一有源支柱的平截头体中，并接触第一叠层中的第一导电条的一第一拱型边缘与第二叠层中的第二导电条的一第二拱型边缘。内叠层绝缘柱是交错于第一与第二叠层间的多数有源支柱中，并分离偶数与奇数字线。
有源支柱可为椭圆形或具有长条的剖面，且具有一长轴平行于导电条。因此，在一特定平截头体中，有源支柱的剖面是被安排使得第一与第二拱形边缘的平均曲率半径大于在相同层中相邻绝缘柱的平截头体的平均曲率半径。较小的曲率半径可减低电荷储存结构中的场增强，避免存储器中的干扰。
根据本发明，此基础结构是延伸至一阵列中以形成相当密的存储器结构。
根据本发明，提出一种存储器的制造方法。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示一已知技术的栅周围存储单元的剖面图。
图2绘示依照本发明实施例的三维阵列独立双重栅极快闪存储单元的剖面图。
图3绘示独立双重栅极快闪存储单元的单一行的透视图。
图4绘示独立双重栅极快闪存储单元具有电荷储存于一侧的示意图。
图5A与图5B为独立双重栅极快闪存储单元的一阵列的布线与透视图。
图6、图7、图8A、图8B、图9A、图9B、图10、图11A、图11B、图11C与图12绘示如图5A、图5B的结构的制造程序的各阶段示意图。
图13绘示包括偶数与奇数字线的实施利的字线层布线。
图14绘示独立双重串行选择线开关的一实施例与串行选择线层的布线。
图15绘示一存储器区块的示意图。
图16绘示存储器装置的多区块布线的示意图。
图17绘示本发明另一实施例的双重栅极串行选择线的透视图。
图18绘示本发明另一实施例的三维区块的布线。
图19绘示本发明另一实施例具有基板源极线的三维阵列的示意图。
图20绘示具有增加数量的字线层的垂直通道与非门结构的示意图。
图21绘示具有独立双重栅极垂直通道存储阵列的集成电路存储器的简化方块图，具有存储单元每侧多位(multibit-per-side-of-the-cell)编程技术。
图22绘示一制造程序的简化流程图。
【符号说明】
10：半导体材料柱
11：接缝
12、14、22、24：氧化硅层
13、23：氮化硅层
15、25：字线层
20、607：垂直通道结构
22、23、24：介电电荷储存层
25、25-1、25-2、25-3、200、300、302、304、350、351、352、353、354：偶数字线
26、26-1、26-2、26-3、201、301、303：奇数字线
28、29、98、99、128、129、130、131、132、133、134、135、136、137、138、139、140、141、218-1、218-2、218-3、218-4、218-5、212-1、212-2、212-3、212-4、212-5：绝缘柱
30、60、61、62、63：源极线导体结构
32、33、34：绝缘器
40、80-1、80-2、80-3、81-1、81-2、81-3、81-4、82-1、82-2、82-3、83-1、83-2、83-3、83-4、202-1、202-2、202-3、202-4、202-5、203-5、208-1、208-2、208-3、208-4、208-5、250、251、252、253、254、255、256、257、258、259、260、261、262、263、491、492、493、600、601：有源支柱
41：第一拱形边缘
42：第二拱形边缘
45、46、65：导电条
90、91、92、495、496、497：金属位线
93、94、95、96：行
101、102、103：平截头体
101A、102A、103A：字线层
106、107、108、109：形体
110、140-1、140-2、140-3：绝缘层
111、112、113、114：接地选择线
115：存储器材料层
125-1：顶层
125-2：中间层
125-3：底层
150、151、152、153、154、155、156、157、158、159、160、161、162、163：椭圆孔洞
170、171、172：间隙
190、191、192、193、194、195、196：位线
206、207、208、209：区域
220、221、222、223、224、225、226、227、228：断流器
230、231、232、233、234、235、236、237：层内接触垫
244、245：字线
250、251：转接垫区域
240、241：阶梯接触结构
270、271、272、273、274、275、276、277、278：串行选择线
290、292、294、296、298：偶数侧的位置
291、293、295、297：奇数侧的位置
301-E、302-E、303-E、304-E、305-E、306-E、307-E、308-E、301-O、302-O、303-O、304-O、305-O、306-O、307-O、308-O：图案字线
325、326、327、328、329、330、331：导线
316、317、318、319：接触垫
401：第一区块
402：第二区块
404、405、406、407：侧边
480、481：绝缘切口
482：接触区域
483、502：层内接触
501：导电层
602、604：锥形壁
603：过渡区域
606：介电电荷捕捉层
901：集成电路
905：数据总线
910：控制逻辑
920：偏压安排供电电压
930：总线
940：串行选择线(SSL)译码器
945：串行选择线
950：偶数/奇数(E/O)级译码器
955：偶数/奇数字线
960：存储器阵列
965：总体位线
970：行译码器
975：第一数据线
980：编程缓冲电路
985：第二数据线
990：多层级数据(multi-level data)缓冲器
991：输入/输出电路
993：数据路径
1009、1010、1011、1012、1013、1014、1015、1016、1017、1018：流程步骤
具体实施方式
第一实施例
以下将参照图2～图22对本发明实施例作更详细地描述。
图2绘示在一字线层级的三维阵列中的一行快闪存储单元的水平剖面图。如图所示，半导体材料的一垂直通道结构20垂直延伸通过一字线层叠层。垂直通道结构20可具有一接缝通过中央。一多层介电电荷捕捉结构围绕垂直通道结构20，多层介电电荷捕捉结构包括一第一氧化硅层22、一氮化硅层23与一第二氧化硅层24。包括半导体材料的垂直通道结构20与围绕垂直通道结构20的多层介电电荷捕捉结构的柱状结构(columnarstructure)，在此可作为一有源支柱(active pillar)。
一偶数(even)字线25与一奇数(odd)字线26设置于有源支柱的相反侧。绝缘柱28、29沿着字线方向设置于有源支柱的两侧，并分离偶数字线25与奇数字线26，可清楚地显示于图式中。绝缘柱28、29可包括二氧化硅或其他绝缘材料。偶数字线25与奇数字线26可耦接于字线驱动电路(word line driver circuits)，字线驱动电路是配置用以独立地操控各字线。
在一特定的字线层，组合有源支柱的平截头体、偶数字线与奇数字线是形成一独立、双栅极快闪存储单元。
字线可包括多种材料，如掺杂半导体(doped semiconductor)、金属、与例如是硅(Si)、锗(Ge)，锗化硅(SiGe)、碳化硅(SiC)、氮化钛(TiN)、氮化钽(TaN)、钨(W)及铂(Pt)。垂直半导体通道在半导体装置中为有源支柱的一部分，可包括适用于作为存储单元通道的材料，例如硅、锗，锗化硅、砷化镓(GaAs)、碳化硅与石墨烯(graphene)。存储器装置中的电荷储存结构可包括闪存领域中已知的多层介电电荷捕捉结构，例如是SONOS、BE-SONOS、TANOS与MA BE-SONOS等。
图3绘示移除了其他阵列元件的单一有源支柱40的透视图。如图所示，有源支柱40延伸至一源极线导体结构30外，并通过字线层。源极线导体结构30可以多种方式施行，可包括例如是一接地选择线(ground select line，GSL)的开关。源极线导体结构30提供有源支柱中的存储单元串行一至源极侧偏压电路的电流路径。
每一字符层是通过绝缘器32、33彼此分离而免于覆盖。绝缘层34将最低的字线与下面的源极线导体结构30隔离。每一相邻于有源支柱40的字线层包括偶数字线25-1、25-2、25-3与奇数字线26-1、26-2、26-3。绝缘柱28、29沿着有源支柱的侧边设置，且分离偶数字线与奇数字线。
图4绘示如图2的一行快闪存储单元的水平剖面图。图4中标示了参考标号以描述此处的独立、双重栅极存储单元的各种特征。在图2中的参考标号是沿用于图4但不多加赘述。包括管状(pipe-shaped)垂直通道结构20与周围的介电电荷储存层22、23、24的有源支柱的剖面，在绘示的实施例中形成一椭圆(elliptical)形，此形状例如可视为具有一长轴(major axis)与一短轴(minor axis)，不需要形成严格定义的椭圆。在某些实施例中，长轴实质上较短轴长。在说明书中，「实质上较长」代表足够地较长，例如是所绘示的实施例的7/6倍的长度，使得有源支柱中的垂直通道结构与导电字线条(strip)之间的场增强，相较于一圆形剖面更少，以明显降低读取干扰。
在图4所绘示的实施例中，有源支柱的外表面，在本实施例中也就是氧化硅层24的外表面沿着一第一拱形边缘(arcuate edge)41接触偶数字线25，且沿着一第二拱形边缘42接触奇数字线26。第一拱形边缘41与第二拱形边缘42的平均曲率半径(radius ofcurvature)可大于相邻于绝缘柱28、29的有源支柱40的平均曲率半径。此增加的平均曲率半径可实质上减低字线与垂直通道结构20之间的场增强，有效地改善装置读取与编程的干扰。
如图所示，有源支柱的椭圆形剖面的长轴大致上平行于偶数字线25与奇数字线26。因此，由椭圆形的短轴得到的垂直通道结构20的剖面的宽度(width)W是小于由椭圆形的长轴得到的垂直通道结构20的剖面的长度(1ength)。使得偶数与奇数字线结构之间的间距(pitch)更小。
独立双重栅极存储器结构的实施例中，可包括在一或多个字线层中具有方形、三角形、圆形与/或其他形状的剖面的有源支柱。
图5A与图5B绘示包括多数有源支柱的三维区块的布线(layout)与透视图。在图5A中，布局图包括了四列(一列就阵列布线而言为字线方向)与七行(一行就阵列布线而言为总体位线方向)的有源支柱排列于一蜂巢(honeycomb)图案，使有源支柱可紧密堆积。图5B为包括三列五行的有源支柱的区块的透视图。参照图5A，每一列有源支柱覆盖源极线导体结构60、61、62、63，实施例将于后方描述。源极线导体结构可设置于一基板上，例如是设置于一半导体芯片上的绝缘层上。因此，第一列包括有源支柱80-1、80-2、80-3。第二列包括有源支柱81-1、81-2、81-3、81-4。第三列包括有源支柱82-1、82-2、82-3。第四列包括有源支柱83-1、83-2、83-3、83-4。各列中的有源支柱是具有如绘示的偏移量(offset)已形成一蜂巢图案。作为每一层偶数与奇数字线的导电条25、26、45、46、65是设置于如图所示的各列之间。
如图所示，有源支柱的阵列行通过重叠金属位线90、91、92互相连接。重叠金属位线也可沿着阵列行93、94、95、96设置，但并未绘示于图中。如图所示，偶数与奇数字线也可透过有源支柱与绝缘柱(例如是绝缘柱98与99)彼此隔离，可独立操作双重栅极。
参照图5B，是绘示一阵列结构的透视图。阵列覆于一组源极线导体结构60、61、62。阵列包括位于源极线导体结构60之上的第一列有源支柱80-2与80-3、位于源极线导体结构61之上的第二列有源支柱81-2、81-3与81-4及位于源极线导体结构62之上的第三列有源支柱82-2与82-3。上覆的金属位线90与91如图所示在对应的阵列行中连接有源支柱81-4、80-3与82-3。为了便于说明，有源支柱81-2是被分为平截头体101、102与103，平截头体101是位于有源支柱81-2与顶部字线层101A相交处，平截头体102是位于有源支柱81-2与中间字线层102A中的偶数与奇数字线相交处，平截头体103是位于有源支柱81-2与底部字线层103A中的偶数与奇数字线相交处。如上所述，是通过沿着有源支柱81-2的每一平截头体101、102、103的结构建立一独立双重栅极存储单元。每一有源支柱可以建立存储单元的支柱的平截头体进行说明。
上述有源支柱可配置为与非门(NAND)串行，在每一有源支柱的端点具有串行选择开关与接地选择开关。为了简化说明，串行选择开关与接地选择开关并未于上方讨论。
图6～图12绘示一存储器区块的制造程序的各阶段示意图，同时参照图5A与图5B说明。
图6、图7绘示形成于一基板(未绘示)的绝缘层110(图7)上的一源极线结构图案。制造程序可由形成一绝缘层于一基板上开始，接着沉积(deposit)例如是多晶硅(polysilicon)或其他适合作为在三维结构的与非门串行上的一接地选择线GSL的导体的一导电材料层。此导电材料层接着被图案化以定义绝缘层110上的接地选择线111、112、113、114。介于接地选择线之间的沟槽(trench)填满一牺牲材料(sacrificial material)，例如是氮化硅或其他可在后续工艺步骤中被移除的材料。牺牲材料在接地选择线之间形成形体(form)106、107、108、109，源极线结构的导电材料是沿着阵列的列而形成。
图8A、图8B绘示在经过其他组制造步骤后的结构。制造步骤包括在接地选择线111～114上形成交替的字线材料与绝缘材料及形体106～109的叠层，接着刻蚀孔洞，并以绝缘材料填满孔洞以形成绝缘柱128～141，绝缘柱128～141是沿着形体106、107、108、109的阵列的列与阵列的行排列。图8A为此阵列区块的一部份的布线，并未绘示字线间的连接。在与非门串行的实施例中，一顶部字线层可用以形成串行选择线。更完整的字线层与串行选择线布线绘示于后方的图13与图14。
如图8B所示，字线层叠层包括顶层125-1、一中间层125-2与一底层125-3。绝缘层140-1、140-2、140-3分离字线层。在一实施例中，可具有多层字线层。绝缘柱(例如是128、129)延伸穿过字线层叠层以进入或部分进入牺牲形体106、107、108。刻蚀绝缘孔洞，接着填入例如是二氧化硅或其他合适的绝缘材料，在阵列中沿着有源支柱分离字线层为独立的字线。
刻蚀孔洞的工艺可使用一硬掩模工艺进行。举例来说，可使用193mn浸入式(immersion)微影(lithography)工具将光刻胶进行曝光，以在一覆盖于碳硬掩模层上的一介电膜上形成孔洞图案。光刻胶图案接着通过刻蚀转移至介电膜上。介电膜将作为打开牺牲碳硬掩模的硬掩模，且牺牲碳硬掩模将用以打开此区域中的叠层的的孔洞。
刻蚀可以一等离子体刻蚀配方(plasma etch recipe)完成，等离子体刻蚀配方对于存储器材料与导电材料具有相等(或接近于相等)的刻蚀速率，在本实施例中，导电材料例如是电荷捕捉结构的氧化硅与氮化硅，导电材料例如是多晶硅。在一实施例中，也可通过使用三氟化氮(NF3)、二氟甲烷(CH2F3)、溴化氢(HBr)、氧气、甲烷(CH4)与氦气(He)的混合完成刻蚀。
图9A、图9B绘示在经过其他组制造步骤后的结构。如图所示，制造步骤包括形成一椭圆孔洞150～163的阵列，沿着阵列的行与列与绝缘柱128～141交错。在形成椭圆孔洞150～163之后，叠层中的位线层被分离为偶数字线300、302、304...，与奇数字线301、303...。如图9B所示，椭圆孔洞延伸穿过字线层，或这部份进入牺牲形体106、107、108。刻蚀孔洞可使用上述的工艺进行。使用椭圆形在刻蚀孔洞工艺中提供了较大的工艺窗口(processwindow)，且形成了上述讨论的结构，可具有更佳的特性。椭圆形孔洞与绝缘柱交叠，使字线层被分离。刻蚀工艺可停止于牺牲形体106、107、108内部。为了减少偶数与奇数字线之间产生桥梁的可能性(例如若孔洞为锥状造成在叠层的底层的椭圆形孔洞无法与绝缘柱交叠)，可增加椭圆形的长度。此外，在填入绝缘材料于绝缘柱前，可执行一氧化步骤，可消耗在绝缘柱周围的层内的硅。
此外可以看出布线为「扭曲(twisted)」的，使其排列于一蜂巢结构中，用以沿着阵列的行提供具有高密度与小间距的覆盖位线，如下方所述。
图10绘示在移除牺牲形体106、107、108、109的刻蚀工艺后的透视图。形成了类似沟槽的间隙(void)170、171、172于接地选择线111、112、113、114之间。当牺牲材料为氮化硅时，可使用热磷酸(phosphoric acid)溶液进行刻蚀，或者使用可有效将牺牲材料自间隙中移除的其他刻蚀配方进行刻蚀。现在，有源支柱的孔洞是悬置于结构中。然而，结构可简单地由周围的字源线结构与绝缘柱所支撑。此外，底部栅极选择线可支撑整个结构。
图11A～图11C绘示在经过其他工艺步骤后的结构。尤其，工艺步骤是施加于图10的结构中，包括形成电荷捕捉结构的氧化硅、氮化硅、氧化硅层的共形沉积(conformaldeposition)，接着使用例如是硅的材料进行垂直通道结构的共形沉积，形成一「空心面(macaroni)」型态的有源支柱250～263，或者包括具有接缝的垂直通道结构的有源支柱，使有源支柱是来自于材料的共形沉积。在一实施例中，存储器材料层115可包括带隙工程复合隧穿介电层(bandgap engineered composite tunneling dielectric layer)，带隙工程复合隧穿介电层包括厚度小于2nm的二氧化硅层、厚度小于3nm的氮化硅层与厚度小于4nm的二氧化硅层。在一实施例中，复合隧穿介电层由超薄氧化硅层O1(例如小于等于)、超薄氮化硅层N1(例如小于等于)以及超薄氧化硅层O2(例如为小于等于)所组成，造成在半导体的接口下的或更小的位移(offset)中，价带能量水平(valenceband energy level)增加大约2.6电子伏特(eV)。通过较低价带能量水平(较高孔洞隧穿势垒(hole tunneling barrier))与较高导电带能量水平，在第二位移(例如大约距离接口到)，O2层从电荷捕捉层与N1层分离。电场足以诱导孔洞隧穿提升价带能量水平，在第二位置有效地消除孔洞隧穿势垒，因为第二位置与接口有较大的距离。因此，当于低电场期间改善工程隧穿介电质的能力以阻挡泄漏，O2层不会严重干扰电场辅助孔洞隧穿。这些层可利用例如是低压化学气相沉积(Low-pressure CVD，LPCVD)进行共形沉积。
在本实施例中，存储器材料层115中的电荷捕捉层包括厚度大于的氮化硅，举例来说包括厚度大约的氮化硅，并使用低压化学气相沉积(LPCVD)形成。其他电荷捕捉材料与结构亦可实施，包括例如氮氧化硅(SixOyNz)、富硅氮化硅(silicon-richnitride)、富硅氧化硅(silicon-rich oxide)，捕捉层包括内置纳米粒子(embedded nano-particles)等。
在本实施例中，存储器材料层115中的阻挡介电层包括厚度大于的二氧化硅，举例来说包括厚度大约的二氧化硅，可利用低压化学气相沉积或利用湿炉氧化程序(wet furnace oxidation process)从氮化物通过湿转换所形成。其他阻挡介电层可包括高介电常数(high-κ)材料，例如是氧化铝。
用以形成BE-SONOS的ONO层中的各层的沉积技术，可为传统的低压化学气相沉积(LPCVD)，可提供良好的层膜质量与所需的正形性(conformality)。另一方面，例如是原子层沉积(atomic layer deposition，ALD)工具等工具，可用以行程上述层膜。在沉积形成介电电荷捕捉结构与垂直通道结构的工艺中，间隙170、171、172也被填充，形成间隙内衬(lining)介电电荷捕捉结构的介电层的结构，并填满或部分填充间隙，且半导体层也被用于形成垂直通道结构。图中以区域206、207、208、209代表的源极线结构提供一电流路径，此电流路径自有源支柱的顶部穿过源极线结构并上至相邻的有源支柱或其他共享源极线导体结构的其他主动结构，在存储器结构中形成一U形电流路径。
图11C为沿着包括有源支柱250、251、252的阵列的列所绘示的剖面图，有源支柱250、251、252是被绝缘柱128、129、130所分开。介电电荷捕捉材料310、311内衬于源极线结构206，且垂直通道的半导体材料是填充于源极线结构206。在本实施例中，每一垂直通道结构包括一接缝，以提供每一存储单元的独立双重栅极侧边之间良好的隔离。
在这些材料沉积后，区块的顶部可平坦化，例如使用化学机械研磨(chemicalmechanical polishing)进行平坦化，以隔离叠层顶部的垂直通道结构。
图12绘示在经过下列工艺步骤后的结构，工艺步骤包括形成一层内介电质(interlayer dielectric)于叠层、层内连接器(未绘示)与图案化金属层的顶部，图案化金属层包括在阵列的每一行接触有源支柱的位线190～196。
参照图12，是描述阵列区域中的存储单元区块的布线大小(layout dimensions)的设计规则。在图中，椭圆有源支柱的长轴为Y尺寸，椭圆有源支柱的短轴为X尺寸。因此，有源支柱具有一Y节距Y1，可为70nm的等级。类似地，绝缘柱具有一Y节距Y2，同样可为70nm的等级。由于锥状结构(tapered structure)，有源支柱与绝缘柱的布线间距在图案化掩模层中可交叠，使得Y节距Y3，也就是有源支柱/绝缘柱存储单元可为大约120nm，其半节距为大约60nm。因此在一单一列中Y尺时的半节距大约为60nm，交叠金属位线的节距在绘示的蜂巢布线结构中可为大约30nm。
在X尺寸中，有源支柱的节距X1中的每一绝缘柱节距X1可为大约60nm。在其他实施例中，这些尺寸可改变。有源支柱与字线的混合的X节距也可为大约120nm，其半节距为60nm。
椭圆有源支柱的短轴最小X节距需要容纳(accommodate)介电电荷捕捉层的厚度与垂直通道结构的最小直径。假设介电电荷捕捉结构的最大厚度为20nm，垂直通道结构的外部直径为至少20nm，此结构必须容纳至少60nm的最底层。图案化层的节距必须大到足以容纳此结果。在椭圆或长条(elongated)图案中，有源支柱的X节距可为较小，由于减低了场增强，X节距相较于先前的设计可更小。
当然，尺寸大小可增加或减少，以符合特定实施方式的需求。
图13绘示存储单元的区块的一字线层的布线图，包括层内连接器结构及偶数与奇数字线结构。如图所示，偶数字线200与奇数字线201具有字线延伸至交错的有源支柱的阵列中。有源支柱的阵列包括多数在蜂巢排列中偏移的列。第一列包括有源支柱202-1、202-2、202-3、202-4与202-5。如图所示，绝缘柱212-1至212-5设置于有源支柱之间。下一列中的一第一有源支柱包括柱体203-5。在此布线的右侧，另一列有源支柱的包括有源支柱208-1至208-5，绝缘柱218-1至218-5分开有源支柱208-1至208-5。偶数字线结构200通过断流器220、221、222、223与奇数字线201分开。类似地，奇数字线结构201通过断流器224至228与偶数字线200分开。因此，字线延伸于有源支柱的各列之间，使得对于每一列而言，具有一偶数字线(例如终止于断流器226的字线244)与一奇数字线(例如终止于断流器222的字线245)，此偶数字线与奇数字线相邻且位于有源支柱的相反侧。
每一列的端点的有源支柱(例如有源支柱202-1与有源支柱203-5)可不用于存储器操作，但仍然形成为工艺中的一部分，以分开偶数与奇数字线。
偶数字线结构200包括一转接垫(landing pad)区域250。类似地，奇数字线结构201包括一转接垫区域251。阶梯接触结构(stairstep contact structures)240、241是用于存取个别的层。参照偶数字线结构200上的阶梯接触结构240，在本实施例中，是形成八个层内接触垫230至237，层内接触垫在八个字线层中的每一层接触转接垫区域。层内接触垫230落于顶层上的偶数字线结构200的转接垫区域250。层内接触垫231落于从顶部数来第二层上的偶数字线结构200的转接垫区域250并依此类推，使得层内接触垫237是落于从顶部数来第八层上的偶数字线结构200。这些层内接触垫可设置于如图中所绘示的介层窗(vias)中，其中圈起字线接触垫234至237的大虚线矩形是打开通过四层。圈起字线接触垫236、237以及字线接触垫232、233的中尺寸虚线矩形分别打开通过两层。圈起字线接触垫231、233、235与237的小尺寸虚线矩形是打开通过一层。当然，其他字线层中的层内接触垫的排列方式也可应用于此。
图14绘示在存储器阵列区块中，位于字线层顶部的串行选择线层的布线结构。此结构是通过沿着通过断流器220～223与224～228的线，于具有如图13所绘示图案的最高的字线层中制造一切口(cut)所形成。此图案在有源支柱的每一列之间形成独立的串行选择线270、271、272、273、274、...、278。层内接触垫可设置于结构中的偶数侧的位置290～298，于结构中的奇数侧的位置291～297。这些层内接触垫可连接如后方所绘示的交叠串行选择线结构。
形成如图14所绘示的串行选择线层造成独立双重栅极串行选择线开关的形成，此开关为阵列的每一有源支柱中，由有源支柱的顶部平截头体与邻近的串行选择线的结合所形成。
图15绘示例如是金属层的交叠图案导电层的布线，交叠图案导电层作为连接于三维存储器的区块的总体位线(global bit line)、串行选择线与字线。有源阵列设置于虚线290与291之间，包括未被使用的有源支柱位于每一端点。独立双重栅极串行选择切口是形成于虚线294与296上，形成如图14所绘示的结构于区块的顶部。在图13的阶梯导电区域240与241上的层内导体，在偶数侧连接于图案字线301-E至308-E，在奇数侧连接于图案字线301-O至308-O。类似地，配置为总体位线的交叠导线配置，例如是金属线，由于有源支柱的蜂巢结构，是排列于一紧的间距中。因此，导线325是沿着一阵列的行设置，导线330是沿着一相邻但偏移的阵列的行设置。导线331、326、327、328与329是沿着在存储器中使用的个别有源支柱的行设置。在使用图11C所示的源极线导体结构的构造中，一些有源支柱可通过源极线导体结构而作为在一单一列中连接其他源极线的电性局部源极线(electrical localsource line)。作为电性局部源极线的有源支柱可维持在低临界值(threshold)或擦除状态。在本实施例中，源极线导体结构提供一U形路径，至少一有源支柱的行作为局部源极线。在本实施例中，导线330与导线331是作为局部源极线，使得有源支柱的每一列包括至少一局部源极线。以此方式实现的局部源极线的数量，是取决于结构的电导性与其他因素。在一实施例中，一列中每四个有源支柱具有至少一个局部源极线。一选择页面(并联于可连接于一页面缓冲器(page buffer)的总体位线的可读取位)是由两个独立双重栅极串行选择线开关以及其对应的偶数与奇数串行选择线(SSL(i)与SSL(i+1))所控制。串行选择线在偶数侧于接触垫310～314连接交叠图案导线，在奇数侧于接触垫316～319连接交叠图案导线。未选择的独立双重栅极串行选择线开关可通过提供相对大量的负电压于相邻的串行选择线而关闭，足以耗尽相邻列的有源支柱中的垂直通道结构，因此关闭未选择串行。未选择的独立双重栅极串行选择线是紧邻于两个选择的串行选择线开关的相反侧。其它串行选择线(远程的线)可设定为一截止电压(off voltage)，例如是-0.5V。
使用如图15所示的导电结构与区块构造，一读取偏压安排是可理解为用以读取在一选定的字线层上的存储单元的列的偶数侧350、351、352。依据所绘示的地址，是利用字线301-E至308-E或301-O至308-O选择一字线层与一偶数或奇数字线结构。通过总体位线与特定的列选择一页，总体位线是连接于所选择的区块并接触有源支柱被选择之侧，特定的列是通过所选择的列的有源支柱的两侧上的串行选择线所选择。
表一为一实施例的读取偏压安排。
表一：读取偏压
要注意的是，对于每一页而言，仅利用总体位线的一半。为了感应其他一半的总体位线的数据，在相同字线上的两个相邻的页必须使用使偏压安排依序进行存取。由于每一偶数/奇数字线接触两个有源支柱的一侧，读取方法是仅读取选择的字线的一侧的储存电荷。在此实施例中，在选择的有源阵列中的存储单元的每一侧可分别地存取，在每一支柱的平截头体处的每一存储单元建立两个电荷储存位置。在某些实施例中，这两个电荷储存位置可在每一存储单元中储存一位。在其他实施例中，这两个电荷储存位置可在每一存储单元中储存超过一位，例如是每一侧两位。在本实施例中，在每一支柱的平截头体的存储单元是储存四个或更多位的数据。此结构可形成高密度的存储器阵列。
通过同时打开两页，例如透过SSL(i)与SSL(i+1)选择的页，及透过SSL(i)与SSL(i-1)选择的页，所有总体位线325、326、327、328、329可使用一脉冲(burst)读取偏压(例如表二所示)并联，以在有源支柱的第一列的一侧(在本图式中为左侧)的存储单元读取偶数字线350～352，在有源支柱的相邻列的一侧(在本图式中为右侧)的存储单元读取偶数字线353、354。
表二：脉冲读取偏压
表三为一实施例的编程偏压安排。具有此构造的阵列一次只在每一有源支柱的一次进行编程偏压。这样可使每一有源支柱的两侧皆可被用来储存数据，每一侧储存一位或多位是依据所希望的实现方式以及所用的编程算法来决定。在一实施例中，编程算法可为一增量脉冲编程序列(incremental step pulsed programming sequence，ISPP)，具有增量的脉冲高度与执行的编程验证步骤(program verify steps)直到达到期望的底限值。
在其他系统中，可进行一单一传递、多层编程操作，例如美国专利申请号14/153,934，标题为PROGRAMMING MULTIBIT MEMORY CELL；by Hsieh et al.，filed on 13January 2014所述的编程操作。可通过控制器执行一范例工艺，以在每一存储单元中操作多位，范例工艺包括储存一数据组以编程多个多层存储单元，此数据组在每个存储单元中指示多个编程状态其中之一或一抑制状态，多个编程状态细对应于一对应的多层存储单元的目标层级。对数据组而言，此方法包括在多个多层存储单元中执行多个编程周期(program cycle)，其中一个编程周期包括在多个编程状态中提供一编程偏压至多层存储单元，在提供编程偏压后，提供编程验证步骤于多个编程层级中超过一个的编程层级，以改变多数存储单元中的数据组编程状态为抑制状态，在指示的目标编程层级是跳过验证。提供数据组于单一传递、多层编程操作中的每一周期，以决定选择的存储单元的抑制与编程状态。
选择的WL(N)_even(i)： Vprog(ISPP，例如18至22V)
两个相反测的WL(N)_odd： Vpass，pgm(例如+10V)
其他WLs(其他层，偶数与奇数)： Vpass，pgm(例如+10V)
GSL： Vpass，pgm(例如+10V)
选择的BLs(例如325、327、329)： Vsense(例如0V)
未选择的BLs(例如326、328)： Vref(例如3.3V)
局部SLs(例如330、331)： Vref(例如3.3V)
选择的SSL(i)(例如313)： Von(例如+2.5V)
选择的SSL(i+1)(例如319)： Von(例如+2.5V)
相邻的SSL(i-1)： Vsuppress(例如-5至-8V)
相邻的SSL(i+2)： Vsuppress(例如-5至-8V)
远程的SSLs： Voff(例如-0.5V)
表三：编程偏压
表四为一实施例的擦除偏压安排。施加一区块擦除偏压于一周期阵列(periodicarray)，周期阵列包括多个例如是图15所绘示的存储单元区块。
所有WLs选择区块： Vref(例如0V)
所有WLs未选择区块： 浮动(floating)
所有BLs(例如325、327、329)： Verase(例如+20V)
所有局部SLs(例如330、331)： Verase(例如+20V)
所有SSLs： Vgidl(例如+6V)
表四：编程偏压
图16绘示具有如图15的结构的多重区块布线实施例。图15中的参考标号是应用于图16。
在图16中绘示了一第一区块401与一第二区块402，第一区块401与第二区块402是沿着阵列的行方向或是位线方向排列。因此，交叠第一区块401的总体位线是沿着总体位线与第二区块401等共享。沿着单一组总体位线共享的区块数量，是取决于阵列的特性。
通过形成一绝缘区域于字线层之间，以分离各区块。此外，为了增进偶数与奇数字线结构的电导性，字线结构的侧边404、405、406、407可涂布一导电材料，例如是硅。可使用一自对准程序(self-aligned process)形成硅，被称为对准金属硅化物(SAlicide)。
在此布线中，总体位线可使用图案化导线的第一金属层来执行，延伸至一页面缓冲器(page buffer)，页面缓冲器是由沿着总体位线的区块所共享。字线也可使用图案化导线的第一金属层来执行，连接偶数字线层至偶数字线译码器，连接奇数字线层至奇数字线译码器。
串行选择线(string select line，SSL)可使用图案化导线的第二金属层来执行，第二金属层交叠第一金属层，以连接串行选择线至串行选择译码器。
在其他实施例中，其他交叠图案化导电层的混合可用于存储单元的区块的内部连接。
图17绘示另一实施例的结构，此结构的串行选择线是作为双重栅极线，而不是独立双重栅极线。在本实施例中，字线材料的串行选择线层具有宽松的间距，在有源支柱的两列间的串行选择线层中，可具有空间容纳绝缘切口480、481。串行选择线延伸至每一列的末端的接触区域482，且具有层内接触483以连接一交叠图案导线。双重栅极串行选择线结构在某些存储器装置的操作模式中可简化译码程序。
图18绘示另一实施例的阵列布线，此布线的有源支柱是以一「方形(square)」排列，而不是「扭曲」或「蜂巢」排列。因此，沿着一列的第一行的有源支柱(例如490)，在阵列的行方向上是沿着此行与一列的有源支柱(例如491、492、493)对齐。交叠金属位线495、496、497在每一列接触一个有源支柱，而并非如蜂巢布线所示。虽然方形布线较不复杂，但其代价为较大的位线间距与较低的密度。
图19绘示相较于图11B所讨论的结构的另一源极线导体结构。图11B所用的参考标号是沿用于此。在本实施例中，掺杂多晶硅或其他导电层501(与基板隔离)是设置于有源支柱的阵列的底部，以作为一共同源极线(common source line，CSL)。一层内接触(标示为502)设置于阵列上，例如是位于每一区块之间或者位于区块周围的图案中，用以连接掺杂导电区域501至一源极侧参考电压电路或一偏压电路以作为共同源极线。
图20绘示通过增加字线层以增加存储单元区块的密度的技术。由于刻蚀工艺会产生一轻微的倾斜角，小于大约89.5度，对具有大量字线层的结构而言，位于底层的孔洞尺寸可能会明显小于位于顶层的孔洞尺寸，因而限制了大量叠层的阵列的间距。结构的机械弯曲(mechanical bending)可为刻蚀深度的另一限制因素。因此，在图20的实施例中，至少一有源支柱以及若需要也可包括绝缘柱的孔洞刻蚀工艺，可被分为多于一个刻蚀步骤。此工艺包括形成一第一字线层叠层(在图式中包括超过两个字线层)，字线层是被绝缘层所分离，并刻蚀字元线层图案，包括产生孔洞于绝缘材料与有源支柱。接着，平坦化此叠层，并形成一第二字线层叠层于此结构上。接着，刻蚀字元线图案于第二叠层中，此图案是与第一叠层的图案对位。因此，有源支柱600、601的孔洞具有一锥形壁(tapered wall)602、一过渡区域(transition region)603与一锥形壁604，锥形壁602位于下部，锥形壁604位于上部，过渡区域603位于上部与下部之间。接着，在形成有源支柱600、601的孔洞后，是沉积介电电荷捕捉层，并接着沉积垂直通道结构材料。介电电荷捕捉层606与垂直通道结构607应于上部叠层图案化后才进行沉积，以确保可电性连接。
图21为一包括三维独立双重栅极、垂直通道与非门阵列的一集成电路901的简化芯片方块图。集成电路901包括一存储器阵列960，存储器阵列960包括一或多个上述具有独立双重栅极、垂直通道存储单元之一或多个存储器区块，且集成电路基板上每一存储单元具有多位。
串行选择线(SSL)译码器940连接多数串行选择线945，且安排于存储器阵列960中。偶数/奇数(E/O)级译码器950连皆多条偶数/奇数字线955。总体位线行译码器970连接多条沿着存储器阵列960的行排列的总体位线965，用以读取数据来自存储器阵列960的数据以及写入数据于存储器阵列960。地址是提供于总线930并自控制逻辑910传至总体位线行译码器970、串行选择线译码器940与偶数/奇数级译码器950。感应放大器与编程缓冲电路980连接行译码器970，在本实施例中是透过第一数据线975连接。编程缓冲电路980可储存多层级编程(multiple-level programming)的程序代码，或者程序代码的函数值，用以于选定的位线中指示编程或抑制状态。行译码器970可包括电路，用以可选择地提供编程或抑制电压于存储器中的位线，以响应编程缓冲器中的数据值。
来自感应放大器/编程缓冲电路的感应数据透过第二数据线985提供至多层级数据(multi-level data)缓冲器990，多层级数据缓冲器990进而透过一数据路径(datapath)993连接输入/输出电路991。此外，在本实施例中，输入数据是用于多层级数据缓冲器，以支持阵列中的独立双重栅极存储单元的每一独立侧进行多层级编程操作(multiple-level program operation)。
输入/输出电路991驱动数据至集成电路901外部的目的地。输入/输出数据与控制讯号是透过数据总线905，在集成电路901上的输入/输出电路991、控制逻辑910与输入/输出端(port)，或者集成电路901内部或外部的其他数据源之间移动，例如是一通用处理器(general purpose processor)或特殊用途应用电路(special purpose applicationcircuitry)，或是提供由存储器阵列960所支持的芯片上的系统(system-on-a-chip)功能性的模块组合。
在图21所示的实施例中，控制逻辑910是使用偏压安排状态机(bias arrangementstate machine)控制由区块920产生或提供的供电电压的应用，例如是读取、擦除、验证与编程电压。控制逻辑910连接多层级缓冲器990与存储器阵列960。控制逻辑910包括用以控制多层级编程操作的逻辑。在此描述的支持独立双重栅极垂直与非门(NAND)结构的实施例中，逻辑是配置以执行以下方法：
选择阵列中的存储单元的一层，例如是使用一字线层译码器；
在选择的层中选择垂直通道结构的一侧，例如是选择一奇数或偶数侧字线结构；
在阵列的选择的列中选择垂直通道结构，例如使用垂直通道结构的列上的串行选择线(SSL)开关；以及
储存电荷于选择的层中的电荷捕捉位置，以代表使用位线电路的数据，选择的层是位于垂直通道结构的选择侧上，垂直通道结构是位于阵列中一个或多个选择的行中，位线电路例如是总体位在线的页面缓冲器，总体位线连接垂直通道结构的选择的列。
在一些实施例中，逻辑是配置以通过选择阵列的选择的层中的偶数与奇数交错字线结构的其中之一，以选择一层或一侧，例如通过控制偶数与奇数字线层译码器。
在一些实施例中，逻辑是配置以储存多阶层电荷，以在选择侧上的选择层内的电荷捕捉位置中，代表多于数据的一位。在这样的方式中，在阵列的垂直通道结构的平截头体中所选择的存储单元是储存超过两位，包括存储单元的每一侧都多于一位。
控制逻辑910在本领域中可使用特殊用途逻辑电路来执行。在另一实施例中，控制逻辑包括一通用处理器(general-purpose processor)，可应用于相同的集成电路，是执行一计算机程序以控制此装置的操作。在又一实施例中，可混合特殊用途逻辑电路与通用处理器，用以执行控制逻辑。
存储器阵列960可包括电荷捕捉存储单元，电荷捕捉存储单元是配置用以在每一存储单元中储存多位，通过对应于电荷储存数量的多层级编程的建立，也建立了存储单元的临界电压(threshold voltages)VT。
图22绘示存储装置的制造方法的流程图。此方法包括确定一基板上的区域以形成具有如图15的结构的三维存储器区块。流程图始于准备一基板以形成三维垂直通道与非门阵列(1009)。此工艺可包括在存储器阵列的区域中，形成一绝缘层或其他绝缘结构于一半导体基板上。接着形成源极线导体结构于准备的基板上(1010)。此工艺可包括上述于图6与图7中讨论的步骤，形成接地选择线与牺牲形体的图案于存储器阵列区域之列中。
接着形成多数字线导电材料层于源极线导体结构上(1011)。字线导电材料层是被绝缘材料层所分开，且用以形成字线导电结构与串行选择线导电结构。刻蚀第一孔洞图案通过字线导电材料的叠层层，接着将绝缘材料填入孔洞，以如图8A～图8B所绘示在阵列中形成绝缘柱(1012)。刻蚀一第二孔洞图案通过字线导电材料的叠层层，是以如图9A～图9B所绘示的方式(1013)。
接着，如图10所示移除在第二孔洞图案之下的牺牲形体，以形成源极线间隙(1014)。工艺接着包括以存储器结构与材料填充第二孔洞图案与源极线间隙，存储器结构包括如图11A～图11C所示的介电电荷捕捉结构与垂直通道结构(1015)。工艺也可包括在多数字线导电材料层中，刻蚀字元线层图案，以及依据一串行选择线图案，刻蚀字元线导电材料的一顶层，例如分别为图13、图14所绘示的图案(1016)。可使用相临于存储阵列的每一区块的层内连结，以链接接地选择线结构。
形成交叠图案化导体于基本上的存储区域，包括总体位线(GBL)、共同源极线(CSL)、字线(WL)与串行选择线(SSL)，上述是使用如图12所示的一个或多个图案化导体层所形成(1017)。此外，提供周围电路(peripheral circuit)于基板上，在一实例中存储区域外部包括位线电路、字线电路、页面缓冲器、感应放大器或其他类似的电路(1018)。完成后段工艺(back-end-of-line operation)以形成一封装集成电路。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (23)

1.一种存储器装置，包括：
一第一导电条多层叠层与一第二导电条多层叠层；
多个有源支柱，位于该第一导电条多层叠层与该第二导电条多层叠层之间，每一有源支柱包括一垂直通道结构、一电荷储存层与一绝缘层，该绝缘层位于接触一第一导电条的一第一拱形边缘与接触一第二导电条的一第二拱形边缘的有源支柱的一平截头体中，该第一导电条是位于该第一导电条多层叠层的一层中，该第二导电条是位于该第二导电条多层叠层的相同层中；以及
多个内叠层绝缘柱，在该第一导电条多层叠层与该第二导电条多层叠层之间交错于这些有源支柱之中；
其中，于至少一平截头体中，该有源支柱的剖面为椭圆形，且具有一长轴平行于该第一导电条与该第二导电条；于该平截头体中，该有源支柱的剖面是被安排使得该第一拱形边缘与该第二拱形边缘的平均曲率半径大于同一层中相邻于该绝缘柱的平截头体的平均曲率半径。
2.根据权利要求1所述的存储器装置，更包括：
多个连接元件，设置于该第一导电条多层叠层与该第二导电条上，用以将这些有源支柱中个别的有源支柱连接至一位线电路。
3.根据权利要求1所述的存储器装置，更包括：
多个串行选择开关，位于这些有源支柱的顶端的平截头体上。
4.根据权利要求1所述的存储器装置，更包括：
一源极线导体结构，设置于这些有源支柱下；及
至少一基线结构，排列为与该第一导电条多层叠层与该第二导电条多层叠层的导电条正交，该基线结构包括位于该第一导电条多层叠层与该第二导电条多层叠层之间并连接于该源极线导体结构的一有源支柱。
5.根据权利要求1所述的存储器装置，其中这些内叠层绝缘柱与这些有源支柱分离该第一导电条多层叠层与该第二导电条多层叠层。
6.根据权利要求1所述的存储器装置，更包括：
多个字线驱动电路，在该第一导电条多层叠层与该第二导电条多层叠层中，被配置为该第一导电条多层叠层与该第二导电条多层叠层的导电条的独立偏压。
7.根据权利要求1所述的存储器装置，更包括：
一第一多层叠层转接垫元件，位于该第一导电条多层叠层中，并于对应的层中连接该第一导电条多层叠层的导电条；及
一第二多层叠层转接垫元件，位于该第二导电条多层叠层中，并于对应的层中连接该第一导电条多层叠层的导电条；
其中这些字线驱动电路透过该第一多层叠层转接垫元件与该第二多层叠层转接垫元件连接至该第一导电条与该第二导电条。
8.根据权利要求1所述的存储器装置，其中该垂直通道结构具有一中央接缝。
9.一种存储器装置，包括：
多个字线层，包括一第一字线结构与一第二字线结构，该第一字线结构包括一第一转接垫元件与多条偶数字线，这些偶数字线是延伸并自该第一转接垫元件远离，该第二字线结构包括一第二转接垫元件与多条奇数字线，这些奇数字线是延伸并自该第二转接垫元件远离，且与这些偶数字线交错；
多个有源支柱的列与多个绝缘柱，延伸通过这些字线层，这些有源支柱的列设置于对应的这些偶数字线与这些奇数字线之间，在这些有源支柱的列中的有源支柱包括一垂直通道结构、一电荷储存层与一外部绝缘层，该电荷储存层连续地围绕该垂直通道结构，在这些有源支柱的列中的绝缘柱分离这些有源支柱之间的这些偶数字线与这些奇数字线；以及
在这些字线层内的这些有源支柱的多个平截头体中，该外部绝缘层接触一偶数字线的一第一拱形边缘以及一奇数字线的一第二拱形边缘；
其中，于至少一平截头体中，该有源支柱的剖面为椭圆形，具有一长轴平行于该第一字线结构与该第二字线结构；于该平截头体中，该有源支柱的剖面是被安排使得该第一拱形边缘与该第二拱形边缘的平均曲率半径大于同一层中相邻于该绝缘柱的平截头体的平均曲率半径。
10.根据权利要求9所述的存储器装置，更包括：
多条总体位线，设置于这些有源支柱与这些绝缘柱的叠层上，用以连接这些有源支柱的列中个别的行至一页面缓冲器。
11.根据权利要求9所述的存储器装置，更包括：
多个串行选择开关，位于这些有源支柱的顶端的平截头体上。
12.根据权利要求9所述的存储器装置，更包括：
一源极线导体结构，设置于这些有源支柱的列下；
其中至少一这些有源支柱的列连接至设置于这些有源支柱的列下的该源极线导体结构，且连接位于这些字线层之上的一源极线。
13.根据权利要求9所述的存储器装置，更包括：
多个字线驱动电路，被配置为该第一字线结构与该第二字线结构的独立偏压。
14.一种存储器装置的制造方法，包括：
形成多个第一导电材料层于一集成电路基板上，这些第一导电材料层是被绝缘材料分离；
形成多个有源支柱的列与绝缘柱延伸通过这些第一导电材料层，这些有源支柱的列上的有源支柱分别包括一垂直通道结构、一电荷储存层与一外部绝缘层，该电荷储存层连续地围绕该垂直通道结构，这些绝缘柱在一列中是设置于该列中的有源支柱之间；以及
刻蚀这些第一导电材料层以定义一第一字线结构与一第二字线结构，该第一字线结构包括一第一转接垫元件与多条偶数字线，这些偶数字线在这些有源支柱的列与绝缘柱之间是延伸并自该第一转接垫元件远离，该第二字线结构包括一第二转接垫元件与多条奇数字线，这些奇数字线在这些有源支柱的列与绝缘柱之间是延伸并自该第二转接垫元件远离，且与这些偶数字线交错；
其中在这些字线层内的这些有源支柱的多个平截头体中，该外部绝缘层接触一偶数字线的一第一拱形边缘以及一奇数字线的一第二拱形边缘；
于至少一平截头体中，该有源支柱的剖面为椭圆形，具有一长轴平行于该第一字线结构与该第二字线结构；于该平截头体中，该有源支柱的剖面是被安排使得该第一拱形边缘与该第二拱形边缘的平均曲率半径大于同一层中相邻于该绝缘柱的平截头体的平均曲率半径。
15.根据权利要求14所述的制造方法，其中形成这些有源支柱的列的步骤包括：
刻蚀一第一孔洞图案于这些第一导电材料层并在该第一孔洞图案的孔洞中填入绝缘材料；
刻蚀一第二孔洞图案于这些第一导电材料层，在该第二孔洞图案的孔洞中填入绝缘材料，该第二孔洞图案接触该第一孔洞图案并形成多列；及
沉积一多层介电电荷储存结构与一垂直通道结构于该第一孔洞图案与该第二孔洞图案的孔洞中。
16.根据权利要求15所述的制造方法，其中该第二孔洞图案的孔洞为椭圆形，具有一长轴对齐这些列，使得该第一拱形边缘与该第二拱形边缘的平均曲率半径，相较于相邻该第一孔洞图案的孔洞的该第二孔洞图案的孔洞的平均曲率半径为大。
17.根据权利要求14所述的制造方法，更包括：
形成多个字线驱动电路配置为该第一字线结构与该第二字线结构的独立偏压。
18.根据权利要求14所述的制造方法，更包括：
刻蚀这些第一导电材料层的顶层以定义多条串行选择线，使得多个串行选择开关形成于位于该顶层的有源支柱的平截头体上。
19.根据权利要求14所述的制造方法，更包括：
形成一源极线导体结构于这些第一导电材料层之下。
20.根据权利要求14所述的制造方法，其中这些有源支柱的列与绝缘柱是配置使得这些有源支柱排列为一蜂巢布线图案。
21.一种垂直通道三维与非门闪存的操作方法，应用于权利要求1至13中任一项所述的存储器装置，该闪存包括一阵列，该阵列具有该垂直通道结构的多列与多行以及位于多层中的存储单元，该操作方法包括：
在该阵列中选择一层的存储单元；
在该选择的一层的存储单元中选择该垂直通道结构的一侧；
在该阵列中选择位于一选择的列中的垂直通道结构；
储存电荷于位于选择的层中的多个电荷捕捉位置，以代表数据，该选择的层是位于该阵列中之一或多个选择的行中的选择的垂直通道结构之侧上。
22.根据权利要求21所述的操作方法，其中：
选择一层的存储单元与选择该垂直通道结构的一侧的步骤包括在阵列的该选择的层中，选择偶数与奇数交错字线结构的其中之一。
23.根据权利要求21所述的操作方法，其中：
储存电荷的步骤包括储存多阶层电荷以代表在该选择之侧上的该选择的层中的这些电荷捕捉位置中超过一位的数据，使得一选择的存储单元储存超过两位，该选择的存储单元是位于该阵列的一垂直通道结构的一选择的平截头体中。
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