JP2011146631A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】電荷保持特性の良好な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体層SMLと、半導体層に対向して設けられた第1絶縁層I1と、半導体層と第1絶縁層との間に設けられた第2絶縁層I2と、第1絶縁層と第2絶縁層との間に設けられた機能層I3と、第1絶縁層の半導体層とは反対の側に設けられ、互いに離間した第1ゲート電極G1及び第2ゲート電極G2と、を備えた不揮発性半導体記憶装置が提供される。機能層のうちの第1ゲート電極に対向する第1領域R1、及び、機能層のうちの第2ゲート電極に対向する第2領域R2の電荷蓄積能は、機能層のうちの第1領域と第2領域との間の第3領域R3とは異なる。
【選択図】図1

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
電荷蓄積層を用いた、例えばMONOS(Metal Oxide Nitride Oxide Semiconductor)型のメモリが開発されている。
このようなメモリにおいて、セル間で電荷蓄積層が連続していると、場合によってはセル間で電荷が移動し、電荷保持特性が劣化することがある。平面型のMONOS型のセルにおいては、セル間で電荷蓄積層を分断することで電荷保持特性を維持することが試みられるが、工程数が増加し、コストが増大する。また、特許文献1に開示されているような一括加工型の3次元積層MONOSメモリにおいても電荷蓄積層はセル間で連続している。従来の技術は、電荷保持特性の点で改良の余地がある。
特開2007−266143号公報
本発明は、電荷保持特性の良好な不揮発性半導体記憶装置及びその製造方法を提供する。
本発明の一態様によれば、半導体層と、前記半導体層に対向して設けられた第1絶縁層と、前記半導体層と前記第1絶縁層との間に設けられた第2絶縁層と、前記第1絶縁層と前記第2絶縁層との間に設けられた機能層と、前記第1絶縁層の前記半導体層とは反対の側に設けられ、互いに離間した第1ゲート電極及び第2ゲート電極と、を備え、前記機能層のうちの前記第1ゲート電極に対向する第1領域、及び、前記機能層のうちの前記第2ゲート電極に対向する第2領域の電荷蓄積能は、前記機能層のうちの前記第1領域と前記第2領域との間の第3領域とは異なることを特徴とする不揮発性半導体記憶装置が提供される。
本発明の別の一態様によれば、半導体層と、前記半導体層に対向して設けられた第1絶縁層と、前記半導体層と前記第1絶縁層との間に設けられた第2絶縁層と、前記第1絶縁層と前記第2絶縁層との間に設けられた母体膜と、前記第1絶縁層の前記半導体層とは反対の側に設けられ、互いに離間した第1ゲート電極及び第2ゲート電極と、を有する構造体を形成し、前記第1ゲート電極及び前記第2ゲート電極と、前記半導体層と、の間に、電界の印加及び電流の通電の少なくともいずれかを実施して、前記母体膜のうちの前記第1ゲート電極に対向する第1領域、及び、前記母体膜のうちの前記第2ゲート電極に対向する第2領域の電荷蓄積能を、前記母体膜から変化させることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
本発明によれば、電荷保持特性の良好な不揮発性半導体記憶装置及びその製造方法が提供される。
第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 第1実施例に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 第2実施例に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。 第2実施例に係る不揮発性半導体記憶装置のメモリ部の構成を例示する模式的斜視図である。 第2実施例に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 第3実施例に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。 第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 第3の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1の実施の形態)
図1は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
すなわち、同図(a)は本実施形態に係る不揮発性半導体記憶装置101の構成を例示しており、同図(b)は不揮発性半導体記憶装置101の製造工程の途中の状態を例示している。
図1(a)に表したように、本実施形態に係る不揮発性半導体記憶装置101は、半導体層SMLと、第1絶縁層I1と、第2絶縁層I2と、機能層I3と、第1ゲート電極G1と、第2ゲート電極G2と、を備える。
第1絶縁層I1は、半導体層SMLに対向して設けられる。
第2絶縁層I2は、半導体層SMLと第1絶縁層I1との間に設けられる。
機能層I3は、第1絶縁層I1と第2絶縁層I2との間に設けられる。
第1ゲート電極G1及び第2ゲート電極G2は、第1絶縁層I1の半導体層SMLとは反対の側に設けられる。第1ゲート電極G1及び第2ゲート電極G2は、互いに離間している。
第1ゲート電極G1の部分に第1メモリトランジスタMT1が形成される。第2ゲート電極G2の部分に第2メモリトランジスタMT2が形成される。第1メモリトランジスタMT1及び第2メモリトランジスタMT2は、不揮発性半導体記憶装置101のセルMCとなる。
なお、第1ゲート電極G1と、第2ゲート電極G2と、後述する選択ゲート電極SGと、の間には、層間絶縁膜I01が設けられている。
第1メモリトランジスタMT1及び第2メモリトランジスタMT2において、第1絶縁層I1は、ブロック絶縁膜として機能する。第1メモリトランジスタMT1及び第2メモリトランジスタMT2において、第2絶縁層I2は、トンネル絶縁膜として機能する。第1絶縁層I1及び第2絶縁層I2には、例えば酸化シリコンが用いられる。
第1メモリトランジスタMT1及び第2メモリトランジスタMT2において、機能層I3は、情報を記憶する例えば電荷蓄積層として機能する。
本実施形態に係る不揮発性半導体記憶装置101においては、電荷蓄積層として機能する機能層I3が、第1メモリトランジスタMT1と第2メモリトランジスタMT2との間にも連続して設けられている。
機能層I3は、第1ゲート電極G1に対向する第1領域R1、第2ゲート電極G2に対向する第2領域R2、及び、第1領域R1と第2領域R2との間の第3領域R3と、を有する。第3領域R3は、第1メモリトランジスタMT1と第2メモリトランジスタMT2との間の領域に対応する。
不揮発性半導体記憶装置101においては第1領域R1及び第2領域R2の電荷蓄積能は、第3領域R3とは異なる。
ここで、電荷蓄積能とは、注入された電荷を捕獲する程度である。例えば、機能層I3において、電荷を蓄積するトラップが空間的に分布しており、このトラップの密度が機能層I3において異なる。トラップは、機能層I3の内部、機能層I3の第1絶縁層I1の側の界面近傍、及び、機能層I3の第2絶縁層I2の側の界面近傍などに存在する。このトラップの密度が異なると、電荷蓄積能が異なる。また、機能層13が複数の積層膜を有している場合は、トラップは、積層膜どうしの界面等に形成され、このようなトラップの密度が異なると、電荷蓄積能が異なる。
例えば、第1領域R1及び第2領域R2の電荷蓄積能は、第3領域R3の電荷蓄積能よりも高い。
例えば、第1領域R1及び第2領域R2においては、第3領域R3よりもトラップ密度が高い。
例えば、機能層I3は、電荷蓄積層となる母体膜MFから形成される。母体膜MFに電界を印加する、及び/または電流を通電することで、母体膜MFの状態が変化し、電荷蓄積能が上昇する。
例えば、図1(b)に表したように、機能層I3は、母体膜MFから形成される。
第1ゲート電極G1と半導体層SMLとの間に、電界を印加することで、機能層I3のうちの第1領域R1の電荷蓄積能は、母体膜MFよりも上昇させられる。また、第1ゲート電極G1と半導体層SMLとの間に、電流を通電することで、機能層I3のうちの第1領域R1の電荷蓄積能は、母体膜MFよりも上昇させられる。
同様に、第2ゲート電極G2と半導体層SMLとの間に、電界を印加することで、機能層I3のうちの第2領域R2の電荷蓄積能は、母体膜MFよりも上昇させられる。また、第2ゲート電極G2と半導体層SMLとの間に、電流を通電することで、機能層I3のうちの第2領域R2の電荷蓄積能は、母体膜MFよりも上昇させられる。
これにより、第1領域R1及び第2領域R2の電荷蓄積能は、第3領域R3の電荷蓄積能よりも上昇する。
すなわち、母体膜MFとして、電界を印加する、及び/または、電流を通電することで、電荷蓄積能が高まり、または、電荷蓄積能がはじめて発現する膜を用いる。そして、第1メモリトランジスタMT1及び第2メモリトランジスタMT2に対応する部分の母体膜MFに選択的に、電界を印加する、及び/または、電流を通電することで、第1メモリトランジスタMT1及び第2メモリトランジスタMT2において、母体膜MFは電荷蓄積層として機能する。
そして、第1メモリトランジスタMT1と第2メモリトランジスタMT2との間の領域(第3領域R3)においては、母体膜MFは電荷蓄積層して機能しないため、母体膜MF(機能層I3)が第1メモリトランジスタMT1と第2メモリトランジスタMT2との間の領域に連続して設けられていても、電荷の移動が抑制される。このため、電荷保持特性が向上できる。
このような母体膜MFには、例えば、化学量論比よりも酸素が過剰なSiO、不純物を含有するSiO、水素を含有するSiO、及び、水素を含有するSiNなどを用いることができる。
この他、母体膜MFには、シリコン窒化膜とシリコン酸化膜との積層膜、シリコン酸化膜とフッ素を含有したシリコン窒化膜との積層膜、窒素が過剰な組成のシリコン窒化膜、酸素が過剰な組成のシリコン酸化膜、及び、窒素が過剰な組成のシリコン窒化膜と酸素が過剰な組成のシリコン酸化膜との積層膜などを用いることができる。ここで、「窒素が過剰な組成」とは、「化学量論比よりも窒素が過剰な組成」を意味し、「酸素が過剰な組成」とは、「化学量論比よりも酸素が過剰な組成」を意味する。
多値向けに広いメモリウインドウを確保したい場合は、母体膜MFには、シリコン窒化膜をベースにした材料を用いることが望ましい。特に、水素やフッ素を含有したシリコン窒化膜が望ましい。また、電荷保持特性を重視したい場合は、シリコン酸化膜をベースにした材料を用いることが望ましい。
このように、不揮発性半導体記憶装置101においては、機能層I3のうちの第1ゲート電極G1に対向する第1領域R1、及び、機能層I3のうちの第2ゲート電極G2に対向する第2領域R2の電荷蓄積能は、機能層I3のうちの第1領域R1と第2領域R2との間の第3領域R3とは異なる。
そして、機能層I3は、母体膜MFから形成され、第1ゲート電極G1及び第2ゲート電極G2と、半導体層SMLと、の間に、電界の印加及び電流の通電の少なくともいずれかを実施することで、第1領域R1及び第2領域R2の電荷蓄積能は、母体膜MFよりも上昇させられる。これにより、第1領域R1及び第2領域R2の電荷蓄積能は第3領域R3よりも上昇させられる。これにより、電荷保持特性が向上できる。
図1(a)及び(b)に表したように、不揮発性半導体記憶装置101は、第1絶縁層I1の半導体層SMLとは反対の側に設けられ、第1ゲート電極G1及び第2ゲート電極G2から離間した選択ゲート電極SGをさらに備えている。選択ゲート電極SGの部分に選択ゲートトランジスタSTが形成される。
機能層I3は、選択ゲート電極SGの部分にも延在している。
機能層I3のうちの選択ゲート電極SGに対向する第4領域R4の電荷蓄積能は、第1領域R1及び第2領域R2とは異なる。より具体的には、機能層I3のうちの選択ゲート電極SGに対向する第4領域R4の電荷蓄積能は、第1領域R1及び第2領域R2よりも低い。
例えば、第1ゲート電極G1及び第2ゲート電極G2と半導体層SMLとの間に、電界の印加及び電流の通電の少なくともいずれかを実施することで、第1領域R1及び第2領域R2の電荷蓄積能を母体膜MFよりも上昇させるが、この時の電界は、比較的大きく設定されている。また、この時の電流は比較的大きく設定されている。
そして、選択ゲート電極SGと半導体層SMLとの間には、このような大きな電界の印加や大きな電流の通電は行わない。これにより、第4領域R4の電荷蓄積能は母体膜MFと同様で低い状態を維持させる。
これにより、選択ゲートトランジスタSTの構造が第1メモリトランジスタMT1及び第2メモリトランジスタMT2と同じであっても、選択ゲートトランジスタSTのしきい値変動を抑制できる。
すなわち、第1メモリトランジスタMT1及び第2メモリトランジスタMT2は、第1絶縁層I1、第2絶縁層I2及び機能層I3の積層構造を含み、選択ゲートトランジスタSTも同様に、第1絶縁層I1、第2絶縁層I2及び機能層I3の積層構造を含み、積層膜の構成が同じである。第1メモリトランジスタMT1及び第2メモリトランジスタMT2(すなわち第1領域R1及び第2領域R2)における機能層I3の電荷蓄積能よりも、選択ゲートトランジスタST(すなわち第4領域R4)における電荷蓄積能を低くすることで、選択ゲートトランジスタSTのしきい値変動が抑制できる。
なお、例えば、選択ゲートトランジスタSTの動作において、選択ゲート電極SGと半導体層SMLとの間に印加される電界は、第1領域R1及び第2領域R2の電荷蓄積能を母体膜MFよりも上昇させるために第1ゲート電極G1及び第2ゲート電極G2と半導体層SMLとの間に印加される電界よりも小さく設定される。
また、選択ゲートトランジスタSTの動作において、選択ゲート電極SGと半導体層SMLとの間に流れる電流は、第1領域R1及び第2領域R2の電荷蓄積能を母体膜MFよりも上昇させるために第1ゲート電極G1及び第2ゲート電極G2と半導体層SMLとの間に通電される電流よりも小さく設定される。
すなわち、選択ゲートトランジスタSTの動作において、選択ゲート電極SGと半導体層SMLとの間に印加される電圧は、選択ゲート電極SGと半導体層SMLとの間に流れる電流は、第1領域R1及び第2領域R2の電荷蓄積能を母体膜MFよりも上昇させるために第1ゲート電極G1及び第2ゲート電極G2と半導体層SMLとの間に印加される電圧よりも小さく設定される。
このように、セルMCに電流を流す及び/または電圧を印加することで電荷蓄積能がはじめて生じる、または、セルMCに電流を流す及び/または電圧を印加することでセルMCの形成後よりも電荷蓄積能が増大するような膜(母体膜MF)を機能層I3に用いる。これにより、セルMC部で電荷蓄積能が得られるため、選択ゲート電極SG部とセルMC部とが同じ構造を有していても、選択ゲートトランジスタSTのしきい値変動が抑制される。そして、セルMC部分のみに電荷蓄積機能が付与されるので、機能層I3を介した横方向への電荷の移動が抑制でき、セルMCの電荷保持特性が向上できる。
メモリトランジスタMTに用いられる電荷蓄積層が制御ゲートトランジスタSTにも設けられると制御ゲートトランジスタSTのしきい値が経時変化するため、従来の不揮発性半導体記憶装置においては、メモリトランジスタMTと制御ゲートトランジスタSTとで構成を変えてこの経時変化を抑制することを試みていたが、これにより工程が増加し、コストが増大した。これに対し、本実施形態を適用することで、メモリトランジスタMTと制御ゲートトランジスタSTとで構成を同じにしても上記の経時変化が抑制できるため、工程が省略でき、コストが低減できる。
以下、母体膜MFの形成方法の例について説明する。
母体膜MFとして、水素を含有するシリコン窒化膜を用いる場合に、以下のような方法で、水素をシリコン窒化膜に含有させることができる。
例えば、六塩化二ケイ素またはジクロロシランと、NHと、を用いたLPCVD法を用いて、例えば500℃〜700℃の温度で、厚さが5nmから10nmのシリコン窒化膜を形成し、さらに、このシリコン窒化膜を、水素のみ、または、水素と窒素とを含有したプラズマに暴露することによって、シリコン窒化膜中に水素を含有させることができる。
また、例えば、六塩化二ケイ素またはジクロロシランと、NHと、をプラズマ雰囲気に導入したPECVD法で、例えば300℃〜500℃の温度で、シリコン窒化膜を形成しても良い。
このような方法で形成したシリコン窒化膜は、水素を多く含有し、電気的ストレスを印加する前は、このシリコン窒化膜におけるトラップ密度は非常に低い。そして、電気的ストレスを印加することで、このシリコン窒化膜におけるトラップ密度が上昇する。
成膜温度やプラズマ処理の温度は、できる限り低温の方が、多くの水素を含有できるため、望ましい。
また、母体膜MFとして、水素を含有するシリコン酸化膜を用いる場合には、以下のような方法で、水素をシリコン酸化膜に含有させることができる。
例えば、ジクロロシランとNOとを用いたPLCVD法で、例えば700℃〜800℃でシリコン酸化膜を形成した後、シリコン酸化膜を酸素と水素とを含有したプラズマに暴露することによって、シリコン酸化膜中に水素を含有させることができる。
また、有機金属ソースを用いたシリコンプレカーサと酸化剤とを用いたALD法で、例えば室温〜500℃の低温でシリコン酸化膜を形成しても良い。ALD法を用いると、酸素も多く含有されるのでより望ましい。
また、母体膜MFとして、フッ素を含有するシリコン酸化膜またはフッ素を含有するシリコン窒化膜を用いても良い。この場合に、以下のような方法で、フッ素をシリコン酸化膜またはシリコン窒化膜に含有させることができる。
例えば、上述のシリコン酸化膜やシリコン窒化膜を形成する際に、成膜雰囲気に微量のフッ素を含有するガスを同時に供給して含有させる方法を用いることができる。
また、フッ素を母体膜MFに直接イオン注入する方法を用いることができる。さらに、不揮発性半導体記憶装置に含まれる基板や導電層などにフッ素をイオン注入した後に、熱処理を行い、母体膜MF中にフッ素を拡散させて、母体膜MFにフッ素を導入する方法を用いても良い。
なお、本実施形態に係る不揮発性半導体記憶装置101において、ゲート電極GEの数は任意である。上記においては、複数設けられるゲート電極GEのうちの一部について説明したものであり、他のゲート電極GEにおける機能層I3の構成は、第1領域R1及び第2領域R2と同様とすることができ、またゲート電極GEどうしの間における機能層I3の構成は、第3領域R3と同様とすることができる。
(第1実施例)
本実施形態に係る第1実施例は、平面型の不揮発性半導体記憶装置の例である。
図2は、第1実施例に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図2に表したように、第1実施例の不揮発性半導体記憶装置102においては、半導体層SMLの上に第2絶縁層I2が設けられる。半導体層SMLには、シリコン基板などの半導体基板が用いられる。第2絶縁層I2は、トンネル絶縁膜であり、例えばシリコン酸化膜またはシリコン酸窒化膜を主成分として含む。第2絶縁層I2の厚さは、例えば2nm(ナノメートル)〜6nmである。
第2絶縁層I2の上に、機能層I3となる母体膜MFが設けられる。母体膜MFは、電圧の印加及び電流の通電によって電荷蓄積能力が増大する、または、発現する膜である。母体膜MFの厚さは、5nm〜10nmとすることができる。
機能層I3(母体膜MF)の上に、第1絶縁層I1が設けられる。第1絶縁層I1は、ブロック絶縁膜であり、例えば、シリコン酸化膜、シリコン酸窒化膜及び高誘電率絶縁膜などが用いられる。高誘電率絶縁膜は、例えば、バンドギャップの大きい例えばアルミナを主成分とすることが望ましい。第1絶縁層I1の厚さは、例えば10nm〜25nmとすることができる。
第1絶縁層I1の上に導電膜が設けられ、導電膜がパターニングされて、例えば、第1ゲート電極G1、第2ゲート電極G2、第3ゲート電極G3、第4ゲート電極G4及び第nゲート電極Gn、並びに、選択ゲート電極SGが設けられる。ここで、「n」は、2以上の整数である。nの値は任意である。
この導電膜には、例えば、ポリシリコン、仕事関数が高い金属(合金を含む)、及び、各種のシリサイドなどが用いられる。
これにより、第1〜第nメモリトランジスタMT1〜MTn、及び、選択ゲートトランジスタSTが形成される。
なお、図2の例では、第1ゲート電極G1及び第2ゲート電極G2と、半導体層SML、との間に電界の印加及び電流の通電の少なくともいずれかが実施されたときの状態が例示されている。すなわち、第3ゲート電極G3、第4ゲート電極G4及び第nゲート電極Gnに、上記の処理のための電圧が印加されていない状態として例示されている。第1ゲート電極G1〜第nゲート電極Gnの全てに、上記の処理のための電圧が印加されても良い。
本具体例では、第1ゲート電極G1及び第2ゲート電極G2と、半導体層SML、との間に電界の印加及び電流の通電の少なくともいずれかが実施され、母体膜MFの電荷蓄積能が、部分的に上昇されている。すなわち、第1ゲート電極G1に対応する第1領域R1と、第2ゲート電極G2に対応する第2領域R2と、における電荷蓄積能は、第1メモリトランジスタMT1と第2メモリトランジスタMT2との間に対応する第3領域R3よりも高い。
これにより、第1メモリトランジスタMT1と第2メモリトランジスタMT2との間に第3領域R3の機能層I3が連続していても、第3領域R3の電荷保持能力が第1領域R1及び第2領域R2よりも低いため、電荷が移動することが抑制できる、これにより、電荷保持特性の良好な不揮発性半導体記憶装置が提供できる。
さらに、選択ゲートトランジスタSTの構造が第1メモリトランジスタMT1及び第2メモリトランジスタMT2と同じであっても、選択ゲートトランジスタSTのしきい値変動を抑制できる。
不揮発性半導体記憶装置102においては、電荷蓄積層となる機能層I3をセルMCごとに分断する工程が省略されているので、生産性が高く、コストの増大を伴わないで電荷保持特性を向上させることができでる。
このように、本実施形態においては、セルMCの構造を形成した後に、セルMCに電気的ストレスを印加することにより、セルMCの電荷蓄積能力が、はじめて発現する、または、電荷蓄積能力が増大する。
例えば、セルMCの構造を形成した直後は、母体膜MFのトラップ密度は均一であるが、セルMCに電気的ストレスを印加することによって、セルMCどうしの間(機能層I3の第3領域R3)よりも、セルMC(機能層I3の第1領域R1及び第2領域R2)のトラップ密度が増大する。そして、セルMCに電気的ストレスを印加することによって、選択ゲートトランジスタST(機能層I3の第4領域R4)よりも、セルMC(機能層I3の第1領域R1及び第2領域R2)のトラップ密度が増大する。
なお、母体膜MFは、セルMCどうしの間、及び、選択ゲート電極SGとセルMCとの間で、例えば部分的に分断されていても良い。
以下、機能層I3のうちの第1領域R1及び第2領域R2の電荷蓄積能を、第3領域R3とは異ならせる方法、すなわち、セルMCの初期化の方法の例について説明する。
以下では、母体膜MFとして、水素を含有するシリコン窒化膜を用いる場合として説明する。
例えば、半導体層SMLの電位を基準として、第1ゲート電極G1及び第2ゲート電極G2に、+10V(ボルト)〜+25V、または、−10V〜−25Vで、1ns(ナノ秒)〜1μs(マイクロ秒)のパルスを印加する。このパルスの印加は、複数回行っても良い。
また、+10V〜+20Vで、1ns〜1μsの正パルスと、−10V〜−20Vで、1ns〜1μsの負パルスと、を印加しても良い。なお、この場合の正パルスの印加と負パルスの印加との順序は任意である。また、上記の正パルスと負パルスとの組み合わせを複数回印加しても良い。
上述のような電圧を第1ゲート電極G1及び第2ゲート電極G2に印加することで、母体膜MFのうちで電圧が印加され、例えば電流が流れた部分(第1領域R1及び第2領域R2)で、水素を含有するシリコン窒化膜から、水素が離脱し、電荷蓄積能が上昇する。すなわち、セルMCの電荷蓄積層が形成される。そして、母体膜MFのうちで電圧が印加されない領域(例えば第3領域R3)では、母体膜MFの状態が変化せず、電荷蓄積能は上昇しない。
このように、初期化処理(電界の印加及びまたは電流の通電)により、膜中の結合が切れ、そこに電荷蓄積能が発現(または上昇する)膜としては、水素を含有するシリコン酸化膜、シリコン酸化膜とフッ素を含有するシリコン窒化膜との積層膜、窒素が過剰な組成のシリコン窒化膜、及び、酸素が過剰な組成のシリコン酸化膜などがある。
なお、正パルスと負パルスとを交互に複数回印加すると、母体膜MFの電荷蓄積能がより上昇し、それぞれのセルMCの電荷蓄積層として機能する際に、より多くの電荷を蓄積でき、有利になる。
なお、セルMCの初期化処理のために印加する電圧の絶対値は、セルMCの電荷蓄積層として機能する際に、書き込み及び消去のために印加される電圧の絶対値よりも1V以上高い値とすることが望ましい。これにより、セルMCの書き込み及び消去特性が安定する。
また、初期化処理を実施する際の温度は、不揮発性半導体記憶装置の使用時におけるセルMCの温度よりも高温で行うことが望ましい。初期化処理を高温で行うほど、母体膜MFにおいて、水素がより離脱し易くなり、電荷蓄積能をより高めることができる。高温で初期化処理を行うことで、初期化処理中に母体膜MF中に電荷がトラップされ難くなり、また、初期化処理が終了して不揮発性半導体記憶装置を使用する際に電荷保持特性が安定する。また、初期化処理を行う温度が高いほど、初期化処理にかかる時間が短縮でき、生産性が向上できる等のメリットがある。
(第2実施例)
本実施形態に係る第2の実施例は、一括加工型3次元積層不揮発性半導体記憶装置の例である。この一括加工型3次元積層不揮発性半導体記憶装置の記憶部となるメモリトランジスタのそれぞれの電荷蓄積層に本実施形態の構成が適用される。
図3は、第2実施例に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図4は、第2実施例に係る不揮発性半導体記憶装置のメモリ部の構成を例示する模式的斜視図である。
なお、図3及び図4においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図5は、第2実施例に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図3に表したように、不揮発性半導体記憶装置110には、例えば、メモリ部MUと、周辺回路部PUと、が設けられる。これらメモリ部MUと周辺回路部PUとは、例えば単結晶シリコンからなる基板11の主面11aの上に設けられる。
ここで、基板11の主面11aに対して垂直な方向をZ軸方向(第1方向)とする。そして、主面11aに対して平行な平面内の1つの方向をY軸方向(第2方向)とする。そして、Z軸とY軸とに垂直な方向をX軸方向(第3方向)とする。
メモリ部MUにおいては、複数の電極膜WLと、複数の電極間絶縁膜14と、が交互に積層された積層構造体MLが設けられ、積層構造体MLをZ軸方向に貫通する半導体ピラーSP(図示しない)が設けられる。半導体ピラーSPは、Z軸方向に延在する複数のメモリストリングMS(図示しない)となる。電極膜WLは、ワード線WLLとして機能する。なお、積層構造体MLにおいて、設けられる電極膜WL及び電極間絶縁膜14の数は任意である。
電極膜WLがゲート電極GEに相当し、電極間絶縁膜14は層間絶縁膜I01に相当する。
そして、積層構造体MLの上方(基板11とは反対の側)において、例えば、Y軸方向に延在する複数のビット線BLが設けられ、ビット線BLのそれぞれは、メモリストリングMSのそれぞれに接続される。積層構造体MLとビット線BLとの間には、ドレイン側選択ゲート電極SGDが設けられる。ドレイン側選択ゲート電極SGDは、例えばX軸方向に延在し、ドレイン側選択ゲート線駆動回路SGDDRに接続される。
そして、積層構造体MLの下方(基板11の側)において、ソース線SLが設けられる。ソース線SLは、メモリストリングMSのそれぞれに接続される。積層構造体MLとソース線SLとの間には、ソース側選択ゲート電極SGSが設けられる。ソース側選択ゲート電極SGSは、ソース側選択ゲート線駆動回路SGSDRに接続される。
ワード線WLL(電極膜WL)のそれぞれは、ワード線駆動回路WLDRに接続され、ビット線BLのそれぞれは、例えば、センスアンプSAに接続される。
ドレイン側選択ゲート線駆動回路SGDDR、ソース側選択ゲート線駆動回路SGSDR、ワード線駆動回路WLDR及びセンスアンプSAは、周辺回路部PUに含まれる。
図3に表したように、積層構造体MLをZ軸方向に貫通する半導体ピラーSPが設けられる。半導体ピラーSPと、電極膜WLのそれぞれ(例えばWL1〜WL4)と、が交差する部分に、メモリトランジスタMT(セルMC)が設けられる。メモリトランジスタMTはZ方向に複数配列し、メモリトランジスタ部MTUとなる。
積層構造体MLの上方において、ドレイン側選択ゲート電極SGD(例えばSGD1〜SGD4)と、半導体ピラーSPと、が交差する部分に、上側選択ゲートトランジスタUSGTが設けられる。一方、積層構造体MLの下方において、ソース側選択ゲート電極SGSと、半導体ピラーSPと、が交差する部分に、下側選択ゲートトランジスタLSGTが設けられる。
上側選択ゲートトランジスタUSGT及び下側選択ゲートトランジスタLSGTが、選択ゲートトランジスタSTに相当する。
上側選択ゲートトランジスタUSGT、メモリトランジスタ部MTU及び下側選択ゲートトランジスタLSGTは、メモリストリングMSに含まれる。メモリストリングMSのそれぞれは、1つのNANDストリングとして機能する。
メモリストリングMSのそれぞれの上端は、ビット線BL(例えばBL1〜BL3)に接続される。メモリストリングMSのそれぞれの下端は、ソース線SLに接続される。
図5は、メモリ部MUの一部の構成を例示しており、例えば、メモリ部MUをY−Z平面で切断した時の図である。
図5に表したように、不揮発性半導体記憶装置110は、Z軸方向に交互に積層された複数の電極膜WLと複数の電極間絶縁膜14とを有する積層構造体MLと、積層構造体MLをZ軸方向に貫通する半導体ピラーSPと、記憶層48と、内側絶縁膜42と、外側絶縁膜43と、を有する。
外側絶縁膜43が、第1絶縁層I1に相当し、内側絶縁膜42が第2絶縁層I2に相当し、記憶層48が機能層I3に相当する。
記憶層48は、電極膜WLのそれぞれと半導体ピラーSPとの間に設けられる。内側絶縁膜42は、記憶層48と半導体ピラーSPとの間に設けられる。外側絶縁膜43は、電極膜WLのそれぞれと記憶層48との間に設けられる。
内側絶縁膜42、記憶層48及び外側絶縁膜43は、それぞれ管状(パイプ状)である。内側絶縁膜42、記憶層48及び外側絶縁膜43は、例えば、半導体ピラーSPのZ軸方向に延在する軸を中心軸とした、同心円筒状の形状を有し、内側から外側に向かって、内側絶縁膜42、記憶層48及び外側絶縁膜43の順に配置される。
例えば、積層構造体MLをZ軸方向に貫通する貫通ホールTHの内側の壁面に、外側絶縁膜43、記憶層48及び内側絶縁膜42がこの順番で形成され、その残余の空間に半導体が埋め込まれ、半導体ピラーSPが形成される。
貫通ホールTHをX−Y平面で切断した時の形状は、例えば円形(正確な円の形状の他、楕円及び扁平円などの形状も含む)である。
なお、本具体例では、半導体ピラーSPは、内部に空隙または他の部材を含まない柱状の場合であるが、半導体ピラーSPはZ軸方向に延在する管状であっても良い。半導体ピラーSPが管状の場合には、その管状の形状の内側に絶縁材からなる芯材部を設けても良く、また、管状の形状の内部は空隙であっても良い。例えば、貫通ホールTHの内壁面に、外側絶縁膜43、記憶層48、内側絶縁膜42及び半導体ピラーSPがこの順番で形成される際に、半導体ピラーSPの中心部分にシーム部分があっても良い。以下では、半導体ピラーSPが柱状である場合として説明する。
積層構造体MLの電極膜WLと、半導体ピラーSPと、の交差部に、セルMCが設けられる。すなわち、電極膜WLと半導体ピラーSPとが交差する部分において、記憶層48を有するメモリトランジスタMTが3次元マトリクス状に設けられ、この記憶層48に電荷を蓄積させることにより、各メモリトランジスタMTが、データを記憶するセルMCとして機能する。
内側絶縁膜42は、セルMCのメモリトランジスタMTにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜43は、セルMCのメモリトランジスタMTにおけるブロック絶縁膜として機能する。電極間絶縁膜14は、電極膜WLどうしを絶縁する層間絶縁膜として機能する。
電極膜WLには、任意の導電材料を用いることができ、例えば、導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。本具体例においては、電極膜WLには、アモルファスシリコン、または、ポリシリコンが用いられる。
電極間絶縁膜14、内側絶縁膜42及び外側絶縁膜43には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜14、内側絶縁膜42及び外側絶縁膜43は、単層膜でも良く、また積層膜でも良い。電極間絶縁膜14、内側絶縁膜42、及び外側絶縁膜43には、上記に例示した材料に限らず、任意の絶縁性の材料を用いることができる。
記憶層48(機能層I3)は、メモリトランジスタMT(例えば第1メモリトランジスタMT1及び第2メモリトランジスタMT2)どうしの間の領域にも連続して設けられている。
記憶層48(機能層I3)は、第1ゲート電極G1に対向する第1領域R1、第2ゲート電極G2に対向する第2領域R2、及び、第1領域R1と第2領域R2との間の第3領域R3と、を有する。そして、第1領域R1及び第2領域R2の電荷蓄積能は、第3領域R3とは異なる。具体的には、第1領域R1及び第2領域R2の電荷蓄積能は、第3領域R3の電荷蓄積能よりも高い。
例えば、記憶層48(機能層I3)は、電荷蓄積層となる母体膜MFから形成される。母体膜MFに電界や電流を通電することで、母体膜MFの状態が変化し、電荷蓄積能が上昇する。
このような構成を有する第2実施例の不揮発性半導体記憶装置110によっても、電荷保持特性の良好な不揮発性半導体記憶装置を提供することができる。
なお、上記のような一括加工型3次元積層不揮発性半導体記憶装置においては、記憶層48(機能層I3)を形成した後に、記憶層48(機能層I3)をセルMCごとに分断することが困難なので、本実施形態を適用することの効果がより効果的に発揮される。
(第3実施例)
本実施形態に係る第3実施例も、一括加工型3次元積層不揮発性半導体記憶装置の例である。
図6は、第3実施例に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、同図においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図6に表したように、不揮発性半導体記憶装置120においては、2本の半導体ピラーSPは接続部CPによって接続されている。
すなわち、不揮発性半導体記憶装置120は、Z軸方向に交互に積層された複数の電極膜WL(ゲート電極GEに相当する)と複数の電極間絶縁膜14とを有する積層構造体MLと、積層構造体MLをZ軸方向に貫通する第1半導体ピラーSP1と、記憶層48と、内側絶縁膜42と、外側絶縁膜43と、を備える。第1半導体ピラーSP1は、先に説明した半導体ピラーSPのうちの1つである。
本具体例では、電極膜WLは、例えばY軸方向に分断され、電極膜WLは、X軸方向に延在する。
さらに、不揮発性半導体記憶装置120は、第2半導体ピラーSP2と、第1接続部CP1(接続部CP)と、をさらに備える。第2半導体ピラーSP2は、先に説明した半導体ピラーSPのうちの1つである。
第2半導体ピラーSP2は、例えばY軸方向において第1半導体ピラーSP1と隣接し、積層構造体MLをZ軸方向に貫通する。
記憶層48(機能層I3に相当する)は、電極膜WLのそれぞれと第2半導体ピラーSP2との間にも設けられる。内側絶縁膜42(第2絶縁層I2に相当する)は、第2半導体ピラーSP2と記憶層48との間にも設けられる。外側絶縁膜43(第1絶縁層I1に相当する)は、電極膜WLと、第2半導体ピラーSP2における記憶層48と、の間にも設けられる。
第1接続部CP1は、第1半導体ピラーSP1と第2半導体ピラーSP2とをZ軸方向における同じ側(基板11の側)で電気的に接続する。第1接続部CP1は、Y軸方向に延在して設けられる。第1接続部CP1には、第1及び第2半導体ピラーSP1及びSP2と同じ材料が用いられる。
例えば、基板11の主面11aの上に、層間絶縁膜を介してバックゲートBG(接続部導電層)が設けられる。そして、バックゲートBGの第1及び第2半導体ピラーSP1及びSP2に対向する部分に溝が設けられ、溝の内部に、外側絶縁膜43、記憶層48及び内側絶縁膜42のそれぞれとなる膜が形成され、その残余の空間に半導体からなる接続部CPが埋め込まれる。なお、溝における外側絶縁膜43、記憶層48及び内側絶縁膜42となる膜並びに接続部CPの形成は、貫通ホールTHにおける外側絶縁膜43、記憶層48、内側絶縁膜42及び半導体ピラーSPの形成と同時に、一括して行われる。このように、バックゲートBGは、接続部CPに対向して設けられる。
これにより、第1及び第2半導体ピラーSP1及びSP2と、接続部CPと、によって、U字形状の半導体ピラーが形成され、これが、U字形状のNANDストリングとなる。
図6に表したように、第1半導体ピラーSP1の第1接続部CP1とは反対側の端は、ビット線BLに接続され、第2半導体ピラーSP2の第1接続部CP1とは反対側の端は、ソース線SLに接続されている。なお、半導体ピラーSPとビット線BLとは、ビアVA1及びビアVA2により接続される。
本具体例では、ビット線BLは、Y軸方向に延在し、ソース線SLは、X軸方向に延在する。
そして、積層構造体MLとビット線BLとの間において、第1半導体ピラーSP1に対向して、ドレイン側選択ゲート電極SGD(第1選択ゲート電極SG1)が設けられ、第2半導体ピラーSP2に対向して、ソース側選択ゲート電極SGS(第2選択ゲート電極SG2)が設けられる。これにより、任意の半導体ピラーSPの任意のセルMCに所望のデータを書き込み、また読み出すことができる。
ドレイン側選択ゲート電極SGD及びソース側選択ゲート電極SGSは、選択ゲート電極SGに含まれる。
選択ゲート電極SGには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。本具体例では選択ゲート電極SGは、Y軸方向に分断され、X軸方向に沿って延在する帯状の形状を有している。
このように、積層構造体MLの上方(基板11から最も遠い側)に、選択ゲート電極SGが設けられ、選択ゲート電極SGに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜が設けられ、その内側に半導体が埋め込まれる。この半導体は、半導体ピラーSPに含まれる。
そして、選択ゲート電極SGの上方にソース線SLが設けられ、ソース線SLの上方にビット線BLが設けられる。ビット線BLは、Y軸に沿った帯状の形状を有している。
なお、X軸方向における一方の端及び他方の端において、電極膜WLは、ビアプラグによってワード配線に接続され、例えば基板11に設けられる駆動回路と電気的に接続される。この時、Z軸方向に積層された各電極膜WLのX軸方向における長さが階段状に変化させられ、X軸方向の端で、積層された電極膜WLと駆動回路との電気的接続が行われる。
さらに、図6に表したように、不揮発性半導体記憶装置120は、第3半導体ピラーSP3と、第4半導体ピラーSP4と、第2接続部CP2と、をさらに備えることができる。第3半導体ピラーSP3及び第4半導体ピラーSP4は、半導体ピラーSPに含まれ、第2接続部CP2は、接続部CPに含まれる。
第3半導体ピラーSP3は、Y軸方向において、第2半導体ピラーSP2の第1半導体ピラーSP1とは反対の側で第2半導体ピラーSP2と隣接し、積層構造体MLをZ軸方向に貫通する。第4半導体ピラーSP4は、Y軸方向において、第3半導体ピラーSP3の第2半導体ピラーSP2とは反対の側で第3半導体ピラーSP3と隣接し、積層構造体MLをZ軸方向に貫通する。
第2接続部CP2は、第3半導体ピラーSP3と第4半導体ピラーSP4とをZ軸方向における同じ側(第1接続部CP1と同じ側)で電気的に接続する。第2接続部CP2は、Y軸方向に延在して設けられ、バックゲートBGに対向している。
記憶層48は、電極膜WLのそれぞれと第3及び第4半導体ピラーSP3及びSP4との間、並びに、バックゲートBGと第2接続部CP2との間、にも設けられる。内側絶縁膜42は、第3及び第4半導体ピラーSP3及びSP4と記憶層48との間、並びに、記憶層48と第2接続部CP2との間、にも設けられる。外側絶縁膜43は、電極膜WLのそれぞれと、第3及び第4半導体ピラーSP3及びSP4の記憶層48との間、並びに、第2接続部CP2の記憶層48とバックゲートBGとの間、にも設けられる。
そして、ソース線SLは、第3半導体ピラーSP3の第2接続部CP2とは反対の側の第3端部と接続される。そして、ビット線BLは、第4半導体ピラーSP4の第2接続部CP2とは反対の側の第4端部と接続される。
そして、第3半導体ピラーSP3に対向して、ソース側選択ゲート電極SGS(第3選択ゲート電極SG3)が設けられ、第4半導体ピラーSP4に対向して、ドレイン側選択ゲート電極SGD(第4選択ゲート電極SG4)が設けられる。
ソース側選択ゲート電極SGS及びドレイン側選択ゲート電極SGDは、選択ゲート電極SGに含まれる。
このような構成を有する不揮発性半導体記憶装置120においても、記憶層48(機能層I3)は、電荷蓄積層となる母体膜MFから形成される。母体膜MFに電界や電流を通電することで、母体膜MFの状態が変化し、電荷蓄積能が上昇する。すなわち、記憶層48(機能層I3)において、第1領域R1及び第2領域R2の電荷蓄積能は、第3領域R3とは異なる。
このような構成を有する第2実施例の不揮発性半導体記憶装置120によっても、電荷保持特性の良好な不揮発性半導体記憶装置を提供することができる。
(第2の実施の形態)
図7は、本発明の第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
すなわち、同図(a)は本実施形態に係る不揮発性半導体記憶装置201の構成を例示しており、同図(b)は不揮発性半導体記憶装置201の製造工程の途中の状態を例示している。
図7(a)に表したように、本実施形態に係る不揮発性半導体記憶装置201は、半導体層SMLと、第1絶縁層I1と、第2絶縁層I2と、機能層I3と、第1ゲート電極G1と、第2ゲート電極G2と、を備える。不揮発性半導体記憶装置201において、半導体層SML、第1絶縁層I1、第2絶縁層I2、第1ゲート電極G1及び第2ゲート電極G2の構成は、不揮発性半導体記憶装置101と同様とすることができるので説明を省略する。
不揮発性半導体記憶装置201においても、機能層I3は、第1ゲート電極G1に対向する第1領域R1、第2ゲート電極G2に対向する第2領域R2、及び、第1領域R1と第2領域R2との間の第3領域R3と、を有する。そして、第1領域R1及び第2領域R2の電荷蓄積能は、第3領域R3とは異なる。
不揮発性半導体記憶装置201においては、機能層I3は、形成直後から電荷蓄積能を有しており、機能層I3のうちの第1領域R1及び第2領域R2の電荷蓄積能が、形成直後の状態から変化する。
例えば、図7(b)に表したように、機能層I3は、電荷蓄積層となる母体膜MFから形成される。母体膜MFは、形成直後から電荷蓄積能を有する。
この場合の母体膜MFには、薄いSi膜、薄いGe膜及び薄い金属膜のような導電性材料の薄膜を用いることができる。
例えば、第1ゲート電極G1及び第2ゲート電極G2と、半導体層SMLと、の間に、電界の印加及び電流の通電の少なくともいずれかを実施することで、第1領域R1及び第2領域R2の母体膜MFの状態が変化し、第3領域R3とは異なる電荷蓄積能を有するようになる。
例えば、第1ゲート電極G1及び第2ゲート電極G2と、半導体層SML、との間に、電界の印加及び電流の通電の少なくともいずれかを実施することで、第1領域R1及び第2領域R2において、母体膜MFが例えば凝集し、母体膜MFは不連続になる。
すなわち、機能層I3のうちの第1領域R1及び第2領域R2に、電荷蓄積能が高い第1部分と、第1部分よりも電荷蓄積能が低い第2部分と、が形成される。母体膜MFのうちの凝集した部分が第1部分で、凝集せず残った部分が第2部分である、また、逆に、母体膜MFのうちの凝集した部分が第2部分で、凝集せず残った部分が第1部分であっても良い。
例えば、第1部分は、第2部分によって分断され、第2部分は、第1部分によって分断される。すなわち第1分部は離散的に設けられる。すなわち、第2部分は離散的に設けられる。
一方、第1ゲート電極G1と第2ゲート電極G2との間の部分に対応する第3領域R3では、電界の印加及び電流の通電は実施されず、母体膜MFの状態は変化しない。
不連続に形成された母体膜MFの状態が変化した部分を有する第1領域R1及び第2領域と、変化していない部分である第3領域R3とでは、電荷蓄積能が異なる。このようにして、第1領域R1及び第2領域R2の電荷蓄積能を、第3領域R3とは異ならせることができる。
このように、機能層I3は、母体膜MFから形成され、第1ゲート電極G1及び第2ゲート電極G2と、半導体層SMLと、の間に、電界の印加及び電流の通電の少なくともいずれかを実施することで、第1領域R1及び第2領域R2に、電荷蓄積能が高い第1部分と、第1部分よりも電荷蓄積能が低い第2部分と、が形成される。例えば、第1部分及び第2部分は、離散的に、すなわち不連続に設けられる。
不揮発性半導体記憶装置201においては、第1メモリトランジスタMT1及び第2メモリトランジスタMT2の機能層I3において、電荷蓄積層として機能する部分が不連続に配置されるため、電荷保持特性が高い。このように、不揮発性半導体記憶装置201により、電荷保持特性の良好な不揮発性半導体記憶装置が提供できる。
本実施形態の構成は、第1の実施形態に関して説明した第1〜第3実施例の不揮発性半導体記憶装置102、110及び120及びその変形の不揮発性半導体記憶装置に適用でき、同様の効果を発揮できる。
第1実施形態及び第2実施形態に関して説明したように、機能層I3は絶縁性でも良く、導電性(金属や半導体を含む)でも良い。
(第3の実施の形態)
図8は、本発明の第3の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図8に表したように、本実施形態に係る製造方法においては、半導体層SMLと、半導体層SMLに対向して設けられた第1絶縁層I1と、半導体層SMLと第1絶縁層I1との間に設けられた第2絶縁層I2と、第1絶縁層I1と第2絶縁層I2との間に設けられた母体膜MFと、第1絶縁層I1の半導体層SMLとは反対の側に設けられ、互いに離間した第1ゲート電極G1及び第2ゲート電極G2と、を有する構造体を形成する(ステップS110)。
そして、第1ゲート電極G1及び第2ゲート電極G2と、半導体層SMLと、の間に、電界の印加及び電流の通電の少なくともいずれかを実施して、母体膜MFのうちの第1ゲート電極G1に対向する第1領域R1、及び、母体膜MFのうちの第2ゲート電極G2に対向する第2領域R2の電荷蓄積能を、母体膜MFから変化させる(ステップS120)。 これにより、電荷保持特性の良好な不揮発性半導体記憶装置が製造できる。
上記のステップS110の工程は、製造する不揮発性半導体記憶装置の構成によって種々変化する。
例えば、第1実施例の不揮発性半導体記憶装置102の場合には、まず、半導体層SMLの上に、第2絶縁層I2を形成し、その上に母体膜MFを形成し、その上に第1絶縁層I1を形成する。そして、第1絶縁層I1の上に、ゲート電極GEとなる導電膜を形成し、それを加工してゲート電極GE(第1ゲート電極G1及び第2ゲート電極G2)を形成する。また、このとき、選択ゲート電極SGを同時に形成する。
また、例えば、第2及び第3実施例の不揮発性半導体記憶装置110及び120の場合には、まず、基板11の上に、電極膜WL(ゲート電極GEに相当する)と電極間絶縁膜14とを交互に積層して積層構造体MLを形成する。そして、積層構造体MLをZ軸方向に貫通する貫通ホールTHを形成し、貫通ホールTHの内側に、外側絶縁膜43(第1絶縁層I1に相当する)、記憶層48(母体膜MFに相当する)及び内側絶縁膜42(第2絶縁層I2に相当する)をこの順番で形成する。そして、貫通ホールTHの残余の空間に半導体が埋め込まれ、半導体ピラーSP(半導体層SMLに相当する)が形成される。
このように、本実施形態の製造方法において、ステップS110の構成は種々変形され得る。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に用いられる半導体層、ゲート電極、選択ゲート電極、絶縁層、機能層、母体膜等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
11…基板、 11a…主面、 14…電極間絶縁膜、 42…内側絶縁膜、 43…外側絶縁膜、 48…記憶層、 101、102、110、120、201…不揮発性半導体記憶装置、 BG…バックゲート、 BL、BL1〜BL3…ビット線、 CP…接続部、 CP1、CP2…第1及び第2接続部、 G1〜G4…第1〜第4ゲート電極、 GE…ゲート電極、 Gn…第nゲート電極、 I01…層間絶縁膜、 I1、I2…第1及び第2絶縁層、 I3…機能層、 LSGT…下側選択ゲートトランジスタ、 MC…セル、 MF…母体膜、 ML…積層構造体、 MS…メモリストリング、 MT…メモリトランジスタ、 MT1、MR2、MT3、MT4、MTn…第1、第2、第3、第4、第nメモリトランジスタ、 MTU…メモリトランジスタ部、 MU…メモリ部、 PU…周辺回路部、 R1、R2、R3、R4…第1、第2、第3、第4領域、 SA…センスアンプ、 SG…選択ゲート電極、 SG1〜SG4…第1〜第4選択ゲート電極、 SGD、SGD1〜SGD4…ドレイン側選択ゲート電極、 SGDDR…ドレイン側選択ゲート線駆動回路、 SGS…ソース側選択ゲート電極、 SGSDR…ソース側選択ゲート線駆動回路、 SL…ソース線、 SML…半導体層、 SP…半導体ピラー、 SP1〜SP4…第1〜第4半導体ピラー、 ST…選択ゲートトランジスタ、 TH…貫通ホール、 USGT…上側選択ゲートトランジスタ、 VA1、VA2…ビア、 WL、WL1〜WL4…電極膜、 WLDR…ワード線駆動回路、 WLL…ワード線

Claims (5)

  1. 半導体層と、
    前記半導体層に対向して設けられた第1絶縁層と、
    前記半導体層と前記第1絶縁層との間に設けられた第2絶縁層と、
    前記第1絶縁層と前記第2絶縁層との間に設けられた機能層と、
    前記第1絶縁層の前記半導体層とは反対の側に設けられ、互いに離間した第1ゲート電極及び第2ゲート電極と、
    を備え、
    前記機能層のうちの前記第1ゲート電極に対向する第1領域、及び、前記機能層のうちの前記第2ゲート電極に対向する第2領域の電荷蓄積能は、前記機能層のうちの前記第1領域と前記第2領域との間の第3領域とは異なることを特徴とする不揮発性半導体記憶装置。
  2. 前記機能層は、母体膜から形成され、
    前記第1ゲート電極及び前記第2ゲート電極と、前記半導体層と、の間に、電界の印加及び電流の通電の少なくともいずれかを実施することで、前記第1領域及び前記第2領域の前記電荷蓄積能は、前記母体膜よりも上昇させられることを特徴とする不揮発性半導体記憶装置。
  3. 前記機能層は、母体膜から形成され、
    前記第1ゲート電極及び前記第2ゲート電極と、前記半導体層と、の間に、電界の印加及び電流の通電の少なくともいずれかを実施することで、前記第1領域及び前記第2領域に、電荷蓄積能が高い第1部分と、前記第1部分よりも電荷蓄積能が低い第2部分と、が形成されることを特徴とする請求項1記載の不揮発性半導体記憶装置。
  4. 前記第1絶縁層の前記半導体層とは反対の側に設けられ、前記第1ゲート電極及び前記第2ゲート電極から離間した選択ゲート電極をさらに備え、
    前記機能層のうちの前記選択ゲート電極に対向する第4領域の電荷蓄積能は、前記第1領域及び前記第2領域よりも低いことを特徴とする請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置。
  5. 半導体層と、
    前記半導体層に対向して設けられた第1絶縁層と、
    前記半導体層と前記第1絶縁層との間に設けられた第2絶縁層と、
    前記第1絶縁層と前記第2絶縁層との間に設けられた母体膜と、
    前記第1絶縁層の前記半導体層とは反対の側に設けられ、互いに離間した第1ゲート電極及び第2ゲート電極と、
    を有する構造体を形成し、
    前記第1ゲート電極及び前記第2ゲート電極と、前記半導体層と、の間に、電界の印加及び電流の通電の少なくともいずれかを実施して、前記母体膜のうちの前記第1ゲート電極に対向する第1領域、及び、前記母体膜のうちの前記第2ゲート電極に対向する第2領域の電荷蓄積能を、前記母体膜から変化させることを特徴とする不揮発性半導体記憶装置の製造方法。
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