JP2017174895A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2017174895A
JP2017174895A JP2016057113A JP2016057113A JP2017174895A JP 2017174895 A JP2017174895 A JP 2017174895A JP 2016057113 A JP2016057113 A JP 2016057113A JP 2016057113 A JP2016057113 A JP 2016057113A JP 2017174895 A JP2017174895 A JP 2017174895A
Authority
JP
Japan
Prior art keywords
film
semiconductor
conductive
memory
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016057113A
Other languages
English (en)
Other versions
JP6509768B2 (ja
Inventor
友也 河井
Tomoya Kawai
友也 河井
手塚　勉
Tsutomu Tezuka
勉 手塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2016057113A priority Critical patent/JP6509768B2/ja
Priority to US15/271,379 priority patent/US9853040B2/en
Publication of JP2017174895A publication Critical patent/JP2017174895A/ja
Application granted granted Critical
Publication of JP6509768B2 publication Critical patent/JP6509768B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】書き込み／消去動作上のマージン拡大、データ保持特性の向上、及び読み出し動作の高速化を実現する半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板上において第１方向に交互に複数積層された第１絶縁膜及び第１導電膜と、前記第１方向に延びる第１半導体膜と、前記第１絶縁膜及び前記第１導電膜と前記第１半導体膜との間に配置され電荷蓄積膜を含むメモリ膜とを備え、前記第１絶縁膜と前記第１半導体膜との間において、前記第１半導体膜及び前記メモリ膜間に空隙が設けられ、前記第１導電膜と前記第１半導体膜との間において、前記第１半導体膜と前記メモリ膜が接触することを特徴とする。
【選択図】図４

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置の分野では、リソグラフィ技術の解像度の限界に制限されることなく高集積化を達成することが可能なデバイスとして、三次元型のＮＡＮＤ型フラッシュメモリが注目されている。この三次元型のＮＡＮＤ型フラッシュメモリは、ワード線や選択ゲート線として機能する複数の導電膜と層間絶縁膜とを半導体基板上に交互に積層した積層体を備えると共に、この積層体を貫通するように配置された柱状の半導体膜を備えている。この半導体膜はメモリセルのチャネルとして機能する。また、三次元型のＮＡＮＤ型フラッシュメモリは、積層体中の導電膜と半導体膜との間に、順次配置されたブロック膜、電荷蓄積膜、及びトンネル絶縁膜を備える。
上記構造を持つ三次元型のＮＡＮＤ型フラッシュメモリでも、他の半導体装置と同様、微細化の影響によるフリンジ電界にリードディスターブや電荷蓄積膜からの電荷抜けが問題となる。
米国特許出願公開第２０１３／０１６１７２５号明細書 特開２０１２−４２４９号公報 米国特許第８７９６７５７号明細書 特表２０１３−５４３２６６号公報 米国特許出願公開第２０１３／０３４１７０１号明細書 特開２０１１−１８７９０１号公報 米国特許第８６１７９７０号明細書
書き込み／消去動作上のマージン拡大、データ保持特性の向上、及び読み出し動作の高速化を実現する半導体記憶装置を提供することを目的とする。
実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板上において第１方向に交互に複数積層された第１絶縁膜及び第１導電膜と、前記第１方向に延びる第１半導体膜と、前記第１絶縁膜及び前記第１導電膜と前記第１半導体膜との間に配置され電荷蓄積膜を含むメモリ膜とを備え、前記第１絶縁膜と前記第１半導体膜との間において、前記第１半導体膜及び前記メモリ膜間に空隙が設けられ、前記第１導電膜と前記第１半導体膜との間において、前記第１半導体膜と前記メモリ膜が接触することを特徴とする。
実施形態に係る半導体記憶装置の機能ブロックを示す図である。 実施形態に係る半導体記憶装置のメモリセルアレイの等価回路図である。 実施形態に係る半導体記憶装置のメモリセルアレイの構造を示す斜視図である。 実施形態に係る半導体記憶装置のメモリセルアレイの断面図である。 図４の一点鎖線で示す範囲の拡大図である。 実施形態に係る半導体記憶装置のメモリセルアレイの製造方法を示す断面図である。 実施形態に係る半導体記憶装置のメモリセルアレイの製造方法を示す断面図である。 実施形態に係る半導体記憶装置のメモリセルアレイの製造方法を示す断面図である。 実施形態に係る半導体記憶装置のメモリセルアレイの製造方法を示す断面図である。 実施形態に係る半導体記憶装置のメモリセルアレイの製造方法を示す断面図である。 実施形態に係る半導体記憶装置のメモリセルアレイの製造方法を示す断面図である。 実施形態に係る半導体記憶装置のメモリセルアレイの製造方法を示す断面図である。 実施形態に係る半導体記憶装置のメモリセルアレイの製造方法を示す断面図である。 実施形態に係る半導体記憶装置のメモリセルアレイの製造方法を示す断面図である。 実施形態に係る半導体記憶装置のメモリセルアレイの製造方法を示す断面図である。 実施形態に係る半導体記憶装置のメモリセルアレイの製造方法を示す断面図である。 実施形態に係る半導体記憶装置のメモリセルアレイの製造方法を示す断面図である。 実施形態に係る半導体記憶装置のメモリセルアレイの製造方法を示す断面図である。 実施形態に係る半導体記憶装置のメモリセルアレイの製造方法を示す断面図である。 実施形態に係る半導体記憶装置のメモリセルアレイの製造方法を示す断面図である。 比較例に係る半導体記憶装置のメモリセルアレイの断面図である。 実施形態に係る半導体記憶装置の他のメモリセルアレイの断面図である。
以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。
先ず、実施形態に係る半導体記憶装置の全体構成について説明する。
図１は、実施形態に係る半導体記憶装置の機能ブロックを示す図である。
実施形態に係る半導体記憶装置は、メモリセルアレイ１、ロウデコーダ２、センスアンプ４、カラムデコーダ５、及び、制御信号生成部６を備える。メモリセルアレイ１は、複数のメモリブロックＭＢを有する。各メモリブロックＭＢは、三次元的に配列された複数のメモリセル（図１に図示せず）を有する。ロウデコーダ２は、取り込まれたブロックアドレス信号等をデコードし、メモリセルに対するデータの書き込み動作及び読み出し動作を制御する。センスアンプ４は、読み出し動作の際にメモリセルに流れる電気信号を検知し増幅する。カラムデコーダ５は、カラムアドレス信号をデコードし、センスアンプ４を制御する。制御信号生成部６は、基準電圧を昇圧し、書き込み動作や消去動作に用いる高電圧を生成する他、制御信号を生成し、ロウデコーダ２、センスアンプ４、及びカラムデコーダ５を制御する。
次に、メモリセルアレイ１の等価回路について説明する。
図２は、実施形態に係る半導体記憶装置のメモリセルアレイの等価回路図である。
メモリセルアレイ１は、前述の通り、複数のメモリブロックＭＢを有する。このメモリブロックＭＢは、消去動作の単位となる。各メモリブロックＭＢは、ソース線ＳＬ、センスアンプ４に電気的に接続された複数のビット線ＢＬ、ロウデコーダ２に電気的に接続されたソース側選択ゲート線ＳＧＳ、複数のワード線ＷＬ、及びドレイン側選択ゲート線ＳＧＤ、並びに、ソース線ＳＬに電気的に接続されたソースコンタクトＬＩを有する。このうち、ソース線ＳＬ及び複数のビット線ＢＬは、複数のメモリブロックＭＢに共有される。
また、各メモリブロックＭＢは、一端がビット線ＢＬに接続され、他端がソースコンタクトＬＩに接続された複数のメモリユニットＭＵを有する。各メモリユニットＭＵは、メモリストリングＭＳ、メモリストリングＭＳとソースコンタクトＬＩとの間に接続されたソース側選択トランジスタＳＴＳ、並びに、メモリストリングＭＳとビット線ＢＬとの間に接続されたドレイン側選択トランジスタＳＴＤを有する。複数のメモリストリングＭＳは、直列接続された複数のメモリセルＭＣを有する。各メモリセルＭＣは、半導体層、電荷蓄積層、及び制御ゲートを持つトランジスタであり、電荷蓄積層に蓄積された電荷量によって複数のデータを記憶する。異なるメモリストリングＭＳの複数のメモリセルＭＣの制御ゲートには、複数のワード線ＷＬが共通に接続されている。一つのワード線ＷＬに共通に接続された複数のメモリセルＭＣは、ページと呼ばれる書き込み動作、読み出し動作の単位となる。ソース側選択トランジスタＳＴＳの制御ゲートには、ソース側選択ゲート線ＳＧＳが接続される。ドレイン側選択トランジスタＳＴＤの制御ゲートには、ドレイン側選択ゲート線ＳＧＤが接続される。
次に、メモリセルアレイ１の構造について説明する。
図３は、実施形態に係る半導体記憶装置のメモリセルアレイの構造を示す斜視図である。また、図４は、実施形態に係る半導体記憶装置のメモリセルアレイのＹ−Ｚ方向の断面図であり、図５は、図４の一点鎖線で示す範囲の拡大図である。
メモリセルアレイ１は、半導体基板１０１と、半導体基板１０１上においてＺ方向に積層された導電膜１０２及び金属膜１０３を有する。ここで、半導体基板１０１は、例えばシリコン（Ｓｉ）で形成される。導電膜１０２は、例えばタングステン（Ｗ）で形成される。金属膜１０３は、後述のように、装置の製造工程でＶａｐｏｒ−Ｌｉｑｕｉｄ−Ｓｏｌｉｄ薄膜成長法（以下、「ＶＬＳ法」と称する）を用いる場合に必要な膜であり、ＶＳＬ成長の触媒となる金属で形成される。この金属には、例えばアルミニウム（Ａｌ）、錫（Ｓｎ）、及び金（Ａｕ）がある。
また、メモリセルアレイ１は、金属膜１０３上において積層された複数の導電膜１０４、及び、孔１２４内に配置され、この導電膜１０４を貫通しＺ方向に延びる複数のメモリ柱状体１０５を有する。複数の導電膜１０４の各間には、層間絶縁膜１２１が配置されている。ここで、各導電膜１０４は、例えばタングステン（Ｗ）で形成される。複数の導電膜１０４は、ソース側選択ゲート線ＳＧＳ、複数のワード線ＷＬ、及びドレイン側選択ゲート線ＳＧＤとして機能する。複数の導電膜１０４及びメモリ柱状体１０５の交差部は、ソース側選択トランジスタＳＴＳ、複数のメモリセルＭＣ、及びドレイン側選択トランジスタＳＴＤとして機能する。層間絶縁膜１２１は、例えば酸化シリコン（ＳｉＯ２）で形成される。なお、メモリ柱状体１０５の構造については後述する。
複数の導電膜１０４は、その端部が階段状に形成されている。即ち、所定の導電膜１０４は、上層に位置する他の導電膜１０４の底面と対向しないコンタクト部１０４ｂを持つ。導電膜１０４は、このコンタクト部１０４ｂにおいてビア１０９と接続される。ビア１０９は、その上端において配線１１０と接続される。ビア１０９及び配線１１０は、例えばタングステン（Ｗ）で形成される。
また、メモリセルアレイ１は、溝１２２内に配置され、複数の導電膜１０４のＹ方向の側面に対向し、Ｘ方向に延びる導電膜１０８を有する。導電膜１０８は、その底面において導電膜１０２と接続される。導電膜１０２、導電膜１０４、及び層間絶縁膜１２１のＹ方向を向く側面と導電膜１０８のＹ方向を向く側面との間には、絶縁膜１２２が配置されている。ここで、導電膜１０８は、例えばタングステン（Ｗ）で形成され、ソースコンタクトＬＩとして機能する。絶縁膜１２２は、例えば酸化シリコン（ＳｉＯ２）で形成される。
また、メモリセルアレイ１は、複数の導電膜１０４及びメモリ柱状体１０５上において、Ｘ方向に所定ピッチで配列されＹ方向に延びる複数の導電線１０６と導電線１０７とを有する。導電線１０６は、その底面においてメモリ柱状体１０５と電気的に接続される。導電線１０６は、例えば銅（Ｃｕ）で形成され、ビット線ＢＬとして機能する。導電線１０７は、その底面において導電膜１０８と電気的に接続される。導電線１０７は、例えば銅（Ｃｕ）で形成され、ソース線ＳＬとして機能する。なお、実施形態のソース線ＳＬは、導電線１０７のように複数の導電膜１０４及びメモリ柱状体１０５の上に配置される場合に限定されるものではない。例えば、導電線１０７に替えてソース線ＳＬとなる導電膜を半導体基板１０１と最下層の導電膜１０４（ソース側選択ゲート線ＳＧＳ）との間に配置しても良い。
次に、メモリ柱状体１０５及びその周辺の構造について詳述する。
メモリ柱状体１０５は、半導体膜１２５及びメモリ膜１２６を有する。半導体膜１２５は、複数の導電膜１０４及び複数の層間絶縁膜１２１をＺ方向で貫通する柱状体である。半導体膜１２５は、その底面において金属膜１０３に接触する。半導体膜１２５は、後述の通り、ＶＬＳ法で形成しても良い。この場合、半導体膜１２５は、例えば、平均粒径がＹ方向の平均的な厚さよりも大きい結晶を持つポリシリコン（Ｐｏｌｙ−Ｓｉ）、或いは、単結晶シリコン（Ｍｏｎｏ−Ｓｉ）で形成される。また、ＶＬＳ法で形成する場合、半導体膜１２５の上部には、ＶＬＳ触媒１２８が残存する。ＶＬＳ触媒１２８は、例えばシリコン（Ｓｉ）が固溶したアルミニウム（Ａｌ）で形成される。
メモリ膜１２６は、半導体膜１２５及び導電膜１０４の間に配置されている。メモリ膜１２６は、半導体膜１２５から導電膜１０４にかけて配置されたトンネル膜１３１、電荷蓄積膜１３２、及びブロック膜１３３を有する。ここで、トンネル膜１３１は、例えば酸化シリコン（ＳｉＯ２）で形成される。なお、トンネル膜１３１は、例えば、図５中Ａに示すように、酸化シリコン（ＳｉＯ２）を材料とする酸化膜１４１、窒化シリコン（ＳｉＮ）を材料とする窒化膜１４２、及び酸化シリコン（ＳｉＯ２）を材料とする酸化膜１４３の多層構造でも良い。電荷蓄積膜１３２は、電荷蓄積が可能な材料、例えば窒化シリコン（ＳｉＮ）で形成される。ブロック膜１３３は、例えば酸化シリコン（ＳｉＯ２）で形成される。
本実施形態の場合、メモリセルアレイ１は、層間絶縁膜１２１のＹ方向の幅は、導電膜１０４のＹ方向の幅よりも狭くなっており、孔１２４の内側から見た場合、層間絶縁膜１２１のＹ方向を向く側面は、導電膜１０４のＹ方向を向く側面に対して凹んだ構造を持つ。
更に、メモリ膜１２６は、孔１２４の内側に沿うように、Ｚ方向で隣接するメモリセルＭＣ間で連続的に形成されている。つまり、メモリ膜１２６は、孔１２４に露出した所定の導電膜１０４の側面及び上面、この所定の導電膜１０４上に配置された所定の層間絶縁膜１２１の側面、この所定の層間絶縁膜１２１上に配置された他の所定の導電膜１０４の底面及び側面に接触している。また、導電膜１０４と同じ層では、メモリ膜１２６は半導体膜１２５と接触しており、その一方、導電膜１０４よりもＹ方向に凹んだ側面を持つ層間絶縁膜１２１と同じ層では、メモリ膜１２６は半導体膜１２５と接触しておらず、半導体膜１２５とメモリ膜１２６の間には空隙１２７が設けられている。
次に、メモリセルアレイ１の製造工程について説明する。
図６〜２０は、実施形態に係る半導体記憶装置のメモリセルアレイの製造方法を示すＹ−Ｚ方向の断面図である。
始めに、図示しない半導体基板１０１上において、導電膜１０２及び金属膜１０３をＺ方向に積層する。ここで、導電膜１０２は、例えばタングステン（Ｗ）で形成される。金属膜１０３は、例えば、アルミニウム（Ａｌ）、錫（Ｓｎ）、或いは金（Ａｕ）で形成される。続いて、図６に示すように、金属膜１０３上に、層間絶縁膜１２１及び犠牲膜１５１をＺ方向に複数交互に積層する。ここで、層間絶縁膜１２１は、例えば酸化シリコン（ＳｉＯ２）で形成される。犠牲膜１５１は、例えば窒化シリコン（ＳｉＮ）で形成される。この犠牲膜１５１は、後工程においてワード線ＷＬ等になる導電膜１０４に置き換えられる。
続いて、図７に示すように、異方性エッチングによって、最上層の層間絶縁膜１２１の上面から金属膜１０３の上面まで、Ｚ方向に延びる孔１２４を形成する。
続いて、図８に示すように、等方性のウエットエッチングによって、孔１２４の側面に露出した層間絶縁膜１２１の端部を選択的にリセスする。
続いて、図９に示すように、孔１２４の側面に露出した層間絶縁膜１２１の側面と犠牲膜１５１の底面、側面、及び上面に対してメモリ膜１２６を成膜する。メモリ膜１２６を成膜する際、ブロック膜１３３、電荷蓄積膜１３２、及びトンネル膜１３１を順次成膜する。トンネル膜１３１を成膜する際、酸化膜１４３、窒化膜１４２、及び酸化膜１４１を順次成膜する。ここで、トンネル膜１３１の酸化膜１４１及び１４２は、酸化シリコン（ＳｉＯ２）で形成される。トンネル膜１３１の窒化膜１４２は、例えば窒化シリコン（ＳｉＮ）で形成される。電荷蓄積膜１３２は、例えば窒化シリコン（ＳｉＮ）で形成される。ブロック膜１３３は、例えば酸化シリコン（ＳｉＯ２）で形成される。なお、メモリ膜１２６を成膜すると、孔１２４の底面に露出した金属膜１０３の上面と最上層の層間絶縁膜１２１の上面にも、メモリ膜１２６が成膜されてしまう。
続いて、図１０に示すように、メモリ膜１２６の表面に対してエッチングカバー膜１５２を成膜する。ここで、エッチングカバー膜１５２は、後工程において、孔１２４の底部にあるメモリ膜１２６を除去する際に、メモリ膜１２６に加わるダメージを低減させる膜である。エッチングカバー膜１５２は、トンネル膜１３１に対してウエットエッチングの選択比が取れる材料からなり、例えばアモルファスシリコン（ａ−Ｓｉ）で形成される。
続いて、図１１に示すように、異方性エッチングによって、メモリホール１２４の底部にあるエッチングカバー膜１５２及びメモリ膜１２６を金属膜１０３の上面が露出するまで除去する。
続いて、図１２に示すように、等方性のウエットエッチングによって、エッチングカバー膜１５２を除去する。ウエットエッチングには、トンネル膜１３１とエッチングカバー膜１５２との間で選択比が取れるような薬液を用いることができる。例えば、トンネル膜１３１が酸化シリコン（ＳｉＯ２）で形成され、エッチングカバー膜１５２がアモルファスシリコン（ａ−Ｓｉ）で形成されている場合、水酸化テトラメチルアンモニウム（Ｃ４Ｈ１３ＮＯ、ＴＭＡＨ）等のアルカリ性の薬液を用いることができる。
なお、エッチングカバー膜１５２は必ずしも成膜しなくても良い。例えば、孔１２４の底部にあるメモリ膜１２６を除去した後、図１３に示すように、メモリ膜１２６（トンネル膜１３１或いは酸化膜１４１）の表面を希フッ酸（Ｈｆ）で洗浄することでも、メモリ膜１２６のダメージを補える。
続いて、図１４に示すように、金属膜１０３を触媒とするＶＬＳ法によって、孔１２４内に半導体膜１２５を成長させる。ここでは、例えば金属膜１０３がアルミニウム（Ａｌ）だった場合、孔１２４に四塩化ケイ素（ＳｉＣｌ４）及び水素（Ｈ２）のガスを流し、孔１２４の底面に露出した金属膜１０３にこれらガスを反応させる。その結果、塩化水素（Ｃｌ）のガスが発生すると共に、アルミニウム（Ａｌ）中にシリコン（Ｓｉ）が固溶する。これによって、図１４中の白抜き矢印で示すように、シリコン（Ｓｉ）からなる半導体膜１２５が成長していく。なお、成長中の半導体膜１２５の上面を覆っている膜１２８は、アルミニウム（Ａｌ）中にシリコン（Ｓｉ）が固溶したＶＬＳ触媒である。
そして、図１５に示すように、ＶＬＳ法によって、半導体膜１２５を、その上面が少なくとも最上層の犠牲膜１５１の上面の位置になるまで成長させる。
なお、半導体膜１２５を、アモルファスシリコン（ａ−Ｓｉ）をアニール処理して生成したポリシリコン（Ｐｏｌｙ−Ｓｉ）で形成した場合、図１６中Ｂに示すように、その結晶は、膜厚（Ｙ方向の幅Ｔｙ）程度の平均粒径しか持たない。
これに対して、上記ＶＬＳ法を用いた場合、半導体膜１２５を、単結晶シリコン（Ｍｏｎｏ−Ｓｉ）、或いは、大粒径な結晶を持つポリシリコン（Ｐｏｌｙ−Ｓｉ）で形成することができる。ここでいう大粒径とは、図１６中Ａに示すように、平均粒径が膜厚（Ｙ方向の幅Ｔｙ）よりも十分に大きいことを意味し、例えば、平均粒径が膜厚の５倍程度あることを言う。この場合、ＶＬＳ法を用いた場合、各結晶のＺ方向の長さＴｚは、アニール処理によるポリシリコン（Ｐｏｌｙ−Ｓｉ）の各結晶の長さＴｚ´よりも長くなる。つまり、ＶＬＳ法を用いることによって、セル電流の流れる方向（Ｚ方向）に対して、電子の散乱の原因となる結晶粒界を少なくできる。つまり、ＶＬＳ法によれば、アニール処理による場合よりも、セル電流が流れやすい半導体膜１２５を成膜することができる。
続いて、図１７に示すように、メモリ膜１２６、複数の層間絶縁膜１２１、複数の犠牲膜１５１、及び金属膜１０３に対して、Ｚ方向を深さ方向とし、Ｘ方向を延伸方向とする溝１２２を形成する。この溝１２２の底部には、導電膜１０２の上面が露出する。
続いて、図１８に示すように、溝１２２を介したウエットエッチングによって、犠牲膜１５１を除去する。
続いて、図１９に示すように、溝１２２を介して前工程において犠牲膜１５１が除去された箇所１５１´に対して導電膜１０４を埋める。ここで、導電膜１０４は、例えばタングステン（Ｗ）で形成される。なお、箇所１５１´に導電膜１０４を埋めると、溝１２２内にも導電膜１０４が成膜される場合もある。
続いて、図２０に示すように、異方性エッチングによって、溝１２２内にある余分な導電膜１０４を除去する。
続いて、溝１２２の側面に対して絶縁膜１２３を成膜する。この際、溝１２２の底部にも絶縁膜１２３が成膜される場合、この底部にある絶縁膜１２３の一部を除去しておく。ここで、絶縁膜１２３は、例えば酸化シリコン（ＳｉＯ２）で形成される。最後に、絶縁膜１２３が成膜された溝１２２に対して導電膜１０８を成膜する。ここで、導電膜１０８は、例えばタングステン（Ｗ）で形成される。
以上の工程によって、図４に示すメモリセルアレイ１が形成される。
次に、実施形態の効果について比較例を用いて説明する。
図２１は、比較例に係る半導体記憶装置のメモリセルアレイのＹ−Ｚ方向の断面図である。図２１では、図４のメモリセルアレイ１と対応する構成については同じ符号が付されている。
なお、比較例に係るメモリセルアレイは、本実施形態のメモリセルアレイ１と比べて次のような差異点を持つ。つまり、導電膜１０４及び層間絶縁膜１２１のＹ方向を向く側面が揃っており、これによって、これらに沿うメモリ膜１２６は、Ｚ方向に延びる直線状に形成されている。また、層間絶縁膜１２１と同じ層でも、導電膜１０４と同じ層と同様、半導体膜１２５とメモリ膜１２６が接触している。
本実施形態の場合、比較例と異なり、層間絶縁膜１２１と同じ層では、半導体膜１２５とメモリ膜１２６との間には空隙が設けられており、ほとんど接触していない。そのため、本実施形態によれば、比較例よりも、読み出し動作時のディスターブ耐性が向上し、書き込み／消去動作上のマージンを向上させることができる。
また、本実施形態の場合、比較例と異なり、層間絶縁膜１２１の側面が導電膜１０４の側面よりも凹んでいる。そのため、本実施形態の場合、比較例よりも、Ｚ方向で隣接するメモリセルＭＣ間に形成された電荷蓄積膜１２６の長さ、つまりこれらメモリセルＭＣの電荷蓄積膜１２６間の経路を長くすることができる。その結果、本実施形態によれば、比較例よりも、隣接するメモリセルＭＣ間の電荷の横抜けが生じ難くなる。
更に、前述の製造工程のように、半導体膜１２５をＶＬＳ成長によって成膜した場合、単結晶シリコン（Ｍｏｎｏ−Ｓｉ）或いは大粒径なポリシリコン（Ｐｏｌｙ−Ｓｉ）によって半導体膜１２５を成膜できるため、セル電流が流れやすくなり、読み出し動作の高速化が可能となる。
つまり、本実施形態によれば、書き込み／消去動作上のマージン拡大、データ保持特性の向上、及び読み出し動作の高速化を実現する半導体記憶装置を提供することができる。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、実施形態のメモリセルアレイ１は、図４に示す構造に限られるものではない。例えば、導電膜１０２が、アルミニウム（Ａｌ）、錫（Ｓｎ）、金（Ａｕ）等、ＶＬＳ成長の触媒となる金属で形成されている場合、この導電膜１０２自身をＶＬＳ成長に利用できるため、図２２に示すように、図４に示す金属膜１０３に相当する構成を省略することも可能である。
１・・・メモリセルアレイ、２・・・ロウデコーダ、４・・・センスアンプ、５・・・カラムデコーダ、６・・・制御信号生成部、１０１・・・半導体基板、１０２、１０４、１０８・・・導電膜、１０３・・・金属膜、１２１・・・層間絶縁膜、１２２・・・溝、１２３・・・絶縁膜、１２４・・・孔、１２５・・・半導体膜、１２６・・・メモリ膜、１２７・・・空隙、１２８・・・ＶＬＳ触媒、１３１・・・トンネル膜、１３２・・・電荷蓄積膜、１３３・・・ブロック膜、１４１、１４３・・・酸化膜、１４２・・・窒化膜、１５１・・・犠牲膜、１５２・・・エッチングカバー膜。

Claims (10)

  1. 半導体基板と、
    前記半導体基板上において第１方向に交互に複数積層された第１絶縁膜及び第１導電膜と、
    前記第１方向に延びる第１半導体膜と、
    前記第１絶縁膜及び前記第１導電膜と前記第１半導体膜との間に配置され電荷蓄積膜を含むメモリ膜と
    を備え、
    前記第１絶縁膜と前記第１半導体膜との間において、前記第１半導体膜及び前記メモリ膜間に空隙が設けられ、
    前記第１導電膜と前記第１半導体膜との間において、前記第１半導体膜と前記メモリ膜が接触する
    ことを特徴とする半導体記憶装置。
  2. 前記メモリ膜は、前記第１半導体膜から前記第１導電膜にかけて配置された第２絶縁膜、前記電荷蓄積膜、及び第３絶縁膜を有する
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記第２絶縁膜は、前記第１半導体膜から前記電荷蓄積膜にかけて配置された第１酸化膜、窒化膜、及び第２酸化膜を有する
    ことを特徴とする請求項１又は２記載の半導体記憶装置。
  4. 前記第１絶縁膜の前記第１方向と交差する第２方向の長さは、前記第１導電膜の前記第２方向の長さよりも小さい
    ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 前記第１半導体は、単結晶シリコン、或いは、平均粒径が前記第２方向の平均的な幅よりも大きい結晶を持つポリシリコンを含む
    ことを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。
  6. 前記半導体基板及び最下層の前記第１絶縁膜間に配置された第２導電膜を備える
    ことを特徴とする請求項１〜５のいずれか１項記載の半導体記憶装置。
  7. 前記第２導電膜及び最下層の前記第１絶縁膜間に配置された第１金属膜を備える
    ことを特徴とする請求項６記載の半導体記憶装置。
  8. 前記第１金属膜は、アルミニウム（Ａｌ）、錫（Ｓｎ）、及び金（Ａｕ）のいずれか１つを含む
    ことを特徴とする請求項７記載の半導体記憶装置。
  9. 前記メモリ膜は、所定の前記第１導電膜の側面及び上面、前記所定の第１導電膜上に配置された所定の前記第１絶縁膜の側面、及び、前記所定の第１絶縁膜上に配置された他の所定の前記第１導電膜の底面及び上面に沿って連続的に形成されている
    ことを特徴とする請求項１〜８のいずれか１項記載の半導体記憶装置。
  10. 前記第１半導体膜の底面は、前記第１金属膜の上面と接触する
    ことを特徴とする請求項７又は８記載の半導体記憶装置。
JP2016057113A 2016-03-22 2016-03-22 半導体記憶装置 Active JP6509768B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016057113A JP6509768B2 (ja) 2016-03-22 2016-03-22 半導体記憶装置
US15/271,379 US9853040B2 (en) 2016-03-22 2016-09-21 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016057113A JP6509768B2 (ja) 2016-03-22 2016-03-22 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2017174895A true JP2017174895A (ja) 2017-09-28
JP6509768B2 JP6509768B2 (ja) 2019-05-08

Family

ID=59898669

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016057113A Active JP6509768B2 (ja) 2016-03-22 2016-03-22 半導体記憶装置

Country Status (2)

Country Link
US (1) US9853040B2 (ja)
JP (1) JP6509768B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447747A (zh) * 2019-08-29 2021-03-05 铠侠股份有限公司 半导体存储装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10784198B2 (en) * 2017-03-20 2020-09-22 Samsung Electronics Co., Ltd. Power rail for standard cell block
JP2019054220A (ja) 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体記憶装置
JP2020047324A (ja) 2018-09-14 2020-03-26 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の制御方法
JP2020047754A (ja) * 2018-09-19 2020-03-26 東芝メモリ株式会社 半導体記憶装置
CN111048516B (zh) * 2020-01-02 2022-04-29 长江存储科技有限责任公司 3d nand存储器件及其制造方法
JP2022049543A (ja) 2020-09-16 2022-03-29 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008160121A (ja) * 2006-12-20 2008-07-10 Commiss Energ Atom マルチレベル構造を有する記憶装置
JP2010524238A (ja) * 2007-04-05 2010-07-15 マイクロン テクノロジー， インク． ナノワイヤを含む電極を有するメモリデバイス、該メモリデバイスを含むシステムおよび該メモリデバイスの形成方法
JP2011249803A (ja) * 2010-05-24 2011-12-08 Samsung Electronics Co Ltd 不揮発性メモリ素子及びその製造方法、並びにそれを含むメモリ・モジュール及びシステム
US8952443B2 (en) * 2010-09-01 2015-02-10 Samsung Electronics Co., Ltd. Three dimensional semiconductor memory devices and methods of fabricating the same
JP2016009738A (ja) * 2014-06-24 2016-01-18 株式会社東芝 半導体記憶装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011187901A (ja) 2010-03-11 2011-09-22 Canon Inc 半導体デバイスの製造方法
JP5514004B2 (ja) 2010-06-15 2014-06-04 株式会社東芝 半導体記憶装置及びその製造方法
US8349681B2 (en) * 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
US20130341701A1 (en) 2010-10-18 2013-12-26 Imec Vertical Semiconductor Memory Device and Manufacturing Method Thereof
KR101800438B1 (ko) * 2010-11-05 2017-11-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20130057670A (ko) * 2011-11-24 2013-06-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20130071690A (ko) 2011-12-21 2013-07-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조 방법
US9455261B1 (en) * 2015-07-10 2016-09-27 Micron Technology, Inc. Integrated structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008160121A (ja) * 2006-12-20 2008-07-10 Commiss Energ Atom マルチレベル構造を有する記憶装置
JP2010524238A (ja) * 2007-04-05 2010-07-15 マイクロン テクノロジー， インク． ナノワイヤを含む電極を有するメモリデバイス、該メモリデバイスを含むシステムおよび該メモリデバイスの形成方法
JP2011249803A (ja) * 2010-05-24 2011-12-08 Samsung Electronics Co Ltd 不揮発性メモリ素子及びその製造方法、並びにそれを含むメモリ・モジュール及びシステム
US8952443B2 (en) * 2010-09-01 2015-02-10 Samsung Electronics Co., Ltd. Three dimensional semiconductor memory devices and methods of fabricating the same
JP2016009738A (ja) * 2014-06-24 2016-01-18 株式会社東芝 半導体記憶装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447747A (zh) * 2019-08-29 2021-03-05 铠侠股份有限公司 半导体存储装置
CN112447747B (zh) * 2019-08-29 2024-02-20 铠侠股份有限公司 半导体存储装置

Also Published As

Publication number Publication date
JP6509768B2 (ja) 2019-05-08
US9853040B2 (en) 2017-12-26
US20170278852A1 (en) 2017-09-28

Similar Documents

Publication Publication Date Title
JP2017174895A (ja) 半導体記憶装置
US10192883B2 (en) Vertical memory device
KR102240024B1 (ko) 반도체 장치, 반도체 장치의 제조방법 및 에피택시얼층의 형성방법
US10109644B2 (en) Memory device
KR102637644B1 (ko) 메모리 장치
US11302708B2 (en) Memory arrays, and methods of forming memory arrays
US10026746B2 (en) Memory devices using etching stop layers
US9853049B2 (en) Memory devices having common source lines including layers of different materials
KR102378820B1 (ko) 메모리 장치
US8395941B2 (en) Multi-semiconductor material vertical memory strings, strings of memory cells having individually biasable channel regions, memory arrays incorporating such strings, and methods of accessing and forming the same
TWI670833B (zh) 半導體裝置
KR102282139B1 (ko) 반도체 장치
Prince Vertical 3D memory technologies
US11282853B2 (en) Semiconductor memory device
US20210296340A1 (en) Semiconductor memory device including an asymmetrical memory core region
US20140063935A1 (en) Semiconductor memory device having vertical channels, memory system having the same, and method of fabricating the same
JP2011146631A (ja) 不揮発性半導体記憶装置及びその製造方法
US8860031B2 (en) Non-volatile semiconductor memory device and method of manufacturing the same
CN112530967B (zh) 存储器器件
US11594545B2 (en) Semiconductor memory device and method of manufacturing semiconductor memory device
KR102609517B1 (ko) 메모리 장치
US20220068964A1 (en) Semiconductor storage device and method of manufacturing semiconductor storage device
TW202139436A (zh) 立體記憶體裝置及其製造方法
JP2021190566A (ja) 半導体記憶装置
JP2006186048A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180130

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180831

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180907

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181122

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190305

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190403

R150 Certificate of patent or registration of utility model

Ref document number: 6509768

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350