KR20210012425A - 전자 장치 및 그 제조 방법 - Google Patents

전자 장치 및 그 제조 방법 Download PDF

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KR20210012425A
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한재현
유향근
이세호
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에스케이하이닉스 주식회사
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Abstract

전자 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 상기 반도체 메모리는, 기판; 상기 기판 상에 수직 방향으로 서로 이격하여 배열되는 제1 내지 제N 층(여기서, N은 2 이상의 자연수)의 복수의 도전 라인 - 여기서, 상기 제1 내지 제N 층 각각의 복수의 도전 라인은, 수평 방향으로 연장하면서 서로 이격하여 배열됨. - ; 상기 수직 방향 및 상기 수평 방향에서 상기 도전 라인 사이를 매립하는 절연막; 상기 수평 방향에서 상기 도전 라인 사이의 상기 절연막을 관통하여 상기 제1 내지 제N 층의 상기 도전 라인의 측벽을 노출시키는 홀; 상기 홀 측벽을 따라 형성되는 가변 저항층; 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 도전 기둥을 포함할 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 고집적화 및 공정 난이도 감소가 가능하고 메모리 셀의 특성을 확보할 수 있는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판; 상기 기판 상에 수직 방향으로 서로 이격하여 배열되는 제1 내지 제N 층(여기서, N은 2 이상의 자연수)의 복수의 도전 라인 - 여기서, 상기 제1 내지 제N 층 각각의 복수의 도전 라인은, 수평 방향으로 연장하면서 서로 이격하여 배열됨. - ; 상기 수직 방향 및 상기 수평 방향에서 상기 도전 라인 사이를 매립하는 절연막; 상기 수평 방향에서 상기 도전 라인 사이의 상기 절연막을 관통하여 상기 제1 내지 제N 층의 상기 도전 라인의 측벽을 노출시키는 홀; 상기 홀 측벽 상에 형성되는 가변 저항층; 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 도전 기둥을 포함할 수 있다.
위 전자 장치에 있어서, 상기 도전 라인은, 상기 수평 방향에서 제1 방향으로 연장하면서 상기 제1 방향과 교차하는 제2 방향으로 서로 이격하여 배열될 수 있다. 상기 도전 기둥, 상기 제2 방향에서 상기 도전 기둥 일측의 상기 제1 내지 제N 층의 상기 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제1 메모리 셀을 형성하고, 상기 도전 기둥, 상기 제2 방향에서 상기 도전 기둥 타측의 상기 제1 내지 제N 층의 상기 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제2 메모리 셀을 형성할 수 있다. 상기 도전 라인은, 상기 수평 방향에서 제1 방향으로 연장하면서 상기 제1 방향과 교차하는 제2 방향으로 서로 이격하여 배열되는 제1 도전 라인, 및 상기 수평 방향에서 상기 제2 방향으로 연장하면서 상기 제1 방향으로 서로 이격하여 배열되는 제2 도전 라인을 포함하고, 상기 제1 도전 라인과 상기 제2 도전 라인은, 상기 제1 내지 제N 층 중 서로 다른 층에 위치할 수 있다. 상기 제1 도전 라인이 상기 제1 내지 제N 층 중 제k 층(여기서, k는 1 이상 N-1 이하의 자연수)에 위치하는 경우, 상기 제2 도전 라인은 제k+1 층에 위치할 수 있다. 상기 도전 기둥, 상기 제2 방향에서 상기 도전 기둥 일측의 상기 제1 내지 제N 층의 상기 제1 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제1 메모리 셀을 형성하고, 상기 도전 기둥, 상기 제2 방향에서 상기 도전 기둥 타측의 상기 제1 내지 제N 층의 상기 제1 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제2 메모리 셀을 형성하고, 상기 도전 기둥, 상기 제1 방향에서 상기 도전 기둥 일측의 상기 제1 내지 제N 층의 상기 제2 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제3 메모리 셀을 형성하고, 상기 도전 기둥, 상기 제1 방향에서 상기 도전 기둥 타측의 상기 제1 내지 제N 층의 상기 제2 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제4 메모리 셀을 형성할 수 있다. 상기 홀은, 상기 제1 도전 라인과 상기 제2 도전 라인에 의해 정의되는 사각 형상의 영역과 중첩할 수 있다. 상기 도전 라인은, 상기 수평 방향에서 제1 방향으로 연장하면서 상기 제1 방향과 실질적으로 수직인 방향으로 서로 이격하여 배열되는 제1 도전 라인, 상기 수평 방향에서 상기 제1 방향에 대해 수직이 아닌 각도로 상기 제1 방향을 교차하는 제2 방향으로 연장하면서 상기 제2 방향과 실질적으로 수직인 방향으로 서로 이격하여 배열되는 제2 도전 라인, 및 상기 수평 방향에서 상기 제1 및 제2 방향에 대해 수직이 아닌 각도로 상기 제1 및 제2 방향을 교차하는 제3 방향으로 연장하면서 상기 제3 방향과 실질적으로 수직인 방향으로 서로 이격하여 배열되는 제3 도전 라인을 포함하고, 상기 제1 도전 라인 내지 상기 제3 도전 라인은, 상기 제1 내지 제N 층 중 서로 다른 층에 위치할 수 있다. 상기 제1 도전 라인이 상기 제1 내지 제N 층 중 제k 층(여기서, k는 1 이상 N-2 이하의 자연수)에 위치하는 경우, 상기 제2 도전 라인은 제k+1 층에 위치하고, 상기 제3 도전 라인은 제k+2 층에 위치할 수 있다. 상기 도전 기둥, 상기 제1 내지 제N 층의 상기 제1 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제1 메모리 셀을 형성하고, 상기 도전 기둥, 상기 제1 내지 제N 층의 상기 제2 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제2 메모리 셀을 형성하고, 상기 도전 기둥, 상기 제1 내지 제N 층의 상기 제3 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제3 메모리 셀을 형성할 수 있다. 상기 홀은, 상기 제1 도전 라인 내지 상기 제3 도전 라인에 의해 정의되는 삼각 형상의 영역과 중첩할 수 있다. 상기 반도체 메모리는, 상기 홀의 측벽과 상기 가변 저항층 사이 또는 상기 가변 저항층과 상기 도전 기둥 사이에 형성되는 선택 소자층을 더 포함할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 기판 상에 수직 방향으로 제1 내지 제N 층(여기서, N은 2 이상의 자연수)의 복수의 도전 라인을 절연막과 번갈아 형성하는 단계 - 여기서, 상기 제1 내지 제N 층 각각의 복수의 도전 라인은, 수평 방향으로 연장하면서 서로 이격하여 배열됨. - ; 상기 수평 방향에서 상기 도전 라인 사이의 상기 절연막을 선택적으로 식각하여 상기 제1 내지 제N 층의 상기 도전 라인의 측벽을 노출시키는 홀을 형성하는 단계; 상기 홀 측벽 상에 가변 저항층을 형성하는 단계; 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 도전 기둥을 형성하는 단계를 포함할 수 있다.
위 제조 방법에 있어서, 상기 제1 내지 제N 층 각각의 복수의 도전 라인 형성 단계는, 상기 수평 방향에서 제1 방향으로 연장하면서 상기 제1 방향과 교차하는 제2 방향으로 서로 이격하여 배열되는 제1 도전 라인을 형성하는 단계를 포함할 수 있다. 상기 제1 내지 제N 층 중 어느 하나의 복수의 도전 라인 형성 단계는, 상기 수평 방향에서 제1 방향으로 연장하면서 상기 제1 방향과 교차하는 제2 방향으로 서로 이격하여 배열되는 제1 도전 라인을 형성하는 단계를 포함하고, 상기 제1 내지 제N 층 중 다른 하나의 복수의 도전 라인 형성 단계는, 상기 수평 방향에서 상기 제2 방향으로 연장하면서 상기 제1 방향으로 서로 이격하여 배열되는 제2 도전 라인을 형성하는 단계를 포함할 수 있다. 상기 제1 도전 라인 형성 단계와 상기 제2 도전 라인 형성 단계는 교대로 수행될 수 있다. 상기 제1 내지 제N 층 중 어느 하나의 복수의 도전 라인 형성 단계는, 상기 수평 방향에서 제1 방향으로 연장하면서 상기 제1 방향과 실질적으로 수직인 방향으로 서로 이격하여 배열되는 제1 도전 라인을 형성하는 단계를 포함하고, 상기 제1 내지 제N 층 중 다른 하나의 복수의 도전 라인 형성 단계는, 상기 수평 방향에서 상기 제1 방향에 대해 수직이 아닌 각도로 상기 제1 방향을 교차하는 제2 방향으로 연장하면서 상기 제2 방향과 실질적으로 수직인 방향으로 서로 이격하여 배열되는 제2 도전 라인을 형성하는 단계를 포함하고, 상기 제1 내지 제N 층 중 또다른 하나의 복수의 도전 라인 형성 단계는, 상기 수평 방향에서 상기 제1 및 제2 방향에 대해 수직이 아닌 각도로 상기 제1 및 제2 방향을 교차하는 제3 방향으로 연장하면서 상기 제3 방향과 실질적으로 수직인 방향으로 서로 이격하여 배열되는 제3 도전 라인을 형성하는 단계를 포함할 수 있다. 상기 제1 도전 라인 형성 단계, 상기 제2 도전 라인 형성 단계 및 상기 제3 도전 라인 형성 단계는 순차적으로 수행될 수 있다. 상기 제1 도전 라인 형성 내지 상기 제3 도전 라인 형성 단계의 사이클은 반복 수행될 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판; 상기 기판 상에 수직 방향으로 서로 이격하여 배열되는 제1 내지 제N 층(여기서, N은 2 이상의 자연수)의 복수의 도전 라인 - 여기서, 상기 제1 내지 제N 층 각각의 복수의 도전 라인은, 수평 방향으로 연장하면서 서로 이격하여 배열됨. - ; 상기 수직 방향 및 상기 수평 방향에서 상기 도전 라인 사이를 매립하는 절연막; 상기 제1 내지 제N 층의 상기 도전 라인 및 이들 사이의 절연막을 관통하는 홀; 상기 홀 측벽 상에 형성되는 가변 저항층; 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 도전 기둥을 포함할 수 있다.
위 전자 장치에 있어서, 상기 수평 방향에서 제1 방향으로 연장하면서 상기 제1 방향과 교차하는 제2 방향으로 서로 이격하여 배열되는 제1 도전 라인, 및 상기 수평 방향에서 상기 제2 방향으로 연장하면서 상기 제1 방향으로 서로 이격하여 배열되는 제2 도전 라인을 포함하고, 상기 제1 도전 라인과 상기 제2 도전 라인은, 상기 제1 내지 제N 층 중 서로 다른 층에 위치할 수 있다. 상기 제1 도전 라인이 상기 제1 내지 제N 층 중 제k 층(여기서, k는 1 이상 N-1 이하의 자연수)에 위치하는 경우, 상기 제2 도전 라인은 제k+1 층에 위치할 수 있다. 상기 도전 기둥, 상기 제1 내지 제N 층의 상기 제1 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제1 메모리 셀을 형성하고, 상기 도전 기둥, 상기 제1 내지 제N 층의 상기 제2 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제2 메모리 셀을 형성할 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 고집적화 및 공정 난이도 감소가 가능하고 메모리 셀의 특성을 확보할 수 있다.
도 1a 내지 도 3b 본 발명의 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 4a 내지 도 4c는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 5a 내지 도 5c는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 일 실시예에 따른 메모리 장치를 설명하기 위한 평면도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 내지 도 3b는 본 발명의 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면으로, 각 a도는 평면도를 나타내고, 각 b도는 각 a도의 A1-A1' 선에 따른 단면도를 나타낸다.
먼저, 제조 방법을 설명한다.
도 1a 및 도 1b를 참조하면, 요구되는 소정의 하부 구조물(미도시됨) 예컨대, 워드라인 및/또는 비트라인 제어를 위한 트랜지스터 등이 형성된 기판(100) 상에 워드라인(110) 및 층간 절연막(ILD)의 적층 구조물을 형성할 수 있다.
여기서, 워드라인(110)은 기판(100)의 표면에 대해 수직인 방향으로 다층으로 적층될 수 있다. 본 실시예에서는, 워드라인(110)이 4층으로 적층되는 경우를 나타내었으나, 워드라인(110)의 층수는 다양하게 변형될 수 있다. 설명의 편의를 위하여 4층의 워드라인(110)을 기판(100)으로부터 거리에 따라 제1 층의 워드라인(110-1), 제2 층의 워드라인(110-2), 제3 층의 워드라인(110-3), 및 제4 층의 워드라인(110-4)으로 구분하여 표시하였다. 어느 한 층의 워드라인(110)은 기판(100)의 표면과 평행한 제1 방향으로 연장하면서 기판(100)의 표면과 평행하면서 제1 방향과 교차하는 제2 방향으로 서로 이격하여 배열될 수 있다. 본 실시예에서는, 어느 한 층의 워드라인(110)의 개수가 4개인 경우를 도시하였으나, 이 개수는 다양하게 변형될 수 있다.
이들 워드라인(110)은 층간 절연막(ILD)에 의해 서로 분리될 수 있다. 일례로서, 제1 층의 워드라인(110-1)은 자신을 덮는 제1 층간 절연막(ILD1)에 의하여 서로 분리되면서 제2 층의 워드라인(110-2)과도 분리될 수 있다. 유사하게, 제2 층의 워드라인(110-2)은 제2 층간 절연막(ILD2)에 의하여 서로 분리되면서 제3 층의 워드라인(110-3)과 분리될 수 있고, 제3 층의 워드라인(110-3)은 제3 층간 절연막(ILD3)에 의하여 서로 분리되면서 제4 층의 워드라인(110-4)과 분리될 수 있고, 제4 층의 워드라인(110-4)은 제4 층간 절연막(ILD4)에 의하여 서로 분리될 수 있다.
위와 같은 워드라인(110) 및 층간 절연막(ILD)의 적층 구조물은 다음과 같은 공정에 의하여 형성될 수 있다. 우선, 기판(100) 상에 초기 층간 절연막(ILD0)을 형성할 수 있다. 기판(100)의 최상부가 절연 물질로 형성되는 경우에는 초기 층간 절연막(ILD0)은 생략될 수도 있다. 이어서, 초기 층간 절연막(ILD0) 상에 도전 물질을 증착하고 이를 선택적으로 식각하여 제1 방향으로 연장하면서 제2 방향에서 서로 이격하여 배열되는 제1 층의 워드라인(110-1)을 형성할 수 있다. 이어서, 제1 층의 워드라인(110-1)을 덮는 제1 층간 절연막(ILD1)을 형성할 수 있다. 제1 층간 절연막(ILD1)은 제1 층의 워드라인(110-1) 사이의 공간을 매립하면서, 제1 층의 워드라인(110-1)의 상면보다 위에 있으면서 평탄화된 상면을 가질 수 있다. 이어서, 제1 층간 절연막(ILD1) 상에 제2 층의 워드라인(110-2)을 형성할 수 있다. 제2 층의 워드라인(110-2) 형성 공정은 제1 층의 워드라인(110-1) 형성 공정과 실질적으로 동일할 수 있다. 그에 따라, 제2 층의 워드라인(110-2)은 제1 층의 워드라인(110-1)과 동일한 위치에 동일한 선폭을 갖도록, 다시 말하면, 제1 층의 워드라인(110-1)과 평면상 중첩하도록 형성될 수 있다. 유사한 방식으로 제2 층간 절연막(ILD2), 제3 층의 워드라인(110-3), 제3 층간 절연막(ILD3), 제4 층의 워드라인(110-4) 및 제4 층간 절연막(ILD4)을 차례로 형성할 수 있다. 층간 절연막(ILD)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등과 같은 다양한 절연 물질을 포함할 수 있고, 워드라인(110)은 금속, 금속 질화물 또는 이들의 조합 등과 같은 다양한 도전 물질을 포함할 수 있다.
도 2a 및 도 2b를 참조하면, 워드라인(110) 및 층간 절연막(ILD)의 적층 구조물을 선택적으로 식각하되, 워드라인(110) 사이의 층간 절연막(ILD)을 식각하여 홀(H)을 형성할 수 있다.
홀(H)은 자신의 하면이 제1 층의 워드라인(110-1)의 하면보다 아래에 위치하는 깊이로, 예컨대, 기판(100)을 노출시키는 깊이로 형성될 수 있다.
또한, 홀(H)은 제2 방향에서 자신의 양측에 위치하는 워드라인(110)의 측면을 충분히 노출시키도록 형성될 수 있다. 이를 위하여, 홀(H)의 식각 방식 및 그에 따른 홀(H)의 폭을 적절히 제어할 수 있다. 설명의 편의를 위하여 도 2b에는 홀(H)이 높이 방향에서 일정한 폭을 갖는 것으로 도시하였으나, 다른 실시예가 가능할 수 있다. 예컨대, 도 2c에 도시된 바와 같이, 제4 층간 절연막(ILD4) 상에 워드라인(110) 사이를 노출시키는 원 형상 또는 이와 유사한 섬 형상의 개구부를 갖는 마스크 패턴(M)을 형성할 수 있다. 여기서, 마스크 패턴(M)의 제2 방향에서의 개구부의 폭(W2)은 워드라인(110) 사이의 거리(W1)보다 소정 정도 클 수 있다. 이어서, 마스크 패턴(M)을 식각 베리어로 층간 절연막(ILD)을 형성하는 절연물 예컨대, 산화물의 식각이 가능한 식각 가스를 이용하여 층간 절연막(ILD)을 비등방성 식각함으로써, 홀(H)을 형성할 수 있다. 그에 따라, 홀(H)은 제2 방향에서 인접하는 층간 절연막(ILD) 사이에서는 제2 폭(W2)을 갖고 인접하는 워드라인(110) 사이에서는 제2 폭(W2)보다 작은 제1 폭(W1)을 가질 수 있다. 이러한 경우, 홀(H)에 의해 드러나는 워드라인(110)의 측벽은 층간 절연막(ILD)의 측벽보다 홀(H)을 향하는 방향으로 돌출되어 있으므로, 후술하는 가변 저항층과의 접촉이 용이할 수 있다. 또는, 도시하지는 않았으나, 워드라인(110) 사이의 거리(W1)와 실질적으로 동일한 크기의 개구부를 갖는 마스크 패턴을 이용하여 홀(H)을 형성하더라도, 홀(H) 형성 과정 중에 또는 홀(H) 형성 후 등방성 식각 가스를 이용하여 층간 절연막(ILD) 및/또는 워드라인(110)의 측벽을 더 식각함으로써 후술하는 가변 저항층과의 접촉 면적을 증가시킬 수도 있다.
홀(H)은 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다. 본 실시예에서 제1 방향 및 제2 방향을 따라 3*3의 홀(H)이 배치되는 경우가 도시되어 있으나, 본 실시예가 이에 한정되는 것은 아니며 제1 및 제2 방향을 따라 배열되는 홀(H)의 개수는 다양하게 변형될 수 있다.
도 3a 및 도 3b를 참조하면, 홀(H)의 측벽 상에 가변 저항층(150)을 형성할 수 있다.
가변 저항층(150)은 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가질 수 있다. 가변 저항층(150)은 하나의 막으로 가변 저항 특성을 나타내는 단일막 구조 또는 둘 이상의 막의 조합으로 가변 저항 특성을 나타내는 다중막 구조를 가질 수 있다. 가변 저항층(150)이 다중막 구조를 갖는 경우, 이에 포함되는 복수의 막은 각각 수직 방향으로 연장할 수 있다. 가변 저항층(150)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
가변 저항층(150)은 홀(H)을 매립하지 않는 두께로 형성될 수 있다. 가변 저항층(150)은 홀(H)의 내벽을 따라 가변 저항층(150) 형성을 위한 단일막 또는 다중막을 증착하고 이를 전면 식각하는 방식으로 형성될 수 있다. 그에 따라, 가변 저항층(150)은 수직 방향으로 연장하는 원통 형상을 가질 수 있다. 그러나, 전면 식각은 생략될 수 있고, 이러한 경우, 가변 저항층(150)은 홀(H)의 저면 상에도 존재할 수 있다.
이어서, 가변 저항층(150)이 형성된 홀(H)을 매립하는 비트라인(160)이 형성될 수 있다.
비트라인(160)은 금속, 금속 질화물 또는 이들의 조합 등과 같은 다양한 도전 물질을 포함할 수 있고, 수직 방향으로 연장하는 기둥 형상을 가질 수 있다. 비트라인(160)의 형성은, 가변 저항층(150)이 형성된 홀(H)을 충분히 매립하는 두께의 도전 물질을 증착한 후, 제4 층간 절연막(ILD4)이 드러날 때까지 평탄화 공정을 수행하는 방식으로 형성될 수 있다.
이로써, 도 3a 및 도 3b에 도시된 것과 같은 메모리 장치가 획득될 수 있다.
도 3a 및 도 3b를 다시 참조하면, 본 실시예의 메모리 장치는, 기판(100)의 표면에 대해 수직 방향으로 연장하는 기둥 형상의 비트라인(160)과, 제2 방향에서 비트라인(160)의 일측 및 타측에 각각 배치되면서 다층 예컨대, 4층으로 적층되는 워드라인(110)과, 비트라인(160)과 워드라인(110)의 사이에 개재되는 가변 저항층(150)을 포함할 수 있다.
여기서, 비트라인(160)은 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다. 제1 방향으로 배열되는 비트라인(160)의 열 양측 각각에 다층의 워드라인(110)이 배치될 수 있고, 제2 방향에서 인접하는 비트라인(160)의 열은 그 사이의 다층의 워드라인(110)을 공유할 수 있다. 또한, 가변 저항층(150)은, 비트라인(160)의 측면을 둘러싸면서 수직 방향으로 연장하는 형상을 가질 수 있다.
하나의 비트라인(160), 하나의 비트라인(160)의 일측 또는 타측에 위치하는 어느 한 층의 워드라인(110), 및 이들 사이의 가변 저항층(150)이 하나의 메모리 셀을 형성할 수 있다. 그에 따라, 제2 방향에서 하나의 비트라인(160) 양측에 어느 한 층의 워드라인(110)과 대응하는 두 개의 메모리 셀 즉, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)이 형성될 수 있다. 예컨대, A1-A1' 선 상의 비트라인(160), 이 비트라인(160) 일측의 제1 층 내지 제4 층의 워드라인(110-1, 110-2, 110-3, 110-4) 및 이들 사이의 가변 저항층(150)이 제1 층 내지 제4 층의 제1 메모리 셀(MC1-1, MC1-2, MC1-3, MC1-4)을 형성할 수 있고, A1-A1' 선 상의 비트라인(160), 이 비트라인(160) 타측의 제1 층 내지 제4 층의 워드라인(110-1, 110-2, 110-3, 110-4) 및 이들 사이의 가변 저항층(150)이 제1 층 내지 제4 층의 제2 메모리 셀(MC2-1, MC2-2, MC2-3, MC2-4)을 형성할 수 있다.
메모리 셀은 대응하는 비트라인(160) 및 워드라인(110)에 인가되는 전압 또는 전류에 의하여 가변 저항층(150)의 비트라인(160)과 워드라인(110) 사이의 부분의 저항이 변화함으로써 데이터를 저장할 수 있다. 여기서, 가변 저항층(150)의 양단은 가변 저항층(150)의 제2 방향에서의 양 측면이 될 수 있다. 예컨대, 제1 층의 제1 메모리 셀(MC1-1)의 저항을 변화시키기 위한 프로그램 동작시, A1-A1' 선 상의 비트라인(160) 및 이 비트라인(160) 일측의 제1 층의 워드라인(110-1)을 통하여 프로그램 전압이 인가될 수 있고, 그에 따라, 제1 층의 제1 메모리 셀(MC1-1)의 가변 저항층(150) 중 A1-A1' 선 상의 비트라인(160) 및 이 비트라인(160) 일측의 제1 층의 워드라인(110-1) 사이에 해당하는 부분의 저항이 가변될 수 있다. 일례로서, 가변 저항층(150)이 산소 공공의 거동에 의한 전류 통로의 생성 또는 소멸에 의해 저항이 변화하는 금속 산화물을 포함하는 경우, 가변 저항층(150)의 해당 부분에 기판(100)의 표면과 평행한 방향의 전류 통로가 생성됨으로써 메모리 셀이 저저항 상태를 가질 수 있고 이 전류 통로가 소멸되면 메모리 셀이 고저항 상태를 가질 수 있다. 또는, 일례로서, 가변 저항층(150)이 결정질 상태 혹은 비정질 상태에 따라 저항이 변화하는 상변화 물질을 포함하는 경우, 가변 저항층(150)의 해당 부분이 결정질 상태이면 메모리 셀이 저저항 상태를 가질 수 있고 비정질 상태이면 메모리 셀이 고저항 상태를 가질 수 있다.
본 실시예에서는 기판(100)의 표면과 평행한 배선을 워드라인(110)이라 칭하고 기판과 수직한 방향의 기둥 형상의 배선을 비트라인(160)이라 하였으나, 이와 반대일 수도 있다.
본 실시예의 메모리 장치에 의하는 경우, 메모리 셀을 수직 방향으로 적층할 수 있고, 하나의 비트라인 양측에 메모리 셀 형성이 가능하므로 메모리 장치의 집적도가 증가할 수 있다.
또한, 워드라인(110)과 층간 절연막(ILD)의 적층 구조물 형성을 완료한 후, 워드라인(110) 사이의 층간 절연막(ILD)을 일괄적으로 식각하여 홀(H)을 형성하고 이 홀에 가변 저항층(150) 및 비트라인(160)을 매립하기 때문에, 공정이 용이하고 단순한 효과가 있다.
나아가, 가변 저항층(150)에 대한 식각이 수행되지 않아 식각 손상이 발생할 염려가 없으므로, 식각 손상의 의한 메모리 셀의 특성 열화를 방지할 수 있다.
도 4a 내지 도 4c는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면으로, 도 4a는 평면도를 나타내고, 도 4b는 도 4a의 A2-A2' 선에 따른 단면도를 나타내고, 도 4c는 도 4a의 B2-B2' 선에 따른 단면도를 나타낸다. 전술한 실시예와 실질적으로 동일한 부분에 대하여는 그 상세한 설명을 생략하기로 한다.
도 4a 내지 도 4c를 참조하면, 본 실시예의 메모리 장치는, 기판(200)의 표면에 대해 수직 방향으로 연장하는 기둥 형상의 비트라인(260)과, 제2 방향에서 비트라인(260)의 일측 및 타측에 각각 배치되는 제1 워드라인(210)과, 제1 방향에서 비트라인(260)의 일측 및 타측에 각각 배치되면서 제1 워드라인(210)과 상이한 높이에 위치하는 제2 워드라인(220)과, 비트라인(260)과 제1 워드라인(210)의 사이 및 비트라인(260)과 제2 워드라인(220)의 사이에 개재되는 가변 저항층(250)을 포함할 수 있다.
여기서, 제1 워드라인(210)은 기판(200)의 표면에 대해 수직인 방향에서 하나 이상의 층으로 적층될 수 있다. 본 실시예에서는, 제1 워드라인(210)이 2층으로 적층되는 경우를 나타내었으나, 제1 워드라인(210)의 층수는 1개 또는 3개 이상으로 다양하게 변형될 수 있다. 설명의 편의를 위하여 2층의 제1 워드라인(210)을 기판(200)으로부터 거리에 따라 제1 층의 제1 워드라인(210-1) 및 제2 층의 제1 워드라인(210-2)으로 구분하여 표시하였다. 어느 한 층의 제1 워드라인(210)은 기판(200)의 표면과 평행한 제1 방향으로 연장하면서 기판(200)의 표면과 평행하면서 제1 방향과 교차하는 제2 방향으로 서로 이격하여 배열될 수 있다. 본 실시예에서는, 어느 한 층의 제1 워드라인(210)의 개수가 4개인 경우를 도시하였으나, 이 개수는 다양하게 변형될 수 있다.
제2 워드라인(220)은 기판(200)의 표면에 대해 수직인 방향에서 하나 이상의 층으로 적층될 수 있다. 본 실시예에서는, 제2 워드라인(220)이 2층으로 적층되는 경우를 나타내었으나, 제2 워드라인(220)의 층수는 1개 또는 3개 이상으로 다양하게 변형될 수 있다. 설명의 편의를 위하여 2층의 제2 워드라인(220)을 기판(200)으로부터 거리에 따라 제1 층의 제2 워드라인(220-1) 및 제2 층의 제2 워드라인(220-2)으로 구분하여 표시하였다. 어느 한 층의 제2 워드라인(220)은 기판(200)의 표면과 평행하면서 제1 워드라인(210)과 교차하는 방향 예컨대, 제2 방향으로 연장하면서 제1 방향으로 서로 이격하여 배열될 수 있다. 본 실시예에서는, 어느 한 층의 제2 워드라인(220)의 개수가 4개인 경우를 도시하였으나, 이 개수는 다양하게 변형될 수 있다.
제1 워드라인(210)과 제2 워드라인(220)은 한 층씩 번갈아 배열되되, 수직 방향에서 서로 이격하도록 배열될 수 있다. 예컨대, 수직 방향으로 제1 층의 제1 워드라인(210-1), 제1 층의 제2 워드라인(220-1), 제2 층의 제1 워드라인(210-2) 및 제2 층의 제2 워드라인(220-2)이 서로 이격하여 순차적으로 배열될 수 있다. 본 실시예에서는, 제1 워드라인(210)이 대응하는 제2 워드라인(220)보다 상대적으로 아래에 위치하나, 반대로 배치될 수도 있다.
제1 워드라인(210)과 제2 워드라인(220)은 층간 절연막(ILD)에 의해 서로 분리될 수 있다. 일례로서, 제1 층의 제1 워드라인(210-1)은 제1 층간 절연막(IDL1)에 의해 서로 분리되면서 제1 층의 제2 워드라인(220-1)과 분리될 수 있고, 제1 층의 제2 워드라인(220-1)은 제2 층간 절연막(ILD2)에 의해 서로 분리되면서 제2 층의 제1 워드라인(210-2)과 분리될 수 있고, 제2 층의 제1 워드라인(210-2)은 제3 층간 절연막(ILD3)에 의해 서로 분리되면서 제2 층의 제2 워드라인(220-2)과 서로 분리될 수 있고, 제2 층의 제2 워드라인(220-2)은 제4 층간 절연막(ILD4)에 의해 서로 분리될 수 있다.
평면상, 제1 워드라인(210)과 제2 워드라인(220)에 의하여 정의되는 사각 형상의 영역에는 가변 저항층(250) 및 비트라인(260)이 형성될 공간을 제공하는 홀(H)이 배치될 수 있다. 홀(H)은 제1 워드라인(210) 사이 및 제2 워드라인(220) 사이의 영역에서 층간 절연막(ILD)을 관통하여 기판(200)을 노출시키도록 형성될 수 있다.
홀(H) 내에는 홀(H)의 측벽 상에 형성되는 가변 저항층(250), 및 가변 저항층(250)이 형성된 홀(H)을 매립하는 비트라인(260)이 배치될 수 있다. 그에 따라, 비트라인(260)은 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다. 제1 방향으로 배열되는 비트라인(260)의 열 양측 각각에 다층의 제1 워드라인(210)이 배치될 수 있고, 제2 방향에서 인접하는 비트라인(160)의 열은 그 사이의 다층의 제1 워드라인(210)을 공유할 수 있다. 또한, 제2 방향으로 배열되는 비트라인(260)의 열 양측 각각에 다층의 제2 워드라인(220)이 배치될 수 있고, 제1 방향에서 인접한 비트라인(260)의 열은 그 사이의 다층의 제2 워드라인(220)을 공유할 수 있다. 가변 저항층(250)은, 비트라인(260)의 측벽을 둘러싸면서 수직 방향으로 연장하는 원통 형상을 가질 수 있다.
하나의 비트라인(260), 하나의 비트라인(260)의 제1 방향에서 일측 또는 타측에 위치하는 어느 한 층의 제2 워드라인(220) 또는 제2 방향에서 일측 또는 타측에 위치하는 어느 한 층의 제1 워드라인(210), 및 이들 사이의 가변 저항층(250)이 하나의 메모리 셀을 형성할 수 있다. 그에 따라, 제2 방향에서 하나의 비트라인(260) 양측에 어느 한 층의 제1 워드라인(210)과 대응하는 두 개의 메모리 셀 즉, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)이 형성될 수 있고, 제1 방향에서 하나의 비트라인(260) 양측에 어느 한 층의 제2 워드라인(220)과 대응하는 두 개의 메모리 셀 즉, 제3 메모리 셀(MC3) 및 제4 메모리 셀(MC4)이 형성될 수 있다. 예컨대, A2-A2' 선 상의 비트라인(260), 이 비트라인(260)의 제2 방향에서의 일측의 제1 층 및 제2 층의 제1 워드라인(210-1, 210-2) 및 이들 사이의 가변 저항층(250)이 제1 층 및 제2 층의 제1 메모리 셀(MC1-1, MC1-2)을 형성할 수 있고, A2-A2' 선 상의 비트라인(260), 이 비트라인(260)의 제2 방향에서의 타측의 제1 층 및 제2 층의 제1 워드라인(210-1, 210-2) 및 이들 사이의 가변 저항층(250)이 제1 층 및 제2 층의 제2 메모리 셀(MC2-1, MC2-2)을 형성할 수 있고, A2-A2' 선 상의 비트라인(260), 이 비트라인(260)의 제1 방향에서의 일측의 제1 층 및 제2 층의 제2 워드라인(220-1, 220-2) 및 이들 사이의 가변 저항층(250)이 제1 층 및 제2 층의 제3 메모리 셀(MC3-1, MC3-2)을 형성할 수 있고, A2-A2' 선 상의 비트라인(260), 이 비트라인(260)의 제1 방향에서의 타측의 제1 층 및 제2 층의 제2 워드라인(220-1, 220-2) 및 이들 사이의 가변 저항층(250)이 제1 층 및 제2 층의 제4 메모리 셀(MC4-1, MC4-2)을 형성할 수 있다.
요약하자면, 하나의 비트라인(260)의 제1 측면을 따라 복수의 제1 메모리 셀(MC1)이 적층될 수 있고, 제1 측면과 반대편의 제2 측면을 따라 복수의 제1 메모리 셀(MC1)과 각각 동일한 높이에 위치하는 복수의 제2 메모리 셀(MC2)이 적층될 수 있고, 제1 측면과 제2 측면 사이의 제3 측면을 따라 복수의 제3 메모리 셀(MC3)이 제1 메모리 셀(MC1)과 상이한 높이에 예컨대, 제1 메모리 셀(MC1)과 하나씩 번갈아 적층될 수 있고, 제3 측면과 반대편의 제4 측면을 따라 복수의 제3 메모리 셀(MC3)과 각각 동일한 높이에 위치하는 복수의 제4 메모리 셀(MC4)이 적층될 수 있다.
본 실시예의 메모리 장치의 제조 방법은, 제1 워드라인(210)과 상이한 방향의 제2 워드라인(220)을 추가로 형성하는 것을 제외하고는 전술한 실시예와 실질적으로 동일할 수 있다. 즉, 제1 워드라인(210), 제2 워드라인(220) 및 층간 절연막(ILD)의 적층 구조물 형성을 완료한 후, 제1 워드라인(210) 사이 및 제2 워드라인(220) 사이에 해당하는 층간 절연막(ILD)을 일괄적으로 식각하여 홀(H)을 형성하고 이 홀에 가변 저항층(250) 및 비트라인(260)을 매립하는 방식으로 본 실시예의 메모리 장치가 획득될 수 있다.
본 실시예의 메모리 장치에 의하는 경우, 하나의 비트라인의 네 측면에 메모리 셀 형성이 가능하므로 메모리 장치의 집적도가 더욱 증가할 수 있다.
도 5a 내지 도 5c는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면으로, 도 5a는 평면도를 나타내고, 도 5b는 사시도를 나타내고, 도 5c는 도 5a의 A3-A3' 선에 따른 단면도를 나타낸다.
도 5a 내지 도 5c를 참조하면, 본 실시예의 메모리 장치는, 기판(300)의 표면에 대해 수직 방향으로 연장하는 기둥 형상의 비트라인(360)과, 제1 방향으로 연장하여 비트라인(360)의 제1 측에 배치되는 제1 워드라인(310)과, 제1 방향과 교차하는 제2 방향으로 연장하여 비트라인(360)의 제2 측에 배치되면서 제1 워드라인(310)과 상이한 높이에 위치하는 제2 워드라인(320)과, 제3 방향으로 연장하여 비트라인(360)의 제3 측에 배치되면서 제1 및 제2 워드라인(310, 320)과 상이한 높이에 위치하는 제3 워드라인(330)과, 비트라인(360)과 제1 워드라인(310) 사이, 비트라인(360)과 제2 워드라인(320) 사이 및 비트라인(360)과 제3 워드라인(330)의 사이에 개재되는 가변 저항층(350)을 포함할 수 있다.
여기서, 제1 워드라인(310)은 기판(300)의 표면에 대해 수직인 방향에서 하나 이상의 층으로 적층될 수 있다. 예컨대, 도 5c에서는, 제1 워드라인(310)이 2층으로 적층되는 경우를 나타내었으나, 제1 워드라인(310)의 층수는 1개 또는 3개 이상으로 다양하게 변형될 수 있다. 설명의 편의를 위하여 2층의 제1 워드라인(310)을 제1 층의 제1 워드라인(310-1) 및 제2 층의 제1 워드라인(310-2)으로 구분하여 표시하였다. 어느 한 층의 제1 워드라인(310)은 기판(300)의 표면과 평행한 제1 방향으로 연장하면서 기판(300)의 표면과 평행하면서 제1 방향과 실질적으로 수직하는 방향으로 서로 이격하여 배열될 수 있다. 본 실시예에서는, 어느 한 층의 제1 워드라인(310)의 개수가 3개인 경우를 도시하였으나, 이 개수는 다양하게 변형될 수 있다.
제2 워드라인(320)은 기판(300)의 표면에 대해 수직인 방향에서 하나 이상의 층으로 적층될 수 있다. 예컨대, 도 5c에서는, 제2 워드라인(320)이 2층으로 적층되는 경우를 나타내었으나, 제2 워드라인(320)의 층수는 1개 또는 3개 이상으로 다양하게 변형될 수 있다. 설명의 편의를 위하여 2층의 제2 워드라인(320)을 제1 층의 제2 워드라인(320-1) 및 제2 층의 제2 워드라인(320-2)으로 구분하여 표시하였다. 어느 한 층의 제2 워드라인(320)은 기판(300)의 표면과 평행하면서 제1 워드라인(310)과 수직이 아닌 각도를 갖도록 제1 워드라인(310)과 교차하는 방향 예컨대, 제1 방향에 대해 약 120도의 각도를 갖는 제2 방향으로 연장하면서 제2 방향과 실질적으로 수직하는 방향으로 서로 이격하여 배열될 수 있다. 본 실시예에서는, 어느 한 층의 제2 워드라인(320)의 개수가 3개인 경우를 도시하였으나, 이 개수는 다양하게 변형될 수 있다.
제3 워드라인(330)은 기판(300)의 표면에 대해 수직인 방향에서 하나 이상의 층으로 적층될 수 있다. 예컨대, 도 5c에서는, 제3 워드라인(330)이 2층으로 적층되는 경우를 나타내었으나, 제3 워드라인(330)의 층수는 1개 또는 3개 이상으로 다양하게 변형될 수 있다. 설명의 편의를 위하여 2층의 제3 워드라인(330)을 제1 층의 제3 워드라인(330-1) 및 제2 층의 제3 워드라인(330-2)으로 구분하여 표시하였다. 어느 한 층의 제3 워드라인(330)은 기판(300)의 표면과 평행하면서 제1 및 제2 워드라인(310, 320)과 수직이 아닌 각도를 갖도록 제1 및 제2 워드라인(310, 320)과 교차하는 방향 예컨대, 제1 방향 및 제2 방향에 대해 각각 약 60도의 각도를 갖는 제3 방향으로 연장하면서 제3 방향과 실질적으로 수직하는 방향으로 서로 이격하여 배열될 수 있다. 본 실시예에서는, 어느 한 층의 제3 워드라인(330)의 개수가 3개인 경우를 도시하였으나, 이 개수는 다양하게 변형될 수 있다.
본 실시예에서, 제1 워드라인(310), 제2 워드라인(320) 및 제3 워드라인(330)은 수직 방향에서 서로 이격하여 순차적으로 배열될 수 있고, 제1 워드라인(310), 제2 워드라인(320) 및 제3 워드라인(330)의 그룹은 수직 방향에서 반복하여 배열될 수 있다. 예컨대, 수직 방향으로 제1 층의 제1 워드라인(310-1), 제1 층의 제2 워드라인(320-1), 제1 층의 제3 워드라인(330-1), 제2 층의 제1 워드라인(310-2), 제2 층의 제2 워드라인(320-2) 및 제2 층의 제3 워드라인(330-2)이 순차적으로 배열될 수 있다. 또한, 제1 워드라인(310), 제2 워드라인(320) 및 제3 워드라인(330)의 그룹에서 이들 사이의 상대적인 높이는 변형될 수 있다. 예컨대, 제1 층의 제1 워드라인(310-1)이 가장 위에 위치하고, 제1 층의 제2 워드라인(320-1)이 중간에 위치하고, 제1 층의 제3 워드라인(330-1)이 가장 아래에 위치하는 등, 수직 방향에서의 적층 순서는 뒤바뀔 수 있다.
제1 워드라인(310) 내지 제3 워드라인(330)은 층간 절연막(ILD)에 의해 서로 분리될 수 있다. 일례로서, 제1 층의 제1 워드라인(310-1)은 제1 층간 절연막(IDL1)에 의해 서로 분리되면서 제1 층의 제2 워드라인(320-1)과 분리될 수 있고, 제1 층의 제2 워드라인(320-1)은 제2 층간 절연막(ILD2)에 의해 서로 분리되면서 제1 층의 제3 워드라인(330-1)과 분리될 수 있고, 제1 층의 제3 워드라인(330-1)은 제3 층간 절연막(ILD3)에 의해 서로 분리되면서 제2 층의 제1 워드라인(310-2)과 분리될 수 있고, 제2 층의 제1 워드라인(310-2)은 제4 층간 절연막(ILD4)에 의해 서로 분리되면서 제2 층의 제2 워드라인(320-2)과 분리될 수 있고, 제2 층의 제2 워드라인(320-2)은 제5 층간 절연막(ILD5)에 의해 서로 분리되면서 제2 층의 제3 워드라인(330-2)과 분리될 수 있고, 제2 층의 제3 워드라인(330-2)은 제6 층간 절연막(ILD6)에 의해 서로 분리될 수 있다.
평면상, 제1 워드라인(310), 제2 워드라인(320) 및 제3 워드라인(330)에 의하여 정의되는 삼각형 형상의 영역에는 가변 저항층(350) 및 비트라인(360)이 형성될 공간을 제공하는 홀(H)이 배치될 수 있다. 홀(H)은 제1 워드라인(310), 제2 워드라인(320) 및 제3 워드라인(330)에 의하여 삼면이 둘러싸이는 영역에서 층간 절연막(ILD)을 관통하여 기판(300)을 노출시키도록 형성될 수 있다.
홀(H) 내에는 홀(H)의 측벽 상에 형성되는 가변 저항층(350), 및 가변 저항층(350)이 형성된 홀(H)을 매립하는 비트라인(360)이 배치될 수 있다. 비트라인(360)은 제1 방향으로 연장하는 제1 워드라인(310)을 공유하면서 제1 방향과 수직한 방향에서 제1 워드라인(310)의 양측에 배치될 수 있고, 제2 방향으로 연장하는 제2 워드라인(320)을 공유하면서 제2 방향과 수직한 방향에서 제2 워드라인(320)의 양측에 배치될 수 있고, 제3 방향으로 연장하는 제3 워드라인(330)을 공유하면서 제3 방향과 수직한 방향에서 제3 워드라인(330)의 양측에 배치될 수 있다. 가변 저항층(350)은, 비트라인(360)의 측벽을 둘러싸면서 수직 방향으로 연장하는 원통 형상을 가질 수 있다.
하나의 비트라인(360), 하나의 비트라인(360)의 제1 내지 제3 측 중 어느 하나에 위치하는 어느 한 층의 제1 워드라인(310), 제2 워드라인(320) 또는 제3 워드라인(330), 및 이들 사이의 가변 저항층(350)이 하나의 메모리 셀을 형성할 수 있다. 그에 따라, 하나의 비트라인(360)의 제1 측에 어느 한 층의 제1 워드라인(310)과 대응하는 제1 메모리 셀(MC1)이 형성될 수 있고, 제2 측에 어느 한 층의 제2 워드라인(320)과 대응하는 제2 메모리 셀(MC2)이 형성될 수 있고, 제3 측에 어느 한 층의 제3 워드라인(330)과 대응하는 제3 메모리 셀(MC3)이 형성될 수 있다. 예컨대, A3-A3' 선 상의 비트라인(360), 이 비트라인(360)의 제1 측의 제1 층 및 제2 층의 제1 워드라인(310-1, 310-2) 및 이들 사이의 가변 저항층(350)이 제1 층 및 제2 층의 제1 메모리 셀(MC1-1, MC1-2)을 형성할 수 있고, A3-A3' 선 상의 비트라인(360), 이 비트라인(360)의 제2 측의 제1 층 및 제2 층의 제2 워드라인(320-1, 320-2) 및 이들 사이의 가변 저항층(350)이 제1 층 및 제2 층의 제2 메모리 셀(MC2-1, MC2-2)을 형성할 수 있고, A3-A3' 선 상의 비트라인(360), 이 비트라인(360)의 제3 측의 제1 층 및 제2 층의 제3 워드라인(330-1, 330-2) 및 이들 사이의 가변 저항층(250)이 제1 층 및 제2 층의 제3 메모리 셀(MC3, 단면도 상에서는 미도시됨)을 형성할 수 있다.
요약하자면, 하나의 비트라인(360)의 제1 측을 따라 복수의 제1 메모리 셀(MC1)이 적층될 수 있고, 제2 측을 따라 복수의 제1 메모리 셀(MC1)과 각각 상이한 높이에 위치하는 복수의 제2 메모리 셀(MC2)이 적층될 수 있고, 제3 측을 따라 복수의 제1 및 제2 메모리 셀(MC1, MC2)과 각각 상이한 높이에 위치하는 복수의 제3 메모리 셀(MC3)이 적층될 수 있다.
본 실시예의 메모리 장치의 제조 방법은, 서로 다른 방향의 제1 내지 제3 워드라인(310, 320, 330)을 형성하는 것을 제외하고는 전술한 실시예와 실질적으로 동일할 수 있다. 즉, 제1 워드라인(310), 제2 워드라인(320), 제3 워드라인(330) 및 층간 절연막(ILD)의 적층 구조물 형성을 완료한 후, 제1 워드라인(310) 사이, 제2 워드라인(320) 사이 및 제3 워드라인(320) 사이에 해당하는 삼각형의 영역의 층간 절연막(ILD)을 일괄적으로 식각하여 홀(H)을 형성하고 이 홀에 가변 저항층(350) 및 비트라인(360)을 매립하는 방식으로 본 실시예의 메모리 장치가 획득될 수 있다.
본 실시예의 메모리 장치에 의하는 경우, 세 방향으로 연장하는 워드라인을 형성하고 이들 워드라인에 의해 정의되는 영역에 배치되는 비트라인의 세 측면에 메모리 셀 형성이 가능하므로, 메모리 장치의 집적도가 더욱 증가할 수 있다.
도 6a 및 도 6b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면으로, 도 6a는 평면도를 나타내고, 도 6b는 도 6a의 A4-A4' 선에 따른 단면도를 나타낸다.
도 6a 및 도 6b를 참조하면, 본 실시예의 메모리 장치는, 하나 이상의 층 예컨대, 2층으로 적층되고 제1 방향으로 연장하면서 제2 방향에서 서로 이격하여 배열되는 제1 워드라인(410)과, 하나 이상의 층, 예컨대, 2층으로 적층되고 제2 방향으로 연장하면서 제1 방향에서 서로 이격하여 배열되는 제2 워드라인(420)과, 제1 및 제2 워드라인(410, 420)을 관통하여 수직 방향으로 연장하는 기둥 형상의 비트라인(460)과, 제1 워드라인(410)과 비트라인(460) 사이 및 제2 워드라인(420)과 비트라인 사이에 개재되는 가변 저항층(450)을 포함할 수 있다.
본 실시예에서는, 제1 워드라인(410)이 2층으로 적층되는 경우를 나타내었으나, 제1 워드라인(410)의 층수는 1개 또는 3개 이상으로 다양하게 변형될 수 있다. 설명의 편의를 위하여 2층의 제1 워드라인(410)을 기판(400)으로부터 거리에 따라 제1 층의 제1 워드라인(410-1) 및 제2 층의 제1 워드라인(410-2)으로 구분하여 표시하였다.
또한, 본 실시예에서는, 제2 워드라인(420)이 2층으로 적층되는 경우를 나타내었으나, 제2 워드라인(420)의 층수는 1개 또는 3개 이상으로 다양하게 변형될 수 있다. 설명의 편의를 위하여 2층의 제2 워드라인(420)을 기판(400)으로부터 거리에 따라 제1 층의 제2 워드라인(420-1) 및 제2 층의 제2 워드라인(420-2)으로 구분하여 표시하였다.
제1 워드라인(410)과 제2 워드라인(420)은 한 층씩 번갈아 배열되되, 수직 방향에서 서로 이격하도록 배열될 수 있다. 예컨대, 수직 방향으로 제1 층의 제1 워드라인(410-1), 제1 층의 제2 워드라인(420-1), 제2 층의 제1 워드라인(410-2) 및 제2 층의 제2 워드라인(420-2)이 순차적으로 배열될 수 있다. 본 실시예에서는, 제1 워드라인(410)이 대응하는 제2 워드라인(420)보다 상대적으로 아래에 위치하나, 반대로 배치될 수도 있다.
제1 워드라인(410)과 제2 워드라인(420)은 층간 절연막(ILD)에 의해 서로 분리될 수 있다. 일례로서, 제1 층의 제1 워드라인(410-1)은 제1 층간 절연막(IDL1)에 의해 서로 분리되면서 제1 층의 제2 워드라인(420-1)과 분리될 수 있고, 제1 층의 제2 워드라인(420-1)은 제2 층간 절연막(ILD2)에 의해 서로 분리되면서 제2 층의 제1 워드라인(410-2)과 분리될 수 있고, 제2 층의 제1 워드라인(410-2)은 제3 층간 절연막(ILD3)에 의해 서로 분리되면서 제2 층의 제2 워드라인(420-2)과 서로 분리될 수 있고, 제2 층의 제2 워드라인(420-2)은 제4 층간 절연막(ILD4)에 의해 서로 분리될 수 있다.
전술한 실시예들과 달리, 평면상, 홀(H)은 제1 워드라인(410) 및 제2 워드라인(420)의 교차 영역과 중첩하여 제1 워드라인(410), 제2 워드라인(420) 및 이들 사이의 층간 절연막(ILD)을 관통하도록 형성될 수 있다.
홀(H) 내에는 홀(H)의 측벽 상에 형성되는 가변 저항층(450), 및 가변 저항층(450)이 형성된 홀(H)을 매립하는 비트라인(460)이 배치될 수 있다. 그에 따라, 비트라인(460)은 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다.
하나의 비트라인(460), 하나의 비트라인(460)을 둘러싸는 어느 한 층의 제1 워드라인(410) 및 이들 사이의 가변 저항층(450)이 제1 메모리 셀(MC1)을 형성하고, 하나의 비트라인(460), 하나의 비트라인(460)을 둘러싸는 어느 한 층의 제2 워드라인(420) 및 이들 사이의 가변 저항층(450)이 제2 메모리 셀(MC2)을 형성할 수 있다. 제1 메모리 셀(MC1)은 수직 방향으로 적층되는 제1 층 및 제2 층의 제1 메모리 셀(MC1-1, MC1-2)을 포함할 수 있고, 제2 메모리 셀(MC2)은 수직 방향으로 제1 층 및 제2 층의 제1 메모리 셀(MC1-1, MC1-2)과 교대로 적층되는 제1 층 및 제2 층의 제2 메모리 셀(MC2-1, MC2-2)을 포함할 수 있다.
본 실시예의 메모리 장치의 제조 방법은, 제1 워드라인(410), 제2 워드라인(420) 및 층간 절연막(ILD)의 적층 구조물을 형성하고, 제1 워드라인(410)과 제2 워드라인(420)의 교차 영역에 홀(H)을 형성한 후, 이 홀(H)에 가변 저항층(450) 및 비트라인(460)을 매립하는 방식으로 형성될 수 있다. 실시예의 메모리 장치가 획득될 수 있다.
한편, 전술한 실시예들에서는, 비트라인과 워드라인 사이에 가변 저항층만 존재하는 것으로 도시되어 있으나, 가변 저항층과 함께 공정 또는 특성 개선을 위한 다양한 물질막이 더 개재될 수도 있다. 일례로서, 비트라인과 워드라인 사이에 가변 저항층 및 선택 소자층이 더 개재될 수도 있다. 이에 대해서는 도 7을 참조하여 예시적으로 설명하기로 한다.
도 7은 본 발명의 다른 일 실시예에 따른 메모리 장치를 설명하기 위한 평면도이다.
도 7을 참조하면, 가변 저항층(150)과 비트라인(160) 사이에는 선택 소자층(170)이 더 개재될 수 있다. 그에 따라, 선택 소자층(170)은 비트라인(160)의 측면을 둘러싸는 원통 형상을 가질 수 있다. 그러나, 다른 실시예에서, 선택 소자층(170)은 가변 저항층(150)과 워드라인(미도시됨) 사이에 개재될 수도 있다. 이러한 경우, 선택 소자층(170)은 가변 저항층(150)의 외측면 즉, 비트라인(160)과 접하는 쪽 측면과 반대편의 측면을 둘러싸는 원통 형상을 가질 수 있다.
선택 소자층(170)은 비트라인(160) 또는 워드라인(미도시됨)으로부터 가변 저항층(150)으로의 접근을 제어할 수 있다. 이를 위하여 선택 소자층(170)은 선택 소자 특성 즉, 인가되는 전압 또는 전류의 크기가 소정 임계값 이하인 경우에는 전류를 거의 흘리지 않다가, 소정 임계값을 초과하면 인가되는 전압 또는 전류의 크기에 실질적으로 비례하여 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이러한 선택 소자층(170)으로는, NbO2, TiO2 등과 같은 MIT(Metal Insulator Transition) 소자, ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x 등과 같은 MIEC(Mixed Ion-Electron Conducting) 소자, Ge2Sb2Te5, As2Te3, As2, As2Se3 등과 같이 칼코게나이드(chalcogenide) 계열 물질을 포함하는 OTS(Ovonic Threshold Switching) 소자, 기타 실리콘 산화물, 실리콘 질화물, 금속 산화물 등 다양한 절연 물질로 이루어지면서 얇은 두께를 가짐으로써 특정 전압 또는 전류 하에서 전자의 터널링을 허용하는 터널링 절연층 등이 이용될 수 있다.
선택 소자층(170)은 단일막 구조를 갖거나 또는 2 이상의 막의 조합으로 선택 소자 특성을 나타내는 다중막 구조를 가질 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 8 내지 도 12는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는, 기판; 상기 기판 상에 수직 방향으로 서로 이격하여 배열되는 제1 내지 제N 층(여기서, N은 2 이상의 자연수)의 복수의 도전 라인 - 여기서, 상기 제1 내지 제N 층 각각의 복수의 도전 라인은, 수평 방향으로 연장하면서 서로 이격하여 배열됨. - ; 상기 수직 방향 및 상기 수평 방향에서 상기 도전 라인 사이를 매립하는 절연막; 상기 수평 방향에서 상기 도전 라인 사이의 상기 절연막을 관통하여 상기 제1 내지 제N 층의 상기 도전 라인의 측벽을 노출시키는 홀; 상기 홀 측벽을 따라 형성되는 가변 저항층; 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 도전 기둥을 포함할 수 있다. 이를 통해, 기억부(1010)의 집적도가 증가하고 데이터 저장 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는, 기판; 상기 기판 상에 수직 방향으로 서로 이격하여 배열되는 제1 내지 제N 층(여기서, N은 2 이상의 자연수)의 복수의 도전 라인 - 여기서, 상기 제1 내지 제N 층 각각의 복수의 도전 라인은, 수평 방향으로 연장하면서 서로 이격하여 배열됨. - ; 상기 수직 방향 및 상기 수평 방향에서 상기 도전 라인 사이를 매립하는 절연막; 상기 수평 방향에서 상기 도전 라인 사이의 상기 절연막을 관통하여 상기 제1 내지 제N 층의 상기 도전 라인의 측벽을 노출시키는 홀; 상기 홀 측벽을 따라 형성되는 가변 저항층; 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 도전 기둥을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 집적도가 증가하고 데이터 저장 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
도 9에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는, 기판; 상기 기판 상에 수직 방향으로 서로 이격하여 배열되는 제1 내지 제N 층(여기서, N은 2 이상의 자연수)의 복수의 도전 라인 - 여기서, 상기 제1 내지 제N 층 각각의 복수의 도전 라인은, 수평 방향으로 연장하면서 서로 이격하여 배열됨. - ; 상기 수직 방향 및 상기 수평 방향에서 상기 도전 라인 사이를 매립하는 절연막; 상기 수평 방향에서 상기 도전 라인 사이의 상기 절연막을 관통하여 상기 제1 내지 제N 층의 상기 도전 라인의 측벽을 노출시키는 홀; 상기 홀 측벽을 따라 형성되는 가변 저항층; 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 도전 기둥을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 집적도가 증가하고 데이터 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는, 기판; 상기 기판 상에 수직 방향으로 서로 이격하여 배열되는 제1 내지 제N 층(여기서, N은 2 이상의 자연수)의 복수의 도전 라인 - 여기서, 상기 제1 내지 제N 층 각각의 복수의 도전 라인은, 수평 방향으로 연장하면서 서로 이격하여 배열됨. - ; 상기 수직 방향 및 상기 수평 방향에서 상기 도전 라인 사이를 매립하는 절연막; 상기 수평 방향에서 상기 도전 라인 사이의 상기 절연막을 관통하여 상기 제1 내지 제N 층의 상기 도전 라인의 측벽을 노출시키는 홀; 상기 홀 측벽을 따라 형성되는 가변 저항층; 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 도전 기둥을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 집적도가 증가하고 데이터 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는, 기판; 상기 기판 상에 수직 방향으로 서로 이격하여 배열되는 제1 내지 제N 층(여기서, N은 2 이상의 자연수)의 복수의 도전 라인 - 여기서, 상기 제1 내지 제N 층 각각의 복수의 도전 라인은, 수평 방향으로 연장하면서 서로 이격하여 배열됨. - ; 상기 수직 방향 및 상기 수평 방향에서 상기 도전 라인 사이를 매립하는 절연막; 상기 수평 방향에서 상기 도전 라인 사이의 상기 절연막을 관통하여 상기 제1 내지 제N 층의 상기 도전 라인의 측벽을 노출시키는 홀; 상기 홀 측벽을 따라 형성되는 가변 저항층; 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 도전 기둥을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 집적도가 증가하고 데이터 저장 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 12를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는, 기판; 상기 기판 상에 수직 방향으로 서로 이격하여 배열되는 제1 내지 제N 층(여기서, N은 2 이상의 자연수)의 복수의 도전 라인 - 여기서, 상기 제1 내지 제N 층 각각의 복수의 도전 라인은, 수평 방향으로 연장하면서 서로 이격하여 배열됨. - ; 상기 수직 방향 및 상기 수평 방향에서 상기 도전 라인 사이를 매립하는 절연막; 상기 수평 방향에서 상기 도전 라인 사이의 상기 절연막을 관통하여 상기 제1 내지 제N 층의 상기 도전 라인의 측벽을 노출시키는 홀; 상기 홀 측벽을 따라 형성되는 가변 저항층; 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 도전 기둥을 포함할 수 있다. 이를 통해, 메모리(1410)의 집적도가 증가하고 데이터 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는, 기판; 상기 기판 상에 수직 방향으로 서로 이격하여 배열되는 제1 내지 제N 층(여기서, N은 2 이상의 자연수)의 복수의 도전 라인 - 여기서, 상기 제1 내지 제N 층 각각의 복수의 도전 라인은, 수평 방향으로 연장하면서 서로 이격하여 배열됨. - ; 상기 수직 방향 및 상기 수평 방향에서 상기 도전 라인 사이를 매립하는 절연막; 상기 수평 방향에서 상기 도전 라인 사이의 상기 절연막을 관통하여 상기 제1 내지 제N 층의 상기 도전 라인의 측벽을 노출시키는 홀; 상기 홀 측벽을 따라 형성되는 가변 저항층; 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 도전 기둥을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 집적도가 증가하고 데이터 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100: 기판 110: 워드라인
150: 가변 저항층 160: 비트라인
ILD: 층간 절연막

Claims (28)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판;
    상기 기판 상에 수직 방향으로 서로 이격하여 배열되는 제1 내지 제N 층(여기서, N은 2 이상의 자연수)의 복수의 도전 라인 - 여기서, 상기 제1 내지 제N 층 각각의 복수의 도전 라인은, 수평 방향으로 연장하면서 서로 이격하여 배열됨. - ;
    상기 수직 방향 및 상기 수평 방향에서 상기 도전 라인 사이를 매립하는 절연막;
    상기 수평 방향에서 상기 도전 라인 사이의 상기 절연막을 관통하여 상기 제1 내지 제N 층의 상기 도전 라인의 측벽을 노출시키는 홀;
    상기 홀 측벽 상에 형성되는 가변 저항층; 및
    상기 가변 저항층이 형성된 상기 홀을 매립하는 도전 기둥을 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 도전 라인은,
    상기 수평 방향에서 제1 방향으로 연장하면서 상기 제1 방향과 교차하는 제2 방향으로 서로 이격하여 배열되는
    전자 장치.
  3. 제2 항에 있어서,
    상기 도전 기둥, 상기 제2 방향에서 상기 도전 기둥 일측의 상기 제1 내지 제N 층의 상기 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제1 메모리 셀을 형성하고,
    상기 도전 기둥, 상기 제2 방향에서 상기 도전 기둥 타측의 상기 제1 내지 제N 층의 상기 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제2 메모리 셀을 형성하는
    전자 장치.
  4. 제1 항에 있어서,
    상기 도전 라인은,
    상기 수평 방향에서 제1 방향으로 연장하면서 상기 제1 방향과 교차하는 제2 방향으로 서로 이격하여 배열되는 제1 도전 라인, 및 상기 수평 방향에서 상기 제2 방향으로 연장하면서 상기 제1 방향으로 서로 이격하여 배열되는 제2 도전 라인을 포함하고,
    상기 제1 도전 라인과 상기 제2 도전 라인은, 상기 제1 내지 제N 층 중 서로 다른 층에 위치하는
    전자 장치.
  5. 제4 항에 있어서,
    상기 제1 도전 라인이 상기 제1 내지 제N 층 중 제k 층(여기서, k는 1 이상 N-1 이하의 자연수)에 위치하는 경우, 상기 제2 도전 라인은 제k+1 층에 위치하는
    전자 장치.
  6. 제4 항에 있어서,
    상기 도전 기둥, 상기 제2 방향에서 상기 도전 기둥 일측의 상기 제1 내지 제N 층의 상기 제1 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제1 메모리 셀을 형성하고,
    상기 도전 기둥, 상기 제2 방향에서 상기 도전 기둥 타측의 상기 제1 내지 제N 층의 상기 제1 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제2 메모리 셀을 형성하고,
    상기 도전 기둥, 상기 제1 방향에서 상기 도전 기둥 일측의 상기 제1 내지 제N 층의 상기 제2 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제3 메모리 셀을 형성하고,
    상기 도전 기둥, 상기 제1 방향에서 상기 도전 기둥 타측의 상기 제1 내지 제N 층의 상기 제2 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제4 메모리 셀을 형성하는
    전자 장치.
  7. 제4 항에 있어서,
    상기 홀은, 상기 제1 도전 라인과 상기 제2 도전 라인에 의해 정의되는 사각 형상의 영역과 중첩하는
    전자 장치.
  8. 제1 항에 있어서,
    상기 도전 라인은,
    상기 수평 방향에서 제1 방향으로 연장하면서 상기 제1 방향과 실질적으로 수직인 방향으로 서로 이격하여 배열되는 제1 도전 라인, 상기 수평 방향에서 상기 제1 방향에 대해 수직이 아닌 각도로 상기 제1 방향을 교차하는 제2 방향으로 연장하면서 상기 제2 방향과 실질적으로 수직인 방향으로 서로 이격하여 배열되는 제2 도전 라인, 및 상기 수평 방향에서 상기 제1 및 제2 방향에 대해 수직이 아닌 각도로 상기 제1 및 제2 방향을 교차하는 제3 방향으로 연장하면서 상기 제3 방향과 실질적으로 수직인 방향으로 서로 이격하여 배열되는 제3 도전 라인을 포함하고,
    상기 제1 도전 라인 내지 상기 제3 도전 라인은, 상기 제1 내지 제N 층 중 서로 다른 층에 위치하는
    전자 장치.
  9. 제8 항에 있어서,
    상기 제1 도전 라인이 상기 제1 내지 제N 층 중 제k 층(여기서, k는 1 이상 N-2 이하의 자연수)에 위치하는 경우, 상기 제2 도전 라인은 제k+1 층에 위치하고, 상기 제3 도전 라인은 제k+2 층에 위치하는
    전자 장치.
  10. 제8 항에 있어서,
    상기 도전 기둥, 상기 제1 내지 제N 층의 상기 제1 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제1 메모리 셀을 형성하고,
    상기 도전 기둥, 상기 제1 내지 제N 층의 상기 제2 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제2 메모리 셀을 형성하고,
    상기 도전 기둥, 상기 제1 내지 제N 층의 상기 제3 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제3 메모리 셀을 형성하는
    전자 장치.
  11. 제8 항에 있어서,
    상기 홀은, 상기 제1 도전 라인 내지 상기 제3 도전 라인에 의해 정의되는 삼각 형상의 영역과 중첩하는
    전자 장치.
  12. 제1 항에 있어서,
    상기 반도체 메모리는,
    상기 홀의 측벽과 상기 가변 저항층 사이 또는 상기 가변 저항층과 상기 도전 기둥 사이에 형성되는 선택 소자층을 더 포함하는
    전자 장치.
  13. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  14. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  15. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  16. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  17. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  18. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    기판 상에 수직 방향으로 제1 내지 제N 층(여기서, N은 2 이상의 자연수)의 복수의 도전 라인을 절연막과 번갈아 형성하는 단계 - 여기서, 상기 제1 내지 제N 층 각각의 복수의 도전 라인은, 수평 방향으로 연장하면서 서로 이격하여 배열됨. - ;
    상기 수평 방향에서 상기 도전 라인 사이의 상기 절연막을 선택적으로 식각하여 상기 제1 내지 제N 층의 상기 도전 라인의 측벽을 노출시키는 홀을 형성하는 단계;
    상기 홀 측벽 상에 가변 저항층을 형성하는 단계; 및
    상기 가변 저항층이 형성된 상기 홀을 매립하는 도전 기둥을 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 내지 제N 층 각각의 복수의 도전 라인 형성 단계는,
    상기 수평 방향에서 제1 방향으로 연장하면서 상기 제1 방향과 교차하는 제2 방향으로 서로 이격하여 배열되는 제1 도전 라인을 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 제1 내지 제N 층 중 어느 하나의 복수의 도전 라인 형성 단계는,
    상기 수평 방향에서 제1 방향으로 연장하면서 상기 제1 방향과 교차하는 제2 방향으로 서로 이격하여 배열되는 제1 도전 라인을 형성하는 단계를 포함하고,
    상기 제1 내지 제N 층 중 다른 하나의 복수의 도전 라인 형성 단계는,
    상기 수평 방향에서 상기 제2 방향으로 연장하면서 상기 제1 방향으로 서로 이격하여 배열되는 제2 도전 라인을 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  21. 제20 항에 있어서,
    상기 제1 도전 라인 형성 단계와 상기 제2 도전 라인 형성 단계는 교대로 수행되는
    전자 장치의 제조 방법.
  22. 제18 항에 있어서,
    상기 제1 내지 제N 층 중 어느 하나의 복수의 도전 라인 형성 단계는,
    상기 수평 방향에서 제1 방향으로 연장하면서 상기 제1 방향과 실질적으로 수직인 방향으로 서로 이격하여 배열되는 제1 도전 라인을 형성하는 단계를 포함하고,
    상기 제1 내지 제N 층 중 다른 하나의 복수의 도전 라인 형성 단계는,
    상기 수평 방향에서 상기 제1 방향에 대해 수직이 아닌 각도로 상기 제1 방향을 교차하는 제2 방향으로 연장하면서 상기 제2 방향과 실질적으로 수직인 방향으로 서로 이격하여 배열되는 제2 도전 라인을 형성하는 단계를 포함하고,
    상기 제1 내지 제N 층 중 또다른 하나의 복수의 도전 라인 형성 단계는,
    상기 수평 방향에서 상기 제1 및 제2 방향에 대해 수직이 아닌 각도로 상기 제1 및 제2 방향을 교차하는 제3 방향으로 연장하면서 상기 제3 방향과 실질적으로 수직인 방향으로 서로 이격하여 배열되는 제3 도전 라인을 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 제1 도전 라인 형성 단계, 상기 제2 도전 라인 형성 단계 및 상기 제3 도전 라인 형성 단계는 순차적으로 수행되는
    전자 장치의 제조 방법.
  24. 제23 항에 있어서,
    상기 제1 도전 라인 형성 내지 상기 제3 도전 라인 형성 단계의 사이클은 반복 수행되는
    전자 장치의 제조 방법.
  25. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판;
    상기 기판 상에 수직 방향으로 서로 이격하여 배열되는 제1 내지 제N 층(여기서, N은 2 이상의 자연수)의 복수의 도전 라인 - 여기서, 상기 제1 내지 제N 층 각각의 복수의 도전 라인은, 수평 방향으로 연장하면서 서로 이격하여 배열됨. - ;
    상기 수직 방향 및 상기 수평 방향에서 상기 도전 라인 사이를 매립하는 절연막;
    상기 제1 내지 제N 층의 상기 도전 라인 및 이들 사이의 절연막을 관통하는 홀;
    상기 홀 측벽 상에 형성되는 가변 저항층; 및
    상기 가변 저항층이 형성된 상기 홀을 매립하는 도전 기둥을 포함하는
    전자 장치.
  26. 제25 항에 있어서,
    상기 수평 방향에서 제1 방향으로 연장하면서 상기 제1 방향과 교차하는 제2 방향으로 서로 이격하여 배열되는 제1 도전 라인, 및 상기 수평 방향에서 상기 제2 방향으로 연장하면서 상기 제1 방향으로 서로 이격하여 배열되는 제2 도전 라인을 포함하고,
    상기 제1 도전 라인과 상기 제2 도전 라인은, 상기 제1 내지 제N 층 중 서로 다른 층에 위치하는
    전자 장치.
  27. 제26 항에 있어서,
    상기 제1 도전 라인이 상기 제1 내지 제N 층 중 제k 층(여기서, k는 1 이상 N-1 이하의 자연수)에 위치하는 경우, 상기 제2 도전 라인은 제k+1 층에 위치하는
    전자 장치.
  28. 제26 항에 있어서,
    상기 도전 기둥, 상기 제1 내지 제N 층의 상기 제1 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제1 메모리 셀을 형성하고,
    상기 도전 기둥, 상기 제1 내지 제N 층의 상기 제2 도전 라인 중 어느 하나, 및 이들 사이의 상기 가변 저항층이 제2 메모리 셀을 형성하는
    전자 장치.
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