CN114078506A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN114078506A
CN114078506A CN202110382324.6A CN202110382324A CN114078506A CN 114078506 A CN114078506 A CN 114078506A CN 202110382324 A CN202110382324 A CN 202110382324A CN 114078506 A CN114078506 A CN 114078506A
Authority
CN
China
Prior art keywords
line
select
common
semiconductor device
global
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110382324.6A
Other languages
English (en)
Inventor
韩在贤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN114078506A publication Critical patent/CN114078506A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本文提供的可以是半导体器件。该半导体器件可以包括：包含字线的层叠物，穿透层叠物的位线；全局位线，其被设置在层叠物上方；全局字线，其被设置在层叠物上方；公共选择线，其被设置在层叠物上方；第一接触插塞，其将全局位线和位线彼此耦接并穿透公共选择线；第二接触插塞，其将全局字线和字线分别彼此耦接并穿透公共选择线。

Description

半导体器件
相关申请的交叉引用
本申请要求于2020年8月12日在韩国知识产权局提交的韩国专利申请号10-2020-0101348的优先权，其全部内容通过引用合并于此。
技术领域
本公开的各种实施例总体上涉及一种电子设备，并且更具体地，涉及一种包括存储器的半导体器件。
背景技术
为了顺应现代电子设备的尺寸减小、功耗降低、性能提高、多样化等的趋势，诸如计算机、便携式通信设备等各种电子设备需要用于存储信息的半导体器件。因此，正在进行对能够通过使用根据施加的电压或电流在不同电阻状态之间切换的特性来存储数据的半导体器件的研究。半导体器件的示例包括电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁随机存取存储器(MRAM)，E熔丝等。
发明内容
本公开的各种实施例针对一种能够增强存储单元运行特性和可靠性的电子设备。
本公开的实施例可以提供一种半导体器件。该半导体器件可以包括：层叠物，其包括字线；穿透层叠物的位线；布置在层叠物上方的全局位线；布置在层叠物上方的全局字线；布置在层叠物上方的公共选择线；第一接触插塞，其将全局位线和位线彼此耦接并穿透公共选择线；以及第二接触插塞，其分别将全局字线和字线彼此耦接并穿透公共选择线。
本公开的实施例可以提供一种半导体器件。该半导体器件可以包括位线、字线、耦接在位线和字线之间的电阻存储单元、被配置为控制全局位线和位线之间的耦接的第一选择晶体管、被配置为控制全局字线和字线之间的耦接的第二选择晶体管、以及被配置为共同控制第一选择晶体管和第二选择晶体管的公共选择线。
附图说明
图1是示出根据本公开的实施例的半导体器件的结构的视图。
图2是用于说明根据本公开实施例的半导体器件的结构的视图。
图3A和图3B是用于说明根据本公开实施例的半导体器件的结构和操作方法的视图。
图4是用于说明根据本公开实施例的半导体器件的结构的视图。
图5A和图5B是用于说明根据本公开实施例的半导体器件的结构和操作方法的视图。
图6是根据本公开的实施例的用于实现存储设备的微处理器的配置图。
图7是根据本公开的实施例的用于实现存储设备的处理器的配置图。
图8是根据本公开的实施例的用于实现存储设备的系统的配置图。
图9是根据本公开的实施例的用于实现存储设备的数据储存系统的配置图。
图10是根据本公开的实施例的用于实现存储设备的存储器系统的配置图。
具体实施方式
在本说明书或申请中引入的本公开的实施例中的特定结构或功能描述仅用于描述本公开的实施例。该描述不应被解释为限于说明书或申请中描述的实施例。
图1是示出根据本公开的实施例的半导体器件的结构的视图。
参照图1，半导体器件可以包括层叠物ST、位线BL、全局位线GBL、全局字线GWL和公共选择线C_SL。半导体器件可以进一步包括基底10、绝缘间隔物14、层间绝缘层16、第一接触插塞CT1或第二接触插塞CT2或它们的组合。
层叠物ST可以设置在基底10上。基底10可以是半导体衬底。基底10可以包括诸如外围电路的子结构。
每个层叠物ST可以包括字线WL。在本公开的实施例中，层叠物ST可以包括字线WL和绝缘层12，它们交替地层叠。层叠物ST可以在第一方向I上延伸。层叠物ST可以在与第一方向I相交的第二方向II上并排布置。字线WL和绝缘层12可以在第一方向I上延伸。
层叠物ST可以包括单元区域CR和接触区域CTR。单元区域CR和接触区域CTR可以在第一方向I上彼此邻接。单元区域CR可以是存储单元被层叠的区域。接触区域CTR可以是布置有施加偏压以驱动层叠的存储单元的焊盘的区域。接触区域CTR可以被图案化，以暴露相应的字线WL。接触区域CTR可以具有阶梯形式。例如，字线WL可以在第一方向I上以不同的长度从单元区域CR延伸到接触区域CTR，以在接触区域CTR中构造阶梯形式。在每个字线WL中，由台阶形式限定的暴露部分可以用作焊盘。
尽管图1示出了设置在每个台阶的上部的字线WL和布置在台阶的下部的绝缘层12，在一些实施例中，字线WL和绝缘层12可以相反地布置在每个台阶中。在每个台阶中，绝缘层12可以设置在上部，并且字线WL可以设置在下部。此外，每个字线WL在第三方向III上可以具有均匀的厚度或具有不均匀的厚度。在本公开的实施例中，对于每个字线WL，焊盘可以比由上绝缘层12覆盖的其他部分厚。
位线BL可以穿透层叠物ST。位线BL可以在第三方向III上穿透层叠物ST。在本公开的实施例中，第三方向III可以是字线WL层叠的方向。换句话说，第三方向III可以是与第一方向I和第二方向II相交的方向，并且可以是从由第一方向I和第二方向II限定的平面突出的方向。位线BL可以包括诸如多晶硅、金属等的导电材料。每条位线BL可以具有诸如圆形、椭圆形、多边形等形状的平面截面。
位线BL可以设置在单元区域CR中。位线BL可以沿第一方向I和第二方向II布置。位线BL可以穿透字线WL。在由第一方向I和第二方向II限定的平面上，每个字线WL可以完全或部分地包围每个位线BL的侧壁。存储单元MC可以设置在位线BL和字线WL相交的区或区域中。存储单元MC可以沿第一方向I和第二方向II布置，并且可以沿第三方向III层叠。沿第三方向III层叠的存储单元MC可以共享位线BL。沿第一方向I布置的存储单元MC可以共享字线WL。
可以提供全局位线GBL，以向位线BL提供位线电压。全局位线GBL可以设置在层叠物ST上方。全局位线GBL可以设置在单元区域CR中，并且可以设置在位线BL上方。
全局位线GBL可以在第二方向II上延伸。全局位线GBL中的每一个可以与沿第二方向II布置的位线BL重叠。全局位线GBL可以在第一方向I上并排布置。
可以提供全局字线GWL，以向字线WL提供字线电压。全局字线GWL可以布置在层叠物ST上方。全局字线GWL可以设置在接触区域CTR中，并且可以设置在字线WL的焊盘上方。
全局字线GWL可以在第二方向II上延伸。全局字线GWL可以在第一方向I上并排布置。全局字线GWL可以延伸，以与全局位线GBL平行。全局字线GWL可以设置在与全局位线GBL基本相同的水平面，或者可以设置在与全局位线GBL不同的水平面。
可以设置公共选择线C_SL来控制全局位线GBL和位线BL之间的耦接以及控制全局字线GWL和字线WL之间的耦接。公共选择线C_SL可以布置在层叠物ST上方。公共选择线C_SL可以在第一方向I上延伸。公共选择线C_SL可以在第二方向II上并排布置。
公共选择线C_SL可以设置在层叠物ST与全局位线GBL之间以及层叠物ST与全局字线GWL之间。每个公共选择线C_SL可以从单元区域CR延伸到接触区域CTR。在单元区域CR中，公共选择线C_SL可以设置在位线BL和全局位线GBL之间。在接触区域CTR中，公共选择线C_SL可以设置在字线WL和全局字线GWL之间。
第一接触插塞CT1可以将全局位线GBL和位线BL彼此耦接。第一接触插塞CT1可以穿透公共选择线C_SL。第一选择晶体管ST1可以设置在第一接触插塞CT1和公共选择线C_SL相交的区或区域中。可以提供第一选择晶体管ST1，以控制全局位线GBL和位线BL之间的电耦接。
第二接触插塞CT2可以将全局字线GWL和字线WL彼此耦接。第二接触插塞CT2可以穿透公共选择线C_SL。在由第一方向I和第二方向II限定的平面上，每个公共选择线C_SL可以完全或部分地包围每个第二接触插塞CT2的侧壁。第二选择晶体管ST2可以设置在第二接触插塞CT2和公共选择线C_SL相交的区或区域中。可以提供第二选择晶体管ST2，以控制全局字线GWL和字线WL之间的电耦接。
利用如上所述的三维结构，可以通过对存储单元MC进行分层来提高半导体器件的集成度。此外，全局位线GBL和位线BL之间的耦接以及全局字线GWL和字线WL之间的耦接可以由公共选择线C_SL控制。利用单个公共选择线C_SL，可以同时选择字线WL和位线BL。因此，每个存储单元可以被随机访问。
图2是用于说明根据本公开实施例的半导体器件的结构的视图。与上述基本相同的结构或元件的描述将不再重复。
参照图2，半导体器件可以包括存储单元MC、第一选择晶体管ST1和第二选择晶体管ST2。
存储单元MC可以设置在位线BL和字线WL相交的区或区域中。在由第一方向I和第二方向II限定的平面上，字线WL可以完全包围位线BL的侧壁。存储单元MC可以包括插入在位线BL和字线WL之间的存储层ME。存储层ME用作数据储存，并且可以包括可变电阻层。可变电阻层可具有根据所施加的电压或电流在不同电阻状态之间可逆转变的性质。存储单元MC可以是包括可变电阻层的电阻存储单元。
在本公开的实施例中，可变电阻层可以包括电阻材料。可变电阻层可以包括过渡金属氧化物或诸如钙钛矿材料的金属氧化物。因此，取决于所施加的电压或电流，可在可变电阻层中建立电通路或可以将其耗散，从而使存储单元MC能够以非易失性方式储存数据。
在本公开的实施例中，可变电阻层可以具有磁隧道结(MTJ)结构。可变电阻层可以包括磁化固定层和磁化自由层，以及插入在磁化固定层和磁化自由层之间的隧道势垒层。例如，磁化固定层和磁化自由层可以包括磁性材料，并且隧道势垒层可以包括诸如镁(Mg)、铝(Al)、锌(An)、钛(Ti)等的氧化物。磁化自由层的磁化方向可以通过施加电流下的电子的自旋扭矩来改变。因此，存储单元MC可以基于磁化自由层的磁化方向相对于磁化固定层的磁化方向的变化来储存数据。
在本公开的实施例中，可变电阻层可以包括相变材料，并且可以包括硫属化合物材料。可变电阻层可以包括硫属化合物玻璃、硫属化合物合金等。可变电阻层可以包括硅(Si)、锗(Ge)、锑(Sb)、碲(Te)、铋(Bi)、铟(In)、锡(Sn)、硒(Se)等或其组合。可变电阻层可以是Ge-Sb-Te(GST)。例如，可变电阻层可以包括Ge2Sb2Te5、Ge2Sb2Te7，Ge1Sb2Te4、Ge1Sb4Te7等。可变电阻层可以根据编程操作经历相变。例如，设置操作可以引起可变电阻层具有低电阻晶体状态。重置操作可引起可变电阻层具有高电阻非晶态。因此，存储单元MC可以通过使用取决于可变电阻层的相位的电阻差来储存数据。
在本公开的实施例中，可变电阻层可以包括具有电阻变化特性但是没有相变特性的可变电阻材料，并且包括硫属化合物材料。例如，可变电阻层可以包括Ge、Sb、Te、砷(As)、Se、Si、In、Sb、硫(S)、镓(Ga)等、或其组合。可变电阻层可以在编程操作期间保持其相位。例如，可变电阻层可以在编程操作期间具有不改变为结晶态的非晶态。因此，利用施加到存储单元MC的编程脉冲，可以改变存储单元MC的临界电压，并且可以将存储单元MC编程为至少两种状态。重置操作可以使可变电阻层具有高电阻非晶态，并且存储单元MC可以被编程为高临界电压的重置状态。设置操作可以使可变电阻层能够具有低电阻非晶态，并且存储单元MC可以被编程为低临界电压的设置状态。
第一选择晶体管ST1可以设置在第一接触插塞CT1和公共选择线C_SL相交的区或区域中。在由第一方向I和第二方向II限定的平面上，公共选择线C_SL可以完全包围第一接触插塞CT1的侧壁。第一选择晶体管ST1可以包括第一沟道层、第一栅极绝缘层GI1和第一栅电极。第一接触插塞CT1的与公共选择线C_SL重叠的一部分可以用作第一沟道层。公共选择线C_SL的包围第一接触插塞CT1的侧壁的一部分可以用作第一栅电极。沿第一方向I线性布置的第一选择晶体管ST1可以共享公共选择线C_SL。
第一接触插塞CT1可以耦接到相应的位线BL。因此，当第一选择晶体管ST1导通时，全局位线GBL的位线电压可以通过第一接触插塞CT1施加到位线BL。
第二选择晶体管ST2可以设置在第二接触插塞CT2和公共选择线C_SL相交的区或区域中。第二选择晶体管ST2可以包括第二沟道层、第二栅极绝缘层GI2和第二栅电极。第二接触插塞CT2的与公共选择线C_SL重叠的部分可以用作第二沟道层。公共选择线C_SL的包围第二接触插塞CT2的侧壁的部分可以用作第二栅电极。沿第一方向I线性布置的第二选择晶体管ST2可以共享公共选择线C_SL。
第二接触插塞CT2可以耦接到相应的字线WL。因此，当第二选择晶体管ST2导通时，全局字线GWL的字线电压可以通过第二接触插塞CT2施加到字线WL。
第二接触插塞CT2可以直接或经由第三接触插塞CT3耦接到字线WL。第三接触插塞CT3可以具有相同的高度或可以具有不同的高度。在本公开的实施例中，第三接触插塞CT3的顶平面可以被定位在基本相同的水平面处。结果，第二接触插塞CT2可以具有基本相同的高度。第三接触插塞CT3的顶平面可以被定位在与位线BL的顶平面基本相同的水平面上。
图3A和图3B是用于说明根据本公开实施例的半导体器件的结构和操作方法的视图。与上述基本相同的结构或元件的描述将不再重复。
参照图3A和图3B，半导体器件可以包括：第一至第m位线BL11至BLmk、第一至第k字线WL11至WLkn、存储单元MC11至MCmn、第一选择晶体管ST11至ST1m以及第二选择晶体管ST21至ST2n。此外，半导体器件还可包括：第一至第k公共选择线C_SL1至C_SLk、第一至第m全局位线GBL1至GBLm以及第一至第n全局字线GWL1至GWLn。在此，m和n可以是等于或大于2的整数，并且k可以是等于或大于1的整数。
第一选择晶体管ST11至ST1m控制第一位线BL11至BLm1与第一至第m全局位线GBL1至GBLm之间的耦接。在本公开的实施例中，当第一选择晶体管ST11导通时，第一位线BL11和第一全局位线GBL1耦接。
第二选择晶体管ST21至ST2n控制第一字线WL11至WL1n与第一至第n全局字线GWL1至GWLn之间的耦接。在本公开的实施例中，当第二选择晶体管ST21导通时，第一字线WL11和第一全局字线GWL1耦接。
第一选择晶体管ST11至ST1m的栅电极和第二选择晶体管ST21至ST2n的栅电极可以耦接至第一公共选择线C_SL1。换句话说，第一公共选择线C_SL1可以共同控制第一选择晶体管ST11至ST1m和第二选择晶体管ST21至ST2n。
利用这种结构，可以通过使用公共选择线C_SL1至C_SLk从存储单元MC11至MCmn中选择所需的存储单元。例如，利用单个公共选择线C_SL1，可以同时选择第一字线WL11至WL1n和第一位线BL11。因此，可以随机地访问每个存储单元MC11至MCmn。
现在将描述选择第一存储单元MC11的实施例。从全局位线GBL1至GBLm中选择第一全局位线GBL1，并且从全局字线GWL1至GWLn中选择第一全局字线GWL1。此外，从公共选择线C_SL1至C_SLk中选择第一公共选择线C_SL1。
可以将选择电压施加到所选择的第一公共选择线C_SL1，而可以将非选择电压施加到未选择的第二至第k公共选择线C_SL2至C_SLk。选择电压可以是足以使第一选择晶体管ST11至ST1m和第二选择晶体管ST21至ST2n导通的电压，该电压例如可以是电源电压。非选择电压可以是不使第一选择晶体管ST11至ST1m和第二选择晶体管ST21至ST2n导通或截止的电压，例如诸如接地电压。
当选择了第一全局位线GBL1时，位线电压可以被施加到第一条位线BL11至BL1k。因为选择了第一公共选择线C_SL1，所以仅耦接到第一公共选择线C_SL1的第一选择晶体管ST11导通。因此，仅第一位线BL11至BL1k中的第一位线BL11耦接至第一全局位线GBL1，并且位线电压可以仅施加至第一位线BL11。
当选择了第一全局字线GWL1时，字线电压可以被施加到所述第一字线WL11至WLk1。因为选择了第一公共选择线C_SL1，所以仅耦接到第一公共选择线C_SL1的第二选择晶体管ST21导通。因此，仅第一字线WL11至WLk1中的第一字线WL11耦接至第一全局字线GWL1，并且字线电压可以仅施加至第一字线WL11。
根据上述结构和操作方法，可以通过使用公共选择线C_SL1至C_SLk从存储单元MC11至MCmn中选择所需的存储单元。每个存储单元MC11至MCmn可以被随机访问。因此，可以对所选择的存储单元执行编程操作、擦除操作或读取操作。在本公开的实施例中，可以对所选择的存储单元执行设置操作、重置操作或读取操作。
图4是用于说明根据本公开实施例的半导体器件的结构的视图。与上述基本相同的结构或元件的描述将不再重复。
参照图4，半导体器件可以包括奇数字线WL_O和偶数字线WL_E。奇数字线WL_O可以在第三方向III上层叠，并且偶数字线WL_E可以在第三方向III上层叠。奇数字线WL_O和偶数字线WL_E可以在第二方向II上并排设置。
位线BL可以设置在位于相同水平面的一对奇数字线WL_O和偶数字线WL_E之间。该对奇数字线WL_O和偶数字线WL_E中的每个可以形成为包围位线BL的侧壁的一部分。奇数存储单元MC_O可以设置在位线BL和奇数字线WL_O相交的区或区域中。偶数存储单元MC_O可以设置在位线BL和偶数字线WL_E相交的区或区域中。一对奇数存储单元MC_O和偶数存储单元MC_E可以共享位线BL。
存储层ME可以形成为包围位线BL的侧壁。共享位线BL的该对奇数存储单元MC_O和偶数存储单元MC_E可以共享存储层ME。存储层ME可以包括可变电阻层。
第一选择晶体管ST1可以设置在第一接触插塞CT1和公共选择线C_SL相交的区域中。在第一方向I和第二方向II所限定的平面上，公共选择线C_SL可以完全包围第一接触插塞CT1的侧壁。第一选择晶体管ST1可以包括第一沟道层、第一栅极绝缘层GI1和第一栅电极。在由第一方向I和第二方向II限定的平面上，第一栅电极可以完全包围第一沟道层的侧壁。
第一接触插塞CT1可以耦接到相应的位线BL。因此，当第一选择晶体管ST1导通时，全局位线GBL的位线电压可以通过第一接触插塞CT1施加到位线BL。
第二奇数选择晶体管ST2_O可以设置在第二奇数接触插塞CT2_O和公共选择线C_SL相交的区或区域中。在由第一方向I和第二方向II限定的平面上，公共选择线C_SL可以包围第二奇数接触插塞CT2_O的侧壁的一部分。第二奇数选择晶体管ST2_O可以包括第二沟道层、第二栅极绝缘层GI2和第二栅电极。在由第一方向I和第二方向II限定的平面上，第二栅电极可以包围第二沟道层的侧壁的一部分。
第二偶数选择晶体管ST2_E可以设置在第二偶数接触插塞CT2_E和公共选择线C_SL相交的区或区域中。在由第一方向I和第二方向II限定的平面上，公共选择线C_SL可以包围第二偶数接触插塞CT2_E的侧壁的一部分。第二偶数选择晶体管ST2_E可以包括第二沟道层、第二栅极绝缘层GI2和第二栅电极。在由第一方向I和第二方向II限定的平面上，第二栅电极可以包围第二沟道层的侧壁的一部分。
一对第二奇数选择晶体管ST2_O和第二偶数选择晶体管ST2_E可以耦接到相同的公共选择线C_SL。沿第一方向I线性排列的第二奇数选择晶体管ST2_O和沿第一方向I线性排列的第二偶数选择晶体管ST2_E可以共享公共选择线C_SL。
第二奇数接触插塞CT2_O可以耦接到相应的奇数字线WL_O。因此，当第二奇数选择晶体管ST2_O导通时，可以通过第二奇数接触插塞CT2_O将奇数全局字线的字线电压施加到奇数字线WL_O。
第二偶数接触插塞CT2_E可以耦接到相应的偶数字线WL_E。因此，当第二偶数选择晶体管ST2_E导通时，偶数全局字线的字线电压可以通过第二偶数接触插塞CT2_E施加到偶数字线WL_E。
第二奇数接触插塞CT2_O可直接或经由第三接触插塞CT3耦接到奇数字线WL_O。类似地，第二偶数接触插塞CT2_E可以直接或经由第三接触插塞CT3耦接到偶数字线WL_E。
图5A和图5B是用于说明根据本公开实施例的半导体器件的结构和操作方法的视图。
参照图5A和5B，半导体器件可以包括第一至第m位线BL11至BLmk、第一至第k奇数字线WL11_O至WLkn_O、第一至第k偶数字线WL11_E至WLkn_E、奇数存储单元MC11_O至MCmn_O、偶数存储单元MC11_E至MCmn_E、第一选择晶体管ST11至ST1m、第二奇数选择晶体管ST21_O至ST2n_O、和第二偶数选择晶体管ST21_E至ST2n_E。此外，半导体器件还可以包括第一至第k公共选择线C_SL1至C_SLk、第一至第m全局位线GBL1至GBLm、第一至第n奇数全局字线GWL1_O至GWLn_O、以及第一至第n偶数全局字线GWL1_E至GWLn_E。在此，m和n可以是等于或大于2的整数，并且k可以是等于或大于1的整数。
第一选择晶体管ST11至ST1m控制第一位线BL11至BLm1与第一至第m全局位线GBL1至GBLm之间的耦接。在本公开的实施例中，当第一选择晶体管ST11导通时，第一位线BL11和第一全局位线GBL1耦接。
第二奇数选择晶体管ST21_O至ST2n_O控制第一奇数字线WL11_O至WL1n_O与第一至第n奇数全局字线GWL1_O至GWLn_O之间的耦接。在本公开的实施例中，当第二奇数选择晶体管ST21_O导通时，第一奇数字线WL11_O和第一奇数全局字线GWL1_O耦接。
第二偶数选择晶体管ST21_E至ST2n_E控制第一偶数字线WL11_E至WL1n_E与第一至第n偶数全局字线GWL1_E至GWLn_E之间的耦接。在本公开的实施例中，当第二偶数选择晶体管ST21_E导通时，第一偶数字线WL11_E和第一偶数全局字线GWL1_E耦接。
第一选择晶体管ST11至ST1m的栅电极、第二奇数选择晶体管ST21_O至ST2n_O的栅电极以及第二偶数选择晶体管ST21_E至ST2n_E的栅电极可以耦接至第一公共选择线C_SL1。换句话说，第一公共选择线C_SL1可以共同控制第一选择晶体管ST11至ST1m、第二奇数选择晶体管ST21_O至ST2n_O以及第二偶数选择晶体管ST21_E至ST2n_E。
利用这种结构，可以通过使用公共选择线C_SL1至C_SLk从奇数存储单元MC11_O至MCmn_O和偶数存储单元MC11_E至MCmn_E中选择所需的存储单元。利用单个公共选择线C_SL1，可以同时选择第一偶数字线WL11_E至WL1n_E和第一位线BL11两者，或者可以同时选择第一奇数字线WL11_O至WL1n_O和第一位线BL11两者。因此，偶数存储单元MC11_E至MCmn_E和奇数存储单元MC11_O至MCmn_O中的每一个可以被随机访问。
现在将描述选择第一奇数存储单元MC11_O的实施例。从全局位线GBL1至GBLm当中选择第一全局位线GBL1，并且从全局字线GWL1_O至GWLn_O和GWL1_E至GWLn_E中选择第一奇数全局字线GWL1_O。此外，从公共选择线C_SL1至C_SLk中选择第一公共选择线C_SL1。可以将选择电压施加到所选择的第一公共选择线C_SL1，而可以将非选择电压施加到未选择的第二至第k公共选择线C_SL2至C_SLk。
当选择了第一全局位线GBL1时，位线电压可以被施加到第一位线BL11至BL1k。因为选择了第一公共选择线C_SL1，所以仅耦接到第一公共选择线C_SL1的第一选择晶体管ST11导通。因此，仅第一位线BL11至BL1k中的第一位线BL11耦接至第一全局位线GBL1，并且位线电压可以仅施加至第一位线BL11。
当选择了第一奇数全局字线GWL1_O时，字线电压可以被施加到第一奇数字线WL11_O到WLk1_O。因为选择了第一公共选择线C_SL1，所以仅耦接到第一公共选择线C_SL1的第二奇数选择晶体管ST21_O导通。因此，仅第一奇数字线WL11_O至WLk1_O中的第一奇数字线WL11_O耦接至第一奇数全局字线GWL1_O，并且字线电压可以仅施加至第一奇数字线WL11_O。
通过上述结构和操作方法，可以通过使用公共选择线C_SL1至C_SLk从奇数存储单元MC11_O至MCmn_O和偶数存储单元MC11_E至MCmn_E中选择所需的存储单元。因此，奇数存储单元MC11_O至MCmn_O和偶数存储单元MC11_E至MCmn_E中的每一个可以被随机访问。因此，可以对所选择的存储单元执行编程操作、擦除操作或读取操作。在本公开的实施例中，可以对所选择的存储单元执行设置操作、重置操作或读取操作。
图6是根据本公开的实施例的用于实现存储设备的微处理器的配置图。
参照图6，微处理器1000可以控制和协调从各种外部设备接收数据、处理数据并且然后将结果发送到外部设备的一系列过程，并且可以包括存储器1010、操作组件1020、控制器1030等。微处理器1000可以是各种数据处理设备中的任何一个，所述数据处理设备例如为中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、应用处理器(AP)等。
存储器1010可以包括可以为微处理器1000中用于储存数据的部件的寄存器、处理器寄存器等，包括数据寄存器、地址寄存器、浮点寄存器和其他各种寄存器。存储器1010可以用于临时储存要经受由操作部件1020执行的操作的数据或由该操作产生的数据、以及储存所述数据的地址。
存储器1010可以包括如上所述的电子设备的一个或多个实施例。例如，存储器1010可以包括位线、字线、耦接在位线和字线之间的电阻存储单元、用于控制全局位线和位线之间的耦接的第一选择晶体管、用于控制全局字线和字线之间的耦接的第二选择晶体管，以及用于共同控制第一选择晶体管和第二选择晶体管的公共选择线。这可以提高存储器1010的集成度和运行特性。结果，可以增强微处理器1000的运行特性。
操作组件1020可以基于控制器1030对命令进行解密的结果来执行四则基本数学运算或逻辑运算。操作组件1020可以包括一个或多个算术和逻辑单元(ALU)。
控制器1030可以从存储器1010、操作组件1020、微处理器1000的外部设备等接收信号、提取或解密命令，控制所述微处理器1000的信号输入或输出，以及执行在程序中所表示的过程。
在本公开的实施例中，微处理器1000还可以包括高速缓冲存储器1040，其临时储存要从除存储器1010之外的外部设备输入或要输出给它们的数据。在这种情况下，高速缓冲存储器1040可以通过总线接口1050与存储器1010、操作组件1020和控制器1030交换数据。
图7是根据本公开的实施例的用于实现存储设备的微处理器的配置图。
参照图7，处理器1100可以使能够实现性能增强并且可以利用除了微处理器的能力之外的各种能力来实现多种功能。处理器1100控制并协调从多个外部设备接收数据、处理数据、并且然后将结果发送到外部设备的一系列过程。处理器1100可以包括：用作微处理器的核心1110；用于临时储存数据的高速缓冲存储器1120；以及用于在内部设备和外部设备之间传输数据的总线接口1130。处理器1100可以包括诸如多核心处理器、GPU、AP等的各种片上系统(SoC)。
在本公开的实施例中，核心1110可以是用于对从外部设备输入的数据执行算术和逻辑运算的部件，并且可以包括存储器1111、操作组件1112和控制器1113。
存储器1111可以是可以为处理器1100中用于储存数据的部件的寄存器、处理器寄存器等，并且可以包括数据寄存器、地址寄存器、浮点寄存器和其他各种寄存器。存储器1111可以用于临时储存要经受由操作部件1112执行的操作的数据或由该操作产生的数据、以及储存该数据的地址。操作组件1112可以是用于在处理器1100中执行操作的部件，并且可以基于控制器1113对命令进行解密的结果来执行四则基本数学运算或逻辑运算。操作组件1112可以包括一个或多个算法和逻辑单元(ALU)。控制器1113可以从存储器1111、操作组件1112、处理器1100的外部设备等接收信号，提取或解密命令，控制处理器1100的信号输入或输出，以及执行在程序中表示的过程。
高速缓冲存储器1120可以是用于临时储存数据以补足在高速运行的核心1110与低速运行的外部设备之间的数据处理速率的差异的部件，并且可以包括一级储存部1121、二级储存部1122和三级储存部1123。高速缓冲存储器1120通常可以包括一级和二级储存部1121和1122，并且当需要高容量以及按需甚至需要更多的储存部时可以进一步包括三级储存部1123。即，要包括在存储器1120中的储存部的数量可以根据设计而变化。同时，在一级、二级和三级储存部1121、1122和1123中储存和识别数据的处理速率可以相同或可以不同。当每个储存部具有不同的处理速率时，一级储存部可具有最高的速率。高速缓冲存储器1120的一级储存部1121、二级储存部1122和三级储存部1123中的一个或多个可以包括如上所述的电子设备的实施例中的一个或多个。例如，高速缓冲存储器1120可以包括位线、字线、耦接在位线和字线之间的电阻存储单元、用于控制全局位线和位线之间的耦接的第一选择晶体管、用于控制全局字线和字线之间的耦接的第二选择晶体管、以及用于共同控制第一选择晶体管和第二选择晶体管的公共选择线。结果，可以增强处理器1100的运行特性。
尽管在图7示出一级、二级和三级储存部1121、1122和1123都被配置在高速缓存存储器1120中，所有的一级、二级和三级储存部1121、1122和1123都可以被配置在核心1110的外部，以补足核心1110与外部设备之间的处理速率差异。在一些实施例中，可以将高速缓存存储器1120的一级储存部1121设置在核心1110中，并且可以将二级和三级储存部1122和1123配置在核心1110的外部，以进一步增强具有不同处理速率的储存部的补足的性能。在其他实施例中，出于类似的原因，一级储存部1121和二级储存部1122可以设置在核心1110中，并且三级储存部1123可以设置在核心1110的外部。
总线接口1130是将核心1110、高速缓冲存储器1120和外部设备彼此耦接以便有效地传输数据的部件。
在本公开的实施例中，处理器1100可以包括多个核心1110，其可以共享高速缓冲存储器1120。多个核心1110和高速缓冲存储器1120可以直接耦接(未示出)或经由总线接口1130耦接。多个核心1110中的所有核心可以以与上述核心相同或基本相同的方式配置。当处理器1100包括多个核心1110时，高速缓冲存储器1120的一级储存部1121可以被配置在多个核心1110的每个核心中，并且二级储存部1122和三级储存部1123可以被配置在多个核心1110的外部并可以通过总线接口1130来共享。一级储存部1121的处理速率可以高于二级和三级储存部1122和1123的处理速率。在本公开的实施例中，一级和二级储存部1121和1122可以被配置在多个核心1110的每一个核心中，并且三级储存部1123可以被配置在所述多个核心1110的外部并可以通过总线接口1130来共享。
在本公开的实施例中，处理器1100还可包括：嵌入式存储器1140，用于储存数据；通信模块1150，用于有线地或无线地向外部设备发送数据或从外部设备接收数据；存储器控制器1160，用于驱动外部存储设备；媒体处理器1170，用于操纵和输出由处理器1100处理的或从外部设备输入的数据；以及其他各种模块和设备。在这种情况下，添加的多个模块可以通过总线接口1130彼此、与核心1110和高速缓冲存储器1120交换数据。
嵌入式存储器1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括动态随机存取存储器(DRAM)、移动DRAM、静态RAM(SRAM)以及具有与其类似功能的存储器，并且非易失性存储器可以包括只读存储器(ROM)、NOR闪存、NAND闪存、相变RAM(PRAM)、阻性RAM(RRAM)、自旋转移扭矩RAM(STTRAM)、磁性RAM(MAM)以及具有与其类似功能的存储器。
通信模块1150可以包括要耦接到有线网络的模块、要耦接到无线网络的模块或两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等，或类似于用于通过传输线发送或接收数据的各种设备。无线网络模块可以包括例如红外数据协会(IrDA)、码分多址访问(CDMA)、时分多址访问(TDMA)、频分多址访问(FDMA)、无线LAN(WLAN)、Zigbee、无处不在的传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组访问(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。
存储器控制器1160可以用于处理和管理在处理器1100和根据不同的通信标准运行的外部储存设备之间传输的数据，并且可以包括各种存储器控制器中的任何一个，例如用于控制下列设备的控制器：集成器件电子设备(IDE)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、独立磁盘冗余阵列(RAID)、固态磁盘(SSD)、外部SATA(eSATA)、国际个人计算机存储卡协会(PCMCIA)、USB、安全数字卡(SD)、迷你SD(mSD)、微型SD、安全数字高容量卡(SDHC)、记忆棒卡、智能媒体卡(SM)、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存卡(CF)等。
媒体处理器1170可以操纵由处理器1100处理的数据或者以视频、声音或任何其他格式从外部设备输入的数据，并将数据输出到外部接口设备。媒体处理器1170可以包括例如GPU、DSP、高清音频(HD音频)、高清多媒体接口(HDMI)控制器等。
图8是根据本公开的实施例的用于实现存储设备的系统的配置图。
参照图8，系统1200是用于处理数据的设备，其可以对数据执行输入、处理、输出、传送等，以操纵数据。系统1200可以包括处理器1210、主存储设备1220、辅助存储设备1230、接口设备1240等。在该实施例中，系统1200可以是利用过程来操作的各种电子系统中的任何一个，例如计算机、服务器、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器(PMP)、照相机、全球定位系统(GPS)、摄像机、录音笔、远程信息处理系统、视听(AV)系统、智能电视等。
处理器1210可以控制要被解释的输入指令以及在系统1200中储存的要被操作和比较的材料，并且可以包括微处理器单元(MPU)、CPU、单/多核心处理器、GPU、AP、DSP等
主存储设备1220是用于存储在程序运行时从辅助存储设备1230移出以便执行的程序代码或材料的存储器，并且即使断电也可以保留其内容。主存储设备1220可以包括如上所述的电子设备的一个或多个实施例。例如，主存储器件1220可以包括位线、字线、耦接在位线和字线之间的电阻存储单元、用于控制在全局位线和位线之间的耦接的第一选择晶体管、用于控制全局字线和字线之间的耦接的第二选择晶体管、以及用于共同控制第一选择晶体管和第二选择晶体管的公共选择线。这可以提高主存储设备1220的集成度和运行特性。结果，可以增强系统1200的运行特性。
此外，主存储设备1220还可以包括易失性存储器，例如SRAM、DRAM等，其内容在关闭主存储器1220的电源时全部被删除。在一些其他实施例中，主存储设备1220可以进一步包括易失性存储器，例如SRAM、DRAM等，其内容在关闭主存储器1220的电源时全部被删除，而不包括根据本公开的如上所述的实施例的电子设备。
辅助存储设备1230被称为用于存储程序代码或数据的存储设备。它可以以比主存储设备1220慢的速度运行，但是可以存储很多材料。辅助存储设备1230可以包括如上所述的电子设备的一个或多个实施例。例如，辅助存储器件1230可以包括位线、字线、耦接在位线和字线之间的电阻存储单元、用于控制全局位线和位线之间的耦接的第一选择晶体管、用于控制全局字线和字线之间的耦接的第二选择晶体管、以及用于共同控制第一选择晶体管和第二选择晶体管的公共选择线。这可以改善辅助存储设备1230的集成度和运行特性。结果，可以增强系统1200的运行特性。
此外，辅助存储设备1230还可以包括数据储存系统1300(参见图9)，例如使用磁性的磁带或磁盘、使用光的激光光盘、使用磁性盘和光盘两者的磁光盘、固态磁盘(SSD)、USB存储器、SD、mSD、微型SD、SDHC、记忆棒、SM、MMC、eMMC、CF等。在一些其他实施例中，辅助存储设备1230可以包括数据储存系统1300(参见图9)，诸如使用磁性的磁带或磁盘、使用光的激光光盘、使用磁性盘和光盘两者的磁光盘、固态磁盘(SSD)、USB存储器、SD、mSD、微型SD、SDHC、记忆棒、SM、MMC、eMMC、CF等，而不包括根据本公开的如上所述的实施例的电子设备。
接口设备1240可以用于在根据本公开的实施例的系统1200与外部设备之间交换命令、数据等，并且可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)中的任何一种、通信设备等。通信设备可以包括要耦接到有线网络的模块、要耦接到无线网络的模块、或两者。有线网络模块可以包括LAN、USB、以太网、PLC等、类似于用于通过传输线发送或接收数据的各种设备，并且无线网络模块可以包括IrDA、CDMA、TDMA、FDMA、无线LAN、Zigbee、USN、蓝牙、RFID、LTE、NFC、Wibro、HSDPA、WCDMA、UWB等、以及各种无需任何传输线即可发送或接收数据的类似设备。
图9是根据本公开的实施例的用于实现存储设备的数据储存系统的配置图。
参照图9，数据储存系统1300被配置为储存数据，并且可以包括具有非易失性特性的储存设备1310、控制数据储存系统1300的控制器1320、用于耦接至外部设备的接口1330、以及临时储存数据的临时储存设备1340。数据储存系统1300可以具有诸如硬盘驱动器(HDD)、压缩光盘ROM(CD-ROM)、数字多功能光盘(DVD)、SSD等的盘类型，以及具有诸如USB存储器、SD、mSD、微型SD、SDHC、记忆棒卡、SM、MMC、eMMC、CF等的卡类型。
储存设备1310可以包括用于半永久性地储存数据的非易失性存储器。非易失性存储器可以包括ROM、NOR闪存、NAND闪存、PRAM、RRAM、MRAM等。
控制器1320可以控制要在储存设备1310和接口1330之间进行交换的数据。为此，控制器1320可以包括处理器1321，该处理器1321用于执行操作，以处理通过接口1330从数据储存系统1300的外部输入的指令。
接口1330用于在数据储存系统1300与外部设备之间交换命令和数据。当数据储存系统1300是卡时，接口1330可以与诸如USB存储器、SD、mSD、微型SD、SDHC、记忆棒卡、SM、MMC、eMMC、CF的设备或类似设备所使用的接口兼容。如果数据储存系统1300具有盘类型，则接口1330可以与诸如IDE、SATA、SCSI、eSATA、PCMCIA、USB的接口或类似接口兼容。接口1330可以与不同类型的一个或多个接口兼容。
为了允许接口、控制器和系统的多样化和更高性能，临时储存设备1340可以临时存储数据，以在接口1330和储存设备1310之间进行有效的数据传输。临时储存设备1340可以包括电子设备的如上所述的一个或多个实施例。例如，临时储存设备1340可以包括位线、字线、耦接在位线和字线之间的电阻存储单元、被配置为控制全局位线和位线之间的耦接的第一选择晶体管、被配置为控制全局字线和字线之间的耦接的第二选择晶体管、以及被配置为共同控制第一选择晶体管和第二选择晶体管的公共选择线。这可以改善临时储存设备1340的集成度和运行特性。结果，可以增强数据储存系统1300的运行特性。
图10是根据本公开的实施例的用于实现存储设备的存储器系统的配置图。
参照图10，存储器系统1400被配置为储存数据，并且可以包括具有非易失性特性的存储器1410、控制存储器系统1400的存储器控制器1420、用于耦接到外部设备的接口1430等。存储器系统1400可以具有诸如SSD、USB存储器、SD、mSD、微型SD、SDHC、记忆棒卡、SM、MMC、eMMC、CF等的卡类型。
用于储存数据的存储器1410可以包括如上所述的电子设备的一个或多个实施例。例如，存储器1410可以包括位线、字线、耦接在位线和字线之间的电阻存储单元、用于控制全局位线和位线之间的耦接的第一选择晶体管、用于控制全局字线和字线之间的耦接的第二选择晶体管、以及用于共同控制第一选择晶体管和第二选择晶体管的公共选择线。这可以提高存储器1410的集成度和运行特性。结果，可以增强存储器系统1400的运行特性。
此外，本公开的实施例中的存储器可以包括具有非易失性特性的ROM、NOR闪存、NAND闪存、PRAM、RRAM、MRAM等。
存储器控制器1420可以控制要在存储器1410和接口1430之间交换的数据。为此，存储器控制器1420可以包括处理器1421，该处理器1421用于执行操作，以处理通过接口1430从存储器系统1400的外部输入的指令。
接口1430可用于在存储器系统1400与外部设备之间交换命令和数据，并且可与诸如USB存储器、SD、mSD、micro SD、SDHC、记忆棒卡、SM、MMC、eMMC、CF的设备或类似设备所用的接口兼容。接口1430可以与一种或多种不同类型的接口兼容。
为了遵循与外部设备、存储器控制器和存储器系统的接口的多样化和更高性能的趋势，在本公开的实施例中的存储器系统1400可以进一步包括缓冲存储器1440，以用于在接口1430和存储器1410之间的输入/输出数据的有效传输。用于临时储存数据的缓冲存储器1440可以包括电子设备的如上所述的实施例中的一个或多个。例如，缓冲存储器1440可以包括位线、字线、耦接在位线和字线之间的电阻存储单元、用于控制全局位线和位线之间的耦接的第一选择晶体管、用于控制全局字线和字线之间的耦接的第二选择晶体管、以及用于共同控制第一选择晶体管和第二选择晶体管的公共选择线。结果，可以增强存储器系统1400的运行特性。
此外，在本公开的一些实施例中的缓冲存储器1440可以进一步包括诸如SRAM和DRAM的易失性存储器，以及包括诸如ROM、NOR闪存、NAND闪存、PRAM、RRAM、STTRAM、MRAM等的非易失性存储器。然而，在其他实施例中，缓冲存储器1440可以包括诸如SRAM和DRAM的易失性存储器，以及包括诸如ROM、NOR闪存、NAND闪存、PRAM、RRAM、STTRAM、MRAM等的非易失性存储器，不包括根据上述实施例的电子设备。
根据本公开的实施例，可以增强半导体器件的运行特性和可靠性。
这里已经公开了实施例的示例，并且尽管采用了特定术语，但是仅在一般和描述性意义上使用和解释它们，而不是出于限制的目的。在某些情况下，至本申请提交起，对于本领域普通技术人员而言明显的是：结合特定实施例描述的特征、特性和/或元素可以单独使用，或者也可以与结合其他实施例描述的特征、特性和/或元素结合使用，除非另外特别指出。因此，本领域技术人员将理解：可以在形式和细节上进行各种改变而不脱离如所附权利要求书中阐述的本公开的精神和范围。

Claims (20)

1.一种半导体器件，包括：
包含字线的层叠物；
穿透所述层叠物的位线；
被设置在所述层叠物上方的全局位线；
被设置在所述层叠物上方的全局字线；
被设置在所述层叠物上方的公共选择线；
第一接触插塞，其将所述全局位线和所述位线彼此耦接并穿透所述公共选择线；和
第二接触插塞，其将所述全局字线和所述字线彼此分别耦接并穿透所述公共选择线。
2.根据权利要求1所述的半导体器件，其中，所述公共选择线共同控制所述全局位线和所述位线之间的耦接以及所述全局字线和所述字线之间的耦接。
3.根据权利要求1所述的半导体器件，还包括：
第一栅极绝缘层，其被插入在所述第一接触插塞和所述公共选择线之间；和
第二栅极绝缘层，其被插入在所述第二接触插塞和所述公共选择线之间。
4.根据权利要求1所述的半导体器件，还包括：
第一选择晶体管，其被设置在所述第一接触插塞和所述公共选择线相交的区域中；和
第二选择晶体管，其被设置在所述第二接触插塞和所述公共选择线相交的区域中。
5.根据权利要求1所述的半导体器件，其中，所述公共选择线在由第一方向和第二方向限定的横截面上完全包围所述第一接触插塞的侧壁。
6.根据权利要求1所述的半导体器件，其中，所述公共选择线在由第一方向和第二方向限定的横截面上部分地包围所述第一接触插塞的侧壁。
7.根据权利要求1所述的半导体器件，其中，所述公共选择线被设置在所述全局位线和所述位线之间，并且被设置在所述全局字线和所述字线之间。
8.根据权利要求1所述的半导体器件，其中，所述字线包括奇数字线和偶数字线，以及所述位线被设置在奇数字线和偶数字线对之间。
9.根据权利要求1所述的半导体器件，还包括：
第一选择晶体管，所述第一选择晶体管被设置在所述第一接触插塞和所述公共选择线相交的区域中，并且，当选择电压被施加到所述公共选择线上时，所述第一选择晶体管导通。
10.根据权利要求9所述的半导体器件，还包括：
第一选择晶体管，所述第一选择晶体管被设置在所述第二接触插塞和所述公共选择线相交的区域中，并且，当所述选择电压被施加到所述公共选择线上时，所述第二选择晶体管导通。
11.根据权利要求10所述的半导体器件，其中，当非选择电压被施加到所述公共选择线时，所述第一选择晶体管和所述第二选择晶体管截止。
12.根据权利要求9所述的半导体器件，其中：
所述字线包括偶数字线和奇数字线，并且所述全局字线包括偶数全局字线和奇数全局字线，并且
所述半导体器件还包括：第二偶数选择晶体管，所述第二偶数选择晶体管被设置在耦接到所述偶数全局字线的第二接触插塞与所述公共选择线相交的区域中；以及第二奇数选择晶体管，所述第二奇数选择晶体管被设置在耦接到所述奇数全局字线的第二接触插塞与所述公共选择线相交的区域中。
13.根据权利要求12所述的半导体器件，其中，当将选择电压施加到所述公共选择线时，所述第一选择晶体管、所述第二偶数选择晶体管和所述第二奇数选择晶体管导通。
14.根据权利要求1所述的半导体器件，其中，所述字线沿第一方向延伸，并且所述全局位线和所述全局字线沿与所述第一方向相交的第二方向延伸。
15.根据权利要求14所述的半导体器件，其中，所述公共选择线在所述第一方向上延伸。
16.根据权利要求1所述的半导体器件，其中，所述字线以阶梯状被层叠。
17.一种半导体器件，包括：
位线；
字线；
电阻存储单元，其被耦接在所述位线和所述字线之间；
第一选择晶体管，其被配置为控制全局位线和所述位线之间的耦接；
第二选择晶体管，其被配置为控制全局字线和所述字线之间的耦接；和
公共选择线，其被配置为共同控制所述第一选择晶体管和所述第二选择晶体管。
18.根据权利要求17所述的半导体器件，其中，当将选择电压施加到所述公共选择线时，所述第一选择晶体管和所述第二选择晶体管导通。
19.根据权利要求17所述的半导体器件，其中：
所述字线包括偶数字线和奇数字线，
所述全局字线包括偶数全局字线和奇数全局字线，以及
所述第二选择晶体管包括耦接在所述偶数字线和所述偶数全局字线之间的第二偶数选择晶体管和耦接在所述奇数字线和所述奇数全局字线之间的第二奇数选择晶体管。
20.根据权利要求19所述的半导体器件，其中，当将选择电压施加到所述公共选择线时，所述第一选择晶体管、所述第二偶数选择晶体管和所述第二奇数选择晶体管导通。
CN202110382324.6A 2020-08-12 2021-04-09 半导体器件 Pending CN114078506A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200101348A KR20220020697A (ko) 2020-08-12 2020-08-12 반도체 장치
KR10-2020-0101348 2020-08-12

Publications (1)

Publication Number Publication Date
CN114078506A true CN114078506A (zh) 2022-02-22

Family

ID=80224520

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110382324.6A Pending CN114078506A (zh) 2020-08-12 2021-04-09 半导体器件

Country Status (3)

Country Link
US (1) US11437077B2 (zh)
KR (1) KR20220020697A (zh)
CN (1) CN114078506A (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7372728B2 (en) * 2004-06-16 2008-05-13 Stmicroelectronics, Inc. Magnetic random access memory array having bit/word lines for shared write select and read operations
KR101073074B1 (ko) 2010-01-11 2011-10-12 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8891277B2 (en) 2011-12-07 2014-11-18 Kabushiki Kaisha Toshiba Memory device

Also Published As

Publication number Publication date
US11437077B2 (en) 2022-09-06
KR20220020697A (ko) 2022-02-21
US20220051698A1 (en) 2022-02-17

Similar Documents

Publication Publication Date Title
US9923026B2 (en) Electronic device including a semiconductor memory having a barrier layer
KR102001466B1 (ko) 전자 장치
KR102512794B1 (ko) 전자 장치
KR102635268B1 (ko) 칼코게나이드 재료 및 이를 포함하는 전자 장치
US9520187B2 (en) Electric device having wire contacts coupled to stack structures with variable resistance elements
KR20160022046A (ko) 전자 장치
US9721635B2 (en) Electronic device having semiconductor memory comprising variable resistance elements for storing data
KR20170045871A (ko) 전자 장치 및 그 제조 방법
KR20160049299A (ko) 전자 장치 및 그 제조 방법
KR20170078299A (ko) 문턱 스위칭 장치 및 그 제조 방법과, 이를 포함하는 전자 장치
US10263037B2 (en) Electronic device
US20150302925A1 (en) Electronic device including semiconductor memory and operation method thereof
US9773840B2 (en) Semiconductor memory with reduced contact margin
KR20170078290A (ko) 문턱 스위칭 장치 및 이를 포함하는 전자 장치
KR20150065332A (ko) 전자 장치 및 그 제조 방법
US10978390B2 (en) Electronic device including switching element and semiconductor memory
KR20140136192A (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR102410947B1 (ko) 문턱 스위칭 장치 및 이를 포함하는 전자 장치
KR20210001262A (ko) 전자 장치
KR20160074198A (ko) 퓨즈 소자, 이 퓨즈 소자를 포함하는 반도체 메모리 및 이 반도체 메모리를 포함하는 전자 장치
KR102636534B1 (ko) 칼코게나이드 재료 및 이를 포함하는 전자 장치
CN112037834A (zh) 电子设备及操作电子设备中的存储单元的方法
US11437077B2 (en) Semiconductor device including common select line
US9246095B2 (en) Electronic device including a memory
US11410723B2 (en) Semiconductor device and method of operating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination