KR20160074198A

KR20160074198A - 퓨즈 소자, 이 퓨즈 소자를 포함하는 반도체 메모리 및 이 반도체 메모리를 포함하는 전자 장치

Info

Publication number: KR20160074198A
Application number: KR1020140183212A
Authority: KR
Inventors: 이형동
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-12-18
Filing date: 2014-12-18
Publication date: 2016-06-28
Also published as: US20160180960A1; US9899099B2

Abstract

퓨즈 소자, 이 퓨즈 소자를 포함하는 반도체 메모리 및 이 반도체 메모리를 포함하는 전자 장치가 제공된다. 본 발명의 일 실시예에 따른 퓨즈 소자는, 제1 내지 제N 접합단(여기서, N은 3 이상의 자연수)을 포함하고, 상기 제1 내지 제N 접합단 각각과 상기 게이트단 사이의 절연 파괴(dielectric breakdown)가 독립적으로 수행될 수 있다.

Description

퓨즈 소자, 이 퓨즈 소자를 포함하는 반도체 메모리 및 이 반도체 메모리를 포함하는 전자 장치{FUSE UNIT, SEMICONDUCTOR MEMORY INCLUDING THE FUSE UNIT, AND ELECTRONIC DEVICE INCLUDING THE SEMICONDUCTOR MEMORY}

본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.

최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Mhase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.

본 발명의 실시예들이 해결하려는 과제는, 퓨즈부가 셋 이상의 접합을 갖게 함으로써 면적 감소 및 집적도 향상이 가능한 전자 장치를 제공하는 것이다.

본 발명의 일 실시예에 따른 퓨즈 소자는, 게이트단; 및 제1 내지 제N 접합단(여기서, N은 3 이상의 자연수)을 포함하고, 상기 제1 내지 제N 접합단 각각과 상기 게이트단 사이의 절연 파괴(dielectric breakdown)가 독립적으로 수행된다.

상기 퓨즈 소자에 있어서, 상기 게이트단은, 활성영역과 중첩하는 N개의 변을 갖는 다각형 형상을 갖고, 상기 제1 내지 제N 접합단은 상기 N개의 변 각각과 대응하도록 상기 활성영역 내에 형성될 수 있다. 상기 다각형은, 볼록 다각형 또는 오목 다각형일 수 있다. 상기 게이트단의 적어도 일부는 상기 활성영역 밖으로 돌출될 수 있다. 상기 퓨즈 소자는, 상기 제1 내지 제N 접합단 각각과 일단이 연결된 제1 내지 제N 스위칭부를 더 포함할 수 있다. 또한, 상기 퓨즈 소자는, 상기 제1 내지 제N 스위칭부의 타단 각각과 일단이 연결되고 타단이 접지 전압단과 연결되는 제1 내지 제N 다른(other) 스위칭부를 더 포함할 수 있다.

본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치에 있어서, 상기 반도체 메모리는, 제1 내지 제N(여기서, N은 3 이상의 자연수) 메모리 셀 각각의 일단이 접속된 제1 내지 제N 접속 라인; 상기 제1 내지 제N 메모리 셀 각각과 대응하는 제1 내지 제N 스페어 셀 각각의 일단이 접속된 제1 내지 제N 스페어 라인; 상기 제1 내지 제N 접속 라인을 소정 전압으로 구동하기 위한 구동 블록; 및상기 제1 내지 제N 메모리 셀의 불량 여부에 따라 상기 제1 내지 제N 접속 라인과 대응하는 상기 제1 내지 제N 스페어 라인을 선택적으로 접속하는 리페어 접속 블록을 포함하고, 상기 리페어 접속 블록은, 상기 제1 내지 제N 접속 라인에 공통적으로 접속되는 게이트단 및 상기 제1 내지 제N 스페어 라인 각각에 접속되는 제1 내지 제N 접합단을 포함하고, 상기 제1 내지 제N 접합단 각각과 상기 게이트단 사이의 절연 파괴(dielectric breakdown)는 독립적으로 수행되는 퓨즈부를 포함할 수 있다.

상기 전자 장치에 있어서, 상기 게이트단은, 활성영역과 중첩하는 N개의 변을 갖는 다각형 형상을 갖고, 상기 제1 내지 제N 접합단은 상기 N개의 변 각각과 대응하도록 상기 활성영역 내에 형성될 수 있다. 상기 다각형은, 볼록 다각형 또는 오목 다각형일 수 있다. 상기 게이트단의 적어도 일부는 상기 활성영역 밖으로 돌출될 수 있다. 상기 리페어 접속 블록은, 상기 제1 내지 제N 메모리 셀 중 제t 메모리 셀(여기서, t는 1 이상 N 이하의 자연수)이 불량인 경우, 상기 게이트단과 제t 접합단 사이의 절연 파괴에 의하여 제t 접속 라인과 제t 스페어 라인을 접속할 수 있다. 상기 리페어 접속 블록은, 상기 제1 내지 제N 접합단과 상기 제1 내지 제N 스페어 라인 사이에 각각 접속되는 제1 내지 제N 스위칭부를 더 포함하고, 상기 게이트단과 제t 접합단 사이의 절연 파괴가 수행된 후, 상기 제t 메모리 셀에 접근시, 상기 제t 스위칭부가 턴온될 수 있다. 상기 리페어 접속 블록은, 상기 제1 내지 제N 접합단과 상기 제1 내지 제N 스페어 라인 사이에 각각 접속되는 제1 내지 제N 스위칭부; 및 상기 제1 내지 제N 스페어 라인과 상기 제1 내지 제N 스위칭부 사이에 각각 일단이 접속되고 타단이 접지 전압단과 연결되는 제1 내지 제N 다른 스위칭부를 더 포함하고, 상기 게이트단과 제t 접합단 사이의 절연 파괴시, 제t 스위칭부 및 제t 다른 스위칭부가 턴온될 수 있다. 상기 반도체 메모리는, 제1 내지 제N 메모리 셀 각각의 타단이 접속되고, 상기 제1 내지 제N 접속 라인과 교차하는 방향으로 연장하는 제1 내지 제N 추가 접속 라인; 상기 제1 내지 제N 스페어 셀 각각의 타단이 접속되고, 상기 제1 내지 제N 스페어 라인과 교차하는 방향으로 연장하는 제1 내지 제N 추가 스페어 라인; 상기 제1 내지 제N 추가 스페어 라인을 소정 전압으로 구동하기 위한 추가 구동 블록; 및 상기 제1 내지 제N 메모리 셀의 불량 여부에 따라 상기 제1 내지 제N 추가 접속 라인과 대응하는 상기 제1 내지 제N 추가 스페어 라인을 선택적으로 접속하는 추가 리페어 접속 블록을 더 포함할 수 있다. 상기 추가 리페어 접속 블록은, 상기 제1 내지 제N 메모리 셀 중 제t 메모리 셀(여기서, t는 1 이상 N 이하의 자연수)이 불량인 경우, 제t 추가 접속 라인과 제t 추가 스페어 라인을 차단할 수 있다. 상기 추가 리페어 접속 블록은, 상기 제1 내지 제N 추가 접속 라인과 상기 제1 내지 제N 추가 스페어 라인 사이에 각각 접속되는 제1 내지 제N 추가 스위칭부를 더 포함하고, 상기 제t 메모리 셀에 접근시 제t 추가 스위칭부가 턴오프될 수 있다. 상기 제1 내지 제N 메모리 셀 및 상기 제1 내지 제N 스페어 셀은, 상기 제1 내지 제N 접속 라인 및 상기 제1 내지 제N 추가 접속 라인을 통하여 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 소자를 포함할 수 있다.

상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.

상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.

상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.

상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.

상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.

상술한 본 발명의 실시예들에 의한 전자 장치에 의하면, 퓨즈부가 셋 이상의 접합을 갖게 함으로써 면적 감소 및 집적도 향상이 가능하다.

도 1은 본 발명의 일 실시예에 따른 메모리 회로를 나타내는 도면이다.
도 2는 도 1의 메모리 회로의 일부를 보다 상세히 나타낸 도면이다.
도 3은 도 2의 퓨즈부의 일례를 보여주는 단면도이다.
도 4는 본 발명의 다른 일 실시예에 따른 메모리 회로를 나타내는 도면이다.
도 5는 도 4의 메모리 회로의 일부를 보다 상세히 나타낸 도면이다.
도 6a는 도 5의 퓨즈부의 일례를 보여주는 평면도이다.
도 6b는 도 5의 퓨즈부의 다른 일례를 보여주는 평면도이다.
도 7은 본 발명의 일 실시예에 따른 퓨즈부 및 퓨즈부와 접속하는 복수의 스위칭부를 보여주는 도면이다.
도 8a 내지 도 8c는 도 7의 퓨즈부의 예들을 보여주는 평면도이다.
도 9a 및 도 9b는 도 7의 퓨즈부의 다른 예들을 보여주는 평면도이다.
도 10은 도 7의 퓨즈부의 다른 예를 보여주는 평면도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.

이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.

도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.

도면의 설명에 앞서, 본 실시예의 메모리 회로는 복수의 메모리 셀을 포함하는 메모리 영역을 둘 이상 포함할 수 있고, 또한, 둘 이상의 메모리 영역 각각과 대응하는 둘 이상의 스페어 영역을 포함할 수 있다. 스페어 영역은, 대응하는 메모리 영역의 복수의 메모리 셀 중 불량 메모리 셀을 대체하기 위한 복수의 스페어 셀을 포함할 수 있다. 메모리 영역은 서로 교차하는 배선 사이에 복수의 메모리 셀이 배치되는 크로스 포인트 어레이 구조를 가질 수 있다. 이와 유사하게, 스페어 영역도 서로 교차하는 배선 사이에 복수의 메모리 셀이 배치되는 크로스 포인트 어레이 구조를 가질 수 있다.

여기서, 복수의 메모리 셀 각각은 가변 저항 소자를 메모리 요소로 포함할 수 있다. 가변 저항 소자란, 서로 교차하는 두 배선을 통하여 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써, 서로 다른 데이터를 저장할 수 있는 소자이다. 가변 저항 소자는, RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 아울러, 복수의 메모리 셀 각각은 가변 저항 소자와 접속하여 가변 저항 소자로의 억세스를 제어하는 억세스 소자를 더 포함할 수 있다. 억세스 소자는 예컨대, 다이오드, 트랜지스터, 배리스터, MIT(Metal-Insulator Transition) 소자, 터널 베리어, 오보닉 스위칭 소자 등을 포함할 수 있다.

이하, 도면들을 참조하여 본 발명의 실시예들에 따른 메모리 회로를 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 메모리 회로를 나타내는 도면이다. 도 1은 메모리 회로가 두 개의 메모리 영역 및 이들 각각과 대응하는 두 개의 스페어 영역을 포함하는 경우를 나타낸다.

도 1을 참조하면, 메모리 회로(100)는 제1 그룹의 노말 로우 라인(WL00 ~ WL0n)과 제1 그룹의 노말 컬럼 라인(CL00 ~ CL0k)의 교차점에 제1 그룹의 메모리 셀이 구비된 제1 메모리 영역(MA0)과, 제1 그룹의 스페어 로우 라인(RWL00 ~ RWL0m)과 제1 그룹의 스페어 컬럼 라인(RCL00 ~ RCL0k)의 교차점에 제1 그룹의 스페어 셀이 구비된 제1 스페어 영역(SA0)과, 제1 로우 어드레스(X0_ADD)에 따라 제1 그룹의 노말 로우 라인(WL00 ~ WL0n)을 선택적으로 활성화하기 위한 제1 로우 구동 블록(110)과, 제2 그룹의 노말 로우 라인(WL10 ~ WL1n)과 제2 그룹의 노말 컬럼 라인(CL10 ~ CL1k)의 교차점에 제2 그룹의 메모리 셀이 구비된 제2 메모리 영역(MA1)과, 제2 그룹의 스페어 로우 라인(RWL10 ~ RWL1m)과 제2 그룹의 스페어 컬럼 라인(RCL10 ~ RCL1k)의 교차점에 제2 그룹의 스페어 셀이 구비된 제2 스페어 영역(SA1)과, 제2 로우 어드레스(X1_ADD)에 따라 제2 그룹의 노말 로우 라인(WL10 ~ WL1n)을 선택적으로 활성화하기 위한 제2 로우 구동블록(120)과, 제1 로우 어드레스(X0_ADD)에 따라 제1 그룹의 노말 로우 라인(WL00 ~ WL0n)과 제1 그룹의 스페어 로우 라인(RWL00 ~ RWL0m)을 선택적으로 접속하고 제2 로우 어드레스(X1_ADD)에 따라 제2 그룹의 노말 로우 라인(WL10 ~ WL1n)과 제2 그룹의 스페어 로우 라인(RWL10 ~ RWL1m)을 선택적으로 접속하기 위한 로우 접속블록(130)과, 제1 컬럼 어드레스(Y0_ADD)에 따라 제1 그룹의 스페어 컬럼 라인(RCL00 ~ RCL0k)을 선택적으로 활성화하기 위한 제1 컬럼 구동블록(140)과, 제1 컬럼 어드레스(Y0_ADD)에 따라 제1 그룹의 스페어 컬럼 라인(RCL00 ~ RCL0k)과 제1 그룹의 노말 컬럼 라인(CL00 ~ CL0k)을 선택적으로 접속하기 위한 제1 컬럼 접속블록(150)과, 제2 컬럼 어드레스(Y1_ADD)에 따라 제2 그룹의 스페어 컬럼 라인(RCL10 ~ RCL1k)을 선택적으로 활성화하기 위한 제2 컬럼 구동블록(160)과, 제2 컬럼 어드레스(Y1_ADD)에 따라 제2 그룹의 스페어 컬럼 라인(RCL10 ~ RCL1k)과 제2 그룹의 노말 컬럼 라인(CL10 ~ CL1k)을 선택적으로 접속하기 위한 제2 컬럼 접속블록(170)을 포함할 수 있다.

제1 메모리 영역(MA0)에 포함된 상기 제1 그룹의 메모리 셀은, 앞서 설명한 가변 저항 소자 및/또는 억세스 소자를 포함할 수 있다. 상기 제1 그룹의 메모리 셀은 각각 대응하는 노말 로우 라인 및 노말 컬럼 라인이 활성화됨에 따라 예정된 데이터가 라이트되거나 또는 라이트된 데이터가 리드될 수 있다.

제1 스페어 영역(SA0)에 포함된 상기 제1 그룹의 스페어 셀은 상기 제1 그룹의 메모리 셀 중 불량이 발생한 적어도 하나의 제1 메모리 셀을 대체하기 위한 여분의 메모리 셀일 수 있다. 제1 그룹의 스페어 셀은 제1 그룹의 메모리 셀과 실질적으로 동일할 수 있다. 예컨대, 제1 그룹의 메모리 셀이 가변 저항 소자를 포함하는 경우, 제2 그룹의 스페어 셀도 가변 저항 소자를 포함할 수 있다.

제1 로우 구동블록(110)은 상기 제1 그룹의 메모리 셀에 접근시 제1 그룹의 노말 로우 라인(WL00 ~ WL0n)을 예정된 제1 전압으로 구동할 수 있다. 예컨대, 제1 로우 구동블록(110)은 제1 그룹의 노말 로우 라인(WL00 ~ WL0n) 중 첫 번째 노말 로우 라인(이하 "제1 노말 로우 라인"이라 칭함)(WL00)과 제1 그룹의 노말 컬럼 라인(CL00 ~ CL0k) 중 첫 번째 노말 컬럼 라인(이하 "제1 노말 컬럼 라인"이라 칭함)(CL00)의 교차점에 구비된 제1 메모리 셀에 접근시 제1 노말 로우 라인(WL00)을 상기 제1 전압으로 구동할 수 있다. 여기서, 제1 메모리 셀에 접근한다는 것은 제1 메모리 셀에 데이터를 라이트하기 위한 라이트 동작이 실시되거나 또는 제1 메모리 셀에 라이트된 데이터를 리드하기 위한 리드 동작이 실시됨을 의미할 수 있다. 제1 로우 구동블록(110)은 제1 그룹의 노말 로우 라인(WL00 ~ WL0n) 중 제1 로우 어드레스(X0_ADD)에 대응하는 어느 하나의 노말 로우 라인을 각각 구동하기 위한 제1 그룹의 로우 구동부(XDRV00 ~ XDRV0n)를 포함할 수 있다.

제2 메모리 영역(MA1)에 포함된 상기 제2 그룹의 메모리 셀은, 앞서 설명한 가변 저항 소자 및/또는 억세스 소자를 포함할 수 있다. 상기 제2 그룹의 메모리 셀은 각각 대응하는 노말 로우 라인 및 노말 컬럼 라인이 활성화됨에 따라 예정된 데이터가 라이트되거나 또는 라이트된 데이터가 리드될 수 있다.

제2 스페어 영역(SA1)에 포함된 상기 제2 그룹의 스페어 셀은 상기 제2 그룹의 메모리 셀 중 불량이 발생한 적어도 하나의 제2 메모리 셀을 대체하기 위한 여분의 메모리 셀일 수 있다. 제2 그룹의 스페어 셀은 제2 그룹의 메모리 셀과 실질적으로 동일할 수 있다.

제2 로우 구동블록(120)은 상기 제2 그룹의 메모리 셀에 접근시 제2 그룹의 노말 로우 라인(WL10 ~ WL1n)을 상기 제1 전압으로 구동할 수 있다. 예컨대, 제2 로우 구동블록(120)은 제2 그룹의 노말 로우 라인(WL10 ~ WL1n) 중 첫 번째 노말 로우 라인(이하 "제2 노말 로우 라인"이라 칭함)(WL10)과 제2 그룹의 노말 컬럼 라인(CL10 ~ CL1k) 중 첫 번째 노말 컬럼 라인(이하 "제2 노말 컬럼 라인"이라 칭함)(CL10)의 교차점에 구비된 제2 메모리 셀에 접근시 제2 노말 로우 라인(WL10)을 상기 제1 전압으로 구동할 수 있다. 여기서, 제2 메모리 셀에 접근한다는 것은 제2 메모리 셀에 데이터를 라이트하기 위한 라이트 동작이 실시되거나 또는 제2 메모리 셀에 라이트된 데이터를 리드하기 위한 리드 동작이 실시됨을 의미할 수 있다. 제2 로우 구동블록(120)은 제2 그룹의 노말 로우 라인(WL10 ~ WL1n) 중 제2 로우 어드레스(X1_ADD)에 대응하는 어느 하나의 노말 로우 라인을 각각 구동하기 위한 제2 그룹의 로우 구동부(XDRV10 ~ XDRV1n)를 포함할 수 있다.

로우 접속블록(130)은 상기 제1 그룹의 메모리 셀에 접근시 제1 그룹의 메모리 셀의 불량 여부에 따라 제1 그룹의 노말 로우 라인(WL00 ~ WL0n)과 제1 그룹의 스페어 로우 라인(RWL00 ~ RWL0m)을 선택적으로 접속할 수 있다. 예컨대, 로우 접속블록(130)은 상기 제1 메모리 셀에 접근시 상기 제1 메모리 셀이 불량인 경우, 제1 그룹의 스페어 로우 라인(RWL00 ~ RWL0m) 중 첫 번째 스페어 로우 라인(이하 "제1 스페어 로우 라인"이라 칭함)(RWL00)과 제1 그룹의 스페어 컬럼 라인(RCL00 ~ RCL0k) 중 첫 번째 스페어 컬럼 라인(이하 "제1 스페어 컬럼 라인"이라 칭함)(RCL00)에 접속된 제1 스페어 셀이 상기 제1 메모리 셀을 대체할 수 있도록, 제1 노말 로우 라인(WL00)과 제1 스페어 로우 라인(RWL00)을 접속할 수 있다. 반면, 로우 접속블록(130)은 상기 제1 메모리 셀에 접근시 상기 제1 메모리 셀이 우량인 경우, 제1 노말 로우 라인(WL00)과 제1 스페어 로우 라인(RWL00)을 접속하지 않을 수 있다.

그리고, 로우 접속블록(130)은 상기 제2 그룹의 메모리 셀에 접근시 상기 제2 그룹의 메모리 셀의 불량 여부에 따라 제2 그룹의 노말 로우 라인(WL10 ~ WL1n)과 제2 그룹의 스페어 로우 라인(RWL10 ~ RWL1m)을 선택적으로 접속할 수 있다. 예컨대, 로우 접속블록(130)은 상기 제2 메모리 셀에 접근시 상기 제2 메모리 셀이 불량인 경우, 제2 그룹의 스페어 로우 라인(RWL10 ~ RWL1m) 중 첫 번째 스페어 로우 라인(이하 "제2 스페어 로우 라인"이라 칭함)(RWL10)과 제2 그룹의 스페어 컬럼 라인(RCL10 ~ RCL1k) 중 첫 번째 스페어 컬럼 라인(이하 "제2 스페어 컬럼 라인"이라 칭함)(RCL10)에 접속된 제2 스페어 셀이 상기 제2 메모리 셀을 대체할 수 있도록, 제2 노말 로우 라인(WL10)과 제2 스페어 로우 라인(RWL10)을 접속할 수 있다. 반면, 로우 접속블록(130)은 상기 제2 메모리 셀에 접근시 상기 제2 메모리 셀이 우량인 경우, 제2 노말 로우 라인(WL10)과 제2 스페어 로우 라인(RWL10)을 접속하지 않을 수 있다.

한편, 로우 접속블록(130)은 제1 그룹의 노말 로우 라인(WL00 ~ WL0n)과 제1 그룹의 스페어 로우 라인(RWL00 ~ RWL0m)을 각각 접속하고 제2 그룹의 노말 로우 라인(WL10 ~ WL1n)과 제2 그룹의 스페어 로우 라인(RWL10 ~ RWL1m)을 각각 접속하기 위한 공통 그룹의 로우 접속부(FS0 ~ FSm)를 포함할 수 있다. 참고로, 제1 및 제2 그룹의 노말 로우 라인(WL00 ~ WL0n, WL10 ~ WL1n)과 제1 및 제2 그룹의 스페어 로우 라인(RWL00 ~ RWL0m, RWL10 ~ RWL1m)은 동일한 개수의 라인을 포함하여 구성될 수도 있고(m = n), 또는 서로 다른 개수의 라인을 포함하여 구성될 수도 있다(m < n).

제1 컬럼 구동블록(140)은 제1 그룹의 메모리 셀에 접근시 제1 그룹의 스페어 컬럼 라인(RCL00 ~ RCL0k)을 예정된 제2 전압으로 구동할 수 있다. 예컨대, 제1 컬럼 구동블록(140)은 상기 제1 메모리 셀에 접근시 상기 제1 스페어 컬럼 라인(RCL00)을 상기 제2 전압으로 구동할 수 있다.

제1 컬럼 접속블록(150)은 제1 그룹의 메모리 셀에 접근시 제1 그룹의 메모리 셀의 불량 여부에 따라 제1 그룹의 스페어 컬럼 라인(RCL00 ~ RCL0k)과 제1 그룹의 노말 컬럼 라인(CL00 ~ CL0k)을 선택적으로 접속할 수 있다. 예컨대, 제1 컬럼 접속블록(150)은 상기 제1 메모리 셀에 접근시 상기 제1 메모리 셀이 불량인 경우, 제1 스페어 컬럼 라인(RCL00)과 제1 노말 컬럼 라인(CL00)을 접속하지 않을 수 있다. 이는 상기 제1 스페어 셀이 상기 제1 메모리 셀을 대체하기 위하여 제1 스페어 컬럼 라인(RCL00)에만 상기 제2 전압이 인가되도록 하기 위함이다. 반면, 제1 컬럼 접속블록(150)은 상기 제1 메모리 셀에 접근시 상기 제1 메모리 셀이 우량인 경우, 제1 스페어 컬럼 라인(RCL00)과 제1 노말 컬럼 라인(CL00)을 접속할 수 있다. 이는 제1 스페어 컬럼 라인(RCL00)에 인가된 상기 제2 전압이 제1 노말 컬럼 라인(CL00)에도 전달되도록 하기 위함이다. 한편, 제1 컬럼 접속블록(150)은 제1 그룹의 노말 컬럼 라인(CL00 ~ CL0k)과 제1 그룹의 스페어 로우 라인(RCL00 ~ RCL0k)을 각각 접속하기 위한 제1 그룹의 컬럼 접속부(RS00 ~ RS0k)를 포함할 수 있다.

제2 컬럼 구동블록(160)은 제2 그룹의 메모리 셀에 접근시 제2 그룹의 스페어 컬럼 라인(RCL10 ~ RCL1k)을 상기 제2 전압으로 구동할 수 있다. 예컨대, 제2 컬럼 구동블록(160)은 상기 제2 메모리 셀에 접근시 상기 제2 스페어 컬럼 라인(RCL10)을 상기 제2 전압으로 구동할 수 있다.

제2 컬럼 접속블록(170)은 제2 그룹의 메모리 셀에 접근시 제2 그룹의 메모리 셀의 불량 여부에 따라 제2 그룹의 스페어 컬럼 라인(RCL10 ~ RCL1k)과 제2 그룹의 노말 컬럼 라인(CL10 ~ CL1k)을 선택적으로 접속할 수 있다. 예컨대, 제2 컬럼 접속블록(170)은 상기 제2 메모리 셀에 접근시 상기 제2 메모리 셀이 불량인 경우, 제2 스페어 컬럼 라인(RCL10)과 제2 노말 컬럼 라인(CL10)을 접속하지 않을 수 있다. 이는 상기 제2 스페어 셀이 상기 제2 메모리 셀을 대체하기 위하여 제2 스페어 컬럼 라인(RCL10)에만 상기 제2 전압이 인가되도록 하기 위함이다. 반면, 제2 컬럼 접속블록(170)은 상기 제2 메모리 셀에 접근시 상기 제2 메모리 셀이 우량인 경우, 제2 스페어 컬럼 라인(RCL10)과 제2 노말 컬럼 라인(CL10)을 접속할 수 있다. 이는 제2 스페어 컬럼 라인(RCL10)에 인가된 상기 제2 전압이 제2 노말 컬럼 라인(CL10)에도 전달되도록 하기 위함이다. 한편, 제2 컬럼 접속블록(170)은 제2 그룹의 노말 컬럼 라인(CL10 ~ CL1k)과 제2 그룹의 스페어 로우 라인(RCL10 ~ RCL1k)을 각각 접속하기 위한 제2 그룹의 컬럼 접속부(RS10 ~ RS1k)를 포함할 수 있다.

이상으로 설명한 메모리 회로(100)의 동작 방법을 이하의 도 2를 참조하여 보다 상세히 설명하기로 한다.

도 2는 도 1의 메모리 회로(100)의 일부를 보다 상세히 나타낸 도면으로, 설명의 편의를 위하여 구성 일부만이 도시되어 있음에 유의한다. 그리고, 도 2에는 제1 그룹의 노말 로우 라인(WL00 ~ WL0n)과 제1 그룹의 스페어 로우 라인(RWL00 ~ RWL0m)이 1대 1로 구성되고 제2 그룹의 노말 로우 라인(WL10 ~ WL1n)과 제2 그룹의 스페어 로우 라인(RWL10 ~ RWL1m)이 1대 1로 구성된 것을 예로 들어 설명한다(m = n).

도 2를 참조하면, 메모리 회로(100)는 제1 노말 로우 라인(WL00)과 제1 노말 컬럼 라인(CL00)의 교차점에 구비된 제1 메모리 셀(MC0)과, 제1 스페어 로우 라인(RWL00)과 제1 스페어 컬럼 라인(RCL00)의 교차점에 구비된 제1 스페어 셀(SC0)과, 제1 메모리 셀(MC0)에 접근시 제1 노말 로우 라인(WL00)을 상기 제1 전압으로 구동하기 위한 제1 로우 구동부(XDRV00)와, 제2 노말 로우 라인(WL10)과 제2 노말 컬럼 라인(CL10)의 교차점에 구비된 제2 메모리 셀(MC1)과, 제2 스페어 로우 라인(RWL10)과 제2 스페어 컬럼 라인(RCL10)의 교차점에 구비된 제2 스페어 셀(SC1)과, 제2 메모리 셀(MC1)에 접근시 제2 노말 로우 라인(WL10)을 상기 제1 전압으로 구동하기 위한 제2 로우 구동부(XDRV10)와, 제1 메모리 셀(MC0)에 접근시 제1 메모리 셀(MC0)의 불량 여부에 따라 제1 노말 워드 라인(WL00)과 제1 스페어 워드 라인(RWL00)을 선택적으로 접속하고 제2 메모리 셀(MC1)에 접근시 제2 메모리 셀(MC1)의 불량 여부에 따라 제2 노말 워드 라인(WL10)과 제2 스페어 워드 라인(RWL10)을 선택적으로 접속하기 위한 제1 공통 로우 접속부(FS0)와, 제1 메모리 셀(MC0)에 접근시 제1 스페어 컬럼 라인(RCL00)을 상기 제2 전압으로 구동하기 위한 제1 컬럼 구동부(YDRV00)와, 제1 메모리 셀(MC0)에 접근시 제1 메모리 셀(MC0)의 불량 여부에 따라 제1 스페어 컬럼 라인(RCL00)과 제1 노말 컬럼 라인(CL00)을 선택적으로 접속하기 위한 제1 컬럼 접속부(RS00)와, 제2 메모리 셀(MC1)에 접근시 제2 스페어 컬럼 라인(RCL00)을 상기 제2 전압으로 구동하기 위한 제2 컬럼 구동부(YDRV10)와, 제2 메모리 셀(MC1)에 접근시 제2 메모리 셀(MC1)의 불량 여부에 따라 제2 스페어 컬럼 라인(RCL10)과 제2 노말 컬럼 라인(CL10)을 선택적으로 접속하기 위한 제2 컬럼 접속부(RS10)를 포함할 수 있다.

특히, 제1 공통 로우 접속부(FS0)는 제1 노말 로우 라인(WL00)과 제1 접속 노드(CN0) 사이 접속되고 제2 노말 로우 라인(WL10)과 제2 접속 노드(CN1) 사이에 접속된 퓨즈부(F0)와, 제1 스페어 로우 라인(RWL00)과 제1 접속 노드(CN0) 사이에 접속되며 제1 메모리 셀(MC0)에 접근시 제1 메모리 셀(MC0)의 불량 여부에 따라 스위칭되는 제1 스위칭부(SW00)와, 제2 스페어 로우 라인(RWL10)과 제2 접속 노드(CN1) 사이에 접속되며 제2 메모리 셀(MC1)에 접근시 제2 메모리 셀(MC1)의 불량 여부에 따라 스위칭되는 제2 스위칭부(SW01)와, 제1 스페어 로우 라인(RWL00)과 접지전압(VSS)단 사이에 구비되며 퓨즈부(F0)의 제1 프로그램 여부에 따라 스위칭되는 제3 스위칭부(SW02)와, 제2 스페어 로우 라인(RWL10)과 접지전압(VSS)단 사이에 구비되며 퓨즈부(F0)의 제2 프로그램 여부에 따라 스위칭되는 제4 스위칭부(SW03)를 포함할 수 있다.

퓨즈부(F0)는 초기에 고저항 상태 즉, 오프 상태이다가 인가되는 전압에 따라 영구적인 전기적 도전 패쓰를 생성함으로써 온 상태가 되도록 디자인된 퓨즈, 예컨대, 전기적 퓨즈(e-fuse), 안티퓨즈(anti-fuse) 등을 포함할 수 있다. 예컨대, 퓨즈부(F0)는 제1 노말 로우 라인(WL00) 및 제2 노말 로우 라인(WL10)에 게이트단이 접속되고 제1 접합 단이 제1 접속 노드(CN0)에 접속되고 제2 접합 단이 제2 접속 노드(CN1)에 접속된 MOS 트랜지스터를 포함할 수 있다. 이러한 경우, 퓨즈부(F0)는 제1 노말 로우 라인(WL00)과 제1 접속 노드(CN0)의 전압 상태에 따라 상기 제1 프로그램 여부가 결정될 수 있다. 예컨대, 퓨즈부(F0)는 제1 노말 로우 라인(WL00)에 고전압인 제3 전압이 인가되고 제1 접속 노드(CN0)에 접지전압(VSS)이 인가됨에 따라 상기 게이트 단과 상기 제1 접합 단 사이에서 발생되는 절연 파괴에 의하여 온 상태가 되는 제1 프로그램이 수행될 수 있다. 상기 제1 프로그램이 수행되면, 제1 노말 로우 라인(WL00)과 제1 접속 노드(CN0)는 전기적으로 접속될 수 있다. 그리고, 퓨즈부(F0)는 제2 노말 로우 라인(WL10)과 제2 접속 노드(CN1)의 전압 상태에 따라 상기 제2 프로그램 여부가 결정될 수 있다. 예컨대, 퓨즈부(F0)는 제2 노말 로우 라인(WL10)에 상기 제3 전압이 인가되고 제2 접속 노드(CN1)에 접지전압(VSS)이 인가됨에 따라 상기 게이트 단과 상기 제2 접합 단 사이에서 발생하는 절연 파괴에 의하여 온 상태가 되는 상기 제2 프로그램이 수행될 수 있다. 상기 제2 프로그램이 수행되면, 제2 노말 로우 라인(WL10)과 제2 접속 노드(CN1)는 전기적으로 접속될 수 있다. 퓨즈부(FO)의 구조는 후술하는 도 3의 단면도에 보다 상세히 나타내었다.

제1 스위칭부(SW00)는 제1 로우 선택신호(XSEL<00>)에 따라 제1 접속 노드(CN0)와 제1 스페어 로우 라인(RWL00)을 선택적으로 접속할 수 있다. 예컨대, 제1 스위칭부(SW00)는 제1 메모리 셀(MC0)에 접근시 제1 메모리 셀(MC0)이 불량인 경우 제1 접속 노드(CN0)와 제1 스페어 로우 라인(RWL00)을 접속할 수 있고, 반면 제1 메모리 셀(MC0)에 접근시 제1 메모리 셀(MC0)이 우량인 경우 제1 접속 노드(CN0)와 제1 스페어 로우 라인(RWL00)을 접속하지 않을 수 있다. 또한, 제1 스위칭부(SW00)는 상기 제1 프로그램이 수행될 때 제1 접속 노드(CN0)와 제1 스페어 로우 라인(RWL00)을 접속할 수 있다. 한편, 제1 로우 선택신호(XSEL<00>)는 도면에 도시되지 않았지만, 제1 로우 어드레스(X0_ADD)에 대응하여 내부적으로 생성된 신호일 수 있다. 예컨대, 제1 로우 선택신호(XSEL<00>)는 제1 메모리 셀(MC0)에 접근시 제1 메모리 셀(MC0)이 불량인 경우에 활성화될 수 있고, 예정된 테스트 모드에서 상기 제1 프로그램을 수행하는 경우에 활성화될 수 있다.

제2 스위칭부(SW01)는 제2 로우 선택신호(XSEL<01>)에 따라 제2 접속 노드(CN1)와 제2 스페어 로우 라인(RWL10)을 선택적으로 접속할 수 있다. 예컨대, 제2 스위칭부(SW01)는 제2 메모리 셀(MC1)에 접근시 제2 메모리 셀(MC1)이 불량인 경우 제2 접속 노드(CN1)와 제2 스페어 로우 라인(RWL10)을 접속할 수 있고, 반면 제2 메모리 셀(MC1)에 접근시 제2 메모리 셀(MC1)이 우량인 경우 제2 접속 노드(CN1)와 제2 스페어 로우 라인(RWL10)을 접속하지 않을 수 있다. 또한, 제2 스위칭부(SW10)는 상기 제2 프로그램이 수행될 때 제2 접속 노드(CN1)와 제2 스페어 로우 라인(RWL10)을 접속할 수 있다. 한편, 제2 로우 선택신호(XSEL<01>)는 도면에 도시되지 않았지만, 제2 로우 어드레스(X1_ADD)에 대응하여 내부적으로 생성된 신호일 수 있다. 예컨대, 제2 로우 선택신호(XSEL<01>)는 제2 메모리 셀(MC1)에 접근시 제2 메모리 셀(MC1)이 불량인 경우에 활성화될 수 있고, 예정된 테스트 모드에서 상기 제2 프로그램을 수행하는 경우에 활성화될 수 있다.

제3 스위칭부(SW02)는 제1 프로그램 인에이블신호(EN_REPAIR<00>)에 따라 제1 스페어 로우 라인(RWL00)과 접지전압(VSS)단을 선택적으로 접속할 수 있다. 예컨대, 제3 스위칭부(SW02)는 퓨즈부(F0)를 상기 제1 프로그램하는 경우 제1 스페어 로우 라인(RWL00)과 접지전압(VSS)단을 접속할 수 있고, 반면 퓨즈부(F0)를 상기 제1 프로그램하지 않는 경우 제1 스페어 로우 라인(RWL00)과 접지전압(VSS)단을 접속하지 않을 수 있다. 한편, 제1 프로그램 인에이블신호(EN_REPAIR<00>)는 도면에 도시되지 않았지만, 예정된 모드시 외부에서 입력되거나 또는 내부적으로 생성된 신호일 수 있다. 예컨대, 제1 프로그램 인에이블신호(EN_REPAIR<00>)는 예정된 테스트 모드에서 퓨즈부(F0)를 상기 제1 프로그램하는 경우에 활성화될 수 있다.

제4 스위칭부(SW03)는 제2 프로그램 인에이블신호(EN_REPAIR<01>)에 따라 제2 스페어 로우 라인(RWL10)과 접지전압(VSS)단을 선택적으로 접속할 수 있다. 예컨대, 제4 스위칭부(SW03)는 퓨즈부(F0)를 상기 제2 프로그램하는 경우 제2 스페어 로우 라인(RWL10)과 접지전압(VSS)단을 접속할 수 있고, 반면 퓨즈부(F0)를 상기 제2 프로그램하지 않는 경우 제2 스페어 로우 라인(RWL10)과 접지전압(VSS)단을 접속하지 않을 수 있다. 한편, 제2 프로그램 인에이블신호(EN_REPAIR<01>)는 도면에 도시되지 않았지만, 예정된 모드시 외부에서 입력되거나 또는 내부적으로 생성된 신호일 수 있다. 예컨대, 제2 프로그램 인에이블신호(EN_REPAIR<01>)는 예정된 테스트 모드에서 퓨즈부(F0)를 상기 제2 프로그램하는 경우에 활성화될 수 있다.

이러한 메모리 회로(100)의 동작을 순차적으로 설명하면 아래와 같다.

먼저, 메모리 회로(100)는 제1 테스트 모드시 제1 및 제2 메모리 셀(MC0, MC2)의 불량 여부를 테스트할 수 있다. 예컨대, 메모리 회로(100)는 상기 제1 테스트 모드시 제1 및 제2 메모리 셀(MC0, MC1)에 예정된 데이터를 라이트한 다음, 라이트된 데이터를 리드함으로써 불량 여부를 테스트할 수 있다.

다음, 상기 제1 테스트 모드시 제1 메모리 셀(MC0)이 불량이라고 판별되면, 메모리 회로(100)는 제2 테스트 모드시 제1 프로그램 동작을 수행할 수 있다. 예컨대, 상기 제2 테스트 모드에 진입하면, 제1 로우 구동부(XDRV00)는 프로그램에 필요한 제3 전압으로 제1 노말 로우 라인(WL00)을 구동할 수 있고, 제1 스위칭부(SW00)는 제1 로우 선택신호(XSEL<00>)에 따라 제1 접속 노드(CN0)와 제1 스페어 로우 라인(RWL00)을 접속할 수 있으며, 제3 스위칭부(SW02)는 제1 프로그램 인에이블신호(EN_REPAIR<00>)에 따라 제1 스페어 로우 라인(RWL00)과 접지전압(VSS)단을 접속할 수 있다. 그러면, 퓨즈부(F0)의 일측은 저저항 상태가 되면서, 결국 제1 노말 로우 라인(WL00)과 제1 접속 노드(CN0)는 퓨즈부(F0)를 매개하여 전기적으로 접속될 수 있다.

그리고, 상기 제1 테스트 모드시 제2 메모리 셀(MC1)이 불량이라고 판별되면, 메모리 회로(100)는 상기 제2 테스트 모드시 제2 프로그램 동작을 수행할 수 있다. 예컨대, 상기 제2 테스트 모드에 진입하면, 제1 로우 구동부(XDRV10)는 상기 제3 전압으로 제2 노말 로우 라인(WL10)을 구동할 수 있고, 제2 스위칭부(SW10)는 제2 로우 선택신호(XSEL<01>)에 따라 제2 접속 노드(CN1)와 제2 스페어 로우 라인(RWL10)을 접속할 수 있으며, 제4 스위칭부(SW03)는 제2 프로그램 인에이블신호(EN_REPAIR<01>)에 따라 제2 스페어 로우 라인(RWL10)과 접지전압(VSS)단을 접속할 수 있다. 그러면, 퓨즈부(F0)의 타측은 저저항 상태가 되면서, 결국 제2 노말 로우 라인(WL10)과 제2 접속 노드(CN1)는 퓨즈부(F0)를 매개하여 전기적으로 접속될 수 있다.

이후, 노말 모드에 진입하면, 메모리 회로(100)는 제1 메모리 셀(MC0)에 접근시 제1 메모리 셀(MC0)의 불량 여부에 따라 제1 메모리 셀(MC0)을 선택하거나 또는 제1 스페어 셀(SC0)을 선택할 수 있다.

만약 제1 메모리 셀(MC0)이 불량인 경우라면, 제1 메모리 셀(MC0)을 대신하여 제1 스페어 셀(SC0)이 선택될 수 있다. 이를 더욱 자세하게 설명하면, 제1 로우 구동부(XDRV00)가 제1 노말 로우 라인(WL00)을 제1 전압으로 구동할 때, 제1 스위칭부(SW00)는 제1 로우 선택신호(XSEL<00>)에 응답하여 제1 접속 노드(CN0)와 제1 스페어 로우 라인(RWL00)을 전기적으로 접속할 수 있다. 여기서, 제1 로우 선택신호(XSEL<00>)는 제1 로우 구동부(XDRV00)가 인에이블될 때 활성화되도록 설계될 수 있다. 이에 따라, 상기 제1 전압은 제1 노말 로우 라인(WL00)과 제1 공통 로우 접속부(FS0)를 통해 제1 스페어 로우 라인(RWL00)으로 전달될 수 있다. 그리고, 제1 컬럼 구동부(YDRV00)가 제1 스페어 컬럼 라인(RCL00)을 제2 전압으로 구동할 때, 제1 컬럼 접속부(RS0)는 제1 컬럼 선택신호(YSEL<00>)에 응답하여 제1 스페어 컬럼 라인(RCL00)와 제1 노말 컬럼 라인(CL00)을 전기적으로 분리할 수 있다. 여기서, 제1 컬럼 선택신호(YSEL<00>)는 제1 컬럼 구동부(YDRV00)가 인에이블될 때 비활성화되도록 설계될 수 있다. 이에 따라, 상기 제2 전압은 제1 스페어 컬럼 라인(RCL00)에만 인가될 수 있고, 제1 컬럼 접속부(RS00)에 의해 제1 노말 컬럼 라인(CL00)으로 전달되지 않을 수 있다. 따라서, 제1 메모리 셀(MC0)에 접근시 제1 메모리 셀(MC0)이 불량인 경우에는, 상기 제1 전압이 인가된 제1 스페어 로우 라인(RWL00)과 상기 제2 전압이 인가된 제1 스페어 컬럼 라인(RCL00)의 교차점에 구비된 제1 스페어 셀(SC0)이 제1 메모리 셀(MC0)을 대신하여 선택될 수 있다.

만약 제1 메모리 셀(MC0)이 우량인 경우라면, 제1 메모리 셀(MC0)이 선택될 수 있다. 이를 더욱 자세하게 설명하면, 제1 로우 구동부(XDRV00)가 제1 노말 로우 라인(WL00)을 상기 제1 전압으로 구동할 때, 제1 스위칭부(SW00)는 제1 로우 선택신호(XSEL<00>)에 응답하여 제1 접속 노드(CN0)와 제1 스페어 로우 라인(RWL00)을 전기적으로 분리할 수 있다. 여기서, 제1 로우 선택신호(XSEL<00>)는 제1 로우 구동부(XDRV00)가 인에이블될 때 비활성화되도록 설계될 수 있다. 이에 따라, 상기 제1 전압은 제1 노말 로우 라인(WL00)에만 인가될 수 있고, 제1 로우 접속부(FS0)에 의해 제1 스페어 로우 라인(RWL00)으로 전달되지 않을 수 있다. 그리고, 제1 컬럼 구동부(YDRV00)가 제1 스페어 컬럼 라인(RCL00)을 상기 제2 전압으로 구동할 때, 제1 컬럼 접속부(RS0)는 제1 컬럼 선택신호(YSEL<00>)에 응답하여 제1 스페어 컬럼 라인(RCL00)과 제1 노말 컬럼 라인(CL00)을 전기적으로 접속할 수 있다. 여기서, 제1 컬럼 선택신호(YSEL<00>)는 제1 컬럼 구동부(YDRV00)가 인에이블될 때 활성화되도록 설계될 수 있다. 따라서, 제1 메모리 셀(MC0)에 접근시 제1 메모리 셀(MC0)이 우량인 경우에는, 상기 제1 전압이 인가된 제1 노말 로우 라인(WL00)과 상기 제2 전압이 인가된 제1 노말 컬럼 라인(CL00)의 교차점에 구비된 제1 메모리 셀(MC0)이 선택될 수 있다.

또는, 상기 노말 모드에 진입하면, 메모리 회로(100)는 제2 메모리 셀(MC1)에 접근시 제2 메모리 셀(MC1)의 불량 여부에 따라 제2 메모리 셀(MC1)을 선택하거나 또는 제2 스페어 셀(SC1)을 선택할 수 있다. 만약 제2 메모리 셀(MC1)이 불량인 경우라면, 제2 메모리 셀(MC1)을 대신하여 제2 스페어 셀(SC1)이 선택될 수 있다. 이를 더욱 자세하게 설명하면, 제1 로우 구동부(XDRV10)가 제2 노말 로우 라인(WL10)을 상기 제1 전압으로 구동할 때, 제2 스위칭부(SW01)는 제2 로우 선택신호(XSEL<01>)에 응답하여 제2 접속 노드(CN1)와 제2 스페어 로우 라인(RWL10)을 전기적으로 접속할 수 있다. 여기서, 제2 로우 선택신호(XSEL<01>)는 제2 로우 구동부(XDRV10)가 인에이블될 때 활성화되도록 설계될 수 있다. 이에 따라, 상기 제1 전압은 제2 노말 로우 라인(WL10)과 제1 공통 로우 접속부(FS0)를 통해 제2 스페어 로우 라인(RWL10)으로 전달될 수 있다. 그리고, 제2 컬럼 구동부(YDRV10)가 제2 스페어 컬럼 라인(RCL10)을 상기 제2 전압으로 구동할 때, 제2 컬럼 접속부(RS10)는 제2 컬럼 선택신호(YSEL<10>)에 응답하여 제2 스페어 컬럼 라인(RCL10)과 제2 노말 컬럼 라인(CL10)을 전기적으로 분리할 수 있다. 여기서, 제2 컬럼 선택신호(YSEL<10>)는 제1 컬럼 구동부(YDRV10)가 인에이블될 때 비활성화되도록 설계될 수 있다. 이에 따라, 상기 제2 전압은 제2 스페어 컬럼 라인(RCL10)에만 인가될 수 있고, 제2 컬럼 접속부(RS10)에 의해 제2 노말 컬럼 라인(CL10)으로 전달되지 않을 수 있다. 따라서, 제2 메모리 셀(MC1)에 접근시 제2 메모리 셀(MC1)이 불량인 경우에는, 상기 제1 전압이 인가된 제2 스페어 로우 라인(RWL10)과 상기 제2 전압이 인가된 제2 스페어 컬럼 라인(RCL10)의 교차점에 구비된 제2 스페어 셀(SC1)이 제2 메모리 셀(MC1)을 대신하여 선택될 수 있다.

만약 제2 메모리 셀(MC1)이 우량인 경우라면, 제2 메모리 셀(MC1)이 선택될 수 있다. 이를 더욱 자세하게 설명하면, 제2 로우 구동부(XDRV10)가 제2 노말 로우 라인(WL10)을 상기 제1 전압으로 구동할 때, 제2 스위칭부(SW01)는 제2 로우 선택신호(XSEL<01>)에 응답하여 제2 접속 노드(CN1)와 제2 스페어 로우 라인(RWL10)을 전기적으로 분리할 수 있다. 여기서, 제2 로우 선택신호(XSEL<01>)는 제2 로우 구동부(XDRV10)가 인에이블될 때 비활성화되도록 설계될 수 있다. 이에 따라, 상기 제1 전압은 제2 노말 로우 라인(WL10)에만 인가될 수 있고, 제1 공통 로우 접속부(FS0)에 의해 제2 스페어 로우 라인(RWL10)으로 전달되지 않을 수 있다. 그리고, 제2 컬럼 구동부(YDRV10)가 제2 스페어 컬럼 라인(RCL10)을 상기 제2 전압으로 구동할 때, 제2 컬럼 접속부(RS10)는 제2 컬럼 선택신호(YSEL<10>)에 응답하여 제2 스페어 컬럼 라인(RCL10)과 제2 노말 컬럼 라인(CL10)을 전기적으로 접속할 수 있다. 여기서, 제2 컬럼 선택신호(YSEL<10>)는 제2 컬럼 구동부(YDRV10)가 인에이블될 때 활성화되도록 설계될 수 있다. 따라서, 제2 메모리 셀(MC1)에 접근시 제2 메모리 셀(MC1)이 우량인 경우에는, 상기 제1 전압이 인가된 제2 노말 로우 라인(RWL10)과 상기 제2 전압이 인가된 제2 노말 컬럼 라인(RCL10)의 교차점에 구비된 제2 메모리 셀(MC1)이 선택될 수 있다.

도 3은 도 2의 퓨즈부의 일례를 보여주는 단면도이다.

도 3을 참조하면, 퓨즈부(F0)는 반도체 기판(S) 상에 게이트 절연막(GI)을 개재하여 형성되는 게이트 전극(G)과, 게이트 전극(G) 양측의 반도체 기판(S) 내에 형성되는 제1 접합 영역(J1) 및 제2 접합 영역(J2)을 포함할 수 있다. 게이트 전극(G)은 다양한 도전 물질을 포함하는 단일막 또는 다중막 구조를 포함할 수 있다. 게이트 절연막(GI)은 실리콘 산화물 등 다양한 절연 물질을 포함하는 단일막 또는 다중막 구조를 포함할 수 있다. 제1 및 제2 접합 영역(J1, J2)은 이온주입 등 다양한 방식으로 도핑된 불순물을 포함할 수 있다.

여기서, 게이트 전극(G)에 프로그램 전압과 같은 고전압이 인가되고 제1 접합 영역(J1)에 접지 전압과 같은 저전압이 인가되면, 게이트 전극(G)과 제1 접합 영역(J1) 사이의 전압차에 의해 게이트 절연막(GI) 중 게이트 전극(G)과 제1 접합 영역(J1) 사이에 해당하는 부분이 파괴될 수 있다(좌측 번개무늬 참조). 또한, 게이트 전극(G)에 고전압이 인가되고 제2 접합 영역(J2)에 저전압이 인가되면, 게이트 절연막(GI) 중 게이트 전극(G)과 제2 접합 영역(J2) 사이에 해당하는 부분이 파괴될 수 있다(우측 번개무늬 참조). 게이트 전극(G)과 제1 접합 영역(J1) 사이의 제1 절연 파괴와, 게이트 전극(G)과 제2 접합 영역(J2) 사이의 제2 절연 파괴는 서로 독립적으로 수행될 수 있다. 즉, 제1 절연 파괴와 제2 절연 파괴는 동시에 수행될 수도 있고, 시차를 두고 수행될 수 있다. 시차를 두고 수행되는 경우, 예컨대, 제1 절연 파괴만 수행되는 경우 제2 접합 영역(J2)은 플로팅 상태일 수 있고, 제2 절연 파괴만 수행되는 경우 제1 접합 영역(J1)은 플로팅 상태일 수 있다.

한편, 위에서는 퓨즈부(F0)가 하나의 게이트 단 및 두 개의 접합 단을 갖는 경우에 대해서 설명하였다. 그러나, 다른 실시예에서 퓨즈부(F0)는 하나의 게이트 단 및 세 개 이상의 접합단을 가질 수도 있고, 이들 접합단 각각과 게이트 단 사이의 절연 파괴가 독립적으로 수행될 수도 있다. 이러한 경우, 하나의 퓨즈부(FO)를 이용하여서 세 개 이상의 메모리 영역 및 이들 각각과 대응하는 세 개 이상의 스페어 영역을 구동할 수도 있다. 이에 대해서는, 이하의 도 4 및 도 5를 참조하여 예시적으로 설명하기로 한다.

도 4는 본 발명의 다른 일 실시예에 따른 메모리 회로를 나타내는 도면이다. 특히, 도 4는 메모리 회로가 네 개의 메모리 영역 및 이들 각각과 대응하는 네 개의 스페어 영역을 포함하는 경우를 나타낸다. 이하, 도 1과의 차이점을 중심으로 설명하기로 한다.

도 4를 참조하면, 메모리 회로(200)는 도 1의 제1 메모리 영역(MA0), 제1 스페어 영역(SA0), 제2 메모리 영역(MA1), 제2 스페어 영역(SA1), 제1 로우 구동블록(110), 제2 로우 구동블록(120), 제1 컬럼 구동블록(140), 제1 컬럼 접속블록(150), 제2 컬럼 구동블록(160) 및 제2 컬럼 접속블록(170)에 더하여, 제3 메모리 영역(MA2), 제3 스페어 영역(SA2), 제4 메모리 영역(MA3), 제4 스페어 영역(SA3), 제3 로우 구동블록(210), 제4 로우 구동블록(220), 제3 컬럼 구동블록(240), 제3 컬럼 접속블록(250), 제4 컬럼 구동블록(260) 및 제4 컬럼 접속블록(270)을 포함할 수 있다. 도 1의 로우 접속블록(130)은 도 4의 로우 접속블록(230)으로 대체될 수 있다.

도 4에 추가된 구성요소들은 도 1에서 설명한 것들과 유사할 수 있다. 즉, 메모리 회로(200)는 제3 그룹의 노말 로우 라인(WL20 ~ WL2n)과 제3 그룹의 노말 컬럼 라인(CL20 ~ CL2k)의 교차점에 제3 그룹의 메모리 셀이 구비된 제3 메모리 영역(MA2)과, 제3 그룹의 스페어 로우 라인(RWL20 ~ RWL2m)과 제3 그룹의 스페어 컬럼 라인(RCL20 ~ RCL2k)의 교차점에 제3 그룹의 스페어 셀이 구비된 제3 스페어 영역(SA2)과, 제3 로우 어드레스(X2_ADD)에 따라 제3 그룹의 노말 로우 라인(WL20 ~ WL2n)을 선택적으로 활성화하기 위한 제3 로우 구동 블록(210)과, 제4 그룹의 노말 로우 라인(WL30 ~ WL3n)과 제4 그룹의 노말 컬럼 라인(CL30 ~ CL3k)의 교차점에 제4 그룹의 메모리 셀이 구비된 제4 메모리 영역(MA3)과, 제4 그룹의 스페어 로우 라인(RWL30 ~ RWL3m)과 제4 그룹의 스페어 컬럼 라인(RCL30 ~ RCL3k)의 교차점에 제4 그룹의 스페어 셀이 구비된 제4 스페어 영역(SA3)과, 제4 로우 어드레스(X3_ADD)에 따라 제4 그룹의 노말 로우 라인(WL30 ~ WL3n)을 선택적으로 활성화하기 위한 제4 로우 구동블록(220)과, 제3 컬럼 어드레스(Y2_ADD)에 따라 제3 그룹의 스페어 컬럼 라인(RCL20 ~ RCL2k)을 선택적으로 활성화하기 위한 제3 컬럼 구동블록(240)과, 제3 컬럼 어드레스(Y2_ADD)에 따라 제3 그룹의 스페어 컬럼 라인(RCL20 ~ RCL2k)과 제3 그룹의 노말 컬럼 라인(CL20 ~ CL2k)을 선택적으로 접속하기 위한 제3 컬럼 접속블록(250)과, 제4 컬럼 어드레스(Y3_ADD)에 따라 제4 그룹의 스페어 컬럼 라인(RCL30 ~ RCL3k)을 선택적으로 활성화하기 위한 제4 컬럼 구동블록(260)과, 제4 컬럼 어드레스(Y3_ADD)에 따라 제4 그룹의 스페어 컬럼 라인(RCL30 ~ RCL3k)과 제4 그룹의 노말 컬럼 라인(CL30 ~ CL3k)을 선택적으로 접속하기 위한 제4 컬럼 접속블록(270)을 더 포함할 수 있다.

로우 접속블록(230)은 제1 로우 어드레스(X0_ADD)에 따라 제1 그룹의 노말 로우 라인(WL00 ~ WL0n)과 제1 그룹의 스페어 로우 라인(RWL00 ~ RWL0m)을 선택적으로 접속하고, 제2 로우 어드레스(X1_ADD)에 따라 제2 그룹의 노말 로우 라인(WL10 ~ WL1n)과 제2 그룹의 스페어 로우 라인(RWL10 ~ RWL1m)을 선택적으로 접속하고, 제3 로우 어드레스(X2_ADD)에 따라 제3 그룹의 노말 로우 라인(WL20 ~ W2n)과 제3 그룹의 스페어 로우 라인(RWL20 ~ RWL2m)을 선택적으로 접속하고, 제4 로우 어드레스(X3_ADD)에 따라 제4 그룹의 노말 로우 라인(WL30 ~ WL3n)과 제4 그룹의 스페어 로우 라인(RWL30 ~ RWL3m)을 선택적으로 접속할 수 있다. 로우 접속블록(230)은 제1 그룹의 노말 로우 라인(WL00 ~ WL0n)과 제1 그룹의 스페어 로우 라인(RWL00 ~ RWL0m)을 각각 접속하고, 제2 그룹의 노말 로우 라인(WL10 ~ WL1n)과 제2 그룹의 스페어 로우 라인(RWL10 ~ RWL1m)을 각각 접속하고, 제3 그룹의 노말 로우 라인(WL20 ~ WL2n)과 제3 그룹의 스페어 로우 라인(RWL20 ~ RWL2m)을 각각 접속하고, 제4 그룹의 노말 로우 라인(WL30 ~ WL3n)과 제4 그룹의 스페어 로우 라인(RWL30 ~ RWL3m)을 각각 접속하기 위한 공통 그룹의 로우 접속부(FS0' ~ FSm')를 포함할 수 있다

도 5는 도 4의 메모리 회로(200)의 일부를 보다 상세히 나타낸 도면으로, 설명의 편의를 위하여 구성 일부만을 도시하였다. 이하, 도 2와의 차이점을 중심으로 설명하기로 한다.

도 5를 참조하면, 메모리 회로(200)는 도 2의 제1 노말 로우 라인(WL00), 제1 노말 컬럼 라인(CL00), 제1 메모리 셀(MC0), 제1 스페어 로우 라인(RWL00), 제1 스페어 컬럼 라인(RCL00), 제1 스페어 셀(SC0), 제1 로우 구동부(XDRV00), 제2 노말 로우 라인(WL10), 제2 노말 컬럼 라인(CL10), 제2 메모리 셀(MC1), 제2 스페어 로우 라인(RWL10), 제2 스페어 컬럼 라인(RCL10), 제2 스페어 셀(SC1), 제2 로우 구동부(XDRV10), 제1 컬럼 구동부(YDRV00), 제1 컬럼 접속부(RS00), 제2 컬럼 구동부(YDRV10) 및 제2 컬럼 접속부(RS10)에 더하여, 제3 노말 로우 라인(WL20), 제3 노말 컬럼 라인(CL20), 제3 메모리 셀(MC2), 제3 스페어 로우 라인(RWL20), 제3 스페어 컬럼 라인(RCL20), 제3 스페어 셀(SC2), 제3 로우 구동부(XDRV20), 제4 노말 로우 라인(WL30), 제4 노말 컬럼 라인(CL30), 제4 메모리 셀(MC3), 제4 스페어 로우 라인(RWL30), 제4 스페어 컬럼 라인(RCL30), 제4 스페어 셀(SC3), 제4 로우 구동부(XDRV30), 제3 컬럼 구동부(YDRV20), 제3 컬럼 접속부(RS20), 제4 컬럼 구동부(YDRV30) 및 제4 컬럼 접속부(RS30)를 더 포함할 수 있다. 도 2의 제1 공통 로우 접속부(FSO)는 도 5의 제1 공통 로우 접속부(FSO')로 대체될 수 있다.

도 5에 추가된 구성요소들 및 그 동작 방법은 도 2에서 설명한 것들과 유사할 수 있으므로, 상세한 설명은 생략하기로 한다. 이하, 도 5의 제1 공통 로우 접속부(FS0')에 대해서만 보다 상세히 설명한다.

제1 공통 로우 접속부(FS0')은 도 2의 제1 스위칭부(SW00), 제2 스위칭부(SW01), 제3 스위칭부(SW02) 및 제4 스위칭부(SW03)에 더하여, 제5 스위칭부(SW04), 제6 스위칭부(SW05), 제7 스위칭부(SW06) 및 제8 스위칭부(SW07)를 더 포함할 수 있다. 도 2의 퓨즈부(FO)는 도 5의 퓨즈부(FO')로 대체될 수 있다.

퓨즈부(FO')는 하나의 게이트 단 및 제1 내지 제4 접합 단을 포함할 수 있다. 퓨즈부(F0')의 게이트 단은 제1 내지 제4 노말 로우 라인(WL00, WL01, WL02, WL03)에 공통으로 접속될 수 있다. 퓨즈부(FO')의 제1 접합 단은 제1 접속 노드(CN0)에 접속되고, 제2 접합 단은 제2 접속 노드(CN1)에 접속되고, 제3 접합 단은 제3 접속 노드(CN2)에 접속되고, 제4 접합 단은 제4 접속 노드(CN3)에 접속될 수 있다. 이러한 경우, 퓨즈부(F0')는 제1 노말 로우 라인(WL00)과 제1 접속 노드(CN0)의 전압 상태에 따라 제1 프로그램 여부가 결정될 수 있고, 제2 노말 로우 라인(WL10)과 제2 접속 노드(CN1)의 전압 상태에 따라 제2 프로그램 여부가 결정될 수 있고, 제3 노말 로우 라인(WL20)과 제3 접속 노드(CN2)의 전압 상태에 따라 제3 프로그램 여부가 결정될 수 있고, 제4 노말 로우 라인(WL30)과 제4 접속 노드(CN3)의 전압 상태에 따라 제4 프로그램 여부가 결정될 수 있다. 제1 내지 제4 프로그램은 서로 독립적으로 수행될 수 있다. 이러한 퓨즈부(FO)의 구조는 후술하는 도 6a 및 도 6b의 평면도에 예시적으로 나타내었다.

제5 스위칭부(SW04)는 제3 로우 선택신호(XSEL<02>)에 따라 제3 접속 노드(CN2)와 제3 스페어 로우 라인(RWL20)을 선택적으로 접속할 수 있다. 예컨대, 제5 스위칭부(SW04)는 제3 메모리 셀(MC2)에 접근시 제3 메모리 셀(MC2)이 불량인 경우 제3 접속 노드(CN2)와 제3 스페어 로우 라인(RWL20)을 접속할 수 있고, 반대의 경우는 차단할 수 있다. 또한, 제5 스위칭부(SW04)는 상기 제3 프로그램이 수행될 때 제3 접속 노드(CN2)와 제3 스페어 로우 라인(RWL20)을 접속할 수 있다.

제6 스위칭부(SW05)는 제4 로우 선택신호(XSEL<03>)에 따라 제4 접속 노드(CN3)와 제4 스페어 로우 라인(RWL30)을 선택적으로 접속할 수 있다. 예컨대, 제6 스위칭부(SW05)는 제4 메모리 셀(MC3)에 접근시 제4 메모리 셀(MC3)이 불량인 경우 제4 접속 노드(CN3)와 제4 스페어 로우 라인(RWL30)을 접속할 수 있고, 반대의 경우 차단할 수 있다. 또한, 제6 스위칭부(SW06)는 상기 제4 프로그램이 수행될 때 제4 접속 노드(CN3)와 제4 스페어 로우 라인(RWL30)을 접속할 수 있다.

제7 스위칭부(SW06)는 제3 프로그램 인에이블신호(EN_REPAIR<20>)에 따라 제3 스페어 로우 라인(RWL30)과 접지전압(VSS)단을 선택적으로 접속할 수 있다. 예컨대, 제7 스위칭부(SW06)는 퓨즈부(F0')를 상기 제3 프로그램하는 경우 제3 스페어 로우 라인(RWL30)과 접지전압(VSS)단을 접속할 수 있고, 그외의 경우는 차단할 수 있다.

제8 스위칭부(SW07)는 제4 프로그램 인에이블신호(EN_REPAIR<30>)에 따라 제4 스페어 로우 라인(RWL30)과 접지전압(VSS)단을 선택적으로 접속할 수 있다. 예컨대, 제8 스위칭부(SW07)는 퓨즈부(F0')를 상기 제4 프로그램하는 경우 제4 스페어 로우 라인(RWL40)과 접지전압(VSS)단을 접속할 수 있고, 그 외의 경우는 차단할 수 있다.

이상으로 설명한 도 5에서와 같이, 하나의 퓨즈부(F0')가 네 개의 접합단을 갖는다면, 제1 내지 제4 메모리 셀(MC0, MC1, MC2, MC3) 및 이들 각각과 대응하는 제1 내지 제4 스페어 셀(SC0, SC1, SC2, SC3)의 연결 여부를 제어할 수 있음을 알 수 있다. 이때, 하나의 퓨즈부(FO')가 네 개의 접합단을 갖는 구조의 예들에 대해서는 도 6a 및 도 6b를 참조하여 보다 상세히 설명하기로 한다.

도 6a는 도 5의 퓨즈부의 일례를 보여주는 평면도이다.

도 6a를 참조하면, 퓨즈부(F0')는 반도체 기판의 활성영역(ACT) 상에 게이트 절연막(미도시됨)을 개재하여 형성되고 네 개의 변을 갖는 게이트 전극(G)과, 게이트 전극(G)의 네 개의 변 각각과 대응하도록 활성영역(ACT) 내에 형성되는 제1 내지 제4 접합 영역(J1, J2, J3, J4)을 포함할 수 있다. 제1 내지 제4 접합 영역(J1, J2, J3, J4)은 활성영역(ACT)의 해당 영역을 노출시키는 마스크 패턴을 형성한 후, 노출된 영역으로 불순물을 도핑하는 방식으로 형성될 수 있다.

여기서, 게이트 전극(G)에 고전압이 인가되고 제1 접합 영역(J1)에 저전압이 인가되면, 게이트 전극(G)과 제1 접합 영역(J1) 사이에서 제1 절연 파괴가 발생할 수 있다(좌측 번개무늬 참조). 유사하게, 게이트 전극(G)과 제2 접합 영역(J2) 사이의 제2 절연 파괴(하측 번개무늬 참조), 게이트 전극(G)과 제3 접합 영역(J3) 사이의 제3 절연 파괴(우측 번개무늬 참조), 및 게이트 전극(G)과 제4 접합 영역(J4) 사이의 제4 절연 파괴(상측 번개무늬 참조)가 발생할 수 있다. 제1 내지 제4 절연 파괴는 서로 독립적으로 수행될 수 있다.

도 6b는 도 5의 퓨즈부의 다른 일례를 보여주는 평면도이다.

도 6b를 참조하면, 도 6a와 달리, 게이트 전극(G)은 활성영역(ACT) 밖으로 돌출된 부분을 가질 수도 있다. 이러한 경우에도 활성영역(ACT) 내에서는 네 개의 변을 가질 수 있고, 활성영역(ACT) 내의 네 개의 변 각각과 대응하는 제1 내지 제4 접합 영역(J1, J2, J3, J4)이 활성영역(ACT) 내에 형성될 수 있다. 이러한 제1 내지 제4 접합 영역(J1, J2, J3, J4)은 별도의 마스크 패턴 형성 공정 없이 기 형성된 게이트 전극(G)에 의해 드러나는 활성영역(ACT)으로 불순물을 도핑하는 방식으로 형성될 수 있다. 활성영역(ACT) 바깥쪽은 절연 물질에 의해 형성되는 소자분리영역일 수 있다.

도 6b의 실시예에 의하는 경우, 도 6a의 실시예에 비하여 마스크 공정 수가 감소하고 접합 영역 사이의 분리가 용이한 장점이 있다.

이상으로 설명한 도 4 내지 도 6b에서는 하나의 퓨즈부(F0')가 필요에 따라 네 개의 접합 단을 갖는 경우를 나타내었다. 그러나, 필요에 따라 하나의 퓨즈부(F0')는 세 개의 접합 단을 갖거나 다섯 개 이상의 접합 단을 가질 수도 있다. 예컨대, 메모리 영역 및 스페어 영역의 개수에 따라 퓨즈부(F0')의 접합 단의 개수는 변형될 수 있다. 이를 일반화하여 나타내면 도 7과 같다.

도 7은 본 발명의 일 실시예에 따른 퓨즈부 및 퓨즈부와 접속하는 복수의 스위칭부를 보여주는 도면이다.

도 7을 참조하면, 본 발명의 일 실시예에 따른 퓨즈부(F)는 하나의 게이트 단 및 P개의 접합 단(J1, J2, J3, J4, … , JP-1, JP)을 가질 수 있다. P개의 접합 단(J1, J2, J3, J4, … , JP-1, JP) 각각에는 P개의 스위칭부(SW1, SW2, SW3, SW4, … , SWP-1, SWP)의 일단이 연결될 수 있다. P개의 스위칭부(SW1, SW2, SW3, SW4, … , SWP-1, SWP)는 전술한 제1 스위칭부(SW00), 제2 스위칭부(SW01), 제5 스위칭부(SW04), 제6 스위칭부(SW05) 등과 대응할 수 있다. 도시하지는 않았지만, P개의 스위칭부(SW1, SW2, SW3, SW4, … , SWP-1, SWP)의 타단은, P개의 다른 스위칭부 각각과 연결될 수 있다. P개의 다른 스위칭부 각각은 일단이 P개의 스위칭부(SW1, SW2, SW3, SW4, … , SWP-1, SWP) 각각과 연결되고 타단이 저전압단 예컨대, 접지전압단과 연결될 수 있다. 즉, P개의 다른 스위칭부는 전술한 제3 스위칭부(SW02), 제4 스위칭부(SW03), 제7 스위칭부(SW06), 제8 스위칭부(SW07) 등과 대응할 수 있다.

이와 같이 퓨즈부(F)가 서로 분리된 P개의 접합 단(J1, J2, J3, J4, … , JP-1, JP)을 갖는 경우, 퓨즈부(F)와 P개의 접합 단(J1, J2, J3, J4, … , JP-1, JP) 각각의 사이의 절연 파괴가 독립적으로 수행될 수 있다. 그에 따라, 퓨즈부(F)와 P개의 스위칭부(SW1, SW2, SW3, SW4, … , SWP-1, SWP) 각각의 사이의 도전 패스도 독립적으로 형성될 수 있다.

하나의 퓨즈부(F), P개의 스위칭부(SW1, SW2, SW3, SW4, … , SWP-1, SWP) 및 상기 다른 P개의 스위칭부(미도시됨)가 하나의 공통 로우 접속부를 구성하여 P개의 메모리 영역 및 P개의 스위칭 영역을 제어할 수 있다. 이와 같이 공통 로우 접속부가 하나의 퓨즈부(F)를 이용할 수 있으므로 공통 로우 접속부가 차지하는 면적이 감소할 수 있다. 그에 따라 반도체 메모리의 면적이 감소할 수 있다.

하나의 퓨즈부(F)가 복수의 접합단을 갖는 구조의 예들에 대해서는 도 8a 내지 도 10을 참조하여 보다 예시적으로 설명하기로 한다.

도 8a 내지 도 8c는 도 7의 퓨즈부의 예들을 보여주는 평면도로서, 특히 퓨즈부가 세 개의 접합단을 갖는 경우를 나타낸다.

도 8a를 참조하면, 퓨즈부(F)는 반도체 기판의 활성영역(ACT) 상에 게이트 절연막(미도시됨)을 개재하여 형성되고 삼각형 형상을 갖는 게이트 전극(G)과, 게이트 전극(G)의 세 개의 변 각각과 대응하도록 활성영역(ACT) 내에 형성되는 제1 내지 제3 접합 영역(J1, J2, J3)을 포함할 수 있다.

도 8b를 참조하면, 도 8a와 달리 게이트 전극(G)이 삼각형 형상이 아닌 라인 형상일 수 있고, 활성영역(ACT) 밖으로 돌출될 수 있다. 이러한 경우에도 활성영역(ACT)과 중첩하는 세 개의 변을 가질 수 있고, 이러한 활성영역(ACT) 내의 세 개의 변 각각과 대응하는 제1 내지 제3 접합 영역(J1, J2, J3)이 활성영역(ACT) 내에 형성될 수 있다.

도 8c를 참조하면, 게이트 전극(G)이 활성영역(ACT)과 중첩하는 세 개의 변을 가짐은 도 8a 및 도 8b와 동일하다. 그러나, 이러한 게이트 전극(G)에 의해 활성영역(ACT)이 게이트 전극(G)의 세 개의 변 각각과 대응하는 세 개의 영역으로 구분될 수 있고, 이러한 세 개의 영역 내에 제1 내지 제3 접합 영역(J1, J2, J3)이 형성될 수 있다.

도 9a 및 도 9b는 도 7의 퓨즈부의 다른 예들을 보여주는 평면도로서, 특히 퓨즈부가 다섯 개의 접합단을 갖는 경우를 나타낸다.

도 9a를 참조하면, 퓨즈부(F)는 반도체 기판의 활성영역(ACT) 상에 게이트 절연막(미도시됨)을 개재하여 형성되고 오각형 형상을 갖는 게이트 전극(G)과, 게이트 전극(G)의 다섯 개의 변 각각과 대응하도록 활성영역(ACT) 내에 형성되는 제1 내지 제5 접합 영역(J1, J2, J3, J4, J5)을 포함할 수 있다.

도 9b를 참조하면, 게이트 전극(G)은 활성영역(ACT) 밖으로 돌출될 수 있으나, 활성영역(ACT)과 중첩하는 다섯 개의 변을 가질 수 있다. 이러한 게이트 전극(G)에 의해 활성영역(ACT)은 게이트 전극(G)의 다섯 개의 변 각각과 대응하는 다섯 개의 영역으로 구분될 수 있고, 이러한 다섯 개의 영역 내에 제1 내지 제5 접합 영역(J1, J2, J3, J4, J5)이 형성될 수 있다.

한편, 위 도 8a 내지 9b는 게이트 전극(G)의 평면 형상이 볼록 다각형인 경우를 도시하고 있으나, 게이트 전극(G)의 평면 형상은 오목 다각형일 수도 있다. 이는 도 10에 예시적으로 나타내었다.

도 10은 도 7의 퓨즈부의 다른 예를 보여주는 평면도로서, 특히 퓨즈부가 열 개의 접합단을 갖는 경우를 나타낸다.

도 10을 참조하면, 퓨즈부(F)는 반도체 기판의 활성영역(ACT) 상에 게이트 절연막(미도시됨)을 개재하여 형성되고 오목 십각형 형상을 갖는 게이트 전극(G)과, 게이트 전극(G)의 열 개의 변 각각과 대응하도록 활성영역(ACT) 내에 형성되는 제1 내지 제10 접합 영역(J1, J2, J3, J4, J5, J6, J7, J8, J9, J10)을 포함할 수 있다.

위와 같은 퓨즈부의 게이트 전극의 형상 및 접합 영역의 배치를 일반화하면, 평면상 게이트 전극은 활성영역 내에 N개의 변을 갖는 다각형 형상을 가질 수 있다. 게이트 전극이 활성영역 밖으로 돌출되거나 활성영역 안에 존재하는 경우에도 활성영역과 중첩하는 변은 N개일 수 있다. 또한, 다각형은 볼록 다각형 또는 오목 다각형을 포함할 수 있다. 게이트 전극 바깥의 활성영역 내에는 N개의 변과 대응하는 N개의 접합 영역이 형성될 수 있다. 게이트 전극과 N개의 접합 영역 각각의 사이의 절연 파괴는 서로 독립적으로 수행될 수 있다.

전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 11 내지 도 15는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.

도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.

도 11을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.

기억부(1010)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.

기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 제1 내지 제N(여기서, N은 3 이상의 자연수) 메모리 셀 각각의 일단이 접속된 제1 내지 제N 접속 라인; 상기 제1 내지 제N 메모리 셀 각각과 대응하는 제1 내지 제N 스페어 셀 각각의 일단이 접속된 제1 내지 제N 스페어 라인; 상기 제1 내지 제N 접속 라인을 소정 전압으로 구동하기 위한 구동 블록; 및 상기 제1 내지 제N 메모리 셀의 불량 여부에 따라 상기 제1 내지 제N 접속 라인과 대응하는 상기 제1 내지 제N 스페어 라인을 선택적으로 접속하는 리페어 접속 블록을 포함하고, 상기 리페어 접속 블록은, 상기 제1 내지 제N 접속 라인에 공통적으로 접속되는 게이트단 및 상기 제1 내지 제N 스페어 라인 각각에 접속되는 제1 내지 제N 접합단을 포함하고, 상기 제1 내지 제N 접합단 각각과 상기 게이트단 사이의 절연 파괴(dielectric breakdown)는 독립적으로 수행될 수 있다. 이를 통해, 기억부(1010)의 면적이 감소하고 집적도가 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 면적이 감소하고 집적도가 향상될 수 있다.

연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.

제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.

본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.

도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.

도 12를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.

본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.

기억부(1111)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.

캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 제1 내지 제N(여기서, N은 3 이상의 자연수) 메모리 셀 각각의 일단이 접속된 제1 내지 제N 접속 라인; 상기 제1 내지 제N 메모리 셀 각각과 대응하는 제1 내지 제N 스페어 셀 각각의 일단이 접속된 제1 내지 제N 스페어 라인; 상기 제1 내지 제N 접속 라인을 소정 전압으로 구동하기 위한 구동 블록; 및 상기 제1 내지 제N 메모리 셀의 불량 여부에 따라 상기 제1 내지 제N 접속 라인과 대응하는 상기 제1 내지 제N 스페어 라인을 선택적으로 접속하는 리페어 접속 블록을 포함하고, 상기 리페어 접속 블록은, 상기 제1 내지 제N 접속 라인에 공통적으로 접속되는 게이트단 및 상기 제1 내지 제N 스페어 라인 각각에 접속되는 제1 내지 제N 접합단을 포함하고, 상기 제1 내지 제N 접합단 각각과 상기 게이트단 사이의 절연 파괴(dielectric breakdown)는 독립적으로 수행될 수 있다. 이를 통해 캐시 메모리부(1120)의 면적이 감소하고 집적도가 향상될 수 있다. 결과적으로, 프로세서(1100)의 면적이 감소하고 집적도가 향상될 수 있다.

도 12에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.

버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.

본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.

본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.

여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.

통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.

미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.

도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.

도 13을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Mersonal Digital Assistant), 휴대용 컴퓨터(Mortable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Mortable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.

프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.

주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 제1 내지 제N(여기서, N은 3 이상의 자연수) 메모리 셀 각각의 일단이 접속된 제1 내지 제N 접속 라인; 상기 제1 내지 제N 메모리 셀 각각과 대응하는 제1 내지 제N 스페어 셀 각각의 일단이 접속된 제1 내지 제N 스페어 라인; 상기 제1 내지 제N 접속 라인을 소정 전압으로 구동하기 위한 구동 블록; 및 상기 제1 내지 제N 메모리 셀의 불량 여부에 따라 상기 제1 내지 제N 접속 라인과 대응하는 상기 제1 내지 제N 스페어 라인을 선택적으로 접속하는 리페어 접속 블록을 포함하고, 상기 리페어 접속 블록은, 상기 제1 내지 제N 접속 라인에 공통적으로 접속되는 게이트단 및 상기 제1 내지 제N 스페어 라인 각각에 접속되는 제1 내지 제N 접합단을 포함하고, 상기 제1 내지 제N 접합단 각각과 상기 게이트단 사이의 절연 파괴(dielectric breakdown)는 독립적으로 수행될 수 있다. 이를 통해, 주기억장치(1220)의 면적이 감소하고 집적도가 향상될 수 있다. 결과적으로, 시스템(1200)의 면적이 감소하고 집적도가 향상될 수 있다.

또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.

보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 제1 내지 제N(여기서, N은 3 이상의 자연수) 메모리 셀 각각의 일단이 접속된 제1 내지 제N 접속 라인; 상기 제1 내지 제N 메모리 셀 각각과 대응하는 제1 내지 제N 스페어 셀 각각의 일단이 접속된 제1 내지 제N 스페어 라인; 상기 제1 내지 제N 접속 라인을 소정 전압으로 구동하기 위한 구동 블록; 및 상기 제1 내지 제N 메모리 셀의 불량 여부에 따라 상기 제1 내지 제N 접속 라인과 대응하는 상기 제1 내지 제N 스페어 라인을 선택적으로 접속하는 리페어 접속 블록을 포함하고, 상기 리페어 접속 블록은, 상기 제1 내지 제N 접속 라인에 공통적으로 접속되는 게이트단 및 상기 제1 내지 제N 스페어 라인 각각에 접속되는 제1 내지 제N 접합단을 포함하고, 상기 제1 내지 제N 접합단 각각과 상기 게이트단 사이의 절연 파괴(dielectric breakdown)는 독립적으로 수행될 수 있다. 이를 통해, 보조기억장치(1230)의 면적이 감소하고 집적도가 향상될 수 있다. 결과적으로, 시스템(1200)의 면적이 감소하고 집적도가 향상될 수 있다.

또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 7의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 7의 1300 참조)들을 포함할 수 있다.

인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.

도 14를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.

저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.

인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.

임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 제1 내지 제N(여기서, N은 3 이상의 자연수) 메모리 셀 각각의 일단이 접속된 제1 내지 제N 접속 라인; 상기 제1 내지 제N 메모리 셀 각각과 대응하는 제1 내지 제N 스페어 셀 각각의 일단이 접속된 제1 내지 제N 스페어 라인; 상기 제1 내지 제N 접속 라인을 소정 전압으로 구동하기 위한 구동 블록; 및 상기 제1 내지 제N 메모리 셀의 불량 여부에 따라 상기 제1 내지 제N 접속 라인과 대응하는 상기 제1 내지 제N 스페어 라인을 선택적으로 접속하는 리페어 접속 블록을 포함하고, 상기 리페어 접속 블록은, 상기 제1 내지 제N 접속 라인에 공통적으로 접속되는 게이트단 및 상기 제1 내지 제N 스페어 라인 각각에 접속되는 제1 내지 제N 접합단을 포함하고, 상기 제1 내지 제N 접합단 각각과 상기 게이트단 사이의 절연 파괴(dielectric breakdown)는 독립적으로 수행될 수 있다. 이를 통해, 임시 저장 장치(1340)의 면적이 감소하고 집적도가 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 면적이 감소하고 집적도가 향상될 수 있다.

도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.

도 15를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.

데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 제1 내지 제N(여기서, N은 3 이상의 자연수) 메모리 셀 각각의 일단이 접속된 제1 내지 제N 접속 라인; 상기 제1 내지 제N 메모리 셀 각각과 대응하는 제1 내지 제N 스페어 셀 각각의 일단이 접속된 제1 내지 제N 스페어 라인; 상기 제1 내지 제N 접속 라인을 소정 전압으로 구동하기 위한 구동 블록; 및 상기 제1 내지 제N 메모리 셀의 불량 여부에 따라 상기 제1 내지 제N 접속 라인과 대응하는 상기 제1 내지 제N 스페어 라인을 선택적으로 접속하는 리페어 접속 블록을 포함하고, 상기 리페어 접속 블록은, 상기 제1 내지 제N 접속 라인에 공통적으로 접속되는 게이트단 및 상기 제1 내지 제N 스페어 라인 각각에 접속되는 제1 내지 제N 접합단을 포함하고, 상기 제1 내지 제N 접합단 각각과 상기 게이트단 사이의 절연 파괴(dielectric breakdown)는 독립적으로 수행될 수 있다. 이를 통해, 메모리(1410)의 면적이 감소하고 집적도가 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 면적이 감소하고 집적도가 향상될 수 있다.

더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.

인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.

본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 제1 내지 제N(여기서, N은 3 이상의 자연수) 메모리 셀 각각의 일단이 접속된 제1 내지 제N 접속 라인; 상기 제1 내지 제N 메모리 셀 각각과 대응하는 제1 내지 제N 스페어 셀 각각의 일단이 접속된 제1 내지 제N 스페어 라인; 상기 제1 내지 제N 접속 라인을 소정 전압으로 구동하기 위한 구동 블록; 및 상기 제1 내지 제N 메모리 셀의 불량 여부에 따라 상기 제1 내지 제N 접속 라인과 대응하는 상기 제1 내지 제N 스페어 라인을 선택적으로 접속하는 리페어 접속 블록을 포함하고, 상기 리페어 접속 블록은, 상기 제1 내지 제N 접속 라인에 공통적으로 접속되는 게이트단 및 상기 제1 내지 제N 스페어 라인 각각에 접속되는 제1 내지 제N 접합단을 포함하고, 상기 제1 내지 제N 접합단 각각과 상기 게이트단 사이의 절연 파괴(dielectric breakdown)는 독립적으로 수행될 수 있다. 이를 통해, 버퍼 메모리(1440)의 면적이 감소하고 집적도가 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 면적이 감소하고 집적도가 향상될 수 있다.

더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.

F: 퓨즈부 SW1~SWP: 제1 내지 제P 스위칭부
J1~JP: 제1 내지 제P 접합단

Claims

게이트단; 및
제1 내지 제N 접합단(여기서, N은 3 이상의 자연수)을 포함하고,
상기 제1 내지 제N 접합단 각각과 상기 게이트단 사이의 절연 파괴(dielectric breakdown)가 독립적으로 수행되는
퓨즈 소자.
제1 항에 있어서,
상기 게이트단은, 활성영역과 중첩하는 N개의 변을 갖는 다각형 형상을 갖고,
상기 제1 내지 제N 접합단은 상기 N개의 변 각각과 대응하도록 상기 활성영역 내에 형성되는
퓨즈 소자.
제2 항에 있어서,
상기 다각형은, 볼록 다각형 또는 오목 다각형인
퓨즈 소자.
제2 항에 있어서,
상기 게이트단의 적어도 일부는 상기 활성영역 밖으로 돌출되는
퓨즈 소자.
제1 항에 있어서,
상기 제1 내지 제N 접합단 각각과 일단이 연결된 제1 내지 제N 스위칭부를 더 포함하는
퓨즈 소자.
제5 항에 있어서,
상기 제1 내지 제N 스위칭부의 타단 각각과 일단이 연결되고 타단이 접지 전압단과 연결되는 제1 내지 제N 다른(other) 스위칭부를 더 포함하는
퓨즈 소자.
반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
제1 내지 제N(여기서, N은 3 이상의 자연수) 메모리 셀 각각의 일단이 접속된 제1 내지 제N 접속 라인;
상기 제1 내지 제N 메모리 셀 각각과 대응하는 제1 내지 제N 스페어 셀 각각의 일단이 접속된 제1 내지 제N 스페어 라인;
상기 제1 내지 제N 접속 라인을 소정 전압으로 구동하기 위한 구동 블록; 및
상기 제1 내지 제N 메모리 셀의 불량 여부에 따라 상기 제1 내지 제N 접속 라인과 대응하는 상기 제1 내지 제N 스페어 라인을 선택적으로 접속하는 리페어 접속 블록을 포함하고,
상기 리페어 접속 블록은,
상기 제1 내지 제N 접속 라인에 공통적으로 접속되는 게이트단 및 상기 제1 내지 제N 스페어 라인 각각에 접속되는 제1 내지 제N 접합단을 포함하고, 상기 제1 내지 제N 접합단 각각과 상기 게이트단 사이의 절연 파괴(dielectric breakdown)는 독립적으로 수행되는 퓨즈부를 포함하는
전자 장치.
제7 항에 있어서,
상기 게이트단은, 활성영역과 중첩하는 N개의 변을 갖는 다각형 형상을 갖고,
상기 제1 내지 제N 접합단은 상기 N개의 변 각각과 대응하도록 상기 활성영역 내에 형성되는
전자 장치.
제8 항에 있어서,
상기 다각형은, 볼록 다각형 또는 오목 다각형인
전자 장치.
제8 항에 있어서,
상기 게이트단의 적어도 일부는 상기 활성영역 밖으로 돌출되는
전자 장치.
제7 항에 있어서,
상기 리페어 접속 블록은,
상기 제1 내지 제N 메모리 셀 중 제t 메모리 셀(여기서, t는 1 이상 N 이하의 자연수)이 불량인 경우, 상기 게이트단과 제t 접합단 사이의 절연 파괴에 의하여 제t 접속 라인과 제t 스페어 라인을 접속하는
전자 장치.
제11 항에 있어서,
상기 리페어 접속 블록은,
상기 제1 내지 제N 접합단과 상기 제1 내지 제N 스페어 라인 사이에 각각 접속되는 제1 내지 제N 스위칭부를 더 포함하고,
상기 게이트단과 제t 접합단 사이의 절연 파괴가 수행된 후, 상기 제t 메모리 셀에 접근시, 상기 제t 스위칭부가 턴온되는
전자 장치.
제11 항에 있어서,
상기 리페어 접속 블록은,
상기 제1 내지 제N 접합단과 상기 제1 내지 제N 스페어 라인 사이에 각각 접속되는 제1 내지 제N 스위칭부; 및
상기 제1 내지 제N 스페어 라인과 상기 제1 내지 제N 스위칭부 사이에 각각 일단이 접속되고 타단이 접지 전압단과 연결되는 제1 내지 제N 다른 스위칭부를 더 포함하고,
상기 게이트단과 제t 접합단 사이의 절연 파괴시, 제t 스위칭부 및 제t 다른 스위칭부가 턴온되는
전자 장치.
제7 항에 있어서,
상기 반도체 메모리는,
제1 내지 제N 메모리 셀 각각의 타단이 접속되고, 상기 제1 내지 제N 접속 라인과 교차하는 방향으로 연장하는 제1 내지 제N 추가 접속 라인;
상기 제1 내지 제N 스페어 셀 각각의 타단이 접속되고, 상기 제1 내지 제N 스페어 라인과 교차하는 방향으로 연장하는 제1 내지 제N 추가 스페어 라인;
상기 제1 내지 제N 추가 스페어 라인을 소정 전압으로 구동하기 위한 추가 구동 블록; 및
상기 제1 내지 제N 메모리 셀의 불량 여부에 따라 상기 제1 내지 제N 추가 접속 라인과 대응하는 상기 제1 내지 제N 추가 스페어 라인을 선택적으로 접속하는 추가 리페어 접속 블록을 더 포함하는
전자 장치.
제14 항에 있어서,
상기 추가 리페어 접속 블록은,
상기 제1 내지 제N 메모리 셀 중 제t 메모리 셀(여기서, t는 1 이상 N 이하의 자연수)이 불량인 경우, 제t 추가 접속 라인과 제t 추가 스페어 라인을 차단하는
전자 장치.
제15 항에 있어서,
상기 추가 리페어 접속 블록은,
상기 제1 내지 제N 추가 접속 라인과 상기 제1 내지 제N 추가 스페어 라인 사이에 각각 접속되는 제1 내지 제N 추가 스위칭부를 더 포함하고,
상기 제t 메모리 셀에 접근시 제t 추가 스위칭부가 턴오프되는
전자 장치.
제7 항에 있어서,
상기 제1 내지 제N 메모리 셀 및 상기 제1 내지 제N 스페어 셀은, 상기 제1 내지 제N 접속 라인 및 상기 제1 내지 제N 추가 접속 라인을 통하여 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 소자를 포함하는
전자 장치.
제7 항에 있어서,
상기 전자 장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
전자 장치.
제7 항에 있어서,
상기 전자 장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
전자 장치.
제7 항에 있어서,
상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
전자 장치.
제7 항에 있어서,
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
전자 장치.
제7 항에 있어서,
상기 전자 장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
전자 장치.