CN107393586B - 电子设备 - Google Patents

电子设备 Download PDF

Info

Publication number
CN107393586B
CN107393586B CN201710015158.XA CN201710015158A CN107393586B CN 107393586 B CN107393586 B CN 107393586B CN 201710015158 A CN201710015158 A CN 201710015158A CN 107393586 B CN107393586 B CN 107393586B
Authority
CN
China
Prior art keywords
memory
data
pairs
local
global
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710015158.XA
Other languages
English (en)
Other versions
CN107393586A (zh
Inventor
李宰渊
徐弘周
金世东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN107393586A publication Critical patent/CN107393586A/zh
Application granted granted Critical
Publication of CN107393586B publication Critical patent/CN107393586B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/084—Multiuser, multiprocessor or multiprocessing cache systems with a shared cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/202—Non-volatile memory
    • G06F2212/2024—Rewritable memory not requiring erasing, e.g. resistive or ferroelectric RAM
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Human Computer Interaction (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

一种电子设备可以包括半导体存储器。半导体存储器可以包括：全局线对，所述全局线对包括全局位线和全局源极线；多个单元矩阵，所述多个单元矩阵耦接在所述全局位线和所述全局源极线之间，每个单元矩阵包括多个局部线对和耦接到所述多个局部线对的多个储存单元，其中每个储存单元可操作以储存数据并耦接在对应的局部线对的局部线之间；以及多个隔离开关对，所述多个隔离开关对将所述多个单元矩阵耦接到所述全局线对的全局位线和全局源极线，每个单元矩阵一个隔离开关对。

Description

电子设备
相关申请的交叉引用
本申请要求2016年5月17日提交的申请号为10-2016-0060289、名称为“电子设备”的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本专利文献涉及存储电路或存储器件以及它们在电子设备或电子系统的应用。
背景技术
近来，随着电子装置趋向于小型化、低功耗、高性能、多功能等，在本领域内已经需要能在各种电子装置(诸如计算机、便携式通信设备等)中储存信息的半导体器件， 并且已经对半导体器件进行了研究。这种半导体器件包括能够利用它们根据施加的电压 或电流而在不同电阻状态之间切换的特性来储存数据的半导体器件，例如RRAM(电阻 式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电式随机存取存储器)、 MRAM(磁性随机存取存储器)、电熔丝等。
发明内容
在本专利文献中公开的技术包括存储电路或存储器件以及它们在电子设备或电子 系统中的应用和其通过减少泄漏电流来增加感测裕度的电子设备的各种实施例。
另外，在本专利文献中公开的技术包括存储电路或存储器件以及它们在电子设备或 电子系统中的应用和其通过在全局位线中降低阻容(RC)延迟值来提高读取操作速率和写入操作速率的电子设备的各种实施例。
在一个实施例中，电子设备可以包括半导体存储器。半导体存储器可以包括：全局线对，所述全局线对包括全局位线和全局源极线；多个单元矩阵，所述多个单元矩阵耦 接在所述全局位线和所述全局源极线之间，每个单元矩阵包括多个局部线对和耦接到所 述多个局部线对的多个储存单元，其中每个储存单元可操作以储存数据并耦接在对应的 局部线对的局部线之间；以及多个隔离开关对，所述多个隔离开关对将所述多个单元矩 阵耦接到所述全局线对的全局位线和全局源极线，每个单元矩阵一个隔离开关对。
半导体存储器可以可操作以控制所述隔离开关对到单元矩阵，使得选中的单元矩阵 的所述多个局部线对浮置，同时未选中的单元矩阵的所述多个局部线对以接地电压被驱 动。
多个单元矩阵中的每个单元矩阵还可以包括：多个局部选择开关对，所述多个局部 选择开关对耦接在所述单元矩阵的两端与所述多个局部线对之中对应的局部线对之间； 以及一个或更多个放电开关对，所述放电开关对耦接到所述多个局部线对之中对应的局 部线对。
当所述多个单元矩阵之中对应的单元矩阵为选中的单元矩阵时，所述半导体存储器 可以可操作以关断单元矩阵的一个或更多个放电开关对而使对应的局部线对浮置，以及 当所述多个单元矩阵之中对应的单元矩阵是未选中的单元矩阵时，所述一个或更多个放 电开关对可以被导通而以接地电压驱动对应的局部线对。
每个隔离开关对可以包括将对应的单元连接到全局位线或从全局位线断开的第一 隔离开关以及将对应的单元连接到全局源极线或从全局源极线断开的第二隔离开关。
每个储存单元可以包括可变电阻元件，所述可变电阻元件呈现不同电阻状态以用于 储存数据以及包括磁性隧道结。
半导体存储器还可以包括：全局线驱动器，所述全局线驱动器耦接到全局线对，以及在读取操作或写入操作期间用预定电压驱动全局线对。
电阻式储存单元的每个电阻式储存单元可以包括：选择单元；以及可变电阻元件，所述可变电阻元件的电阻值基于储存在电阻式储存单元中的数据来决定。
可变电阻元件可以包括相变可变电阻元件。
电子设备还可以包括微处理器。微处理器可以包括：控制单元，所述控制单元用于从所述微处理器的外部接收具有命令的信号、提取或解码命令，或者执行对微处理器的 信号的输入/输出控制；运算单元，所述运算单元用于根据所述控制单元中的命令的解码 结果来执行运算；以及存储器单元，所述存储器单元用于储存要被运算的数据、与运算 结果相对应的数据或要被运算的数据的地址。所述半导体存储器可以是所述微处理器内 的所述存储器单元的一部分。
电子设备还可以包括处理器。处理器可以包括：核心单元，所述核心单元用于根据从所述处理器的外部输入的命令利用数据来执行与命令相对应的操作；高速缓冲存储器单元，所述高速缓冲存储器单元用于储存要被运算的数据、与运算结果相对应的数据或 要被运算的数据的地址；以及总线接口，所述总线接口耦接在核心单元和高速缓冲存储 器单元之间，以及在核心单元和高速缓冲存储器单元之间传送数据。半导体存储器可以 是所述处理器内的所述高速缓冲存储器单元的一部分。
电子设备还可以包括处理系统。处理系统可以包括：处理器，所述处理器用于解释接收到的命令，以及根据命令的解释结果来控制信息的操作；辅助存储器件，所述辅助 存储器件用于储存用于解释命令的程序和信息；主存储器件，所述主存储器件用于从所 述辅助存储器件导入和储存程序和信息，使得当程序被运行时所述处理器可以使用程序 和信息来执行操作；以及接口设备，所述接口设备用于执行所述处理器、所述辅助存储 器件和所述主存储器件中的一种或更多种与外部之间的通信。半导体存储器可以是所述 处理系统内的所述辅助存储器件或所述主存储器件的一部分。
电子设备还可以包括数据储存系统。数据储存系统可以包括：储存设备，所述储存设备用于储存数据以及不管电源如何而保留储存的数据；控制器，所述控制器用于根据 从外部输入的命令来控制储存设备的数据输入/输出；临时储存设备，所述临时储存设备 用于临时储存在储存设备和外部之间交换的数据；以及接口，所述接口用于执行储存设 备、控制器和临时储存设备中的一种或更多种与外部之间的通信。半导体存储器可以是 所述数据储存系统内所述储存设备或所述临时储存设备的一部分。
电子设备还可以包括存储系统。存储系统可以包括：存储器，所述存储器用于储存数据以及不管电源如何而保留储存的数据；存储器控制器，所述存储器控制器用于根据 从外部输入的命令来控制存储器的数据输入/输出；缓冲存储器，所述缓冲存储器用于缓 冲在存储器和外部之间交换的数据；以及接口，所述接口用于执行存储器、存储器控制 器和缓冲存储器中的一种或更多种与外部之间的通信。半导体存储器可以是所述存储系 统内存储器或缓冲存储器的一部分。
附图说明
图1图示隧道阻障层介于两个磁性层之间的磁性隧道结(MTJ)。
图2A和图2B是图示在可变电阻元件210中储存数据的原理的示意图。
图3是图示根据一个实施例的包括可变电阻元件210的存储电路(器件)的示意图。
图4是图示单元矩阵MAT1的内部结构的示意图。
图5A是图示当与单元矩阵MAT1、局部线对BL1/SL1和字线WL1_1相对应的电 阻式储存单元SC被选中时在读取操作期间读取电流(IR)如何流动的示意图。
图5B是图示当与单元矩阵MAT1、局部线对BL1/SL1和字线WL1_1相对应的电 阻式储存单元SC被选中时在写入操作期间写入电流(IW1和IW2)如何流动的示意图。
图6A是图示在读取操作或写入操作期间与选中的单元矩阵MAT1相对应的开关的开/关状态的示意图。
图6B是图示在读取操作或写入操作期间与未选中的单元矩阵MAT2相对应的开关的开/关状态的示意图。
图7是图示用根据一个实施例的存储器件实现的微处理器的示例的配置图。
图8是图示用根据一个实施例的存储器件实现的处理器的示例的配置图。
图9是图示用根据一个实施例的存储器件实现的系统的示例的配置图。
图10是图示用根据一个实施例的存储器件实现的数据储存系统的示例的配置图。
图11是图示用根据一个实施例的存储器件实现的存储系统的示例的配置图。
具体实施方式
下面参照附图详细地描述公开的技术的各种示例和实施例。
附图不一定成比例，且在某些情况下，为了清楚地图示所述示例或实施例的某些特 征，在附图中至少一些结构的比例可以被夸大。在附图或说明书中呈现的多层结构中具有两层或更多层的特定实施例中，所示的这些层的相对位置关系或布置这些层的顺序反映了对于所描述或所图示的示例的具体实施方式，而不同的相对位置关系或布置这些层的不同顺序是可能的。此外，所描述或所图示的多层结构的示例可以不反映存在于该特 定多层结构内的所有层(例如，一个或更多个附加层可以存在于图示的两个层之间)。作 为具体的示例，当所描述或所示的多层结构中的第一层被称为在第二层“上”或“之上” 或者在衬底“上”或“之上”时，该第一层可以直接形成在第二层或衬底上，还可以表 示一个或更多个其他的中间层可以存在于该第一层与第二层或衬底之间的结构。贯穿本 公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。
根据本公开的实施例的半导体器件可以包括可变电阻元件，每个可变电阻元件呈现 具有不同电阻值的不同电阻状态以用于储存数据。下面，可变电阻元件可以具有可变电阻特性以及包括单层或多层。可变电阻元件可以包括用于RRAM(电阻式随机存取存储 器)、PRAM(相变随机存取存储器)、FRAM(铁电式随机存取存储器)、以及MRAM (磁性随机存取存储器)等的材料。例如，可变电阻元件可以包括硫基化合物、过渡金 属化合物、铁电物质或铁磁物质。然而，本专利公开不限于上述示例，合适的可变电阻 元件具有根据施加到其两端部的电压或电流而在不同的电阻状态之间切换的性能。
在一些实施例中，可变电阻元件可以包括金属氧化物。金属氧化物的示例可以包括 过渡金属氧化物，诸如镍(Ni)氧化物、钛(Ti)氧化物、铪(Hf)氧化物、锆(Zr) 氧化物、钨(W)氧化物、钴(CO)氧化物，以及钙钛矿基材料(诸如STO(SrTiO) 和PCMO(PrCaMnO))。可变电阻元件可以具有随着电流丝(current filament)随着 空位移动而形成或消失来在不同电阻状态之间切换的性能。
在一些实施例中，可变电阻元件可以包括相变材料，所述相变材料可以包括硫族化 物基材料，诸如GST(Ge-Sb-Te)。这种可变电阻元件能基于温度而被稳定在作为一个 电阻状态的晶态和作为另一个电阻状态的非晶态之间的一个状态。可变电阻元件的温度 能被控制以使元件的状态在两个不同电阻状态之间切换。
在一些实施例中，可变电阻元件可以包括其中隧道阻障层介于两个磁性层之间的结 构。磁性层可以由诸如NiFeCo和CoFe的材料形成或包括诸如NiFeCo和CoFe的材料， 以及隧道阻障层可以由诸如Al2O3的材料形成或包括诸如Al2O3的材料。可变电阻元件 根据磁性层的磁化方向而在不同电阻状态之间切换。例如，当磁性层的磁化方向平行时， 可变电阻元件可以处于低电阻状态。当磁性层的磁化方向反平行时，可变电阻元件可以 处于高电阻状态。
图1图示隧道阻障层介于两个磁性层之间的磁性隧道结(MTJ)。参考图1，MTJ 100包括作为顶电极的第一电极层110、作为底电极的第二电极层120、包括第一磁性层112 和第二磁性层122的一对磁性层、以及介于第一磁性层112和第二磁性层122之间的隧 道阻障层130。
在一些实施例中，第一磁性层112可以是自由铁磁层或包括自由铁磁层，其中自由铁磁层的磁化方向根据施加到MTJ 100的电流的方向而变化，而第二磁性层122可以是 钉扎铁磁层或包括钉扎铁磁层，其中钉扎铁磁层的磁化方向是固定的。
MTJ 100的电阻状态随着第一电磁层112相对于第二电磁层122的相对方向而变化，而且MTJ 100的电阻值根据改变第一电磁层112相对于第二电磁层122的相对方向 的电流的方向而变化，以便写入通过两个电阻状态中的一个电阻状态来表示的“1”或“0” 的数据。
图2A和图2B是图示在可变电阻元件210中储存数据的操作的示意图。可变电阻元件210可以是参考图1描述的MTJ 100或包括参考图1描述的MTJ 100。
图2A描述在可变电阻元件210中储存逻辑低电平的数据的操作。在具有可变电阻元件210的阵列的存储器内，其内要储存数据的可变电阻元件210可以通过使能耦接到 可变电阻元件210的字线230并导通用作激活或去激活可变电阻元件210的开关元件的 晶体管220来选择。当如箭头所示电流从第一端部251流向第二端部252时，即当如图 1所示电流从第一电极层110(MTJ 100的顶电极)流向第二电极层120(MTJ 100的底 电极)时，第一电极层110(自由铁磁层)的方向变得与第二电极层120(钉扎铁磁层) 的方向平行以致将可变电阻元件210设定为低电阻状态。当可变电阻元件210在低电阻 状态时，定义为“逻辑低”数据被储存在可变电阻元件210内。
图2B描述在可变电阻元件210中储存逻辑高电平的数据的操作。同样地，耦接到可变电阻元件210的字线230被使能以导通晶体管220。当电流从第二端部252流向第 一端部251时(箭头方向)，即当电流从第二电极层120流向第一电极层110时，第一电 极层110的方向变得与第二电极层120的方向反平行以致将可变电阻元件210设定为高 电阻状态。当可变电阻元件210在高电阻状态时，定义为“逻辑高”数据被储存在可变 电阻元件210内。
储存在可变电阻元件210内的数据的逻辑值取决于可变电阻元件210的电阻状态。当可变电阻元件210内高电阻状态和低电阻状态之间的差异巨大时，因为两个不同的电 阻状态是彼此容易区别的，所以读取储存在可变电阻元件210内的数据是相对容易的。 然而，当可变电阻元件210内高电阻状态和低电阻状态之间的差异微小时，可能难以正 确地读取储存在可变电阻元件210内的数据，增大了错误地读取数据的几率。因此，令 人期待的是开发一种即使在可变电阻元件内高电阻状态和低电阻状态之间的差异微小也 能够准确地读取储存在可变电阻元件内的数据的技术。
图3是图示根据一个实施例的包括可变电阻元件210的存储电路(器件)的示意图。
参考图3，存储电路(或器件)可以包括多个单元矩阵MAT1到MATm(其中“m” 是自然数)、全局线对GBL和GSL、多个隔离开关对GB1/GS1到GBm/GSm、行控制 器310、列控制器320、包括第一驱动单元331和第二驱动单元332的全局线驱动器330。
全局线对GBL和GSL可以包括全局位线GBL和全局源极线GSL。隔离开关对 GB1/GS1到GBm/GSm可以包括耦接在对应的单元矩阵和全局位线GBL之间的第一隔 离开关GB1到GBm以及耦接在所述对应的单元矩阵和全局源极线GSL之间的第二隔 离开关GS1到GSm。
图4是图示单元矩阵MAT1的内部结构的示意图。
参考图4，单元矩阵MAT1可以包括多个局部线对BL1/SL1到BLn/SLn(其中“n” 是自然数)、多个耦接在局部线对BL1/SL1到BLn/SLn(其中“n”是自然数)之中对应 的局部线对之间的电阻式储存单元SC、一对共用节点CN1和CN2、局部选择开关对 BS1/SS1到BSn/SSn以及多个放电开关对BD1/SD1到BDn/SDn。
局部线对BL1/SL1到BLn/SLn中的每个局部线对可以包括局部位线BL1到BLn 和局部源极线SL1到SLn。局部选择开关对BS1/SS1到BSn/SSn可以包括耦接在对应的 局部位线BL1到BLn和共用节点CN1之间的第一局部选择开关BS1到BSn以及耦接在 对应的局部源极线SL1到SLn和共用节点CN2之间的第二局部选择开关SS1到SSn。 放电开关对BD1/SD1到BDn/SDn可以包括耦接在对应的局部位线BL1到BLn和共用 节点CN2之间的放电开关BD1到BDn以及耦接在对应的局部源极线SL1到SLn和共 用节点CN1之间的放电开关SD1到SDn。
电阻式储存单元SC可以包括可变电阻元件R和串联耦接至可变电阻元件R的选择单元S。在一些实施例中，当“逻辑低”数据被储存时，可变电阻元件R可以具有低电 阻状态，而当“逻辑高”数据被储存时，可变电阻元件R可以具有高电阻状态。在一些 实施例中，当“逻辑高”数据被储存时，可变电阻元件R可以具有低电阻状态，而当“逻 辑低”数据被储存时，可变电阻元件R可以具有高电阻状态。下面，作为一个实施例， 假定存储电路遵照前者的情况，其中当“逻辑低”数据被储存时，可变电阻元件R具有 低电阻状态，而当“逻辑高”数据被储存时，可变电阻元件R具有高电阻状态。选择单 元S可以响应于多个字线WL1_1到WL1_x(其中“x”是自然数)的电压来导通或关断。 在此，为了图示方便起见，图4示出了一个电阻式储存单元SC的内部结构。
局部选择开关对BS1/SS1到BSn/SSn可以在多个局部选择信号LS1<1:n>之中对应的局部选择信号被使能时导通，以及在多个局部选择信号LS1<1:n>之中对应的局部选择信号被禁止时关断。被导通的局部选择开关对可以将对应的局部线对的局部位线BL1到BLn或局部源极线SL1到SLn电连接到共用节点对CN1或CN2。被关断的局部选择开 关对可以将对应的局部线对的局部位线BL1到BLn或局部源极线SL1到SLn从共用节 点对CN1或CN2电断开。
放电开关对BD1/SD1到BDn/SDn可以在对应的放电信号DIS<1>被使能时导通。 当对应的放电信号DIS<1>被禁止时，放电开关对BD1/SD1到BDn/SDn可以被关断。当 放电开关对BD1/SD1到BDn/SDn被导通时，对应的局部线对可以被驱动到接地电压 VSS。当放电开关对BD1/SD1到BDn/SDn被关断时，对应的局部线对可以变为浮置。
尽管图4仅示出了单元矩阵MAT1的内部结构，但其它单元矩阵MAT2到MATm 可以具有如图4所示的相同结构以及以相同的方式来操作。
当激活信号ACT被使能时，行控制器310激活与行地址RADD相对应的字线 WL1_1到WL1_x至WLm_1到WLm_x。当预充电信号PRE被使能时，行控制器310 可以预充电激活的字线。
列控制器320可以产生第一使能信号SAEN和第二使能信号WDEN、多个放电信 号DIS<1:m>以及多个局部选择信号LS1<1:n>到LSm<1:n>。当读取信号RD被使能时， 列控制器320可以使能第一使能信号SAEN，而当写入信号WT被使能时，列控制器320 可以使能第二使能信号WDEN。
当读取信号RD或写入信号WT被使能时，列控制器320可以禁止多个放电信号 DIS<1:m>之中的由列地址CADD指定的放电信号同时使能其它放电信号；使能多个局 部选择信号LS1<1:n>到LSm<1:n>之中的由列地址CADD指定的局部选择信号同时禁 止其它局部选择信号。
例如，当列地址CADD指定单元矩阵MAT1的局部线对BL1/SL1时，列控制器320 可以将与选中的单元矩阵MAT1相对应的放电信号DIS<1>禁止到逻辑低电平而将其它 的放电信号DIS<2:m>使能到逻辑高电平。而且，列控制器320可以将与选中的局部线 对BL1/SL1相对应的局部选择信号LS1<1>使能到逻辑高电平，而将其它的局部选择信 号LS1<2:n>到LSm<1:n>禁止到逻辑低电平。
在此，当激活命令、预充电命令、读取命令以及写入命令被施加到存储器件(电路)时，激活信号ACT、预充电信号PRE、读取信号RD以及写入信号WT可以分别被使能。
当对应的放电信号被使能时，隔离开关对GB1/GS1到GBm/GSm可以被关断。当 对应的放电信号被禁止时，隔离开关对GB1/GS1到GBm/GSm可以被导通。控制隔离 开关对GB1/GS1到GBm/GSm的信号可以是或包括通过反相对应的放电信号DIS<1:m> 而获得的信号。在隔离开关对GB1/GS1到GBm/GSm之中，被导通的隔离开关对可以 将全局线对GBL和GSL与对应的单元矩阵彼此电连接，而被关断的隔离开关对可以将 全局线对GBL和GSL从对应的单元矩阵电断开。
例如，当单元矩阵MAT1被选中时，放电信号DIS<1>被禁止，而其它放电信号 DIS<2:m>被使能，以便导通隔离开关对GB1/GS1同时关断其它隔离开关对GB2/GS2到 GBm/GSm。隔离开关对GB1/GS1可以将单元矩阵MAT1电连接到全局线对GBL和 GSL，而其它隔离开关对GB2/GS2到GBm/GSm可以将对应的单元矩阵MAT2到MATm 从全局线对GBL和GSL电断开。
当对应的放电信号DIS<1>被使能时放电开关对BD1/SD1到BDn/SDn可以被导通，而当放电信号DIS<1>被禁止时放电开关对BD1/SD1到BDn/SDn可以被关断。当放电开 关对BD1/SD1到BDn/SDn被导通时，对应的局部线对可以被驱动到接地电压VSS，而 当放电开关对BD1/SD1至BDn/SDn被关断时，对应的局部线对可以变为浮置。
当第一使能信号SAEN被使能时，全局线驱动器330可以感测并输出储存在选中的电阻式储存单元中的数据(OUT)，而当第二使能信号WDEN被使能时，全局线驱动器 330可以具有写入选中的电阻式储存单元中的输入数据IN。对于这些操作，全局线驱动 器330可以包括第一驱动单元331和第二驱动单元332。
当第一使能信号SAEN被使能时，全局线驱动器330可以将读取电压供应到全局线对GBL和GSL，使得读取电流流经选中的电阻式储存单元，并且选中的电阻式储存单 元的数据可以被感测。
例如，当与单元矩阵MAT1、局部线对BL1/SL1和字线WL1_1相对应的电阻式储 存单元SC被选中时，第一驱动单元331可以利用高于接地电压VSS的读取电压来驱动 全局位线GBL，而第二驱动单元332可以利用接地电压VSS驱动全局源极线GSL。
图5A是图示当与单元矩阵MAT1、局部线对BL1/SL1和字线WL1_1相对应的电 阻式储存单元SC被选中时在读取操作期间读取电流IR如何流动的示意图。
参考图5A，读取电流IR从第一驱动单元331流经全局位线GBL、单元矩阵MAT1 的第一隔离开关GB1、单元矩阵MAT1的共用节点CN1、局部选择开关BS1、局部位线 BL1、储存单元SC、局部源极线SL1、局部选择开关SS1、单元矩阵MAT1的共用节点 CN2、第二隔离开关GS1和全局源极线GSL的路径，以及经由读取电流IR感测的电阻 式储存单元SC的数据可以被输出(OUT)。
当第二使能信号WDEN被使能时，全局线驱动器330在基于输入数据IN的方向上 将写入电压施加到全局线对GBL和GSL，以便提供流经选中的电阻式储存单元的写入 电流使得输入数据IN被写入选中的电阻式储存单元中。
例如，当与单元矩阵MAT1、局部线对BL1/SL1和字线WL1_1相对应的电阻式储 存单元SC被选中并且数据“0”要被写入选中的电阻式储存单元SC时，第一驱动单元 331可以利用高于接地电压VSS的第一写入电压来驱动全局位线GBL，而第二驱动单元 332可以利用接地电压VSS驱动全局源极线GSL。当数据“1”要被写入时，第二驱动 单元332可以利用高于接地电压VSS的第二写入电压来驱动全局源极线GSL，而第一驱 动单元331可以利用接地电压VSS来驱动全局位线GBL。
图5B是图示当与单元矩阵MAT1、局部线对BL1/SL1和字线WL1_1相对应的电 阻式储存单元SC被选中时在写入操作期间写入电流IW1和IW2如何流动的示意图。
当数据“0”被写入时，第一写入电流IW1以与读取电流IR的方向相同的方向流 经与读取电流IR流经的相同路径，使得选中的电阻式储存单元SC的可变电阻元件被切 换到低电阻状态并且数据“0”被写入(参见图5B中的实线箭头)。当数据“1”被写入 时，第二写入电流IW2以与读取电流IR的方向相反方向流动，使得选中的电阻式储存 单元SC的可变电阻元件切换到高电阻状态并且数据“1”被写入(参见图5B中的虚线 箭头)。
图6A是图示当单元矩阵MAT1被选中用于读取操作或写入操作时在读取操作或写入操作期间单元矩阵MAT1的局部选择开关BS1/SS1和放电开关对BD1/SD1的开状态 或关状态的示意图。
参考图6A，与单元矩阵MAT1相对应的隔离开关对GB1/GS1可以被导通，并且与 多个局部选择开关对BS1/SS1到BSn/SSn之中选中的局部线对BL1/SL1相对应的局部 选择开关对BS1/SS1可以被导通，同时其它局部选择开关对BS2/SS2到BSn/SSn被关断。 另外，所有耦接到局部线对BL1/SL1到BLn/SLn中的任意线的放电开关对BD1/SD1到 BDn/SDn可以被关断。
图6B是图示当单元矩阵MAT2未选中用于读取操作或写入操作时在读取操作或写入操作期间单元矩阵MAT2的局部选择开关BS1/SS1和放电开关对BD1/SD1的开状态 或关状态的示意图。
参考图6B，与单元矩阵MAT2相对应的隔离开关对GB2/GS2可以被关断，并且所 有耦接到局部线对BL1/SL1到BLn/SLn中的任意线的放电开关对BD1/SD1到BDn/SDn 可以被导通。
如图6B所示，由于未被存储器件(电路)选中的单元矩阵通过对应的隔离开关对从全局线对电切断，因此存在于未选中的单元矩阵中的寄生组件(包括寄生电阻和寄生 电容)未在全局线对中示出。因此，RC延迟能够被减少，这导致操作速率提高。
另外，当在没有隔离开关对的情况下在未选中的单元矩阵中共用节点直接耦接到全 局线对时，全局线对与局部线对之间可以在全局线对的电压变高时因桥接效应而发生泄 漏电流。然而，桥接效应可以通过使在图3的存储器件(电路)中未选中的单元矩阵的 共用节点浮置来防止。因此，可能由泄漏电流导致的故障或功耗可以被减少。
根据本公开的实施方式的电子设备可以随着在一对局部线中发生的泄漏电流被减 小而具有增大的感测裕度。
另外，根据本公开的实施方式的电子设备可以通过减小在全局位线中出现的RC延迟值而具有增大的读取操作速率和写入操作速率。
如上所述的存储器电路或半导体器件可以用在各种设备或系统中。在图7到图11中图示可以由如上所述的存储电路或半导体器件实现的一些设备或系统。
图7是图示用根据一个实施例的存储器件实现的微处理器的示例的配置图。
参考图7，微处理器1000可以控制和调整从各种外部设备接收数据、处理数据以及然后将结果发送到外部设备的一系列处理。微处理器1000可以包括存储器单元1010、 运算单元1020、以及控制单元1030等。微处理器1000可以是各种数据处理设备，诸如 中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、以及应用处理 器(AP)等。
存储器单元1010可以是处理器寄存器、以及寄存器等，并且是用于将数据储存在微处理器1000中的部分。存储器单元1010可以包括数据寄存器、地址寄存器、浮点寄 存器、以及其它各种寄存器等。存储器单元1010可以用于临时储存用于执行运算的数据、 运算单元1020中的运算结果数据以及其中储存要被执行的数据的地址。
存储器单元1010可以包括如上所述的实施例的存储器件中的一种或更多种。例如， 存储器单元1010可以：包括全局线对，所述全局线对包括全局位线和全局源极线；耦接在全局位线和全局源极线之间的多个单元矩阵，每个单元矩阵包括多个局部线对和耦接到多个局部线对的多个储存单元，其中每个储存单元可操作以储存数据并耦接在对应的局部线对的局部线之间；以及将多个单元矩阵耦接到全局线对的全局位线和全局源极线的多个隔离开关对，每个单元矩阵一个隔离开关对。经由这些，可以提高存储器单元1010的运行速度，并且可以减少存储器单元1010的功耗。结果，可以提高微处理器1000的 性能，并且可以降低微处理器1000的功耗。
运算单元1020可以根据通过控制单元1030解码命令的结果来执行多个算术与逻辑 运算。运算单元1020可以包括一个或更多个算术与逻辑单元(ALU)等。
控制单元1030可以从微处理器1000的存储器单元1010、运算单元1020、以及外 部设备等接收信号，并且执行命令的提取或解码、微处理器的信号输入/输出控制以及运 行通过程序表示的处理。
根据该实施例的微处理器1000还可以包括高速缓冲存储器单元1040，所述高速缓冲存储器单元1040可以临时储存要输出到外部设备的数据或者除了存储器单元1010之 外还从外部设备输入的数据。高速缓冲存储器单元1040可以经由总线接口1050而与存 储器单元1010、运算单元1020和控制单元1030交换数据。
图8是图示用根据一个实施例的存储器件实现的处理器的示例的配置图。
参考图8，处理器1100可以通过除了微处理器的功能之外还包括各种功能来提高性 能和实现多功能，其中微处理器控制和调整从各种外部设备接收数据、处理数据以及然后将结果发送到外部设备的一系列处理。处理器1100可以包括用作微处理器的核心单元1110、用于临时储存数据的高速缓冲存储器单元1120以及用于在内部设备和外部设备之间传送数据的总线接口1130。处理器1100可以包括诸如多核处理器、图形处理单元 (GPU)、应用处理器(AP)等的各种片上系统(SoC)。
核心单元1110可以是用于算术与逻辑运算从外部设备输入的数据的部分，并且可以包括存储器单元1111、运算单元1112和控制单元1113。
存储器单元1111可以是处理器寄存器、和寄存器等，并且是用于在处理器1100中储存数据的部分。存储器单元1111可以包括数据寄存器、地址寄存器、浮点寄存器、和 其它各种寄存器等。存储器单元1111可以用于临时储存用于执行运算的数据、运算单元 1112中的运算结果数据以及其中储存要被执行的数据的地址。运算单元1112是在处理器 1100内执行运算的部分，并且可以根据通过控制单元1113解码命令的结果来执行多个算 术与逻辑运算。运算单元1112可以包括一个或更多个算术与逻辑单元(ALU)等。控制 单元1113可以从处理器1100的存储器单元1111、运算单元1112、和外部设备等接收信 号，并且执行命令的提取或解码、处理器1111的信号输入/输出控制以及运行通过程序 表示的处理。
高速缓冲存储器单元1120是临时储存数据以补偿以高速操作的核心单元1110与以 低速操作的外部设备之间的数据处理速度差的部分。高速缓冲存储器单元1120可以包括 主储存部1121、二级储存部1122和三级储存部1123。通常，高速缓冲存储器单元1120 可以包括主储存部1121和二级储存部1122，而当高容量被需要时高速缓冲存储器单元 1120可以包括三级储存部1123。高速缓冲存储器单元1120可以随着需要而包括更多储 存部。即，包括在高速缓冲存储器中的储存部的数量可以随设计而定。在主储存部1121、 二级储存部1122和三级储存部1123中用于储存并确定数据的速度可以彼此相同或彼此 不同。当储存部的处理速度不同时，主储存部的速度可以是最快的。高速缓冲存储器单 元1120的主储存部1121、二级储存部1122和三级储存部1123之中的一个或更多个储存 部可以包括如上所述的一个或更多个存储器件的实施例。例如，高速缓冲存储器单元1120 可以：包括全局线对，所述全局线对包括全局位线和全局源极线；耦接在全局位线和全 局源极线之间的多个单元矩阵，每个单元矩阵包括多个局部线对和耦接到多个局部线对 的多个储存单元，其中每个储存单元可操作以储存数据并耦接在对应的局部线对的局部 线之间；以及将多个单元矩阵耦接到全局线对的全局位线和全局源极线的多个隔离开关 对，每个单元矩阵一个隔离开关对。经由这些，可以提高高速缓冲存储器单元1120的操 作速度，并且可以减少高速缓冲存储器单元1120的功耗。结果，可以提高处理器1100 的性能，并且可以降低处理器1100的功耗。
图8是图示所有主储存部1121、二级储存部1122和三级储存部1123被配置在高速缓冲存储器单元1120内的配置图。然而，高速缓冲存储器单元1120的所有主储存部1121、二级储存部1122和三级储存部1123被配置在核心单元1110的外部，并且核心单元1110 和外部设备之间的处理速度差可以得到补偿。另外，高速缓冲存储器单元1120的主储存 部1121可以被配置在核心单元1110内，二级储存部1122和三级储存部1123可以被配 置在核心单元1110的外部，而处理速度差的补偿功能可以被提高。另外，主储存部1121 和二级储存部1122可以被配置在核心单元1110内，而三级储存部1123可以被配置在核 心单元1110的外部。
总线接口1130是通过耦接核心单元1110、高速缓冲存储器单元1120和外部设备来允许数据被有效地传送的部分。
处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储器单元1120。多个核心单元1110和高速缓冲存储器单元1120可以直接耦接，或 者可以经由总线接口1130耦接。多个核心单元1110所有都可以具有与如上所述的核心 单元相同的配置。当处理器1100包括多个核心单元1110时，高速缓冲存储器单元1120 的主储存部1121可以对应于多个核心单元1110的数量，并且主储存部1121可以被配置 在每个核心单元1110中，而二级储存部1122和三级储存部1123可以被配置在多个核心 单元1110的外部以经由总线接口1130来共享。在此，主储存部1121的处理速度可以比 二级储存部1122和三级储存部1123的处理速度快。在其它实施例中，主储存部1121和 二级储存部1122可以对应于多个核心单元1110的数量，并且可以被配置在每个核心单 元1110中，三级储存部1123可以被配置为在多个核心单元1110的外部中经由接口来共 享。
处理器1100还可以包括用于储存数据的嵌入式存储器单元1140、用于以有线或无线方式与外部设备发送和接收数据的通信模块单元1150、用于驱动外部储存设备的存储器控制单元1160、用于处理在处理器1100中处理的数据或从外部输入设备输入的数据 并将处理后的数据输出到外部接口设备等的媒体处理单元1170，并且还可以包括多个模 块和器件。添加的多个模块可以经由总线接口1130而与核心单元1110和高速缓冲存储 器单元1120交换数据。
嵌入式存储器单元1140可以包括非易失性存储器以及易失性存储器。易失性存储器可以包括动态随机存取存储器(DRAM)、移动DRAM、静态随机存取存储器(SRAM) 和用于执行与其类似功能的存储器，而非易失性存储器可以包括只读存储器(ROM)、 NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存 取存储器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM)、磁性随机存取存储器 (MRAM)和用于执行与其类似功能的存储器。
通信模块单元1150可以包括可以耦接到有线网络的模块、可以耦接到无线网络的模块以及所有这些模块。可以耦接到有线网络的模块可以包括局域网(LAN)、通用串行 总线(USB)、以太网、以及电力线通信(PLC)等用于经由传输线发送和接收数据的类 似的各种设备。可以耦接到无线网络的模块可以包括红外线数据协会(IrDA)、码分多 址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(ZigBee)、 泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、 无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、 以及超宽带(UWB)等用于在没有传输线的情况下发送和接收数据的类似的各种设备。
存储器控制单元1160可以处理和管理在处理器1100和根据不同于处理器1100的通 信标准操作的外部储存设备之间传输的数据，并且包括用于控制存储器控制器的各种控 制器，其中存储器控制器诸如集成设备电子(IDE)、串行高级技术附件(SATA)、小型 计算机系统接口(SCSI)、独立磁盘冗余阵列(RAID)、固态磁盘(SSD)、外部SATA (eSATA)、个人计算机存储卡国际协会(PCMCIA)、通用串行总线(USB)、安全数字 卡(SD)、迷你安全数字卡(mSD)、微型SD、安全数字高容量(SDHC)、记忆棒卡、 智能媒体卡(SM)、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑型快闪存储 器(CF)等。
媒体处理单元1170可以处理在处理器1100中处理的数据或者以视频、音频和其它形式从外部输入设备输入的数据，然后将数据输出到外部接口设备。媒体处理单元1170 可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频(HD音频)、 以及高清晰度多媒体接口(HDMI)控制器等。
图9是图示出用根据一个实施例的存储器件实现的系统的示例的配置图。
参考图9，系统1200是用于处理数据的设备，并且可以对用于执行一系列操作的数据执行输入、处理、输出、通信、以及储存等。系统1200可以包括处理器1210、主存 储器件1220、辅助存储器件1230、以及接口设备1240等。系统1200可以是使用处理来 操作的各种电子系统，诸如计算机、服务器、个人数字助理(PDA)、便携式计算机、网 络平板、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器(PMP)、 相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听系统、以及智能电 视等。
处理器1210可以控制诸如输入命令的解释、以及储存在系统1200中的数据的操作和比较等的处理。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、 单/多核处理器、图形处理单元(GPU)、应用处理器(AP)、以及数字信号处理器(DSP) 等。
主存储器件1220可以是从辅助存储器件1230导入程序代码或数据并且当程序被执 行时储存和运行程序代码或数据的存储器件。当电源被中断时，储存在主存储器件1220中的内容可以被保留。主存储器件1220可以包括全局线对；多个单元矩阵，每个单元矩 阵包括多个局部线对以及一个或更多个耦接在多个局部线对之中对应局部线对的局部线 之间的电阻式储存单元；以及多个耦接在对应的单元矩阵的两端和全局线对之间的隔离 开关对，其中与多个单元矩阵之中选中的单元矩阵相对应的隔离开关对被导通，并且与 未选中的单元矩阵相对应的隔离开关对被关断。经由这些，可以增加主存储器件1220 的操作速度，并且可以减小主存储器件1220的功耗。结果，可以提高系统1200的性能， 并且可以减小系统1200的功耗。
主存储器件1220还可以包括当电源中断时内容被完全擦除的易失性存储器，诸如静态随机存取存储器(SRAM)、和动态随机存取存储器(DRAM)等。另一方面，主存 储器件1220可以不包括如上所述的存储器件的实施例，而可以包括当电源中断时内容被 完全擦除的易失性存储器，诸如静态随机存取存储器(SRAM)、和动态随机存取存储器 (DRAM)等。
辅助存储器件1230可以是用于储存数据和程序代码的存储器件。辅助存储器件1230的速度比主存储器件1220的速度慢，但是辅助存储器件1230可以储存大量数据。 辅助存储器件1230可以包括：全局线对；多个单元矩阵，每个单元矩阵包括多个局部线 对以及一个或更多个耦接在多个局部线对之中对应的局部线对的局部线之间的电阻式储 存单元；以及多个耦接在对应的单元矩阵的两端和全局线对之间的隔离开关对，其中与 多个单元矩阵之中选中的单元矩阵相对应的隔离开关对被导通，而与未选中的单元矩阵 相对应的隔离开关对被关断。经由这些，可以增大主存储器件1220的操作速度，并且可 以减小主存储器件1220的功耗。结果，可以提高系统1200的性能，并且可以减小系统 1200的功耗。
辅助存储器件1230还可以包括数据储存系统，诸如利用磁性的磁带和磁盘、利用光的激光盘、利用光和磁性的磁光盘、固态盘(例如，SSD)、通用串行总线存储器 (USBM)、安全数字(SD)、迷你安全数字卡(mSD)、微型SD、安全数字高容量(SDHC)、 记忆棒卡、智能媒体卡(SM)、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑 型快闪存储器(CF)等。另一方面，辅助存储器件1230可以不包括如上所述的存储器 件的实施例，而可以包括数据储存系统，诸如利用磁性的磁带和磁盘、利用光的激光盘、 利用光和磁性的磁光盘、固态盘(SSD)、通用串行总线存储器(USBM)、安全数字(SD)、 迷你安全数字卡(mSD)、微型(SD)、安全数字高容量(SDHC)、记忆棒卡、智能媒体 卡(SM)、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑型快闪存储器(CF) 等。
接口设备1240可以在系统1200和外部设备之间交换命令、和数据等，并且可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、人机接口设备(HID)、以及通信设备 等。通信设备可以包括可以耦接到有线网络的模块、可以耦接到无线网络的模块以及所 有这些模块。可以耦接到有线网络的模块可以包括局域网(LAN)、通用串行总线(USB)、 以太网、以及电力线通信(PLC)等用于经由传输线发送和接收数据的类似的各种设备。 可以耦接到无线网络的模块可以包括红外线数据协会(IrDA)、码分多址(CDMA)、时 分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(ZigBee)、泛在传感 器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线 宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、以及宽带CDMA(WCDMA)、 超宽带(UWB)等用于在没有传输线的情况下发送和接收数据的类似的各种设备。
图10是图示用根据一个实施例的存储器件实现的数据储存系统的示例的配置图。
参考图10，数据储存系统1300可以包括用于储存数据并且具有非易失性特性的储存设备1310、用于控制储存设备的控制器1320、用于耦接到外部设备的接口1330以及 用于临时储存数据的临时储存设备1340。数据储存系统1300可以是诸如硬盘驱动器 (HDD)、光盘只读存储器(CDROM)、数字通用盘(DVD)、以及固态盘(SSD)等的 磁盘类型，并且可以是诸如通用串行总线存储器(USBM)、安全数字(SD)、迷你安全 数字卡(mSD)、微型SD、安全数字高容量(SDHC)、记忆棒卡、智能媒体卡(SM)、 多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑型快闪存储器(CF)等卡类型。
储存设备1310可以包括半永久性储存数据的非易失性存储器。非易失性存储器可以包括只读存储器(ROM)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储 器(PRAM)、电阻式随机存取存储器(RRAM)、以及磁性随机存取存储器(MRAM) 等。
控制器1320可以控制储存设备1310与接口1330之间的数据交换。控制器1320可以包括处理器1321，其中处理器1321执行用于处理经由接口1330从数据储存系统1300 的外部输入的命令的操作等。
接口1330可以在数据储存系统1300和外部设备之间交换命令、和数据等。当数据储存系统1300可以是卡类型时，接口1330可以与在诸如通用串行总线存储器(USBM)、 安全数字(SD)、迷你安全数字卡(mSD)、微型SD、安全数字高容量(SDHC)、记忆 棒卡、智能媒体卡(SM)、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑型快 闪存储器(CF)等的设备中使用的接口兼容、或者与在与其类似的设备中使用的接口兼 容。当数据储存系统1300可以是磁盘类型时，接口1330可以与诸如集成设备电子(IDE)、 串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、外部SATA(eSATA)、个 人计算机存储卡国际协会(PCMCIA)、以及通用串行总线(USB)等的接口兼容、或者 与用在与其类似的设备中的接口兼容。接口1330可以与具有不同类型的一种或更多种接 口兼容。
临时储存设备1340可以根据与外部设备、控制器、系统的接口的多样化和高性能来临时储存数据以在接口1330和储存设备1310之间有效地传送数据。临时储存设备 1340可以包括如上所述的存储器件的实施例中的一种或更多种。例如，临时储存设备 1340可以包括：全局线对，所述全局线对包括全局位线和全局源极线；耦接在全局位线 和全局源极线之间的多个单元矩阵，每个单元矩阵包括多个局部线对和耦接到多个局部 线对的多个储存单元，其中每个储存单元可操作以储存数据并耦接在对应的局部线对的 局部线之间；以及将多个单元矩阵耦接到全局线对的全局位线和全局源极线的多个隔离 开关对，每个单元矩阵一个隔离开关对。经由这些，可以增大临时储存设备1340的操作 速度，并且可以减小临时存储装置1340的功耗。结果，可以提高数据储存系统1300的 性能，并且可以减小数据储存系统1300的功耗。
图11是图示用根据一个实施例的存储器件实现的存储系统的示例的配置图。
参考图11，存储系统1400可以包括用于储存数据并具有非易失性特性的存储器1410、用于控制存储器的存储器控制器1420以及用于耦接到外部设备的接口1430。存 储系统1400可以是卡类型，诸如固态盘(SSD)、通用串行总线存储器(USBM)、安全 数字(SD)、迷你安全数字卡(mSD)、微型SD、安全数字高容量(SDHC)、记忆棒卡、 智能媒体卡(SM)、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑型快闪存储 器(CF)等。
存储器1410可以包括如上所述的存储器件的实施例中的一种或更多种。例如，存储器1410可以包括：全局线对，所述全局线对包括全局位线和全局源极线；耦接在全局 位线和全局源极线之间的多个单元矩阵，每个单元矩阵包括多个局部线对和耦接到多个 局部线对的多个储存单元，其中每个储存单元可操作以储存数据并耦接在对应的局部线 对的局部线之间；以及将多个单元矩阵耦接到全局线对的全局位线和全局源极线的多个 隔离开关对，每个单元矩阵一个隔离开关对。经由这些，可以增大存储器1410的操作速 度，并且可以降低存储器1410的功耗。因此，可以提高存储系统1400的性能，并且可 以降低存储系统1400的功耗。
存储器可以包括具有非易失性特性的只读存储器(ROM)、NOR快闪存储器、NAND 快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、以及 磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410和接口1430之间的数据交换。存储器控制器1420可以包括处理器1421，所述处理器1421执行用于处理经由接口1430从存储 系统1400的外部输入的命令的操作等。
接口1430可以在存储系统1400和外部设备之间交换命令、和数据等。接口1430 可以与在诸如通用串行总线存储器(USBM)、安全数字(SD)、迷你安全数字卡(mSD)、 微型SD、安全数字高容量(SDHC)、记忆棒卡、智能媒体卡(SM)、多媒体卡(MMC)、 嵌入式MMC(eMMC)、以及紧凑型快闪存储器(CF)等的设备中使用的接口兼容， 或者与在与其类似的设备中使用的接口兼容。接口1430可以与具有不同类型的一种或更 多种接口兼容。
存储系统1400还可以包括缓冲存储器1440，以根据与外部设备、存储器控制器、存储系统的接口的多样化和高性能来在接口1430和存储器1410之间有效地传送数据的 输入和输出。临时储存数据的缓冲存储器1440可以包括如上所述的存储器件的实施例中 的一种或更多种。例如，缓冲存储器1440可以包括：全局线对，所述全局线对包括全局 位线和全局源极线；耦接在全局位线和全局源极线之间的多个单元矩阵，每个单元矩阵 包括多个局部线对和耦接到多个局部线对的多个储存单元，其中每个储存单元可操作以 储存数据并耦接在对应的局部线对的局部线之间；以及将多个单元矩阵耦接到全局线对 的全局位线和全局源极线的多个隔离开关对，每个单元矩阵一个隔离开关对。经由这些， 可以增大存储器1410的操作速度，并且可以降低存储器1410的功耗。结果，可以提高 存储系统1400的性能，并且可以降低存储系统1400的功耗。
缓冲存储器1440可以包括具有易失性特性的静态随机存取存储器(SRAM)和动 态随机存取存储器(DRAM)，并且包括具有非易失性特性的只读存储器(ROM)、NOR 快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储 器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM)、以及磁性随机存取存储器 (MRAM)等。另一方面，缓冲存储器1440可以不包括如上所述的存储器件的实施例， 并且可以包括具有易失性特性的静态随机存取存储器(SRAM)、动态随机存取存储器 (DRAM)，以及包括具有非易失性特性的只读存储器(ROM)、NOR快闪存储器、NAND 快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋 转移扭矩随机存取存储器(STTRAM)、以及磁性随机存取存储器(MRAM)等。
图8到图11中电子设备或电子系统的特性可以用各种设备、系统或应用来实现。例如，移动电话或其它便携式通信设备、平板电脑、笔记本或膝上型电脑、游戏机、智 能电视机、电视机顶盒、多媒体服务器、具有有线和无线通信功能的数码相机、具有无 线通信功能的手表或其它佩戴装置。

Claims (15)

1.一种电子设备，包括：
半导体存储器，所述半导体存储器包括：
全局线对，所述全局线对包括全局位线和全局源极线；
多个单元矩阵，所述多个单元矩阵耦接在所述全局位线和所述全局源极线之间，每个单元矩阵包括多个共用节点对、多个局部选择开关对、多个局部线对和耦接到所述多个局部线对的多个储存单元，其中每个储存单元可操作以储存数据并耦接在对应的局部线对的局部线之间，其中，所述局部选择开关对的第一局部选择开关耦接在所述多个共用节点对的第一共用节点和第一局部线之间，而所述局部选择开关对的第二局部选择开关耦接在所述多个共用节点对的第二共用节点和第二局部线之间；以及
多个隔离开关对，所述多个隔离开关对将所述多个共用节点对的第一共用节点和第二共用节点分别耦接到所述全局线对的全局位线和全局源极线。
2.根据权利要求1所述的电子设备，其中，所述半导体存储器可操作以控制所述隔离开关对到单元矩阵，使得选中的单元矩阵的所述多个局部线对浮置，同时未选中的单元矩阵的所述多个局部线对以接地电压被驱动。
3.根据权利要求1所述的电子设备，其中，所述多个单元矩阵中的每个单元矩阵还包括：一个或更多个放电开关对，所述放电开关对耦接到所述多个局部线对之中所述对应的局部线对。
4.根据权利要求3所述的电子设备，其中，当所述多个单元矩阵之中对应的单元矩阵为选中的单元矩阵时，所述半导体存储器可操作以关断单元矩阵的一个或更多个放电开关对而使对应的局部线对浮置，以及
当所述多个单元矩阵之中对应的单元矩阵是未选中的单元矩阵时，所述一个或更多个放电开关对被导通而以接地电压驱动对应的局部线对。
5.根据权利要求1所述的电子设备，
其中，所述多个隔离开关对的第一隔离开关对布置在所述多个共用节点对的第一共用节点和全局位线之间，而多个隔离开关对的第二隔离开关对布置在所述多个共用节点对的第二共用节点和全局源极线之间。
6.根据权利要求1所述的电子设备，其中，每个储存单元包括可变电阻元件，所述可变电阻元件呈现不同电阻状态以用于储存数据以及包括磁性隧道结。
7.根据权利要求1所述的电子设备，其中，所述半导体存储器还包括：
全局线驱动器，所述全局线驱动器耦接到全局线对，以及在读取操作或写入操作期间用预定电压驱动全局线对。
8.根据权利要求1所述的电子设备，其中，每个储存单元包括：
选择单元；以及
可变电阻元件，所述可变电阻元件的电阻值基于储存在储存单元中的数据来决定。
9.根据权利要求8所述的电子设备，其中，所述可变电阻元件包括相变可变电阻元件。
10.根据权利要求1所述的电子设备，还包括微处理器，
其中，所述微处理器包括：
访问控制单元，所述访问控制单元适用于：从所述微处理器的外部接收具有命令的信号、提取或解码命令，或者执行对微处理器的信号的输入/输出控制；
运算单元，所述运算单元适用于：根据所述访问控制单元中的命令的解码结果来执行运算；以及
存储器单元，所述存储器单元适用于：储存要被运算的数据、与运算结果相对应的数据或要被运算的数据的地址，以及
其中所述半导体存储器是所述微处理器内的所述存储器单元的一部分。
11.根据权利要求1所述的电子设备，还包括处理器，
其中，所述处理器包括：
核心单元，所述核心单元适用于：根据从所述处理器的外部输入的命令利用数据来执行与命令相对应的操作；
高速缓冲存储器单元，所述高速缓冲存储器单元适用于：储存要被运算的数据、与运算结果相对应的数据或要被运算的数据的地址；以及
总线接口，所述总线接口耦接在核心单元和高速缓冲存储器单元之间，以及在核心单元和高速缓冲存储器单元之间传送数据，以及
其中所述半导体存储器是所述处理器内的所述高速缓冲存储器单元的一部分。
12.根据权利要求1所述的电子设备，还包括处理系统，以及
其中，所述处理系统包括：
处理器，所述处理器适用于：解释接收到的命令，以及根据命令的解释结果来控制信息的操作；
辅助存储器件，所述辅助存储器件适用于：储存用于解释命令的程序和信息；
主存储器件，所述主存储器件适用于：从所述辅助存储器件导入和储存程序和信息，使得当程序被运行时所述处理器使用程序和信息来执行操作；以及
接口设备，所述接口设备适用于：执行所述处理器、所述辅助存储器件和所述主存储器件中的一种或更多种与外部之间的通信，以及
其中所述半导体存储器是所述处理系统内的所述辅助存储器件或所述主存储器件的一部分。
13.根据权利要求1所述的电子设备，还包括数据储存系统，
其中，所述数据储存系统包括：
储存设备，所述储存设备适用于：储存数据以及不管电源如何而保留储存的数据；
控制器，所述控制器适用于：根据从外部输入的命令来控制储存设备的数据输入/输出；
临时储存设备，所述临时储存设备适用于：临时储存在储存设备和外部之间交换的数据；以及
接口，所述接口适用于：执行储存设备、控制器和临时储存设备中的一种或更多种与外部之间的通信；以及
其中所述半导体存储器是所述数据储存系统内所述储存设备或所述临时储存设备的一部分。
14.根据权利要求1所述的电子设备，还包括存储系统，
其中，所述存储系统包括：
存储器，所述存储器适用于：储存数据以及不管电源如何而保留储存的数据；
存储器控制器，所述存储器控制器适用于：根据从外部输入的命令来控制存储器的数据输入/输出；
缓冲存储器，所述缓冲存储器适用于：缓冲在存储器和外部之间交换的数据；以及
接口，所述接口适用于：执行存储器、存储器控制器和缓冲存储器中的一种或更多种与外部之间的通信；
其中，所述半导体存储器是所述存储系统内存储器或缓冲存储器的一部分。
15.根据权利要求1所述的电子设备，其中，所述多个单元矩阵中的每一个和所述多个隔离开关对中的每一个以一比一的比例对应。
CN201710015158.XA 2016-05-17 2017-01-10 电子设备 Active CN107393586B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160060289A KR102493798B1 (ko) 2016-05-17 2016-05-17 전자 장치
KR10-2016-0060289 2016-05-17

Publications (2)

Publication Number Publication Date
CN107393586A CN107393586A (zh) 2017-11-24
CN107393586B true CN107393586B (zh) 2021-02-19

Family

ID=60330379

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710015158.XA Active CN107393586B (zh) 2016-05-17 2017-01-10 电子设备

Country Status (3)

Country Link
US (1) US9847115B2 (zh)
KR (1) KR102493798B1 (zh)
CN (1) CN107393586B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102468291B1 (ko) * 2018-04-30 2022-11-21 에스케이하이닉스 주식회사 반도체 장치
CN111724847A (zh) * 2020-06-03 2020-09-29 厦门半导体工业技术研发有限公司 一种半导体集成电路器件及其使用方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1329336A (zh) * 2000-05-03 2002-01-02 惠普公司 磁随机存取存储器大阵列的写入电路
CN103222002A (zh) * 2010-11-19 2013-07-24 惠普发展公司，有限责任合伙企业 用于读取阵列中的电阻开关器件的电路和方法
CN103247655A (zh) * 2012-02-13 2013-08-14 爱思开海力士有限公司 可变电阻存储器件及其制造和驱动方法
CN103489478A (zh) * 2012-06-12 2014-01-01 中国科学院上海微系统与信息技术研究所 一种相变存储器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6262914B1 (en) * 1999-08-11 2001-07-17 Texas Instruments Incorporated Flash memory segmentation
KR20100123136A (ko) 2009-05-14 2010-11-24 삼성전자주식회사 비휘발성 메모리 장치
KR20090126102A (ko) 2008-06-03 2009-12-08 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
KR20100064714A (ko) * 2008-12-05 2010-06-15 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
US20110096609A1 (en) * 2009-10-23 2011-04-28 Aplus Flash Technology, Inc. Novel punch-through free program scheme for nt-string flash design
JP5267629B2 (ja) 2011-09-05 2013-08-21 凸版印刷株式会社 不揮発性メモリ
KR101891153B1 (ko) * 2012-02-14 2018-08-23 삼성전자주식회사 저항성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템
KR101998673B1 (ko) * 2012-10-12 2019-07-11 삼성전자주식회사 저항성 메모리 장치 및 그것의 구동방법
KR102003861B1 (ko) 2013-02-28 2019-10-01 에스케이하이닉스 주식회사 반도체 장치, 프로세서 및 시스템
JP2014203505A (ja) 2013-04-10 2014-10-27 マイクロンメモリジャパン株式会社 半導体装置
KR20150020794A (ko) * 2013-08-19 2015-02-27 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102168076B1 (ko) * 2013-12-24 2020-10-20 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
KR20150113400A (ko) * 2014-03-28 2015-10-08 에스케이하이닉스 주식회사 계층적 비트라인 구조를 갖는 저항성 메모리 장치
US20160064452A1 (en) * 2014-08-26 2016-03-03 Kabushiki Kaisha Toshiba Memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1329336A (zh) * 2000-05-03 2002-01-02 惠普公司 磁随机存取存储器大阵列的写入电路
CN103222002A (zh) * 2010-11-19 2013-07-24 惠普发展公司，有限责任合伙企业 用于读取阵列中的电阻开关器件的电路和方法
CN103247655A (zh) * 2012-02-13 2013-08-14 爱思开海力士有限公司 可变电阻存储器件及其制造和驱动方法
CN103489478A (zh) * 2012-06-12 2014-01-01 中国科学院上海微系统与信息技术研究所 一种相变存储器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Dependence of Read Margin on Pull-Up Schemes in High-Density One Selector–One Resistor Crossbar Array;Chun-Li Lo;《IEEE Transactions on Electron Devices》;20130131;420-426 *

Also Published As

Publication number Publication date
KR102493798B1 (ko) 2023-02-03
CN107393586A (zh) 2017-11-24
US20170337961A1 (en) 2017-11-23
US9847115B2 (en) 2017-12-19
KR20170130007A (ko) 2017-11-28

Similar Documents

Publication Publication Date Title
US9595326B2 (en) Electronic device
US10403345B2 (en) Electronic device
US9721635B2 (en) Electronic device having semiconductor memory comprising variable resistance elements for storing data
US10210932B2 (en) Electronic device with semiconductor memory having variable resistance elements for storing data and associated driving circuitry
US20150302925A1 (en) Electronic device including semiconductor memory and operation method thereof
US9865344B2 (en) Electronic device and method for operating electronic device
US9373394B2 (en) Reference column of semiconductor memory, and electronic device including the same
US9263114B2 (en) Electronic device
US10121538B2 (en) Electronic device having semiconductor storage cells
CN107393586B (zh) 电子设备
US20150294704A1 (en) Electronic device
US9865341B2 (en) Electronic device
US10541011B1 (en) Electronic device
CN111883194A (zh) 电子设备以及操作电子设备的方法
US10090029B2 (en) Electronic device for suppressing read disturbance and method of driving the same
US11107514B2 (en) Electronic device
US9406380B2 (en) Electronic device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant