CN103247655A - 可变电阻存储器件及其制造和驱动方法 - Google Patents

可变电阻存储器件及其制造和驱动方法 Download PDF

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Abstract

本发明公开了一种可变电阻存储器件及其制造和驱动方法，所述可变电阻存储器件包括：多个存储器单元，所述多个存储器单元沿着第一方向以及与第一方向不同的第二方向布置，多个存储器单元的每个包括可变电阻器以及与可变电阻器串联连接的选择器件；公共布线，所述公共布线与多个存储器单元的一端电连接，并且施加公共参考电压；多个布线，所述多个布线分别与多个存储器单元中的沿着第一方向布置的多个存储器单元的另一端电连接；以及多个选择线，所述多个选择线分别与多个存储器单元的选择器件连接，并且连同多个布线一起来选择多个存储器单元中的任何一个。

Description

可变电阻存储器件及其制造和驱动方法
相关申请的交叉引用
本申请要求2012年2月13日向韩国知识产权局提交的申请号为10-2012-0014542的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种存储器件，更具体而言，涉及一种可变电阻存储器件及其制造和驱动方法。
背景技术
随着对诸如数码照相机、MP3播放器、个人数字助理（PDA）以及移动电话等的便携式数字应用设备的需求增加，非易失性存储器市场也快速地增长。具有较低的每比特制造成本的高密度快闪存储器件广泛被用作可编程非易失性存储器。然而，由于快闪存储器需要较高容量的晶体管来执行用于编程的热载流子注入，并且需要厚度足以承受高内部电压的隧道氧化物膜来确保可靠的数据保持，所以在缩小快闪存储器方面存在基本的限制。由于近来快闪存储器已经达到其缩小极限，所以使用可变电阻材料的非易失性存储器件作为替代的非易失性存储器已经引起了注意。
由于可变电阻材料具有可通过施加到其的电脉冲来相反地改变的双稳电阻状态，因而可以利用可变电阻材料的物理特性作为数据，可以提供高速存储器件并且可以容易地缩小比例。
发明内容
本发明提供了一种具有高容量、改善的驱动能力以及高可靠性的可变电阻存储器件。
本发明还提供了一种易于制造可变电阻存储器件的方法。
本发明还提供了一种驱动可变电阻存储器件的方法。
根据本发明的一个方面，提供了一种可变电阻存储器件，所述可变电阻存储器件包括：多个存储器单元，所述多个存储器单元沿着第一方向以及与第一方向不同的第二方向布置，多个存储器单元的每个包括可变电阻器以及与可变电阻器串联连接的选择器件；公共布线，所述公共布线与多个存储器单元的一端电连接，并且施加公共参考电压；多个布线，所述多个布线分别与多个存储器单元之中的沿着第一方向布置的多个存储器单元的另一端电连接；以及多个选择线，所述多个选择线分别与多个存储器单元的选择器件连接，并且连同多个布线一起选择多个存储器单元中的任何一个。
公共布线可以包括多个子线，所述多个子线彼此电连接。公共布线可以是导电平面。多个选择线可以沿着第二方向延伸。
选择器件可以包括：半导体区，所述半导体区具有不同的导电类型，并且被设置成彼此相邻以在半导体区之间提供结；以及绝缘栅结构，所述绝缘栅结构与半导体区中的任何一个耦接，其中，绝缘栅区结构包括与多个选择线中的任何一个耦接的栅电极。绝缘栅结构可以通过将电场施加到与绝缘栅结构耦接的相对应的半导体区来控制用于导通半导体区的阈值电压。栅电极可以形成在形成于相对应的半导体区上的栅绝缘膜上，以便延伸超过或包围相对应的半导体区的一部分的表面。
可变电阻器和选择器件的半导体区中的每个可以具有垂直地形成在衬底上的柱体结构，其中，公共布线和多个布线被设置成与衬底的主表面平行，柱体结构在公共布线和多个布线之间，并且其中，栅电极在公共布线与多个布线之间延伸。栅电极可以在半导体区的每个侧壁上被形成为间隔件。绝缘栅结构的栅绝缘膜可以包围柱体结构的侧壁。
半导体区可以包括PN二极管结构、PIN二极管结构、金属氧化物半导体场效应晶体管（MOSFET）沟道结构、或者它们的组合。可变电阻器可以包括相变材料、可开关控制的单极或双极导电桥接材料、可开关控制的聚合物、可编程的金属化单元（PMC）材料、反熔丝材料、熔丝材料、磁阻效应材料、或它们的组合。
根据本发明的另一个方面，提供了一种可变电阻存储器件，所述可变电阻存储器件包括：多个存储器单元，所述多个存储器单元沿着第一方向以及与第一方向不同的第二方向布置，多个存储器单元的每个包括可变电阻器以及与可变电阻器串联连接的选择器件；第一公共布线，所述第一公共布线与多个存储器单元的一端电连接，并且施加参考电压；第二公共布线，所述第二公共布线与多个存储器单元的另一端电连接，并且施加操作电压；以及多个选择线，所述多个选择线包括第一选择线和第二选择线，所述第一选择线和第二选择线与多个存储器单元的选择器件耦接，并且被独立地驱动以选择多个存储器单元中的一个。
第一公共布线和第二公共布线中的至少一个可以包括彼此电连接的多个子线。第一公共布线和第二公共布线中的至少一个可以是导电平面。第一选择线和第二选择线可以分别沿着第一方向和第二方向延伸。
选择器件可以包括：半导体区，所述半导体区具有不同的导电类型，并且被设置成彼此相邻以在半导体区之间提供结；以及第一绝缘栅结构和第二绝缘栅结构，所述第一绝缘栅结构和第二绝缘栅结构与半导体区中的任何一个半导体区耦接，并且彼此电分离；其中，所述第一绝缘栅结构和第二绝缘栅结构包括分别与第一选择线和第二选择线耦接的栅电极。第一绝缘栅结构和第二绝缘栅结构的每个可以通过将电场施加到与第一绝缘栅结构和第二绝缘栅结构的每个耦接的相对应的半导体区来控制用于导通半导体区的阈值电压。
第一绝缘栅结构和第二绝缘栅结构的每个可以包括栅绝缘膜，所述栅绝缘膜形成在相对应的半导体区上，并且第一绝缘栅结构和第二绝缘栅结构可以分别包括第一栅电极和第二栅电极，所述第一栅电极和第二栅电极的每个被设置在栅绝缘膜上，以延伸超过或包围相对应的半导体区的一部分的表面。可变电阻器和选择器件的半导体区的每个可以包括垂直地形成在衬底上的柱体结构，其中，第一公共布线和第二公共布线的每个包括导电图案层，所述导电图案层形成在衬底的主表面之上以与衬底的主表面平行，柱体结构在第一公共导线与第二公共导线之间，其中，所述栅电极在第一公共布线和第二公共布线之间延伸。
栅电极可以在半导体区的侧壁上被形成为间隔件。绝缘栅结构的栅绝缘膜可以包围柱体结构的侧壁。
半导体区可以包括PN二极管结构、PIN二极管结构、金属氧化物半导体场效应晶体管（MOSFET）沟道结构中的任何一种。
可变电阻器可以包括相变材料、可开关控制的单极或双极导电桥接材料、可开关控制的聚合物、可编程的金属化单元（PMC）材料、反熔丝材料、熔丝材料、磁阻效应材料、或者它们的组合。
根据本发明的另一个方面，提供了一种可变电阻存储器件，所述可变电阻存储器件包括：多个存储器单元，每个存储器单元包括可变电阻器以及与可变电阻器串联连接的选择器件，并且沿着第一方向以及与第一方向不同的第二方向布置；第一布线，所述第一布线与多个存储器单元之中的沿第一方向相邻的存储器单元的一端电连接；第二布线，所述第二布线与多个存储器单元之中的沿第二方向相邻的存储器单元的另一端电连接；以及公共选择线，所述公共选择线分别与多个存储器单元的选择器件耦接，并且施加等电位的电压。
选择器件可以包括：半导体区，所述半导体区具有不同的导电类型，并且被设置成彼此相邻以在半导体区之间提供结；以及至少一个绝缘栅结构，所述至少一个绝缘栅结构与半导体区之中的任何一个半导体区耦接，其中，绝缘栅结构包括与公共选择线耦接的栅电极。
绝缘栅结构可以操作成：通过将电场施加到与绝缘栅结构耦接的相对应的半导体区来增加流经选中的存储器单元的半导体区的电流的幅度。栅电极可以延伸超过或包围相对应的半导体区的一部分的表面。
根据本发明的另一个方面，提供了一种制造可变电阻存储器件的方法，所述方法包括以下步骤：
在衬底上形成第一布线层；在第一布线层上形成牺牲层，所述牺牲层具有暴露出第一布线层的一部分的表面的第一开口；在第一开口中形成柱体结构，所述柱体结构包括可变电阻器和提供结的半导体区；去除牺牲层以便形成第二开口，通过所述第二开口暴露出包括半导体区的侧壁表面的柱体结构的侧壁；在半导体区的暴露出的表面上形成栅绝缘膜；在栅绝缘膜上形成栅电极，其中，所述栅电极与半导体区的任何一个区耦接，并且被设置在第二开口中；形成绝缘层以填充第二开口；以及在绝缘层上形成第二布线层，使得第二布线层接触柱体结构的顶表面。
第一布线层和第二布线层的至少一个可以是公共布线。在形成栅电极的步骤之前，所述方法还可以包括在第二开口中形成台阶绝缘膜的步骤，其中，栅电极形成在台阶绝缘膜上。
形成栅电极的步骤可以包括以下步骤：形成栅电极材料以便填充第二开口；将栅电极材料凹陷以形成用于栅电极的导电层，所述用于栅电极的导电层具有与半导体区之中的任何一个区耦接的高度；以及将用于栅电极的导电层图案化以形成栅电极。
可以利用各向异性刻蚀来执行将用于栅电极的布线层图案化的步骤，其中，所述栅电极被形成为间隔件。栅电极可以是公共栅电极，或者被独立驱动的多个栅电极。半导体区可以包括PN二极管结构、PIN二极管结构、金属氧化物半导体场效应晶体管（MOSFET）沟道结构、或者它们的组合，优选地是PIN二极管结构。
根据本发明的另一个方面，提供了一种驱动可变电阻存储器件的方法，所述可变电阻存储器件包括：多个存储器单元，每个所述存储器单元包括可变电阻器以及与可变电阻器串联连接的选择器件，并且沿着第一方向以及与第一方向不同的第二方向布置，其中，选择器件包括多个半导体区以及与半导体区中的任何一个耦接的绝缘栅结构，所述方法包括以下步骤：将公共参考电压施加到多个存储器单元中的一端；
将操作电压施加到多个存储器单元之中的包括选中的存储器单元的沿第一方向的存储器单元的另一端，操作电压被选择成使得公共参考电压与操作电压之间的电压差小于半导体区的参考阈值电压；将用于关断半导体区的不选择电压施加到多个存储器单元之中的不包括选中的存储器单元的沿第一方向的存储器单元的另一端，将选择电压施加到相对应的绝缘栅结构，以使多个存储器单元之中的包括选中的存储器单元的沿第二方向的存储器单元的半导体区的阈值电压摆动，使得存储器单元具有小于参考阈值电压的阈值电压；以及将不选择电压施加到相对应的绝缘栅结构，使得多个存储器单元之中的不包括选中的存储器单元的沿第二方向的存储器单元的半导体区具有等于或大于参考阈值电压的阈值电压。
半导体区可以包括PN二极管结构、PIN二极管结构、金属氧化物半导体场效应晶体管（MOSFET）沟道结构、或者它们的组合，优选地是PIN二极管结构。可变电阻器可以包括相变材料、可开关控制的单极或双极导电桥接材料、可开关控制的聚合物、可编程的金属化单元（PMC）材料、反熔丝材料、熔丝材料、磁阻效应材料、或者它们的组合。
根据本发明的另一个方面，提供了一种驱动可变电阻存储器件的方法，所述可变电阻存储器件包括：多个存储器单元，每个存储器单元包括可变电阻器以及与可变电阻器串联连接的选择器件，并且沿着第一方向以及与第一方向不同的第二方向布置，其中，所述选择器件包括半导体区以及第一绝缘栅结构和第二绝缘栅结构，所述半导体区包括第一导电区和第二导电区，在第一导电区和第二导电区之间提供了结，以及设置在第一导电区与第二导电区之间的中间区，并且第一绝缘栅结构和第二绝缘栅结构与中间区耦接、被独立地控制、以及分别沿着第一方向和第二方向延伸。
所述方法可以包括：将公共参考电压施加到多个存储器单元的一端；将公共操作电压施加到多个存储器单元的另一端，公共操作电压被选择成使得公共参考电压与公共操作电压之间的电压差小于半导体区的参考阈值电压；将选择电压施加到多个存储器单元之中的包括选中的存储器单元的沿第一方向和第二方向连接的存储器单元的相对应的第一绝缘栅结构和第二绝缘栅结构，以使半导体区的阈值电压摆动，使得存储器单元具有等于或小于参考阈值电压的阈值电压；以及将不选择电压施加到除了与选中的存储器单元连接的相对应的第一绝缘栅结构和第二绝缘栅结构以外的第一绝缘栅结构和第二绝缘栅结构，使得未选中的存储器单元具有等于或大于参考阈值电压的阈值电压。
半导体区可以包括PN二极管结构、PIN二极管结构、金属氧化物半导体场效应晶体管（MOSFET）沟道结构、或者它们的组合，优选地是PIN二极管结构。可变电阻器可以包括相变材料、可开关控制的单极或双极导电桥接材料、可开关控制的聚合物、可编程的金属化单元（PMC）材料、反熔丝材料、熔丝材料、磁阻效应材料、或者它们的组合。
附图说明
通过参照附图详细地描述示例性实施例，本发明的上述和其他的特点和优点将变得更加明显，其中：
图1是说明根据本发明的一个实施例的可变电阻存储器件的电路图；
图2A是说明具有图1的电路图的可变电阻存储器件的部分剖切立体图；
图2B是沿着图2A的线IIB-IIB’截取的竖直截面图；
图2C是沿着图2A的线IIC-IIC’截取的水平截面图；
图3A是说明具有图1的电路图的可变电阻存储器件的部分剖切立体图；
图3B是沿着图3A的线IIB-IIB’截取的竖直截面图；
图3C是沿着图3A的线IIC-IIC’截取的水平截面图；
图4A和图4B是说明根据本发明的实施例的选择器件的截面图；
图4C是说明在图4A和图4B的每个选择器件中电流与电压之间的关系的图；
图5是用于说明利用图4A和图4B的选择器件中的任何一个来驱动图1的可变电阻存储器件的方法的电路图；
图6A至图6M是用于说明制造图1的可变电阻存储器件的方法的截面图；
图7是说明根据本发明的另一个实施例的可变电阻存储器件的电路图；
图8A和图8B是说明每个都具有图7的电路图的可变电阻存储器件的截面图；
图9是说明根据本发明的另一个实施例的可变电阻存储器件的电路图；
图10A和图10B分别是：说明具有图9的电路图的可变电阻存储器件的部分剖切立体图，以及说明驱动图10A的可变电阻存储器件的方法的电路图；
图11是说明根据本发明的另一个实施例的可变电阻存储器件的电路图；
图12是说明具有图11的电路图的可变电阻存储器件的部分剖切立体图；
图13A是说明根据本发明的另一个实施例的选择器件的截面图；
图13B是用于说明利用图13A的选择器件来驱动图11的可变电阻存储器件的方法的电路图；
图14是说明根据本发明的另一个实施例的可变电阻存储器件的电路图；
图15A是说明具有图14的电路图的可变电阻存储器件的部分剖切立体图；
图15B是说明根据本发明的另一个实施例的选择器件的截面图；
图16是说明根据本发明的另一个实施例的可变电阻存储器件的电路图；
图17A是说明具有图16的电路图的可变电阻存储器件的部分剖切立体图；
图17B是用于说明利用选择器件来驱动图17A的可变电阻存储器件的方法的电路图；
图18A和图18B分别是说明根据本发明的另一个实施例的可变电阻存储器件的电路图和截面图；以及
图19是说明根据本发明的一个实施例的包括可变电阻存储器的电子系统的框图。
具体实施方式
现在将参照示出了本发明的示例性实施例的附图来更加充分地描述本发明。
在下文中，将参照示出了本发明的示例性实施例的附图来更加充分地描述本发明。然而，本发明可以采用不同的方式来实施，并且不应被解释为局限于本文所列的实施例；确切地说，提供这些实施例使得本公开充分和完整，并且向本领域的技术人员充分地传达本发明的构思。
在附图中，相同的附图标记表示相同的元件。如本文所使用的，术语“和/或”包括一个或更多个相关列举项的任意组合和全部组合。
本文使用的术语仅出于描述特定的实施例的目的，不意在对示例性的实施例进行限制。如本文所使用的，单数形式“一”意在包括复数形式，除非上下文明确另有所指。还将理解的是，本文使用的术语“包括”指明了存在所列举的特征、整体、步骤、操作、构件、组件和/或它们的组，但是不排除还存在或附加有一个或更多个其他的特征、整体、步骤、操作、构件、组件和/或它们的组。
将理解的是，当一个元件或层被称作“形成在”另一个元件或层上时，其可以直接或间接地形成在所述另一个元件或层上。即，例如，可以存在中间元件或层。此外，本领域的技术人员将理解的是，当一个元件被称作与另一个元件“相邻”或者“设置成相邻”，其可以与所述另一个元件重叠或者可以设置在所述另一个元件之下。
在描述中，诸如“之下”、“之上”、“上”、“下”、“水平”以及“竖直”的相对术语在讨论时应当被解释为指的是如所述的方向或如附图中所示的方向。将理解的是，这些相对术语旨在包括除了附图中描绘的方向以外的在使用或操作器件时的不同方向。
将参照说明了本发明的理想实施例（和中间结构）的截面图来说明本发明的实施例。在附图中，为了清晰和方便，可能夸大了构件的尺寸和形状，在实际中可以对这些形状进行修改。因此，本发明的实施例不局限于说明书中所示的区域的特定形状。此外，在全部附图中，附图中的构件的附图标记表示相同的构件。
本文使用的术语“衬底”包括支撑结构，诸如硅、绝缘体上硅（SOI）、或半导体上硅（SOS）、形成在非半导体的支撑结构上的半导体层、掺杂的或未掺杂的半导体层、以及修改的半导体层。此外，术语“支撑结构”和“半导体”不局限于基于硅的材料，并且总体上涉及碳、聚合物、锗硅、锗、III-V族半导体材料（诸如基于砷化镓的化合物）、II-VI族半导体材料、或者混合的半导体材料。
本文中使用的术语“行”和“列”是指相对位置。例如，表述“沿着行布置”可以是“沿着第一方向布置”的意思，而表述“沿着列布置”可以是“沿着第二方向布置”的意思。在这种情况下，第一方向和第二方向之间可以具有预定的角度，或者可以彼此平行。本文使用的表述“沿着行布置”是指例如“沿着x方向布置”，而本文使用的术语“沿着列布置”是指例如“沿着y方向布置”。
图1是说明根据本发明的一个实施例的可变电阻存储器件的电路图。
参见图1，可变电阻存储器件可以包括：多个存储器单元MC11至MC33，所述多个存储器单元MC11至MC33沿着第一方向（例如，x方向）和第二方向（例如，y方向）布置；第一公共布线110a和110b；以及第二布线160_1、160_2以及160_3（由附图标记160共同地标记）。多个存储器单元MC11至MC33可以设置在第一公共布线110_a1、110_a2以及110_a3和110_1、110_b2以及110_b3（由附图标记110共同地标记）与第二布线160之间。
第一公共布线110可以是公共字线，第二布线160_1、160_2以及160_3可以是位线。相反地，第一公共布线110a和110b可以是公共位线，第二布线160_1、160_2以及160_3可以是字线。
第一公共布线110可以包括：沿着x方向延伸的第一子线110_a1、110_a2以及110_a3，以及沿着y方向延伸以与第一子线110_a1、110_a2以及110_a3交叉并且与第一子线110_a1、110_a2以及110_a3电连接的第二子线110_b1、110_b2以及110_b3。在这种情况下，第一公共布线110可以具有栅格结构，并且可以通过彼此电连接而具有等电位。该等电位可以是存储器单元被驱动时的参考电位或接地电位，并且可以与公共参考电压互换地使用。
第一公共布线110的栅格结构是示例性的，第一公共布线110可以包括如下的适当导电结构：即具有第一子线和第二子线之中的任何一种，并且第一子线和第二子线电连接以具有等电位。可替选地，取代栅格结构或线结构，第一公共布线110可以具有蜂窝结构或连续平面结构，以下将参照图2A和图3A来详细地说明。
根据本实施例，多个存储器单元MC11至MC33的一端可以与第一公共布线110连接，并且可以具有相同的电位。如此，由于提供相同电位的第一公共布线110电学地等电位，并且增加了用于在相同平面中形成第一公共布线110的导电构件的面积，所以第一公共布线110的电阻可以减小。结果，用于驱动与每个存储器单元连接的选择器件的信号的电压降和延迟可以减小。因此，根据本实施例，可以减小或抑制字线跳跃（wordline bounce），也就是现有具有线图案的布线的电阻引起的电压降所导致的根据选中的存储器单元在阵列中的位置的性能变化。
多个存储器单元MC11至MC33的另一端可以与第二布线160_1、160_2以及160_3中的任何一个连接。例如，第一存储器单元MC11、MC21以及MC31，第二存储器单元MC12、MC22、MC32，以及第三存储器单元MC12、MC22、MC32可以分别与沿着y方向延伸并且彼此平行地间隔开的第二布线160_1、160_2以及160_3连接。编程或读取电压（在下文中，被称作操作电压）可以施加到选自第二布线160_1、160_2以及160_3之中的与存储器单元的另一端连接的布线，而与未选中的存储器单元的另一端连接的其他布线可以接地，或者用于保持未选中的存储器单元的选择器件关断的电压（在下文中，被称作不选择电压）可以与参考电压一起施加到其他布线。例如，不选择电压可以是与接地电压相同的电压，或者是与将选择器件使能成保持反向偏压状态的电压相同的电压，以下将参照图5来详细地说明。
多个存储器单元MC11至MC33中的每个可以包括选择器件125、以及与选择器件125串联连接的可变电阻器150。选择器件125可以与用于选择存储器单元的选择线170_1、170_2以及170_3中的任何一个耦接。选择器件125可以包括：半导体区120，所述半导体区120提供至少一个半导体结，如以下将要描述的；以及绝缘栅结构130，所述绝缘栅结构130与半导体区120中的任何一个区耦接以形成电场。栅结构130可以与选择线170_1、170_2以及170_3中的任何一个耦接。选择线170_1、170_2以及170_3可以沿着第一方向（即，x方向）延伸，以与第二布线160_1、160_2以及160_3交叉。
半导体区120可以等效地执行为二极管，但是本实施例不局限于此，半导体区120可以提供导电沟道结构。与半导体区120耦接的绝缘栅结构130使半导体区120的阈值电压摆动，以下将参照图4C来详细说明。
可变电阻器150可以包括反熔丝材料、熔丝材料、相变材料、可开关控制的单极或双极导电桥接（或丝状）材料、可开关控制的聚合物、可编程的金属化单元（PMC）材料、磁阻效应材料、或者它们的组合。可变电阻器150可以具有两种或更多种电阻状态，并且可以执行多比特的操作，诸如2比特的操作、或者3比特或更多比特的操作。
图2A是说明具有图1的电路图的可变电阻存储器件1000A的部分剖切立体图。图2B是沿着图2A的线IIB-IIB’的竖直截面图。图2C是沿着图2A的线IIC-IIC’的水平截面图。图2A至图2C说明存储器单元阵列区的一部分，对于构成与存储器单元阵列区相邻的外围区的电路元件（例如，高压晶体管和低压晶体管）以及用于电连接高压晶体管和低压晶体管的布线，可以参考公知技术。
参见图2A和图2B，可变电阻存储器件1000A包括：形成在衬底100上的第一公共布线110（即，110a和110b）和第二布线160（即，图1的160_1、160_2以及160_3）；以及布置在第一公共布线110与第二布线160之间的多个存储器单元（例如，MC1至MC3）。
第一公共布线110可以包括高密度杂质区，所述高密度杂质区通过在由隔离膜100I（见图3A）限定的有源区中离子注入来形成，或者第一公共布线110可以包括形成在衬底100上的重掺杂的多晶硅图案层或金属布线图案层。金属布线图案层可以通过将铝、铜、钨、它们的合金、或者导电膜（诸如导电的金属氧化物或金属氮化物）图案化来形成。第一公共布线110可以具有如图2A中所示的连续导电平面结构。然而，本发明不局限于此，第一公共布线110可以具有如图3A中所示的栅格图案。在任一情况下，第一公共布线110都将公共电压施加到多个存储器单元MC1至MC3的一端。
第二布线160可以通过与多个存储器单元MC1至MC3的另一端耦接来沿着y方向延伸。第二布线160可以包括金属布线图案层或重掺杂的多晶硅图案层，如同第一公共布线110。
多个存储器单元MC1至MC3中的每个可以包括选择器件125以及与选择器件125串联连接的可变电阻器150。多个存储器单元MC1至MC3可以具有垂直地形成在衬底100上的柱体结构，但是本实施例不局限于此。例如，通过改变布线结构的方向，多个存储器单元MC1至MC3可以水平地形成在衬底100上，或者可以具有结合了水平方向和竖直方向的三维（3D）结构。此外，尽管柱体结构的上部可以具有如图2A中所示的矩形截面形状，但是本实施例不局限于此。例如，柱体结构的上部可以具有圆形截面形状、椭圆形截面形状、或者多边形截面形状（诸如五边形形状或六边形形状）。
选择器件125可以包括：PN二极管结构，所述PN二极管结构包括半导体区120，例如具有不同导电类型的第一布线区122和第二布线区124；以及绝缘栅结构130，所述绝缘栅结构130与PN二极管结构耦接，如图2B中所示。
第一导电区122和第二导电区124中的每个可以具有单晶结构、多晶结构、或非晶结构，但是本实施例不局限于此。第一导电区122和第二导电区124中的每个可以包括：IV族材料（诸如碳、硅、硅-锗、或锗），III-V族半导体材料（诸如基于砷化镓的化合物），II-VI族半导体材料、混合的半导体材料、半导体聚合物、或者金属氧化物半导体。
第一导电区122包括例如P型杂质区，第二导电区124包括例如导电类型与第一导电区122不同的N型杂质区。第一导电区122和第二导电区124提供PN结。可替选地，第一导电区122可以包括N型杂质区，第二导电区124可以包括P型杂质区。在这种情况下，具有相反极性的PN二极管结构可以与图1中的绝缘栅结构130串联连接。
绝缘栅结构130可以包括栅绝缘膜132和栅电极134，并且可以与半导体区120之中的第一导电区122耦接。然而，本实施例不局限于此，绝缘栅结构130可以与第二导电区124耦接。即，选择器件125A包括三个端子，即第一导电区122、第二导电区124、以及绝缘栅结构130。
栅绝缘膜132可以包括例如氧化硅膜、氮化硅膜、高k绝缘膜（诸如Al2O3、TiO2、La2O3、Ta2O3、Y2O3或HfO2）、或者它们的层叠结构。栅绝缘膜132的材料是示例性的，本实施例不局限于此。可以使用其他的基于钙钛矿的材料作为栅绝缘膜132的材料。栅电极134可以包括合适的导体，例如重掺杂的多晶硅层、金属层（诸如铝或钨）、金属硅化物层、或金属氮化物层。
绝缘栅结构130的栅电极134可以沿着预定的方向（例如，如图2C中所示的x方向）延伸。此外，栅电极134可以包括成对的两个栅电极134a和134b，并且栅电极134a和134b可以经过第一导电区122的两个侧壁。然而，本实施例不局限于此，栅电极134可以作为单个元件延伸，以经过第一导电区122的仅一个表面。可替选地，栅电极134可以延伸以填充沿着预定的方向（例如，y方向）相邻的存储器单元之间的空间，并且包围第一导电区122，如图3C中所示，但是本实施例也不局限于此。
可变电阻器150可以包括第一电极152、第二电极158以及可变电阻层154，所述可变电阻层154在第一电极152与第二电极158之间用于储存信息。可变电阻器150还可以包括设置在可变电阻层154的侧壁与牺牲层112之间的间隔件绝缘膜156。间隔件绝缘膜156可以通过减小第一电极152与可变电阻层154之间的接触面积、或者通过减小可变电阻层154的编程体积来减小驱动电流。可选择地，可变电阻层154和间隔件绝缘膜156的位置可以交换，并且本实施例不局限于此。
可变电阻层154可以包括相变材料层、可开关控制的单极或双极导电桥接（或丝状）材料、可开关控制的聚合物、可编程的金属化单元（PMC）、磁阻效应材料、或者它们的组合。
相变材料层的实例可以包括基于硫族化物的化合物，诸如基于GeSbTe的材料。导电桥接材料的实例可以包括：基于钙钛矿的氧化物（诸如SrTiO3、SrZrO3或Nb:SrTiO3）、或者过渡金属氧化物（诸如TiOx、NiO、TaOx、HfOx、AlOx、ZrOx、CuOx、NbOx、TaOx、GaOx、GdOx、MnOx、PrCaMnO或ZnONIOx）。此外，PMC材料的实例可以包括具有超离子区的电解质材料。PMC材料可以通过物理地重新布置电解质材料中的超离子区来呈现出开关特性或者改变电阻。具有超离子区的电解质材料可以是诸如锗硒（GeSe）的基础玻璃材料。GeSe可以被称作硫族化物玻璃或硫族化物材料。GeSe化合物的实例包括Ge3Se7、Ge4Se6以及Ge2Se3。可替选地，可以利用其他的公知材料，诸如硫化镉（CdS）。磁阻效应材料的实例可以是应用于巨磁阻存储器或者自旋转移力矩磁阻随机存取存储器（STT-MRAM）的公知材料。
可替选地，可变电阻层154可以由反熔丝材料、熔丝材料、或者可开关控制的聚合物材料形成。本实施例不局限于此，只要材料具有适用于非易失性存储器的影响由于微结构中的离子或电子造成的电流的磁滞现象，就可以使用所述材料。例如，可变电阻层154可以由如下的材料形成：诸如公知的基于聚合物材料的材料、包含分散在基于聚合物的材料中的纳米级金属颗粒的聚合物膜、石墨烯、碳纳米管、或者它们的组合。
可变电阻层154的每种材料可以具有单层结构或层叠结构。层叠结构可以具有两种或更多种电阻状态，因而可以执行多比特的操作，诸如2比特的操作、或者3比特或更多比特的操作。
可变电阻层154两端的第一电极152和第二电极158中的每个可以是单个金属层，或者可以具有层叠结构，所述层叠结构还包括诸如阻挡层、附着层和/或欧姆接触层的附加层。第一电极152和第二电极158中的每个可以包括铂（Pt）、钨（W）、金（Au）、钯（Pd）、铑（Rh）、铱（Ir）、钌（Ru）、钽（Ta）、钛（Ti）、钼（Mo）、铬（Cr）、钒（V）、锆（Zr）、铅（Pb）、它们的氮化物、它们的氧化物、或者它们的组合。阻挡层可以包括例如Ti、Ta、它们的氮化物、或者它们的组合。此外，附着层可以包括例如Ti、氮化钛、Ta、氮化钽、氮化钨、或者它们的组合。
当可变电阻层154由PMC材料形成时，第一电极152和第二电极158中的任何一个可以是阳极，而另一个可以是阴极。在这种情况下，阳极可以包括电化学活性金属，即反应性金属，诸如银（Ag）、碲（Te）、铜（Cu）、镍（Ni）或锌（Zn）。此外，阴极可以包括相对的非反应性金属，诸如W、Au、Pt、Pd、Rh、Ir、Ru、Ti、Ta、Mo、Cr、V、它们的氮化物（例如，TiN）、它们的硅化物（例如，TiSi）、或者它们的组合。
第一电极层152和第二电极层158中的任何一个（例如，第二电极层158）可以通过与第二布线160集成而被省略。此外，第二电极层158可以针对如图2A和图2B中所示的存储器单元MC1、MC2以及MC3中的每个单独地形成，或者可以具有沿着第二布线160的线图案。
与多个存储器单元MC1、MC2以及MC3耦接的第二布线160可以是金属图案层，所述金属图案层通过将Al、Cu、W、它们的合金、或者导电膜（诸如导电的金属氧化物或金属氮化物）图案化而形成。可选择地，如同第一公共布线110，第二布线160可以包括重掺杂的多晶硅图案层。
多个存储器单元MC1至MC3、第一公共布线110以及第二布线160可以通过一个或更多个层间绝缘膜119彼此电分离。层间绝缘膜119中的一些可以被用作模具绝缘膜，所述模具绝缘膜用于形成多个存储器单元MC1至MC3和/或第二布线160，以下将参照图6A至图6M来说明。
图3A是说明具有图1的电路图的可变电阻存储器件1000B的部分剖切立体图。图3B是沿着图3A的线IIB-IIB’截取的竖直截面图。图3C是沿着图3A的线IIC-IIC’截取的水平截面图。对于与图2A至图2C相同的附图标记所标记的元件，可以参考之前的说明，并且将不再给出其重复说明。
参见图3A和图3B，可变电阻存储器件1000B与图2A的可变电阻存储器件1000A的不同之处在于，不同于图2A的选择器件125A，选择器件125B具有通过三个半导体区、即第一导电区122和第二导电区124以及中间区123提供的PIN二极管结构。半导体区120可以利用可为P型杂质区的第一导电区122、可为导电类型与第一导电区122不同的N型杂质区的第二导电区124、以及可为本征半导体区或轻掺杂区的中间区123。绝缘栅结构130可以与半导体区120之中的中间区123耦接。即，选择器件125B可以是包括三个端子、即第一导电区122、第二导电区124以及绝缘栅电极130的器件。
可替选地，尽管在图3A中未示出，但是第一导电区122和第二导电区124可以分别是N型杂质区和P型杂质区。在这种情况下，具有相反极性的PIN二极管结构可以与图1中的可变电阻器150串联连接。
绝缘栅结构130的栅电极134可以沿着预定的方向（例如，如图3C中所示的x方向）延伸。此外，栅电极134可以作为单个元件延伸，以填充沿着y方向相邻的存储器单元之间的空间并且包围中间区123。然而，本实施例不局限于此。例如，栅电极134可以延伸以经过中间区123的仅一个表面，或者可以包括两个栅电极，并且如参照图2C所述的，这两个栅电极可以经过中间区123的两个侧表面。
图4A和图4B是说明根据本发明的实施例的选择器件125A和125B的截面图。图4C是说明选择器件125A和125B的每个中的电流和电压之间的关系的图。图5是用于说明利用选择器件125A和125B中的任何一个来驱动图1的可变电阻存储器件的方法的电路图。
参见图4A，选择器件125A可以包括如参照图2A所述的由半导体区120提供的PN二极管结构。例如，第一导电区122和第二导电区124可以分别包括P型半导体区和N型半导体区。绝缘栅结构130可以被设置于第一导电区122之上。
绝缘栅结构130可以包括：栅绝缘膜132，所述栅绝缘膜132形成于第一导电区之上122；以及栅电极134，所述栅电极134通过栅绝缘膜132与第一导电区122绝缘。栅绝缘膜132可以仅形成于第一导电区122之上，或者可以部分地延伸到第二导电区124，但是本实施例不局限于此。可替选地，尽管在图4A中未示出，但是绝缘栅结构130可以被设置于可为N型杂质区的第二导电区124之上，而不设置于第一导电区122之上。
绝缘栅结构130可以形成在相对应的区的一个表面或者多个表面上。可替选地，绝缘栅结构130可以包围第一导电区122的表面。图4A中的绝缘栅结构130形成在第一导电区122的两个表面上，或者包围第一导电区122的两个表面。
参见图1以及图4A，选择器件125A在第一导电区侧的端部可以与可变电阻器150连接，并且选择器件125A在第二导电区侧的端部可以与第一公共布线110连接。绝缘栅结构130可以与相对应的选择线170_1、170_2以及170_3连接。栅电极134可以与相对应的选择线170_1、170_2以及170_3中的任何一个集成。
绝缘栅结构130可以与相对应的选择线170_1、170_2以及170_3连接，并且可以通过根据所施加的电压的极性而减小或增加PN二极管结构的阈值电压来调整电流-电压曲线。例如，可以通过将预定的电压施加到预定的存储器单元的绝缘栅结构130来减小PN二极管结构的阈值电压，因而PN二极管结构可以在第一公共布线110与第二布线160之间施加的电压之下从“关断”状态转换成“导通”状态。结果，可以选择用于编程或读取的相对应的存储器单元。以下将参照图4C和图5来说明这种选择预定的存储器单元的方法的特性和优点。
在PN二极管结构中，当电压施加到栅电极134时，流经PN二极管结构的电流的幅度可以增大。例如，当正（+）电压施加到与P型导电区122耦接的栅电极134时，作为P型区的第一导电区122可以处于耗尽模式，并且PN结可以向第一导电区122移动。同时，作为少数载流子的电子的数目可以在PN二极管结构中增加，PN二极管结构可以具有比偏置电压施加到栅电极134之前更小的电阻，因而流经PN二极管结构的“导通”电流可以增大。在这种情况下，由于即使利用低操作电压也可以获得大电流，所以可以将器件最小化，并且在执行诸如编程操作这样的需要大电流的操作时可以改善可靠性。
参见图4B，选择器件125B可以包括由形成结的半导体区120提供的PIN二极管结构。半导体区120可以包括：第一导电区122，所述第一导电区122可以是P型杂质区；第二导电区124，所述第二导电区124可以是导电类型与第一导电区122不同的N型杂质区；以及中间区123，所述中间区123可以是设置在第一导电区122与第二导电区124之间的轻掺杂的杂质区或者本征区。在这种情况下，第一导电区122和中间区123可以提供P-I半导体结，而第二导电区124和中间区123可以提供I-N半导体结。
绝缘栅结构130可以被设置于中间区123之上。栅绝缘膜132可以仅设置于中间区123之上，或者可以如图4B中所示延伸到第一导电区122和第二导电区124。栅电极134可以设置于中间区123之上以朝着第一导电区122和第二导电区124中的任何一个外偏，从而将电场集中在P-I结和I-N结中的任何一个上。
栅电极134可以形成在中间区123的一个表面上。可选择地，栅电极134可以形成在两个或更多个表面上，或者可以包围中间区123的表面。图4B的绝缘栅结构130可以形成在中间区123的两个表面上或者包围中间区123的两个表面。
参见图1以及图4B，选择器件125B在第一导电区侧的端部可以与可变电阻器150连接，选择器件125B在第二导电区侧的端部可以与第一公共布线110连接。然而，本实施例不局限于此，选择器件125B在第一导电区侧的端部可以与第一公共布线110连接，选择器件125B在第二导电区侧的端部可以与可变电阻器150连接。选择器件125B的绝缘栅结构130可以与相对应的选择线170连接。栅电极134可以与任何相对应的选择线170集成。
绝缘栅结构130可以与相对应的选择线170连接，因而可以通过根据所施加的电压的极性将电场施加到与P-I半导体结和I-N半导体结中的任何一个靠近的位置来将PIN二极管结构从“关断”状态转换成“导通”状态。PIN二极管结构可以由于中间区123中的雪崩击穿而导通。
例如，如图4B中所示，在假设PIN二极管结构由作为P型区的第一导电区122、作为本征或轻掺杂区的中间区123、以及作为N型区的第二导电区124来提供并且绝缘栅结构130与中间区123耦接时，当正电压+V施加到栅电极134时（即，VG=+V；曲线L1），与未施加偏置电压的情况（即，VG=0；曲线L0）相比，中间区123的导带可以移动到负侧，因而多数载流子的隧穿可以容易地在P-I结周围发生，由此将阈值电压从Vt0减小到Vt1。相反地，当负电压-V施加到栅电极134时（即，VG=-V；曲线L2），与VG=0的情况（曲线L0）相比，阈值电压从Vt0增加到Vt2。
如此，可以根据施加到绝缘栅结构130的电压的极性、通过调整PIN二极管结构的电流-电压曲线的阈值电压来开关控制PIN二极管，而与施加到PIN二极管结构的两端的电压无关。因此，如图5中所示，可以从多个存储器单元之中选择任何一个单元。
详细地，在图5中，从图1的可变电阻存储器件的存储器单元MC11至MC33之中选择特定的存储器单元MC22。例如，可以将作为参考电压的0V（=Vcom）施加到第一公共布线110，可以将作为不选择电压的0V施加到未选中的单元MC11、MC21以及MC31和MC13、MC23以及MC33的第二布线160_1和160_3，并且可以将作为操作电压的正电压Vd施加到选中的单元MC22的第二布线160_2。在这种情况下，假设将电压Vd施加到二极管。在这种情况下，电压Vd施加到选中的存储器单元MC22以及与第二布线160_2连接的未选中的存储器单元MC12和MC32。此外，当将作为栅电压Vg的负电压-V施加到与未选中的单元MC12和MC32耦接的选择线170_1和170_3、并且将正电压+Vg施加到与选中的单元MC22耦接的选择线170_2时，如参照图4C所述的，可以仅将存储器单元MC22的选择器件的阈值电压减小到小于Vt0（Vth=Vt1）的电平，相对应的选择器件可以导通，并且可以选择存储器单元MC22。可以根据操作电压对选中的存储器单元MC22执行编程或读取。
如此，根据本实施例，由于与选择线170_1、170_2和170_3中的每个耦接的绝缘栅结构130控制选择器件的电流-电压特性，也就是使阈值电压摆动，所以可以选择用于编程或读取的存储器单元。此外，由于驱动电压因为选择器件的缘故而大体减小，所以在相同的驱动电压下可以增加用于编程的有效电流，并且可以提高响应速度。此外，由于有效电流的增加，所以可以最小化外围电路，并且可以实现高集成。
图6A至图6K是用于说明制造图1的可变电阻存储器件的方法的截面图。对于与之前的实施例相同的附图标记所标记的元件，可以参考之前的说明，除非另外地提及。
参见图6A，在衬底100上形成第一布线层110，例如第一公共布线。第一公共布线可以具有栅格结构的线图案，或者可以是导电平面。可以利用公知的工艺、诸如将杂质注入到衬底100的有源区中、沉积、电镀或印制来形成第一公共布线。
参见图6B，在第一布线层110上形成牺牲层112，所述牺牲层112包括暴露出第一布线层110的一部分的表面的第一开口114。为此，在第一布线层110上形成牺牲层112。牺牲层112可以包括氧化硅、氮化硅、氮氧化硅中的至少一种。可以利用例如热氧化、物理气相沉积、化学气相沉积（CVD）或等离子体增强CVD（PECVD）来形成牺牲层112。接着，可以通过将牺牲层112图案化来形成第一开口114。
接着，在第一开口114中形成每个都具有柱体结构的半导体区120和可变电阻器150。为此，可以在衬底100上形成与第一布线层110电连接的二极管结构。参见图6C，为此，在牺牲层112的第一开口114中形成半导体层129，并且利用回刻蚀在第一开口114中将半导体层129凹陷。当第一布线层110是高密度杂质层时，半导体层129可以是利用选择性外延生长（SEG）或固相外延（SPE）形成的单晶层。可替选地，当第一布线层110是金属层时，半导体层129可以是多晶硅层。
参见图6D和图6E，可以在沉积半导体层129的同时或之后在半导体层129中原位地形成半导体区120，半导体区120利用离子注入而形成结，因而可以在第一开口114中提供图6D的PN二极管结构或图6E的PIN二极管结构。如果必要的话，还可以执行热处理以激活PN二极管结构和PIN二极管结构中的任何一个。可以由于PN二极管结构和PIN二极管结构中的任何一个而在牺牲层112中限定出第一凹槽115。将参照附图来说明PIN二极管结构，PN二极管结构将不参照附图来说明。
参见图6F，在第一凹槽115中的每个半导体区120上形成可变电阻器150。可以利用物理气相沉积或CVD以电极材料填充第一凹槽115、并且利用回刻蚀将电极材料凹陷到预定的厚度，来形成可变电阻器150的第一电极152。可替选地，可以利用化学反应（诸如每个半导体区120的硅化）而在第一凹槽115中局部地形成第一电极152。第一电极152可以是如图6F中所示的单个金属层，或者可以具有多层结构，所述多层结构包括诸如金属层的欧姆接触层20a、阻挡层、附着层、和/或硅化物层。
在形成第一电极152之后，可以在第一凹槽115中形成可变电阻层154。参见图6F，还可以在牺牲层112与可变电阻层154的侧壁之间形成间隔件绝缘膜156。可选择地，可以交换可变电阻层154和间隔件绝缘膜156的位置，但是本实施例不局限于此。
可以通过在第一凹槽115中形成用于间隔件的绝缘膜、并且执行诸如等离子体刻蚀的各向异性刻蚀使得所述用于间隔件的绝缘膜保留在第一凹槽115的侧壁上并且暴露出第一电极152，来形成间隔件绝缘膜156。间隔件绝缘膜156可以包括氧化物、氮化物、或氮氧化物。例如，间隔件绝缘膜156可以包括氧化硅、氮化硅、氮氧化硅中的至少一种。
在被间隔件绝缘膜156暴露出的第一电极152上形成可变电阻层154。在将可变电阻材料层形成在牺牲膜112上以填充第一凹槽115之后，可以通过执行诸如化学机械抛光的平坦化工艺或者诸如等离子体刻蚀的回刻蚀工艺来形成可变电阻层154。可以过多地执行平坦化工艺或回刻蚀工艺，使得将可变电阻层154凹陷到牺牲层112的表面之下。
接着，可以在可变电阻层154上形成第二电极158。尽管在图6F中第二电极158设置在牺牲层112的第一凹槽115中，但是本实施例不局限于此，第二电极158可以设置在牺牲层112的表面之上，或者可以延伸到牺牲层112的表面。可以利用物理气相沉积或CVD来形成第二电极158。可以利用例如溅射、电子束消融、电弧沉积、或它们的组合来执行物理气相沉积。
可变电阻器150可以包括第一电极152、可变电阻层154、间隔件绝缘膜156、以及第二电极158。可选择地，第二电极158可以与第二布线160耦接，或者第二布线160可以共用第二电极158。在这种情况下，当执行将在以下参照图6L所述的形成第二布线160的工艺时，可以执行形成第二电极158的工艺。
参见图6G，可以通过利用回刻蚀或湿法刻蚀去除牺牲层112的至少一部分来形成第二开口116，经由第二开口116暴露出包括每个半导体区120的侧壁表面的柱体结构的侧壁。第二开口116可以具有沟槽结构。沟槽结构可以是经过柱体结构之间的栅格结构，或者沟槽结构可以具有线图案：其中牺牲层112的一部分可以保留在第二布线160（见图3A）的延伸方向（即，y方向）上，并且牺牲层112的另一部分可以在x方向（与地垂直）上被去除，使得开口116在沿着x方向相邻的存储器单元之间平行地延伸。在这种情况下，沟槽结构可以限定要形成图2C或图3C的栅电极134的空间。可替选地，可以通过仅将牺牲层112刻蚀到与台阶绝缘膜117（将要参照图6I所述）相对应的一部分保留下来而省略形成台阶绝缘膜117的步骤。
参见图6H，在第二开口116中形成栅绝缘膜132。可以利用例如热氧化、或者CVD、或者具有良好的台阶覆盖的原子层沉积来形成栅绝缘膜132。图6H的栅绝缘膜132是利用CVD或原子层沉积形成的。当利用热氧化来形成栅绝缘膜132时，可以仅在半导体区120的侧壁上形成栅绝缘膜132。
可以仅在第二开口116的侧壁上形成栅绝缘膜132。在这种情况下，在形成了覆盖第二开口116的侧壁以及衬底100的暴露表面的用于栅极的绝缘膜之后，可以通过对用于栅极的绝缘膜执行各向异性刻蚀来暴露出衬底100的表面或第一布线层110的表面，如图6H所示。
参见图6I，在第二开口116中的下部形成台阶绝缘膜117。台阶绝缘膜117是用于调整栅电极134（见图3A）的高度的绝缘层。为了形成与PIN二极管结构的中间区123耦接的栅电极134，台阶绝缘膜117可以填充第二开口116的下部以暴露出中间区123。尽管在图6I中未示出，但是为了将绝缘栅结构130与如图6D所示的PN二极管结构中的作为P型杂质区的第一导电区122耦接，台阶绝缘膜117可以将第二开口116的下部填充到暴露出第一导电区122的侧表面的高度。绝缘层117可以包括氧化物、氮化物、或氮氧化物。例如，绝缘层117可以包括氧化硅、氮化硅、氮氧化硅中的至少一种。
参见图6J，在台阶绝缘膜117上形成用于栅电极134L的导电层。为此，在台阶绝缘膜117上形成栅电极材料以填充第二开口116，利用回刻蚀或湿法刻蚀来凹陷栅电极材料，因而形成高度与中间区123的侧壁的高度相对应的用于栅电极134L的导电层。
参见图6K，可以利用合适的各向异性刻蚀将栅电极134形成为间隔件。尽管在图6K中栅电极134被设置的中间区123的两个侧壁上，但是本实施例不局限于此。如参照图3C所述的，栅电极134可以在沿着第二开口116的图案包围中间区123的同时沿着x方向延伸。可替选地，可以通过利用具有良好的台阶覆盖的工艺（诸如原子层沉积）来形成用于栅电极的布线层、并且将所述用于栅电极的导电层图案化，来形成栅电极134，如同参照图6H所述的栅绝缘膜132。
参见图6L，将绝缘层118形成为完全地覆盖第二开口116。绝缘层118将栅结构134和可变电阻器150分离。绝缘层118可以包括氧化物、氮化物、或氮氧化物。例如，绝缘层118可以包括氧化硅、氮化硅、氮氧化硅中的至少一种。绝缘层118可以包括与台阶绝缘层117相同的材料。绝缘层118和台阶绝缘膜117可以构成可变电阻存储器件的中间绝缘层119。
接着，如图3A所示，可以在所得结构上形成第二布线层（例如，第二布线层160）。可以利用镶嵌或双重镶嵌、或者光刻来执行形成第二布线层160的工艺。如上所示，第二布线层160可以与可变电阻器150的第二电极158整体地形成。可替选地，可以通过允许第二布线160共用第二电极158而省略形成第二电极158的工艺。
与之前的实施例不同，图6M说明了通过半导体区120提供PN二极管结构、并且与PN二极管结构耦接的栅电极134与第二导电区124耦接的情况。此外，图6M的可变电阻存储器件不包括图6I中的用于调整栅电极134的高度的台阶绝缘膜117。当在图6H中形成栅绝缘膜132时，可以通过将栅绝缘膜132的一部分保留在第一布线层110或衬底100上而使栅电极134和第一布线110或衬底100彼此电绝缘。形成绝缘层119的后续工艺以与参照图6L所述的相同方式来执行。
尽管未示出，但是可以进行各种修改。例如，当每个存储器单元的选择器件125与可变电阻器150连接的顺序相反时，可以首先在形成于衬底100上的牺牲层112的第一开口114中形成可变电阻器150，然后可以在可变电阻器150上形成将作为选择器件125的半导体区120。可替选地，可以将选择器件125的半导体区120的导电类型颠倒，然后可以制造半导体区120。
尽管在图6A至图6M中第一布线层110是公共布线，第二布线层160是布线，但是本实施例不局限于此。例如，第一布线层110可以是布线，第二布线层160可以是公共布线，或者第一布线层110和第二布线层160都是公共布线，以下将进行说明。
图7是说明根据本发明的另一个实施例的可变电阻存储器件的电路图。图8A和图8B是说明每个都具有图7的电路图的可变电阻存储器件1000D和1000E的截面图。
参见图7，可变电阻存储器件与图1的可变电阻存储器件相似，除了串联连接在第一公共布线110a和第二布线160_1、160_2以及160_3之间的可变电阻器150和选择器件125的电连接的顺序相反以外。
如此，由于选择器件125与可变电阻器150连接的顺序相反，所以可变电阻存储器件1000D和1000E中的每个可以被配置成使得：在每个都具有柱体结构的存储器单元MC1、MC2以及MC3中，与选择线170_1、170_2以及170_3耦接的选择器件125的栅结构130从衬底100起的高度与图2B和图3B的栅结构130的高度不同。为此，在制造工艺期间，台阶绝缘膜117的高度可以比图6I的台阶绝缘膜117的高度更大。对于可变电阻存储器件1000D和1000E中的每个的制造工艺，可以参考之前参照图6A至图6M进行的说明。可替选地，尽管在图7至图8B中未示出，但是栅电极134可以与作为N型杂质区的第二导电区124耦接。在这种情况下，施加到栅电极134用于驱动的电压的极性可以相反。
图9是说明根据本发明的另一个实施例的可变电阻存储器件的电路图。图10A和图10B分别是：说明具有图9的电路图的可变电阻存储器件1000F的部分剖切立体图，和说明驱动可变电阻存储器件1000F的方法的电路图。
参见图9，可变电阻存储器件包括串联连接在第一布线110_1、110_2以及110_3与第二公共布线160之间的可变电阻器150和选择器件125。当与图1的可变电阻存储器件相比时，图9的可变电阻存储器件的特点在于：在图1中被指定为字线的第一公共布线110起到位线的作用，而在图1中被指定为位线的第二布线160起到公共字线的作用。
第二公共布线160可以包括第一子线160_a1、160_a2以及160_a3和第二子线160_b1、160_b2以及160_b3，所述第二子线160_b1、160_b2以及160_b3沿着y方向延伸以在与第一子线160_a1、160_a2以及160_a3交叉的同时与第一子线160_a1、160_a2以及160_a3电连接，并且第一子线160_a1、160_a2以及160_a3和第二子线160_b1、160_b2以及160_b3可以在同一平面上具有栅格结构。栅格结构是示例性的，第二公共布线160可以具有另一种导电结构：其中第二公共布线160具有第一子线160_a1、160_a2以及160_a3和第二子线160_b1、160_b2以及160_b3之中的任何一种线结构，并且第一子线160_a1、160_a2以及160_a3和第二子线160_b1、160_b2以及160_b3彼此电连接以具有等电位。可替选地，取代线结构或栅格结构，第二公共布线160可以具有蜂窝结构或连续导电平面结构。如以上参照图1所述的，第二公共布线160可以通过减小由于布线电阻而造成的电压降和信号延迟来减小或抑制诸如根据多个存储器单元MC11至MC33的位置而产生的字线跳跃的性能变化，由此改善可变电阻存储器件的可靠性。
参见图10A，可变电阻存储器件1000F包括：第一布线层110，即，第一布线110_1、110_2以及110_3；和第二布线层160，即，设置在衬底100上的第一子线160a_1、160a_2以及160_3和第二子线160b_1,160b_2以及160b_3。尽管第二布线160是导电平面，但是本实施例不局限于此，第二布线层160可以具有图3A的布线层110的栅格图案结构。
参见图10B，从存储器单元MC11至MC33之中选择特定的存储器单元MC22。将作为操作电压的0V（=Vcom）通过第一布线110_2施加到包括要选中的存储器单元MC22的、沿一个方向（例如，y方向）相邻的存储器单元MC12、MC22以及MC32的一端，并且将作为不选择电压的+V通过第一布线110_1和110_3施加到未选中的单元MC11、MC21以及MC31和MC13、MC23以及MC33的一端。将作为参考电压的+V通过第二公共布线160施加到多个存储器单元MC11至MC33的另一端。因此，施加到存储器单元MC12、MC22以及MC32的电压可以是+V。在这种情况下，作为操作电压与参考电压之差的+V可以是小于Vt0的电压，所述Vt0是如以上参照图4C所述的参考阈值电压。因此，存储器单元MC12、MC22以及MC32的选择器件还没被导通。
当将负电压-Vg作为栅电压施加到与未选中的单元MC12和MC32的选择器件的绝缘栅结构134耦接的选择线170_1和170_3、并且将作为合适栅极电压的正电压+Vg（其通过使相对应的选择器件的半导体区120的阈值电压摆动来将阈值电压减小到小于或等于参考阈值电压的电平）施加到与选中的单元MC22的选择器件的绝缘栅结构134耦接的选择线170_2时，如参考图4C所述，可以仅将要选中的存储器单元MC22的选择器件的阈值电压减小到低于Vt1，因而可以将存储器单元MC22的选择器件导通，并且可以根据施加的电压来执行存储器单元MC22的可变电阻器150的编程或读取。可以将如图10B中所示的0V或-V的栅电压施加到分别与未选中的存储器单元MC12和MC32耦接的选择线170_1和170_3，因而可以将未选中的存储器单元MC12和MC32的阈值电压增加到高于参考阈值电压，由此抑制流经相对应的存储器单元的泄漏电流。
图11是说明根据本发明的另一个实施例的可变电阻存储器件的电路图。图12是说明具有图11的电路图的可变电阻存储器件1000G的部分剖切立体图。图13A是说明选择器件125C的截面图。图13B是用于说明利用选择器件125C来驱动图11的可变电阻存储器件的方法的电路图。
参见图11和图12，可变电阻存储器件1000G可以包括第一布线层110、第二布线层160、以及串联连接在第一布线层110与第二布线层160之间的选择器件125和可变电阻器150。图11的可变电阻存储器件与图1的可变电阻存储器件的不同之处在于：第一布线层110和第二布线层160是提供等电位的公共布线。第一布线层110和第二布线层160每个都可以具有包括子线的导电栅格图案，或者可以是如图12中所示的导电平面。
多个存储器单元MC11至MC33被布置在第一布线层110与第二布线层160之间。多个存储器单元MC11至MC33中的每个可以包括选择器件125C以及与选择器件125C串联连接的可变电阻器150。选择器件125C和可变电阻器150连接的顺序可以与图12中的顺序相反。
多个存储器单元MC11至MC33中的每个可以具有垂直地形成在衬底100上的柱体结构。选择器件125C可以与第一选择线170a_1、170a_2以及170a_3和第二选择线170b_1、170b_2以及170b_3耦接。第一选择线170a_1、170a_2以及170a_3和第二选择线170b_1、170b_2以及170b_3可以沿着x方向和y方向延伸。
参见图13A，选择器件125C可以包括由中间区123以及具有不同导电类型的第一导电区122和第二导电区124提供的PIN二极管结构，并且与PIN二极管结构耦接的第一绝缘栅结构130a和第二绝缘栅结构130b可以单独地被驱动。栅电极134a和134b可以彼此间隔开以彼此电绝缘，并且可以分别与第一选择线170a_1、170a_2以及170a_3和第二选择线170b_1、170b_2以及170b_3耦接。
尽管栅电极134a和134b在以90°彼此交叉并且经过半导体区120之中的中间区123的仅一个表面的同时延伸，但是本实施例不局限于此。例如，如以上参照图3C所述的，栅电极134a和134b中的至少一个可以在填充相邻的存储器单元之间的空间的同时沿着x方向或y方向延伸，并且可以包围中间区123的一部分。
参见图13B，从存储器单元MC11至MC33之中选择特定的存储器单元MC22。第一布线层110和第二布线层160可以是公共布线，并且第一布线层110和第二布线层160中的任何一个可以将参考电压施加到所有存储器单元的一端，而另一布线可以施加用于编程或读取的参考电压。然而，由于操作电压与参考电压之差小于存储器单元的选择器件的参考阈值电压，所以存储器单元的选择器件由于第一布线层110和第二布线层160施加的电压而不导通。
为了选择存储器单元MC22，将+Vg1（其可以将相对应的选择器件的半导体区120的阈值电压减小到小于参考阈值电压的电平）经由第一选择线170a_2施加到包括存储器单元22的、沿x方向相邻的存储器单元MC21、MC22以及MC23的选择器件的第一栅电极134a，并且将0V经由其他的第一选择线170a_1和170a_3施加到未选中的存储器单元MC11、MC12以及MC13和MC31、MC32以及MC33的选择器件的栅电极134a。然而，本实施例不局限于此，可以施加负电压。
同样地，可以将+Vg2经由第二选择线170b_2施加到包括要选中的存储器单元MC22的、沿y方向相邻的存储器单元MC12、MC22以及MC32的选择器件的第二栅电极134b，所述+Vg2可以将相对应的选择器件的半导体区120的阈值电压减小到小于参考阈值电压的电平。可以将0V或负电压经由其他的第二选择线170b_1和170b_3施加到未选中的单元MC11、MC21以及MC31和MC13、MC23以及MC33的选择器件的栅电极134b。
根据本实施例，由于施加到第一栅电极134a和第二栅电极134b的电压+Vg1和+Vg2是独立地控制的，通过改变中间区123的能带，将PIN二极管结构的阈值电压减小到等于或小于施加到半导体区120两端的电压电平，由此将PIN二极管结构导通。因此，可以对选中的存储器单元执行编程或读取。由于公共操作电压施加到所有存储器单元，所以可以减小或消除性能退化，诸如由于现有的字线电阻所导致的电压降和信号延迟。
图14是说明根据本发明的另一个实施例的可变电阻存储器件的电路图。图15A是说明具有图14的电路图的可变电阻存储器件1000H的部分剖切立体图。图15B是说明选择器件125D的截面图。
参见图14和图15A，可变电阻存储器件1000H可以包括第一布线层110、第二布线层160、以及串联连接在第一布线层110与第二布线层160之间的选择器件125D和可变电阻器150。可变电阻存储器件1000H与可变电阻存储器件1000G的相似之处在于：第一布线层110和第二布线层160可以是可提供等电位的公共布线。如以上所述，第一布线层110和第二布线层160可以具有包括子线的导电栅格图案，或者可以是如图15A中所示的导电平面。
多个存储器单元MC11至MC33被布置在第一布线层110和第二布线层160之间。多个存储器单元MC11至MC33中的每个可以包括选择器件125D以及与选择器件125D串联连接的可变电阻器150。选择器件125D和可变电阻器150连接的顺序可以与图15A中相反。
多个存储器单元MC11至MC33中的每个具有垂直地形成在衬底100上的柱体结构。选择器件125D可以与第一选择线170a_1、170a_2以及170a_3和第二选择线170b_1、170b_2以及170b_3耦接。第一选择线170a_1、170a_2以及170a_3和第二选择线170b_1、170b_2以及170b_3可以沿着x方向和y方向延伸。
参见图15B，为了利用半导体区120来提供金属氧化物半导体场效应晶体管（MOSFET）沟道结构，选择器件125D可以包括第一导电区122、具有与第一导电杂质区相同的导电类型的第二导电区124、以及中间区123。第一导电区122可以是N型或P型区，中间区123可以具有与第一导电区122的导电类型相反的导电类型。尽管图15B的选择器件125D包括N沟道MOSFET结构，但是在不脱离本实施例的范围的情况下，可以使用P沟道MOSFET结构。
选择器件125D可以包括第一绝缘栅结构130a和第二绝缘栅结构130b，所述第一绝缘栅结构130a和第二绝缘栅结构130b与MOSFET沟道结构耦接并且可以被独立地驱动。第一绝缘栅结构130a和第二绝缘栅结构130b可以与作为沟道形成区的中间区123耦接。栅电极134a和134b可以彼此间隔开以彼此电分离，并且可以分别与第一选择线170a_1、170a_2以及170a_3和第二选择线170b_1、170b_2以及170b_3耦接。
尽管在图15A和图15B中栅电极134a和134b在以90°彼此交叉并且经过中间区123的仅一个表面的同时延伸，但是本实施例不局限于此。例如，如参照图3C所述的，栅电极134a和134b中的至少一个可以在填充沿x方向或y方向相邻的存储器单元之间的空间的同时延伸，并且可以包围中间区123的一部分。
从存储器单元MC11至MC33之中选择特定的存储器单元MC22的方法与参照图13B所述的相似。例如，将参考电压和操作电压分别施加到第一布线层110和第二布线层160，并且操作电压与参考电压之差小于参考阈值电压。在这种情况下，可以通过将+Vg1和+Vg2施加到存储器单元MC22的栅电极134a和134b来选择存储器单元MC22，所述+Vg1和+Vg2可以将选择器件125D的阈值电压减小到小于参考阈值电压电平。
图16是说明根据本发明的另一个实施例的可变电阻存储器件的电路图。图17A是说明具有图16的电路图的可变电阻存储器件1000I的部分剖切立体图。图17B是用于说明利用选择器件125E来驱动可变电阻存储器件1000I的方法的电路图。
参见图16和图17A，可变电阻存储器件1000I包括：第一布线110_1、110_2以及110_3，110沿着第一方向（例如，x方向）延伸；以及第二布线160_1、160_2以及160_3，160沿着第二方向（例如，y方向）延伸。多个存储器单元MC11至MC33可以被设置在第一布线110_1、110_2以及110_3与第二布线160_1、160_2以及160_3之间。第一布线110和第二布线160中的任何一个可以是位线，而另一个可以是字线。
可变电阻存储器件1000I包括公共选择线170，所述公共选择线170可以与多个存储器单元MC11至MC33的选择器件耦接，并且可以施加等电位的栅电压。与公共选择线170耦接的绝缘栅结构130的栅电极134可以在经过中间区123的仅一个表面的同时作为单个元件延伸，或者可以在填充存储器单元MC1、MC2以及MC3之间的空间的同时延伸。此外，栅电极134可以具有栅格图案或导电平面结构，但是本实施例不局限于此。
参见图17B，为了在存储器单元MC11至MC33之中选择特定的存储器单元MC22，通过将可导通选择器件125E的参考电压和操作电压分别施加到要选中的存储器单元MC22的第一布线110_2和第二布线160_2来选择存储器单元MC22。此外，将公共电压Vg施加到公共选择线170。在这种情况下，可以将全部的多个存储器单元MC11至MC33的半导体区120的选择器件的阈值电压减小到小于参考阈值电压的电平。公共电压Vg可以被选择为不导通未选中的单元。
施加公共电压Vg时流经选中的存储器单元MC22的选择器件的驱动电流的幅度可以比未施加公共电压Vg时更高。结果，当施加公共电压Vg时，可以执行快速和可靠的编程和读取。因此，在不将外围电路变大以放大电流的情况下，仅通过施加公共电压Vg就可以增大用于驱动可变电阻存储器件的驱动电流，由此可以将可变电阻存储器件最小化，并且改善可变电阻存储器件的速度和可靠性。
施加到公共选择线170的公共电压Vg可以具有如-Vg的相反极性以增加阈值电压。在这种情况下，施加到选中的存储器单元MC22的参考电压与操作电压之差可以足够大，以不会因为公共电压Vg而将选中的存储器单元MC22关断。在这种情况下，未选中的存储器单元中的泄漏电流和寄生电流可以减小，由此可靠地驱动存储器单元。
图18A和图18B是分别说明根据本发明的另一个实施例的可变电阻存储器件2000的电路图和截面图。对于与之前的实施例相同的附图标记所标记的元件，可以参考之前的说明，将不再给出其重复说明。
参见图18A和图18B，可变电阻存储器件2000具有将两个存储器叠层1000_1和1000_2层叠的3D垂直结构。存储器叠层1000_1和1000_2中的每个包括第一布线层110A、第二布线层160以及第三布线层110B，它们分别与存储器单元耦接。可变电阻存储器件2000的第二布线层160可以被两个存储器叠层1000_1和1000_2共用，如图18A和图18B中所示。然而，本实施例不局限于此，存储器叠层1000_1和1000_2中的每个可以独立地包括第二布线层。
第一布线层110A和第三布线层110B可以是公共布线，第二布线层160可以是布线。在这种情况下，第一布线层110A和第三布线层110B可以是公共字线，第二布线层160可以是位线。可替选地，第一布线层110A和第三布线层110B可以是布线，第二布线层160可以是公共布线。
根据参照图6A至图6M所述的制造方法，通过形成第一存储器叠层1000_1然后形成第二存储器叠层1000_2来执行将存储器叠层1000_1和1000_2层叠的工艺。可替选地，可以通过利用单独的工艺制造第一存储器叠层1000_1和第二存储器叠层1000_2、然后利用晶片接合将第一存储器叠层1000_1和第二存储器叠层1000_2附接，来执行将存储器叠层1000_1和1000_2层叠的工艺。可以通过将暴露于附接表面的布线层合金化、或者将层间绝缘膜物理地或化学地接合来将存储器叠层1000_1和1000_2彼此连接。
尽管在图18A和图18B中未示出，但是可以如以下将描述的来不同地修改存储器叠层1000_1和1000_2的存储器单元MC11至MC22和MC11’至MC22’的结构。例如，取代PIN二极管结构，选择器件可以具有PN二极管结构或MOSFET沟道结构。选择器件和可变电阻器连接的顺序可以相反。
以上参照附图描述的特性和优点是兼容的，因而可以进行替换或组合，除非明显地具有矛盾，这些修改也在本发明的范围内。
此外，参照附图描述的各种可变电阻存储器件可以被实现为单个存储器件、或者被实现为与其他的器件（诸如逻辑处理器、图像传感器以及射频（RF）器件）集成到单个芯片中的片上系统（SOC）。此外，可以利用粘附、焊接或晶片接合将形成有可变电阻存储器件的晶片与形成有不同类型器件的另一晶片附接，并且可以将所得结构个体化为单个芯片。
此外，根据实施例的可变电阻存储器件可以被实现为各种半导体封装中的任何一种。例如，可变电阻存储器件可以被封装成：封装上封装（PoP）、球栅阵列（BGA）、芯片级封装（CSP）、塑料引线芯片载体（PLCC）、塑料双列直插式封装（PDIP）、华夫包式管芯（die in waffle pack）、晶片形式管芯（die in wafer form）、板上芯片（COB）、陶瓷双列直插式封装（CERDIP）、塑料公制四方扁平封装（MQFP）、薄型四方扁平封装（TQFP）、小外型封装（SOIC）、紧缩小外型封装（SSOP）、薄型小外型封装（TSOP）、薄型四方扁平封装（TQFP）、系统级封装（SIP）、多芯片封装（MCP）、晶片级制造封装（WFP）、晶片级处理层叠封装（WSP）。安装有根据实施例的可变电阻存储器件的封装还可以包括用于控制封装的控制器和/或逻辑器件。
图19是说明包括根据本发明的一个实施例的可变电阻存储器件的电子系统3000的框图。
参见图19，电子系统3000可以包括控制器3010、输入/输出（I/O）设备3020、存储设备3030、接口3040以及总线3050。控制器3010、I/O设备3020、存储设备3030和/或接口3040可以通过总线3050相互耦接。
控制器3010可以包括以下中的至少一种：微处理器、数字信号处理、微控制器、可执行相似功能的任何逻辑器件。I/O设备1020可以包括按键、键盘或显示设备。存储设备3030可以储存数据和/或命令，并且可以包括本文公开的可变电阻存储器件。
存储设备3030可以具有进一步包括另一种类型的半导体器件（例如，动态随机存取器（DRAM）器件和/或嵌入式静态随机存取存储器（ESRAM）器件）的混合结构。接口3040可以将数据传送到通信网络或者从通信网络接收数据。接口3040可以是有线或无线接口。为此，接口3040可以包括天线、或有线/无线收发器。尽管在图19中未示出，但是电子系统3000还可以包括作为用于改善控制器3010的操作的操作存储器的高速DRAM和/或ESRAM。
电子系统3000可以应用到个人数字助理（PDA）、便携式计算机、平板PC、无线电话、移动电话、数字音乐播放器、存储卡、或可无线发送和/或接收信息的任何电子设备。
根据本发明的实施例，由于因为提供等电位的公共布线而减小了用于驱动与每个存储器单元连接的选择器件的信号的电压降和延迟，所以可以提供可减小或抑制根据选中的存储器单元在阵列中的位置的性能变化的可变电阻存储器件。此外，由于使选择器件的阈值电压摆动，所以可以选择存储器单元。此外，由于流经选择器件的“导通”电流的幅度增加，所以可以提供可被最小化并且可在诸如编程操作这样的需要大电流的操作期间改善可靠性的可变电阻存储器件。
尽管已经参照本发明的示例性实施例具体地示出并描述了本发明，但是本领域的技术人员将理解的是，在不脱离所附权利要求所限定的本发明的范围与精神的情况下，可以在形式和细节上进行各种改变。

Claims (46)

1.一种可变电阻存储器件，包括：
多个存储器单元，所述多个存储器单元沿着第一方向以及与所述第一方向不同的第二方向布置，所述多个存储器单元中的每个包括可变电阻器以及与所述可变电阻器串联连接的选择器件；
公共布线，所述公共布线与所述多个存储器单元的一端电连接，并且施加公共参考电压；
多个布线，所述多个布线分别与所述多个存储器单元之中的沿着所述第一方向布置的多个存储器单元的另一端电连接；以及
多个选择线，所述多个选择线分别与所述多个存储器单元的选择器件连接，并且连同所述多个布线一起来选择所述多个存储器单元中的任何一个。
2.如权利要求1所述的可变电阻存储器件，其中，所述公共布线包括彼此电连接的多个子线。
3.如权利要求1所述的可变电阻存储器件，其中，所述公共布线包括导电平面。
4.如权利要求1所述的可变电阻存储器件，其中，所述多个选择线沿着所述第二方向延伸。
5.如权利要求1所述的可变电阻存储器件，其中，所述选择器件包括：
半导体区，所述半导体区具有不同的导电类型，并且被设置成彼此相邻以在所述半导体区之间提供结；以及
绝缘栅结构，所述绝缘栅结构与所述半导体区中的任何一个耦接，
其中，所述绝缘栅结构包括与所述多个选择线中的任何一个耦接的栅电极。
6.如权利要求5所述的可变电阻存储器件，其中，所述绝缘栅结构通过将电场施加到与所述绝缘栅结构耦接的相对应的半导体区来控制用于导通所述半导体区的阈值电压。
7.如权利要求5所述的可变电阻存储器件，其中，所述栅电极形成在相对应的半导体区上形成的栅绝缘膜上，以便延伸超过或包围所述相对应的半导体区的至少一部分。
8.如权利要求5所述的可变电阻存储器件，其中，所述可变电阻器和所述选择器件的半导体区中的每个具有垂直地形成在衬底上的柱体结构，
其中，所述公共布线和所述多个布线被设置成与所述衬底的主表面平行，所述柱体结构在所述公共布线和所述多个布线之间，
其中，所述栅电极在所述公共布线与所述多个布线之间延伸。
9.如权利要求8所述的可变电阻存储器件，其中，所述栅电极在所述半导体区的每个侧壁上被形成为间隔件。
10.如权利要求8所述的可变电阻存储器件，其中，所述绝缘栅结构的栅绝缘膜包围所述柱体结构的侧壁。
11.如权利要求5所述的可变电阻存储器件，其中，所述半导体区包括PN二极管结构、PIN二极管结构、金属氧化物半导体场效应晶体管MOSFET沟道结构、或者它们的组合。
12.如权利要求1所述的可变电阻存储器件，其中，所述可变电阻器包括相变材料、可开关控制的单极或双极导电桥接材料、可开关控制的聚合物、可编程的金属化单元PMC材料、反熔丝材料、熔丝材料、磁阻效应材料、或者它们的组合。
13.一种可变电阻存储器件，包括：
多个存储器单元，所述多个存储器单元沿着第一方向以及与所述第一方向不同的第二方向布置，所述多个存储器单元中的每个包括可变电阻器以及与所述可变电阻器串联连接的选择器件；
第一公共布线，所述第一公共布线与所述多个存储器单元的一端电连接，并且施加参考电压；
第二公共布线，所述第二公共布线与所述多个存储器单元的另一端电连接，并且施加操作电压；以及
多个选择线，所述多个选择线包括第一选择线和第二选择线，所述第一选择线和所述第二选择线与所述多个存储器单元的选择器件耦接，并且被独立地驱动以选择所述多个存储器单元中的一个。
14.如权利要求13所述的可变电阻存储器件，其中，所述第一公共布线和所述第二公共布线中的至少一个包括彼此电连接的多个子线。
15.如权利要求13所述的可变电阻存储器件，其中，所述第一公共布线和所述第二公共布线中的至少一个是导电平面。
16.如权利要求13所述的可变电阻存储器件，其中，所述第一选择线和所述第二选择线分别沿着所述第一方向和所述第二方向延伸。
17.如权利要求13所述的可变电阻存储器件，其中，所述选择器件包括：
半导体区，所述半导体区具有不同的导电类型，并且被设置成彼此相邻以提供在所述半导体区之间的结；以及
第一绝缘栅结构和第二绝缘栅结构，所述第一绝缘栅结构和所述第二绝缘栅结构与所述半导体区中的任何一个半导体区耦接，并且彼此电分离，
其中，所述第一绝缘栅结构和所述第二绝缘栅结构包括分别与所述第一选择线和所述第二选择线耦接的栅电极。
18.如权利要求17所述的可变电阻存储器件，其中，所述第一绝缘栅结构和所述第二绝缘栅结构中的每个通过将电场施加到与所述第一绝缘栅结构和所述第二绝缘栅结构中的每个耦接的相对应的半导体区来控制用于导通所述半导体区的阈值电压。
19.如权利要求13所述的可变电阻存储器件，其中，所述第一绝缘栅结构和所述第二绝缘栅结构分别包括形成于相对应的半导体区上的栅绝缘膜以及相应的第一栅电极和第二栅电极，
其中，所述第一栅电极和所述第二栅电极延伸超过或包围所述相对应的半导体区的一部分。
20.如权利要求17所述的可变电阻存储器件，其中，所述可变电阻器和所述选择器件的半导体区具有垂直地形成在衬底上的柱体结构，
其中，所述第一公共布线和所述第二公共布线被设置成与所述衬底的主表面平行，所述柱体结构在所述第一公共布线和所述第二公共布线之间，
其中，所述栅电极在所述第一公共布线与所述第二公共布线之间延伸。
21.如权利要求20所述的可变电阻存储器件，其中，所述栅电极在所述半导体区的侧壁上被形成为间隔件。
22.如权利要求19所述的可变电阻存储器件，其中，所述绝缘栅结构的栅绝缘膜包围所述柱体结构的侧壁。
23.如权利要求17所述的可变电阻存储器件，其中，所述半导体区包括PN二极管结构、PIN二极管结构、金属氧化物半导体场效应晶体管MOSFET沟道结构中的任何一种。
24.如权利要求13所述的可变电阻存储器件，其中，所述可变电阻器包括相变材料、可开关控制的单极或双极导电桥接材料、可开关控制的聚合物、可编程的金属化单元PMC材料、反熔丝材料、熔丝材料、磁阻效应材料、或者它们的组合。
25.一种可变电阻存储器件，包括：
多个存储器单元，所述多个存储器单元沿着第一方向以及与所述第一方向不同的第二方向布置，所述多个存储器单元中的每个包括可变电阻器以及与所述可变电阻器串联连接的选择器件；
第一布线，所述第一布线与所述多个存储器单元之中的沿着所述第一方向相邻的存储器单元的一端电连接；
第二布线，所述第二布线与所述多个存储器单元之中的沿着所述第二方向相邻的存储器单元的另一端电连接；以及
公共选择线，所述公共选择线与所述多个存储器单元的选择器件耦接，并且施加等电位的电压。
26.如权利要求25所述的可变电阻存储器件，其中，所述选择器件包括：
半导体区，所述半导体区具有不同的导电类型，并且被设置成彼此相邻以在所述半导体区之间提供结；以及
至少一个绝缘栅结构，所述至少一个绝缘栅结构与所述半导体区之中的任何一个半导体区耦接，
其中，所述绝缘栅结构包括与所述公共选择线耦接的栅电极。
27.如权利要求26所述的可变电阻存储器件，其中，所述绝缘栅结构操作为：通过将电场施加到与所述绝缘栅结构耦接的相对应的半导体区来增加流经选中的存储器单元的半导体区的电流的幅度。
28.如权利要求26所述的可变电阻存储器件，其中，所述栅电极延伸超过或包围相对应的半导体区的至少一部分。
29.如权利要求26所述的可变电阻存储器件，其中，所述可变电阻器和所述选择器件的半导体区具有垂直地形成在衬底上的柱体结构，
其中，所述第一布线和所述第二布线被设置成与所述衬底的主表面平行，所述柱体结构在所述第一布线和所述第二布线之间，
其中，所述栅电极在所述第一布线与所述第二布线之间延伸。
30.如权利要求29所述的可变电阻存储器件，其中，所述绝缘栅结构的栅绝缘膜包围所述柱体结构的侧壁。
31.如权利要求29所述的可变电阻存储器件，其中，所述半导体区包括PN二极管结构、PIN二极管结构、金属氧化物半导体场效应晶体管MOSFET沟道结构、或者它们的组合。
32.如权利要求25所述的可变电阻存储器件，其中，所述可变电阻器包括相变材料、可开关控制的单极或双极导电桥接材料、可开关控制的聚合物、可编程的金属化单元PMC材料、反熔丝材料、熔丝材料、磁阻效应材料、或者它们的组合。
33.一种制造可变电阻存储器件的方法，所述方法包括以下步骤：
在衬底上形成第一布线层；
在所述第一布线层上形成牺牲层，所述牺牲层具有暴露出所述第一布线层的一部分的表面的第一开口；
在所述第一开口中形成柱体结构，所述柱体结构包括可变电阻器和提供结的半导体区；
去除所述牺牲层以形成第二开口，通过所述第二开口暴露出包括所述半导体区的侧壁表面的所述柱体结构的侧壁；
在所述半导体区的暴露出的表面上形成栅绝缘膜；
在所述栅绝缘膜上形成栅电极，其中，所述栅电极与所述半导体区中的任何一个区耦接，并且被设置在所述第二开口中；
形成绝缘层以填充所述第二开口；以及
在所述绝缘层上形成第二布线层，使得所述第二布线层接触所述柱体结构的顶表面。
34.如权利要求33所述的方法，其中，所述第一布线层和所述第二布线层中的至少一个是公共布线。
35.如权利要求33所述的方法，在形成所述栅电极之前，
还包括在所述第二开口中形成台阶绝缘膜的步骤，
其中，在所述台阶绝缘膜上形成所述栅电极。
36.如权利要求33所述的方法，其中，形成所述栅电极包括以下步骤：
形成栅电极材料以填充所述第二开口；
将所述栅电极材料凹陷以形成用于所述栅电极的导电层，用于所述栅电极的导电层具有与所述半导体区之中的任何一个区耦接的高度；以及
将用于所述栅电极的导电层图案化，以形成所述栅电极。
37.如权利要求36所述的方法，其中，利用各向异性刻蚀来执行将用于所述栅电极的导电层图案化的步骤，其中，所述栅电极被形成为间隔件。
38.如权利要求33所述的方法，其中，所述栅电极是公共栅电极或者被独立地驱动的多个栅电极。
39.如权利要求34所述的方法，其中，所述半导体区包括PN二极管结构、PIN二极管结构、金属氧化物半导体场效应晶体管MOSFET沟道结构、或者它们的组合。
40.如权利要求1所述的方法，其中，所述可变电阻器包括相变材料、可开关控制的单极或双极导电桥接材料、可开关控制的聚合物、可编程的金属化单元PMC材料、反熔丝材料、熔丝材料、磁阻效应材料、或者它们的组合。
41.一种驱动可变电阻存储器件的方法，所述可变电阻存储器件包括：多个存储器单元，每个存储器单元包括可变电阻器以及与所述可变电阻器串联连接的选择器件，并且沿着第一方向以及与所述第一方向不同的第二方向布置，其中，所述选择器件包括多个半导体区以及与所述半导体区中的任何一个耦接的绝缘栅结构，所述方法包括以下步骤：
将公共参考电压施加到所述多个存储器单元的一端；
将操作电压施加到所述多个存储器单元之中的包括选中的存储器单元的沿着所述第一方向的存储器单元的另一端，所述操作电压被选择成使得所述公共参考电压与所述操作电压之间的电压差小于所述半导体区的参考阈值电压；
将用于关断所述半导体区的不选择电压施加到所述多个存储器单元中的不包括所述选中的存储器单元的沿所述第一方向的存储器单元的另一端；
将选择电压施加到相对应的绝缘栅结构，以使所述多个存储器单元之中的包括所述选中的存储器单元的沿所述第二方向的存储器单元的半导体区的阈值电压摆动，使得所述存储器单元具有小于所述参考阈值电压的阈值电压；以及
将不选择电压施加到相对应的绝缘栅结构，使得所述多个存储器单元之中的不包括所述选中的存储器单元的沿所述第二方向的存储器单元的半导体区具有等于或大于所述参考阈值电压的阈值电压。
42.如权利要求41所述的方法，其中，所述半导体区包括PN二极管结构、PIN二极管结构、金属氧化物半导体场效应晶体管MOSFET沟道结构、或者它们的组合。
43.如权利要求41所述的方法，其中，所述可变电阻器包括相变材料、可开关控制的单极或双极导电桥接材料、可开关控制的聚合物、可编程的金属化单元PMC材料、反熔丝材料、熔丝材料、磁阻效应材料、或者它们的组合。
44.一种驱动可变电阻存储器件的方法，所述可变电阻存储器件包括：多个存储器单元，每个存储器单元包括可变电阻器以及与所述可变电阻器串联连接的选择器件，并且沿着第一方向以及与所述第一方向不同的第二方向布置，其中，所述选择器件包括半导体区以及第一绝缘栅结构和第二绝缘栅结构，所述半导体区包括：第一导电区和第二导电区，在所述第一导电区和所述第二导电区之间提供结；以及中间区，所述中间区设置在所述第一导电区与所述第二导电区之间，所述第一绝缘栅结构和所述第二绝缘栅结构与所述中间区耦接、被独立地控制、以及分别沿着所述第一方向和所述第二方向延伸，所述方法包括以下步骤：
将公共参考电压施加到所述多个存储器单元的一端；
将公共操作电压施加到所述多个存储器单元的另一端，所述公共操作电压被选择成使得所述公共参考电压与所述公共操作电压之间的电压差小于所述半导体区的参考阈值电压；
将选择电压施加到所述多个存储器单元之中的包括选中的存储器单元的沿所述第一方向和所述第二方向连接的存储器单元的相对应的第一栅绝缘结构和第二栅绝缘结构，以使所述半导体区的阈值电压摆动，使得所述存储器单元具有等于或小于所述参考阈值电压的阈值电压；以及
将不选择电压施加到除了与所述选中的存储器单元连接的相对应的第一绝缘栅结构和第二绝缘栅结构以外的第一绝缘栅结构和第二绝缘栅结构，使得未选中的存储器单元具有等于或大于所述参考阈值电压的阈值电压。
45.如权利要求44所述的方法，其中，所述半导体区包括PN二极管结构、PIN二极管结构、金属氧化物半导体场效应晶体管MOSFET沟道结构、或者它们的组合。
46.如权利要求44所述的方法，其中，所述可变电阻器包括相变材料、可开关控制的单极或双极导电桥接材料、可开关控制的聚合物、可编程的金属化单元PMC材料、反熔丝材料、熔丝材料、磁阻效应材料、或者它们的组合。
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