KR20210048953A - 메타 광학 소자 및 이의 제조방법 - Google Patents

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박홍규
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Abstract

메타 광학 소자는 입사광을 센싱하는 것으로, 입사광의 파장보다 작은 형상 치수를 가지는 복수의 나노로드;를 포함하며, 상기 복수의 나노로드 각각은 제1 도전형 반도체층, 진성 반도체층, 제2 도전형 반도체층을 포함한다. 이러한 메타 광학 소자는 입사광을 파장별로 분리하여 센싱할 수 있다.

Description

메타 광학 소자 및 이의 제조방법{Meta optical device and method of manufacturing the same}
개시된 실시예들은 메타 광학 소자 및 이의 제조방법에 대한 것이다.
메타 구조(meta structure)는 입사광의 파장보다 작은 수치가, 두께, 패턴, 또는 주기 등에 적용된 인공적인 구조로서, 회절현상의 물리적 제약을 넘어서는 광학적 특성을 나타낸다.
이러한 메타 구조는 다양한 광학 소자에 응용되며, 예를 들어, 이미지 센서에도 메타 구조가 응용될 수 있다.
이미지 센서는 일반적으로 독출회로(readout circuit)를 구비한 기판 상에 형성된 포토 다이오드(photo diode)와, 유기 염료로 구성된 컬러 필터 및 마이크로 렌즈를 포함한다. 그러나 이러한 구조는 부피가 커서 1㎛ 이하의 화소 크기를 가지는 고해상도 구현에 적합하지 않고, 또한, 유기(organic) 물질 사용에 의한 열적 신뢰성 저하 등의 문제점을 나타낼 수 있다. 이에 따라 메타 구조를 활용하여 무기(inorganic) 이미지 센서를 개발하려는 시도가 있다.
소형화되고 고해상도에 적합한 이미지 센서로 기능할 수 있는 메타 광학 소자가 제공된다.
이러한 메타 광학 소자의 제조방법이 제공된다.
일 유형에 따르면, 입사광을 센싱하는 것으로, 기판; 및 상기 기판 상에 형성되고 상기 입사광의 파장보다 작은 형상 치수를 가지는 복수의 나노로드;를 포함하며, 상기 복수의 나노로드 각각은 상기 기판으로부터 멀어지는 제1방향으로 적층된, 제1 도전형 반도체층, 진성 반도체층, 제2 도전형 반도체층을 포함하는, 메타 광학 소자가 제공된다.
상기 복수의 나노로드는 상기 제1방향과 수직인 단면의 폭이 서로 다른 2이상의 나노로드를 포함할 수 있다.
상기 복수의 나노로드는 상기 제1방향과 수직인 단면의 폭이 제1폭인 복수의 제1 나노로드; 상기 제1방향과 수직인 단면의 폭이 제2폭인 복수의 제2 나노로드; 상기 제1방향과 수직인 단면의 폭이 제3폭인 복수의 제3 나노로드를 포함할 수 있다.
상기 복수의 제1 나노로드, 상기 복수의 제2 나노로드, 상기 복수의 제3 나노로드가 각각 적색, 녹색, 청색 파장 대역의 광을 집광하여 센싱하도록 상기 제1폭, 상기 제2폭, 상기 제3폭이 설정될 수 있다.
상기 제1폭(w1), 상기 제2폭(w2), 상기 제3폭(w3)은 w1>w2>w3의 관계일 수 있다.
상기 제1폭, 상기 제2폭, 상기 제3폭은 50nm에서 200nm 사이의 범위일 수 있다.
상기 복수의 나노로드 중 인접하는 두 나노로드의 중심간 간격은 80nm에서 500nm 사이의 범위일 수 있다.
상기 제1방향에 수직인 평면도에서 볼 때, 육각형의 중심 및 꼭지점 위치에 상기 복수의 제1 나노로드, 상기 복수의 제2 나노로드, 상기 복수의 제3 나노로드 중 어느 하나가 배열되는 단위 구조가 반복될 수 있다.
상기 단위 구조는 상기 육각형의 중심에 상기 복수의 제1 나노로드 중 하나가 배치되고, 상기 육각형의 여섯 꼭지점 위치에 상기 복수의 제2 나노로드 중 세 개와 상기 복수의 제3 나노로드 중 세 개가 교대로 배치되는 형태일 수 있다.
상기 복수의 나노로드는 실리콘 반도체 기반으로 형성될 수 있다.
상기 메타 광학 소자는 상기 제1 도전형 반도체층과 상기 기판 사이에 위치하며, SiO2에 제1 도전형의 도펀트가 함유된 잔류층을 더 포함할 수 있다.
상기 복수의 나노로드의 높이는 200nm 이하일 수 있다.
상기 제1 도전형 반도체층, 상기 제2 도전형 반도체층의 도핑 농도는 1X1017~1X1022 atoms/cm3 일 수 있다.
상기 제1 도전형 반도체층은 p형이고, 상기 제2 도전형 반도체층은 n형일 수 있다.
상기 제2 도전형 반도체층에 포함되는 n형 도펀트는 원자량이 70보다 큰 원소일 수 있다.
상기 n형 도펀트는 As 또는 Sb일 수 있다.
상기 메타 광학 소자는 상기 복수의 나노로드 사이의 영역에서 상기 복수의 나노로드를 둘러싸는 것으로, 상기 복수의 나노로드보다 굴절률이 낮은 물질로 이루어진 클래딩층을 더 포함할 수 있다.
상기 클래딩층은 SiO2, Si3N4, 또는, Al2O3를 포함할 수 있다.
상기 메타 광학 소자는 상기 복수의 나노로드의 제2 도전형 반도체층들에 접하는 공통전극층을 더 포함하 수 있다.
상기 기판은 상기 복수의 나노로드 각각과 전기적으로 연결된 복수의 트랜지스터를 구비하는 독출회로(readout circuit) 기판일 수 있다.
상기 메타 광학 소자는 상기 독출회로 기판과 상기 복수의 나노로드 사이에 위치하며 상기 복수의 나노로드의 굴절률보다 낮은 굴절률의 물질로 이루어진 분리층; 및 상기 분리층을 관통하여 상기 복수의 나노로드의 각각의 제1 도전형 반도체층과 상기 독출회로 기판에 구비된 트랜지스터 각각을 전기적으로 연결하는 전도성 비어;를 더 포함할 수 있다.
상기 메타 광학 소자는 상기 복수의 나노로드 각각의 제1 도전형 반도체층의 하면에 접하는 하부 전극층을 더 포함할 수 있다.
상기 메타 광학 소자는 상기 독출회로 기판과 상기 하부 전극층 사이에 위치하며 상기 복수의 나노로드의 굴절률보다 낮은 굴절률의 물질로 이루어진 분리층; 및 상기 분리층을 관통하여 상기 독출회로 기판에 구비된 트랜지스터와 상기 하부 전극층을 전기적으로 연결하는 전도성 비어;를 더 포함할 수 있다.
일 유형에 따르면, 상술한 어느 한 항의 메타 광학 소자를 포함하는 전자 장치가 제공된다.
일 유형에 따르면, 제1 도전형의 도펀트가 함유된 도펀트 함유층을 준비하는 단계; 상기 도펀트 함유층 상에 결정질 실리콘층을 형성하는 단계; 제1열처리에 의해 제1 도전형 반도체층을 형성하는 단계; 상기 결정질 실리콘 층 내에 제2 도전형의 도펀트를 주입하는 단계; 및 제2열처리에 의해 제2 도전형 반도체층을 형성하는 단계;를 포함하는, 메타 광학 소자 제조방법이 제공된다.
상기 도펀트 함유층을 준비하는 단계는 산화 실리콘 기판 내에 제1 도전형의 도펀트를 주입하는 단계를 포함할 수 있다.
또는, 상기 도펀트 함유층을 준비하는 단계는 산화 실리콘 기판 상에 BSG(borosilicate glass)층을 형성하는 단계를 포함할 수 있다.
상기 결정질 실리콘층을 형성하는 단계는 상기 도펀트 함유층 상에 다결정 실리콘 물질을 증착하는 단계를 포함할 수 있다.
또는, 상기 결정질 실리콘층을 형성하는 단계는 상기 도펀트 함유층 상에, 제1 단결정실리콘층, 절연물질층, 제2 단결정 실리콘층을 구비하는 SOI(silicon-on-insulator)기판을 접합하는 단계; 상기 제2 단결정실리콘층을 제거하는 단계; 및 상기 절연물질층을 제거하는 단계;를 포함할 수 있다.
상기 메타 광학 소자 제조방법은 상기 SOI 기판과 상기 도펀트 함유층을 접합하기 위해, 상기 도펀트 함유층 상에 산화 실리콘층을 형성하는 단계를 더 포함할 수 있다.
상기 메타 광학 소자 제조방법은 상기 결정질 실리콘층 내에 제2 도전형의 도펀트를 주입하는 단계 이전에, 상기 결정질 실리콘층 상에 산화 실리콘층을 형성하는 단계;를 더 포함할 수 있다.
상기 메타 광학 소자 제조방법은 상기 제2열처리 후, 상기 제2 도전형 반도체층 상에 존재하는 상기 산화 실리콘층을 제거하는 단계;를 더 포함할 수 있다.
상기 제1 도전형 도펀트는 p형 도펀트이고, 상기 제2 도전형 도펀트는 n형 도펀트일 수 있다.
상기 메타 광학 소자 제조방법은 상기 n형 도펀트로 원자량이 70보다 큰 원소를 사용할 수 있다.
상기 메타 광학 소자 제조방법은 상기 제1 도전형 반도체층, 상기 결정질 실리콘층, 상기 제2 도전형 반도체층을 패터닝하여 전기적으로 이격된 복수의 나노로드를 형성하는 단계;를 더 포함할 수 있다.
상기 패터닝 시, 상기 복수의 나노로드는 렌즈 및 컬러 필터로 기능하도록 형상 분포가 설정될 수 있다.
상술한 메타 광학 소자는 서로 다른 파장의 광을 구분하여 검출할 수 있다.
상술한 메타 광학 소자는 마이크로 렌즈, 컬러 필터 및 포토 다이오드의 기능을 하며, 소형화되고 고해상도를 가지는 이미지 센서로 적용될 수 있다.
상술한 메타 광학 소자 제조방법은 두께가 얇은 수직형 PIN 접합 구조를 형성하되 층간 중간 산화물이 없는 구조를 제공할 수 있다. 이에 따라 소형화되고 고해상도를 가지는 이미지 센서가 제조될 수 있다.
도 1은 실시예에 따른 메타 광학 소자의 개략적인 구조를 보이는 단면도이다.
도 2는 실시예에 따른 메타 광학 소자의 개략적인 구조를 보이는 평면도이다.
도 3은 다른 실시예에 따른 메타 광학 소자의 개략적인 구조를 보이는 단면도이다.
도 4는 다른 실시예에 따른 메타 광학 소자의 개략적인 구조를 보이는 단면도이다.
도 5는 다른 실시예에 따른 메타 광학 소자의 개략적인 구조를 보이는 단면도이다.
도 6은 다른 실시예에 따른 메타 광학 소자의 개략적인 구조를 보이는 단면도이다.
도 7은 다른 실시예에 따른 메타 광학 소자의 개략적인 구조를 보이는 단면도이다.
도 8은 실시예에 따른 메타 광학 소자 제조방법을 개략적으로 설명하는 흐름도이다.
도 9a 내지 도 9c는 실시예에 따른 메타 광학 소자 제조방법 중 제1 도전형의 도펀트 함유층을 준비하는 과정을 예시적으로 설명하는 도면들이다.
도 10a 내지 도 10e는 실시예에 따른 메타 광학 소자 제조방법 중 도펀트 함유층 상에 결정질 실리콘층을 형성하는 과정을 예시적으로 설명하는 도면들이다.
도 11a 및 도 11b는 실시예에 따른 메타 광학 소자 제조방법 중 제1 도전형 반도체층을 형성하는 과정을 예시적으로 설명하는 도면들이다.
도 12a 내지 도 12c는 실시예에 따른 메타 광학 소자 제조방법 중 제2 도전형 반도체층을 형성하는 과정을 예시적으로 설명하는 도면들이다.
도 13a 내지 도 13d는 실시예에 따른 메타 광학 소자 제조방법 중 제2 도전형 반도체층을 형성하는 다른 예시적인 과정을 설명하는 도면들이다.
도 14a 내지 도 14d는 실시예에 따른 메타 광학 소자 제조방법 중 PIN 박막을 복수의 나노로드 형상으로 패터닝하는 과정을 예시적으로 설명하는 도면들이다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하기로 한다. 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 이러한 용어들은 구성 요소들의 물질 또는 구조가 다름을 한정하는 것이 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1은 실시예에 따른 메타 광학 소자의 개략적인 구조를 보이는 단면도이고, 도 2는 도 1의 메타 광학 소자에 대한 예시적인 평면도이다.
도 1을 참조하면, 메타 광학 소자(100)는 복수의 나노로드(NR1)(NR2)(NR3)를 포함한다. 복수의 나노로드(NR1)(NR2)(NR3) 각각은 입사광의 파장 보다 작은 형상 치수를 가지며, 입사광을 센싱한다.
나노로드(NR1)(NR2)(NR3)들은 수직형 포토 다이오드 형태를 가질 수 있다. 도시된 바와 같이, 나노로드(NR1)(NR2)(NR3)들 각각은 기판(S1)으로부터 멀어지는 방향, 즉, 나노로드(NR1)(NR2)(NR3)의 높이(H) 방향을 따라 적층된, 제1 도전형 반도체층(110), 진성 반도체층(120), 제2 도전형 반도체층(130)을 포함한다.
메타 광학 소자(100)는 상기 높이 방향과 수직인 단면의 폭이 서로 다른 2이상의 나노로드를 포함한다. 도시된 바와 같이, 적층 방향과 수직인 단면의 폭이 제1폭(w1)인 복수의 제1 나노로드(NR1), 제2폭(w2)인 복수의 제2 나노로드(NR2), 제3폭(w3)인 복수의 제3 나노로드(NR3)를 포함한다. 다만, 세 종류의 폭을 가진 나노로드를 도시한 것은 예시적인 것이며 이에 한정되지 않는다. 메타 광학 소자(100)는 폭이 다른, 두 종류 또는 네 종류 이상의 나노로드들을 포함할 수 있다.
복수의 나노로드(NR1)(NR2)(NR3)의 높이는 200nm 이하일 수 있다.
제1 나노로드(NR1), 제2 나노로드(NR2), 제3 나노로드(NR3)는 각각 복수개로 마련되어 서로 교번되게 배열될 수 있다. 복수의 제1 나노로드(NR1), 복수의 제2 나노로드(NR2) 및 복수의 제3 나노로드(NR3)가 각각 적색, 녹색, 청색 파장 대역의 광을 집광하여 센싱하도록 제1폭(w1), 제2폭(w2), 제3폭(w3)이 설정될 수 있다.
제1폭(w1), 제2폭(w2), 제3폭(w3)은 w1>w2>w3의 관계를 가질 수 있다. 제1폭(w1), 제2폭(w2), 제3폭(w3)은 50nm에서 200nm 사이의 범위일 수 있다. 예를 들어, 제1폭(w1)은 적색 파장 대역의 광을 집광하여 센싱하도록 약 130 nm~140nm의 범위일 수 있고, 제2폭(w2)는 녹색 파장 대역의 광을 집광하여 센싱하도록 약 115nm~125nm일 수 있고, 제3폭(w3)은 청색 파장 대역의 광을 집광하여 센싱하도록 약 100nm ~110nm 일 수 있다. 다만, 이는 예시적이며 이에 한정되는 것은 아니다.
복수의 나노로드 중 인접하는 두 나노로드의 중심간 간격은 80nm에서 500nm 사이의 범위일 수 있다.
도 2에 예시한 바와 같이, 높이(H) 방향에 수직인 평면도에서 볼 때, 메타 광학 소자(100)는 육각형의 중심 및 꼭지점 위치에 복수의 제1 나노로드(NR1), 복수의 제2 나노로드(NR2), 복수의 제3 나노로드(NR3) 중 어느 하나가 반복적으로 배열되는 단위 구조를 포함할 수 있다. 상기 육각형은 한 변의 길이가 p인 정육각형일 수 있다.
상기 단위 구조는 육각형의 중심에 복수의 제1 나노로드(NR1) 중 하나가 배치되고, 육각형의 여섯 꼭지점 위치에 복수의 제2 나노로드(NR2) 중 세 개와 복수의 제3 나노로드(NR3) 중 세 개가 교대로 배치되는 형태일 수 있다.
다만, 상기 배열 패턴은 예시적이며, 이에 한정되는 것은 아니다. 예를 들어, 사각 매트릭스 형태로 형태로 제1 나노로드(NR1), 제2 나노로드(NR2), 제3 나노로드(NR3)가 교대로 반복되는 배열이 채택될 수 있다. 또는, 홀수 행에서는 제1 나노로드(NR1), 제2 나노로드(NR2)가 교번 배열되고, 짝수 행에서는 제2 나노로드(NR2), 제3 나노로드(NR3)가 교번 배열되는 베이어(Bayer) 패턴 배열이 채택될 수도 있다.
복수의 나노로드(NR1)(NR2)(NR3)들은 원기둥 형태로 도시되었으나 이에 한정되지 않는다. 예를 들어, 사각기둥, 육각기둥 등 다각형 기둥 형상이 채택될 수도 있다.
기판(S1)는 유전 물질로 이루어지며 예를 들어, SiO2 기판일 수 있다.
복수의 나노로드(NR1)(NR2)(NR3)들은 실리콘 반도체 기반으로 형성될 수 있다. 예를 들어, 제1 도전형 반도체층(110)은 p-Si일 수 있다. 진성 반도체층(120)은 i-Si 일 수 있다. 제2 도전형 반도체층(130)은 n-Si일 수 있다.
제1 도전형 반도체층(110)에 포함도는 p형 도펀트는 B(boron)일 수 있다. 제2 도전형 반도체층(130)에 포함되는 n형 도펀트는 원자량이 70보다 큰 원소일 수 있고, 예를 들어, As(arsenic) 또는 Sb(antimon)일 수 있다.
n형 도펀트로 원자량을 70이상의 원소로 하는 것은 높이가 낮은(두께가 얇은) PIN 접합(junction) 구조를 형성함에 있어, 진성 반도체층(120)의 두께, n형인 제2 도전형 반도체층(130)의 두께를 원하는 적절한 값으로 잘 설정하기 위한 것이다. 원자량이 작은 원소를 도펀트로 사용하는 경우, 도펀트 주입(implant) 및 열처리 과정에서 침투 깊이(penetration depth) 공정에서 지나치게 커지고 원하는 접합 구조가 잘 형성되지 않을 수 있다.
제1 도전형 반도체층(110), 제2 도전형 반도체층(130)의 도핑 농도는 1X1017~1X1022 atoms/cm3일 수 있다.
제1 도전형 반도체층(110), 제2 도전형 반도체층(130)이 각각 p형, n형인 것으로 설명하고 있으나, 이는 예시적이다. 예를 들어, 제1 도전형 반도체층(110)이 n-Si이고, 제2 도전형 반도체층(130)은 p-Si가 될 수도 있다.
복수의 나노로드(NR1)(NR2)(NR3)사이의 영역에는 클래딩층(170)이 더 구비될 수 있다. 클래딩층(170)은 복수의 나노로드(NR1)(NR2)(NR3)보다 굴절률이 낮은 물질로 이루어져 복수의 나노르드(NR1)(NR2)(NR3)들을 둘러쌀 수 있다. 클래딩층(170)은 SiO2, Si3N4, 또는, Al2O3를 포함할 수 있다.
복수의 나노로드(NR1)(NR2)(NR3)들을 이루는 제1 도전형 반도체층(110), 진성 반도체층(120), 제2 도전형 반도체층(130)은 층간 산화막이 없는(oxidation free) 구조를 가질 수 있다. 층간 산화막은 제조 과정 중 표면 산화에 의해 형성될 수 있으며, 층간 산화막이 있는 경우, 원하는 두께나 성능을 달성하는데 저해 요소가 될 수 있다. 실시예에 따른 메타 광학 소자(100)가 층간 산화막이 없는 복수의 나노로드(NR1)(NR2)(NR3)들을 형성하는 과정은 도 8 이하에서 후술할 것이다.
복수의 나노로드(NR1)(NR2)(NR3)들은 PIN 다이오드 구조로서 각각에 입사하는 광을 센싱할 수 있다. 또한, 복수의 나노로드(NR1)(NR2)(NR3)들은 서로 다른 서브 파장의 형상 치수를 가지며, 입사광의 파장에 따라 다른 위상 변조 작용을 나타내며, 입사광을 파장 별로 분리하여 집광할 수 있다. 이러한 작용에 의해 메타 광학 소자(100)는 컬러 필터 및 집광 렌즈의 기능을 함께 가지는 광 검출 센서로 동작할 수 있다.
이하에서는 이러한 메타 광학 소자의 다양한 변형예들을 살펴보기로 한다.
도 3은 다른 실시예에 의한 메타 광학 소자의 개략적인 구조를 보이는 단면도이다.
메타 광학 소자(101)는 제1 도전형 반도체층(110)과 기판(S1) 사이에 위치하는 잔류층(141)을 더 포함할 수 있다. 잔류층(141)은 기판(S1) 물질, 예를 들어, SiO2에 제1 도전형의 도펀트가 함유된 층이다. 예를 들어, 제1 도전형 반도체층(110)이 p-Si인 경우, SiO2 물질로 된 기판(S1)과 제1 도전형 반도체층(110) 사이에는 SiO2에 p형 도펀트가 함유된 층이 존재할 수 있다. 이는 기판(S1) 내에 p형 도펀트를 주입(implant)하고 기판(S1) 위에 결정질 실리콘층을 형성한 후 열처리에 의해 제1 도전형 반도체층(110)을 형성하는 제조과정에 의한 것이다. 제1 도전형 반도체층(110)이 n-Si인 경우, 잔류층(141)은 SiO2에 n형 도펀트가 함유된 층일 수 있다. 잔류층(141)은 복수의 나노로드(NR1)(NR2)(NR3)들과 기판(S1) 사이 및 클래딩층(170)과 기판(S1) 사이에 전체적으로 존재하는 것으로 도시되었으나, 도시된 형태나 두께는 예시적인 것이며 이에 한정되는 것은 아니다.
도 4는 다른 실시예에 의한 메타 광학 소자의 개략적인 구조를 보이는 단면도이다.
메타 광학 소자(102)는 복수의 나노로드(NR1)(NR2)(NR3)들과 기판(S1) 사이에 존재하는 잔류층(142)의 형태에서 도 3의 메타 광학 소자(101)와 차이가 있다. 도시된 바와 같이, 잔류층(141)은 제1 도전형 반도체층(110)의 하부에서 제1 도전형 반도체층(110)에 대응하는 폭으로 패터닝된 형상을 가질 수도 있다.
이외에도, 잔류층(142)은 기판(S1)과 복수의 나노로드(NR1)(NR2)(NR3) 사이에만 존재하고, 기판(S1)과 클래딩층(170) 사이의 영역에는 존재하지 않는 형태를 가질 수도 있다.
이하에서, 잔류층(141)(142)의 도시는 편의상 생략될 것이나, 도 3 및 도 4 또는 이로부터 변형된 형태의 잔류층이 이하의 실시예들에도 포함될 수 있다.
도 5는 다른 실시예에 의한 메타 광학 소자의 개략적인 구조를 보이는 단면도이다.
메타 광학 소자(103)는 이미지 센서로 동작하기 위한 추가적인 구성요소를 더 포함하고 있다.
복수의 나노로드(NR1)(NR2)(NR3)들은 독출회로(readout circuit) 기판(S2) 상에 배치될 수 있고, 복수의 나노로드(NR1)(NR2)(NR3)들의 제2 도전형 반도체층(110)에 접하는 공통전극층(150)이 복수의 나노로드(NR1)(NR2)(NR3)들 상에 배치될 수 있다. 공통전극층(150)은 복수의 나노로드(NR1)(NR2)(NR3)들에 대해 공통 그라운드 전극으로 기능할 수 있다. 공통전극층(150)은 투명 전도성 물질로 이루어질 수 있고, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), AZO(aluminium zinc oxide), GIZO(gallium indium zinc oxide), GZO(gallium zinc oxide) 등과 같은 전도성 산화물(transparent conductive oxide) 또는 그래핀으로 이루어질 수 있다.
독출회로 기판(S2)과 복수의 나노로드(NR1)(NR2)(NR3)들 사이에는 분리층(isolation layer)(180)이 배치될 수 있고, 또한, 분리층(180)을 관통하여, 복수의 나노로드(NR1)(NR2)(NR3)들 각각과 독출회로 기판(S2)을 전기적으로 연결하는 전도성 비어(160)가 독출회로 기판(S2)과 복수의 나노로드(NR1)(NR2)(NR3)들 사이에 형성될 수 있다.
독출회로 기판(S2)은 복수의 회로 요소(CE)를 포함한다. 복수의 회로 요소(CE)들 각각은 복수의 나노로드(NR1)(NR2)(NR3)들에서 발생하는 전기적 신호를 구분하여 검출하는데 필요한 트랜지스터 등 다양한 회로 요소를 포함할 수 있다.
분리층(180)은 복수의 나노로드(NR1)(NR2)(NR3)들의 굴절률 보다 낮은 굴절률의 물질로 이루어질 수 있다. 분리층(180)은 SiO2, Si3N4, 또는, Al2O3를 포함할 수 있다. 분리층(180)은 클래딩층(170)과 동일한 물질로 이루어질 수 있으며, 다만, 이에 한정되는 것은 아니다.
전도성 비어(160)는 복수의 나노로드(NR1)(NR2)(NR3)들 각각와 복수의 회로 요소(CE)들 각각을 전기적으로 연결한다. 예를 들어, 복수의 회로 요소들에 포함되는 트랜지스터가 전도성 비어(160)에 의해 복수의 나노로드(NR1)(NR2)(NR3)들 각각에 전기적으로 연결될 수 있다.
도 6은 다른 실시예에 의한 메타 광학 소자의 개략적인 구조를 보이는 단면도이다.
본 실시예의 메타 광학 소자(104)는 복수의 나노로드(NR1)(NR2)(NR3)들 각각의 제1 도전형 반도체층(110)의 하면에 접하는 하부 전극층(190)을 더 포함하는 점에서 도 5의 메타 광학 소자(103)와 차이가 있다. 하부 전극층(190)들은 분리층(180)을 관통하는 전도성 비어(165)에 의해 독출회로 기판(S2)의 회로 요소(CE)들에 각각 전기적으로 연결된다.
도 7은 다른 실시예에 의한 메타 광학 소자의 개략적인 구조를 보이는 단면도이다.
본 실시예의 메타 광학 소자(105)는 도 6의 메타 광학 소자(104)에 구비된 전도성 비어(160)나 분리층(180)이 구비되지 않는 점에서 도 6의 메타 광학 소자(104)와 차이가 있다.
하부 전극층(190)은 독출회로 기판(S2) 상에 직접 형성될 수 있고, 독출회로 기판(S2)에 구비되는 회로 요소(CE)와 전기적으로 연결될 수 있다.
상술한 메타 광학 소자(100)(101)(102)(103)(104)(105)들은 다양한 전자 장치에 적용될 수 있다. 예를 들어, 이미지 센서로 활용될 수 있으며, 촬상 렌즈와 함께 촬상 장치를 구성할 수 있고, 촬상 장치를 활용하는 다양한 전자 장치에 적용될 수 있다.
도 8은 실시예에 따른 메타 광학 소자 제조방법을 개략적으로 설명하는 흐름도이다.
도 8을 참조하면, 메타 광학 소자를 제조하기 위해, 먼저, 제1 도전형의 도펀트가 함유된 도펀트 함유층을 준비한다(S200). 제1 도전형은 p형 또는 n형일 수 있다. p형 도펀트로는 B(boron)가 사용될 수 있고, n형 도펀트로는 As 또는 Sb가 사용될 수 있다.
다음, 준비된 도펀트 함유층 상에 결정질 실리콘층을 형성한다(S210). 결정질 실리콘층은 예를 들어, 다결정 실리콘 또는 단결정 실리콘을 포함할 수 있다.
다음, 열처리에 의해 제1 도전형 반도체층을 형성한다(S220). 열처리는 RTP(rapid thermal process)에 의할 수 있다. 열처리에 의해 도펀트 함유층에 함유된 도펀트들이 결정질 실리콘층의 영역 일부로 이동하게 되며 n-Si 또는 p-Si 가 형성된다.
다음, 결정질 실리콘층 내에 제2 도전형의 도펀트가 주입되고(S230), 열처리에 의해 제2도전형 반도체층(S240)이 형성된다. 즉, 제2 도전형의 도펀트가 주입된 결정질 실리콘층의 영역 일부가 열처리에 의해 n-Si 또는 p-Si가 된다.
이와 같은 단계들(S200~S240)에 의해 형성된 PIN 박막은 원하는 형상 분포를 가지는 복수의 나노로드로 패터닝될 수 있다(S250).
이하에서는 도 8에서 설명한 각 단계의 보다 세부적인 과정을 살펴보기로 한다.
도 9a 내지 도 9c는 제1 도전형의 도펀트 함유층을 준비하는 단계(S200)를 예시적으로 설명한다.
도 9a와 같이, 기판(S3) 내에 제1 도전형의 도펀트를 주입(implant)할 수 있다. 기판(S3)은 예를 들어, 산화 실리콘 기판일 수 있다. 제1 도전형의 도펀트는 p형 도펀트로, B(boron)일 수 있다. 다만, 이에 한정되는 것은 아니다.
또는, 도 9b와 같이, 기판(S3) 상에 BSG(borosilicate glass)를 코팅할 수 있다.
도 9a 또는 도 9b의 과정으로, 도 5c와 같은 도펀트 함유층(205)이 형성될 수 있다.
도 10a 내지 도 10e는 도펀트 함유층 상에 결정질 실리콘층을 형성하는 단계(S210)를 예시적으로 설명하기 위한 도면들이다.
도 10a와 같이, 다결정 실리콘(poly-Si)이 도펀트 함유층(205) 상에 증착되어 다결정 실리콘 물질로 이루어진 결정질 실리콘층(215)이 형성될 수 있다. 증착은 LPCVD(low pressure chemical vapor deposition) 방법에 의할 수 있으며, 다만, 이에 한정되는 것은 아니다.
또는, 결정질 실리콘층을 형성하기 위해, 도 10b에 예시한 바와 같이, SOI(silicon-on-insulator) 기판(S4)을 활용할 수 있다.
도 10b, 도 10c를 참조하면, SOI 기판(S4)은 제1 단결정 실리콘층(217), 절연물질층(218), 제2 단결정 실리콘층(219)을 포함한다. 이러한 SOI 기판(S4)이 도펀트 함유층(205) 상에 본딩될 수 있다.
SOI 기판(S4)을 도펀트 함유층(205) 상에 웨이퍼 본딩하기 전에, 도펀트 함유층(205) 상에 추가적으로 산화 실리콘층(미도시)을 증착할 수 있다. 추가적으로 형성되는 산화 실리콘층은 30nm 미만의 두께를 가질 수 있다. 이러한 산화 실리콘층의 형성은 웨이퍼 본딩을 보다 용이하게 하기 위한 것이나, 이 단계는 생략될 수도 있다.
다음, 도 10c의 구조에서 제2 단결정 실리콘층(219)을 제거하여 도 10d의 구조를 형성할 수 있다. 이러한 과정은 제2 단결정 실리콘층(219)을 연마(polishing)하는 방법에 의할 수 있다.
다음, 도 10d의 구조에서 절연물질층(219)을 제거할 수 있다. 절연물질층(218)은 산화실리콘 물질일 수 있고, 습식 식각의 방법으로 제거될 수 있다.
습식 식각 후, 제1 단결정 실리콘층(217)의 일부가 에치백(ehchback) 될 수 있고, 도 10e와 같이, 도펀트 함유층(205) 상에 단결정 실리콘 물질로 이루어진 결정질 실리콘층(216)이 형성될 수 있다.
도 11a 및 도 11b는 열처리에 의해 제1 도전형 반도체층을 형성하는 과정(S220)을 예시적으로 설명하는 도면들이다.
도 11a를 참조하면, 도펀트 함유층(215) 상에 형성된 결정질 실리콘층(215)(216)에 대해 열처리 공정을 수행할 수 있다. 열처리 공정은 RTP(rapid thermal process) 공정으로, 약 1000℃의 온도로 10~60sec 동안 행해질 수 있으며, 다만, 이에 한정되는 것은 아니다.
열처리에 의해, 도펀트 함유층(205) 내의 제1 도전형의 도펀트들, 예를 들어, 보론(B)이 확산되고 활성화되며 결정질 실리콘층(215)(216)의 하부 영역으로 이동할 수 있다.
이러한 과정에 따라, 도 11b와 같이, 기판(203)상에 p-Si와 같은 제1 도전형 반도체층(210)이 위치하고, 제1 도전형 반도체층(210) 상에 결정질 실리콘층(221)이 위치하는 구조가 형성될 수 있다.
기판(203)은 도펀트 함유층(205)의 준비 과정에서 사용한 기판(S3)과 동일한 물질로 이루어질 수 있고, 예를 들어, 산화 실리콘 기판일 수 있다.
제1 도전형 반도체층(210), 결정질 실리콘층(221)의 전체 두께 t는 200nm 보다 작을 수 있다. 예를 들어, 이 두께는 120~150nm의 범위일 수 있다. 제1 도전형 반도체층(210)의 도핑 농도는 1x1017~ 1x1022 atoms/cm3 일 수 있다.
기판(203)과 제1 도전형 반도체층(210) 사이에는 도 3 및 도 4에서 설명한 바와 같은 잔류층(240)이 형성될 수도 있다. 잔류층(240)은 예를 들어, SiO2에 제1 도전형의 도펀트인 B(boron)이 함유된 층일 수 있다. 이하에서 잔류층(240)의 도시는 생략된다.
제1 도전형 반도체층(210)을 형성하는 이와 같은 과정은 제1 도전형 반도체층(210)과 결정질 실리콘층(221) 사이의 경계면이 외부에 노출되지 않는다. 따라서, 표면 산화가 일어나지 않고, 층간 산화막이 없는(oxidation free) 접합 구조가 형성될 수 있다.
도 12a 내지 도 12d는 제2 도전형 반도체층이 형성되는 과정(S240)을 예시적으로 설명하기 위한 도면들이다.
도 12a에 도시된 바와 같이, 결정질 실리콘층(221) 내부로 제2 도전형 도펀트가 주입(implant)되고, 도 12b와 같이 열처리하여, 도 12c와 같이, 제1 도전형 반도체층(210) 상에 진성(intrinsic) 반도체층(220)이 위치하고, 진성 반도체층(220) 상에 n-Si와 같은 제2 도전형 반도체층(230)이 위치하는 구조가 형성될 수 있다. 제2 도전형 반도체층(230)의 도핑 농도는 1x1017~ 1x1022 atoms/cm3 일 수 있다.
제2 도전형 도펀트는 n형 도펀트로서, As 일 수 있으며, 다만, 이에 한정되는 것은 아니다. 제2 도전형 도펀트는 원자량이 70이상인 원소일 수 있다. 이와 같은 원자량 조건은 제2 도전형의 도펀트의 주입 깊이를 적절히 하기 위한 것이다. 제2 도전형 도펀트의 주입 깊이는 형성하고자 하는 제2 도전형 반도체층(230) 및 진성 반도체층(220)의 두께에 알맞아야 하며, 이 이상으로 깊이 주입되는 경우 소정의 원하는 두께로 제2 도전형 반도체층(230), 진성 반도체층(220)이 형성되기 어렵다. 제2 도전형 도펀트의 주입 깊이를 적절히 제한하기 위해, 원자량이 70이상인 원소를 선택할 수 있고, 열처리 과정에서 이러한 원소가 결정질 실리콘층(221) 내부에서 적절한 범위로 확산되어, 원하는 두께의 제2 도전형 반도체층(230), 진성 반도체층(220)이 형성될 수 있다.
제2 도전형 반도체층(230)을 형성하는 이와 같은 과정은 제2 도전형 반도체층(230)과 진성 반도체층(220) 사이의 경계면이 노출되지 않는다. 따라서, 표면 산화가 일어나지 않고, 층간 산화막이 없는(oxidation free) 접합 구조가 형성될 수 있다.
도 13a 내지 도 13d는 제2 도전형 반도체층을 형성하는 과정(S240)의 다른 예시적인 방법을 설명하기 위한 도면들이다.
도 13a와 같이, 제2 도전형 도펀트를 주입하기 전에, 결정질 실리콘층(221) 상에 산화 실리콘층(260)을 형성하고, 산화 실리콘층(260)을 관통하여 결정질 실리콘층(221) 내부로 제2 도전형 도펀트, 예를 들어, As를 주입할 수 있다.
산화 실리콘층(260)은 약 50nm 미만의 두께로 형성될 수 있다. 산화 실리콘층(260)을 도입하는 것은 제2 도전형 도펀트의 주입 깊이를 조절하기 위한 것이다. 전술한 바와 같이, 적절한 위치, 두께로 제2 도전형 반도체층(230)이 형성되도록, 제2 도전형 도펀트의 주입 깊이가 제어되어야 하며, 이를 위해, 적절한 두께로 산화 실리콘층(260)이 형성될 수 있다. 이러한 과정은 도 12a에서 설명한 바와 같이, 제2 도전형 도펀트의 원자량을 70이상으로 하는 것만으로 주입 깊이 제어가 용이하지 않은 경우, 선택적으로 또는 병행하여 수행될 수 있다.
제2 도전형 도편트는 산화 실리콘층(260)을 지나 결정질 실리콘층(221) 내부로 주입되며, 다음, 도 13b와 같이, 열처리 공정을 수행하여, 도 13c와 같이, 제1 도전형 반도체층(210) 상에 i-Si와 같은 진성 반도체층(220)이 위치하고 진성 반도체층(220) 상에 n-Si와 같은 제2 도전형 반도체층(230)이 위치하는 구조를 형성할 수 있다.
다음, 산화 실리콘층(260)을 제거하여 도 13d와 같은 PIN 박막(290)이 형성된다.
상술한 설명에서 제1 도전형 반도체층(210)은 p형, 제2 도전형 반도체층(230)은 n형으로 예시되었으나 이에 한정되지 않고, 제1 도전형 반도체층(210)이 n형, 제2 도전형 반도체층(230)이 p형이 될 수도 있다.
도 12c, 도 13d와 같이 형성된, 제1 도전형 반도체층(210), 진성 반도체층(220), 제2 도전형 반도체층(230)으로 이루어진 PIN 박막(290)의 전체 두께는 센싱할 광의 파장 대역에 대해 서브 파장일 수 있고, 예를 들어, 약 200nm 이하의 얇은 두께일 수 있다. 상술한 제조방법에 따라, 이러한 얇은 두께의 접합 구조(shallow junction)가 각 경계면, 즉, 제1 도전형 반도체층(210), 진성 반도체층(220) 사이의 경계면 및 진성 반도체층(220)과 제2 도전형 반도체층(230) 사이의 경계면에 층간 산화막이 존재하지 않는 형태로 형성될 수 있다.
도 14a 내지 도 14c는 상기와 같이 제조된 PIN 박막을 복수의 나노로드 형상으로 패터닝하는 과정을 예시적으로 설명하는 도면들이다.
도 12c 또는 도 13d와 같이 제조된 PIN 박막(290)은 폭이 다른 2이상의 나노로드를 구비하는 형태로 패터닝될 수 있다.
도 14a에 도시된 바와 같이, 예를 들어, 제1폭(w1)의 제1 나노로드(NR1), 제2폭(w2)의 제2 나노로드(NR2), 제3폭(w3)의 제3 나노로드(NR3)가 형성될 수 있다. 복수의 나노로드(NR1)(NR2)(NR3)들은 도 2에 도시된 바와 같은 형태로 반복적으로 배열될 수 있다. 다만, 이에 한정되지 않고, 다른 패턴, 예를 들어, 베이어(Bayer) 배열 패턴으로 배열될 수도 있다.
복수의 나노로드(NR1)(NR2)(NR3)들은 각각이 서브 파장의 형상 치수를 갖는 수직형 PIN 다이오드 구조로서 각각은 서로 다른 파장의 광을 집광하여 센싱할 수 있다. 도면에서는 세 종류의 폭을 가진 나노로드(NR1)(NR2)(NR3)들이 반복 배열되는 패턴으로 예시하였으나, 이에 한정되지 않고, 폭이 다른, 두 종류 또는 네 종류 이상의 나노로드들로 패터닝될 수 있다.
다음, 도 14b를 참조하면, 복수의 나노로드(NR1)(NR2)(NR3)들 사이의 영역에 클래딩층(270)이 더 형성될 수 있다. 클래딩층(270)은 복수의 나노로드(NR1)(NR2)(NR3)들보다 낮은 굴절률의 물질로 이루어질 수 있다. 클래딩층(270)은 예를 들어, SiO2, Si3N4, 또는, Al2O3를 포함할 수 있다.
다음, 도 14c를 참조하면, 복수의 나노로드(NR1)(NR2)(NR3)들 상에 공통전극층(250)이 더 형성될 수 있다.
공통전극층(250)은 복수의 나노로드(NR1)(NR2)(NR3)들에 대해 공통 그라운드 전극으로 기능할 수 있다. 공통전극층(150)은 투명 전도성 물질로 이루어질 수 있고, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), AZO(aluminium zinc oxide), GZO(gallium zinc oxide) 또는 그래핀으로 이루어질 수 있다.
도 14d를 참조하면, 독출회로 기판(S2)이 더 구비되어 독출회로 기판(S2)의 회로 요소(CE)들 각각과 복수의 나노로드(NR1)(NR2)(NR3)들 각각이 전기적으로 연결될 수 있다. 회로 요소(CE)들과 복수의 나노로드(NR1)(NR2)(NR3)들의 전기적 연결을 위해 기판(203)을 관통하는 전도성 비어(260)가 형성될 수 있다.
도 14d의 구조는 도 5의 메타 광학 소자(103)의 구조와 유사하며, 이외에도, 도 6 또는 도 7의 메타 광학 소자(105)(106)와 유사한 구조가 도 14b의 구조로부터 제조될 수 있다.
이와 같이 제조된 메타 광학 소자는 이미지 센서, 촬상 장치, 객체 인식 장치 등 다양한 전자 장치에 채용될 수 있다.
상술한 메타 광학 소자 및 이의 제조방법은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 본 발명의 범위는 따라서 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100, 101, 102, 103, 104, 105 - 메타 광학 소자
110, 210 - 제1 도전형 반도체층
120, 220 - 진성 반도체층
130, 230 - 제2 도전형 반도체층
141, 142, 240 - 잔류층
150, 250 - 공통 전극층
160, 165, 260 - 전도성 비어
170, 270 - 클래딩층
180, 280 - 분리층
190 - 하부 전극층
205 - 도펀트 함유층
215, 216, 221 - 결정질 실리콘층
NR1, NR2, NR3 - 나노로드
S1, S2, S3, S4, 203 - 기판

Claims (36)

  1. 입사광을 센싱하는 것으로,
    기판; 및
    상기 기판 상에 형성되고 상기 입사광의 파장보다 작은 형상 치수를 가지는 복수의 나노로드;를 포함하며,
    상기 복수의 나노로드 각각은
    상기 기판으로부터 멀어지는 제1방향으로 적층된, 제1 도전형 반도체층, 진성 반도체층, 제2 도전형 반도체층을 포함하는, 메타 광학 소자.
  2. 제1항에 있어서,
    상기 복수의 나노로드는 상기 제1방향과 수직인 단면의 폭이 서로 다른 2이상의 나노로드를 포함하는, 메타 광학 소자.
  3. 제1항에 있어서,
    상기 복수의 나노로드는
    상기 제1방향과 수직인 단면의 폭이 제1폭인 복수의 제1 나노로드;
    상기 제1방향과 수직인 단면의 폭이 제2폭인 복수의 제2 나노로드;
    상기 제1방향과 수직인 단면의 폭이 제3폭인 복수의 제3 나노로드를 포함하는, 메타 광학 소자.
  4. 제3항에 있어서,
    상기 복수의 제1 나노로드, 상기 복수의 제2 나노로드, 상기 복수의 제3 나노로드가 각각 적색, 녹색, 청색 파장 대역의 광을 집광하여 센싱하도록 상기 제1폭, 상기 제2폭, 상기 제3폭이 설정된, 메타 광학 소자.
  5. 제4항에 있어서,
    상기 제1폭(w1), 상기 제2폭(w2), 상기 제3폭(w3)은 w1>w2>w3의 관계인, 메타 광학 소자.
  6. 제5항에 있어서,
    상기 제1폭, 상기 제2폭, 상기 제3폭은 50nm에서 200nm 사이의 범위인, 메타 광학 소자.
  7. 제4항에 있어서,
    상기 복수의 나노로드 중 인접하는 두 나노로드의 중심간 간격은 80nm에서 500nm 사이의 범위인, 메타 광학 소자.
  8. 제4항에 있어서,
    상기 제1방향에 수직인 평면도에서 볼 때,
    육각형의 중심 및 꼭지점 위치에 상기 복수의 제1 나노로드, 상기 복수의 제2 나노로드, 상기 복수의 제3 나노로드 중 어느 하나가 배열되는 단위 구조가 반복되는, 메타 광학 소자.
  9. 제8항에 있어서,
    상기 단위 구조는
    상기 육각형의 중심에 상기 복수의 제1 나노로드 중 하나가 배치되고, 상기 육각형의 여섯 꼭지점 위치에 상기 복수의 제2 나노로드 중 세 개와 상기 복수의 제3 나노로드 중 세 개가 교대로 배치되는 형태인, 메타 광학 소자.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 복수의 나노로드는 실리콘 반도체 기반으로 형성되는, 메타 광학 소자.
  11. 제10항에 있어서,
    상기 제1 도전형 반도체층과 상기 기판 사이에 위치하며, SiO2에 제1 도전형의 도펀트가 함유된 잔류층을 더 포함하는, 메타 광학 소자.
  12. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 복수의 나노로드의 높이는 200nm 이하인, 메타 광학 소자.
  13. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 도전형 반도체층, 상기 제2 도전형 반도체층의 도핑 농도는 1X1017~1X1022 atoms/cm3인, 메타 광학 소자.
  14. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 도전형 반도체층은 p형이고, 상기 제2 도전형 반도체층은 n형인, 메타 광학 소자.
  15. 제14항에 있어서,
    상기 제2 도전형 반도체층에 포함되는 n형 도펀트는 원자량이 70보다 큰 원소인, 메타 광학 소자.
  16. 제15항에 있어서,
    상기 n형 도펀트는 As 또는 Sb인, 메타 광학 소자.
  17. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 복수의 나노로드 사이의 영역에서 상기 복수의 나노로드를 둘러싸는 것으로, 상기 복수의 나노로드보다 굴절률이 낮은 물질로 이루어진 클래딩층을 더 포함하는, 메타 광학 소자.
  18. 제17항에 있어서,
    상기 클래딩층은 SiO2, Si3N4, 또는, Al2O3를 포함하는, 메타 광학 소자.
  19. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 복수의 나노로드의 제2 도전형 반도체층들에 접하는 공통전극층을 더 포함하는, 메타 광학 소자.
  20. 제19항에 있어서,
    상기 기판은
    상기 복수의 나노로드 각각과 전기적으로 연결된 복수의 트랜지스터를 구비하는 독출회로(readout circuit) 기판인, 메타 광학 소자.
  21. 제20항에 있어서,
    상기 독출회로 기판과 상기 복수의 나노로드 사이에 위치하며 상기 복수의 나노로드의 굴절률보다 낮은 굴절률의 물질로 이루어진 분리층; 및
    상기 분리층을 관통하여 상기 복수의 나노로드의 각각의 제1 도전형 반도체층과 상기 독출회로 기판에 구비된 트랜지스터 각각을 전기적으로 연결하는 전도성 비어;를 더 포함하는, 메타 광학 소자.
  22. 제20항에 있어서,
    상기 복수의 나노로드 각각의 제1 도전형 반도체층의 하면에 접하는 하부 전극층을 더 포함하는, 메타 광학 소자.
  23. 제22항에 있어서,
    상기 독출회로 기판과 상기 하부 전극층 사이에 위치하며 상기 복수의 나노로드의 굴절률보다 낮은 굴절률의 물질로 이루어진 분리층; 및
    상기 분리층을 관통하여 상기 독출회로 기판에 구비된 트랜지스터와 상기 하부 전극층을 전기적으로 연결하는 전도성 비어;를 더 포함하는, 메타 광학 소자.
  24. 제1항 내지 제9항 중 어느 한 항의 메타 광학 소자;를 포함하는 전자 장치.
  25. 제1 도전형의 도펀트가 함유된 도펀트 함유층을 준비하는 단계;
    상기 도펀트 함유층 상에 결정질 실리콘층을 형성하는 단계;
    제1열처리에 의해 제1 도전형 반도체층을 형성하는 단계;
    상기 결정질 실리콘 층 내에 제2 도전형의 도펀트를 주입하는 단계; 및
    제2열처리에 의해 제2 도전형 반도체층을 형성하는 단계;를 포함하는, 메타 광학 소자 제조방법.
  26. 제25항에 있어서,
    상기 도펀트 함유층을 준비하는 단계는
    산화 실리콘 기판 내에 제1 도전형의 도펀트를 주입하는 단계를 포함하는, 메타 광학 소자 제조방법.
  27. 제25항에 있어서,
    상기 도펀트 함유층을 준비하는 단계는
    산화 실리콘 기판 상에 BSG(borosilicate glass)층을 형성하는 단계를 포함하는, 메타 광학 소자 제조방법.
  28. 제25항에 있어서,
    상기 결정질 실리콘층을 형성하는 단계는
    상기 도펀트 함유층 상에 다결정 실리콘 물질을 증착하는 단계를 포함하는, 메타 광학 소자 제조방법.
  29. 제25항에 있어서,
    상기 결정질 실리콘층을 형성하는 단계는
    상기 도펀트 함유층 상에, 제1 단결정실리콘층, 절연물질층, 제2 단결정 실리콘층을 구비하는 SOI(silicon-on-insulator)기판을 접합하는 단계;
    상기 제2 단결정실리콘층을 제거하는 단계; 및
    상기 절연물질층을 제거하는 단계;를 포함하는, 메타 광학 소자 제조방법.
  30. 제29항에 있어서,
    상기 SOI 기판과 상기 도펀트 함유층을 접합하기 위해,
    상기 도펀트 함유층 상에 산화 실리콘층을 형성하는 단계를 더 포함하는, 메타 광학 소자 제조방법.
  31. 제26항에 있어서,
    상기 결정질 실리콘층 내에 제2 도전형의 도펀트를 주입하는 단계 이전에,
    상기 결정질 실리콘층 상에 산화 실리콘층을 형성하는 단계;를 더 포함하는, 메타 광학 소자 제조방법.
  32. 제31항에 있어서,
    상기 제2열처리 후, 상기 제2 도전형 반도체층 상에 존재하는 상기 산화 실리콘층을 제거하는 단계;를 더 포함하는, 메타 광학 소자 제조방법.
  33. 제25항에 있어서,
    상기 제1 도전형 도펀트는 p형 도펀트이고, 상기 제2 도전형 도펀트는 n형 도펀트인, 메타 광학 소자 제조방법.
  34. 제33항에 있어서,
    상기 n형 도펀트로 원자량이 70보다 큰 원소를 사용하는, 메타 광학 소자 제조방법.
  35. 제25항에 있어서,
    상기 제1 도전형 반도체층, 상기 결정질 실리콘층, 상기 제2 도전형 반도체층을 패터닝하여 전기적으로 이격된 복수의 나노로드를 형성하는 단계;를 더 포함하는, 메타 광학 소자 제조방법.
  36. 제35항에 있어서,
    상기 복수의 나노로드는 렌즈 및 컬러 필터로 기능하도록 형상 분포가 설정된, 메타 광학 소자 제조방법.

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