CN102024840A - 包括垂直晶体管阵列的电阻性存储器器件和相关制造方法 - Google Patents

包括垂直晶体管阵列的电阻性存储器器件和相关制造方法 Download PDF

Info

Publication number
CN102024840A
CN102024840A CN2010102873856A CN201010287385A CN102024840A CN 102024840 A CN102024840 A CN 102024840A CN 2010102873856 A CN2010102873856 A CN 2010102873856A CN 201010287385 A CN201010287385 A CN 201010287385A CN 102024840 A CN102024840 A CN 102024840A
Authority
CN
China
Prior art keywords
layer
monocrystalline silicon
device isolation
storage component
gate insulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010102873856A
Other languages
English (en)
Inventor
金德起
柳寅敬
罗敬远
薛光洙
徐东硕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN102024840A publication Critical patent/CN102024840A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Abstract

本发明提供一种包括垂直晶体管阵列的电阻性存储器器件和相关制造方法。该电阻性存储器器件的存储器包括垂直晶体管和可变电阻层。所述垂直晶体管包括衬底表面上的栅电极、沿着所述栅电极的侧壁延伸的栅绝缘层以及与所述栅绝缘层相邻的在所述衬底表面上的单晶硅层。所述单晶硅层的至少一部分限定在与所述衬底表面基本上垂直的方向上延伸的沟道区。在所述单晶硅层上设置可变电阻层。所述可变电阻层与所述栅电极电绝缘。本发明还讨论了相关的器件和制造方法。

Description

包括垂直晶体管阵列的电阻性存储器器件和相关制造方法
技术领域
本申请要求2009年9月22日在韩国知识产权局提交的韩国专利申请No.10-2009-0089647的优先权，其公开的全部内容通过引用结合于此。
背景技术
本发明的构思涉及存储器器件，更具体地，涉及电阻性存储器器件。
存储器器件可以分为易失性存储器器件和非易失性存储器器件，易失性存储器器件需要在被供电时进行刷新操作以保持存储的数据，非易失性存储器器件不需要刷新操作以在没有供电时保持数据。因此，在非易失性存储器器件中，功耗会降低。
非易失性存储器器件的示例可以包括快闪存储器器件、铁电存储器器件、相变存储器器件、电阻性存储器器件等。具体地，诸如电阻性随机存取存储器(RRAM)的电阻性存储器器件可以提供相对高的速度、高容量和低功耗特性。
发明内容
本发明构思的实施例提供了一种使用变阻材料的变阻特性的电阻性存储器器件。
根据本发明构思的一些实施例，一种电阻性存储器器件的存储器单元包括垂直晶体管和可变电阻层。所述垂直晶体管包括衬底表面上的栅电极、沿着所述栅电极的侧壁延伸的栅绝缘层以及与所述栅绝缘层相邻的在所述衬底表面上的单晶硅层。所述单晶硅层的至少一部分限定在与所述衬底表面基本上垂直的方向上延伸的沟道区。可变电阻层设置在所述单晶硅层上。可变电阻层与所述栅电极电绝缘。
在一些实施例中，单晶硅层可以包括导电性类型交替的多个外延层。例如，在一些实施例中，多个外延层可以包括顺序堆叠在衬底上的n型外延层、p型外延层和n型外延层。在其他实施例中，多个外延层可以包括顺序堆叠在衬底上的n型外延层和p型外延层。
在一些实施例中，电阻性存储器器件还可以包括可变电阻层上的位线。可变电阻层可以电耦合在位线与单晶硅层中的源/漏区之间。
在一些实施例中，电阻性存储器器件还可以包括器件隔离层。器件隔离层可以包括第一部分和第二部分，所述第一部分在衬底表面上并且沿着与栅绝缘层相对的栅电极的侧壁延伸，所述第二部分在栅电极上并且在栅绝缘层上。第一部分可以在衬底表面上的相邻电阻性存储器器件与栅电极之间延伸，并且第二部分可以在栅电极与可变电阻层之间延伸。
在一些实施例中，电阻性存储器器件还可以包括器件隔离层，所述器件隔离层在栅电极上并且在栅绝缘层上。器件隔离层可以使栅电极与位线电绝缘。在一些实施例中，器件隔离层还可以延伸到单晶硅层的一部分上。
在一些实施例中，可变电阻层可以沿着栅绝缘层的一部分延伸，并且可以被局限在器件隔离层下方。在一些实施例中，电阻性存储器器件还可以包括：连接电极，所述连接电极在可变电阻层上并且延伸穿过器件隔离层，以将可变电阻层电连接到位线。
在一些实施例中，可变电阻层可以与器件隔离层相邻地位于单晶硅层的一部分上，使得可变电阻层和器件隔离层限定大致平面的表面。
根据本发明构思的其他实施例，电阻性存储器器件包括多个字线，所述多个字线在衬底表面上在第一方向上延伸。所述多个字线在与所述第一方向基本上垂直的第二方向上通过器件隔离层相互电分离。相应栅绝缘层在第一方向上沿着多个字线的相应侧壁延伸。单晶硅层与栅绝缘层相邻，并且限定在与衬底表面基本上垂直的第三方向上延伸的至少一个沟道区。字线、栅绝缘层和单晶硅层限定在第一方向和第二方向上布置的垂直晶体管阵列。器件隔离层在多个字线上以及栅绝缘层上、在第一方向上延伸。可变电阻层在字线的一侧处与单晶硅层相邻，并且通过器件隔离层与多个字线电绝缘。可变电阻层上的多个位线在与多个字线基本上垂直的第二方向上延伸，并且在第一方向上相互分离。
在一些实施例中，可变电阻层可以在单晶硅层上，并且可以在与字线基本上平行的第一方向上延伸。可变电阻层可以将多个位线中的位线电耦合到所述单晶硅层中的相应源/漏区。
在一些实施例中，多个位线可以直接在器件隔离层和可变电阻层上，或者可以在变阻层上的连接电极上。
在一些实施例中，器件隔离层可以包括第一部分和第二部分，所述第一部分在衬底上沿着与栅绝缘层相对的多个字线的相应侧壁延伸，所述第二部分在多个字线、栅绝缘层和单晶硅层上。
在一些实施例中，器件隔离层可以在多个字线、栅绝缘层和单晶硅层的多个部分上延伸。可变电阻层可以沿着相应栅绝缘层的一部分延伸并且可以被局限在器件隔离层下方。
根据本发明构思的其他实施例，一种构造电阻性存储器器件的方法包括在衬底上形成单晶硅层，所述单晶硅层包括具有不同导电性类型的交替层。在单晶硅层中形成在第一方向上延伸的多个凹槽，并且所述多个凹槽在与第一方向基本上垂直的第二方向相互分离。在第一方向上延伸的多个凹槽中的每个中形成相应栅绝缘层和相应字线。字线、栅绝缘层和单晶硅层限定在第一方向和第二方向上布置的垂直晶体管阵列。在字线和栅绝缘层上形成在第一方向上延伸的器件隔离层，并且在单晶硅层的位于多个凹槽外部的多个部分上形成可变电阻层。在变阻层上形成多个位线并且所述多个位线电连接到变阻层。多个位线在与字线基本上垂直的第二方向上延伸并且在第一方向上相互分离。
在一些实施例中，形成器件隔离层可以包括：蚀刻单晶硅层的一部分和多个凹槽中的每个凹槽中的字线的一部分，以在其内限定各个沟槽。器件隔离层的第一部分可以形成在与字线的侧壁相邻的沟槽中，并且隔离器件层的第二部分可以形成在凹槽中的字线和栅绝缘层上。
在一些实施例中，形成单晶硅层可以包括外延生长不同导电性类型的交替层。
在一些实施例中，器件隔离层可以形成在字线上、栅绝缘层上以及单晶硅层的多个部分上。
在一些实施例中，器件隔离层可以与单晶硅层上形成的可变电阻层相邻，并且可以在字线和栅绝缘层上延伸，使得可变电阻层和器件隔离层限定基本上为平面的表面。
在一些实施例中，可变电阻层可以在字线和栅绝缘层的一侧处、在单晶硅层上、在第一方向上延伸。可变电阻层可以将多个位线中的位线电连接到单晶硅层中的相应源/漏区。
附图说明
根据下面结合附图进行的详细描述，将更清楚地理解本发明的示例性实施例，在附图中：
图1是示出根据本发明构思的一些实施例的电阻性存储器器件的存储器单元的电路图；
图2和图3是示出根据本发明构思的一些实施例的电阻性存储器器件的透视图；
图4和图5是示出图2中的电阻性存储器器件的横截面图；
图6和图7是示出根据本发明构思的其他实施例的电阻性存储器器件的透视图；
图8和图9是示出图6中的电阻性存储器器件的横截面图；
图10和图11是示出根据本发明构思的其他实施例的电阻性存储器器件的透视图；
图12和图13是示出图10中的电阻性存储器器件的横截面图；
图14和图15是示出根据本发明构思的其他实施例的电阻性存储器器件的透视图；
图16和图17是示出图14中的电阻性存储器器件的横截面图；
图18是示出根据本发明构思的一些实施例的操作电阻性存储器器件的方法的电路图；
图19至图26是示出制造图4中的电阻性存储器器件的方法的横截面图；
图27和图28是示出制造图8中的电阻性存储器器件的方法的横截面图；
图29至图34是示出制造图12中的电阻性存储器器件的方法的横截面图；
图35至图37是示出制造图16中的电阻性存储器器件的方法的横截面图；
图38是示出根据本发明构思的一些实施例的存储器卡的示意图；
图39是示出根据本发明构思的一些实施例的电子系统的框图。
具体实施方式
现在，在下文中将参照附图更充分地描述本发明构思，在附图中示出本发明构思的实施例。然而，本发明构思可以以不同形式来实现，并且不应该被理解为限于本文阐述的实施例。更确切地说，提供这些实施例，使得该公开将是彻底和完全的，并且将本发明构思的范围完全传达给本领域的技术人员。在附图中，为了清晰起见，夸大了层和区域的厚度。相同的附图标记始终表示相同的元件。在本文描述的一些实施例中，也可以用不同的附图标记表示相同的元件。
应该理解的是，当元件或层被称为在另一个元件或层“上”、“连接到”或者“耦合到”另一个元件或层时，其可以直接在另一个元件或层上、直接连接或耦合到另一个元件或层，或者可以存在中间元件或层。相比之下，当元件被称为直接在另一个元件或层上，直接连接到或直接耦合到另一个元件或层时，不存在中间元件或层。如本文所使用的，术语“和/或”包括一个或多个相关所列项的任意和全部组合。
应该理解的是，虽然术语第一、第二、第三等可以在本文中用来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语只是用来将一个元件、组件、区域、层或部分与另一个区域、层或部分区分开。因此，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不偏离本发明构思的教导。
为了简便起见，本文可以使用诸如“下面”、“下方”、“底部”、“之下”、“上方”、“顶部”、“上面”等的空间相对术语描述附图中所示的一个元件或特征与其他元件或特征的关系。应该理解的是，空间相对术语旨在包含除了附图中所描述的方位之外的器件在使用或操作中的不同方位。例如，如果附图中的器件被翻转，则被描述为在其他元件或特征下方或下面的元件随后将被定位为在其他元件或特征上方。因此，示例性术语“下面”可以包含上方和下方这两个方位。器件可以按其他方式定位(旋转90度或者定位在其他方位)，并且相应解释在此使用的空间相对描述符。另外，如本文所使用的，“横向”表示与垂直方向大致正交的方向。
本文使用的术语只是出于描述特定实施例的目的，并不旨在限制本发明的构思。如本文所使用的，单数形式“一”旨在也包括复数形式，除非上下文以其他方式清楚表示。还应该理解的是，术语“包括”和/或“包含”当在该说明书中使用时指明所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或其的组。
本文中，参照作为本发明构思的理想实施例(和中间结构)的示意性图示的横截面图来描述本发明构思的示例性实施例。由此，将预料到由于(例如)制造技术和/或容限造成的图示形状的变化。因此，本发明构思的实施例不应该被理解为限于本文所示的区域的特定形状，而是包括由于例如制造造成的形状偏差。例如，示出为矩形的注入区将通常具有圆形的或弯曲的特征和/或在其边缘具有注入浓度梯度，而不是从注入区到非注入区的二元变化。同样，通过注入形成的掩埋区可以导致掩埋区与通过其发生注入的表面之间的区域中出现一些注入。因此，附图中所示的区域本质是示意性的，并且它们的形状不旨在示出器件区域的真实形状，并且不旨在限制本发明构思的范围。
除非以其他方式进行定义，否则本文使用的所有术语(包括技术和科学术语)与本发明所属领域的普通技术人员通常理解的含义具有相同的含义。因此，这些术语可以包括在这样的时间之后产生的等价术语。还应该理解的是，诸如通用词典里定义的术语应该被理解为其含义与本说明书中和相关领域的上下文中它们的含义一致，并且将不再以理想或过度正式的含义理解，除非本文特别定义。
根据本发明构思的实施例，存储器单元可以包括晶体管和可变电阻器。晶体管可以包括：栅电极，所述栅电极形成在半导体衬底上并且用作字线；栅绝缘层，所述栅绝缘层形成在栅电极的一侧；以及沟道层，所述沟道层被形成在与栅绝缘层相邻的在半导体衬底上形成的单晶硅层中。
根据本发明构思的实施例，多个存储器单元在X方向和Y方向上，例如，在X-Y平面上布置在半导体衬底上。因此，存储器单元中的每个存储器单元的晶体管被实现为垂直阵列晶体管。存储器单元被连接到与位线连接的可变电阻器。以下将更详细地描述这种电阻性存储器器件。
图1是示出根据本发明构思的一些实施例的电阻性存储器器件的存储器单元M的电路图。
详细地，存储器单元M包括一个晶体管TR和一个可变电阻器R。可变电阻器R由变阻层(本文中也被称为可变电阻层或材料)形成。可变电阻器R和变阻层R可以指的是相同元件。变阻层R由过渡金属氧化物或三元氧化物形成。变阻层R的过渡金属氧化物的示例包括NiOx、ZrOx和Nb2O5-x。三元氧化物的示例包括掺铬(Cr)的SrTiO3和Pr1-xCaxMnO3。变阻层R还可以由诸如钙钛矿材料的其他材料形成。
晶体管TR包括用作字线WL的栅电极。晶体管TR的第一端，例如，源极被连接到地GND。晶体管TR的第二端，例如，漏极被连接到可变电阻器R的第一端。可变电阻器R的第二端连接到位线BL。可变电阻器R由此连接在晶体管TR与位线BL之间。如上所述，电阻性存储器器件使用晶体管TR(即，金属-氧化物-半导体(MOS)晶体管)，并因此能够使用单极性变阻层和双极性变阻层，而与向其施加的电压极性无关。
根据本发明构思的当前实施例的电阻性存储器器件使用可变电阻器R根据通过位线BL施加到存储器单元M的电压或电流的变阻特性。在根据一些实施例的电阻性存储器器件中，将设置的电压或电流(编程电压或电流)通过位线BL施加到可变电阻器R，以将可变电阻器R从高阻状态变为低阻状态，并且晶体管TR导通，以产生从位线BL到地GND的电流路径，由此将存储器单元M编程。
另外，当将重置电流(擦除电流)或重置电压(擦除电压)通过位线BL施加到可变电阻器R时，可变电阻器R从低阻状态变为高阻状态并且没有产生电流路径，并由此将存储器单元M的内容擦除。另外，通过位线BL向可变电阻器R施加读电流或读电压并且读取位线BL中的电压或电流，确定存储器单元M的状态，即，确定存储器单元M是处于编程状态还是擦除状态。以下将详细描述根据本发明构思的一些实施例的包括存储器单元M的电阻性存储器器件。
示例1
图2和图3是示出根据本发明构思的一些实施例的电阻性存储器器件的透视图。图4和图5是示出图2中的电阻性存储器器件的横截面图。参照图3，为了简便起见，省略了图2所示的变阻层R 38和位线BL 40。
首先，将参照图2至图5描述图1所示的电阻性存储器器件的存储器单元M。
用作字线WL的栅电极32形成在半导体衬底10上。栅电极32可以由掺杂有杂质的多晶硅层形成。栅绝缘层34形成在栅电极32的侧部上。栅绝缘层34可以由氧化物层形成。构成沟道层的单晶硅层18与栅绝缘层34相邻地形成并且在Z方向上形成在半导体衬底10上(例如，使得沟道在Z方向上延伸)。栅电极32、栅绝缘层34和单晶硅层18一起构成图1所示的晶体管TR。晶体管TR是由在半导体衬底10上垂直堆叠的层构成的垂直晶体管。电阻性存储器器件使用单晶层18作为沟道层，并因此与当多晶硅层用作沟道层时相比，可以减小诸如其设置电压、重置电压、设置电流、重置电流等的器件参数的分布。
另外，与栅电极32绝缘的变阻层R 38被形成在栅电极32的一侧，与单晶硅层18的最上面的单晶硅层16相邻。在根据当前实施例的电阻性存储器器件中，包括栅电极32、栅绝缘层34、构成沟道层的单晶硅层18的晶体管TR和变阻层R 38构成一个存储器单元M。
存储器单元M经由器件隔离层36与相邻的存储器单元M分离。器件隔离层36包括第一器件隔离层36a和第二器件隔离层36b。第一器件隔离层36a形成在半导体衬底10上，以使其面对相邻存储器单元的单晶硅层18并且与当前存储器单元M的栅电极32相邻。第二器件隔离层36b形成在栅电极32和栅绝缘层34上，与第一器件隔离层36a相邻。
位线BL 40形成在变阻层R 38上。由于器件隔离层36包括第一器件隔离层36a和第二器件隔离层36b，所以当操作存储器单元M时，只可以使用存储器单元M的一个方向。例如，当对存储器单元M进行编程或擦除时，只使用栅电极32的一侧。在根据本发明构思的一些实施例的电阻性存储器器件中，垂直晶体管仅设置在存储器单元M的一侧处，以防止存储器单元之间的干扰。
电压或电流通过位线BL 40被施加到变阻层R 38，以将变阻层R38变成低阻状态，并且当电压被施加到栅电极32时，反转层形成在单晶硅层18中，并因此电流在与半导体衬底10的上表面垂直的方向上，例如，在图2所示的粗体箭头方向(例如，Z方向)上流过位线BL 40，由此对存储器单元M进行编程。另外，当电压或电流通过位线BL 40被施加到变阻层R 38并且由此变阻层38变为高阻状态时，没有电流在与半导体衬底10的上表面垂直的方向上流过，由此对存储器单元M的内容进行擦除。
接着，以下将参照图2至图5来描述根据本发明构思的一些实施例的电阻性存储器器件中的衬底10上(例如，在X方向和Y方向上)的存储器单元M的布置。
详细地，多个字线WL 32在半导体衬底10上在第一方向(例如，X方向)上延伸。字线WL 32沿着与第一方向垂直的第二方向(即，在Y方向上)经由器件隔离层36彼此电分离。栅绝缘层GO 34在第一方向上形成在字线WL 32的至少一部分上。
包括在与半导体衬底10的上表面垂直的第三方向(即Z方向)上延伸或堆叠的沟道层的多个单晶硅层18与栅绝缘层34相邻地形成。单晶硅层18包含具有不同导电性类型的材料。例如，单晶硅层18包括n型外延层12、p型外延层14和n型外延层16。可替选地，在一些实施例中，可以省略n型外延层16。在图2至图5的实施例中，n型外延层16是单晶硅层18之中最上面的单晶层，因此在省略了n型外延层16的实施例中，p型外延层14是最上面的层。如上所述，字线WL 32、栅绝缘层34和单晶硅层18构成一个垂直晶体管TR。多个这种垂直晶体管TR布置在第一方向和第二方向上，由此形成垂直晶体管阵列。
与字线WL 32绝缘的变阻层R 38形成在单晶硅层18的n型外延层16上。器件隔离层36形成在字线WL 32上，使得变阻层R 38没有接触字线WL 32。因此，可以减小通过字线WL 32的存储器单元M之间的泄漏电流流动。多个位线BL 40形成在变阻层R 38上，以在与字线WL 32垂直的第二方向上(即，在Y方向上)延伸，并且沿着第一方向彼此分离。变阻层R 38由变阻材料层形成，当如上所述通过位线BL 40向其施加电压或电流时，变阻材料层的电阻会发生变化。
如上所述，当电压或电流通过位线BL 40被施加到变阻层R 38时，变阻层R变为低阻或高阻状态，由此影响在垂直方向上流到半导体衬底10的电流流动，因此对存储器单元M进行编程或擦除。
示例2
图6和图7是示出根据本发明构思的其他实施例的电阻性存储器器件的透视图。图8和图9是示出图6中的电阻性存储器器件的横截面图。参照图7，为了简便起见，省略了图6所示的位线BL 56。
详细地，根据其他实施例的电阻性存储器器件与之前实施例的电阻性存储器器件类似，不同之处在于，器件隔离层50形成在用作字线WL的栅电极26和栅绝缘层22上以及单晶硅层18a的一部分上，并且在一个存储器单元M内，变阻层R 54形成在栅电极26的一侧处。
详细地，多个字线WL 26形成在半导体衬底10上，以在第一方向上(例如，在X方向上)延伸。字线WL 26沿着与第一方向垂直的第二方向(即，在Y方向上)通过器件隔离层50彼此电分离。栅绝缘层GO 22被形成为在第一方向上、在字线WL 26的一侧处、在字线WL 26的一部分上延伸。栅绝缘层22可以由氧化物层形成。
构成沟道层的多个单晶硅层18a与栅绝缘层22相邻地形成，并且在与半导体衬底10的上表面垂直的第三方向上(即，在Z方向上)堆叠。单晶硅层18a包括n型外延层12和p型外延层14。p型外延层14是单晶硅层18的最上层的单晶硅层。当单晶硅层18a形成为沟道层时，与当多晶硅层形成为沟道层时相比，可以减少诸如设置电压、重置电压、设置电流、重置电流等的器件参数的分布。在根据当前实施例的电阻性存储器器件中，字线WL 26、栅绝缘层22和单晶硅层18a构成一个垂直晶体管TR。多个这种垂直晶体管TR布置在第一和第二方向上，由此形成垂直晶体管阵列。
在根据当前实施例的电阻性存储器器件中，器件隔离层50形成在字线WL 26和栅绝缘层22上以及单晶硅层18a的一部分上，即，形成在p型外延层14上。另外，变阻层R 54形成在p型外延层14上，与器件隔离层50相邻，并且与字线WL 26绝缘。器件隔离层50形成在字线WL 26上，使得变阻层R 54没有接触字线WL 26。因此，可以减少通过字线WL 26流过存储器单元M的泄漏电流。
多个位线BL 56在与字线WL 26垂直的第二方向上、在器件隔离层50上以及在变阻层R 54上延伸，并且沿着第一方向彼此分离。当电压或电流通过位线BL 56被施加到存储器单元M一侧的变阻层R 54时，变阻层R 54变成低阻或高阻状态。因此，通过调节来自位线BL 56的在与半导体衬底10的上表面垂直的方向上，例如，在图6中的粗体箭头方向上(例如，在Z方向上)的电流流动，对存储器单元M进行编程或擦除。
示例3
图10和图11是示出根据本发明构思的其他实施例的电阻性存储器器件的透视图。图12和图13是示出图10中的电阻性存储器器件的横截面图。参照图11，为了方便起见，省略了图10所示的位线BL 74。
详细地，根据其他实施例的电阻性存储器器件与示例2的电阻性存储器器件相类似，不同之处在于，变阻层R 64形成在单晶硅层18的与栅绝缘层GO 22相邻的部分中，还在变阻层64上形成连接电极72，并且在连接电极72上形成位线BL 76。
多个字线WL 26形成在半导体衬底10上，以在第一方向上(例如，在X方向上)延伸。字线WL 26在与第一方向垂直的第二方向上，即，在Y方向上经由器件隔离层66彼此电分离。栅绝缘层GO 22被形成为在字线WL 26的侧部上、在第一方向上延伸。栅绝缘层22可以由氧化物层形成。
构成沟道层的单晶硅层18a与栅绝缘层22相邻地形成，并且在与半导体衬底10的上表面垂直的第三方向上，即，在Z方向上堆叠。单晶硅层18a包括n型外延层12和p型外延层14。p型外延层14是单晶硅层18的最上面的单晶硅层。当单晶硅层18a形成为沟道层时，与当多晶硅层形成为沟道层时相比，可以减小诸如设置电压、重置电压、设置电流、重置电流等的器件参数的分布。
在根据当前实施例的电阻性存储器器件中，字线WL 26、栅绝缘层22和单晶硅层18a构成一个垂直晶体管TR。多个这种垂直晶体管TR布置在第一和第二方向上，由此形成垂直晶体管阵列。
在根据图10至图13的实施例的电阻性存储器器件中，变阻层64形成在单晶硅层18a中，例如，形成在p型外延层14的一部分中，变阻层64形成在字线WL 26和栅绝缘层22的侧部上。另外，器件隔离层66形成在字线WL 26和栅绝缘层22上以及单晶硅层18a的一部分上。器件隔离层66形成在字线WL 26上，使得变阻层64没有接触字线WL 26。因此，可以减小通过字线WL 26流动在存储器单元M之间的泄漏电流。
连接电极72形成在变阻层64上。多个位线BL 74形成在连接电极72上以及在器件隔离层66上，以在与字线WL 26垂直的第二方向上延伸，并且沿着第一方向彼此分离。电压或电流通过位线BL 74被施加到存储器单元M的侧部上的变阻层64，以将变阻层64转换成低阻或高阻状态。因此，通过调节在与半导体衬底10的上表面垂直的方向上，例如，在图10中所示的粗体箭头方向上(例如，在Z方向上)的来自位线BL 74的电流流动，可以对存储器单元M进行编程或擦除。
示例4
图14和图15是示出根据本发明构思的其他实施例的电阻性存储器器件的透视图。图16和图17是图14中的电阻性存储器器件的横截面图。参照图15，为了方便起见，没有示出图14中所示的位线BL 86。
详细地，根据图14至图17中的实施例的电阻性存储器器件与示例2中的相类似，不同之处在于，器件隔离层82形成在凹陷的字线WL 27和凹陷的栅绝缘层GO 23上，并且变阻层R 84形成在单晶硅层18a与凹陷的栅绝缘层23相邻的一部分中。
详细地，多个字线WL 27形成在半导体衬底10上，以在第一方向上(例如，在X方向上)延伸。字线WL 27沿着与第一方向垂直的第二方向(即，在Y方向上)通过器件隔离层82彼此电分离。栅绝缘层GO 23形成在字线WL 27的侧部上并且在第一方向上延伸。栅绝缘层23可以由氧化物层形成。
构成沟道层的单晶硅层18a与栅绝缘层23相邻地形成，并且在与半导体衬底10的上表面垂直的第三方向上，即在Z方向上堆叠。单晶硅层18a包括n型外延层12和p型外延层14。p型外延层14是单晶硅层18的最上面的单晶硅层。当单晶硅层18a形成为沟道层时，与当多晶硅层形成为沟道层时相比，可以减小诸如设置电压、重置电压、设置电流、重置电流等的器件参数的分布。
在根据当前实施例的电阻性存储器器件中，字线WL 27、栅绝缘层23和单晶硅层18a构成一个垂直晶体管TR。多个这种垂直晶体管TR布置在第一方向和第二方向上，由此形成垂直晶体管阵列。
根据图14至图17的实施例的电阻性存储器器件包括凹陷成与单晶硅层18a的表面基本在同一平面上或者比单晶硅层18a的表面低的字线WL 27和栅绝缘层23，并且器件隔离层82形成在字线WL 27和栅绝缘层23上。变阻层R 84形成在单晶硅层18a与凹陷的栅绝缘层23和字线WL 27的侧部相邻形成的部分中，并且在第一方向上(即，在X方向上)延伸。器件隔离层82形成在凹陷的字线WL 27上，使得变阻层R 84没有接触字线WL 27。具体地，隔离层82形成在凹陷的字线WL 27和栅绝缘层23上并且与p型外延层14中形成的变阻层R 84相邻。因此，可以减小通过字线WL 27在存储器单元M之间流动的泄漏电流。
在变阻层R 84上以及器件隔离层82上形成的多个位线BL 86在与字线WL 27垂直的第二方向上延伸，并且沿着第一方向彼此分离。通过位线BL 86将电压或电流施加到在存储器单元M的侧部上形成的变阻层R 84上，以将变阻层R 84转换成低阻或高阻状态。因此，可以通过调节在与半导体衬底14垂直的方向上，例如，在图14中所示的粗体箭头方向上(例如，在Z方向上)的来自位线BL 86的电流流动，对存储器单元M进行编程或擦除。
图18是用于描述根据本发明构思的一些实施例的操作电阻性存储器器件的方法的电路图。
详细地，根据本发明构思的电阻性存储器器件使用可变电阻器R根据通过位线BL施加到存储器单元M的电压的变阻特性。通过在对存储器单元M进行选择时所选择的位线BL(例如，BL1)来提供编程电压(即，设置电压)，使得可变电阻器(R)的电阻处于低阻状态。具体地，当通过向字线WL(例如，WL)提供电压使晶体管TR导通时，在从位线BL到地GND的方向上形成电流路径，由此对存储器单元M进行编程。
通过借助所选择的位线BL(例如，BL1)向可变电阻器R施加重置电流(擦除电流)或重置电压(擦除电压)，可变电阻器R的电阻从低阻变成高阻状态并且没有产生电流路径，由此对存储器单元M的内容进行擦除。另外，通过借助所选择的位线BL向可变电阻器R施加读电流或读电压并且读取通过位线BL的电流，可以确定存储器单元M是被编程还是被擦除。
根据本发明构思的一些实施例的制造电阻性存储器器件的方法
图19至图26是示出制造图4中的电阻性存储器器件的方法的横截面图。
参照图19，单晶硅层18形成在半导体衬底10(例如，硅衬底)上。构成沟道层的单晶硅层18可以包括具有不同导电性的多个单晶硅层12、14和16。构成单晶硅层18的单晶硅层12、14和16在与半导体衬底10的上表面垂直的方向上堆叠。
详细地，n型外延层12形成在半导体衬底10上，p型外延层14形成在n型外延层12上，以及n型外延层16形成在p型外延层14上。在一些可替选的实施例中，可以省略n型外延层16。
参照图20和图21，在与半导体衬底10的上表面垂直的方向上蚀刻单晶硅层18的一部分，以形成相互分离的多个凹槽20。在考虑到在其内形成栅绝缘材料层的情况下，凹槽20的底表面可以设置在n型外延层12的最上面的表面上。接下来，在凹槽20中形成栅绝缘材料层22。栅绝缘材料层22可以由氧化物层形成。通过使用氧化物层形成栅绝缘材料层22的氧化工艺，凹槽20的底表面设置在n型外延层12内。即，在氧化工艺中会消耗n型外延层12的最上面的表面的一部分。
参照图22和图23，栅电极材料层24形成在n型外延层16上，并被形成为填充包括栅绝缘材料层22的凹槽20。栅电极材料层24可以由多晶硅层形成。接下来，蚀刻栅电极材料层24，由此形成凹槽20中填充的栅电极26。可以使用化学机械抛光(CMP)工艺蚀刻栅电极材料层24。当使用CMP工艺时，蚀刻停止点可以是n型外延层16的上表面。
参照图24和图25，通过例如使用第一蚀刻掩模对凹槽20之间的单晶硅层18的n型外延层16和p型外延层14的一部分、栅绝缘材料层22的一部分以及栅电极材料层26的一部分进行蚀刻，来形成第一沟槽28。
接着，通过例如使用第二蚀刻掩模从第一沟槽28的下部蚀刻至n型外延层12的中部并且蚀刻凹槽20中形成的与第一沟槽28相邻的栅电极材料层26和栅绝缘材料层22，来形成第二沟槽30。因此，第二沟槽30形成在凹槽20中的下部中并且形成在栅电极32和栅绝缘层34的上方。也就是说，第二沟槽30形成在栅电极32和栅绝缘层34上方的凹槽20中并且形成在单晶硅层18与凹槽20相邻的部分中。另外，栅绝缘层34形成在凹槽20的下侧部中，并且栅电极32形成在栅绝缘层34上。
参照图26，形成填充第一沟槽28和第二沟槽30的器件隔离层36。通过利用诸如氧化物层的绝缘层填充第一沟槽28和第二沟槽30并且通过使用n型外延层16作为蚀刻停止点对绝缘层进行抛光，来形成器件隔离层36。器件隔离层36包括第一部分36a和第二部分36b，第一部分36a面对单晶硅层18并且与栅电极32相邻，第二部分36b接触凹槽20中的第一器件隔离层36a并且形成在栅电极32和栅绝缘层34上。
器件隔离层36包括器件隔离层的第一部分36a以及器件隔离层的第二部分36b，该器件隔离层的第一部分36a形成在通过蚀刻单晶硅层18和字线WL 32形成的第一沟槽28和第二沟槽30中，并且该器件隔离层的第二部分36b形成在通过蚀刻单晶硅层18形成的凹槽20中的字线WL 32和栅绝缘层34上。附图标记32用于表示字线WL和栅电极这两者。
另外，如图4和图5所示，变阻层R 38形成在器件隔离层36和单晶硅层18的p型外延层14上。可以使用上述的过渡金属氧化物或三元氧化物材料来形成变阻层R 38。接着，在变阻层R 38上形成位线BL 40，由此完成根据一些实施例的电阻性存储器器件的制造。
图27和图28是示出制造图8中的电阻性存储器器件的方法的横截面图。
详细地，执行图21至图23所示的操作，但是使用的是包括分别由具有不同导电性的材料形成的两层(替代三层)的单晶硅层18a。即，通过在半导体衬底10上顺序地形成n型外延层12和p型外延层14，来形成单晶硅层18a。
参照图27，器件隔离层50形成在凹槽20中的栅电极26和栅绝缘层22上以及p型外延层14的一部分上。器件隔离层50可以由氧化物层形成。器件隔离层50暴露部分p型外延层14。通过填充p型外延层14中的暴露部分，在器件隔离层50上形成变阻材料层52。也就是说，变阻材料层52形成在p型外延层14的暴露部分上以及器件隔离层50上。
参照图28，通过对变阻材料层52进行抛光，来形成变阻层R 54。变阻层R 54可以由上述的过渡金属氧化物或三元氧化物材料来形成。对变阻层R 54进行抛光，以使其与器件隔离层50的表面基本在同一平面上。接着，如图8中所示，位线56形成在器件隔离层50和变阻层R54上，以完成根据其他实施例的电阻性存储器器件。
图29至图34是示出制造图12中的电阻性存储器器件的方法的横截面图。
详细地，执行参照图21至图23描述的制造电阻性存储器器件的方法中的操作，但是包括具有不同导电性的两层(而不是三层)的单晶硅层18a形成在半导体衬底10上。也就是说，通过在半导体衬底10上顺序地形成n型外延层12和p型外延层14，来形成单晶硅层18a。
参照图29和图30，通过蚀刻单晶硅层18a的与栅绝缘层22相邻的部分，在栅电极26的一侧处形成凹陷60。接着，通过填充凹陷60，在单晶硅层18a上形成变阻材料层62。参照图31和图32，对变阻材料层62进行抛光，以在单晶硅层18a与栅电极26和栅绝缘层22相邻的部分中形成变阻层64。变阻层64可以由上述的过渡金属氧化物或三元氧化物材料形成。当对变阻层64进行抛光时，将单晶硅层18a的上表面用作抛光停止点。接着，具有暴露变阻层64的凹陷68的器件隔离层66形成在栅绝缘层22、栅电极26和单晶硅层18a上。
参照图33和图34，通过填充凹陷68，在器件隔离层66上形成连接电极材料层70。接着，通过对连接电极材料层70进行抛光来形成连接电极72。当对连接电极材料层70进行抛光时，器件隔离层66用作蚀刻停止层。连接电极72与器件隔离层66相邻地形成。接着，如图12中所示，位线BL 74形成在器件隔离层66和连接电极72上，由此完成根据其他实施例的电阻性存储器器件的制造。
图35至图37是示出制造图16中的电阻性存储器器件的方法的横截面图。
详细地，执行参照图21至图23描述的制造电阻性存储器器件的方法中的操作，但是如图35中所示，包括具有不同导电性的两层(而不是三层)的单晶硅层18a被形成在半导体衬底10上。也就是说，通过在半导体衬底10上顺序地形成n型外延层12和p型外延层14，来形成单晶硅层18a。
参照图35，通过蚀刻栅绝缘材料层22和栅电极材料层26，来形成第一凹陷80。因此，在半导体衬底10上的凹槽中凹陷的栅绝缘层23和栅电极27被形成。也就是说，栅绝缘层23和栅电极27被凹陷成具有比单晶硅层18a的上表面更低的高度。
参照图36，器件隔离层82被形成为填充第一凹陷80。就此而言，通过在单晶硅层18a、栅绝缘层23和栅电极27上形成器件隔离材料层以填充第一凹陷80，然后对器件隔离材料层进行化学机械抛光，来形成器件隔离层82。接着，对单晶硅层18a的与栅绝缘层23和器件隔离层82相邻的一部分(具体地，p型外延层14的一部分)进行蚀刻，由此在栅电极27的一侧处形成第二凹陷83。
参照图37，通过填充第二凹陷83，在单晶硅层18a中形成变阻层R 84。具体地，通过在单晶硅层18a上形成变阻材料层(未示出)以填充第二凹陷83并且对变阻材料层进行化学机械抛光，来形成变阻层R84。变阻层R 84可以由如上所述的过渡金属氧化物或三元氧化物材料来形成。接着，如图16中所示，位线BL 86形成在器件隔离层82、变阻层R 84和单晶硅层18a上，由此完成根据其他实施例的电阻性存储器器件的制造。
根据本发明构思的实施例的电阻性存储器器件的示例应用
图38是示出根据本发明构思的一些实施例的存储器卡100的示意图。
参照图38，存储器卡100可以包括在外壳130中安装的控制器110和存储器120。控制器110和存储器120可以交换电信号。例如，存储器120和控制器110可以根据来自控制器110的命令在彼此之间发送和接收数据。因此，存储器卡100可以将数据存储在存储器120中或者将来自存储器120的数据输出到外部(例如，输出到外部装置)。
存储器120可以包括图2、图6、图10和图14中所示的电阻性存储器器件的至少一个。存储器卡100可以用作各种便携式装置的数据存储介质。例如，存储器卡100可以是记忆棒卡、智能媒体(SM)卡、安全数字(SD)卡、微型安全数字(SD)卡和/或多媒体卡(MMC)。
图39是示出根据本发明构思的一些实施例的电子系统300的框图。
参照图39，电子系统300可以包括处理器310、输入/输出装置330和存储器芯片320，并且这些单元可以经由总线340相互进行数据通信。处理器310可以执行程序并且控制电子系统300。输入/输出装置330可以输入或输出电子系统300的数据。电子系统300可以通过使用输入/输出装置330连接到例如个人计算机或网络的外部装置，以与外部装置交换数据。存储器芯片320可以存储用于操作处理器310的代码或数据。例如，存储器芯片可以包括图2、图6、图10和图14中所示的电阻性存储器器件中的一个。
电子系统300可以包括在需要存储器芯片320的各种电子控制装置中，并且可以用于例如移动电话、MP3播放器、导航设备、固态盘(SSD)和/或家用电器中。
本文已经结合上述说明和附图描述了许多不同的实施例。应该理解的是，不应该过度重复和模糊地在字面上描述以及示出这些实施例的每个组合和子组合。因此，包括附图的本说明书应该被理解为构成本文所描述的实施例的所有组合和子组合的完整的书面说明，构成对制造和使用其的方式和工艺的完整的书面说明，并且用任何这种组合或子组合支持权利要求。
虽然已经参照本发明构思的示例性实施例具体示出和描述了本发明的构思，但是应该理解，在不脱离权利要求的精神和范围的情况下，可以对其进行各种形式和细节上的变化。

Claims (20)

1.一种包括存储器单元的电阻性存储器器件，所述存储器单元包括：
垂直晶体管，所述垂直晶体管包括在衬底表面上的栅电极、沿着所述栅电极的侧壁延伸的栅绝缘层以及与所述栅绝缘层相邻的在所述衬底表面上的单晶硅层，所述单晶硅层的至少一部分限定在与所述衬底表面基本垂直的方向上延伸的沟道区；以及
可变电阻层，所述可变电阻层在所述单晶硅层上并且与所述栅电极电绝缘。
2.根据权利要求1所述的电阻性存储器器件，其中，所述单晶硅层包括导电性类型交替的多个外延层。
3.根据权利要求1所述的电阻性存储器器件，其中，所述多个外延层包括在所述衬底上顺序堆叠的n型外延层、p型外延层和n型外延层或者在所述衬底上顺序堆叠的n型外延层和p型外延层。
4.根据权利要求1所述的电阻性存储器器件，还包括：
所述可变电阻层上的位线，
其中，所述可变电阻层电耦合在所述位线与所述单晶硅层中的所述垂直晶体管的源/漏区之间。
5.根据权利要求4所述的电阻性存储器器件，还包括：
器件隔离层，所述器件隔离层包括第一部分和第二部分，所述第一部分在所述衬底表面上并且沿着与所述栅绝缘层相对的所述栅电极的侧壁延伸，所述第二部分在所述栅电极上以及在所述栅绝缘层上，
其中，所述第一部分在所述衬底表面上的所述栅电极与相邻的电阻性存储器器件之间延伸，以及其中，所述第二部分在所述栅电极与所述可变电阻层之间延伸。
6.根据权利要求4所述的电阻性存储器器件，还包括：
器件隔离层，所述器件隔离层在所述栅电极上以及在所述栅绝缘层上，
其中，所述器件隔离层使所述栅电极与所述位线电绝缘。
7.根据权利要求6所述的电阻性存储器器件，其中，所述器件隔离层还延伸到所述单晶硅层的一部分上。
8.根据权利要求7所述的电阻性存储器器件，其中，所述可变电阻层沿着所述栅绝缘层的一部分延伸，并且被局限在所述器件隔离层下方。
9.根据权利要求8所述的电阻性存储器器件，还包括：
连接电极，所述连接电极在所述可变电阻层上并且延伸穿过所述器件隔离层，以将所述可变电阻层电连接到所述位线。
10.根据权利要求6所述的电阻性存储器器件，其中，所述可变电阻层与所述器件隔离层相邻地位于所述单晶硅层的一部分上，使得所述可变电阻层和所述器件隔离层限定基本上为平面的表面。
11.一种电阻性存储器器件，包括：
多个字线，所述多个字线在衬底表面上在第一方向上延伸并且在与所述第一方向基本上垂直的第二方向上通过器件隔离层相互电分离；
相应栅绝缘层，所述相应栅绝缘层在所述第一方向上沿着所述多个字线的相应侧壁延伸；
单晶硅层，所述单晶硅层与所述栅绝缘层相邻，并且限定在与所述衬底表面基本上垂直的第三方向上延伸的至少一个沟道区，其中所述字线、所述栅绝缘层和所述单晶硅层限定在所述第一方向和所述第二方向上布置的垂直晶体管阵列；
器件隔离层，所述器件隔离层在所述多个字线和所述栅绝缘层上在所述第一方向上延伸；
可变电阻层，所述可变电阻层通过所述器件隔离层与所述多个字线电绝缘，并且在所述字线的一侧处与所述单晶硅层相邻；以及
多个位线，所述多个位线在所述可变电阻层上，其中，所述多个位线在与所述多个字线基本上垂直的第二方向上延伸，并且在所述第一方向上相互分离。
12.根据权利要求11所述的电阻性存储器器件，其中，所述可变电阻层在所述单晶硅层上并且在与所述字线基本上平行的所述第一方向上延伸，以及其中，所述可变电阻层将所述多个位线中的位线电耦合到所述单晶硅层中的相应源/漏区。
13.根据权利要求11所述的电阻性存储器器件，其中，所述多个位线直接在所述器件隔离层和所述可变电阻层上，或者其中，所述多个位线在所述变阻层上的连接电极上。
14.根据权利要求11所述的电阻性存储器器件，其中，所述器件隔离层包括第一部分和第二部分，所述第一部分在所述衬底上沿着与所述栅绝缘层相对的所述多个字线的相应侧壁延伸，所述第二部分在所述多个字线、所述栅绝缘层和所述单晶硅层上。
15.根据权利要求11所述的电阻性存储器器件，其中，所述器件隔离层在所述多个字线、所述栅绝缘层和所述单晶硅层的多个部分上延伸，以及其中，所述可变电阻层沿着所述相应栅绝缘层的一部分延伸并且被局限在所述器件隔离层下方。
16.一种电阻性存储器器件，包括：
单晶硅层，所述单晶硅层包括衬底上的具有不同导电性类型的交替的层；
在所述单晶硅层中的多个凹槽，所述多个凹槽在第一方向上延伸，其中，所述多个凹槽中的凹槽在与所述第一方向基本上垂直的第二方向上相互分离，
在所述多个凹槽的每个凹槽中并且在所述第一方向上延伸的相应栅绝缘层和相应字线，其中，所述字线、所述栅绝缘层和所述单晶硅层限定在所述第一方向和所述第二方向上布置的垂直晶体管阵列；
器件隔离层，所述器件隔离层在所述字线和所述栅绝缘层上在所述第一方向上延伸；
可变电阻层，所述可变电阻层在所述单晶硅层的位于所述多个凹槽外部的多个部分上；以及
多个位线，所述多个位线在所述变阻层上并且电连接到所述变阻层，其中，所述多个位线在与所述字线基本上垂直的第二方向上延伸并且在所述第一方向上相互分离。
17.根据权利要求16所述的电阻性存储器器件，其中，所述器件隔离层包括第一部分和第二部分，所述第一部分在沟槽中，所述沟槽是通过对所述单晶硅层的一部分和所述多个凹槽的每个凹槽内的所述字线的一部分进行蚀刻而形成在所述多个凹槽的每个凹槽中，所述第二部分被形成在通过对所述单晶硅层的一部分进行蚀刻而形成的所述多个凹槽的每个凹槽中的所述字线和所述栅绝缘层上。
18.根据权利要求16所述的电阻性存储器器件，其中，所述器件隔离层在所述字线上、所述栅绝缘层上以及所述单晶硅层的多个部分上。
19.根据权利要求16所述的电阻性存储器器件，其中，所述器件隔离层与在所述单晶硅层上形成的所述可变电阻层相邻，并且在所述字线和所述栅绝缘层上，使得所述可变电阻层和所述器件隔离层限定基本上为平面的表面。
20.根据权利要求16所述的电阻性存储器器件，其中，所述可变电阻层在所述字线和所述栅绝缘层的一侧处、在所述单晶硅层上、在所述第一方向上延伸，以及其中，所述可变电阻层将所述多个位线中的位线电耦合到所述单晶硅层中的相应源/漏区。
CN2010102873856A 2009-09-22 2010-09-17 包括垂直晶体管阵列的电阻性存储器器件和相关制造方法 Pending CN102024840A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2009-0089647 2009-09-22
KR1020090089647A KR20110032252A (ko) 2009-09-22 2009-09-22 수직 어레이 트랜지스터를 갖는 저항성 메모리 소자

Publications (1)

Publication Number Publication Date
CN102024840A true CN102024840A (zh) 2011-04-20

Family

ID=43755883

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010102873856A Pending CN102024840A (zh) 2009-09-22 2010-09-17 包括垂直晶体管阵列的电阻性存储器器件和相关制造方法

Country Status (3)

Country Link
US (1) US8471232B2 (zh)
KR (1) KR20110032252A (zh)
CN (1) CN102024840A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103247655A (zh) * 2012-02-13 2013-08-14 爱思开海力士有限公司 可变电阻存储器件及其制造和驱动方法
TWI579849B (zh) * 2015-07-15 2017-04-21 華邦電子股份有限公司 記憶元件及其製造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102738390A (zh) * 2011-04-12 2012-10-17 北京大学 阻变存储器单元及其制造方法
KR101841445B1 (ko) 2011-12-06 2018-03-23 삼성전자주식회사 저항성 메모리 소자 및 그 제조 방법
EP2608210B1 (en) * 2011-12-23 2019-04-17 IMEC vzw Stacked RRAM array with integrated transistor selector
KR101917294B1 (ko) * 2012-03-23 2018-11-12 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
US9093369B2 (en) 2012-06-07 2015-07-28 Samsung Electronics Co., Ltd. Three-dimensional resistive random access memory devices, methods of operating the same, and methods of fabricating the same
US8890110B2 (en) 2012-06-19 2014-11-18 SK Hynix Inc. Vertical memory device and method of fabricating the same
KR102015637B1 (ko) 2012-08-31 2019-08-28 삼성전자주식회사 가변 저항 메모리 장치 및 그 소거 검증 방법
KR102092772B1 (ko) * 2013-03-27 2020-03-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US9099385B2 (en) 2013-11-08 2015-08-04 Sandisk 3D Llc Vertical 1T-1R memory cells, memory arrays and methods of forming the same
TWI572073B (zh) 2014-09-22 2017-02-21 力晶科技股份有限公司 電阻式隨機存取記憶體及其製造方法
EP3221892A4 (en) * 2014-09-25 2018-05-30 Intel Corporation Rare earth metal&metal oxide electrode interfacing of oxide memory element in resistive random access memory cell
TWI555246B (zh) 2014-11-25 2016-10-21 力晶科技股份有限公司 電阻式隨機存取記憶體結構及電阻式隨機存取記憶體的操作方法
TWI559586B (zh) 2014-12-31 2016-11-21 力晶科技股份有限公司 電阻式隨機存取記憶體及其製造方法
TWI571873B (zh) * 2015-07-16 2017-02-21 華邦電子股份有限公司 電阻式記憶裝置
US20170317142A1 (en) * 2016-04-29 2017-11-02 Western Digital Technologies, Inc. Sidewall insulated resistive memory devices
JP2019054206A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 記憶装置
CN113097381B (zh) * 2019-12-23 2023-10-17 华邦电子股份有限公司 电阻式存储器装置及其制造方法
US11462552B2 (en) * 2021-01-11 2022-10-04 Globalfoundries Singapore Pte. Ltd. Semiconductor devices with memory cells
US11588104B2 (en) 2021-06-14 2023-02-21 International Business Machines Corporation Resistive memory with vertical transport transistor
CN113451357B (zh) * 2021-06-29 2023-04-14 长江先进存储产业创新中心有限责任公司 相变存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1433022A (zh) * 2002-01-08 2003-07-30 三星电子株式会社 高密度磁随机存取存储器及其操作方法
US20030146469A1 (en) * 2002-02-01 2003-08-07 Hitachi, Ltd. Semiconductor memory cell and method of forming same
CN101093850A (zh) * 2006-06-02 2007-12-26 奇梦达股份公司 存储器件和制作该存储器件的方法
CN101483194A (zh) * 2007-11-08 2009-07-15 三星电子株式会社 垂直型非易失性存储器器件及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030017710A1 (en) 2001-07-19 2003-01-23 Chartered Semiconductor Manufacturing Ltd. Method to improve latchup by forming selective sloped staircase STI structure to use in the I/0 or latchup sensitive area
JP4529493B2 (ja) 2004-03-12 2010-08-25 株式会社日立製作所 半導体装置
US7579615B2 (en) 2005-08-09 2009-08-25 Micron Technology, Inc. Access transistor for memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1433022A (zh) * 2002-01-08 2003-07-30 三星电子株式会社 高密度磁随机存取存储器及其操作方法
US20030146469A1 (en) * 2002-02-01 2003-08-07 Hitachi, Ltd. Semiconductor memory cell and method of forming same
CN101093850A (zh) * 2006-06-02 2007-12-26 奇梦达股份公司 存储器件和制作该存储器件的方法
CN101483194A (zh) * 2007-11-08 2009-07-15 三星电子株式会社 垂直型非易失性存储器器件及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103247655A (zh) * 2012-02-13 2013-08-14 爱思开海力士有限公司 可变电阻存储器件及其制造和驱动方法
CN103247655B (zh) * 2012-02-13 2017-07-07 爱思开海力士有限公司 可变电阻存储器件及其制造和驱动方法
TWI579849B (zh) * 2015-07-15 2017-04-21 華邦電子股份有限公司 記憶元件及其製造方法

Also Published As

Publication number Publication date
KR20110032252A (ko) 2011-03-30
US8471232B2 (en) 2013-06-25
US20110068409A1 (en) 2011-03-24

Similar Documents

Publication Publication Date Title
CN102024840A (zh) 包括垂直晶体管阵列的电阻性存储器器件和相关制造方法
CN102714209B (zh) 半导体存储器件及其驱动方法
US7742331B2 (en) Nonvolatile semiconductor memory device and data erase/write method thereof
CN100511683C (zh) 混合多位型非易失性存储器件及其操作方法
JP4491870B2 (ja) 不揮発性メモリの駆動方法
US9184218B2 (en) Semiconductor memory device having three-dimensional cross point array
CN1790719B (zh) 包括一电阻器和一晶体管的非易失存储器件
US9698201B2 (en) High density selector-based non volatile memory cell and fabrication
CN108305887B (zh) 垂直型半导体器件及其制造方法和操作方法
US8674332B2 (en) RRAM device with an embedded selector structure and methods of making same
KR20150035787A (ko) 수직 비트라인을 가진 3d 비휘발성 메모리에서 계단 워드라인을 형성하는 방법
US9847249B2 (en) Buried etch stop layer for damascene bit line formation
CN101728412A (zh) 电阻式存储器单元和电阻式存储器阵列
CN204966056U (zh) 非易失性存储器以及在半导体芯片上的集成电路
US20170316824A1 (en) Multi-layer resistive memory devices
CN103311248A (zh) 包含多层存储单元的非易失性存储器及其制造方法
CN1841754B (zh) Nor型混合多位非易失性存储器件及其操作方法
CN101232025A (zh) 非易失性存储装置及其操作方法
CN101777572A (zh) 一种半导体存储器结构及其控制方法
US7016227B2 (en) Nonvolatile random access memory and method of fabricating the same
US20170309332A1 (en) Planar memory cell architectures in resistive memory devices
KR20120120537A (ko) 3차원 크로스 포인트 셀 구조를 갖는 플래시 메모리 제조방법
CN101807596A (zh) 一种自对准半导体存储器结构及其制造方法
CN101901810B (zh) 记忆体元件以及制造与操作记忆体元件的方法
CN102185108A (zh) 一种半导体存储器结构及其控制方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20110420