CN103311248A - 包含多层存储单元的非易失性存储器及其制造方法 - Google Patents

包含多层存储单元的非易失性存储器及其制造方法 Download PDF

Info

Publication number
CN103311248A
CN103311248A CN2013100800695A CN201310080069A CN103311248A CN 103311248 A CN103311248 A CN 103311248A CN 2013100800695 A CN2013100800695 A CN 2013100800695A CN 201310080069 A CN201310080069 A CN 201310080069A CN 103311248 A CN103311248 A CN 103311248A
Authority
CN
China
Prior art keywords
electrode
step unit
semiconductor layer
diffusion region
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2013100800695A
Other languages
English (en)
Other versions
CN103311248B (zh
Inventor
权义弼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Publication of CN103311248A publication Critical patent/CN103311248A/zh
Application granted granted Critical
Publication of CN103311248B publication Critical patent/CN103311248B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及非易失性存储器及其制造方法，该存储器通过在半导体基底上层叠半导体层而形成多层结构的半导体层，并在半导体基底与层叠于该半导体基底上的半导体层之间、以及层叠为多层结构的半导体层之间形成层间绝缘层，其中，在半导体基底上或多层结构的各半导体层上形成具有不同台阶的第一台阶单元和第二台阶单元，而第一台阶单元和第二台阶单元分别由层叠为第一电极-可变电阻-第二电极-半导体层、第一电极-可变电阻-第二电极、第一电极-绝缘膜-第二电极-半导体层、第一电极-绝缘膜-第二电极的结构体中的某一种构成，且第一台阶单元以较高水平面为基准形成而第二台阶单元以较低水平面为基准形成，以将存储单元构成为多层结构。

Description

包含多层存储单元的非易失性存储器及其制造方法
技术领域
本发明涉及一种非易失性存储器及其制造方法，具体而言，涉及一种无需增加附加性的水平面积也能使包含反熔丝和二极管或包含可变电阻和二极管的存储单元相互连接而实现高度集成及高速运行的、因具有更能有效利用竖直空间的多层层叠结构而可以大幅提高集成度的非易失性存储器及其制造方法。
背景技术
作为现有技术的韩国授权专利第0904771号涉及一种三维集成电路结构及制作方法，所述三维集成电路结构的特征在于包括：具有多个器件的单晶半导体层；连接在所述单晶半导体层上下的单个或多个绝缘层；布置于所述绝缘层内的配线与连接线，且所述配线与连接线直接或间接地连接所述多个器件。
又有现有技术即韩国公开专利第1997-0067848号涉及一种半导体存储器元件及其制造方法，该半导体存储器元件由存取字线信息的存取晶体管(access transistor)(T)和随着存取晶体管(T)的运行而将通过位线存储的信息进行存储的存储节点电容器(C)以及向存储节点电容器供应电荷的充电晶体管(charge up transistor)构成，从而可以向存储节点电容器供应持续的电荷，以此可以提高半导体存储器元件的处理速度。
通常，非易失性半导体存储器为一种即使没有电源供应也能继续保持存储单元中所存信息的半导体存储器。
本发明所涉及的非易失性存储器包括如下的存储单元，即该存储单元包括第一电极和第二电极之间的中间层为绝缘膜或可变电阻的结构而构成。
当构成所述存储单元的中间层为绝缘膜时，若通过向绝缘膜两侧的两个电极(即，第一电极和第二电极)施加用于编程的高电压以诱发击穿，则出现阻抗路径使绝缘膜由绝缘状态变为导通状态。所述绝缘膜变成为反熔丝器件。
所述绝缘膜若为导通状态，则为编程状态，可定义为存储有数据“0”；若为绝缘状态，则为未编程状态，可定义为存储为数据“1”。与此相反，也可以定义为导通状态下存储数据“0”而绝缘状态下存储数据“1”。
当构成所述存储单元的中间层为可变电阻时，可变电阻可以是阻变材料或相变材料。
当构成所述存储单元的可变电阻为阻变材料时，若对可变电阻两侧的两个电极(即，第一电极和第二电极)施加设置电压(set voltage)以上的电压，则所述可变电阻处于低阻态；若施加复位电压(reset voltage)以上的电压则所述可变电阻处于高阻态。因此可以定义为，当所述可变电阻处于低阻态时，存储有数据“1”，当电阻处于高阻态时，存储为“0”。与此相反，也可以定义为低阻态时存储数据“0”而高阻态时存储数据“1”。
阻变材料正在利用钙钛矿(perowvskite)或过渡金属氧化物、硫系化合物等多种材料进行着开发。
利用阻变材料的存储器可根据材料分为几种种类。第一是将庞磁电阻材料(Colossal Magnetoresistance-CMR)、Pr1-xCaxMnO3(PCMO)等材料插入到电极之间，以利用通过电场发生的电阻变化的情形。第二是将Nb2O5、TiO2、NiO、Al2O3等二元(binary system)氧化物制造成具有非化学计量组成，以用为阻变材料。第三是硫系化合物(Chalcogenide)材料，其不像相变存储器(PRAM，phase change RAM)般通过高电流引起相变，而是维持非晶结构的同时利用双向开关(Ovonic switch)的阀值电压变化所引起的电阻差异。第四是在SrTiO3、SrZrO3等铁电物质中掺入铬(Cr)或铌(Nb)等以改变电阻状态的方法。最后还有可编程金属化单元(Programmable MetallizationCell-PMC)，其在GeSe等固体电解质中掺入离子迁移率大的银(Ag)等，以根据通过电化学反应引起的介质内导电性通道的形成与否来产生两种电阻状态。此外，还提出有通过体现稳定的两种电阻状态而具有存储特性的材料或工艺。
当构成所述存储单元的可变电阻为相变材料时，可定义为若相变材料处于低阻态则存储有数据“1”，若处于高阻态则存储为数据“0”。与此相反，也可以定义为低阻态时存储数据“0”而高阻态时存储数据“1”。
所述相变材料是一种相态(phase)因一定电流而转变为结晶态或非晶态的材料，其在结晶态时对应低阻态，而在非晶态时对应高阻态。
由于存储单元排列为行和列以构成存储阵列，因而需要包含晶体管或二极管使存储单元选择性地进行存取。
当前为了在存储装置中提高集成度而正在发展微加工技术，以使在水平结构上可以集成更多的存储单元。
然而，上述的基于现有技术的水平结构目前只能依赖对于集成度受到物理性限制的微加工技术。
因此，需要提供一种摆脱现有的水平结构而可以容易地提高集成度的新结构及与其结构相应的新制造方法。
发明内容
本发明的目的为提供一种特征在于将包含反熔丝与二极管或可变电阻与二极管而构成的存储单元进行集成，并为了提高集成度而将存储单元层叠为多层结构的非易失性存储器及其制造方法。
而且，本发明的目的在于提供一种无需增加附加面积也能减小用于连接各存储单元的连接线的阻抗的、存储单元之间的相互连接方式得到改善的结构及其制造方法。
本发明的目的并不局限于以上所记载的目的，未被记载的本发明的其他目的及优点可由下述说明而理解，且根据本发明的实施例而能够更加充分地了解。并且，可容易地知道，本发明的目的及优点可以通过权利要求书所记载的方案及其组合予以实现。
用于解决上述技术问题的根据本发明一个实施例的非易失性存储器，其特征在于，通过在半导体基底上层叠半导体层而形成多层结构的半导体层，并在所述半导体基底与层叠于该半导体基底上的半导体层之间、以及层叠为所述多层结构的半导体层之间形成层间绝缘层，其中，在所述半导体基底上或所述多层结构的各半导体层上形成具有不同台阶的第一台阶单元和第二台阶单元，而所述第一台阶单元和第二台阶单元分别由层叠为导电层(第一电极)-可变电阻(中间层)-金属层(第二电极)-半导体层的结构体、层叠为金属层(第一电极)-可变电阻(中间层)-半导体层(第二电极)的结构体、层叠为导电层(第一电极)-绝缘膜(中间层)-金属层(第二电极)-半导体层的结构体、层叠为金属层(第一电极)-绝缘膜(中间层)-半导体层(第二电极)的结构体中的某一种所构成，且所述第一台阶单元以台阶较高的水平面为基准形成而所述第二台阶单元以台阶较低的水平面为基准形成，从而将存储单元构成为多层结构。
所述中间层成为数据存储场所，并由绝缘膜或可变电阻构成。以下为了说明的简洁性，将所述中间层为绝缘膜的结构称为A型，而中间层为可变电阻的结构称为B型。
优选地，构成所述第一台阶单元和第二台阶单元的半导体层包含低浓度扩散区域和高浓度扩散区域而形成为复层形态。
更为优选地，所述高浓度扩散区域位于所述低浓度扩散区域的下部，并与所述低浓度扩散区域形成为复层，使得能够将固有阻抗小于低浓度扩散区域的高浓度扩散区域使用为字线或位线，以不增加附加性的水平面积而提高运行速度。
最为优选地，所述第一台阶单元以半导体基底表面或半导体层表面为基准而形成单元，而所述第二台阶单元以沟道底面为基准而形成单元。
优选地，所述第一台阶单元与第二台阶单元之间的侧壁上形成侧壁间隔层，从而抑制可能在包含所述第一台阶单元与第二台阶单元之间区域的范围内寄生的晶体管的产生。
根据本发明的一个实施例，其特征在于，第一电极连接于字线而半导体层的低浓度扩散区域或高浓度扩散区域连接于位线，或者，第一电极连接于位线而半导体层的低浓度扩散区域或高浓度扩散区域连接于字线，而从平面上来看，所述第一台阶单元或第二台阶单元形成于字线与位线交叉的区域。
根据本发明实施例的包含多层存储单元的非易失性存储器的制造方法，其特征在于，包括如下步骤：
在半导体基底上形成第一台阶单元和第二台阶单元，即，对应于第二台阶单元所要形成的位置而在半导体基底上朝内部沿一个方向形成沟道；在所述沟道侧壁上形成侧壁间隔层；以自对准方式形成扩散区域；在半导体基底的表面形成第一台阶单元；在所述沟道的底面形成第二台阶单元；形成所述第一台阶单元和第二台阶单元的第一电极；
在形成有所述第一台阶单元和第二台阶单元的半导体基底上形成层间绝缘层；
在所述层间绝缘层上层叠半导体层；
在所述半导体层上形成第一台阶单元和第二台阶单元，即，对应于第二台阶单元所要形成的位置而在半导体层上朝内部沿一个方向形成沟道；在所述沟道侧壁上形成侧壁间隔层；以自对准方式形成扩散区域；在半导体层的表面形成第一台阶单元；在所述沟道的底面形成第二台阶单元；形成所述第一台阶单元和第二台阶单元的第一电极；
其中，所述第一台阶单元和第二台阶单元分别由层叠为导电层(第一电极)-可变电阻(中间层)-金属层(第二电极)-半导体层的结构体、层叠为金属层(第一电极)-可变电阻(中间层)-半导体层(第二电极)的结构体、层叠为导电层(第一电极)-绝缘膜(中间层)-金属层(第二电极)-半导体层的结构体、层叠为金属层(第一电极)-绝缘膜(中间层)-半导体层(第二电极)的结构体中的某一种所构成。
较为优选地，构成所述第一台阶单元和第二台阶单元的半导体层包含低浓度扩散区域和高浓度扩散区域而形成为复层形态。
更为优选地，通过将互补于半导体基底或半导体层中所含掺杂物的掺杂物以高浓度进行掺入而形成高浓度扩散区域之后，在该区域上部进行低浓度掺入而形成低浓度扩散区域，使所述高浓度扩散区域位于所述低浓度扩散区域的下部并与所述低浓度扩散区域形成为复层，以不增加附加性的水平面积而提高运行速度。
最为优选地，在金属层(第二电极)上热生长构成所述第一台阶单元和第二台阶单元的绝缘膜(中间层)时，在将绝缘膜予以热生长之前，事先在金属层(第二电极)上蒸镀多晶硅层(未图示)并形成图案后热生长出绝缘膜(中间层)，以用于应对生长在金属层(第二电极)上的绝缘膜的厚度或特性有异于生长在半导体表面的绝缘膜的情况。
本发明具有如下效果。
本发明在形成各半导体层上的存储单元时，由于在半导体层的低浓度扩散区域下部附加形成半导体层的高浓度扩散区域，因此具有无需增加附加性的平面面积也能减小阻抗而提高运行速度的效果。
本发明由于具有相邻存储单元之间竖直方向上隔离的结构，因此可以减小存储单元之间的间距，其结果，因水平面积相对减小而具有可实现高集成度的效果。
本发明中由于将半导体层层叠为多层，并在各层上形成存储单元，因此相比现有技术下的水平结构具有能够与存储单元层数成比例地显著提高集成度的效果。
附图说明
图1为根据现有技术的反熔丝元件在未编程状态下的剖面图及其等价电路示意图；
图2为根据现有技术的反熔丝元件在被编程状态下的剖面图及其等价电路示意图；
图3为根据现有技术的反熔丝元件在未编程状态下的剖面图及其等价电路示意图；
图4为根据现有技术的反熔丝元件在被编程状态下的剖面图及其等价电路示意图；
图5a为根据本发明一个实施例的多层存储阵列立体图。
图5b为根据本发明另一实施例的多层存储阵列立体图。
图5c是将根据本发明一个实施例的多层存储阵列的剖面用简单的模块表示的图。
图5d为表示在根据本发明一个实施例的多层存储阵列中，将最下层作为半导体基底上包含逻辑电路的层的情形的模块图。
图5e为根据本发明的单层存储阵列布局图。
图6为根据本发明的单层存储阵列A-A′剖面图。
图7为根据本发明的单层存储阵列B-B′剖面图。
图8为根据本发明的单层存储阵列C-C′剖面图。
图9为根据本发明的单层存储阵列电路图。
图10为用于说明根据本发明实施例的存储阵列的编程及读取动作的电路图。
图11为用于向根据本发明的存储阵列传递数据的列解码器一部分及写入电路示意图。
图12为用于表示根据本发明的存储装置中数据得到编程的情形的时序图。
图13为表示根据本发明而用感测放大器读取所存储数据的情形的列解码器及读取电路示意图。
图14为表示根据本发明的存储装置中读取所存储数据的情形的时序图。
图15为根据本发明的存储器整体构成图。
图16为表示为了制造根据本发明的存储阵列而准备半导体基底的情形的剖面图。
图17为表示为了制造根据本发明的存储阵列而予以形成沟道的情形剖面图。
图18为表示为了制造根据本发明的存储阵列而予以形成侧壁间隔层的情形剖面图。
图19a为表示为了制造根据本发明的存储阵列而向高浓度扩散区域注入离子的情形剖面图。
图19b为表示为了制造根据本发明的存储阵列而向低浓度扩散区域注入离子的情形剖面图。
图20为表示为了制造根据本发明的存储阵列而予以形成硅化物的情形剖面图。
图21为表示为了制造根据本发明的存储阵列而予以形成绝缘膜的情形剖面图。
图22a为表示为了制造根据本发明的存储阵列而蒸镀金属的情形剖面图。
图22b为表示为了制造根据本发明的多层存储阵列而蒸镀层间绝缘层的情形剖面图。
图22c为表示为了制造根据本发明的多层存储阵列而在层间绝缘层上予以生长半导体层的情形剖面图。
图23为表示为了制造根据本发明的存储阵列而省去硅化物形成步骤而执行的情形剖面图。
图24为根据现有技术的存储单元剖面图及其等价电路示意图。
图25为根据本发明的存储单元剖面图及其等价电路示意图。
符号说明：
110：VSB供应器              120：控制器
130：输入输出装置
140、240、300、401、402、510、512、550：存储阵列
150：行解码器               160：列解码器
170：写入电路               180：读取电路
190：VPP发生器              316、317：半导体层的低浓度扩散区域
315：半导体基底              325：沟道侧壁间隔层
311、326、327：第二电极331、335：绝缘膜
333：层间绝缘层              336、337：绝缘层
338：可变电阻                346、347：半导体层的高浓度扩散区域
350、355、357、410、412、414、420、422、424、430、432、434、440、442、444：存储单元
366、372：二极管             371、373：阻抗路径
376：电阻元件                386：第一台阶单元
387：第二台阶单元            390、391：第一电极
515：半导体层                710、716：反相器(inverter)
720、726：下拉晶体管         730、736：传输晶体管
740、746、830、836：预充电晶体管742：预充电晶体管的栅极
749：电平位移器              750、756：传输门
810、816：感测放大器         850：VREF发生器
940：层叠有不同于存储阵列的电路的层
具体实施方式
接下来的用于实施本发明的具体内容其实不过是本发明的简单示例，并非试图限制本发明的适用和使用范围。并且，也并没有任何想局限于前已叙述的技术领域、背景技术、发明目的、及下述详细说明中包含的任何理论当中的意图。
以下参照附图详细说明本发明的具体实施方式。
本发明可包括由块状硅晶片或绝缘层上的硅薄膜(熟知的绝缘衬底上的硅，即SOI)构成的半导体衬底。
以下定义为使用为反熔丝的氧化膜内没有阻抗路径的状态下存储为数据“1”而存在阻抗路径的状态下存储为数据“0”而进行说明。也可以定义成与此相反，本发明并非局限于此。
以下，在与写入和读取电路及其动作相关的说明中将位线缩写为BL0、BL1，全局位线缩写为GBL0、GBL1，写入数据输入信号缩写为WD0、WD1，读取数据输出信号缩写为RD0、RD1等二位(bit)数据总线是为了便于说明根据本发明的一实施例。因此本发明并不局限于此。
根据现有技术的存储单元示于图1和图2。所述存储单元由层叠为导电层-绝缘膜-金属层-半导体层的结构体所构成。
图1是将存储单元未被编程状态的剖面图及其等价电路一并图示的图。如图1所示，薄的绝缘膜335层叠于由导体形成的第一电极390与由金属形成的第二电极326之间而构成电容器356。
并且如图1所示，由于金属所形成的第二电极326与掺有低浓度P型或N型掺杂物的扩散区域316的接触而构成肖特基(Schottky)二极管366。
与图1相比，图2是将所述绝缘膜335得到编程的状态予以表示的图。如图2所示，由于绝缘膜335内形成阻抗路径373，从而从绝缘状态变为导通状态。
将根据另一现有技术的存储单元示于图3和图4。所述存储单元由层叠为金属层(第一电极)-绝缘膜(中间层)-半导体层(第二电极)的结构体所构成。
图3是将存储单元未被编程的状态的剖面图及其等价电路一并图示的图。如图3所示，薄的绝缘膜331层叠于由金属形成的第一电极391与由低浓度掺杂的半导体形成的第二电极311之间而构成电学上的电容器378。
图4是将图3的所述绝缘膜331未被编程状态的剖面图及其等价电路一并图示的图。
如图4所示，由于绝缘膜331内形成阻抗路径371，因此由绝缘状态变为导通状态。据此，由于第一电极391与第二电极311为金属与半导体接触的结构，故转换为肖特基(Schottky)二极管372。
在对所述存储单元350进行编程时，在反熔丝之间施加充分的高电压，以在绝缘膜反熔丝内引发击穿(breakdown)而形成阻抗路径。将所述高电压定义为VAF电压而进行说明。以下将所述绝缘膜由氧化膜形成的情形作为一实施例。
优选地，通常是将VCC电压设置为约有5MV/cm左右的电场施加于栅氧化膜，而为了在栅氧化膜中引起栅极击穿(gate breakdown)所需的电场约为20MV/cm左右。
例如，在栅极长度为130nm的工序中，若栅绝缘膜的厚度为2.3nm，则VCC电压优选设置为1.2V左右，而能够引起栅极击穿(gate breakdown)的VAF电压优选设置为5V左右。
因此，当适用上述实施例时，用于编程的VPP电压优选设置为5.3V左右。
根据本发明实施例的多层存储阵列240的立体图如图5a和图5b所示。
如图5a和图5b所示，各层存储阵列140将层间绝缘层333置于中间并沿竖直方向层叠而构成多层结构。
从图5a和图5b所示多层存储阵列的一部分可见，位于下方的单层存储阵列510上层叠着层间绝缘层333，而在所述层间绝缘层333上层叠着单层存储阵列512。
如图5a所示，各存储阵列140中，存储单元形成在各半导体层515上。
从位于下方的存储阵列510可见，沿X方向形成字线而沿Y方向形成位线。在字线与位线交叉的区域形成存储单元386、387。
为有助于理解，将形成有存储单元的部分用虚线绘成的四边形386、387表示。
如图5a所示，用虚线表示的四边形386、387是由层叠为导电层(第一电极)390-绝缘膜(中间层)335-金属层(第二电极)326-半导体层(低浓度扩散区域)316、317的结构体所形成。
另外在中间层为可变电阻的情况下，可构成为由导电层(第一电极)390-可变电阻(中间层)-金属层(第二电极)326-半导体层(低浓度扩散区域)316、317所层叠而成的结构体。
如图5a所示，在所述存储单元中，半导体层的低浓度扩散区域316、317与高浓度扩散区域346、347形成为复层形态。原因在于所述低浓度扩散区域为掺有低浓度掺杂物的区域，其固有阻抗较大，因此若将所述低浓度扩散区域316、317使用为位线便会增加阻抗，不利于高速运行。为了将其改善，通常的方法为附加由专门的接触件(contact)和金属做成的连接线而当成位线使用。然而附加所述连接线将需要额外的垂直及水平空间而导致水平面积增大，因此产生集成度下降的问题。
作为所述问题的另一解决方法，本发明者考虑到高浓度扩散区域346、347的固有阻抗小于低浓度扩散区域316、317，因此在本发明中将存储单元构成为使高浓度扩散区域346、347邻接于所述低浓度扩散区域下面而变成复层形态。如此一来，无需通过附加连接线而额外地增加水平面积也能使位线电阻减小，从而可以制造出有利于高速运行的存储单元。
所述存储单元形成为互不相同的两个种类，台阶较高的成为第一台阶单元386而台阶较低的成为第二台阶单元387。
根据本发明另一实施例的多层存储阵列240的立体图如图5b所示。
图5b与图5a大部分类似而只在构成存储单元的结构体上有所差异。
具体观察其差异，便是图5b中的存储单元构成为由金属层(第一电极)390-绝缘膜(中间层)335-半导体层(低浓度扩散区域，第二电极)316、317层叠而成的结构体。
另外在中间层为可变电阻的情况下，可构成为由金属层(第一电极)390-可变电阻(中间层)-半导体层(低浓度扩散区域，第二电极)316、317层叠而成的结构体。
对图5a和图5b的说明将在后续内容中更为具体。
将根据本发明实施例的多层存储阵列245的剖面用简单的模块表示为图5c和图5d所示。
如图5c所示，根据本发明一实施例的多层存储阵列245形成单层存储阵列140沿竖直方向多重层叠的结构。
图5d中，考虑到多层存储阵列245中位于最下方的层940可以由在半导体衬底上实现其他电路的层而不是存储阵列所构成，用简单的块进行了表示。例如作为一种不是所述存储阵列的其他电路，可以实现用于驱动所述多层存储阵列245的周边电路，由此可以提高集成度的同时谋求高速运行。
对于在图5a所示的多层存储阵列中位于下方的单层存储阵列510的布局图如图5e所示。所述布局图是以图5a中由X方向与Y方向所形成的平面作为基准而绘制的。
图5e为表示单层存储阵列一部分的图，存储单元按行与列排列而形成了行列结构。
本发明构造出包含多个存储单元的多层存储阵列，并提供用于驱动存储阵列的周边电路及工作方法。
如前所述，将字线-位线对于所述存储单元的二极管成为正向连接的方法作为本发明的一实施例。
对于前述的存储单元可以有两种连接字线与位线的方法。即字线-位线对于所述存储单元中已形成或将要形成的二极管沿正向连接的方法和沿逆向连接的方法。
所述存储单元为中间层由绝缘状态变为导通状态则转换为二极管连接的结构，为两个电极分别连接于字线和位线的结构，因此只要在上述连接方法中以所述字线-位线正向连接的方法作为基准对本发明进行详述，则由于字线-位线逆向连接的方法与正向时为互补的关系，因此能够轻易地进行变更。
如图5e所示，沿X方向形成字线(WL0、WL1、WL2)而沿Y方向形成位线(BL0、BL1、BL2、BL3)。在所述字线与位线交叉的区域形成有存储单元410、420、430、440、412、422、432、442、414、424、434、444。
由于根据本发明时相邻两个位线之间具有竖直方向上的间隔，因此从平面上来看没有以往的水平间隔而相邻。由于存储单元之间没有水平间隔而相邻，因此可以提高集成度。
根据本发明的存储阵列140的A-A′剖面图如图6所示。图6是在图5e中沿着字线WL2形成的方向截断而予以图示的剖面图。
这与图5a中以X方向与Z方向所形成的平面为基准并沿着字线WL2形成的方向截断单层存储阵列510而予以图示的剖面图相同。
如图6所示，半导体层515可成为P型或N型，而在本发明的实施例中取P型，并连接于体(body)电极VSB上。
存储单元386、387由具有不同台阶的两种台阶单元386、387所构成。
如图6所示，在半导体层515上有沟道持预定间隔而反复出现于台阶较低的单元387所要形成的位置上，从而可以提供包含不同台阶上的低浓度扩散区域316、317的存储单元。
所述低浓度扩散区域316、317中以低浓度掺有互补于半导体层515的N型掺杂物，并通过与上面的由硅化物或金属层叠而成的第二电极326、327之间的接触结构而构成肖特基(Schottky)二极管。
如图6所示，所述低浓度扩散区域316、317与高浓度扩散区域346、347形成为复层形态。对此已在前面叙述。
如图6所示，在所述第二电极326、327上作为绝缘膜而蒸镀有氧化膜，而在该氧化膜上形成由多晶硅或金属层叠而成的第一电极390。所述第一电极390连接于WL2。
在图6中用虚线另行示出将会成为第一台阶单元386和第二台阶单元387的部分。所述高浓度扩散区域346分别连接于BL0和BL2。而所述高浓度扩散区域347则分别连接于BL1和BL3。
如图5e所示，形成于字线WL2与各位线BL0、BL1、BL2、BL3相互交叉的区域414、424、434、444中的各存储单元如图6的剖面图所示。
图5e所示的WL2与BL0、BL2交叉的区域414、434中，如图6所示，第一台阶单元386包含扩散区域316并以半导体层515的表面为基准而形成。
而且，在图5e所示的WL2与BL1、BL3交叉的区域424、444中，如图6所示，第二台阶单元387包含扩散区域317并以沟道底面为基准而形成。
即，根据本发明一实施例的第一台阶单元386是以半导体层515的表面为基准形成单元，而第二台阶单元387则以沟道底面为基准形成单元。
如图6所示，所述第一台阶单元386是以导电层(第一电极)390-绝缘膜(中间层)335-金属层(第二电极)326-半导体层316、346的结构沿竖直方向层叠的存储单元。
与此相同，如图6所示，所述第二台阶单元387是以导电层390-绝缘膜335-金属层326-半导体层317、347的结构沿竖直方向层叠的存储单元。
在构成所述第一台阶单元和第二台阶单元的半导体层316、317、346、347中，低浓度扩散区域316、317中以低浓度掺有与形成主体的半导体层515互补的掺杂物，而以高浓度掺有类似于低浓度扩散区域316、317的掺杂物的高浓度扩散区域346、347形成于低浓度扩散区域316、317的下方并与低浓度扩散区域形成复层形态。
其原因在于，半导体层的低浓度扩散区域316、317用于与金属层326、327接合而构成肖特基(Schottky)二极管，而低浓度扩散区域316、317因固有阻抗较大而如果使用为字线或位线则运行速度变慢。为了将其改善，若将低浓度扩散区域与下部的高浓度扩散区域346、347形成为复层，则由于高浓度扩散区域的固有阻抗小于低浓度扩散区域的固有阻抗，因此无需额外增加平面面积也能减小低浓度扩散区域的阻抗效应。
具体而言，如图6所示，为了防止处于第一电极390与半导体层515之间的绝缘膜335导致的干扰，并抑制可能在包含第一台阶单元386和第二台阶单元387之间区域的范围内寄生的晶体管的产生，于是在第一台阶单元386与第二台阶单元387之间的侧壁上设置侧壁间隔层325。原因在于所述绝缘膜335处于第一电极390与半导体层515之间而执行编程操作时，有可能生成阻抗路径而导致电流的泄漏。在所述绝缘膜为可变电阻的情况下也可能处在第一电极390与半导体层515之间而引起电流的泄漏。
而且，原因还在于，第一电极390成为栅极、绝缘膜335成为栅氧化膜、扩散区域316、317成为源极区和漏极区，从而起到MOS晶体管的作用。
图7所示为根据本发明一实施例的存储阵列140的B-B′剖面图。
图7为在图5e中沿着位线BL2形成的方向截断而予以图示的剖面图。
这与图5a中以Y方向与Z方向所形成的平面为基准并沿着位线BL2形成的方向截断单层存储阵列510而予以图示的剖面图相同。
如图7所示，作为没有形成沟道的部分，其中只有以半导体层515的表面为基准而形成的第一台阶单元386。在图7中以虚线单独图示出形成所述第一台阶单元386的部分。
如图5e所示的形成于位线BL2与各字线WL0、WL1、WL2交叉的区域430、432、434中的各存储单元图示于图7的剖面图之中。
如图7所示，所述交叉的区域中有第一台阶单元386包含半导体层的低浓度扩散区域316及高浓度扩散区域346并以高于第二台阶单元的台阶(即，半导体层515的表面)为基准而形成。
第二电极326形成于所述第一台阶单元386上，所述第二电极326之间的水平向空间由绝缘层336所填充。
图8所示为根据本发明一实施例的存储阵列140的C-C′剖面图。
图8是在图5e中沿着位线BL3形成的方向截断而予以图示的剖面图。
这与图5a中以Y方向与Z方向所形成的平面为基准并沿着位线BL3形成的方向截断单层存储阵列510而予以图示的剖面图相同。
如图8所示，作为形成有沟道的部分，其中仅存在以沟道底面为基准而形成的第二台阶单元387。在图8中以虚线单独图示出形成所述第二台阶单元387的部分。
如图5e所示的形成于位线BL3与各字线WL0、WL1、WL2交叉的区域440、442、444中的各存储单元的剖面如图8所示。如图8所示，所述交叉的区域中，第二台阶单元387包含半导体层的低浓度扩散区域317及高浓度扩散区域347并以低于第一台阶单元的台阶为基准(即，为使具有低于半导体层515表面的台阶，以沟槽底面为基准)而形成。
第二电极327形成于所述第二台阶单元387上，所述第二电极327之间的水平向空间由绝缘层337所填充。
将根据本发明一实施例的所述存储阵列140用电路表示便如图9所示。在此，为有助于理解，用任意的具有包含反熔丝与二极管的含义的符号表示出存储单元。
如前所述，在字线与位线交叉的区域形成存储单元350。
如图9所示，存储阵列140是由多个存储单元350按行列结构排列而集成。
如图9所示，所述存储单元的位线连接于别的存储单元的位线，并且排成列而构成位线总线BL0、BL1、BL2…。
所述位线总线得到列解码器(column decoder)的选取而连接于全局位线总线GBL0、GBL1、GBL2…，从而与读取电路及写入电路交换数据。
如图9所示，所述存储单元各自的字线与别的存储单元的字线连接，并且排成行而构成字线总线WL0、WL1、WL2、WL3、WL4…。所述字线连接于行解码器(row decoder)的输出端子上而得到行解码器的选取。
所述存储单元350的衬底为P型或N型半导体层，该衬底被所述存储单元350与别的存储单元350共用，并一同连接于体电极VSB上。
在根据本发明一实施例的存储阵列140中，通过对构成由字线和位线选取的存储单元的反熔丝进行编程而存储数据。在由行解码器(row decoder)所选取的字线内，根据由列解码器(column decoder)所选取的位线的电学状态而进行编程。
若根据基于本发明的一实施例，则定义为存储阵列中作为存储单元350中的氧化膜的反熔丝内没有阻抗路径的状态下存储数据“1”，而存在阻抗路径时存储数据“0”。
因此，在初期均为存储有数据“1”的状态。为了存储数据“0”则需要在所选取的作为存储单元350的氧化膜的反熔丝内形成阻抗路径。相反地，为了存储数据“1”，则即便被字线和位线选取也不能使对应的存储单元350的氧化膜反熔丝内形成阻抗路径。即，需要防止编程。为此，使所选取的位线被施以VPP电压或处于浮置状态(floating state)。
根据基于本发明的一实施例，优选地，在进行编程工作时，如果字线得到选取则在被选取的字线上施加VPP电压，而其余未被选取的字线则在预充电(pre-charge)为0V电压的状态下转换为浮置状态。
如图10所示，以在存储阵列550中执行编程工作作为一实施例进行说明。
图10为表示图9在已被编程状态下的等价电路的图，其中假定存储单元构成为反熔丝与二极管的串联结构。因此在反熔丝为绝缘状态时图示为电容器、导通状态时图示为电阻。
如图10所示，将字线WL1和位线BL0、BL1被选取的情形作为一实施例，为有助于理解而用粗线进行图示。
将被所述WL1与BL0选取的存储单元412中存储数据“0”而被WL1与BL1选取的存储单元422中存储数据“1”的情形作为示例。
在编程工作中未被选取的字线成为事先被预充电(pre-charge)为0V电压的浮置状态，但WL1则被选取而从0V电压上升至VPP电压。并且VSB成为0V电压或浮置状态(floating state)。
为了避免存储单元的二极管被施以正向电压，使未被选取的位线BL2、BL3…成为VPP电压或浮置状态(floating state)。
在此，由于要实现通过BL0存储数据“0”而通过BL1存储数据“1”，因此为了存储数据“0”要对BL0施以0V电压，而为了存储数据“1”要使BL1被施以VPP电压或成为浮置状态(floating state)。
所选取的字线WL1被施以VPP电压而BL0被施以0V电压。如图10所示，由WL1与BL0所选取的存储单元412的两端被施加VPP电压，从而使存储单元的二极管成为导通状态。
因此，存储单元412的第二电极326成为二极管的阀值电压，例如可以是0.2V至0.3V电压。
结果在所述存储单元412的第一电极390与第二电极326之间会被施加VPP电压减去二极管阀值电压后的高电压，而按照前面与VPP电压相关而详述的示例，VPP电压为5.3V左右，故相当于施加上5V左右的VAF电压。
因此，在处于中间的作为反熔丝的氧化膜内引起击穿(breakdown)而形成阻抗路径。即，已编程为数据“0”。
相反地，由于被WL1与BL1选取的存储单元422为无论WL1如何BL1均处于浮置状态(floating state)，因此即使所述存储单元422的二极管成为导通状态，所述存储单元422的第二电极327仍将与BL1类似地成为浮置状态(floatingstate)。
因此，即使在所述存储单元422中连接于第一电极390的WL1被施以VPP电压，也并不是在第一电极390与第二电极327之间施加了高电压，位于其间的作为反熔丝的氧化膜内不会引起击穿(breakdown)，故不会产生阻抗路径。即，编程得到防止。换言之，由于将维持初始存储状态，所以存储数据“1”。
被选取的所述位线BL0、BL1包含列解码器(column decoder)和写入电路，从而成为输入编程工作所需数据的途径。图11中示出列解码器(columndecoder)的一部分及写入电路。
如图11所示，以在列解码器160中通过由列解码选取并控制的传输门(transmission gate)750、756选取了位线中的BL0、BL1及全局位线中的GBL0、GBL1的情况作为本发明的一实施例。
因此，作为列解码器160中选取的传输门750、756的通道成为导通状态的条件，在图11中简要图示传输门750、756的栅极被施以VCC电压和0V电压。所述列解码器160中具有用于将所述BL0、BL1预充电(pre-charge)为VPP电压的晶体管740、746，并接收位线编程控制信号(WPB：write per bit)而得到控制。
所述GBL0、GBL1为根据写入电路的控制及数据而成为0V电压或浮置状态(floating state)。如图11所示，作为写入数据输入信号的WD0、WD1经过反相器(inverter)710、716并通过下拉(pull-down)晶体管720、726及传输(pass)晶体管730、736而使GBL0、GBL1达到用于编程的0V电压或用于防止编程的浮置状态(floating state)。
如果联系对所述存储阵列进行编程的一实施例进行说明，便是通过BL0存储数据“0”而通过BL1存储数据“1”。
因此，WD0作为数据输入信号成为逻辑电平“0”而WD1作为数据输入信号成为逻辑电平“1”。
依照本发明时由于存在有必要防止所述BL0或BL1编程的情形，因此优选地，使浮置状态(floating state)在VPP电压下转换。
因此，所述GBL0、GBL1要被预充电(pre-charge)为VPP电压，故在编程模式下的写入周期内于字线WL1被选取之前使WPB成为逻辑电平“0”。
与此相关而在图12中图示出写入周期时序图570。由于所述WD0为逻辑电平“0”，因此经过反相器710而使下拉(pull-down)晶体管720的漏极770成为0V电压，而由于所述WD1为逻辑电平“1”，因此经过反相器716而使下拉(pull-down)晶体管726的漏极776成为浮置状态(floatingstate)。
接着，如图12所示，由于WPB变成逻辑电平“1”，故在图11中经由电平位移器749而使位线预充电晶体管740、746的栅极742成为VPP电压以令BL0、BL1预充电(pre-charge)完毕。
接着，便是WE变成逻辑电平“1”。由此使传输(pass)晶体管730、736的通道成为导通状态，从而使GBL0、BL0成为0V电压而GBL1、BL1成为浮置状态(floating state)。
如图12所示，如果WL1得到选取而被施以VPP电压而BL0被施以0V电压，则存储单元412的二极管成为导通状态。
由此，存储单元412的第二电极326成为0.2V～0.3V的二极管阀值电压而使第一电极390与第二电极326之间的作为反熔丝的氧化膜被施以高电压，从而引起击穿(breakdown)而形成阻抗路径。即，已得到编程，存储为数据“0”。并且，即使存储单元422的二极管连接于BL1而可以互通电荷，也由于处在浮置状态(floating state)，故不会在第一电极390与第二电极327之间的氧化膜反熔丝内引起击穿(breakdown)，于是编程得到防止而存储为数据“1”。
接着，如图12所示，WL1成为VCC电压，接着WE成为逻辑电平“0”而WPB成为逻辑电平“0”，于是经过电平位移器749而使位线预充电晶体管740、746成为导通状态以令BL0、BL1重新被预充电(pre-charge)为VPP电压。由此结束写入周期的动作。
可通过在写入周期的动作过后执行读取周期的动作而检验编程的成功与否。可通过反复执行写入及读取而完善程序，并可以通过规定重复次数而处理故障。
读取存储于存储单元中的数据的方法由判别有无阻抗路径的原理实现。即，如果被字线选取的存储单元的存储状态传递至所选取的位线，则通过能够感测并放大位线电学状态的感测放大器(sense amplifier)而转换成数字数据。
如图10所示，以在存储阵列550中执行读取动作作为一实施例进行说明。
而且，例如假定存储单元412的第一电极390与第二电极326之间的氧化膜反熔丝内由于形成阻抗路径而存储有数据“0”，而存储单元422的第一电极390与第二电极327之间的氧化膜反熔丝内由于没有形成阻抗路径而存储有数据“1”。
为有助于理解，将存储有数据“0”的情形图示为如图10所示的用阻抗路径373表示的等价电路。
如图10所示，存储有数据“0”的存储单元412的第一电极390与第二电极326之间连接有以电阻元件图示的阻抗路径373。这将成为后述的读取动作中判别所存储的数据为“0”的依据。
如图10所示，WL1、BL0、BL1被选取。
并且，根据基于本发明的一实施例，未被选取的位线BL2、BL3…被施以VCC电压或成为事先预充电(pre-charge)为0V电压的浮置状态。
而且，根据基于本发明的一实施例，VSB和未被选取的字线WL0、WL2、WL3…被施以0V电压。
根据本发明，要在所述WL1被选取而成为VCC电压之前事先将BL0、BL1预充电(pre-charge)为0V电压。如果所述WL1被选取则成为VCC电压，则WL1通过连接于BL0的二极管和阻抗路径373而成为导通状态。因此BL0成为相比于施加在WL1上的VCC电压减少二极管阀值电压后的电压。
并且，如果所述WL1成为VCC电压，则由于连接于BL1的二极管与存储单元422的第二电极327串联，于是可以耦合上升而成为导通状态。
即便如此，虽然BL1与存储单元422的第二电极327之间互通电荷，但由于BL1的寄生电容(capacitance)的电阻相比第二电极327过大，因此几乎没有电压变化而成为与事先被预充电(pre-charge)为浮置状态(floating state)的0V电压类似的电压。
根据本发明一实施例的图13为用于读取存储于存储单元中的数据的电路图。
根据本发明的一实施例，如图13所示，位线BL0、BL1为通过列解码器160连接于GBL0、GBL1，并通过列解码而得到选取。
如图13所示，所述列解码器160是与写入电路170共同使用的电路，而不是另行增加的电路，只是为了有助于理解有关读取电路的内容而予以图示的。
作为根据本发明的全局位线预充电电路，具有用于将所述GBL0、GBL1预充电(pre-charge)为0V电压的晶体管830、836，并具有用于将所述BL0、BL1的电学状态传递给GBL0、GBL1而读取所存储数据的感测放大器810、816。
如图13所示，在根据本发明的一个实施例中所述感测放大器810、816是在SAE变成逻辑电平“1”时，进行工作而将作为基准电压的VREF与输入信号GBL0、GBL1的电压之间的电压差放大之后进行闩锁(latch)而输出到输出端子RD0、RD1。
作为关于所述感测放大器810、816的电路，闩锁(latch)型感测放大器可能是优选的。对于所述感测放大器已经公知，在此并不详细说明。
在图13中的所存储的数据为“0”的情况下，所述感测放大器810、816的输入信号GBL0、GBL1由0V电压变成“VCC-Vd(二极管阀值电压)”的电压值，而在所存储的数据为“1”的情况下，维持0V电压而几乎没有变化。
因此，所述VREF可以取“VCC-Vd(二极管阀值电压)”电压值的一半，然而为了高速运行，也可以取更小的值。
在根据本发明一个实施例的图13中，以VREF为0.2V电压的情况为例进行说明。所述VREF由VREF发生器850提供。
如果SAE成为逻辑电平“1”，则在感测放大器的工作下，当GBL0＞0.2V时变成GBL0＞VREF而使RD0成为逻辑电平“0”，而当GBL0＜0.2V时RD0成为逻辑电平“1”。
关于读取动作，在图14中示出读取周期时序图。在WL1被选取而变成逻辑电平“1”之前PRE变成逻辑电平“1”，从而通过预充电(pre-charge)晶体管830、836使GBL0、GBL1被预充电(pre-charge)为0V电压。
WL1得到选取而被施以VCC电压，而BL0的电压状态为已被预充电(pre-charge)为0V电压的浮置状态(floating state)。
在连接于WL1与BL0的存储单元412中，由于形成于反熔丝内的阻抗路径373与二极管为串联结构，且所述二极管被施以正向电压，故产生电流而使BL0的电压上升。
结果在WL1被选取的时间内BL0及GBL0上升至减去二极管阀值电压的值即“VCC-Vd(二极管阀值电压)”电压值。在本发明的实施例中假定所述GBL0上升至0.5V电压。
如果WL1得到选取而被施以VCC电压，则连接于WL1与BL1的存储单元422处于没有阻抗路径的状态，因此在反熔丝充电完毕后便不会产生电流。
虽然所述存储单元422的第二电极327可通过二极管与BL1之间互通电荷，但由于BL1的寄生电容(capacitance)的电阻相比第二电极过大，因此BL1和GBL1的电压并无较大变化而成为类似于0V电压的电压。
如图14所示，如果SAE成为逻辑电平“1”，则通过感测放大器810使GBL0成为0.5V电压，其大于0.2V的VREF电压，从而将RD0闩锁成逻辑电平“0”而输出，同时通过感测放大器816使GBL1成为0V电压，其小于0.2V的VREF电压，从而将RD1闩锁成逻辑电平“1”而输出。
接着，WL1成为0V电压而SAE成为逻辑电平“0”，同时感测放大器810、816的动作结束。如图14所示，随着PRE成为逻辑电平“1”而GBL0、GBL1重新被预充电(pre-charge)为0V电压，读取周期的动作也将结束。
根据本发明的一个实施例的存储装置的整体构成如图15所示。简单观察其构成。
具有前述的多层存储阵列240，并具有用于生成存储阵列240中所需的VSB的VSB供应器110。
并且，具有VPP发生器190，从而生成VPP并供应给行解码器150和列解码器160。
并且，具有在所述多层存储阵列240中选取字线的行解码器150和选取位线的列解码器160。
如图15所示，所述行解码器150及列解码器160是从输入输出装置130得到地址总线并在控制器120的控制下对地址进行解码。
由于所述行解码器150需要用于编程动作的VPP电压，所以从VPP发生器190得到VPP电压供应。所述列解码器160包含为了防止编程而事先将位线预充电(pre-charge)为VPP电压而置于浮置状态(floating state)的预充电电路。
具有数据写入动作所需的写入电路170，写入电路170从输入输出装置130得到数据总线供应后在控制器120的控制下传递给全局位线总线GBL(GBL0、GBL1、GBL2…)。
如图15所示，具有数据读取动作所需的读取电路180。所存储的数据被传递至全局位线总线GBL(GBL0、GBL1、GBL2…)，并凭借感测放大器感测并放大GBL的电学状态并转换为数字信号而传递给输入输出装置130。
所述输入输出装置130成为外部与内部之间的接口(interface)，所述控制器120接收从输入输出装置130得到供应的写入及读取动作所需的命令后，将其命令详细地解释而控制相关电路。
可在根据本发明一个实施例的所述存储装置的构成下加以变形而实施，并不局限于一次性可编程(OTP：one-time programmable)存储装置，而也可以在动态随机存储器(DRAM)或静态随机存储器(SRAM)等各种半导体存储装置中使用的冗余修复电路(redundancy repair)中包含熔丝(fuse)而代以实施。
根据本发明一个实施例的多层结构非易失性存储器的制造方法包括如下步骤：在半导体基底上形成第一台阶单元和第二台阶单元，即，对应于第二台阶单元所要形成的位置而在半导体基底上朝内部沿一个方向形成沟道；在所述沟道侧壁上形成侧壁间隔层；以自对准方式形成扩散区域；在半导体基底的表面形成第一台阶单元；在所述沟道的底面形成第二台阶单元；形成所述第一台阶单元和第二台阶单元的第一电极；
在形成有所述第一台阶单元和第二台阶单元的半导体基底上形成层间绝缘层；在所述层间绝缘层上层叠半导体层；
在所述半导体层上形成第一台阶单元和第二台阶单元，即，对应于第二台阶单元所要形成的位置而在半导体层上朝内部沿一个方向形成沟道；在所述沟道侧壁上形成侧壁间隔层；以自对准方式形成扩散区域；在半导体层的表面形成第一台阶单元；在所述沟道的底面形成第二台阶单元；形成所述第一台阶单元和第二台阶单元的第一电极。
具体而言，如图16所示，首先从准备半导体基底315开始。
以图1所示的结构为例详述本发明的一个实施例。之所以将图1所示结构作为示例，是为了包含图3所示结构而对制造方法进行说明。
所述半导体基底315通常被掺杂为P型或N型，只是在本发明的一个实施例中是以掺杂为P型为例进行说明。
准备好所述半导体基底315后，接着便是如图17所示形成用于形成第二台阶单元387的沟道。为了在相邻沟道之间形成第一台阶单元386，所述沟道呈现以第一台阶单元386的宽度作为间隔反复出现而排成列的形态。所述沟道的底面成为第二台阶单元387所形成的场所。由于第一台阶单元的扩散区域316、346与相邻第二台阶单元的扩散区域317、347之间的隔离需要充分，因此所述沟道的深度优选为扩散区域深度的两倍以上。
接着，如图18所示，在沟道侧壁形成侧壁间隔层325。
接着，如图19a所示，N型掺杂物以高浓度掺入半导体基底315表面的内部深处及沟道底面的内部深处而形成高浓度扩散区域346、347。
由于所述高浓度扩散区域346、347为通过自对准形成，所以是在存储阵列上不加区分第一台阶单元386和第二台阶单元387而按照箭头指向进行离子注入而形成的，且是为了与后述的低浓度扩散区域形成复层形态而预先准备的。
接着，如图19b所示，N型半导体以低浓度掺入半导体基底315表面的内部浅处及沟道底面的内部浅处而形成低浓度扩散区域316、317。所述低浓度扩散区域与后述的第二电极之间构成肖特基(Schottky)二极管结构体。并且如图19b所示，所述低浓度扩散区域316、317与高浓度扩散区域346、347形成复层形态。
由于所述低浓度扩散区域316、317为通过自对准形成，所以是在存储阵列上不加区分第一台阶单元386和第二台阶单元387而按照箭头指向进行离子注入而形成的。之所以能够这样自对准，是因为沟道结构和沟道的侧壁间隔层325起到掩模的作用。
图19b所示的向半导体基底315的表面内部形成的低浓度扩散区域316将成为图6及图7所示的用于形成第一台阶单元386的半导体层。
并且，在沟道底面向内部形成的低浓度扩散区域317将成为图6及图8所示的用于形成第二台阶单元387的半导体层。
接着，如图20所示，将硅化物或金属作为薄氧化膜335的第二电极326、327而层叠于扩散区域316、317上。
将所述硅化物或金属蒸镀于扩散区域316、317之后，利用光刻与蚀刻形成图案。在已形成图案的第二电极326、327之间蒸镀绝缘层(未图示)而进行填充并进行平坦化。
所述第二电极326、327与扩散区域316、317之间形成如图1所示结构的肖特基(Schottky)二极管。采用图3所示结构时则不需要所述硅化物或金属，代而由扩散区域316、317成为氧化膜335第二电极。
接着，如图21所示，蒸镀或热生长而形成薄氧化膜335。为了降低用于编程的VPP电压，要使所述氧化膜的厚度较薄，然而为了简化制造工序，使该厚度近于薄氧化膜晶体管的栅氧化膜厚度可能是优选的。
在由金属或硅化物所成的第二电极上热生长出薄氧化膜335的情况下，由于所生长的氧化膜的厚度或特性可能有异于生长在半导体表面上的氧化膜，因此可以在热生长出氧化膜335之前，事先蒸镀多晶硅层(未图示)并形成图案之后热生长出氧化膜335。
接着，如图22a所示，将硅化物或金属或多晶硅作为薄氧化膜335的第一电极390而形成于薄氧化膜335上。这是在所述薄氧化膜335上蒸镀硅化物或金属或多晶硅后利用光刻和蚀刻形成图案而得到的。
所述第一电极390将根据连接方式而成为连接于字线或位线的导体。
接着，如图22b所示，通过蒸镀而形成层间绝缘层333。这是因为多层存储阵列要在存储阵列的层间进行电性隔离，所以在阵列层间层叠绝缘层是优选的。
图22b为表示为了制造根据本发明的多层存储阵列而蒸镀层间绝缘层的情形的剖面图。
图22c为表示为了制造根据本发明的多层存储阵列而在层间绝缘层上生长半导体层的情形的剖面图。
公知的所述半导体层515形成方法有，在层间绝缘层333上形成非晶硅层或多晶硅层，并利用固相外延生长法将所述非晶硅层或多晶硅层转变为单晶硅层，从而形成所述半导体层515，而其中也可以在利用热处理的固相外延生长法之外通过激光照射而转变为单晶硅层。
由于转变为所述单晶硅层的半导体层的材质与前述半导体基底相同而均为单晶硅，同时所起的作用也相同，所以与所述半导体层替代半导体基底的情形相同。因此，可通过在所述半导体层上重复图16至图22b所示的步骤而层叠附加性的单层存储阵列。因此，省略对重复步骤的说明。
通过重复所述步骤而制造所需的多层存储阵列，而连接于各层存储阵列的字线、位线、体电极等可通过公知的金属配线工序而与电路相应地完成配置。
根据本发明另一实施例的图23是在图20中去掉作为第二电极层叠的硅化物或金属的形成步骤而进行的情形下的剖面图。因此在图23中第二电极改成扩散区域316、317。
在图23中，为了使薄氧化膜335成为导通状态时能与第二电极326、327构成肖特基(Schottky)二极管，第一电极390要由多晶硅之外的硅化物或金属层叠而成。
图24中图示出根据现有技术的存储单元。所述存储单元由层叠为导电层(第一电极)390-可变电阻(中间层)338-金属层(第二电极)316-半导体层的结构体所构成。图24为所述存储单元中位于第一电极390与第二电极326之间的中间层由可变电阻338构成的情形，表示了B型存储单元，并将剖面图的等价电路一并图示。
如图24所示，可变电阻338层叠于由导电层形成的第一电极390与由金属形成的第二电极326之间而成为可变电阻元件379。
并且，如图24所示，由于由金属形成的第二电极326与掺入低浓度P型或N型掺杂物的扩散区域316的接触而构成肖特基(Schottky)二极管366。
图25中图示出根据本发明的存储单元。所述存储单元由层叠为金属层(第一电极)391-可变电阻(中间层)338-半导体层(第二电极)311的结构体所构成。图25为所述存储单元中位于第一电极391与第二电极311之间的中间层由可变电阻338构成的情形，表示了B型存储单元，并将剖面图的等价电路一并图示。
如图25所示，可变电阻338层叠于由金属形成的第一电极391与由低浓度掺杂的半导体形成的第二电极311之间。
即，在电学上成为包含可变电阻元件的肖特基(Schottky)二极管。如图25所示，可将可变电阻元件379与肖特基二极管366串联的结构作为等价电路用于表示该情形。
包含所述B型存储单元的存储阵列与包含所述A型存储单元的存储阵列类似。因此制造B型存储阵列的方法也与制造A型存储阵列的方法类似。即，在前述存储阵列制造方法中，在形成第一台阶单元和第二台阶单元时，作为中间层将绝缘膜代替为预定厚度的可变电阻而层叠。
其余的制造方法没有差异，可参考前述的存储阵列制造方法，在此为了说明的简洁性而省略重复说明。
并且，在包含所述A型或B型存储单元的非易失性存储器及其工作方法上，所述A型与B型也类似。与B型不同，A型中成为存储场所的中间层(即绝缘膜)不能像可变电阻一样从低阻态变成高阻态。其余类似。因此前述的有关存储装置的电路及工作的一个实施例作为A型可轻易地变更为B型的一个实施例，故为了说明的简洁性而省略重复说明。
例如，前述的编程电压VPP作为引起阻抗路径的电压，在绝缘膜内可引起绝缘膜的阻抗由高阻态变成低阻态。
与此类似，在可变电阻的情况下是由设置电压(set voltage)使可变电阻的阻抗由高阻态变成低阻态。
因此，所述编程电压VPP可被调整为用于可变电阻的设置电压(set voltage)，并通过与所述A型类似的方法进行编程。
并且，所述编程电压VPP可被调整为用于可变电阻的复位电压(reset voltage)，并可将可变电阻的阻抗由低阻态变成高阻态，即回到编程之前的状态。
读取所存储数据的原理仍然是通过判定绝缘膜或可变电阻的阻抗大小，故有关B型的读取动作或电路与前述的类似。
所述可变电阻为阻变物质、相变物质、或者此外通过实现稳定的两种电阻状态而具备存储特性的物质。
所述阻变物质可以是例如钙钛矿(perowvskite)、过渡金属氧化物、硫系化合物等多种物质。所述阻变物质为电阻因一定电压而变化为低阻抗状态或高阻抗状态的物质，可由TiO2、NiO、HfO2、Al2O3、ZrO2、ZnO、Ta2O5、Nb2O5之类的二元过渡金属氧化物和SrTiO3、HfAlO、HfSiO、HfTiO之类的三元过渡金属氧化物中的任意一个或这些的组合所形成。并且，阻变物质可由掺入Cu的SiO2、掺入Ag的SiO2、掺入Cu的Ge-Se-Te化合物、掺入Ag的Ge-Se-Te化合物、CuOX系阻变物质中的任意一个或这些的组合所形成。
所述相变物质为相态(phase)因预定电流而转移为结晶态或非晶态的物质，其利用硫系化合物。相态(phase)转移的硫系化合物可由Ge、Te、Sb、In、Se及Sn组合而成的二元化合物、三元化合物、四元化合物、以及在这些当中添加Bi的物质所形成。优选地，相变物质可由Ge2Sb2Te5或掺入氮、氧、SiO2、Bi2O3的Ge2Sb2Te5中的某一个或这些的组合所形成。
虽然在前述的对发明的详细说明中已揭示至少一种实施例，然而要知道还有许多可行的实施例。要认识到所述一些实施例仅为示例而并非试图局限本发明的范围、应用或构成。

Claims (10)

1.一种非易失性存储器，其特征在于，通过在半导体基底上层叠半导体层而形成多层结构的半导体层，并在所述半导体基底与层叠于该半导体基底上的半导体层之间、以及层叠为所述多层结构的半导体层之间形成层间绝缘层，其中，在所述半导体基底上或所述多层结构的各半导体层上形成具有不同台阶的第一台阶单元和第二台阶单元，而所述第一台阶单元和第二台阶单元分别由层叠为导电层(第一电极)-可变电阻(中间层)-金属层(第二电极)-半导体层的结构体、层叠为金属层(第一电极)-可变电阻(中间层)-半导体层(第二电极)的结构体、层叠为导电层(第一电极)-绝缘膜(中间层)-金属层(第二电极)-半导体层的结构体、层叠为金属层(第一电极)-绝缘膜(中间层)-半导体层(第二电极)的结构体中的某一种所构成，且所述第一台阶单元以台阶较高的水平面为基准形成而所述第二台阶单元以台阶较低水平面为基准形成，从而将存储单元构成为多层结构。
2.如权利要求1所述的非易失性存储器，其特征在于，构成所述第一台阶单元和第二台阶单元的半导体层包含低浓度扩散区域和高浓度扩散区域而形成为复层形态。
3.如权利要求2所述的非易失性存储器，其特征在于，所述高浓度扩散区域位于所述低浓度扩散区域的下部，并与所述低浓度扩散区域形成为复层，使得能够将固有阻抗小于低浓度扩散区域的高浓度扩散区域使用为字线或位线，从而不增加附加性的水平面积而提高运行速度。
4.如权利要求1所述的非易失性存储器，其特征在于，所述第一台阶单元以半导体基底表面或半导体层表面为基准而形成单元，而所述第二台阶单元以沟道底面为基准而形成单元。
5.如权利要求1所述的非易失性存储器，其特征在于，所述第一台阶单元与第二台阶单元之间的侧壁上形成侧壁间隔层，从而抑制可能在包含所述第一台阶单元与第二台阶单元之间区域的范围内寄生的晶体管的产生。
6.如权利要求2或3所述的非易失性存储器，其特征在于，第一电极连接于字线而半导体层的低浓度扩散区域或高浓度扩散区域连接于位线，或者，第一电极连接于位线而半导体层的低浓度扩散区域或高浓度扩散区域连接于字线，而从平面上来看，所述第一台阶单元或第二台阶单元形成于字线与位线交叉的区域。
7.一种非易失性存储器的制造方法，其特征在于，包括如下步骤：
在半导体基底上形成第一台阶单元和第二台阶单元，该步骤包括如下步骤：对应于第二台阶单元所要形成的位置而在半导体基底上朝内部沿一个方向形成沟道；在所述沟道侧壁上形成侧壁间隔层；以自对准方式形成扩散区域；在半导体基底的表面形成第一台阶单元；在所述沟道的底面形成第二台阶单元；形成所述第一台阶单元和第二台阶单元的第一电极；
在形成有所述第一台阶单元和第二台阶单元的半导体基底上形成层间绝缘层；
在所述层间绝缘层上层叠半导体层；
在所述半导体层上形成第一台阶单元和第二台阶单元，该步骤包括如下步骤：对应于第二台阶单元所要形成的位置而在半导体层上朝内部沿一个方向形成沟道；在所述沟道侧壁上形成侧壁间隔层；以自对准方式形成扩散区域；在半导体层的表面形成第一台阶单元；在所述沟道的底面形成第二台阶单元；形成所述第一台阶单元和第二台阶单元的第一电极；
其中，所述第一台阶单元和第二台阶单元分别由层叠为导电层(第一电极)-可变电阻(中间层)-金属层(第二电极)-半导体层的结构体、层叠为金属层(第一电极)-可变电阻(中间层)-半导体层(第二电极)的结构体、层叠为导电层(第一电极)-绝缘膜(中间层)-金属层(第二电极)-半导体层的结构体、层叠为金属层(第一电极)-绝缘膜(中间层)-半导体层(第二电极)的结构体中的某一种所构成。
8.如权利要求7所述的非易失性存储器的制造方法，其特征在于，构成所述第一台阶单元和第二台阶单元的半导体层包含低浓度扩散区域和高浓度扩散区域而形成为复层形态。
9.如权利要求7或8所述的非易失性存储器的制造方法，其特征在于，通过将互补于半导体基底或半导体层中所含掺杂物的掺杂物以高浓度进行掺入而形成高浓度扩散区域之后，在该区域上部进行低浓度掺入而形成低浓度扩散区域，使所述高浓度扩散区域位于所述低浓度扩散区域的下部并与所述低浓度扩散区域形成为复层，从而不增加附加性的水平面积而提高运行速度。
10.如权利要求7所述的非易失性存储器的制造方法，其特征在于，在金属层(第二电极)上热生长构成所述第一台阶单元和第二台阶单元的绝缘膜(中间层)时，在将绝缘膜予以热生长之前，事先在金属层(第二电极)上蒸镀多晶硅层并形成图案后热生长出绝缘膜(中间层)，以用于应对生长在第二电极上的绝缘膜的厚度或特性有异于生长在半导体表面的绝缘膜的情况。
CN201310080069.5A 2012-03-13 2013-03-13 包含多层存储单元的非易失性存储器及其制造方法 Expired - Fee Related CN103311248B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120025607A KR101144443B1 (ko) 2012-03-13 2012-03-13 다층 메모리 셀들을 포함하는 비휘발성 메모리 및 그 제조방법
KR10-2012-0025607 2012-03-13

Publications (2)

Publication Number Publication Date
CN103311248A true CN103311248A (zh) 2013-09-18
CN103311248B CN103311248B (zh) 2016-08-17

Family

ID=46271826

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310080069.5A Expired - Fee Related CN103311248B (zh) 2012-03-13 2013-03-13 包含多层存储单元的非易失性存储器及其制造方法

Country Status (3)

Country Link
US (1) US20130240823A1 (zh)
KR (1) KR101144443B1 (zh)
CN (1) CN103311248B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105788632A (zh) * 2016-02-26 2016-07-20 宁波时代全芯科技有限公司 记忆体结构与记忆体电路
CN108053854A (zh) * 2017-12-07 2018-05-18 睿力集成电路有限公司 动态随机存储单元、动态随机存储器及存储方法
CN108122577A (zh) * 2016-11-28 2018-06-05 东芝存储器株式会社 半导体存储器装置
CN111834362A (zh) * 2019-04-15 2020-10-27 台湾积体电路制造股份有限公司 集成电路和制造集成电路的方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150090472A (ko) 2014-01-29 2015-08-06 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
US9917090B1 (en) 2016-08-22 2018-03-13 International Business Machines Corporation Vertical antifuse structures
US10276555B2 (en) * 2016-10-01 2019-04-30 Samsung Electronics Co., Ltd. Method and system for providing a magnetic cell usable in spin transfer torque applications and including a switchable shunting layer
KR102591098B1 (ko) * 2018-03-29 2023-10-17 연세대학교 산학협력단 강유전성 구조체를 이용한 비휘발성 메모리 소자
KR20200092759A (ko) * 2019-01-25 2020-08-04 삼성전자주식회사 가변 저항 메모리 장치
US20210399013A1 (en) * 2020-06-18 2021-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1691339A (zh) * 1998-11-16 2005-11-02 矩阵半导体公司 垂直叠式现场可编程非易失存储器和制造方法
KR100766501B1 (ko) * 2006-10-23 2007-10-15 삼성전자주식회사 다층의 비휘발성 기억 장치 및 그 제조 방법
CN101114654A (zh) * 2006-07-28 2008-01-30 三星电子株式会社 非易失性存储装置及其操作和制造方法
CN101246889A (zh) * 2007-02-12 2008-08-20 三星电子株式会社 非易失性存储器晶体管、堆叠式存储装置及其制造方法
CN101262005A (zh) * 2008-04-11 2008-09-10 中国科学院上海微系统与信息技术研究所 使用肖特基二极管为选通管的相变存储单元及制备方法
US20110297911A1 (en) * 2010-06-02 2011-12-08 Hitachi, Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7885100B2 (en) * 2008-03-12 2011-02-08 Hynix Semiconductor Inc. Phase change random access memory and layout method of the same
US8598646B2 (en) * 2011-01-13 2013-12-03 Spansion Llc Non-volatile FINFET memory array and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1691339A (zh) * 1998-11-16 2005-11-02 矩阵半导体公司 垂直叠式现场可编程非易失存储器和制造方法
CN101114654A (zh) * 2006-07-28 2008-01-30 三星电子株式会社 非易失性存储装置及其操作和制造方法
KR100766501B1 (ko) * 2006-10-23 2007-10-15 삼성전자주식회사 다층의 비휘발성 기억 장치 및 그 제조 방법
CN101246889A (zh) * 2007-02-12 2008-08-20 三星电子株式会社 非易失性存储器晶体管、堆叠式存储装置及其制造方法
CN101262005A (zh) * 2008-04-11 2008-09-10 中国科学院上海微系统与信息技术研究所 使用肖特基二极管为选通管的相变存储单元及制备方法
US20110297911A1 (en) * 2010-06-02 2011-12-08 Hitachi, Ltd. Semiconductor device and method for manufacturing the same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105788632A (zh) * 2016-02-26 2016-07-20 宁波时代全芯科技有限公司 记忆体结构与记忆体电路
CN105788632B (zh) * 2016-02-26 2019-04-02 江苏时代全芯存储科技有限公司 记忆体电路
CN108122577A (zh) * 2016-11-28 2018-06-05 东芝存储器株式会社 半导体存储器装置
CN108122577B (zh) * 2016-11-28 2021-08-10 东芝存储器株式会社 半导体存储器装置
CN108053854A (zh) * 2017-12-07 2018-05-18 睿力集成电路有限公司 动态随机存储单元、动态随机存储器及存储方法
CN108053854B (zh) * 2017-12-07 2023-08-25 长鑫存储技术有限公司 动态随机存储单元、动态随机存储器及存储方法
CN111834362A (zh) * 2019-04-15 2020-10-27 台湾积体电路制造股份有限公司 集成电路和制造集成电路的方法
CN111834362B (zh) * 2019-04-15 2024-05-14 台湾积体电路制造股份有限公司 集成电路和制造集成电路的方法

Also Published As

Publication number Publication date
US20130240823A1 (en) 2013-09-19
CN103311248B (zh) 2016-08-17
KR101144443B1 (ko) 2012-05-10

Similar Documents

Publication Publication Date Title
CN103022042B (zh) 高度集成的可编程非易失性存储器及其制造方法
CN103296026B (zh) 非易失性存储器及其制造方法
CN103311248A (zh) 包含多层存储单元的非易失性存储器及其制造方法
US7459716B2 (en) Resistance change memory device
KR101127720B1 (ko) 불휘발성 반도체 기억 장치
US10784311B2 (en) Three-dimensional semiconductor memory devices
US7459715B2 (en) Resistance change memory device
US9136468B2 (en) Nonvolatile semiconductor memory device
US7729158B2 (en) Resistance change memory device
US8304755B2 (en) Three-dimensional semiconductor structure
KR101077737B1 (ko) 불휘발성 반도체 기억 장치, 불휘발성 반도체 기억 장치의 제조 방법 및 스크리닝 방법
US8674332B2 (en) RRAM device with an embedded selector structure and methods of making same
US9627441B2 (en) Resistive switching memory
KR101141835B1 (ko) 불휘발성 반도체 기억 장치의 제조 방법
US20160005882A1 (en) Nonvolatile memory device including programmable memory cell and method of fabricating the same
US10541273B2 (en) Vertical thin film transistors with isolation
KR102022419B1 (ko) 가변 저항 메모리 장치 및 그 동작 방법
KR101127251B1 (ko) 고집적 비휘발성 메모리 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160817

Termination date: 20190313