KR101077737B1 - 불휘발성 반도체 기억 장치, 불휘발성 반도체 기억 장치의 제조 방법 및 스크리닝 방법 - Google Patents

불휘발성 반도체 기억 장치, 불휘발성 반도체 기억 장치의 제조 방법 및 스크리닝 방법 Download PDF

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Abstract

메모리 셀은, 가변 저항 막과, 가변 저항 막의 한 면에 한 면이 접하는 제1 도전막과, 가변 저항 막의 다른 면에 한 면이 접하는 제2 도전막을 포함한다. 제1 도전막 또는 제2 도전막에 흐르는 전류의 방향에 직교하는 방향으로의 제1 도전막 또는 제2 도전막의 폭은 상기 가변 저항 막에 흐르는 전류의 방향에 직교하는 방향으로의 상기 가변 저항 막의 폭보다 작다. 제1 도전막 및 제2 도전막에 흐르는 전류의 방향에 직교하는 방향으로의 제1 도전막 및 제2 도전막의 폭은 상기 제1 배선 및 상기 제2 배선에 흐르는 전류의 방향에 직교하는 방향으로의 상기 제1 배선 및 상기 제2 배선의 폭보다 작다.

Description

불휘발성 반도체 기억 장치, 불휘발성 반도체 기억 장치의 제조 방법 및 스크리닝 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE, METHOD OF MANUFACTURING THE SAME, AND METHOD OF SCREENING THE SAME}
본 출원은 2009년 3월 23일 출원된 일본 특허 출원 제2009-70371호에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은 불휘발성 반도체 기억 장치에 관한 것으로, 보다 상세하게는 가변 저항 소자를 구비해 가변 저항 소자의 저항치의 변화에 의해 데이터를 기억하는 메모리 셀을 배열해서 구성되는 반도체 기억 장치에 관한 것이다. 또한, 본 발명은 이러한 불휘발성 반도체 기억 장치의 제조 방법 및 스크리닝 방법에 관한 것이다.
최근, 반도체 장치의 집적도가 높아지는 것에 수반하여, 반도체 장치를 구성하는 트랜지스터 등의 회로 패턴은 점점 미세화되고 있다. 이 패턴의 미세화에는 단순히 선 폭이 가늘어질뿐만 아니라, 패턴의 치수 정밀도나 위치 정밀도의 향상도 요구된다. 이러한 경향은 반도체 기억 장치에도 적용된다.
종래 알려져 있고, 판매되고 있는 DRAM, SRAM, 플래시 메모리 등의 반도체 기억 장치 각각은 MOSFET를 메모리 셀로서 사용한다. 이로 인해, 패턴의 미세화 에 수반하여, 미세화의 비율을 상회하는 비율에서의 치수 정밀도의 향상이 요구된다. 이로 인해, 이들의 패턴을 형성하는 리소그래피 기술에도 큰 부담이 되고 있어, 제품 비용의 상승 요인이 된다.
최근, 이러한 MOSFET를 메모리 셀로서 사용하는 이러한 종류의 반도체 기억 장치의 후계 후보로서, 저항 변화 메모리가 주목받고 있다(예를 들어, 일본 특허 공보(PCT 출원의 번역문) 제2005-522045호 참조). 여기서, 저항 변화 메모리에는 전이 금속 산화물을 기록층으로 사용하고 그 저항치 상태를 불휘발성으로 기억하는 협의의 저항 RAM(ReRAM) 및, 칼코게나이드 등을 기록층으로서 사용해서 결정질 상태(도체)와 비정질 상태(절연체)의 저항치 정보를 이용하는 상변화 RAM(PCRAM)도 포함된다.
이러한 저항 변화 메모리에서는 교차하는 비트선과 워드선의 교점에 메모리 셀을 형성하는 크로스 포인트형 셀 구조를 채용할 수 있고, 따라서 종래의 메모리 셀에 비해 미세화가 용이해서, 또한 세로 방향으로 적층 구조를 실행할 수 있으므로, 메모리 셀의 집적도의 향상이 용이한 이점이 있다.
저항 변화 메모리의 가변 저항 소자에는 2 종류의 구조가 알려져 있다. 한 종류는 인가 전압의 극성을 전환하는 것에 의해 고저항 상태와 저저항 상태를 설정하는 것으로, 이것은 바이폴라형으로 공지되어 있다. 다른 종류는 인가 전압의 극성을 전환하지 않고 전압치와 전압 인가 시간을 제어함으로써 고저항 상태와 저저항 상태의 설정을 가능하게 하는 것으로, 이것은 유니폴라형으로 공지되어 있다.
메모리 셀에 대한 데이터의 기입은 가변 저항 소자에 소정의 전압을 단시간 인가함으로써 행하여 진다. 이에 의해, 가변 저항 소자가 고저항 상태로부터 저저항 상태로 변화한다. 이하, 이 가변 저항 소자를 고저항 상태로부터 저저항 상태로 변화시키는 동작을 세트 동작이라고 한다.
한편, 메모리 셀(MC)에서 데이터의 소거는 세트 동작후의 저저항 상태의 가변 저항 소자에 세트 동작시보다도 낮은 소정의 전압을 장시간 인가함으로써 행하여 진다. 이에 의해, 가변 저항 소자는 저저항 상태로부터 고저항 상태로 변화한다. 이하, 이 가변 저항 소자를 저저항 상태로부터 고저항 상태로 변화시키는 동작을 리셋 동작이라고 한다. 메모리 셀은 예를 들어 고저항 상태를 안정 상태(리셋 상태)로 갖고, 이진 데이터 기억 소자인 경우 리셋 상태를 저저항 상태로 변화시키는 세트 동작에 의해 데이터의 기입을 행한다.
이러한 저항 변화 메모리에서 메모리 셀의 미세화의 진전에 수반하여, 메모리 셀을 구성하는 가변 저항 소자나 다이오드에 단락 등의 결함이 발생하는 확률이 높아진다. 그 이유는 다양하다. 하나의 이유는 가변 저항 소자 및 다이오드의 측벽이 에칭으로부터 손상을 받고, 따라서 리크 전류가 커지기 때문이다. 이런 식으로 결함 메모리 셀이 발생한 경우, 그 결함 메모리 셀과 동일한 비트선 또는 워드선에 접속된 메모리 셀 상에 마찬가지로 판독 및 기입을 행할 수 없어서, 메모리의 수율을 악화시킨다.
본 발명의 제1 형태에 따르면, 불휘발성 반도체 기억 장치는 제1 배선과 제2 배선 사이에 배치되고 가변 저항 소자와 정류 소자를 직렬 접속하여 구성되는 메모리 셀을 포함하는 메모리 셀 어레이를 포함하고, 상기 메모리 셀은 상기 가변 저항 소자로서 기능하도록 구성된 가변 저항 막과, 상기 가변 저항 막의 한 면에 한 면이 접하는 제1 도전막과, 상기 가변 저항 막의 다른 면에 한 면이 접하는 제2 도전막과, 상기 제2 도전막의 다른 면에 한 면이 접하며, 상기 정류 소자로서 기능하도록 구성된 정류 소자 층을 포함하고, 상기 제1 도전막 또는 상기 제2 도전막에 흐르는 전류의 방향에 직교하는 방향으로의 상기 제1 도전막 또는 상기 제2 도전막의 폭은 상기 가변 저항 막에 흐르는 전류의 방향에 직교하는 방향으로의 상기 가변 저항 막의 폭보다 작고, 상기 제1 도전막 및 상기 제2 도전막에 흐르는 전류의 방향에 직교하는 방향으로의 상기 제1 도전막 및 상기 제2 도전막의 폭은 상기 제1 배선 및 상기 제2 배선에 흐르는 전류의 방향에 직교하는 방향으로의 상기 제1 배선 및 상기 제2 배선의 폭보다 작다.
본 발명의 제2 형태에 따르면, 제1 배선과 제2 배선 사이에 배치되고 가변 저항 소자와 정류 소자를 직렬 접속하여 구성된 메모리 셀을 포함하는 불휘발성 반도체 기억 장치의 제조 방법은, 정류 소자로서 기능하도록 구성된 정류 소자층, 제1 도전막, 가변 저항 소자로서 기능하도록 구성된 가변 저항 막 및 제2 도전막을 순차 적층시키는 단계와, 상기 정류 소자층, 상기 제1 도전막, 상기 가변 저항 막 및 상기 제2 도전막을 패터닝하고, 상기 제1 도전막의 측면 및 상기 제2 도전막의 측면을 리세스(recess)시키는 단계를 포함하고, 상기 제1 도전막 및 상기 제2 도전막에 흐르는 전류의 방향에 직교하는 방향으로의 상기 제1 도전막 및 상기 제2 도전막의 폭은 상기 가변 저항 막에 흐르는 전류의 방향에 직교하는 방향으로의 가변 저항 막의 폭보다 작게 형성되고, 상기 제1 도전막 및 상기 제2 도전막에 흐르는 전류의 방향에 직교하는 방향으로의 상기 제1 도전막 및 상기 제2 도전막의 폭은 상기 제1 배선 및 상기 제2 배선에 흐르는 전류의 방향에 직교하는 방향으로의 상기 제1 배선 및 상기 제2 배선의 폭보다 작게 형성된다.
본 발명의 제3 태양에 따르면, 불휘발성 반도체 기억 장치의 스크리닝 방법은, 상기 불휘발성 반도체 기억 장치는 제1 배선과 제2 배선 사이에 배치된 메모리 셀을 구비하고, 상기 메모리 셀은 가변 저항 소자로서 기능하도록 구성된 가변 저항 막과, 상기 가변 저항 막의 한 면에 한 면이 접하는 제1 도전막과, 상기 가변 저항 막의 다른 면에 한 면이 접하는 제2 도전막과, 상기 제2 도전막의 다른 면에 한 면이 접하며, 정류 소자로서 기능하도록 구성된 정류 소자층을 포함하고, 선택된 메모리 셀이 접속된 상기 제1 배선과 상기 제2 배선 사이에 소정의 판독 전압을 인가하여 선택된 메모리 셀이 결함 메모리 셀인지 여부를 판정하는 단계와, 상기 결함 메모리 셀이 접속된 상기 제1 배선과 상기 제2 배선 사이에 데이터 기입에 사용되는 기입 전압보다 큰 파괴 전압을 인가함으로써 상기 결함 메모리 셀에 포함되는 상기 제1 도전막 또는 상기 제2 도전막을 용단(fusing)하는 단계를 포함한다.
본 발명에 의하면, 결함 메모리 셀이 파괴되어, 전류가 흐르지 않는 상태가 된 경우에도 동일한 비트선 및 워드선에 접속된 메모리 셀에 정상적으로 기입 동작 및 판독 동작을 행할 수 있어서, 메모리의 수율을 향상시킬 수 있는 효과를 제공한다.
도 1은 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치의 블록도.
도 2는 메모리 셀 어레이(1)의 일부의 사시도.
도 3은 도 2의 I-I'선을 따라 절단해서 화살표 방향으로 본 1개의 메모리 셀의 단면도.
도 4는 가변 저항 소자(VR)의 예를 나타내는 도면.
도 5는 가변 저항 소자(VR)의 예를 나타내는 도면.
도 6은 메모리 셀 어레이의 다른 구성예를 나타낸 도면.
도 7은 메모리 셀 어레이의 다른 구성예를 나타낸 도면.
도 8은 메모리 셀 어레이(1) 및 그 주변 회로의 회로도.
도 9는 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 공정을 나타내는 공정도.
도 10은 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 공정을 나타내는 공정도.
도 11은 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 공정을 나타내는 공정도.
도 12는 본 실시 형태의 불휘발성 반도체 기억 장치의 스크리닝 방법을 설명하는 흐름도.
다음에, 본 발명의 실시 형태를, 도면을 참조하여 상세하게 설명한다.
[전체 구성]
도 1은 본 발명의 실시 형태에 관한 불휘발성 메모리의 블록도다.
이 불휘발성 메모리는 후술하는 ReRAM(가변 저항 소자)을 사용한 메모리 셀을 매트릭스 형상으로 배치한 메모리 셀 어레이(1)를 포함한다.
비트선(BL) 방향으로 메모리 셀 어레이(1)에 인접한 위치에는 칼럼 제어 회로(2)가 구비된다. 이는 메모리 셀 어레이(1)의 비트선(BL)을 제어하고, 메모리 셀의 데이터 소거, 메모리 셀로의 데이터 기입 및 메모리 셀에서의 데이터 판독을 행한다. 또한, 워드선(WL) 방향으로 메모리 셀 어레이(1)에 인접한 위치에는 로우 제어 회로(3)가 구비된다. 이는 메모리 셀 어레이(1)의 워드선(WL)을 선택하고, 메모리 셀의 데이터 소거, 메모리 셀로의 데이터 기입 및 메모리 셀에서의 데이터 판독에 필요한 전압을 인가한다.
데이터 I/O 버퍼(4)는 도시되지 않은 외부의 호스트에 I/O선을 통해서 접속되어, 기입 데이터의 수신, 소거 명령의 수신, 판독 데이터의 출력, 어드레스 데이터 및 코맨드 데이터의 수신을 행한다. 데이터 I/O 버퍼(4)는 수신한 기입 데이터를 칼럼 제어 회로(2)에 보내고, 칼럼 제어 회로(2)로부터 판독한 데이터를 수신해서 외부에 출력한다. 외부로부터 데이터 I/O 버퍼(4)에 공급된 어드레스는 어드레스 레지스터(5)를 통해서 칼럼 제어 회로(2) 및 로우 제어 회로(3)에 보내진다.
호스트로부터 데이터 I/O 버퍼(4)에 공급된 코맨드는 코맨드 인터페이스(6)에 보내진다. 이 코맨드 인터페이스(6)는 호스트로부터의 외부 제어 신호를 받고, 데이터 I/O 버퍼(4)에 입력된 데이터가 기입 데이터인지 코맨드인지 또는 어드레스인지를 판단한다. 만약 이것이 코맨드이면, 코맨드 인터페이스(6)는 이를 수신 코맨드 신호로서 상태 머신(7)에 전송한다.
상태 머신(7)은 이 불휘발성 메모리 전체의 관리를 행하는 것으로, 호스트로부터 코맨드를 수신하여 판독, 기입, 소거하고, 데이터 I/O 관리를 행한다. 또한, 외부의 호스트는 상태 머신(7)이 관리하는 상태 정보를 수신하고, 동작 결과를 판단하는 것도 가능하다. 또한, 이 상태 정보는 기입 및 소거의 제어에도 이용된다.
상태 머신(7)은 펄스 발생기(9)를 제어한다. 이 제어에 의해, 펄스 발생기(9)는 임의의 타이밍에 임의의 전압의 펄스를 제공하게 한다.
여기서 형성된 펄스는 칼럼 제어 회로(2) 및 로우 제어 회로(3)에 의해 선택된 임의의 배선에 전송될 수 있다. 메모리 셀 어레이(1) 이외의 주변 회로 소자는 배선층에 형성된 메모리 어레이(1)의 바로 아래의 Si 기판에 형성 가능하다. 따라서, 이 불휘발성 메모리의 칩 면적은 거의 메모리 셀 어레이(1)의 면적과 같게 형성될 수 있다.
[메모리 셀 어레이 및 그 주변 회로]
도 2는 메모리 셀 어레이(1)의 일부의 사시도이다. 도 3은 도 2의 I-I'선을 따라 절단해서 화살표 방향으로 본 한 개의 메모리 셀의 단면도이다. 제1 배선층(10)으로서 워드선(WL)(WLO 내지 WL2)이 평행하게 배치되고, 이 워드선과 교차해서 제2 배선층(30)으로서 비트선(BL)(BLO 내지 BL2)이 평행하게 배치된다. 워드선과 비트선 사이의 교차부에 메모리 셀(MC)이 끼워져서 배치된다. 제1 및 제2 배선층은 예를 들어 텅스텐(W), 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi) 등의 우수한 내열성 및 저 저항 재료로 형성되는 것이 바람직하다.
[메모리 셀(MC)]
메모리 셀(MC)은 도 3에 도시된 바와 같이, 가변 저항 소자(VR)와 다이오드(DI)의 직렬 접속 회로를 포함한다. 가변 저항 소자(VR)는 전압의 인가에 의한 전류, 열, 화학 에너지를 통해서 저항치를 변화시킬 수 있는 재료로 형성된다. 가변 저항 소자(VR) 상하에 전극(전극층)(EL1, EL2)이 배치된다. 전극(EL1, EL2)은 다이오드(DI)를 구성하는 재료와 동일한 재료에 의해 형성된다. 예를 들어, 다이오드(DI)가 실리콘으로 형성되어 있을 경우에는 전극(EL1, EL2)도 불순물(인, 붕소 등)이 도핑된 실리콘층으로 형성된다. 이하에서는 전극(EL1)이 n형 반도체, 전극(EL2)이 p형 반도체라고 가정해서 설명을 행한다. 그러나, 전극(EL1, EL2) 양쪽 모두 p형 반도체일 수도 있고, 또는 전극(EL1, EL2) 양쪽 모두 n형 반도체일 수도 있다. 반대로, 전극(EL2)이 n형 반도체일 수도 있고, 전극(EL1)이 p형 반도체일 수도 있다.
또한, 다이오드(DI)가 금속을 포함하는 쇼트키 다이오드(Schottky diode)이면, 전극(EL1, EL2)도 그 금속으로 구성될 수 있다. 전극(EL3)의 재료는 전극(EL1, EL2)의 재료와 유사한 재료가 선택될 수 있거나, 다른 재료가 선택될 수 있다. 또한, 이와 같은 실리콘층이나 상기 금속층에 더하여 배향성을 균일하게 하는 금속막의 삽입도 가능하다. 또한, 별도의 버퍼층, 배리어 금속층, 접착층 등을 삽입하는 것도 가능하다. 버퍼층, 배리어 금속층, 접착층 등은 상기의 실리콘층 또는 금속층과 가변 저항 소자(VR) 사이에 형성될 수 있거나, 상기 실리콘층 또는 금속층과 워드선(WLi)의 사이에 형성될 수 있고, 또한, 상기의 실리콘층 또는 금속층과 다이오드(DI) 사이에 형성될 수도 있다.
또한, 이 전극(EL1, EL2)의 폭(W1)(메모리 셀에 흐르는 전류의 방향과 거의 직교하는 방향의 폭)은 가변 저항 소자(VR)의 폭(W2)보다도 작다. 일례로서, 폭(W1)은 폭(W2)의 약 0.7배 정도의 크기로 설정된다. 가변 저항 소자(VR)의 형성 중에 측벽 부분에 에칭에 의한 상당한 손상을 받는다. 이 측벽 부분의 손상이 단락 결함을 야기하고, 메모리 셀(MC)이 결함 메모리 셀이 되는 원인이 된다. 미세화가 진전되면, 이러한 측벽 부분의 손상 비율이 증가하고, 이러한 손상 부분의 영향이 커진다. 즉, 측벽 부분의 손상은 결함 메모리 셀이 제조되는 원인이 될 가능성을 높아지게 한다.
그러나, 본 실시 형태에서는 전극(EL1, EL2)의 폭(W1)이 가변 저항 소자(VR)의 폭(W2)보다도 작으므로, 이러한 측벽의 손상 부분에는 셀 전류가 흐르지 않도록 구성할 수 있다. 따라서, 다양한 메모리 셀(MC)의 대부분은 가변 저항 소자(VR)의 측벽으로의 손상에 의한 영향을 받지 않고, 정상인 메모리 셀로서 기능할 수 있다. 또한, 임의의 메모리 셀이 결함 메모리 셀이 되어버렸을 경우여도, 후술하는 스크리닝 방법에 의해 전극(EL1, EL2)을 용단함으로써 결함 메모리 셀을 파괴할 수 있고, 이에 따라 결함 메모리 셀과 동일한 비트선 또는 워드선에 접속된 정상인 메모리 셀을 구제할 수 있다. 전극(EL1, EL2)은 얇게 제조되기 때문에, 기입시의 전압보다도 약간 클수록 전압에 의해 용이하게 용단될 수 있다.
폭(W2)이 설계 사양을 따라 45nm로 설정된다고 했을 경우, 가공 편차 등을 고려하여 폭(W1)을 약 폭 14nm 정도까지 얇게 할 수 있다.
또한, 전극(EL1, EL2)의 폭(W1)은 워드선(WLi)(i=0 내지 2) 및 비트선(BLi)의 폭(각 배선에 전류가 흐르는 방향과 직교하는 방향의 폭)과 비교해서 작게 된다. 이에 의해, 과전류에 의해 전극(EL1, EL2)보다도 먼저 워드선(WLi) 및 비트선(BLi)이 파단되는 것이 방지된다.
[가변 저항 소자(VR)]
가변 저항 소자(VR)는 전이 원소의 양이온을 함유하는 복합 화합물을 포함하고 양이온의 이동에 의해 저항치를 변화시키는 것(ReRAM)을 포함할 수 있다.
도 4 및 도 5는 이 가변 저항 소자(VR)의 예를 나타내는 도면이다. 도 4에 나타내는 가변 저항 소자(VR)는 전극(EL1, EL2) 사이에 배치된 기록층(12)을 포함한다. 기록층(12)은 적어도 2 종류의 양이온 원소를 갖는 복합 화합물로 구성된다. 양이온 원소의 적어도 1 종류는 전자가 불완전하게 충족되는 d 궤도를 갖는 전이 원소이고 인접하는 양이온 원소간의 최단 거리는 0.32nm 이하이다. 구체적으로는 화학식 AxMyXz(A와 M은 서로 다른 원소)로 나타내고, 예를 들어 스피넬 구조(AM204), 일메나이트 구조(AMO3), 델라포사이트 구조(AMO2), LiMoN2 구조(AMN2), 울프라마이트 구조(AMO4), 올리빈 구조(A2MO4), 홀란다이트 구조(AxMO2), 람스델라이트 구조(AxMO2) 및 페로부스카이트 구조(AMO3) 등의 결정 구조를 갖는 재료에 의해 구성될 수도 있다.
도 4의 예에서는 A가 Zn, M이 Mn 및 X가 O이며, ZnMn204를 사용한다. 그 외, NiO, TiO2, SrZrO3, Pr0.7Ca0.3MnO3 등의 재료 중 하나로부터 형성된 박막에 의해 가변 저항 소자(VR)를 구성할 수도 있다.
도 4에서, 기록층(12) 내의 작은 흰색 동그라미는 확산 이온(Zn), 큰 흰색 동그라미는 음이온(O), 작은 검정색 동그라미는 전이 원소 이온(Mn)을 나타낸다. 기록층(12)의 초기 상태는 고저항 상태이다. 전극(EL1)을 고정 전위, 전극(EL2)에 부의 전압을 인가하면, 기록층(12) 중의 확산 이온의 일부가 전극(EL2)을 향해 이동하여 기록층(12) 내의 확산 이온을 음이온에 비해 상대적으로 감소시킨다.
전극(EL2)측에 이동한 확산 이온은 전극(EL2)으로부터 전자를 받고, 금속으로 석출되어, 금속층(14)을 형성한다. 기록층(12)의 내부에서는 음이온이 과잉이 되고, 결과적으로 기록층(12) 내의 전이 원소 이온의 가수를 상승시킨다. 이에 의해, 기록층(12)은 캐리어의 주입에 의해 전자 전도성을 갖게 되어서 세트 동작이 완료한다. 데이터 판독에 관해서는 기록층(12)을 구성하는 재료가 저항 변화를 일으키지 않는 정도의 미소한 전류치를 흘리면 좋다. 프로그램 상태(저저항 상태)를 초기 상태(고저항 상태)로 리셋하기 위해서는 기록층(12)에 큰 전류를 충분한 시간동안 흘려서 주울(Joule) 가열하여, 기록층(12)의 산화 환원 반응을 촉진하면 좋다. 세트 시와는 역방향인 전계를 인가함으로써도 리셋 동작이 가능하다.
도 5의 예는 전극(EL1, EL2)에 의해 끼워져 있는 기록층(15)이 제1 화합물층(15a)과 제2 화합물층(15b)의 2층으로 형성된다. 제1 화합물층(15a)은 전극(EL1)에 근접한 측에 배치되고 화학식 AxM1yX1z에 의해 표기된다. 제2 화합물층(15b)은 전극(EL2)에 근접한 측에 배치되고 제1 화합물층(15a)의 양이온 원소를 수용할 수 있는 공극 사이트를 갖는다.
도 5의 예에서는 제1 화합물층(15a)에서 A가 Mg, M1이 Mn 및 X1이 O이다. 제2 화합물층(15b)에는 전이 원소 이온으로서 검정색 동그라미로 나타내는 Ti가 포함된다. 제1 화합물층(15a)에서, 작은 흰색 동그라미는 확산 이온(Mg), 큰 흰색 동그라미는 음이온(O), 이중원은 전이 원소 이온(Mn)을 나타낸다. 제1 화합물층(15a)과 제2 화합물층(15b)은 2층 이상의 복수층으로 적층될 수 있다.
제1 화합물층(15a)이 양극측으로 기능하고, 제2 화합물층(15b)이 음극측으로 기능하도록 전극(EL1, EL2)에 전위를 부여하고, 기록층(15)에 전위 구배를 발생시킨다. 이 경우, 제1 화합물층(15a) 내의 확산 이온의 일부가 결정을 통해 이동하고, 음극측의 제2 화합물층(15b) 내에 진입한다. 제2 화합물층(15b)의 결정은 확산 이온을 수용할 수 있는 공극 사이트를 포함한다. 따라서, 제1 화합물층(15a)으로부터 이동해 온 확산 이온은 이 공극 사이트에 들어가게 된다. 이로 인해, 제1 화합물층(15a) 내의 전이 원소 이온의 가수는 상승하는 반면, 제2 화합물층(15b) 내의 전이 원소 이온의 가수는 감소한다.
초기 상태에서, 제1 및 제2 화합물층(15a, 15b)이 고저항 상태로 될 수 있다. 이 경우, 제1 화합물층(15a) 내의 확산 이온의 일부가 제2 화합물층(15b) 내에 이동함으로써, 제1 및 제2 화합물의 결정 내의 전도 캐리어가 발생하고, 따라서 양자 모두 전기 전도성을 갖게 된다. 프로그램 상태(저저항 상태)를 소거 상태(고저항 상태)로 리셋하기 위해서는 이전의 예와 마찬가지로, 기록층(15)에 큰 전류를 충분한 시간 흘려서 주울 가열하고, 기록층(15)의 산화 환원 반응을 촉진하면 좋다. 또한, 세트 시와는 역방향인 전계를 인가함으로써도 리셋은 가능하다.
[메모리 셀 어레이의 변형예]
도 6에 도시된 바와 같이, 상술한 메모리 구조를 복수 적층한 3차원 구조를 형성할 수도 있다. 도 7은 도 6의 II-II' 단면을 도시하는 단면도이다. 도시된 예는 셀 어레이층(MAO 내지 MA3)을 가진 4층 구조의 메모리 셀 어레이에 관한 것이다. 워드선(WLOj)은 상하의 메모리 셀(MCO, MC1)에 의해 공유된다. 비트선(BL1i)은 그 상하의 메모리 셀(MC1, MC2)에 의해 공유된다. 워드선(WL1j)은 상하의 메모리 셀(MC2, MC3)에 의해 공유된다.
이와 같은 배선/셀/배선/셀의 반복 대신에, 배선/셀/배선/층간 절연막/배선/셀/배선과 같이, 셀 어레이 층간에 층간 절연막을 개재시켜도 좋다. 메모리 셀 어레이(1)는 몇 개의 메모리 셀 군의 MATs로 분할될 수 있다. 전술한 칼럼 제어 회로(2) 및 로우 제어 회로(3)는 MAT마다, 섹터마다, 또는 셀 어레이층 MA마다 구비될 수 있고, 또는 이들에 의해 공유될 수 있다. 이와 달리, 면적을 줄이기 위해 복수의 비트선(BL)에 의해 공유되는 것도 가능하다.
도 8은 메모리 셀 어레이(1) 및 그 주변 회로의 회로도이다. 여기에서는 설명을 간단하게 하기 위해서, 메모리가 1층 구조라고 가정하에 설명한다. 도 8에 서, 메모리 셀(MC)을 구성하는 다이오드는 워드선(WL)에 접속된 애노드 및 가변 저항 소자(VR)를 통해서 비트선(BL)에 접속된 캐소드를 갖는다. 각 비트선(BL)의 일단부는 칼럼 제어 회로(2)의 일부인 선택 회로(2a)에 접속된다. 각 워드선(WL)의 일단부는 로우 제어 회로(3)의 일부인 선택 회로(3a)에 접속된다.
선택 회로(2a)는 각 비트선(BL)마다 구비되고 게이트 및 드레인이 공통 접속된 선택 PMOS 트랜지스터(QPO) 및 선택 NMOS 트랜지스터(QNO)를 포함한다. 선택 PMOS 트랜지스터(QPO)의 소스는 고전위 전원(Vcc)에 접속 된다. 선택 NMOS 트랜지스터(QNO)의 소스는 기입 펄스를 인가하고 데이터 판독 시에 검출 전류를 공급하는데 사용되는 비트선측 드라이브 감지선(BDS)에 접속된다. 트랜지스터(QPO, QNO)의 공통 드레인은 비트선(BL)에 접속되고, 공통 게이트에는 각 비트선(BL)을 선택하기 위한 비트선 선택 신호(BSi)가 공급된다.
선택 회로(3a)는 각 워드선(WL)마다 제공되고 게이트 및 드레인이 공통 접속된 선택 PMOS 트랜지스터(QP1) 및 선택 NMOS 트랜지스터(QN1)를 포함한다. 선택 PMOS 트랜지스터(QP1)의 소스는 기입 펄스를 인가하고 데이터 판독 시에 검출 전류를 공급하는데 사용되는 워드선측 드라이브 감지선(WDS)에 접속된다. 선택 NMOS 트랜지스터(QN1)의 소스는 저전위 전원(Vss)에 접속된다. 트랜지스터(QP1, QN1)의 공통 드레인은 워드선(WL)에 접속되고, 공통 게이트에는 각 워드선(WL)을 선택하기 위한 워드선 선택 신호(/WSi)가 공급된다.
이상은 메모리 셀이 개별로 선택되는데도 적합한 예이다. 반대로, 워드선(WL1)에 접속된 복수의 메모리 셀(MC)의 데이터를 일괄로 판독할 경우에는 각 비트선(BLO 내지 BL2)에 대하여 개별로 감지 증폭기가 배치되고, 비트선(BLO 내지 BL2)은 선택 회로(2a)를 통해 개별로 감지 증폭기에 접속된다. 또한, 메모리 셀 어레이(1)는 도 7에 나타낸 회로에 대해 다이오드(Di)의 극성을 반대로 하고 비트선(BL)으로부터 워드선(WL)에 전류가 흐르도록 메모리 셀 어레이(1)를 구성할 수 있다.
[제조 방법]
다음에, 도 9 내지 도 11을 참조하여, 본 발명의 실시 형태에 관계되는 불휘발성 기억 장치의 제조 방법을 설명한다. 도 9 내지 도 11은 도 2의 I-I' 방향과 직교하는 방향을 따르는 단면도로 이 방법을 설명한다.
우선, 도 9에 도시된 바와 같이, 두께 720μm의 실리콘 기판(101)의 한 면에, 각종 CMOS 회로 등을 포함하는 CMOS 회로층(102)을 형성한다. 이 CMOS 회로층(102) 상에 순차적으로 절연막(103), 복합막(104), 질화티타늄 막(105), n+형 반도체 영역(106), n-형 반도체 영역(107), p+형 반도체 영역(108), n형 실리콘 막(109), 저항 변화 재료막(110), P형 실리콘막(111) 및 절연막(112)을 형성한다. n 형 실리콘막(109), p형 실리콘막(111)이 전술한 전극(EL1, EL2)을 형성한다.
CMOS 회로층(102)은 통상의 CMOS 프로세스를 사용해서 형성된다. CMOS 회로층(102)은 도시하지 않은 주변 회로 등에 포함되는 MOSFET 및 이들 주변 회로 등에 각종 전압이나 신호를 공급하기 위한 다층 배선을 포함하고, 또한, CMOS 회로층(102)은 메모리 셀 어레이에 접속하기 위한 배선 부분 등을 포함한다.
절연막(103)은 이 CMOS 회로층(102) 상에 TEOS를 주원료로 한 CVD법을 실행해서 실리콘 산화막(SiO2)을 막 두께 약 300nm 정도 퇴적시킴으로써 형성된다.
복합막(104)은 절연막(103) 상에 형성되는 막 두께 10nm의 질화티타늄(TiN)의 층과 막 두께 50nm의 텅스텐(W)의 층의 적층 구조로 구성되고, 스퍼터링법에 의해 형성된다. 이 복합막(104)은 상술한 비트선(BL)을 형성한다.
질화티타늄 막(105)은 복합막(104) 상에 막 두께 10nm의 질화티타늄(TiN) 막을 스퍼터링법에 의해 성막하는 것에 의해 형성된다. 이 질화티타늄 막(105)은 다이오드(DI)에 포함된 n+형층(D3)에 불필요한 불순물의 확산을 억제하는 배리어 금속으로서 기능한다.
n+형 반도체 영역(106)은 질화티타늄 막(105) 상에 막 두께 10nm의 비정질 실리콘을 성막한 후, 이 생성된 막에 가속 전압 1keV로 비소(As) 이온 주입을 행함으로써 형성된다. n+형 반도체 영역(106)은 비소(As)를 약 1020cm-3 정도의 불순물 농도로 주입해서 형성된 n+형 실리콘층이다. 이 n+형 반도체 영역(106)은 n+형층(D3)으로서 기능한다.
상술한 n+형 반도체 영역(106) 상에 n-형 반도체 영역(107)이 형성된다. n -형 반도체 영역(107) 다음과 같이 형성된다. 우선, 막 두께 80nm의 비정질 실리콘을 성막한다. 10nm의 막 두께를 가진 비정질 실리콘 게르마늄 혼합물(a-Si1-xGex(<x<=1))로 구성된 막을 주원료로서 모노실란(SiH4) 및 모노게르만(GeH4)으로 저압 CVD법에 의해 성막한다. 그 후, 가속 전압 75keV로 비소(As)의 이온 주입을 행함으로써 최종 막을 형성한다. 이에 의해, 비소(As)가 평균 1017cm-3 정도 형성되고 막 두께 90nm의 n-형 반도체 영역(107)이 형성된다. 이 n-형 반도체 영역(107)은 다이오드(DI)의 n-형 층(D2)으로서 기능한다.
이 n-형 반도체 영역(107) 상에 p+형 반도체 영역(108)이 형성된다. p+ 형 반도체 영역(108)은 n-형 반도체 영역(107)에 가속 전압 1keV로 붕소(B)의 이온 주입을 행함으로써, n-형 반도체 영역(107)의 상부를 p+형의 반도체 영역으로 바꿈으로써 형성된다. p+형 반도체 영역(108)은 예를 들어, 붕소(B)를 1020cm-3 정도 포함하고, 막 두께 10nm를 가질 수 있다. p+형 반도체 영역(108)은 다이오드(DI)의 p+형 층(D1)으로서 기능한다.
이 p+형 반도체 영역(108) 상에 막 두께 10nm의 인(P)으로 도핑한 n형 실리콘막(109), 막 두께 10nm의 ZnMn204로 형성된 저항 변화 재료막(110) 및 막 두께 10nm의 붕소(B)로 도핑된 p형 실리콘막(111)이 스퍼터링법에 의해 순차적으로 형성된다. n형 실리콘막(109), p형 실리콘막(111)은 각각 가변 저항 소자(VR)의 전극(EL1, EL2)이 되고, 배리어 금속으로 작용한다. 이 n형 실리콘막(109), p형 실리콘막(111)과 저항 변화 재료막(110) 사이에는 별도의 질화티타늄 막을 개재시킬 수도 있다. 또한, 도핑한 불순물 농도가 높을수록, 후술하는 스크리닝에서 더 쉽게 용단되고, 적당한 도프량을 설정하는 것이 바람직하다. 스퍼터링 대신에 도핑한 CVD 성막을 사용하는 것도 가능하다. 이 경우, 비소(As)의 도핑에는 AsH3 가스의 첨가를, 인(P)의 도핑에는 PH3 가스의 첨가를, 붕소(B)의 도핑에는 BCl3 가스의 첨가를 각각 이용하는 것이 가능하고, 성막 중 도핑량을 조정함으로써 원하는 불순물 농도 분포를 얻는 것이 가능하다.
다음에, TEOS를 주원료라고 하는 CVD법에 의해, 산화 실리콘으로 이루어지는 막 두께 150nm의 절연막(112)이 형성된다.
다음에, 도 10에 도시된 바와 같이, 복합막(104), 질화티타늄 막(105), n+형 반도체 영역(106), n-형 반도체 영역(107), p+형 반도체 영역(108), n형 실리콘막(109), 저항 변화 재료막(110), p형 실리콘막(111), 절연막(112)의 패터닝을 행한다. 최초에, 임프린트 리소그래피 기술을 사용하여, 피치 44nm의 레지스트 패턴을 형성하고, 얻어진 레지스트 패턴을 마스크로 해서 CHF3 및 CO 가스를 사용한 반응성 이온 에칭에 의해 절연막(112)을 패터닝한다.
여기서, 레지스트를 박리 처리한 후에, 절연막(112)으로 인해 형성된 패턴을 에칭 마스크로서 Cl2, Ar 및 CO 가스를 사용한 반응성 이온 에칭에서 사용하여, p형 실리콘막(111), 저항 변화 재료막(110), n형 실리콘막(109), p+형 반도체 영역(108), n-형 반도체 영역(107), n+형 반도체 영역(106), 질화티타늄 막(105)이 순차적으로 패터닝된다. 그리고, CHF3 가스와 SF6 가스를 사용한 반응성 이온 에칭에 의해 복합막(104)을 패터닝한다. 이 에칭에 의해, 선택비의 차에 의한 실리콘막(109, 111)의 측벽은 저항 변화 재료막(110)의 측벽보다도 후퇴하고, 따라서 실리콘막(109, 111)의 폭은 저항 변화 재료막(110)의 폭에 비해 작아진다. 이에 의해, 도 3에 도시된 바와 같은 폭의 관계(W1<W2)가 얻어질 수 있다. 또한, 실리콘막(109, 111)은 p+형 반도체 영역(108), n-형 반도체 영역(107), n+형 반도체 영역(106)의 가공 중에도 에칭 가스에 계속 노출되기 때문에, 실리콘막(109, 111)의 폭은 이들의 영역의 폭보다도 작아진다. 또한, n형 실리콘막(109) 및 p형 실리콘막(111)의 폭(W1)은 복합막(104)의 폭보다 작게 형성된다.
계속해서, 도 11에 도시된 바와 같이, TEOS를 주원료로 하는 CVD법에 의해, 산화 실리콘(SiO2)에 의해 구성되는 절연막(115)을 형성한다. 그 후, 도시는 생략하지만, CMP법 등을 사용해서 p형 실리콘막(111)을 노출시켜, 노출된 p형 실리콘막(111) 위에 막 두께 10nm의 질화티타늄(TiN)과 막 두께 50nm의 텅스텐(W)을 적층시켜서 복합막을 스퍼터링법에 의해 성막한다. 이 복합막은 워드선(WL)이 된다. 그 후, 각 층을 도 2의 II-II' 방향으로도 패터닝하여, 도 2에 도시된 바와 같은 메모리 구조가 완성된다.
메모리 셀 어레이를 다층 구조로 형성할 경우(도 6), 이상의 공정을 반복함으로써 원하는 다층 구조를 얻을 수 있다는 것에 주목하자. 이상의 제조 공정에서, n형 불순물로서 비소(As) 대신에 인(P)을 사용할 수 있다. 또한, 이온 주입 단계에서 주입되는 원자를 교체함으로써, 다른 적층 구조의 다이오드를 형성하는 것이 가능하다.
상기의 예에서는 다이오드(DI)를 형성하기 위해 도핑되지 않은 CVD 성막에 의해 형성된 실리콘막에 불순물 원자를 주입하는 방법을 사용했지만, 도핑한 CVD 성막을 사용해서 다이오드를 형성하는 것도 가능하다. 이 경우, 비소(As)의 도핑에는 AsH3 가스의 첨가를, 인(P)의 도핑에는 PH3 가스의 첨가를, 붕소(B)의 도핑에는 BCl3 가스의 첨가를 사용하는 것이 가능하고, 성막 중 도핑량을 조정함으로써, 원하는 불순물 농도 분포를 얻는 것이 가능하다.
다음에, 이렇게 형성된 본 실시 형태의 불휘발성 기억 장치의 스크리닝 방법을 도 12를 참조하여 설명한다.
우선, 결함 메모리 셀을 특정하기 위한 스크리닝 판독 동작을 행한다(스텝 S1). 구체적으로는 선택 메모리 셀에 접속된 선택 워드선(WL)에 "H" 레벨의 전압을, 선택 비트선(BL)에 "L" 레벨의 전압을 인가하고, 동시에 비선택 워드선(WL)에는 "L" 레벨의 전압을, 비선택 비트선(BL)에는 "H" 레벨의 전압을 인가한다. 모든 메모리 셀은 이 스크리닝 판독 동작을 행할 때, 소거 상태(고저항 상태)가 되어 있는 것으로 가정한다. 이에 의해, 선택 메모리 셀(MC)이 정상인 메모리 셀이면 셀 전류는 흐르지 않고, 따라서 선택 워드선(WL)의 전위도 "H" 레벨로부터 저하하지 않는다. 한편, 선택 메모리 셀이 큰 누설을 가진 결함 메모리 셀이면, 셀 전류가 결함을 통과해 흘러서 선택 워드선(WL)의 전위가 저하하고, 반대로, 선택 비트선(BL)의 전위는 상승한다. 이러한 선택 비트선(BL)의 전위의 변화를 검지하는 감지 증폭기 회로를 사용함으로써, 결함 메모리 셀을 특정할 수 있다(스텝 S2).
이렇게 해서 특정된 결함 메모리 셀에 대하여, 파괴 전압을 인가한다(스텝S3). 이에 의해, 결함 메모리 셀은 전극(EL1 또는 EL2)을 용단함으로써, 결함 메모리 셀에서 파괴된다(스텝 S4). 즉, 결함 메모리 셀이 접속되는 워드선(WL)에 대하여, 기입 동작시에 사용되는 기입 전압보다도 높은 전압(예를 들어 6V)을 인가하고, 결함 메모리 셀이 접속되는 비트선(BL)에 OV를 인가함으로써, 파괴 전압을 인가한다. 이렇게 해서 결함 메모리 셀이 파괴되어, 전류가 흐르지 않는 상태가 되면, 동일한 비트선 및 워드선에 접속된 메모리 셀에 정상적으로 기입 동작 및 판독 동작을 행할 수 있게 된다.
이상에서 본 발명에 따른 실시 형태를 설명했지만, 본 발명은 이들에 한정되는 것이 아니고, 발명의 취지를 이탈하지 않는 범위 내에 있어서, 다양한 변경, 추가 등이 가능하다는 것을 이해해야 한다. 예를 들어, 상기 실시 형태의 제조 방법에 있어서, RIE의 선택비의 차에 의해, 저항 변화 재료막(110)의 폭보다도 실리콘막(109, 111)의 폭을 작게 하는 것이 사용된다. 그러나, 본 발명은 이 실시 형태에 한정되는 것이 아니고, RIE의 실행후 별도의 웨트 에칭을 더 실행함으로써, 실리콘막(109, 111)의 측면의 위치를 후퇴시키도록 하는 것도 가능하다.
또한, 상기의 실시 형태에서는 전극(EL1, EL2)의 양쪽을 다이오드(DI)의 재료와 같은 재료(예: 실리콘)로 형성되고, 모두 가변 저항 소자(VR)의 폭보다 작은 폭을 갖도록 구성되어 있다. 그러나, 본 발명은 이것에 한정되는 것이 아니고, 전극(EL1, EL2)의 어느 한 쪽만을 실리콘으로 형성하고, 다른 쪽은 다른 재료(티타늄 실리사이드 등)로 형성하고, 전극(EL1, EL2)의 폭도 가변 저항 소자(VR)와 같게 할 수 있다. 또한, 전극(EL1, EL2)은 가변 저항 소자(VR)의 재료에 비해서 에칭되기 쉬운 재료로 형성되면 충분하고, 예를 들어 가변 저항 소자(VR)가 ZnMn204로 구성되는 경우, 전극(EL1, EL2)을 티타늄, 텅스텐, 알루미늄, 탄소 등으로 형성함으로써, 유사한 효과를 얻을 수 있다.
1 : 메모리 셀 어레이
2 : 칼럼 제어 회로
3 : 로우 제어 회로
4 : 데이터 I/O 버퍼
5 : 어드레스 레지스터

Claims (20)

  1. 제1 배선과 제2 배선 사이에 배치되고 가변 저항 소자와 정류 소자를 직렬 접속하여 구성되는 메모리 셀을 포함하는 메모리 셀 어레이를 포함하는 불휘발성 반도체 기억 장치로서,
    상기 메모리 셀은
    상기 가변 저항 소자로서 기능하도록 구성된 가변 저항 막과,
    상기 가변 저항 막의 한 면에 한 면이 접하는 제1 도전막과,
    상기 가변 저항 막의 다른 면에 한 면이 접하는 제2 도전막과,
    상기 제2 도전막의 다른 면에 한 면이 접하며, 상기 정류 소자로서 기능하도록 구성된 정류 소자층을 포함하고,
    상기 제1 도전막 또는 상기 제2 도전막에 흐르는 전류의 방향에 직교하는 방향으로의 상기 제1 도전막 또는 상기 제2 도전막의 폭은 상기 가변 저항 막에 흐르는 전류의 방향에 직교하는 방향으로의 상기 가변 저항 막의 폭보다 작고,
    상기 제1 도전막 및 상기 제2 도전막에 흐르는 전류의 방향에 직교하는 방향으로의 상기 제1 도전막 및 상기 제2 도전막의 폭은 상기 제1 배선 및 상기 제2 배선에 흐르는 전류의 방향에 직교하는 방향으로의 상기 제1 배선 및 상기 제2 배선의 폭보다 작은, 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1 도전막 및 상기 제2 도전막은 상기 정류 소자층의 재료와 동일한 재료로 형성되는, 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 상기 제1 도전막 및 상기 제2 도전막은 상기 메모리 셀에 기입 전압보다도 큰 파괴 전압을 인가함으로써 상기 제1 도전막 또는 상기 제2 도전막이 파괴될 수 있도록 형성되는, 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서, 상기 제1 도전막 및 제2 도전막은 불순물이 도핑된 p형 실리콘층 또는 n형 실리콘층인, 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서, 상기 제1 도전막 및 상기 제2 도전막 중 한쪽은 실리콘으로 구성되고, 상기 제1 도전막 및 상기 제2 도전막 중 다른 쪽은 실리사이드로 구성되는, 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서, 상기 제1 도전막 및 상기 제2 도전막은 상기 가변 저항 막보다 에칭되기 쉬운 재료로 구성되는, 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서, 상기 가변 저항 막은 ZnMn204로 구성되고,
    상기 제1 도전막 및 상기 제2 도전막은 각각 티타늄, 텅스텐, 알루미늄 및 탄소 중 어느 하나로 구성되는, 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서, 상기 메모리 셀에 인가하는 전압을 제어하도록 구성된 제어 회로를 더 포함하고,
    상기 제어 회로는 선택된 메모리 셀이 접속된 상기 제1 배선과 상기 제2 배선 사이에 소정의 판독 전압을 인가하여 상기 선택된 메모리 셀이 결함 메모리 셀인지 여부를 판정하고,
    상기 제어 회로는 상기 결함 메모리 셀이 접속된 상기 제1 배선과 상기 제2 배선 사이에 데이터 기입에 사용하는 기입 전압보다 큰 파괴 전압을 인가함으로써, 상기 결함 메모리 셀에 포함되는 상기 제1 도전막 또는 상기 제2 도전막을 용단(fusing)하는, 불휘발성 반도체 기억 장치.
  9. 제8항에 있어서, 상기 제어 회로는 선택된 메모리 셀에서 상기 정류 소자의 순방향으로 전압을 인가하고, 반대로, 비선택 메모리 셀에서 상기 정류 소자의 역방향으로 전압을 인가하는, 불휘발성 반도체 기억 장치.
  10. 제1 배선과 제2 배선 사이에 배치되고 가변 저항 소자와 정류 소자를 직렬 접속하여 구성된 메모리 셀을 포함하는 불휘발성 반도체 기억 장치의 제조 방법으로서,
    정류 소자로서 기능하도록 구성된 정류 소자층, 제1 도전막, 가변 저항 소자로서 기능하도록 구성된 가변 저항 막 및 제2 도전막을 순차 적층시키는 단계와,
    상기 정류 소자층, 상기 제1 도전막, 상기 가변 저항 막 및 상기 제2 도전막을 패터닝하고, 상기 제1 도전막의 측면 및 상기 제2 도전막의 측면을 리세스시키는 단계를 포함하고,
    상기 제1 도전막 및 상기 제2 도전막에 흐르는 전류의 방향에 직교하는 방향으로의 상기 제1 도전막 및 상기 제2 도전막의 폭은 상기 가변 저항 막에 흐르는 전류의 방향에 직교하는 방향으로의 상기 가변 저항 막의 폭보다 작게 형성되고,
    상기 제1 도전막 및 상기 제2 도전막에 흐르는 전류의 방향에 직교하는 방향으로의 상기 제1 도전막 및 상기 제2 도전막의 폭은 상기 제1 배선 및 상기 제2 배선에 흐르는 전류의 방향에 직교하는 방향으로의 상기 제1 배선 및 상기 제2 배선의 폭보다 작게 형성되는, 불휘발성 반도체 기억 장치의 제조 방법.
  11. 제10항에 있어서, 상기 제1 도전막 및 상기 제2 도전막은 상기 정류 소자층의 재료와 동일한 재료로 형성되는, 불휘발성 반도체 기억 장치의 제조 방법.
  12. 제10항에 있어서, 상기 제1 도전막 및 상기 제2 도전막은 상기 메모리 셀에 기입 전압보다도 큰 파괴 전압을 인가함으로써 상기 제1 도전막 또는 상기 제2 도전막이 파괴될 수 있도록 형성되는, 불휘발성 반도체 기억 장치의 제조 방법.
  13. 제10항에 있어서, 상기 제1 도전막 및 제2 도전막은 불순물이 도핑된 p형 실리콘층 또는 n형 실리콘층인, 불휘발성 반도체 기억 장치의 제조 방법.
  14. 제10항에 있어서, 상기 제1 도전막 및 상기 제2 도전막 중 한쪽은 실리콘으로 구성되고, 상기 제1 도전막 및 상기 제2 도전막 중 다른 쪽은 실리사이드로 구성되는, 불휘발성 반도체 기억 장치의 제조 방법.
  15. 제10항에 있어서, 상기 제1 도전막 및 상기 제2 도전막은 상기 가변 저항 막보다 에칭되기 쉬운 재료로 구성되는, 불휘발성 반도체 기억 장치의 제조 방법.
  16. 제15항에 있어서, 상기 가변 저항 막은 ZnMn204로 구성되고,
    상기 제1 도전막 및 상기 제2 도전막은 각각 티타늄, 텅스텐, 알루미늄 및 탄소 중 어느 하나로 구성되는, 불휘발성 반도체 기억 장치의 제조 방법.
  17. 불휘발성 반도체 기억 장치의 스크리닝 방법으로서,
    상기 불휘발성 반도체 기억 장치는 제1 배선과 제2 배선 사이에 배치된 메모리 셀을 구비하고, 상기 메모리 셀은 가변 저항 소자로서 기능하도록 구성된 가변 저항 막과, 상기 가변 저항 막의 한 면에 한 면이 접하는 제1 도전막과, 상기 가변 저항 막의 다른 면에 한 면이 접하는 제2 도전막과, 상기 제2 도전막의 다른 면에 한 면이 접하며, 정류 소자로서 기능하도록 구성된 정류 소자층을 포함하고,
    선택된 메모리 셀이 접속된 상기 제1 배선과 상기 제2 배선 사이에 소정의 판독 전압을 인가하여 선택된 메모리 셀이 결함 메모리 셀인지 여부를 판정하는 단계와,
    상기 결함 메모리 셀이 접속된 상기 제1 배선과 상기 제2 배선 사이에 데이터 기입에 사용되는 기입 전압보다 큰 파괴 전압을 인가함으로써 상기 결함 메모리 셀에 포함되는 상기 제1 도전막 또는 상기 제2 도전막을 용단하는 단계를 포함하는, 불휘발성 반도체 기억 장치의 스크리닝 방법.
  18. 제17항에 있어서, 상기 선택된 메모리 셀이 결함 메모리 셀인지 여부를 판정하는 동안, 상기 선택된 메모리 셀에서 상기 정류 소자의 순방향으로 전압을 인가하고, 반대로, 비선택 메모리 셀에서 상기 정류 소자의 역방향으로 전압을 인가하는, 불휘발성 반도체 기억 장치의 스크리닝 방법.
  19. 제17항에 있어서, 상기 제1 도전막 또는 상기 제2 도전막에 흐르는 전류의 방향에 직교하는 방향으로의 상기 제1 도전막 또는 상기 제2 도전막의 폭은 상기 가변 저항 막에 흐르는 전류의 방향에 직교하는 방향으로의 상기 가변 저항 막의 폭보다 작게 형성되고,
    상기 제1 도전막 및 상기 제2 도전막에 흐르는 전류의 방향에 직교하는 방향으로의 상기 제1 도전막 및 상기 제2 도전막의 폭은 상기 제1 배선 및 상기 제2 배선에 흐르는 전류의 방향에 직교하는 방향으로의 상기 제1 배선 및 상기 제2 배선의 폭보다 작게 형성되는, 불휘발성 반도체 기억 장치의 스크리닝 방법.
  20. 제17항에 있어서, 상기 제1 도전막 및 상기 제2 도전막은 상기 정류 소자층의 재료와 동일한 재료로 형성되는, 불휘발성 반도체 기억 장치의 스크리닝 방법.
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