KR20190044780A - 비휘발성 메모리 장치 - Google Patents

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KR20190044780A
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송시호
박일목
이광우
권세갑
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삼성전자주식회사
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Abstract

비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는, 기판 상에 배치되고, 제1 방향의 제1 폭을 갖는 제1 전극, 상기 기판 상에 상기 제1 전극과 상기 제1 방향과 수직인 제2 방향으로 이격되어 배치되고, 상기 제1 방향의 제2 폭을 갖는 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치되는 선택 소자층, 상기 선택 소자층 내에 상기 제1 전극과 접하고, 제1 농도의 불순물을 포함하는 제1 도핑층, 상기 선택 소자층 내에 상기 제2 전극과 접하고, 상기 제1 농도보다 작은 제2 농도의 상기 불순물을 포함하는 제2 도핑층, 및 상기 제1 전극 및 상기 제2 전극 중 어느 하나와 접하는 메모리층을 포함한다.

Description

비휘발성 메모리 장치{Non-volatile memory device}
본 발명은 비휘발성 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 비휘발성 메모리 장치로 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 메모리 장치가 주로 채택되고 있다. 그러나 최근에 플래쉬 메모리 장치를 대신하여 새로운 비휘발성 메모리 장치로 가변 저항 메모리 장치가 제안되고 있다.
반도체 장치가 고집적화되면서, 크로스 포인트 구조의 가변 저항 메모리 장치들이 개발되고 있다.
본 발명이 해결하고자 하는 과제는, 선택 소자에 흐르는 양방향 전류에 의해 인가되는 전압의 차이를 감소시켜 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 비휘발성 메모리 장치의 몇몇 실시예는, 기판 상에 배치되고, 제1 방향의 제1 폭을 갖는 제1 전극, 상기 기판 상에 상기 제1 전극과 상기 제1 방향과 수직인 제2 방향으로 이격되어 배치되고, 상기 제1 방향의 제2 폭을 갖는 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치되는 선택 소자층, 상기 선택 소자층 내에 상기 제1 전극과 접하고, 제1 농도의 불순물을 포함하는 제1 도핑층, 상기 선택 소자층 내에 상기 제2 전극과 접하고, 상기 제1 농도보다 작은 제2 농도의 상기 불순물을 포함하는 제2 도핑층, 및 상기 제1 전극 및 상기 제2 전극 중 어느 하나와 접하는 메모리층을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 비휘발성 메모리 장치의 다른 몇몇 실시예는, 기판 상에 배치되고, 제1 방향의 제1 폭을 갖는 제1 전극, 상기 기판 상에 상기 제1 전극과 상기 제1 방향과 수직인 제2 방향으로 이격되어 배치되고, 상기 제1 폭보다 작은 상기 제1 방향의 제2 폭을 갖는 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치되는 선택 소자층, 상기 선택 소자층 내에 상기 제1 전극과 접하고, 제1 농도의 불순물을 포함하는 제1 도핑층, 및 상기 선택 소자층 내에 상기 제2 전극과 접하고, 상기 제1 농도보다 작은 제2 농도의 상기 불순물을 포함하는 제2 도핑층을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 비휘발성 메모리 장치의 또 다른 몇몇 실시예는, 기판 상에 배치되고, 제1 방향의 제1 폭을 갖고, 제1 농도의 실리콘(Si)을 포함하는 제1 전극, 상기 기판 상에 상기 제1 전극과 상기 제1 방향과 수직인 제2 방향으로 이격되어 배치되고, 상기 제1 폭보다 작은 상기 제1 방향의 제2 폭을 갖고, 상기 제1 농도보다 작은 제2 농도의 실리콘(Si)을 포함하는 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치되는 선택 소자층을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 설명하기 위한 예시적인 회로도이다.
도 2는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 개략적으로 도시한 레이아웃도이다.
도 3은 도 2의 A - A를 따라서 절단한 단면도이다.
도 4는 도 2의 B - B를 따라서 절단한 단면도이다.
도 5는 도 3의 P1 영역을 확대하여 도시한 도면이다.
도 6은 본 발명의 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 9는 도 8의 P2 영역을 확대하여 도시한 도면이다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 13은 도 12의 P3 영역을 확대하여 도시한 도면이다.
도 14는 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 개략적으로 도시한 레이아웃도이다.
도 16은 도 15의 A - A를 따라서 절단한 단면도이다.
도 17은 도 15의 B - B를 따라서 절단한 단면도이다.
이하에서, 도 1 내지 도 5를 참조하여 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 설명하기 위한 예시적인 회로도이다. 도 2는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 개략적으로 도시한 레이아웃도이다. 도 3은 도 2의 A - A를 따라서 절단한 단면도이다. 도 4는 도 2의 B - B를 따라서 절단한 단면도이다. 도 5는 도 3의 P1 영역을 확대하여 도시한 도면이다.
도 1을 참조하면, 메모리 셀 어레이(40)는 2차원의 메모리일 수 있다. 만약, 메모리 셀 어레이(40)가 다층으로 이루어질 경우, 메모리 셀 어레이(40)는 3차원의 메모리일 수 있다.
메모리 셀 어레이(40)는 복수의 워드 라인들(WL0 - WLn), 복수의 비트 라인들(BL0 - BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 동일한 워드 라인에 의해 동시에 액세스될 수 있는 메모리 셀들의 집합은 페이지(page)로 정의될 수도 있다.
본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 복수의 메모리 셀들(MC) 각각은 가변 저항 소자(R) 및 선택 소자(S)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항체(또는, 가변 저항 물질)이라고 지칭할 수 있고, 선택 소자(S)는 스위칭 소자라고 지칭할 수 있다.
본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 선택 소자(S)는 칼코게나이드(chalcogenide) 화합물을 포함하는 OTS(Ovonic Threshold Switch) 셀렉터일 수 있다.
예를 들어, 가변 저항 소자(R)는 복수의 비트 라인들(BL0 ~ BLm) 중 하나와 선택 소자(S)의 사이에 연결되며, 선택 소자(S)는 가변 저항 소자(R)와 복수의 워드 라인들(WL0 ~ WLn) 중 하나의 사이에 연결될 수 있다.
하지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 선택 소자(S)가 복수의 비트 라인들(BL0 ~ BLm) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(S)와 복수의 워드 라인들(WL0 ~ WLn) 중 하나의 사이에 연결될 수 있다.
선택 소자(S)는 복수의 워드 라인들(WL0 ~ WLn) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다.
도 2 내지 도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는 복수의 제1 도전 라인(50)과, 복수의 제2 도전 라인(60)과, 복수의 제1 메모리 셀(MC_1)을 포함할 수 있다.
복수의 제1 도전 라인(50) 및 복수의 제2 도전 라인(60)은 기판(100) 상에 형성될 수 있다. 복수의 제1 도전 라인(50)은 복수의 제2 도전 라인(60)과 이격되어 형성될 수 있다.
복수의 제1 도전 라인(50)은 제1 방향(X)으로 서로 나란하게 연장될 수 있다. 복수의 제2 도전 라인(60)은 제1 방향(X)과 교차하는 제3 방향(Y)으로 서로 나란하게 연장될 수 있다.
도 2에서, 제1 방향은 X방향으로 예시하고, 제3 방향은 Y방향인 것으로 예시하여 제1 방향 및 제3 방향이 서로 직교하는 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 방향 및 제3 방향은 서로 교차하는 방향이면 충분하다.
복수의 제1 도전 라인(50) 및 복수의 제2 도전 라인(60)은 각각 복수의 워드 라인 또는 복수의 비트 라인 일 수 있다.
몇몇 실시예에서, 복수의 제1 도전 라인(50)은 복수의 워드 라인 일 수 있고, 복수의 제2 도전 라인(60)은 복수의 비트 라인 일 수 있다. 다른 몇몇 실시예에서, 복수의 제1 도전 라인(50)은 복수의 비트 라인 일 수 있고, 복수의 제2 도전 라인(60)은 복수의 워드 라인 일 수 있다.
기판(100)은 반도체 웨이퍼를 포함할 수 있다. 몇몇 실시예에서, 기판(100)은 Si, Ge와 같은 반도체 원소, 또는 SiC, GaAs, InAs, 및 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 몇몇 실시예들에서, 기판(100)은 SOI (silicon on insulator) 구조 또는 SGOI(silicon-germanium on insulator) 구조를 가질 수 있다. 예를 들면, 기판(100)은 BOX 층 (buried oxide layer)을 포함할 수 있다. 몇몇 실시예에서, 기판(100)은 도전 영역 예를 들어, 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
도시하지는 않았으나, 기판(100)과 제1 도전 라인(50) 사이에는 복수의 게이트, 적어도 하나의 층간 절연막, 복수의 콘택, 및 복수의 배선 등을 포함하는 구조물이 개재될 수 있다.
복수의 제1 도전 라인(50) 및 복수의 제2 도전 라인(60)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다.
몇몇 실시예에서, 복수의 제1 도전 라인(50) 및 복수의 제2 도전 라인(60)은 각각 텅스텐(W), 텅스텐 질화물(WN), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 티타늄 알루미늄 질화물(TiAlN), 이리듐(Ir), 백금(Pt), 팔라듐(Pd), 루테늄(Ru), 지르코늄(Zr), 로듐(Rh), 니켈(Ni), 코발트(Co), 크롬(Cr), 주석(Sn), 아연(Zn), 이들의 합금, 또는 이들의 조합으로 이루어질 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
다른 몇몇 실시예들에서, 복수의 제1 도전 라인(50) 및 복수의 제2 도전 라인(60)은 각각 금속막과, 금속막의 적어도 일부를 덮는 도전성 배리어막을 포함할 수 있다. 도전성 배리어막은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 이들의 조합으로 이루어질 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
복수의 제1 도전 라인(50) 및 복수의 제2 도전 라인(60)은 각각 서로 교차하는 복수의 스트라이프 패턴(stripe pattern)으로 형성될 수 있다.
복수의 제1 도전 라인(50)과 복수의 제2 도전 라인(60) 사이의 복수의 교차 지점(CR)에는 각각 복수의 제1 메모리 셀(MC_1)(도 1의 MC)이 형성될 수 있다. 복수의 제1 메모리 셀(MC_1)은 크로스 포인트(cross point) 어레이 구조를 형성할 수 있다.
복수의 제1 도전 라인(50)과 복수의 제2 도전 라인(60)과의 사이의 복수의 교차 지점(CR)에서, 복수의 제1 메모리 셀(MC_1)은 각각 서로 교차하는 제1 도전 라인(50)과 제2 도전 라인(60) 사이에 배치될 수 있다.
복수의 제1 메모리 셀(MC_1)은 각각 제1 방향(X) 및 제3 방향(Y)과 수직인 제2 방향(Z)으로 연장되는 필라 모양일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 2 내지 도 4에서, 복수의 제1 메모리 셀(MC_1)의 X-Y 평면에서의 단면은 대략 장방형 모양인 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되지 않고, 다양한 형상의 단면 구조를 가질 수 있다.
예를 들어, 복수의 제1 메모리 셀(MC_1)의 X-Y 평면에서 단면의 형상은 반원, 반 타원, 사다리꼴, 삼각형 등과 같은 다양한 형상을 가질 수 있다.
복수의 제1 메모리 셀(MC_1)은 각각 디지털 정보를 저장할 수 있다. 복수의 제1 메모리 셀(MC_1)은 고저항 상태 및 저저항 상태를 포함하는 다양한 저항 상태들 사이의 저항 변화에 의해 디지털 정보를 저장할 수 있다. 복수의 제1 메모리 셀(MC_1)은 각각 적어도 하나의 서로 다른 물질층을 포함할 수 있다.
복수의 제1 메모리 셀(MC_1)은 각각 제1 선택 소자층(110), 제1 메모리층(120), 제1 전극(130), 제2 전극(131) 및 제3 전극(132)을 포함할 수 있다.
제1 전극(130)은 기판(100) 상에 배치될 수 있다. 제1 전극(130)은 예를 들어, 복수의 제1 도전 라인(50) 중 하나와 연결될 수 있다.
제1 전극(130)은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속을 포함할 수 있다. 또는, 제1 전극(130)은 예를 들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 각각 포함할 수 있다. 또는, 제1 전극(130)은 상술한 물질의 도전성 산화물을 포함할 수도 있다.
제2 전극(131)은 제1 전극(130) 상에 제2 방향(Z)으로 이격되어 배치될 수 있다. 즉, 제1 전극(130)은 제2 전극(131)보다 기판(100)에 가깝게 배치될 수 있다. 제2 전극(131)은 제1 선택 소자층(110) 및 제1 메모리층(120)과 각각 전기적으로 연결될 수 있다.
제2 전극(131)은 제1 전극(130)과 동일한 물질을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 전극(131)은 상술한 제1 전극(130)에 포함되는 예시된 물질들 중에서 제1 전극(130)과 다른 물질을 포함할 수 있다.
도 5를 참조하면, 제1 전극(130)의 제1 방향(X)의 제1 폭(W1)은 제2 전극의 제1 방향(X)의 제2 폭(W2)보다 크게 형성될 수 있다. 이로 인해, 제2 전극(131)의 저항값이 제1 전극(130)의 저항값보다 크게 형성될 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 전극(130)의 제1 방향(X)의 폭과 제2 전극(131)의 제1 방향(X)의 폭이 동일하게 형성되는 경우, 제2 전극(131)에 포함된 실리콘(Si)의 농도는 제1 전극(130)에 포함된 실리콘(Si)의 농도보다 클 수 있다. 이로 인해, 제2 전극(131)의 저항값이 제1 전극(130)의 저항값보다 크게 형성될 수 있다.
또한, 또 다른 몇몇 실시예에서, 제1 전극(130)의 제1 방향(X)의 폭과 제2 전극(131)의 제1 방향(X)의 폭이 동일하게 형성되는 경우, 제2 전극(131)에 포함된 질소(N)의 농도는 제1 전극(130)에 포함된 질소(N)의 농도보다 클 수 있다. 이로 인해, 제2 전극(131)의 저항값이 제1 전극(130)의 저항값보다 크게 형성될 수 있다.
도 3 및 도 4를 참조하면, 제3 전극(132)은 제2 전극(131) 상에 제2 방향(Z)으로 이격되어 배치될 수 있다. 제3 전극(132)은 예를 들어, 복수의 제2 도전 라인(60) 중 하나와 연결될 수 있다.
제3 전극(132)은 제1 전극(130)과 마찬가지로 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속을 포함할 수 있다. 또는, 제1 전극(130)은 예를 들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 각각 포함할 수 있다. 또는, 제3 전극(132)은 상술한 물질의 도전성 산화물을 포함할 수도 있다.
제1 메모리층(120)은 제2 전극(131)과 제3 전극(132) 사이에 배치될 수 있다. 제1 메모리층(120)은 제2 전극(131)과 접할 수 있다. 제1 메모리층(120)은 제1 전극(130)보다 제3 전극(132)에 인접하게 형성될 수 있다. 제1 메모리층(120)은 제2 전극(131) 및 제3 전극(132)과 전기적으로 연결될 수 있다.
도 3 및 도 4에서, 제1 선택 소자층(110)이 제1 메모리층(120)보다 기판(100)에 인접하여 배치되는 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 메모리층(120)이 제1 선택 소자층(110)보다 기판(100)에 인접하게 배치될 수도 있다.
제1 메모리층(120)은 전계에 따라 저항이 변화되는 저항 변화층을 포함할 수 있다.
몇몇 실시예에서, 제1 메모리층(120)이 전이금속 산화물(transition metal oxide)을 포함하는 경우, 본 발명의 비휘발성 메모리 장치는 RRAM(resistance RAM)이 될 수 있다.
다른 몇몇 실시예에서, 제1 메모리층(120)이 온도에 따라 저항이 변화하는 상변화(phase change) 물질로 이루어지는 경우, 본 발명의 비휘발성 메모리 장치는 PRAM(phase change RAM)이 될 수 있다.
또 다른 몇몇 실시예에서, 제1 메모리층(120)이 자성체로 이루어지는 2 개의 전극과, 이들 2 개의 자성체 전극 사이에 개재되는 유전체를 포함하는 MTJ(Magnetic Tunnel Junction) 구조를 가지는 경우, 본 발명의 비휘발성 메모리 장치는 MRAM(magnetic RAM)이 될 수 있다.
몇몇 실시예들에서, 제1 메모리층(120)은 다양한 형태의 화합물로 이루어질 수 있다. 다른 몇몇 실시예에서, 제1 메모리층(120)은 다양한 형태의 화합물에 불순물이 첨가된 재료로 이루어질 수 있다. 또 다른 몇몇 실시예에서, 제1 메모리층(120)은 저항 변화층과, 저항 변화층의 적어도 일부를 덮는 적어도 하나의 배리어막 및/또는 적어도 하나의 도전막을 포함할 수 있다.
제1 메모리층(120)이 전이금속 산화물로 이루어지는 경우, 전이금속 산화물은 탄탈륨(Ta), 지르코늄(Zr), 티타늄(Ti), 하프늄(Hf), 망간(Mn), 이트륨(Y), 니켈(Ni), 코발트(Co), 아연(Zn), 니오븀(Nb), 구리(Cu), 철(Fe), 또는 크롬(Cr) 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 예를 들면, 상기 전이금속 산화물은 Ta2O5 -x, ZrO2 -x, TiO2 -x, HfO2 -x, MnO2 -x, Y2O3 -x, NiO1 -y, Nb2O5 -x, CuO1 -y, 또는 Fe2O3-x 중에서 선택되는 적어 하나의 물질로 이루어지는 단일층 또는 다중층으로 이루어질 수 있다. 상기 예시된 물질들에서, x 및 y는 각각 0≤x≤1.5 및 0≤y≤0.5의 범위 내에서 선택될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 메모리층(120)이 양 단에 인가되는 전압에 의해 발생하는 줄 열(Joule heat)에 의해 저항 상태가 바뀌는 상변화 물질로 이루어지는 경우, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe, SbTe, GeTe, 3개의 원소를 화합한 GST(GeSbTe), GeBiTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 이루어 질 수 있다. 또한, 제1 메모리층(120)의 특성을 향상시키기 위해, 상술한 상변화 물질에 질소(N), 실리콘(Si), 탄소(C) 또는 산소(O)가 도핑될 수 있다.
또한, 제1 메모리층(120)이 MTJ 구조를 가지는 경우, MTJ 구조는 자화 고정층, 자화 자유층, 및 이들 사이에 개재된 터널 배리어를 포함할 수 있다. 터널 배리어는 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘 아연 합금(MgZn), 및 붕소화 마그네슘(MgB) 중에서 선택되는 어느 하나의 물질의 산화물로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 선택 소자층(110)은 제1 전극(130)과 제2 전극(131) 사이에 배치될 수 있다.
도 1의 선택 소자(S)는 제1 선택 소자층(110), 제1 전극(130) 및 제2 전극(131)에 대응될 수 있다. 도 1의 가변 저항 소자(R)는 제1 메모리층(120), 제3 전극(132) 및 제2 전극(131)에 대응될 수 있다.
제1 선택 소자층(110), 제1 전극(130) 및 제2 전극(131)을 포함하는 선택 소자(도 1의 S)는 전류의 흐름을 제어할 수 있는 전류 조정 소자일 수 있다. 예를 들어, 선택 소자(S)는 제1 메모리층(120)이 비정질 또는 결정질 상태로 바뀔 수 있도록 전류의 흐름을 제어할 수 있다. 즉, 선택 소자(S)는 제1 메모리층(120)의 상태를 on/off 중 어느 하나로 바꾸는 메모리의 스위치 역할을 할 수 있다.
제1 선택 소자층(110)의 제1 방향(X)의 폭은 제1 전극(130)의 제1 폭(W1)과 동일하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 선택 소자층(110)의 제1 방향(X)의 폭은 제2 전극(131)의 제2 폭(W2)과 동일하게 형성될 수 있다.
제1 선택 소자층(110)은 제1 도핑층(140) 및 제2 도핑층(150)을 포함할 수 있다.
제1 도핑층(140)은 제1 전극(130)과 접하도록 배치될 수 있다. 제1 도핑층(140)의 제1 방향(X)의 폭은 제1 전극(130)의 제1 폭(W1)과 동일하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 도핑층(140)은 제1 농도의 불순물 예를 들어, 실리콘(Si), 붕소(B), 탄소(C), 질소(N), 인(P), 비소(As), 게르마늄(Ge), 알루미늄(Al), 갈륨(Ga), 인듐(In), 안티몬(Sb) 및 텔루늄(Te) 중 적어도 하나를 포함할 수 있다.
제2 도핑층(150)은 제2 전극(131)과 접하도록 배치될 수 있다. 제2 도핑층(150)의 제1 방향(X)의 폭은 제1 전극(130)의 제1 폭(W1)과 동일하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 도핑층(150)은 제1 농도보다 작은 제2 농도의 불순물 예를 들어, 실리콘(Si), 붕소(B), 탄소(C), 질소(N), 인(P), 비소(As), 게르마늄(Ge), 알루미늄(Al), 갈륨(Ga), 인듐(In), 안티몬(Sb) 및 텔루늄(Te) 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(190)은 기판(100) 상에 형성될 수 있다. 제1 층간 절연막(190)은 제1 도전 라인(50) 및 제2 도전 라인(60) 사이에 배치된 복수의 제1 메모리 셀(MC_1)의 측벽을 감쌀 수 있다. 제1 층간 절연막(190)은 산화막, 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass) 및 HDP(high density plasma) 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(180)은 단일층일 수도 있고, 복수의 층이 적층된 것일 수도 있다.
본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는 제1 전극(130)의 제1 폭(W1)이 제2 전극(131)의 제2 폭(W2)보다 크게 형성됨으로써, 제2 전극(131)의 저항값이 제1 전극(130)의 저항값보다 크게 형성될 수 있다. 또한, 제1 전극(130)과 접하는 제1 도핑층(140)의 불순물의 제1 농도가 제2 전극(131)과 접하는 제2 도핑층(150)의 불순물의 제2 농도보다 크게 형성됨으로써, 제1 도핑층(140)의 저항값이 제2 도핑층(150)의 저항값보다 크게 형성될 수 있다.
즉, 제1 도핑층(140)에 제2 도핑층(150)보다 더 많은 불순물을 도핑함으로써, 제2 전극(131)의 저항값과 제1 전극(130)의 저항값의 차이를 보정할 수 있다.
본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는 전류가 순방향(제1 전극(130)으로부터 제2 전극(131) 방향)으로 흐르는 경우와 전류가 역방향(제2 전극(131)으로부터 제1 전극(130) 방향)으로 흐르는 경우에 각각 인가되는 전압의 크기를 동일하게 유지시킬 수 있다. 이로 인해, 제1 선택 소자층(110)에 흐르는 양방향 전류에 의해 인가되는 전압의 차이를 감소시킴으로써 비휘발성 메모리 장치의 성능을 개선시킬 수 있다.
이하에서, 도 6을 참조하여 본 발명의 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명한다. 도 3 내지 도 5에 도시된 비휘발성 메모리 장치와의 차이점을 중심으로 설명한다.
도 6은 본 발명의 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 6을 참조하면, 복수의 제1 메모리 셀(MC_1)은 제1 선택 소자층(210), 제1 메모리층(도 3의 120), 제1 전극(230), 제2 전극(231) 및 제3 전극(도 3의 132)을 포함할 수 있다.
제1 선택 소자층(210)은 제1 전극(230)과 접하도록 배치되는 제1 도핑층(240)을 포함할 수 있다.
다만, 제1 선택 소자층(210)은 제2 전극(231)과 접하는 영역에는 다른 도핑층을 포함하지 않는다. 즉, 도 5에서 제2 도핑층(150)의 불순물의 제2 농도가 0인 것을 의미한다.
본 발명의 다른 몇몇 실시예에 따른 비휘발성 메모리 장치는 제1 도핑층(240)에 도핑된 불순물의 농도를 조절하여, 제2 전극(231)의 저항값과 제1 전극(230)의 저항값의 차이를 보정할 수 있다.
이하에서, 도 7을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명한다. 도 3 내지 도 5에 도시된 비휘발성 메모리 장치와의 차이점을 중심으로 설명한다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 7을 참조하면, 복수의 제1 메모리 셀(MC_1)은 제1 선택 소자층(310), 제1 메모리층(도 3의 120), 제1 전극(330), 제2 전극(331) 및 제3 전극(도 3의 132)을 포함할 수 있다.
제1 선택 소자층(310)은 제1 전극(330)과 접하는 영역 및 제2 전극(331)과 접하는 영역에 별도의 도핑층을 포함하지 않는다. 즉, 도 5에서 제1 도핑층(140)의 불순물의 제1 농도 및 제2 도핑층(150)의 불순물의 제2 농도가 모두 0인 것을 의미한다.
제2 전극(331)에 포함된 실리콘(Si)의 농도는 제1 전극(330)에 포함된 실리콘(Si)의 농도보다 작게 형성될 수 있다. 또한, 다른 몇몇 실시예에서, 제2 전극(331)에 포함된 질소(N)의 농도는 제1 전극(330)에 포함된 질소(N)의 농도보다 작게 형성될 수 있다.
본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치는 제2 전극(331)에 도핑된 실리콘(Si) 또는 질소(N)의 농도를 제1 전극(330)에 도핑된 실리콘(Si) 또는 질소(N)의 농도보다 작게 형성함으로써, 제1 전극(330)의 저항값과 제2 전극(331)의 저항값을 동일하게 유지할 수 있다.
이하에서, 도 8 및 도 9를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명한다. 도 3 내지 도 5에 도시된 비휘발성 메모리 장치와의 차이점을 중심으로 설명한다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 도 9는 도 8의 P2 영역을 확대하여 도시한 도면이다.
도 8 및 도 9를 참조하면, 복수의 제1 메모리 셀(MC_1)은 제1 선택 소자층(410), 제1 메모리층(420), 제1 전극(431), 제2 전극(430) 및 제3 전극(432)을 포함할 수 있다.
제1 선택 소자층(410), 제1 메모리층(420) 및 제3 전극(432) 각각의 제1 방향(X)의 폭은 제1 전극(431)의 제1 방향(X)의 제1 폭(W4)과 동일하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 전극(430)은 제1 전극(431)보다 기판(100)에 가깝게 배치될 수 있다.
제2 전극(430)의 제1 방향(X)의 제2 폭(W3)은 제1 전극(431)의 제1 방향(X)의 제1 폭(W4)보다 작게 형성될 수 있다. 이로 인해, 제2 전극(430)의 저항값이 제1 전극(431)의 저항값보다 크게 형성될 수 있다.
제1 도핑층(450)의 불순물의 제1 농도는 제2 도핑층(440)의 불순물의 제2 농도보다 크게 형성될 수 있다.
본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치는 제1 도핑층(450)에 제2 도핑층(440)보다 더 많은 불순물을 도핑함으로써, 제2 전극(430)의 저항값과 제1 전극(431)의 저항값의 차이를 보정할 수 있다.
이하에서, 도 10을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명한다. 도 8 내지 도 9에 도시된 비휘발성 메모리 장치와의 차이점을 중심으로 설명한다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 10을 참조하면, 복수의 제1 메모리 셀(MC_1)은 제1 선택 소자층(510), 제1 메모리층(도 8의 420), 제1 전극(531), 제2 전극(530) 및 제3 전극(도 8의 432)을 포함할 수 있다.
제1 선택 소자층(510)은 제1 전극(531)과 접하도록 배치되는 제1 도핑층(550)을 포함할 수 있다.
다만, 제1 선택 소자층(510)은 제2 전극(530)과 접하는 영역에는 다른 도핑층을 포함하지 않는다. 즉, 도 9에서 제2 도핑층(440)의 불순물의 제2 농도가 0인 것을 의미한다.
본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치는 제1 도핑층(550)에 도핑된 불순물의 농도를 조절하여, 제2 전극(530)의 저항값과 제1 전극(531)의 저항값의 차이를 보정할 수 있다.
이하에서, 도 11을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명한다. 도 8 내지 도 9에 도시된 비휘발성 메모리 장치와의 차이점을 중심으로 설명한다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 11을 참조하면, 복수의 제1 메모리 셀(MC_1)은 제1 선택 소자층(610), 제1 메모리층(도 8의 420), 제1 전극(631), 제2 전극(630) 및 제3 전극(도 8의 432)을 포함할 수 있다.
제1 선택 소자층(610)은 제1 전극(631)과 접하는 영역 및 제2 전극(630)과 접하는 영역에 별도의 도핑층을 포함하지 않는다. 즉, 도 9에서 제1 도핑층(450)의 불순물의 제1 농도 및 제2 도핑층(440)의 불순물의 제2 농도가 모두 0인 것을 의미한다.
제2 전극(630)에 포함된 실리콘(Si)의 농도는 제1 전극(631)에 포함된 실리콘(Si)의 농도보다 작게 형성될 수 있다. 또한, 다른 몇몇 실시예에서, 제2 전극(630)에 포함된 질소(N)의 농도는 제1 전극(631)에 포함된 질소(N)의 농도보다 작게 형성될 수 있다.
본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치는 제2 전극(630)에 도핑된 실리콘(Si) 또는 질소(N)의 농도를 제1 전극(631)에 도핑된 실리콘(Si) 또는 질소(N)의 농도보다 작게 형성함으로써, 제1 전극(631)의 저항값과 제2 전극(630)의 저항값을 동일하게 유지할 수 있다.
이하에서, 도 12 및 도 13을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명한다. 도 3 내지 도 5에 도시된 비휘발성 메모리 장치와의 차이점을 중심으로 설명한다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 도 13은 도 12의 P3 영역을 확대하여 도시한 도면이다.
도 12 및 도 13을 참조하면, 복수의 제1 메모리 셀(MC_1)은 제1 선택 소자층(710), 제1 메모리층(720), 제1 전극(730), 제2 전극(731) 및 제3 전극(732)을 포함할 수 있다.
제1 전극(730)의 제1 방향(X)의 제1 폭(W5)은 제2 전극(731)의 제1 방향(X)의 제2 폭(W6)과 동일하게 형성될 수 있다.
제1 선택 소자층(710), 제1 메모리층(720) 및 제3 전극(732) 각각의 제1 방향(X)의 폭은 제1 전극(730)의 제1 폭(W5) 및 제2 전극(731)의 제2 폭(W6)과 동일하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 전극(730)과 제2 전극(731)은 서로 다른 물질을 포함할 수 있다. 제1 전극(730)은 제2 전극(731)보다 저항이 작은 물질을 포함할 수 있다. 예를 들어, 제1 전극(730)은 티타늄 질화물(TiN)을 포함하고, 제2 전극(731)은 티타늄 실리콘 질화물(TiSiN)을 포함할 수 있다.
다른 몇몇 실시예에서, 제1 전극(730)은 제2 전극(731)과 동일한 물질을 포함할 수 있다. 이 경우, 제2 전극(731)에 포함된 실리콘(Si) 또는 질소(N)의 농도는 제1 전극(730)에 포함된 실리콘(Si) 또는 질소(N)의 농도보다 크게 형성될 수 있다.
또 다른 몇몇 실시예에서, 제1 도핑층(740)에 도핑된 불순물의 농도가 제2 도핑층(750)에 도핑된 불순물의 농도보다 작게 형성되는 경우, 제1 전극(730)은 제2 전극(731)보다 저항이 큰 물질을 포함할 수 있다. 예를 들어, 제2 전극(731)은 티타늄 질화물(TiN)을 포함하고, 제1 전극(730)은 티타늄 실리콘 질화물(TiSiN)을 포함할 수 있다.
또 다른 몇몇 실시예에서, 제1 전극(730)이 제2 전극(731)과 동일한 물질을 포함하고, 제1 도핑층(740)에 도핑된 불순물의 농도가 제2 도핑층(750)에 도핑된 불순물의 농도보다 작게 형성되는 경우, 제1 전극(730)에 포함된 실리콘(Si) 또는 질소(N)의 농도는 제2 전극(731)에 포함된 실리콘(Si) 또는 질소(N)의 농도보다 크게 형성될 수 있다.
이하에서, 도 14를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명한다. 도 4에 도시된 비휘발성 메모리 장치와의 차이점을 중심으로 설명한다.
도 14는 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 14를 참조하면, 복수의 제1 메모리 셀(MC_1)은 제1 선택 소자층(810), 제1 메모리층(820), 제1 전극(830), 제2 전극(831), 제3 전극(832) 및 스페이서(835)를 포함할 수 있다.
복수의 제1 메모리 셀(MC_1)은 제1 메모리층(820)의 측벽을 따라 배치되는 스페이서(835)를 더 포함할 수 있다.
스페이서(835)는 제2 도전 라인(60)과 제2 전극(831) 사이에 배치될 수 있다. 스페이서(835)는 제1 도전 라인(50) 및 제2 도전 라인(60)이 교차되는 영역 내로 한정되어 형성될 수 있다.
스페이서(835)는 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
스페이서(835)는 라이너 형상으로 증착되었다가 측벽 부분만을 남기는 방식으로 형성되므로, 상부가 하부에 비해서 좁게 형성될 수 있다. 즉, 스페이서(835)의 폭은 위로 갈수록 좁아질 수 있다.
제1 메모리층(820)은 스페이서(835)에 의해 정의되는 공간의 적어도 일부를 채워서 형성될 수 있다. 이로 인해, 제2 전극(831)에서 멀어짐에 따라, 제1 메모리층(820)의 폭은 증가할 수 있다.
좀 더 구체적으로, 제2 전극(831)에서 멀어짐에 따라, 제1 메모리층(820)의 제3 방향(Y)으로의 폭은 증가할 수 있다.
제1 메모리층(820)은 서로 마주보는 제1 면(820a) 및 제2 면(820b)을 포함할 수 있다. 제1 메모리층(820)의 제1 면(820a)은 제3 전극(832)에 인접하고, 제1 메모리층(820)의 제2 면(820b)은 제2 전극(831)에 인접할 수 있다.
이 경우, 제3 방향(Y)으로의 제1 메모리층(820)의 제1 면(820a)의 폭(W12)은 제3 방향(Y)으로의 제1 메모리층(820)의 제2 면(820b)의 폭(W11)보다 크다.
이하에서, 도 15 내지 도 17을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명한다. 도 2 내지 도 5에 도시된 비휘발성 메모리 장치와의 차이점을 중심으로 설명한다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 개략적으로 도시한 레이아웃도이다. 도 16은 도 15의 A - A를 따라서 절단한 단면도이다. 도 17은 도 15의 B - B를 따라서 절단한 단면도이다.
참고로, 도 16의 P1 영역을 확대하여 도시된 도면은 도 5 내지 도 7 중 어느 하나일 수 있다.
또한, 도 16의 P1 영역을 확대하여 도시된 도면은 도 9 내지 도 11 중 어느 하나일 수 있다. 다만, 이 경우, 제2 전극(131)의 제1 방향(X)의 폭이 제1 전극(130)의 제1 방향(X)의 폭보다 크게 형성될 수 있다.
또한, 도 16의 P1 영역을 확대하여 도시된 도면은 도 13 일 수 있다. 다만, 이 경우, 제2 전극(131)의 제1 방향(X)의 폭이 제1 전극(130)의 제1 방향(X)의 폭과 동일하게 형성될 수 있다.
P4 영역은 P1 영역과 동일한 구성 및 동일한 형상을 가질 수 있다.
도 15 내지 도 17을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리 장치는 복수의 제3 도전 라인(70) 및 복수의 제2 메모리 셀(MC_2)을 포함할 수 있다.
복수의 제3 도전 라인(70)은 복수의 제2 도전 라인(60) 상에 형성될 수 있다. 복수의 제3 도전 라인(70)은 복수의 제2 도전 라인(60)과 이격되어 형성될 수 있다. 복수의 제2 도전 라인(60)은 복수의 제3 도전 라인(70)과 복수의 제1 도전 라인(50) 사이에 배치될 수 있다.
복수의 제3 도전 라인(70)은 제1 방향(X)으로 서로 나란하게 연장될 수 있다.
도 15에서, 복수의 제1 도전 라인(50) 및 복수의 제3 도전 라인(70)은 서로 평행하게 연장되고, 복수의 제2 도전 라인(60)의 연장 방향에 직교하는 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
복수의 제1 도전 라인(50), 복수의 제2 도전 라인(60), 및 복수의 제3 도전 라인(70)은 각각 복수의 워드 라인 또는 복수의 비트 라인 일 수 있다. 몇몇 실시예에서, 복수의 제1 도전 라인(50) 및 복수의 제3 도전 라인(70)은 각각 복수의 비트 라인이고, 복수의 제2 도전 라인(60)은 각각 공통 워드 라인 일 수 있다. 다른 몇몇 실시예에서, 복수의 제1 도전 라인(50) 및 복수의 제3 도전 라인(70)은 각각 복수의 워드 라인이고, 복수의 제2 도전 라인(60)은 각각 공통 비트 라인 일 수 있다.
복수의 제1 도전 라인(50)과 복수의 제2 도전 라인(60)과의 사이의 복수의 교차 지점에는 각각 복수의 제1 메모리 셀(MC_1)이 배치되고, 복수의 제2 도전 라인(60)과 복수의 제3 도전 라인(70)과의 사이의 복수의 교차 지점에는 각각 복수의 제2 메모리 셀(MC_2)이 배치될 수 있다.
복수의 제2 도전 라인(60)과 복수의 제3 도전 라인(70)과의 사이의 복수의 교차 지점에서, 복수의 제2 메모리 셀(MC_2)은 각각 서로 교차하는 제2 도전 라인(60)과 제3 도전 라인(70) 사이에 배치될 수 있다.
복수의 제2 메모리 셀(MC_2)은 각각 제2 방향(Z)으로 연장되는 필라 모양일 수 있다.
복수의 제2 메모리 셀(MC_2)은 각각 제2 선택 소자층(910), 제2 메모리층(920), 제4 전극(930), 제5 전극(931) 및 제6 전극(932)을 포함할 수 있다.
제6 전극(932) 및 제4 전극(930)은 서로 간에 이격되어 있을 수 있다. 제6 전극(932)은 예를 들어, 복수의 제3 도전 라인(70) 중 하나와 연결될 수 있다. 제4 전극(930)은 예를 들어, 복수의 제2 도전 라인(60) 중 하나와 연결될 수 있다.
제2 선택 소자층(910) 및 제2 메모리층(920)은 제6 전극(932)과 제4 전극(930) 사이에 배치될 수 있다.
제2 선택 소자층(910)은 제6 전극(932)과 제4 전극(930) 사이에 배치될 수 있다. 예를 들어, 제2 선택 소자층(910)은 제6 전극(932)보다 제4 전극(930)에 인접하여 배치될 수 있다. 제2 선택 소자층(910)은 제4 전극(930)과 전기적으로 연결될 수 있다.
제2 메모리층(920)은 제6 전극(932)과 제2 선택 소자층(910) 사이에 배치될 수 있다. 예를 들어, 제2 메모리층(920)은 제4 전극(930)보다 제6 전극(932)에 인접하여 형성될 수 있다. 제2 메모리층(920)은 제6 전극(932)과 전기적으로 연결될 수 있다.
제5 전극(931)은 제2 메모리층(920)과 제2 선택 소자층(910) 사이에 배치될 수 있다. 제5 전극(931)은 제2 메모리층(920) 및 제2 선택 소자층(910)과 각각 전기적으로 연결될 수 있다.
제2 메모리층(920)은 전계에 따라 저항이 변화되는 저항 변화층을 포함할 수 있다. 제2 메모리층(920)은 전이금속 산화물(transition metal oxide)을 포함하거나, 온도에 따라 저항이 변화하는 상변화 (phase change) 물질을 포함하거나, 자성체로 이루어지는 2 개의 전극과, 이들 2 개의 자성체 전극 사이에 개재되는 유전체를 포함하는 MTJ (Magnetic Tunnel Junction) 구조를 가질 수 있다.
제2 층간 절연막(990)은 기판(100) 상에 형성될 수 있다. 제2 층간 절연막(990)은 제2 도전 라인(60) 및 제3 도전 라인(70) 사이에 배치된 복수의 제2 메모리 셀(MC_2)의 측벽을 감쌀 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 제1 선택 소자층
120: 제1 메모리층 130: 제1 전극
131: 제2 전극 132: 제3 전극
140: 제1 도핑층 150: 제2 도핑층

Claims (10)

  1. 기판 상에 배치되고, 제1 방향의 제1 폭을 갖는 제1 전극;
    상기 기판 상에 상기 제1 전극과 상기 제1 방향과 수직인 제2 방향으로 이격되어 배치되고, 상기 제1 방향의 제2 폭을 갖는 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치되는 선택 소자층;
    상기 선택 소자층 내에 상기 제1 전극과 접하고, 제1 농도의 불순물을 포함하는 제1 도핑층;
    상기 선택 소자층 내에 상기 제2 전극과 접하고, 상기 제1 농도보다 작은 제2 농도의 상기 불순물을 포함하는 제2 도핑층; 및
    상기 제1 전극 및 상기 제2 전극 중 어느 하나와 접하는 메모리층을 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 전극의 상기 제1 폭은 상기 제2 전극의 상기 제2 폭보다 크고,
    상기 제1 전극과 상기 제2 전극은 서로 동일한 물질을 포함하는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 제1 전극은 상기 제2 전극보다 상기 기판에 가깝게 배치되는 비휘발성 메모리 장치.
  4. 제 3항에 있어서,
    상기 제2 농도는 0인 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 제1 전극의 상기 제1 폭과 상기 제2 전극의 상기 제2 폭은 서로 동일하고,
    상기 제1 전극과 상기 제2 전극은 서로 다른 물질을 포함하는 비휘발성 메모리 장치.
  6. 기판 상에 배치되고, 제1 방향의 제1 폭을 갖는 제1 전극;
    상기 기판 상에 상기 제1 전극과 상기 제1 방향과 수직인 제2 방향으로 이격되어 배치되고, 상기 제1 폭보다 작은 상기 제1 방향의 제2 폭을 갖는 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치되는 선택 소자층;
    상기 선택 소자층 내에 상기 제1 전극과 접하고, 제1 농도의 불순물을 포함하는 제1 도핑층; 및
    상기 선택 소자층 내에 상기 제2 전극과 접하고, 상기 제1 농도보다 작은 제2 농도의 상기 불순물을 포함하는 제2 도핑층을 포함하는 비휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 제2 전극은 상기 제1 전극보다 상기 기판에 가깝게 배치되는 비휘발성 메모리 장치.
  8. 제 7항에 있어서,
    상기 제2 농도는 0인 비휘발성 메모리 장치.
  9. 기판 상에 배치되고, 제1 방향의 제1 폭을 갖고, 제1 농도의 실리콘(Si)을 포함하는 제1 전극;
    상기 기판 상에 상기 제1 전극과 상기 제1 방향과 수직인 제2 방향으로 이격되어 배치되고, 상기 제1 폭보다 작은 상기 제1 방향의 제2 폭을 갖고, 상기 제1 농도보다 작은 제2 농도의 실리콘(Si)을 포함하는 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되는 선택 소자층을 포함하는 비휘발성 메모리 장치.
  10. 제 9항에 있어서,
    상기 제1 전극은 상기 제2 전극보다 상기 기판에 가깝게 배치되는 비휘발성 메모리 장치.
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