KR20150035787A - 수직 비트라인을 가진 3d 비휘발성 메모리에서 계단 워드라인을 형성하는 방법 - Google Patents

수직 비트라인을 가진 3d 비휘발성 메모리에서 계단 워드라인을 형성하는 방법 Download PDF

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쌘디스크 3디 엘엘씨
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Abstract

3D 비휘발성 메모리는 x, y 및 z-방향들을 갖는 직각좌표들에 의해 정의되는 3차원 패턴으로 배열되고 반도체 기판 상에 z-방향으로 적층된 복수의 평행한 플레인들을 갖는 메모리 소자들을 갖는다. 이것은 수직 로컬 비트라인 및 복수의 계단 워드라인을 갖는다. 각 계단 워드라인은 각 플레인 내에 세그먼트를 갖고, z-방향으로 복수의 플레인들을 횡단하고 각각 x-방향 및 z-방향으로 연장되는 일련의 교번하는 스텝 및 상승부를 갖는다. 계단 워드라인을 가진 다수-플레인 메모리의 슬랩을 형성하는 방법은 각 플레인을 형성하기 위해 하나의 마스킹과 두 마스킹을 가진 공정들을 포함한다.

Description

수직 비트라인을 가진 3D 비휘발성 메모리에서 계단 워드라인을 형성하는 방법{METHOD FOR FORMING STAIRCASE WORD LINES IN A 3D NON-VOLATILE MEMORY HAVING VERTICAL BIT LINES}
이 출원의 요지는 재프로그램가능한 비휘발성 메모리 셀 어레이의 구조, 사용 및 제작이며, 특히 반도체 기판 상에 그리고 위에 형성되는 3차원 어레이의 메모리 저장 소자에 관한 것이다.
컴퓨터 파일, 카메라 사진의 데이터, 및 이외 다른 유형의 호스트에 의해 발생 및/또는 사용되는 데이터를 저장하기 위해 플래시 메모리를 이용하는 재-프로그램가능한 비휘발성 대량 데이터 저장 시스템의 사용이 널리 퍼져있다. 인기있는 형태의 플래시 메모리는 커넥터를 통해 호스트에 착탈가능하게 연결되는 카드이다. 시판되는 많은 서로 다른 플래시 메모리 카드들이 있으며, 예는 등록상표 콤팩트플래시(CF), 멀티미디어카드(MMC), 시큐어 디지털(SD), 미니SD, 마이크로SD, 메모리 스틱, 메모리 스틱 마이크로, xD-픽처 카드, 스마티미디어 및 트랜스플래시 하에 판매되는 것들이다. 이들 카드들은 이들의 명세에 따라 특유의 기계식 플러그 및/또는 전기적 인터페이스를 가지며 호스트의 부분으로서 제공되는 혹은 이에 연결되는 상대측 리셉터클에 끼워넣는다.
광범위하게 사용되는 또 다른 형태의 플래시 메모리 시스템은 플래시 드라이브이며, 이것은 이를 호스트의 USB 리셉터클에 끼워넣음으로써 호스트에 연결하기 위한 범용 직렬 버스(USB) 플러그를 가진 작고 긴 패키지 내 휴대 메모리 시스템이다. 본원의 양수인인 샌디스크 사는 이의 크루저, 울트라 및 익스트림 콘투어 등록상표 하에 플래시 드라이브를 판매한다. 또 다른 형태의 플래시 메모리 시스템에서, 대량의 메모리가 일반적인 디스크 드라이브 대량 데이터 저장 시스템 대신에 호스트 시스템 내에, 이를테면 노트북 컴퓨터 내에 영구적으로 설치된다. 이들 3가지 형태의 대량 데이터 저장 시스템 각각은 일반적으로 동일 유형의 플래시 메모리 어레이를 포함한다. 이들은 또한 일반적으로 자기 자신의 메모리 제어기 및 구동기를 내포하지만 그러나 대신에 메모리가 연결되는 호스트에 의해 실행되는 소프트웨어에 의해 적어도 부분적으로 제어되는 일부 메모리 전용 시스템도 있다. 플래시 메모리는 전형적으로 하나 이상의 집적회로 칩 상에 형성되고 제어기는 또 다른 회로 칩 상에 형성된다. 그러나, 제어기를 포함하는 일부 메모리 시스템, 특히 호스트 내에 내장된 것들에서, 메모리, 제어기 및 구동기는 종종 단일 집적회로 칩 상에 형성된다.
호스트와 플래시 메모리 시스템 간에 데이터가 통신되게 하는 2가지 주요 기술이 있다. 이들 중 하나에서, 시스템에 의해 발생 또는 수신되는 데이터 파일의 어드레스는 시스템을 위해 확립된 별개 범위의 연속한 논리 어드레스 공간에 매핑된다. 어드레스 공간의 정도는 전형적으로 시스템이 취급할 수 있는 전체 범위의 어드레스들을 포함하기에 충분하다. 일 예로서, 자기 디스크 저장 드라이브는 이러한 논리 어드레스 공간을 통해 컴퓨터 또는 다른 호스트 시스템과 통신한다. 호스트 시스템은 이의 파일에 파일 할당 테이블(FAT)에 의해 할당된 논리 어드레스를 파악해 두며 메모리 시스템은 데이터가 저장되는 물리 메모리 어드레스로의 이들 논리 어드레스의 맵을 유지한다. 시판되는 대부분의 메모리 카드 및 플래시 드라이브는 호스트가 일반적으로 인터페이스해 온 자기 디스크 드라이브의 인터페이스를 이 유형의 인터페이스가 에뮬레이트하기 때문에 이 인터페이스를 이용한다.
2가지 기술 중 두 번째에서, 전자 시스템에 의해 발생되는 데이터 파일은 고유하게 식별되고 이들의 데이터는 파일 내에 오프셋에 의해 논리적으로 어드레스된다. 이들 파일 식별자는 이어 메모리 시스템 내에서 물리 메모리 위치들에 직접 매핑된다. 두 유형의 호스트/메모리 시스템 인터페이스이 이를테면 특허 출원 공개번호 US 2006/0184720 A1에서 기술되어 있고 다른 어떤 곳에서 대비된다.
플래시 메모리 시스템은 전형적으로 전기 전하를 개별적으로 저장하는 메모리 셀 어레이와 함께 이들에 저장되는 데이터에 따라 메모리 셀의 임계 레벨을 제어하는 집적회로를 이용한다. 전하를 저장하기 위해 메모리 셀의 부분으로서 대부분 일반적으로 전기적 도전성 플로팅 게이트가 제공되지만 대안적으로 유전체 전하 트랩 물질도 사용된다. NAND 아키텍처는 일반적으로 대용량 대량 저장 시스템을 위해 사용되는 메모리 셀 어레이용으로 바람직하다. 소용량 매모리를 위해 전형적으로 NOR와 같은 다른 아키텍처가 대신 사용된다. 플래시 메모리 시스템의 부분으로서 NAND 플래시 어레이 및 이들의 동작의 예는 미국특허 5,570,315, 5,774,397, 6,046,935, 6,373,746, 6,456,528, 6,522,580, 6,643,188, 6,771,536, 6,781,877 및 7,342,279을 참조할 수 있다.
메모리 셀 어레이에 저장되는 데이터의 각 비트에 대해 필요한 량의 집적회로 면적이 수년간에 걸쳐 현저하게 감소되었으며 이를 더욱 감소시키려는 목적은 여전하다. 그러므로 결과로서 플래시 메모리 시스템의 비용 및 크기가 감소되고 있다. NAND 어레이 아키텍처의 사용이 이에 기여하지만 메모리 셀 어레이의 크기를 감소시키기 위해 다른 수법 또한 채용되어졌다. 이들 다른 수법 중 하나는 반도체 기판 상에, 더 전형적인 단일 어레이 대신에, 서로 다른 플레인 내에 수직으로, 다수의 2차원 메모리 셀 어레이를 형성하는 것이다. 다수의 적층된 NAND 플래시 메모리 셀 어레이 플레인을 가진 집적회로의 예는 미국특허 7,023,739 및 7,177,191에 주어져 있다.
또 다른 유형의 재-프로그램가능한 비휘발성 메모리 셀은, 도전성 상태 혹은 비-도전성 상태(혹은, 대안적으로, 각각 저 또는 고 저항 상태)에 설정될 수 있고, 일부는 추가적으로 부분적으로 도전성 상태에 설정되고 초기 상태로 후속하여 재-설정할 때까지 이 상태에 그대로 있을 수 있는 가변 저항 메모리 소자를 사용한다. 가변 저항 소자는 2차원 어레이에 서로 교차하는 2개의 직교하여 확장하는 도체들(전형적으로 비트라인 및 워드라인) 사이에 개별적으로 연결된다. 이러한 소자의 상태는 전형적으로 교차하는 도체들 상에 가해지는 적합한 전압에 의해 변경된다. 이들 전압은 프로그램 또는 판독되는 선택된 소자와 동일한 도체를 따라 상당수의 다른 비선택된 저항성소자가 연결되기 때문에 이들에도 필연적으로 인가되므로, 이들을 통해 흐를 수 있는 누설 전류를 감소시키기 위해 일반적으로 가변 저항성 소자와 직렬로 다이오드가 연결된다. 상당수의 메모리 셀에 데이터 판독 및 프로그램 동작을 수행하려는 요망은 판독 또는 프로그램 전압이 매우 많은 수의 다른 메모리 셀에도 인가된다. 한 어레이의 가변 저항성 메모리 소자 및 연관된 다이오드의 예는 특허 출원 공개번호 US 2009/0001344 A1에 주어져 있다.
계단 워드라인을 형성하기 위해 메모리 플레인당 하나 또는 2개의 마스크를 사용하는 공정
발명의 일반적인 맥락에 따라, x, y 및 z-방향들을 갖는 직각좌표들에 의해 정의되는 3차원 패턴으로 배열되고 반도체 기판 상에 하부 플레인에서 상부 플레인까지 z-방향으로 적층된 복수의 평행한 플레인들을 갖는 메모리 소자들을 가진 3D 비휘발성 메모리에서; 복수의 로컬 비트라인들은 복수의 층들을 통해 z-방향으로 연장되고, x-방향으로 행들과 y-방향으로 열들을 가진 2차원 사각 어레이의 비트라인 필라들로 배열되고; 3D 비휘발성 메모리는 더욱, y-방향으로 이격되고 복수의 교차점에서 복수의 비트라인 필라 사이에 있고 이들로부터 분리된 복수의 계단 워드라인을 가지며, 개개의 계단 워드라인 각각은 각 플레인 내에 세그먼트를 갖고, z-방향으로 복수의 플레인들을 횡단하고 각각 x-방향 및 z-방향으로 연장되는 일련의 교번하는 스텝 및 상승부를 갖는다.
계단 워드라인을 가진 다수-플레인 메모리의 슬랩을 형성하는 제 1 구현예에 따라, 워드라인층 및 산화물층은 수직으로 교번하여 형성된다. 워드 층이 형성된 후에, 제 1 단부 및 제 2 단부를 갖는 워드라인 세그먼트를 생성하기 위해 제 1 마스크를 사용하여 워드 층 내에 트렌치들이 절개된다. 산화물층이 형성된 후에, 트렌치는 계단 구조를 생성하기 위해 다음 플레인 내 각 워드라인 세그먼트의 제 1 단부에 연결을 위해 각 워드라인 세그먼트의 제 2 단부를 노출시키기 위해서 제 2 마스크를 사용하여 산화물층 내에 절개한다. 각 메모리 플레인이 워드라인 층 및 산화물층으로부터 구성함에 있어서, 이 방법은 각 메모리 플레인을 형성하기 위해 2번의 마스킹을 요구한다.
제 1 실시예에 따라, 플레인 내 각 세그먼트가 하나 이상의 수직 비트라인과 교차하게 계단 워드라인이 형성된다. 이에 따라, 교번하는 워드라인 및 비트라인의 형성은 트렌치의 폭만큼 매번 동일 마스크를 오프셋시킴으로써 달성된다.
제 2 실시예에 따라, 계단 워드라인은 플레인 내 각 세그먼트가 하나의 수직 비트라인과 교차하게 형성된다. 이에 따라, 교번하는 워드라인 및 비트라인의 형성은 트렌치의 폭만큼 이격된 트렌치를 생성하는 마스크를 오프셋시키고 트렌치의 폭의 절반만큼 매번 동일 마스크를 오프셋시킴으로써 달성된다.
계단 워드라인을 가진 다수-플레인 메모리 슬랩의 제 2 구현예에 따라, 각 플레인을 형성하기 위해 평균으로 단지 하나의 마스킹 공정만이 채용된다. 제 1 실시예에서처럼, 각 메모리 플레인은 워드라인층 및 산화물 층을 갖는다. 그러나, 이 제 2 실시예에서 워드라인층은 자기-정렬되고 산화물층에 관하여 형성되고 마스킹 동작을 요구하지 않는다. 따라서, 각 산화물층만이 마스킹 동작을 요구할 것이며, 그럼으로써 제 1 실시예에 비해 플레인당 마스킹 수를 둘에서 하나로 감소시킨다. 이것은 워드라인의 2개의 모서리 및 상승부가 각 트렌치 둘레에 형성되는 동안 산화물층의 상부 고원 상에 워드라인 세그먼트가 종국에 형성하게 되도록, 근본적으로 각 산화물층 내 트렌치를 생성하고 산화물층 위에 워드라인층을 배치함으로써 달성된다. 이어 다음 산화물층이 상부 상에 형성되고 제 2 마스크는 각 트렌치 내 워드라인층의 모서리를 제거하는데 도움을 준다. 이것은 각 플레인 내 워드라인 세그먼트를 효과적으로 격리시켜 생성한다. 각 워드라인 세그먼트는 상승부가 2개의 인접한 플레인 내 2개의 워드라인 세그먼트를 잇는 다른 모서리를 여전히 갖는다.
혁신적인 3차원 가변 저항성 소자 메모리 시스템의 여러 측면, 잇점, 특징 및 상세가 다음의 예시적 예들의 설명에 포함되고, 이 설명은 동반된 도면과 함께 취해질 것이다.
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도 1은 3차원 메모리의 부분의 등가 회로 형태로 이러한 메모리의 아키텍처를 개요적으로 도시한 것이다.
도 2는 도 1의 3차원 메모리를 사용할 수 있는 예시적 메모리 시스템의 블록도 이다.
도 3은 몇몇 구조가 추가된, 도 1의 3차원 어레이의 두 개의 플레인 및 기판의 평면도를 제공한다.
도 4는 데이터를 프로그램하는 영향을 보이기기 위해 주석된, 도 3의 플레인 중 한 플레인의 부분의 확대도이다.
도 5는 데이터를 판독하는 영향을 보이기 위해 주석된, 도 3의 플레인 중 한 플레인의 부분의 확대도이다.
도 6은 예시적 메모리 저장 소자를 도시한 것이다.
도 7은 도 1 및 도 3에 도시된 3D 메모리의 다수의 플레인에 걸쳐 판독 바이어스 전압 및 전류 누설을 도시한 것이다.
도 8은 단일측 워드라인 아키텍처를 개요적으로 도시한 것이다.
도 9는 단일측 워드라인 아키텍처를 가진 3D 어레이의 한 플레인 및 기판을 도시한 것이다.
도 10은 도 8 및 도 9의 단일측 워드라인 아키텍처 3-D 어레이에서 누설 전류의 제거를 도시한 것이다.
도 11a는 길이 y1를 갖는 한 세그먼트의 전역 비트라인(GBL1)을 통해 감지 증폭기에 로컬 비트라인(LBL11)이 결합된 것을 도시한 것이다.
도 11b는 길이 y2를 갖는 한 세그먼트의 전역 비트라인(GBL1)을 통해 감지 증폭기에 로컬 비트라인(LBL13)이 결합된 것을 도시한 것이다.
도 12는 워드라인 구동기와 감지 증폭기 사이에 선택된 셀 M의 회로 경로를 따른 저항을 도시한 것이다.
도 13은 비트라인 전압을 기준 전압에 고정되게 유지하는 비트라인 제어 회로를 도시한 것이다.
도 14는 계단 워드라인을 갖는 구조를 가진 3D 어레이의 부분의 등각도 이다.
도 15는 다음 메모리층으로 워드라인(310) 스텝이 비트라인들 사이 내에 만들어지는 실시예에 따른 y-방향을 따른 3D 어레이의 단면도이다.
도 16는 여러 스태거된 워드라인 스텝이 가능한 한 밀접하게 적층되는 실시예에 따른 y-방향을 따른 3D 어레이의 단면도이다.
도 17은 계단 워드라인을 가진 3D 어레이를 제작하기 위해 일련의 프로세스 단계들을 위에서부터 아래로 도시한 것이다.
도 18은 3D 어레이의 메모리 층 위에 수직 구조로서 형성된 워드라인 구동기를 도시한 것이다.
도 19a는 x-z 플레인 상에 투사된 효율적인 3D 어레이의 개요적인 단면도이다.
도 19b는 도 19a에 개요적으로 도시된 효율적인 3D 어레이의 장치 구조를 도시한 것이다.
도 20도 또 다른 실시예에 따라 x-z 플레인 상에 투사된 효율적인 3D 어레이의 개요적인 단면도이다.
도 21은 도 19에 도시된 것과 유사한 효율적인 3D 어레이의 부분의 등각도이다.
도 22a는 트렌치가 워드라인 층 내에서 에칭될 수 있게 마스킹 층이 워드라인 층위에 놓여진 것을 포함하는, 도 19에 도시된 효율적인 3D 어레이를 제작하기 위한 일련의 프로세스 단계들 중 하나를 도시한 것이다.
도 22b는 트렌치가 워드라인 층 내에 에칭되는 것을 포함하는, 도 19에 도시된 효율적인 3D 어레이를 제작하기 위한 일련의 프로세스 단계들 중 하나를 도시한 것이다.
도 22c는 산화물층이 워드라인 층 위에 마스킹 층이 피착되는 것을 포함하는, 도 19에 도시된 효율적인 3D 어레이를 제작하기 위한 일련의 프로세스 단계들 중 하나를 도시한 것이다.
도 22d는 트렌치가 산화물층 내에 에칭되는 것을 포함하는, 도 19에 도시된 효율적인 3D 어레이를 제작하기 위한 일련의 프로세스 단계들 중 하나를 도시한 것이다.
도 22e는 제 2 워드라인 층이 산화물층 위에 형성되고, 산화물층 내 트렌치를 통해 아래쪽 워드라인 층에 연결되는 것을 포함하는, 도 19에 도시된 효율적인 3D 어레이를 제작하기 위한 일련의 프로세스 단계들 중 하나를 도시한 것이다.
도 22f는 트렌치가 제 2 워드라인 층 내에 에칭되는 것을 포함하는, 도 19에 도시된 효율적인 3D 어레이를 제작하기 위한 일련의 프로세스 단계들 중 하나를 도시한 것이다.
도 22g는 워드라인의 계단 구조를 형성하기 위해 다음 산화물층 및 마스킹 층에 대해 도 22c에 도시된 것에서와 같이 프로세스 자체가 반복하는 것을 포함하는, 도 19에 도시된 효율적인 3D 어레이를 제작하기 위한 일련의 프로세스 단계들 중 하나를 도시한 것이다.
도 22h는 워드라인의 계단 구조를 계속하여 형성하기 위해 산화물층 내에 트렌치가 에칭되는 도 22d에 도시된 것에서와 같이 프로세스 자체가 반복하는 것을 포함하는, 도 19에 도시된 효율적인 3D 어레이를 제작하기 위한 일련의 프로세스 단계들 중 하나를 도시한 것이다.
도 23은 R/W 소자를 설정 또는 재설정하기 위한 바이어스 조건을 도시한 것이다.
도 24a는 고용량 로컬 비트라인 스위치를 위한 아키텍처를 도시한 사시도이다.
도 24b는 고용량 로컬 비트라인 스위치의 또 다른 실시예를 도시한 것이다.
도 25는 라인 z-z을 따른 도 24a에 도시된 스위치의 단면도이다.
도 26는 워드라인에 수직한, 전역 비트라인을 따른 y-방향으로부터 단면도로 예시적 3D 메모리 장치의 전체 구성에서 수직 선택 장치를 도시한 것이다.
도 27은 도 21에 도시된 3D 아키텍처를 위한 선택층 2 내 수직 스위치의 단면의 x-y 플레인에서의 개요도이다.
도 28은 메모리 층 위에 N+ 폴리 층을 피착하고, P-폴리를 피착하고 이어 N+ 폴리를 피착하는 단계를 포함하는, 수직 스위치층 2을 형성하는 프로세스를 도시한 것이다.
도 29a는 메모리층 위에 수직 스위치층 2의 사시도이며 NPN 슬랩으로부터 개개의 채널 필라를 형성하는 프로세스를 도시한 것이다.
도 29b는 개개의 채널 필라가 형성된 후에 도 29a의 상부 평면도이다.
도 30a은 채널 필라 위에 게이트 산화물층을 피착하는 단계를 도시한 x-축선을 따른 단면도이다.
도 30b은 도 30a의 y-축선을 따른 단면도이다.
도 31a는 게이트 산화물 층. 위에 게이트 물질층을 피착하는 단계를 도시한 x-축선을 따른 단면도이다.
도 31b는 인접한 한 쌍의 절연된 채널 필라 사이의 간격이 게이트 물질로 채워진 것을 보인 도 31a의 y-축선을 따른 단면도이다.
도 32a는 게이트 물질층의 추가의 에치백을 도시한 x-축선을 따른 단면도이다.
도 32b는 도 32a의 y-축선을 따른 단면도이다.
도 33a는 수직 스위치층 2을 완성하기 위해 임의의 피트 및 갭을 채우기 위해 산화물을 피착하는 프로세스를 도시한 x-축선을 따른 단면도이다.
도 33b는 x-축선을 따른 선택 게이트 라인에 의해 제어되는 한 어레이의 TFT를 갖는 완성된 수직 스위치층 2의 도 33a의 y-축선을 따른 단면도이다.
도 34a는 상부 금속층에 전역 비트라인 GBL을 형성하는 프로세스를 도시한 x-축선을 따른 단면도이다.
도 34b는 도 34a의 y-축선을 따른 단면도이다.
도 35는 금속 라인들 사이의 갭을 채우는 프로세스를 도시한 x-축선을 따른 단면도이다.
도 36은 계단 워드라인을 가진 메모리층의 슬랩(400)을 도시한 것이다.
도 37a는 산화물 피착 및 마스킹 후에 슬랩(400)의 y-방향을 따른 단면도이다.
도 37b는 도 37a에 도시된 슬랩의 z-방향을 따른 평면도이다.
도 38a는 산화물 에칭 후에 슬랩(400)의 y-방향을 따른 단면도이다.
도 38b는 도 38a에 도시된 슬랩의 z-방향을 따른 평면도이다.
도 39는 제 1 산화물층 위에 제 1 워드라인 WL 물질층의 피착 후에 슬랩의 y-방향을 따른 단면도이다.
도 40는 제 2 산화물층의 피착 후에 슬랩의 y-방향을 따른 단면도이다.
도 41a는 마스킹 후에 슬랩의 y-방향을 따른 단면도이다.
도 41b는 도 41a에 도시된 슬랩의 z-방향을 따른 평면도이다.
도 42a는 산화물 에칭 후에 슬랩(400)의 y-방향을 따른 단면도이다.
도 42b는 도 42a에 도시된 슬랩의 z-방향을 따른 평면도이다.
도 43은 WL 물질 에칭 후에 슬랩(400)의 y-방향을 따른 단면도이다.
도 44는 산화물 충전층의 피착 후에 슬랩의 y-방향을 따른 단면도이다.
도 45는 산화물 에칭 후에 슬랩의 y-방향을 따른 단면도이다.
도 46은 제 1 WL 물질층의 좌측 모서리가 제거되고 산화물로 대체된 후에 제 2 산화물층 위에 제 2 워드라인 WL 물질층의 피착 후에 슬랩의 y-방향을 따른 단면도이다.
먼저 도 1을 참조하면, 3차원 메모리(10)의 아키텍처가 이러한 메모리의 부분의 등가 회로의 형태로 개요적으로 그리고 일반적으로 도시되었다. 이것은 위에 요약된 3차원 어레이의 구체적 예이다. 표준 3차원 직각좌표 시스템(11)은 기준을 위해 사용되고, 벡터 x, y 및 z의 각각의 방향은 다른 두 개와 직교한다.
내부 메모리 소자를 외부 데이터 회로에 선택적으로 연결하기 위한 회로는 바람직하게는 반도체 기판(13) 내에 형성된다. 이 특정 예에서, 2차원 어레이의 선택 또는 전환 장치(Qxy)가 이용되며, x는 x-방향으로 장치의 상대적 위치를 주며 y는 y-방향으로 이의 상대적 위치를 준다. 개개의 장치(Qxy)는 예로서, 선택 게이트 또는 선택 트랜지스터일 수 있다. 전역 비트라인(GBLX)은 y-방향으로 연장되고 첨자로 나타낸 x-방향으로 상대적 위치를 갖는다. 전역 비트라인(GBLX)은, 판독 및 또한 전형적으로 프로그램 동안에 특정 전역 비트라인에 연결된 한 선택 장치만이 한번에 턴 온될지라도, x-방향으로 동일 위치를 갖는 선택 장치(Q)의 소스 또는 드레인에 개별적으로 연결될 수 있다. 개개의 선택 장치(Q)의 소스 또는 드레인 중 다른 것은 로컬 비트라인(LBLxy) 중 하나에 연결된다. 로컬 비트라인은 z-방향으로 수직으로 연장되고, x(행) 및 y(열) 방향으로 정규 2차원을 형성한다.
한 세트의(이 예에서, 한 행으로서 지정된) 로컬 비트라인을 대응하는 전역 비트라인에 연결하기 위해서, 제어 게이트 라인(SGy)이 x-방향으로 연장되고 y-방향으로 공통의 위치를 갖는 단일의 한 행의 선택 장치(Qxy)의 제어 단자(게이트)에 연결한다. 그러므로, 선택 장치(Qxy)는 제어 게이트 라인(SGy) 중 어느 것이 이에 연결된 선택 장치들을 턴 온하는 전압을 수신하는가에 따라, 한번에 x-방향(y-방향으로 동일 위치를 갖는)에 걸쳐 한 행의 로컬 비트라인(LBLxy)을 전역 비트라인(GBLX)의 대응하는 것에 연결한다. 나머지 제어 게이트 라인은 이들의 연결된 선택 장치를 오프로 유지하는 전압을 수신한다. 로컬 비트라인(LBLxy) 각각에 한 선택 장치(Qxy)만이 사용되므로, 두 x 및 y-방향으로 반도체 기판에 걸쳐 어레이의 피치를 매우 작게 할 수 있고, 이에 따라 메모리 저장 소자의 밀도를 크게 할 수 있음에 유념할 수 있다.
메모리 저장 소자(Mzxy)는 기판(13) 위에 z-방향으로 서로 다른 거리에 위치된 복수의 플레인 내에 형성된다. 두 개의 플레인 1 및 플레인 2가 도 1에 도시되었지만 전형적으로 더 있을 것이며, 이를테면 4, 6 또는 훨씬 더 많을 것이다. 거리 z에 각 플레인 내에, 워드라인(WLzy)은 x-방향으로 연장되고, 로컬 비트라인들(LBLxy) 간에 y-방향으로 이격되어 있다. 각 플레인의 워드라인(WLzy)은 개별적으로, 워드라인의 양측에 로컬 비트라인(LBLxy)의 인접한 두 개와 교차한다. 개개의 메모리 저장 소자(Mzxy)는 이들 개개의 교차점들에 인접하여 한 로컬 비트라인(LBLxy)과 한 워드라인(WLzy) 사이에 연결된다. 그러므로, 개개의 메모리 소자(Mzxy)는 로컬 비트라인(LBLxy) 및 워드라인(WLzy) -이들 사이에 메모리 소자가 연결된다- 상에 적합한 전압을 가함으로써 어드레스할 수 있다. 전압은 메모리 소자의 상태가 현존 상태에서 요망되는 새로운 상태로 변하게 하는데 필요한 전기적 자극을 제공하게 선택된다. 이들 전압의 레벨, 기간 및 이외 다른 특징들은 메모리 소자용으로 사용되는 물질에 따른다.
3차원 메모리 셀 구조의 각 "플레인"은 전형적으로, 도전성 워드라인(WLzy)이 위치되는 한 층과, 플레인을 서로로부터 전기적으로 분리하는 유전체 물질의 또 다른 층인, 적어도 2개의 층으로 형성된다. 예를 들면, 메모리 소자(Mzxy)의 구조에 따라, 각 플레인 내에는 추가의 층이 있을 수도 있다. 플레인은 반도체 기판 상에 수직으로 적층되고, 로컬 비트라인(LBLxy)은 로컬 비트라인이 확장하는 각 플레인의 저장 소자(Mzxy)에 연결된다.
도 2는 도 1의 3차원 메모리(10)를 사용할 수 있는 예시적 메모리 시스템의 블록도이다. 감지 증폭기 및 I/O 회로(21)는 어드레스된 저장 소자(Mzxy)에 저장된 데이터를 나타내는 도 1의 전역 비트라인(GBLX)으로 병렬로 아날로그 전기량을 제공하고(프로그램 동안에) 수신(판독 동안에)하기 위해 연결된다. 회로(21)는 전형적으로 판독 동안에 이들 전기적 량을 디지털 데이터 값으로 변환하기 위해 감지 증폭기를 내포하며, 디지털 값은 이어 라인(23)을 통해 메모리 시스템 제어기(25)에 전달된다. 반대로, 어레이(10)에 프로그램될 데이터는 제어기(25)에 의해 감지 증폭기 및 I/O 회로(21)에 보내지고, 이것은 이어 이 데이터를 전역 비트라인(GBLX) 상에 적합한 전압을 가함으로써 어드레스된 메모리 소자에 프로그램한다. 2진 동작에 있어서, 한 전압 레벨은 전형적으로 2진 "1"을 나타내기 위해 전역 비트라인 상에 가해지고 2진 "0"을 나타내기 위해 또 다른 전압 레벨이 가해진다. 메모리 소자는 각각의 워드라인 선택 회로(27) 및 로컬 비트라인 회로(29)에 의해 워드라인(WLzy) 및 선택 게이트 제어 라인(SGy) 상에 가해진 전압에 의해 판독 또는 프로그램하기 위해 어드레스된다. 도 1의 특정한 3차원 어레이에서, 한 시각에 선택 장치(Qxy)를 통해 전역 비트라인(GBLX)에 연결되는 로컬 비트라인(LBLxy) 중 어느 것과 선택된 워드라인 간에 놓인 메모리 소자는 선택 회로(27, 29)를 통해 적합한 전압이 인가됨으로써 프로그램 또는 판독을 위해 어드레스될 수 있다.
메모리 시스템 제어기(25)는 전형적으로 호스트 시스템(31)으로부터 데이터를 수신하고 데이터를 호스트 시스템(31)에 보낸다. 제어기(25)는 일반적으로 이러한 데이터 및 동작 정보를 일시적으로 저장하기 위한 상당량의 랜덤-액세스-메모리(RAM)(34)를 내포한다. 판독 또는 프로그램되는 데이터의 지령, 상황(status) 신호 및 어드레스도 제어기(25)와 호스트(31) 간에 교환된다. 메모리 시스템은 매우 다양한 호스트 시스템들과 동작한다. 이들은 개인용 컴퓨터(PC), 랩탑 및 이외 다른 휴대 컴퓨터, 셀룰라 전화, 개인용 디지털 보조장치(PDA), 디지털 스틸 카메라, 디지털 무비 카메라 및 휴대 오디오 플레이어를 포함한다. 호스트는 전형적으로 메모리 시스템의 상대측 메모리 시스템 플러그(35)를 받아들이는 하나 이상의 유형의 메모리 카드 또는 플래시 드라이브를 위한 내장형 리셉터클(33)을 포함하는데 일부 호스트는 메모리 카드가 끼워지는 어댑터의 사용을 요구하며, 이외 다른 것들은 이들 간에 케이블의 사용을 요구한다. 대안적으로, 메모리 시스템은 이의 내부 부분으로서 호스트 시스템에 내장될 수 있다.
메모리 시스템 제어기(25)는 호스트로부터 수신된 지령을 디코더/구동기 회로(37)에 전달한다. 유사하게, 메모리 시스템에 의해 발생된 상황 신호는 회로(37)로부터 제어기(25)에 통신된다. 회로(37)는 제어기가 거의 모든 메모리 동작을 제어하는 경우엔 간단한 로직 회로일 수 있고, 혹은 주어진 지령을 수행하는데 필요한 반복적인 메모리 동작의 적어도 일부를 제어하기 위해 상태 머신을 포함할 수 있다. 지령을 디코딩하여 나온 제어 신호는 회로(37)로부터 워드라인 선택 회로(27), 로컬 비트라인 선택 회로(29) 및 감지 증폭기 및 I/O 회로(21)에 인가된다. 또한, 호스트로부터 지령을 수행하기 위해서 어레이(10) 내에 액세스될 메모리 소자의 물리 어드레스를 전달하는, 제어기로부터 어드레스 라인(39)이 회로(27, 29)에 연결된다. 물리 어드레스는 호스트 시스템(31)으로부터 수신된 논리 어드레스에 대응하며, 변환은 제어기(25) 및/또는 디코더/구동기(37)에 의해 행해진다. 결국, 회로(29)는 부분적으로 선택된 로컬 비트라인(LBLxy)을 전역 비트라인(GBLX)에 연결하기 위해 선택 장치(Qxy)의 제어 소자 상에 적합한 전압을 가함으로써 어레이(10) 내에 지정된 저장 소자를 부분적으로 어드레스한다. 어드레스하는 것은 회로(27)가 적합한 전압을 어레이의 워드라인(WLzy)에 인가함으로써 완료된다.
도 2의 메모리 시스템이 도 1의 3차원 메모리 소자 어레이(10)를 이용할지라도, 시스템은 이 어레이 아키텍처만의 사용으로 제한되지 않는다. 주어진 메모리 시스템은 대안적으로 이 유형의 메모리를 NAND 메모리 셀 어레이 아키텍처를 갖는 플래시와 같은 플래시 메모리, 자기 디스크 드라이브 또는 이외 일부 떤 다른 유형의 메모리를 포함하는 이외 또 다른 유형과 결합할 수 있다. 다른 유형의 메모리는 자신의 제어기를 가질 수 있고, 혹은 일부 경우에, 특히 동작 레벨에서 두 유형의 메모리 간에 얼마간의 호환성이 있다면, 제어기(25)를 3차원 메모리 셀 어레이(10)과 공유할 수도 있다.
도 1의 어레이 내 메모리 소자(Mzxy) 각각이 이의 상태를 인입 데이터에 따라 변경하거나 이의 현존의 저장 상태를 판독하기 위해 개별적으로 어드레스될 수 있을지라도, 어레이를 다수의 메모리 소자의 유닛으로 병렬로 프로그램 및 판독하는 것이 확실히 바람직하다. 도 1의 3차원 어레이에서, 한 플레인 상에 한 행의 메모리 소자는 병렬로 프로그램 및 판독될 수 있다. 병렬로 동작되는 메모리 소자의 수는 선택된 워드라인에 연결된 메모리 소자의 수에 따른다. 일부 어레이에서, 워드라인은 이들의 길이를 따라 연결된 총 메모리 소자 수의 부분만 병렬 동작을 위해 어드레스될 수 있도록 세그먼트될 수 있는데(도 1에 도시되지 않음), 즉, 메모리 소자는 세그먼트 중 선택된 세그먼트에 연결된다.
데이터가 폐용(obsolete)되어진 이전에 프로그램된 메모리 소자는 어드레스되어 이들이 이전에 프로그램되었던 상태로부터 재-프로그램될 수 있다. 그러므로, 병렬로 재-프로그램되는 메모리 소자의 상태는 대부분 자주 이들 간에 서로 다른 출발 상태들을 가질 것이다. 이것은 많은 메모리 소자 물질에겐 수락가능하지만 일반적으로 일 그룹의 메모리 소자를 이들이 재-프로그램되기 전에 공통의 상태로 재-설정하는 것이 바람직하다. 이 목적을 위해서, 메모리 소자는 블록들로 그룹화될 수 있는데, 각 블록의 메모리 소자는 이들을 차후에 프로그램하는 것에 대비하여, 공통 상태, 바람직하게는 프로그램된 상태로 동시에 재설정된다. 사용되는 메모리 소자 물질이 제 2 상태에서 다시 제 1 상태로 변경되는데 걸리는 시간보다 현저히 미만의 시간 내에 제 1에서 제 2 상태로 변경하는 특징이 있다면, 재설정 동작은 바람직하게는 더 긴 시간이 걸리는 변이가 있게 선택된다. 그러면 프로그램하는 것은 재설정보다 더 빠르게 행해진다. 폐용 데이터 이외의 아무 것도 내포하지 않는 블록의 메모리 소자를 재설정하는 것은 전형적으로 대개의 경우 백그라운드에서 달성되고, 따라서 메모리 시스템의 프로그램 수행에 악영향을 미치지 않기 때문에, 더 긴 재설정 시간은 일반적으로 문제가 되지 않는다.
메모리 소자의 블록 재-설정의 사용으로, 3차원 어레이의 가변 저항성 메모리 소자는 현재 플래시 메모리 셀 어레이와 유사한 방식으로 동작될 수 있다. 한 블록의 메모리 소자를 공통 상태에 재설정하는 것은 한 블록의 플래시 메모리 셀을 소거된 상태로 소거하는 것에 대응한다. 여기에서 개개의 블록의 메모리 소자는 복수의 페이지의 저장 소자로 더욱 분할될 수 있고, 페이지의 메모리 소자는 함께 프로그램 및 판독된다. 이것은 플래시 메모리에서 페이지의 사용과 같다. 개개의 페이지의 메모리 소자는 함께 프로그램 및 판독된다. 물론, 프로그램할 때, 재설정 상태에 의해 나타내는 데이터를 저장할 메모리 소자는 재설정 상태로부터 변경되지 않는다. 저장되는 데이터를 나타내기 위해서 또 다른 상태로 변경될 필요가 있는 페이지의 메모리 소자는 프로그램 동작에 의해 변경된 자신들의 상태를 갖는다.
이러한 블록 및 페이지의 사용의 예가 도 1의 어레이의 플레인 1 플레인 2의 개요적 평면도를 제공하는 도 3에 도시되었다. 플레인 각각에 걸쳐 확장하는 서로 다른 워드라인(WLzy) 및 플레인을 통해 확장하는 로컬 비트라인(LBLxy)이 2차원으로 도시되었다. 개개의 블록은 플레인들 중 단일 플레인 내에서, 한 워드라인의 양측에, 혹은 워드라인이 세그먼트된다면 한 세그먼트의 워드라인에 연결된 메모리 소자로 구성된다. 그러므로, 어레이의 각 플레인 내엔 매우 많은 수의 이러한 블록들이 있다. 도 3에 도시된 블록에서, 한 워드라인(WL12)의 양측에 연결된 메모리 소자(M114, M124, M134, M115, M125, M135) 각각은 블록을 형성한다. 물론, 워드라인의 길이를 따라 연결되는 더욱 많은 메모리 소자가 있을 것이지만 간단히 하기 위해 이들 중 몇 개만이 도시되었다. 각 블록의 메모리 소자는 단일 워드라인과 로컬 비트라인의 상이한 것들 사이에, 즉, 도 3에 도시된 블록에 있어서는 워드라인(WL12)과 각각의 로컬 비트라인(LBL12, LBL22, LBL32, LBL13, LBL23, LBL33) 사이에 연결된다.
또한, 페이지가 도 3에 도시되었다. 기술되는 구체적 실시예에서, 블록당 2개의 페이지가 있다. 한 페이지는 블록의 워드라인의 일측을 따라 메모리 소자에 의해 형성되고, 다른 페이지는 워드라인의 반대 측을 따라 메모리 소자에 의해 형성된다. 도 3에 표시된 예시적 페이지는 메모리 소자(M114, M124, M134)에 의해 형성된다. 물론, 페이지는 전형적으로 한번에 대량의 데이터를 프로그램 및 판독할 수 있기 위해서 매우 많은 수의 메모리 소자를 가질 것이다. 설명을 간단하게 하기 위해서 도 3의 페이지의 저장 소자 중 몇 개만이 포함된다.
도 2의 메모리 시스템에서 어레이(10)로서 동작할 때, 도 1 및 도 3의 메모리 어레이의 예시적 재설정 동작, 프로그램 동작 및 판독 동작이 이제 기술될 것이다. 이들 예에 있어서, 메모리 소자(Mzxy) 각각은 메모리 소자에 걸쳐 서로 다른 극성의 전압(또는 전류)을, 혹은 극성은 같으나 크기 및/또는 기간이 상이한 전압을 가함으로써 서로 다른 저항 레벨들의 2개의 안정된 상태들 간에 전환될 수 있는 비휘발성 메모리 물질을 포함하는 것으로 취해진다. 예를 들면, 한 부류의 물질은 전류를 한 방향으로 소자를 통하게 함으로써 고 저항 상태에, 그리고 전류를 다른 방향으로 소자를 통하게 함으로써 저 저항 상태에 놓여질 수 있다. 또는, 동일 전압 극성을 사용하여 전환하는 경우에, 한 소자는 고 저항 상태로 전환하기 위해 더 높은 전압 및 더 짧은 시간을, 그리고 저 저항 상태로 전환하기 위해 더 긴 시간을 필요로 할 수 있다. 이들은 메모리 소자 상태에 따라, "0" 또는 "1"인, 데이터의 1 비트의 저장을 나타내는 개개의 메모리 소자의 2개의 메모리 상태이다.
한 블록의 메모리 소자를 재설정(소거)하기 위해서, 이 블록 내 메모리 소자는 이들의 고 저항 상태에 놓여진다. 이 상태는 현재 플래시 메모리 어레이에서 사용되는 관례에 따라 논리 데이터 상태 "1"로서 지정될 것이지만 대안적으로 "0"인 것으로 지정될 수도 있을 것이다. 도 3에 예에 의해 보인 바와 같이, 블록은 한 워드라인(WL) 또는 이의 세그먼트에 전기적으로 연결되는 모든 메모리 소자를 포함한다. 블록은 함께 재설정되는 어레이 내 최소 유닛의 메모리 소자이다. 이것은 수 천개의 메모리 소자를 포함할 수 있다. 워드라인의 일측 상에 한 행의 메모리 소자가 예를 들면, 이들 중 1000 개를 포함한다면, 블록은 워드라인의 양측에 2개의 행들로부터 2000개의 메모리 소자를 가질 것이다.
예로서 도 3에 도시된 블록을 사용하여, 블록의 모든 메모리 소자를 재설정하기 위해 다음 단계들이 취해질 수 있다.
1. 도 2의 감지 증폭기 및 I/O 회로(21)에 의해, 모든 전역 비트라인(도 1 및 도 3의 어레이 내 GBL1, GBL2, GBL3)을 제로 볼트에 설정한다.
2. 블록의 한 워드라인의 양측에 적어도 2개의 선택 게이트 라인을 H' 볼트에 설정하며, 따라서 y-방향으로 워드라인의 각 층 상에 로컬 비트라인은 이들의 선택 장치들을 통해 이들의 각각의 전역 비트라인들에 연결되고 따라서 제로 볼트가 된다. 전압 H'을 일 범위의 1 ~ 3 볼트 내 어떤 것인 전형적으로 2 볼트같이, 선택 장치(Qxy)을 턴 온하기에 충분히 높게 한다. 도 4에 도시된 블록은 워드라인(WL12)을 포함하는데, 이 워드라인의 양측에 선택 게이트 라인(SG2, SG3)(도 1)은 선택 장치(Q12, Q22, Q32, Q13, Q23, Q33)을 턴 온하기 위해서, 도 2의 회로(29)에 의해, H' 볼트에 설정된다. 이것은 x-방향으로 확장하는 2개의 인접한 행들 내 로컬 비트라인(LBL12, LBL22, LBL32, LBL13, LBL23, LBL33)의 각각을 전역 비트라인(GBL1, GBL2, GBL3)의 각각에 연결되게 한다. y-방향으로 서로에 인접한 로컬 비트라인 중 두 개는 단일 전역 비트라인에 연결된다. 이어, 이들 로컬 비트라인은 전역 비트라인의 제로 볼트에 설정된다. 나머지 로컬 비트라인은 바람직하게는 연결되지 않은 채로 있게 하고 이들의 전압들은 플로팅된다.
3. 재설정되는 블록의 워드라인을 H 볼트에 설정한다. 이 재설정 전압 값은 메모리 소자에 전환 물질에 따르며, 1 볼트의 몇분의 1 내지 몇 볼트 사이일 수 있다. 선택된 플레인 1의 다른 워드라인 및 다른 선택되지 않은 플레인들 상에 모든 워드라인을 포함하여, 어레이의 모든 다른 워드라인은 제로 볼트에 설정된다. 도 1 및 도 3의 어레이에서, 워드라인(WL12)은 H 볼트에 놓여지고, 어레이 내 모든 다른 워드라인은 모두가 도 2의 회로(27)에 의해 제로 볼트에 놓여진다.
결과는 H 볼트가 블록의 메모리 소자 각각에 걸쳐 가해지는 것이다. 도 3의 예시적 블록에서, 이것은 메모리 소자(M114, M124, M134, M115, M125, M135)를 포함한다. 예로서 사용되는 유형의 메모리 물질에 있어서, 이들 메모리 소자를 통하는 결과적인 전류는 이미 고 저항 상태에 있지 않은 이들 중 어느 것이든 이 재-설정 상태에 놓여진다.
한 워드라인만이 비-제로 전압을 갖기 때문에 어떠한 스트레이 전류도 흐르지 않을 것임에 유의할 수 있다. 블록의 한 워드라인 상에 전압은 전류를 블록의 메모리 소자를 통해서만 그라운드로 흐르게 할 수 있다. 또한, 비선택되고 전기적으로 플로팅된 로컬 비트라인의 임의의 것을 H 볼트까지 구동할 수 있는 것은 아무 것도 없으며, 따라서 블록 밖의 어레이의 임의의 다른 메모리 소자에 걸쳐 어떠한 전압차도 존재하지 않을 것이다. 그러므로, 다른 블록 내 비선택된 메모리 소자에 걸쳐 이들을 우발적으로 교란 또는 재설정되게 할 수 있는 어떠한 전압도 인가되지 않는다.
또한, 워드라인과 인접 선택 게이트와의 임의의 결합을 각각 H 또는 H'에 설정함으로써 다수의 블록이 동시에 재설정될 수 있음에 유의할 수 있다. 이 경우에, 이렇게 행함에 대한 유일한 불이익은 증가된 수의 메모리 소자를 동시에 재설정하기 위해 요구되는 전류량의 증가이다. 이것은 요구되는 파워 서플라이의 크기에 영향을 미친다.
페이지의 메모리 소자는 바람직하게는 메모리 시스템 동작의 병행도를 증가시키기 위해서 동시에 프로그램된다. 도 3에 나타낸 페이지의 확장된 버전이 도 4에 제공되었고 프로그램 동작을 예시하기 위해 주석이 추가되었다. 페이지의 개개의 메모리 소자는 초기엔 이의 블록의 모든 메모리 소자가 이전에 재설정되어 있기 때문에 이들의 재설정 상태에 있다. 재설정 상태는 여기에서는 논리 데이터 "1"을 나타내기 위해 취해진다. 이들 메모리 소자 중 임의의 것이 페이지에 프로그램되는 인입 데이터에 따라 논리 데이터 "0"을 저장하기 위해, 이들 메모리 소자는 이들의 저 저항 상태인 이들의 설정 상태로 전환되고, 반면 페이지의 나머지 메모리 소자는 재설정 상태에 그대로 있는다.
페이지를 프로그램하기 위해서, 한 행의 선택 장치만이 턴 온되어, 한 행의 로컬 비트라인만을 전역 비트라인에 연결하게 된다. 이 연결은 대안적으로 블록의 양 페이지의 메모리 소자가 2개의 순차적 프로그래밍 사이클에서 프로그램될 수 있게 하는데, 이것은 재설정 및 프로그래밍 유닛 내 메모리 소자 수를 같아지게 한다.
도 3 및 도 4를 참조하면, 메모리 소자(M114, M124, M134)의 지시된 한 페이지 내에서 예시적 프로그램 동작은 다음과 같이 기술된다.
1. 전역 비트라인 상에 놓여지는 전압은 프로그램을 위해 메모리 시스템에 의해 수신되는 데이터의 패턴에 따른다. 도 4의 예에서, GBL1은 논리 데이터 비트 "1", GBL2은 논리 비트 "0" 및 GBL3은 논리 비트 "1"을 전달한다. 비트라인은 도시된 바와 같이, 각각 대응하는 전압(M, H, M)에 설정되며, M 레벨 전압은 높지만 메모리 소자를 프로그램하기엔 충분하지 않으며, H 레벨은 메모리 소자를 프로그램된 상태가 되게 할만큼 충분히 높다. M 레벨 전압은 제로 볼트와 H 사이의, H 레벨 전압의 약 절반일 수 있다. 예를 들면, M 레벨은 0.7 볼트일 수 있고, H 레벨은 1.5 볼트일 수 있다. 프로그램하기 위해 사용되는 H 레벨은 재설정 또는 판독하기 위해 사용되는 H 레벨과 동일할 필요는 없다. 이 경우에, 수신된 데이터에 따라, 메모리 소자(M124)가 프로그램되고 있는 동안에, 메모리 소자(M114, M134)는 이들의 재설정 상태에 그대로 있는다. 그러므로, 프로그램 전압은 다음 단계들에 의해 이 페이지의 메모리 소자(M124)에만 인가된다.
2. 이 경우엔 선택된 워드라인(WL12)인 프로그램되는 페이지의 워드라인을 0 볼트에 설정한다. 이것은 페이지의 메모리 소자가 연결되는 유일한 워드라인이다. 모든 플레인 상에 다른 워드라인 각각은 M 레벨에 설정된다. 이들 워드라인 전압은 도 2의 회로(27)에 의해 인가된다.
3. 프로그램하기 위한 페이지를 선택하기 위해서, 선택된 워드라인 밑과 양측에 선택 게이트 라인들 중 하나를 H' 전압 레벨에 설정한다. 도 3 및 도 4에 나타낸 페이지에 있어서, 선택 장치(Q12, Q22, Q32)(도 1)을 턴 온하기 위해서 H' 전압이 선택 게이트 라인(SG2) 상에 놓여진다. 모든 다른 선택 게이트 라인, 즉 이 예에서 라인(SG1, SG3)은 이들의 선택 장치를 오프로 유지하기 위해서 0 볼트에 설정된다. 선택 게이트 라인 전압은 도 2의 회로(29)에 의해 인가된다. 이것은 한 행의 로컬 비트라인을 전역 비트라인에 연결하며 모든 다른 로컬 비트라인을 플로팅되게 한다. 이 예에서, 한 행의 로컬 비트라인(LBL12, LBL22, LBL32)는 턴 온되는 선택 장치를 통해 각각의 전역 비트라인(GBL1, GBL2, GBL3)에 연결되고, 어레이의 모든 다른 로컬 비트라인(LBL)은 플로팅되게 한다.
위에 언급된 예시적 메모리 소자 물질에 대해서, 이 동작의 결과는 프로그래밍 전류(IPROG)가 메모리 소자(M124)를 통해 보내져, 그럼으로써 이 메모리 소자를 재설정에서 설정(프로그램된) 상태로 바뀌게 한다는 것이다. 동일한 것이 프로그램 전압 레벨 H가 인가되어진 로컬 비트라인(LBL)과 선택된 워드라인(WL12) 사이에 연결된 다른 메모리 소자(도시되지 않음)에 대해서도 일어날 것이다.
위에 열거된 프로그램 전압을 인가하는 상대적 타이밍의 예는 초기에 모든 전역 비트라인(GBL), 선택된 선택 게이트 라인(SG), 선택된 워드라인, 및 한 페이지 상에 선택된 워드라인 양측에 2개의 인접 워드라인을 모두 전압 레벨(M)에 설정하는 것이다. 이 후에, GBL들 중 선택된 GBL들은, 프로그래밍 사이클의 기간 동안에 선택된 워드라인의 전압을 동시에 0 볼트까지 떨어지게 함과 아울러, 프로그램되는 데이터에 따라 전압 레벨 H까지 상승된다. 선택된 워드라인(WL12) 이외의 플레인 1 내 워드라인 및 비선택된 다른 플레인 내 모든 워드라인은 도 2의 회로(27)의 부분인 워드라인 구동기에 의해 전달되어야 하는 파워를 감소시키기 위해서 M까지, 혹은 어떤 더 낮은 전압까지 약하게 구동되거나, 플로팅되게 둘 수 있다.
선택된 행 이외의 모든 로컬 비트라인(이 예에서, LBL12, LBL22, LBL32 이외의 모든)을 플로팅되게 함으로써, 플로팅된 로컬 비트라인과 인접 워드라인 사이에 연결된 이들의 저 저항 상태(프로그램된)에 있는 메모리 소자를 통해 플로팅되게 한 선택된 플레인 1의 바깥 워드라인 및 다른 플레인의 워드라인에 느슨하게 결합될 수 있다. 선택된 플레인의 이들 바깥 워드라인 및 비선택된 플레인 내 워드라인은, 플로팅되게 하였을지라도, 결국엔 프로그램되는 메모리 소자들의 조합을 통해 전압 레벨 M까지 구동될 수도 있다.
전형적으로, 선택된 워드라인 및 전역 비트라인을 통해 공급되어야 하는 전류를 증가시킬 수 있는 프로그램 동작 동안에 존재하는 기생 전류가 있다. 프로그램 동안에 하나는 상이한 블록 내 인접 페이지로, 그리고 또 다른 하나는 동일 블록 내 인접 페이지로의 2개의 기생 전류원이 존재한다. 첫 번째의 예는 프로그램동안 전압 레벨 H까지 상승되어진 로컬 비트라인(LBL22)로부터의 도 4에 도시된 기생 전류(IP1)이다. 메모리 소자(M123)는 이 전압과 이의 워드라인(WL11) 상에 전압 레벨 M 사이에 연결된다. 이 전압차는 기생 전류(-IP1)가 흐르게 할 수 있다. 로컬 비트라인(LBL12 또는 LBL32)와 워드라인(WL11) 사이에 이러한 전압차가 없기 때문에, 어떠한 이러한 기생 전류도 메모리 소자(M113 또는 M133) 어느 것을 통해서도 흐르지 않으며, 이들 메모리 소자의 결과는 프로그램되는 데이터에 따라 재설정 상태에 그대로 있는다.
다른 기생 전류는 유사하게 동일 로컬 비트라인(LBL22)에서 다른 플레인 내 인접 워드라인으로 흐를 수 있다. 이들 전류의 존재는 플레인의 수에 따라 총 전류가 증가할 수 있기 때문에 메모리 시스템 내 포함될 수 있는 플레인들의 수를 제한시킬 수 있다. 프로그래밍에 대한 제한은 메모리 파워 서플라이의 전류 용량에 있고, 따라서, 최대 플레인 수는 파워 서플라이의 크기와 플레인 수 간에 절충이다. 대부분의 경우에 일반적으로 다수의 4 ~ 8 플레인들이 사용될 수 있다.
프로그램 동안에 동일 블록 내 인접 페이지로 이외 다른 기생 전류원이 있다. 플로팅되게 놔둔 로컬 비트라인(프로그램되는 한 행의 메모리 소자에 연결된 것들 외에 모두)은 임의의 플레인 상에 임의의 프로그램된 메모리 소자를 통해 비선택된 워드라인의 전압 레벨(M)까지 구동되는 경향이 있을 것이다. 이에 따라 선택된 플레인에서 M 전압 레벨에 있는 이들 로컬 비트라인으로부터 제로 볼트에 있는 선택된 워드라인으로 기생 전류가 흐르게 된다. 이의 예는 도 4에 도시된 전류(IP2, IP3, IP4)에 의해 주어진다. 일반적으로, 이들 전류는 이들 전류가 선택된 플레인 내 선택된 워드라인에 인접한 이들의 도전성 상태에 있는 이들 메모리 소자를 통해서만 흐르기 때문에, 위에 논의된 다른 기생 전류(IP1)보다 훨씬 미만이 될 것이다.
위에 기술된 프로그램 기술은 선택된 페이지가 프로그램되게 하고(로컬 비트라인은 H에 있고 선택된 워드라인은 0에 있다), 인접 비선택된 워드라인은 M에 있게 할 수 있다. 앞서 언급된 바와 같이, 다른 비선택된 워드라인은 M까지 약하게 구동되거나 초기에 M까지 구동되고 이어 플로팅되게 할 수 있다. 대안적으로, 선택된 워드라인에서 멀리 있는(예를 들면, 5보다 더 많이 떨어진 워드라인) 임의의 플레인 내 워드라인은 또한 충전되지 않은채로(그라운드에) 또는 플로팅되게 둘 수 있는데, 이들로 흐르는 기생 전류는 확인된 기생 전류가 일련의 결합된 5 이상의 ON 장치(저 저항 상태에 있는 장치)을 통해 흐르게 될 것이므로 이들에 비해 무시할 수 있는 만큼 낮기 때문이다. 이것은 많은 수의 워드라인을 충전함으로써 야기되는 파워 손실을 감소시킬 수 있다.
프로그램되는 페이지의 각 메모리 소자는 프로그래밍 펄스의 한번의 적용으로 이의 요망되는 ON 값에 도달할 것이라고 가정하더라도, 대안적으로, NOR 또는 NAND 플래시 메모리 기술에서 일반적으로 사용되는 프로그램-검증 기술이 될 수 있다. 이 프로세스에서, 주어진 페이지에 대한 완전한 프로그램 동작은 ON 저항에 더 작은 변화가 각 프로그램 동작에서 일어나는 일련의 개별적 프로그램 동작을 포함한다. 개개의 메모리 소자가 메모리 소자에 프로그램되는 데이터에 일관된 저항 또는 전도도(전도도)의 요망된 프로그램된 레벨에 도달하였는지를 판정하는 검증 (판독) 동작이 각 프로그램 동작 사이에 배치된다. 저항 또는 전도도가 요망되는 값에 도달한 것으로 검증되었을 때 각 메모리 소자에 대해 일련의 프로그램/검증은 종료된다. 프로그램되는 모든 메모리 소자가 이들의 요망되는 프로그램된 값에 도달한 것으로 검증된 후에, 한 페이지의 메모리 소자의 프로그래밍은 완료된다. 이 기술의 예는 미국특허 5,172,338에 기술되어 있다.
주로 도 5를 참조하여, 메모리 소자(M114, M124, M134)와 같은, 한 페이지의 메모리 소자의 상태의 병렬 판독이 기술된다. 예시적 판독 프로세스의 단계들은 다음과 같다:
1. 모든 전역 비트라인(GBL) 및 모든 워드라인(WL)을 전압(VR)에 설정한다. 전압(VR)은 단순히 편리한 기준 전압이고, 임의의 수의 값들일 수 있고, 전형적으로 0 내지 1 볼트 사이에 있을 것이다. 일반적으로, 반복된 판독이 일어나는 동작 모드에 있어서, 기생 판독 전류를 감소시키기 위해 어레이 내 모든 워드라인을 VR에 설정하는 것이 -이것이 모든 워드라인을 충전하는 것을 요구할지라도- 편리하다. 그러나, 대안으로서, 선택된 워드라인과 동일한 위치에 있는 다른 플레인 각각 내에 워드라인 및 모든 플레인 내 바로 인접한 워드라인들인 선택된 워드라인(도 5에서 WL12)을 VR까지 상승시키는 것만이 필요하다.
2. 판독될 페이지를 정의하기 위해서 선택된 워드라인에 인접한 제어 라인 상에 전압을 가함으로써 한 행의 선택 장치를 턴 온한다. 도 1 및 도 5의 예에서, 선택 장치(Q12, Q22, Q32)을 턴 온하기 위해서 제어 라인(SG2) 전압이 인가된다. 이것은 한 행의 로컬 비트라인(LBL12, LBL22, LBL32)을 이들의 각각의 전역 비트라인(GBL1, GBL2, GBL3)에 연결한다. 이어, 이들 로컬 비트라인은 도 2의 감지 증폭기 및 I/O 회로(21) 내에 있는 개개의 감지 증폭기(SA)에 연결되고, 이들이 연결되는 전역 비트라인의 전위(VR)를 취한다. 모든 다른 로컬 비트라인(LBL)은 플로팅되게 한다.
3. 선택된 워드라인(WL12)을 VR±Vsense의 전압에 설정한다. Vsense의 부호는 감지 증폭기에 기초하여 선택되고 약 0.5 볼트의 크기를 갖는다. 모든 다른 워드라인 상에 전압은 동일한 채로 있는다.
4. 시간 T동안 각 감지 증폭기로(VR + Vsense) 혹은 밖으로(VR - Vsense) 흐르는 전류를 감지한다. 이들은 각각의 메모리 소자(M114, M124, M134)의 프로그램된 상태에 비례하는, 도 5의 예의 어드레스된 메모리 소자를 통해 흐르고 있는 것으로 나타낸 전류(IRI, IR2, IR3)이다. 이어, 메모리 소자(M114, M124, M134)의 상태는 각각의 전역 비트라인(GBL1, GBL2, GBL3)에 연결된 감지 증폭기 및 I/O 회로(21) 내에 감지 증폭기의 2진 출력에 의해 주어진다. 이어, 이들 감지 증폭기 출력은 라인(23)(도 2)을 통해 제어기(25)에 보내지고, 이어 이것은 판독 데이터를 호스트(31)에 제공한다.
5. 전역 비트라인으로부터 로컬 비트라인을 단절하고 선택된 워드라인(WL12)을 전압(VR)으로 되돌리기 위해서, 선택 게이트 라인(SG2)으로부터 전압을 제거함으로써 선택 장치(Q12, Q22, Q32)을 턴 오프한다.
이러한 판독 동작 동안에 기생 전류는 2개의 바람직하지 못한 영향을 미친다. 프로그래밍에서와 같이, 기생 전류는 메모리 시스템 파워 서플라이에 부담을 증가시킨다. 또한, 판독되고 있는 어드레스된 메모리 소자를 통하는 전류에 잘못 포함되는 기생 전류가 존재할 것이 가능하다. 그러므로, 이것은 이러한 기생 전류가 충분히 크다면 잘못 판독된 결과를 초래할 수 있다.
프로그래밍 경우에서와 같이, 선택된 행(도 5의 예에서 LBL12, LBL22, LBL32)을 제외하고 모든 로컬 비트라인은 플로팅한다. 그러나, 플로팅 로컬 비트라인의 전위는, 이의 프로그램된(저 저항) 상태에 있고 임의의 플레인 내에서 플로팅된 로컬 비트라인과 VR에 있는 워드라인 사이에 연결된 임의의 메모리 소자에 의해 VR까지 구동될 수 있다. 프로그래밍 경우(도 4)에서 IP1에 필적하는 기생 전류는 선택된 로컬 비트라인 및 인접한 비-선택된 워드라인 둘 다가 VR에 있기 때문에 데이터 판독 동안에 없다. 그러나, 기생 전류는 플로팅된 로컬 비트라인과 선택된 워드라인 간에 연결된 저 저항 메모리 소자를 통해 흐를 수 있다. 이들은 프로그램 동안에(도 4) 도 5에서 IP5, IP6 및 IP7로서 나타낸, 전류(IP2, IP3, IP4)에 필적한다. 이들 전류 각각은 어드레스된 메모리 소자를 통하는 최대 판독 전류와 크기가 같을 수 있다. 그러나, 이들 기생 전류는 전압(VR)에 있는 워드라인으로부터 감지 증폭기를 통해 흐르지 않고 전압(VR±Vsense)에 있는 선택된 워드라인으로 흐르고 있다. 이들 기생 전류는 감지 증폭기가 연결된 선택된 로컬 비트라인(도 4에서 LBL12, LBL22, LBL32)을 통해 흐르지 않을 것이다. 따라서, 이들이 파워 손실에 기여할지라도, 이들 기생 전류는 감지 오류를 유발하지 않는다.
프로그래밍 경우에서처럼, 기생 전류를 최소화하기 위해서 이웃 워드라인이 VR에 있어야 할지라도, 이들 워드라인을 약하게 구동하거나 심지어 이들이 플로팅되게 하는 것이 바람직할 수 있다. 일 변형예에서, 선택된 워드라인 및 이웃 워드라인은 VR까지 사전-충전되고 이어 플로팅되게 할 수 있다. 감지 증폭기가 활성화(energize)되었을 때, 이들을 VR까지 충전하여 이들 라인 상에 전위가 정확하게 감지 증폭기로부터 기준 전압에 의해 설정되도록 할 수 있다(워드라인 구동기로부터 기준 전압과는 대조적으로). 이것은 선택된 워드라인이 VR ± Vsense로 바뀌기 전에 행해질 수 있는데 그러나 감지 증폭기 전류는 이 충전 과도가 완료되기까지는 측정되지 않는다.
또한, 기준 셀은 임의의 또는 모든 일반적인 데이터 동작(소거, 프로그램, 또는 판독)을 용이하게 하기 위해 메모리 어레이(10) 내에 포함될 수도 있다. 기준 셀은 저항이 특정 값에 설정되는, 가능한 한 데이터셀과 구조적으로 거의 동일한 셀이다. 이들은 메모리의 동작 동안 달라질 수 있는 온도, 프로세스 비균일성, 반복되는 프로그래밍, 시간 또는 이외 다른 셀 특성들에 연관된 데이터 셀의 저항 드리프트를 상쇄 또는 추적하는데 유용하다. 전형적으로 이들은 한 데이터 상태에서(이를테면 ON 저항) 메모리 소자의 가장 큰 수락가능한 저 저항 값을 초과하여 그리고 또 다른 데이터 상태(이를테면 OFF 저항)에서 메모리 소자의 가장 낮은 수락가능한 고 저항 값 미만으로 저항을 갖게 설정된다. 기준 셀은 플레인 또는 전체 어레이에 대해 "전역"일 수 있고, 혹은 각 블록 또는 페이지 내에 내포될 수 있다.
일 실시예에서, 다수의 기준 셀이 각 페이지 내에 내포될 수도 있다. 이러한 셀의 수는 단지 몇 개(10 미만)일 수 있고, 혹은 각 페이지 내에 총 셀 수의 몇 퍼센트까지일 수 있다. 이 경우에, 기준 셀은 전형적으로 페이지 내에 데이터에 무관하게 별도의 동작에서 재설정되고 기입된다. 예를 들면, 이들은 공장에서 한번 설정될 수도 있고, 혹은 이들은 메모리 어레이의 동작 동안 한번 또는 다수 회 설정될 수도 있다. 위에 기술된 재설정 동작 동안에, 모든 전역 비트라인은 로우(low)에 설정되는데, 그러나, 이것은 로우 값으로 재설정되는 메모리 소자에 연관된 전역 비트라인을 설정하게만 수정될 수 있고, 반면 기준 셀에 연관된 전역 비트라인은 중간값으로 설정되고, 이에 따라 이들을 재설정되지 못하게 한다. 대안적으로, 주어진 블록 내에 기준 셀을 재설정하기 위해서, 기준 셀에 연관된 전역 비트라인은 로우 값에 설정되고 반면 데이터 셀에 연관된 전역 비트라인은 중간값에 설정된다. 프로그램 동안에, 이 프로세스는 반대가 되고, 기준 셀에 연관된 전역 비트라인은 기준 셀을 요망되는 ON 저항에 설정하기 위해 하이(high) 값까지 상승되고 반면 메모리 소자가 재설정 상태에 그대로 있는다. 전형적으로 프로그램 전압 또는 시간은 메모리 소자를 프로그램할 때보다 더 높은 ON 저항에 기준 셀을 프로그램하게 변경될 것이다.
예를 들면, 각 페이지 내 기준 셀의 수가 데이터 저장 메모리 소자의 수의 1%가 되게 선택된다면, 이들은 각 기준 셀이 이의 이웃으로부터 100 데이터 셀만큼 분리되고, 기준 셀을 판독하는 것에 연관된 감지 증폭기가 이의 기준 정보를 데이터를 판독하는 개재된 감지 증폭기와 공유할 수 있게 각 워드라인을 따라 물리적으로 배열될 수 있다. 기준 셀은 데이터가 충분한 마진을 갖고 프로그램될 수 있게 하기 위해서 프로그램 동안에 사용될 수 있다. 페이지 내에 기준 셀의 사용에 관한 추가의 정보는 미국특허 6,222,762, 6,538,922, 6,678,192 및 7,237,074에서 발견될 수 있다.
특정 실시예에서, 기준 셀은 어레이에서 기생 전류를 거의 상쇄시키기 위해 사용될 수도 있다. 이 경우에, 기준 셀(들)의 저항의 값은 앞서 기술된 바와 같이 재설정 상태와 데이터 상태 간에 값이 아니라 재설정 상태의 값에 설정된다. 각 기준 셀 내 전류는 이의 연관된 감지 증폭기에 의해 측정될 수 있고 이 전류는 이웃 데이터 셀로부터 감해진다. 이 경우에, 기준 셀은 데이터 동작 동안 어레이의 영역에서 흐르는 기생 전류를 추적하고 이와 유사한, 메모리 어레이의 이 영역에서 흐르는 기생 전류를 근사화하고 있다. 이 정정은 2-단계 동작(기준 셀 내 기생 전류를 측정하고 이어 이의 값을 데이터 동작 얻어진 값에서 감한다)에서 혹은 데이터 동작과 동시에 적용될 수 있다. 동시 동작이 가능한 한 방법은 인접 데이터 감지 증폭기의 타이밍 또는 기준 레벨을 조절하기 위해 기준 셀을 사용하는 것이다. 이의 예가 미국특허 7,324,393에 제시되어 있다.
가변 저항 메모리 소자의 통상의 2차원 어레이에서, 일반적으로 교차하는 비트라인과 워드라인 사이에 메모리 소자와 직렬로 다이오드가 포함된다. 다이오드의 주 목적은 메모리 소자를 재설정(소거), 프로그램 및 판독하는 동안에 기생 전류의 수 및 크기를 감소시키는 것이다. 여기에서 3차원 어레이의 현저한 잇점은 결과적인 기생 전류가 거의 없고 따라서 다른 유형의 어레이에서보다 어레이의 동작에 미치는 부정적 영향이 감소된다는 것이다.
또한, 다이오드는, 기생 전류의 수를 더 감소시키기 위해서, 가변 저항성 메모리 소자의 다른 어레이에서 현재 행해지는 바와 같이, 3차원 어레이의 개개의 메모리 소자와 직렬로 연결될 수도 있는데, 그러나 이와 같이 함에 있어서 단점이 있다. 주로, 제조 프로세스가 더 복잡해진다. 이어, 추가된 마스크 및 추가된 제조 단계가 필요하다. 또한, 실리콘 p-n 다이오드의 형성은 종종 적어도 한 고 온도 단계를 요구하기 때문에, 워드라인 및 로컬 비트라인은, 집적회로 제조에서 일반적으로 사용되는 알루미늄과 같은 저 융점을 갖는 금속으로는 후속되는 고 온도 단계 동안에 녹을 수도 있기 때문에, 만들어질 수 없다. 금속, 혹은 금속을 포함한 복합 물질의 사용은 이러한 고 온도에 노출되기 때문에 이의 전도율이 전형적으로 비트라인 및 워드라인용으로 사용되는 도전성으로 도핑된 폴리실리콘 물질보다 더 높기 때문에 바람직하다. 개개의 메모리 소자의 부분으로서 형성되는 다이오드를 갖는 저항성 전환 메모리 소자의 어레이의 예가 특허 출원 공개번호 US 2009/0001344 A1에 주어져 있다.
본원에서 3차원 어레이에서 기생 전류의 수의 감소로, 기생 전류의 총 크기는 이러한 다이오드의 사용없이도 관리될 수 있다. 더 간단한 제조 프로세스에 외에도, 다이오드의 부재로 쌍극성 동작; 즉, 메모리 소자를 이의 제 1 상태에서 이의 제 2 메모리 상태로 전환하기 위한 전압 극성이 메모리 소자를 이의 제 2에서 이의 제 1 메모리 상태로 전환하는 전압 극성과 반대되는 동작이 가능해진다. 단극성 동작에 비해 쌍극성 동작(메모리 소자를 이의 제 1에서 제 2 메모리 상태로 전환하기 위해 이의 제 2에서 제 1 메모리 상태로 전환하기 위해 사용되는 것과 동일한 극성 전압이 사용된다)의 잇점은 메모리 소자를 전환하기 위한 파워의 감소와 메모리 소자의 신뢰성에 개선이다. 쌍극성 동작의 이들 잇점은 금속 산화물 및 고체 전해질 물질로부터 만들어진 메모리 소자에서와 같이, 도전성 필라멘트의 형성 및 파괴가 전환을 위한 물리적 메커니즘인 메모리 소자에서 보여진다.
기생 전류의 레벨은 플레인의 수에 따라 그리고 각 플레인 내 개개의 워드라인을 따라 연결된 메모리 소자의 수에 따라 증가한다. 그러나, 각 플레인 상에 워드라인의 수는 기생 전류량에 현저하게 영향을 미치지 않기 때문에, 플레인은 개별적으로 많은 수의 워드라인을 포함할 수 있다. 개개의 워드라인의 길이를 따라 연결된 많은 수의 메모리 소자로부터 비롯되는 기생 전류는 워드라인을 몇개의 메모리 소자의 섹션으로 세그먼트화함으로써 더욱 관리될 수 있다. 이어, 소거, 프로그램 및 판독 동작들은 워드라인의 전체 길이를 따라 연결된 총 메모리 소자 수 대신에 각 워드라인의 한 세그먼트를 따라 연결된 메모리 소자에 대해 수행된다.
본원에 기술되는 재-프로그램가능한 비휘발성 메모리 어레이는 많은 잇점이 있다. 반도체 기판의 단위 면적당 저장될 수 있는 디지털 데이터량은 크다. 이것은 데이터의 저장된 비트당 낮은 비용으로 제조될 수 있다. 각 플레인의 별도의 한 세트의 마스크를 요구하기보다는 전체 플레인 스택을 위해 단지 몇개의 마스크만이 필요하다. 기판에 로컬 비트라인 연결의 수는 수직 로컬 비트라인을 사용하지 않는 다른 다수-플레인 구조에 비해 현저하게 감소된다. 아키텍처는 각 메모리 셀이 저항성 메모리 소자와 직렬의 다이오드를 가질 필요성을 제거하고, 그럼으로써 제조 공정을 단순화하고 금속 도전성 라인을 사용할 수 있게 한다. 또한, 어레이를 동작시키는데 필요한 전압은 현재 상용 플래시 메모리에서 사용되는 것들보다 훨씬 낮다.
각 전류 경로의 적어도 절반이 수직하기 때문에, 큰 교차-점 어레이 내 존재하는 전압 강하는 현저하게 감소된다. 더 짧은 수직 성분에 기인한 전류 경로의 감소된 길이는 각 전류 경로 상에 메모리 셀 수에 대략 절반이 존재하고 이에 따라 누설 전류는 데이터 프로그램 또는 판독 동작 동안 교란을 받는 비선택된 셀의 수만큼 감소됨을 의미한다. 예를 들면, 통상의 어레이에서 워드라인에 연관된 N 셀이 있고 동일 길이의 비트라인에 연관된 N 셀이 있다면, 매 데이터 동작에 연관된 혹은 "터치"되는 2N 셀이 있다. 본원에 기술되는 수직 로컬 비트라인 아키텍처에서, 비트라인에 연관된 n 셀이 있거나(n은 플레인의 수이고 전형적으로 4 내지 8과 같은 작은 수이다), N+n 셀이 데이터 동작에 연관된다. 큰 N에 대해서 이것은 데이터 동작에 의해 영향을 받는 셀의 수가 통상의 3차원 어레이에서 그만큼의 수의 대략 절반임을 의미한다.
메모리 저장 소자용으로 유용한 물질
도 1의 어레이에서 비휘발성 메모리 저장 소자(Mzxy)용으로 사용되는 물질은 칼코게나이드, 금속 산화물, 또는 물질에 인가되는 외부 전압 혹은 이를 통과하는 전류에 응하여 안정된, 가역 저항 변동을 나타내는 다수의 물질들 중 어느 것일 수 있다.
금속 산화물은 초기에 피착되었을 때 절연인 특징이 있다. 한 적합한 금속 산화물은 티타늄 산화물(TiOx)이다. 이 물질을 사용하는 이전에 보고된 메모리 소자가 도 6에 도시되었다. 이 경우에, 근사-화학량론적 Ti02 벌크 물질은 하부 전극 부근에서 산소 결핍층(또는, 산소 결함을 가진 층)을 야기하게 어닐링 프로세스에서 변경된다. 고 일함수를 가진 상부 플래티늄 전극은 전자에 대한 고 전위 Pt/Ti02 장벽을 야기한다. 결과로서, 보통의 전압(1 볼트 미만)에서, 매우 낮은 전류가 구조를 통해 흐를 것이다. 하부 Pt Ti02-x 장벽은 산소 결함(0+ 2)이 있는 만큼 낮아지고 저 저항 접촉(오믹 접촉)처럼 행동한다. (Ti02 내 산소 결함은 n-형 도펀트로서 작용하여 전기적 도전성 도핑된 반도체 내에 절연 산화물을 변환하는 것으로 알려져 있다). 결과적인 복합 구조는 비-도전성(고 저항) 상태에 있다.
그러나 큰 음의 전압(이를테면 1.5 볼트)가 구조에 걸쳐 인가될 때, 산소 결함은 상부 전극 쪽으로 드리프트하고, 결국, 전위 장벽 Pt/Ti02이 감소되고 비교적 큰 전류가 구조를 통해 흐를 수 있다. 장치는 이어 이의 저 저항(도전성) 상태에 있는다. 다른 것들에 의해 보고된 실험은 전도가 아마도 결정립계를 따라, Ti02의 필라멘트-유사 영역에서 일어남을 보였다.
도전성 경로는 도 6의 구조에 걸쳐 큰 양의 전압을 인가함으로써 끊어진다. 이 양의 바이어스 하에서, 산소 결함은 상부 Pt/Ti02 장벽의 부분에서 멀어지게 이동하여, 필라멘트를 "끊는다". 장치는 이의 고 저항 상태로 되돌아 간다. 도전성 상태 및 비-도전성 상태 둘 다는 비휘발성이다. 대략 0.5 볼트의 전압을 인가함으로써 메모리 저장 소자의 전도를 감지하는 것은 메모리 소자의 상태를 쉽게 판정할 수 있다.
이 특정한 전도 메커니즘이 집단적으로 모든 금속 산화물에 적용하지 않을 수 있지만, 이들은 적합한 전압이 인가되었을 때 저 도전성 상태에서 고 도전성으로의 변이가 일어나며, 두 상태는 비휘발성이라는, 유사한 행동을 갖는다. 이외 다른 물질의 예는 HfOx, ZrOx, WOx, NiOx, CoOx, CoalOx, MnOx, ZnMn204, ZnOx, TaOx, NbOx, HfSiOx, HfAlOx을 포함한다. 적합한 상부 전극은 접촉에서 산소 결함을 야기하기 위해 금속 산화물과 접촉하는 산소를 게터링(getter)할 수 있는 고 일함수(전형적으로 >4.5 eV)을 가진 금속을 포함한다. 몇가지 예는 TaCN, TiCN, Ru, RuO, Pt, Ti rich TiOx, TiAIN, TaAIN, TiSiN, TaSiN, Ir02이다. 하부 전극을 위한 적합한 물질은 Ti(0)N, Ta(0)N, TiN 및 TaN와 같은 임의의 도전 산소 농후 물질이다. 전극의 두께는 전형적으로 1 nm 이상이다. 금속 산화물의 두께는 일반적으로 5 nm 내지 50 nm의 범위 내이다.
메모리 저장 소자용으로 적합한 또 다른 부류의 물질은 고체 전해질인데 그러나 이들은 피착되었을 때 전기적으로 도전성이기 때문에, 개개의 메모리 소자는 형성되어 서로로부터 이격될 필요가 있다. 고체 전해질은 다소 금속 산화물과 유사하며, 전도 메커니즘은 상부 전극과 하부 전극 사이에 금속필라멘트의 형성인 것으로 가정된다. 이 구조에서, 필라멘트는 한 전극(산화가능 전극)으로부터 셀(고체 전해질)의 바디 내로 이온을 용해함으로써 형성된다. 일예에서, 고체 전해질은 은 이온 또는 구리 이온을 내포하며, 산화가능 전극은 바람직하게는 천이 금속 황화물 또는 셀렌화물 물질, 예컨대 Ax(MB2)1-x 내 인터칼레이트된 금속이며, A는 Ag 또는 Cu이고, B는 S 또는 Se이고, M은 Ta, V, 또는 Ti와 같은 천이 금속이고, x는 약 0.1 내지 약 0.7의 범위이다. 이러한 조성은 고체 전해질 내로 원하지 않는 물질을 산화하는 것을 최소화한다. 이러한 조성의 일예는 Agx(TaS2)1-x이다. 대안적 조성 물질은 α-AgI을 포함한다. 다른 전극(중성 또는 중립의 전극)은 고체 전해질 물질 내에서 불용인 채로 있는 동안 양호한 전기적 도체이어야 한다. 예는 금속, 및 W, Ni, Mo, Pt, 금속 실리사이드, 등과 같은 화합물을 포함한다.
고체 전해질 물질의 예는 TaO, GeSe 또는 GeS이다. 고체 전해질 셀로서 사용에 적합한 다른 시스템은 Cu/TaO/W, Ag/GeSe/W, Cu/GeSe/W, Cu/GeS/W, 및 Ag/GeS/W이며, 제 1 물질은 산화가능 전극이고, 중간 물질은 고체 전해질이고 제 3의 물질은 중성(중립) 전극이다. 고체 전해질의 전형적인 두께는 30 nm 내지 100 nm이다.
최근에, 탄소가 비휘발성 메모리 물질로서 광범위하게 연구되었다. 비휘발성 메모리 소자로서, 탄소는 일반적으로 도전성(또는 문자소로서 탄소-유사) 및 절연(또는 비정질 탄소)인 두 가지 형태로 사용된다. 두 유형의 탄소 물질에 있어 차이는 탄소 화학 결합, 소위 sp2 및 sp3 혼성(hybridization)의 함량이다. sp3 구성에서, 탄소 원자가 전자는 강한 공유결합으로 유지되고 결과로서 sp3 혼성은 비-도전성이다. sp3 구성이 우세한 탄소 필름을 일반적으로 사면(tetrahedral)-비정질 탄소, 또는 다이아몬드 유사라고 한다. sp2 구성에서, 모든 탄소 원자가 전자가 공유결합으로 유지되는 것은 아니다. 약한 타이트한 전자(파이 결합)는 전기적 전도에 기여해 대부분이 sp2 구성을 도전성 탄소 물질이 되게 한다. 탄소 저항성 전환 비휘발성 메모리의 동작은 탄소 구조에 적합한 전류(또는 전압) 펄스를 인가함으로써 sp3 구성을 sp2 구성으로 변환하는 것이 가능하다는 사실에 기초한다. 예를 들면, 매우 짧은(1 ~ 5 ns) 고 진폭 전압 펄스가 물질에 걸쳐 인가될 때, 물질 sp2이 sp3 형태("재설정" 상태)로 변하기 때문에, 전도도는 크게 감소된다. 이 펄스에 의해 발생된 고 로컬 온도는 물질 내에 무질서를 야기하고 펄스가 매우 짧다면, 탄소는 비정질 상태(sp3 혼성)에서 "켄치(quench)"한다는 것이 이론화되었다. 한편, 재설정 상태에 있을 때, 장시간 동안(~300 nsec) 낮은 전압을 인가하는 것은 물질의 부분이 sp2 형태("설정" 상태)로 변하게 한다. 탄소 저항 전환 비휘발성 메모리 소자는 상부 전극 및 하부 전극이 W, Pd, Pt 및 TaN과 같은 고 온도 융점 금속으로 만들어지는 캐패시터 유사 구성을 갖는다.
최근에 비휘발성 메모리 물질로서 탄소 나노튜브(CNT)의 적용에 현저한 관심이 있어왔다. (단일 벽) 탄소 나노튜브는 전형적인 직경이 약 1 ~ 2 nm이고 길이는 수 백대 더 크고 전형적으로 한 탄소 원자 두께인 자체-폐쇄되고 감겨진 시트인 중공 탄소 원통이다. 이러한 나노튜브는 매우 큰 전도율을 보여줄 수 있고, 집적회로 제작과의 양립성에 관하여 다양하게 제안되었다. 불활성 바인더 매트릭스 내에 "짧은" CNT를 엔캡슐레이트하여 CNT 직물을 형성하는 것이 제안되었다. 이들은 스핀-온 또는 스프레이 코팅을 사용하여 실리콘 웨이퍼 상에 피착될 수 있고, 도포되었을 때 CNT는 서로에 관하여 무작위 방위를 갖는다. 전계가 이 직물에 걸쳐 인가되었을 때, CNT는 직물의 전도율이 변하게 자체가 플레스 또는 정렬하는 경향이 있다. 로우에서 하이로 및 그 반대로 저항 전환 메커니즘은 잘 알려져 있지 않다. 다른 탄소 기반 저항성 전환 비휘발성 메모리에서와 같이, CNT 기반 메모리는 상부 전극 및 하부 전극이 위에 언급된 것들과 같은 고 융점 금속으로 만들어지는 캐패시터-유사 구성을 갖는다.
메모리 저장 소자 용으로 적합한 또 다른 부류의 물질은 상변화 물질이다. 바람직한 일 그룹의 상변화 물질은 종종 조성 GexSbyTez의 칼코게나이드 유리를 포함하며, 바람직하게는 x=2, y=2 및 z=5이다. 또한, GeSb가 유용한 것으로 발견되어졌다. 이외 다른 물질은 AglnSbTe, GeTe, GaSb, BaSbTe, InSbTe 및 이들 기본 소자의 다른 다양한 조합을 포함한다. 두께는 일반적으로 1 nm 내지 500 nm의 범위 내이다. 전환 메커니즘에 대해 일반적으로 인정된 설명은 물질의 영역이 녹게 매우 짧은 시간 동안 고 에너지 펄스가 인가될 때, 물질이 저 도전성 상태인 비정질 상태에서 "켄치"한다는 것이다. 온도가 결정화 온도를 초과하지만 용융 온도 미만에 그대로 있게 더 긴 시간 동안 낮은 에너지 펄스가 인가될 때, 물질은 결정화하여 고 전도율의 다결정 상을 형성한다. 이들 장치는 종종 히터 전극이 탑재된, 부-리소그래픽 필라를 사용하여 제작된다. 종종 상변화를 받는 국부화된 영역은 단차 끝, 또는 물질이 저 열 전도율 물질 내 에칭되는 슬롯과 교차하는 영역 위에 변이에 대응하게 설계될 수 있다. 접촉 전극은 1 nm 내지 500 nm 두께로 TiN, W, WN 및 TaN와 같은 임의의 고 융점 금속일 수 있다.
전술한 예 대부분에서 메모리 물질은 이의 양측에 조성이 특정하게 선택되는 전극을 이용함에 유의할 것이다. 워드라인(WL) 및/또는 로컬 비트라인(LBL)이 메모리 물질과의 직접적인 접촉에 의해 이들 전극을 형성하는 본원에 3차원 메모리 어레이의 실시예에서, 이들 라인은 바람직하게는 위에 기술된 도전성 물질로 만들어진다. 따라서, 두 메모리 소자 전극 중 적어도 하나를 위해 추가의 도전성 세그먼트를 사용하는 실시예에서, 이들 세그먼트는 메모리 소자 전극용으로 위에 기술된 물질로 만들어진다.
일반적으로 제어가능한 저항 유형의 메모리 저장 소자에 스티어링 소자가 탑재된다. 스티어링 소자는 트랜지스터 또는 다이오드일 수 있다. 본원에 기술되는 3차원 아키텍처의 잇점이 이러한 스티어링 소자가 필요하지 않다는 것일지라도, 스티어링 소자를 포함시키는 것이 바람직한 특정한 구성이 있을 수 있다. 다이오드는 p-n 접합(반드시 실리콘은 아니다), 금속/절연체/절연체/금속(MUM), 또는 쇼트키 유형의 금속/반도체 접촉일 수 있는데, 그러나 대안적으로 고체 전해질 소자일 수도 있다. 이 유형의 다이오드의 특징은 메모리 어레이에서 정확한 동작을 위해, 각 어드레스 동작 동안 전환된 "온" 및 "오프"되는 것이 필요하다는 것이다. 메모리 소자가 어드레스될 때까지, 다이오드는 고 저항 상태("오프 상태)에 있고 저항성 메모리 소자를 교란 전압으로부터 "차폐"한다. 저항성 메모리 소자에 액세스하기 위해서, a) 다이오드를 고 저항에서 저 저항으로 전환하고, b) 다이오드에 걸쳐 또는 이를 통하게 적합한 전압 또는 전류를 인가함으로써 메모리 소자를 프로그램, 판독, 또는 재설정(소거)하고, c) 다이오드를 재설정(소거)하는, 3가지 서로 다른 동작이 필요하다. 일부 실시예에서 이들 동작 중 하나 이상은 동일 단계로 결합될 수 있다. 다이오드를 재설정하는 것은 다이오드를 포함하는 메모리 소자에 반대 전압을 인가함으로써 달성될 수 있는데, 이것은 다이오드 필라멘트가 붕괴되게 하고 다이오드를 고 저항 상태로 되돌아가게 한다.
간단하게 하기 위해서 위에 설명은 각 셀 내에 하나의 데이터를 저장하는 가장 간단한 경우를 고찰하였으며 각 셀은 재설정 또는 설정되고 한 비트의 데이터를 유지한다. 그러나, 본원의 기술은 이 간단한 경우로 제한되지 않는다. 온 저항의 여러 값을 사용하고 몇몇의 이러한 값들 간을 판별할 수 있게 감지 증폭기를 설계함으로써, 각 메모리 소자는 다수의-레벨 셀(MLC)에 다수-비트의 데이터를 유지할 수 있다. 이러한 동작의 원리는 앞서 참조된 미국특허 5,172,338에 기술되어 있다. 메모리 소자의 3차원 어레이에 적용되는 MLC 기술의 예는 논문 명칭 "Multi-bit Memory Using Programmable Metallization Cell Technology" by Kozicki et al., Proceedings of International Conference on Electronic Devices and Memory, Grenoble, France, June 12-17, 2005, pp. 48-53 및 "Time Discrete Voltage Sensing and Iterative Programming Control for 4F2 Multilevel CBRAM" by Schrogmeier et al. (2007 Symposium on VLSI Circuits)를 포함한다.
통상적으로, 다이오드는 일반적으로, 메모리 어레이의 가변 저항성 소자를 통해 흐를 수 있는 누설 전류를 감소시키기 위해서 이들에 직렬로 연결된다. 본 발명에 기술된 매우 콤팩트한 3D 재프로그램가능한 메모리는 누설 전류가 감소되게 할 수 있으면서도 각 메모리 소자와 직렬의 다이오드를 요구하지 않는 아키텍처를 갖는다. (물론, 다이오드를 사용하는 것은 더 많은 처리 및 가능한 더 많은 점유 공간을 대가로 하여 누설 전류를 더욱 제어할 것이다). 이것은 한 세트의 전역 비트라인에 선택적으로 결합되는 짧은 로컬 수직 비트라인으로 가능하다. 이렇게 하여, 3D 메모리의 구조는 필연적으로 세그먼트화되고 메시(mesh)에서 개개의 경로들 간에 결합(coupling)이 감소된다.
3D 재프로그램가능한 메모리가 전류 누설을 감소될 수 있게 하는 아키텍처를 가질지라도, 이들을 더욱 감소시키는 것이 바람직하다. 앞서 기술된 바와 같이 그리고 도 5에 관련하여, 기생 전류는 판독 동작 동안에 존재할 수 있고 이들 전류는 두 가지 바람직하지 못한 영향을 미친다. 먼저, 이들은 더 큰 파워 소비를 초래한다. 두 번째로, 그리고 더 심각하게, 이들은 감지되는 메모리 소자의 감지 경로에서 일어나, 감지된 전류가 잘못 판독되게 한다.
도 7은 도 1 및 도 3에 도시된 3D 메모리의 다수의 플레인에 걸친 판독 바이어스 전압 및 전류 누설을 도시한 것이다. 도 7은 도 1에 도시된 메모리의 3D 사시도의 부분의 x-방향을 따른 4 플레인에 걸친 단면도이다. 도 1이 기판 및 2개의 플레인을 보이고 있지만 도 7은 한 플레인에서 다른 플레인으로 전류 누설의 영향을 더 잘 예시하기 위해 기판 및 4개의 플레인을 도시한 것임이 명백할 것이다.
도 5에 관련하여 기술된 일반적인 원리에 따라, 도 7에서 메모리 소자(200)의 저항성 상태가 판정되어져야 할 때, 바이어스 전압이 메모리 소자에 걸쳐 인가되고 이의 소자 전류(IELEMENT)가 감지된다. 메모리 소자(200)는 플레인 4 상에 있으며, 워드라인(210)(Sel-WLi) 및 로컬 비트라인(220)(Sel-LBLj)을 선택함으로써 액세스될 수 있다. 예를 들면, 바이어스 전압을 인가하기 위해서, 선택된 워드라인(210)(Sel-WLi)은 Ov에 설정되고 대응하는 선택된 로컬 비트라인(220)(Sel-LBLj)은 감지 증폭기(240)에 의해 턴 온된 선택 게이트(222)를 통해 0.5V와 같은 기준에 설정된다. 모든 플레인 내 모든 다른 비선택된 워드라인을 기준 0.5V에 설정하고 모든 비선택된 로컬 비트라인 또한 기준 0.5V에 설정하였을 때, 감지 증폭기(240)에 의해 감지되는 전류는 단지 메모리 소자(200)의 IELEMENT가 될 것이다.
도 1 및 도 7에 도시된 아키텍처는 비선택된 로컬 비트라인(LBLj+1, LBLj+2,...) 및 선택된 로컬 비트라인(Sel-LBLj)을 가지며 모두는 감지 증폭기(240)에의 동일 전역 비트라인(250)(GBLi)을 공유한다. 메모리 소자(200)의 감지 동안에, 비선택된 로컬 비트라인은 게이트(232)와 같은 이들의 각각의 선택 게이트을 턴 온프되게 함으로써, 단지 감지 증폭기(240)로부터 격리될 수 있다. 이렇게 하여, 비선택된 로컬 비트라인은 플로팅되게 하고, 0.5V에 있는 인접 노드에 덕택으로 기준 0.5V에 결합할 것이다. 그러나, 인접 노드는 정확히 기준 0.5V에 있지 않다. 이것은 0.5V가 인가되는 워드라인의 한 끝으로부터 멀어지면서 점진적으로 전압 강하가 일어나게 하는 각 워드라인(도 7에서 플레인에 수직한) 내 유한한 저항에 기인한다. 이에 따라 종국에, 플로팅된 인접 비선택된 로컬 비트라인은 기준 0.5V와는 약간 다른 전압에 결합하게 된다. 이 경우에, 도 7에 점선에 의해 도시된 바와 같이 선택된 로컬 비트라인과 비선택된 로컬 비트라인 사이에 누설 전류가 있을 것이다. 이어, 감지된 전류는 단지 IELEMENT가 아니라 IELEMENT + 누설 전류가 된다. 이 문제는 더 악화하여 워드라인의 길이 및 저항률을 증가시킬 것이다.
또 다른 3D 메모리 아키텍처는 x, y 및 z-방향을 갖는 직각좌표에 의해 정의된 3차원 패턴으로 배열되고, z-방향으로 적층된 복수의 평행한 플레인을 가진 메모리 소자를 포함한다. 각 플레인 내 메모리 소자는 복수의 전역 비트라인과 함께 복수의 워드라인 및 로컬 비트라인에 의해 액세스된다. 복수의 로컬 비트라인은 복수의 플레인을 통해 z-방향으로 있고, x-방향으로 행과 y-방향으로 열의 2차원 사각 어레이로 배열된다. 각 플레인 내 복수의 워드라인은 x-방향으로 연장되고, 개개의 플레인 내 복수의 로컬 비트라인들 사이에서 그리고 이들로부터 분리되어 y-방향으로 이격되어 있다. 비휘발성, 재프로그램 메모리 소자는 워드라인과 로컬 비트라인 사이에 교차점 근처에 위치되고 워드라인 및 비트라인에 의해 액세스될 수 있으며, 일 그룹의 메모리 소자는 공통 워드라인 및 한 행의 로컬 비트라인에 의해 병렬로 액세스될 수 있다. 3D 메모리는 각 워드라인이 한 행의 메모리 소자에만 연결되는 단일측 워드라인 아키텍처를 갖는다. 이것은, 2개 행의 메모리 소자 간에 한 워드라인을 공유하고 어레이에 걸쳐 메모리 소자를 워드라인에 걸쳐 링크하는 대신에, 각 한 행의 메모리 소자에 대해 한 워드라인을 제공함으로써 달성된다. 한 행의 메모리 소자가 대응하는 한 행의 로컬 비트라인에 의해 액세스되지만, 워드라인을 넘어 한 행의 로컬 비트라인을 위한 결합의 확장은 없다.
하나는 워드라인의 일측을 따른 행에 인접하고 또 다른 하나는 다른 측을 따른 행에 인접한, 2개의 대응하는 로컬 비트라인 행에 연관된 2개의 인접 메모리 소자 행에 각 워드라인이 연결되는, 양측 워드라인 아키텍처가 기술되었다. 예를 들면, 도 1 및 도 3에 도시된 바와 같이, 워드라인(WL12)은 일측 상에 에서, 각각 로컬 비트라인(LBL12, LBL22, LBL32,...)에 연관된 제 1 행(또는 페이지)의 메모리 소자(M114, M124, M134,...)에 연결되고, 또한, 또 다른 측 상에서, 로컬 비트라인(LBL13, LBL23, LBL33,...)에 각각 연관된 제 2 행(또는 페이지)의 메모리 소자(M115, M125, M135,...)에 연결된다.
도 8은 단일측 워드라인 아키텍처를 개요적으로 도시한 것이다. 각 워드라인은 일측에서만 한 행의 로컬 비트라인에 연관된 인접한 한 행의 메모리 소자에 연결된다.
도 1에 도시된 양측 워드라인 아키텍처를 가진 3D 메모리 어레이는 어레이의 끝에 있는 것을 제외하고 각 워드라인이 한 쌍의 워드라인으로 대체될 단일측 워드라인 아키텍처로 수정될 수 있다. 이렇게 하여, 각 워드라인은 한 행의 메모리 소자에만 연결되고 있다. 이에 따라, 도 1에 도시된 워드라인(WL12)은 이제 한 쌍의 워드라인(WL13, WL14)으로 도 8에서 대체된다. WL13은 한 행의 메모리 소자(M114, M124, M134,...)에 연결되고 WL14은 한 행의 메모리 소자(M115, M125, M135,...)에 연결됨을 알 것이다. 전에 기술된 바와 같이, 한 행의 메모리 소자는 병렬로 판독 또는 기입되는 페이지를 구성한다.
도 9는 단일측 워드라인 아키텍처를 가진 3D 어레이의 한 플레인 및 기판을 도시한 것이다. 도 3의 양측 워드라인 아키텍처로 가면, 유사하게, 도 3에서 WL12는 도 9에서 한 쌍의 WL13, WL14로 대체될 것이다. 도 3에서, 전형적인 양측 워드라인(예를 들면, WL12)은 두 행의 메모리 소자에(워드라인의 양측 상에) 연결된다. 도 9에서, 각 단일측 워드라인(예를 들면, WL13)은 한 행의 메모리 소자에만 연결된다.
또한, 도 9은 동일한 한 행의 로컬 비트라인(예를 들면, LBL12, LBL22, LBL32,...)을 공유하는 두 행의 메모리 소자(M113, M123, M133,...) 및 (M114, M124, M134,...)에 의해 정의될 유닛으로서 소거될 수 있는 최소 블록의 메모리 소자를 도시한다.
도 10은 도 8 및 도 9의 단일측 워드라인 아키텍처 3-D 어레이에서 누설 전류의 제거를 도시한 것이다. 누설 전류의 분석은 도 7에 관련하여 기술된 것과 유사하다. 그러나, 단일측 워드라인 아키텍처에서, 선택된 로컬 비트라인(220)(Sel-LBLj)은 분리된 워드라인들(210, 212)에 걸쳐 인접 비트라인(230)에 결합되지 않는다. 이에 따라, 인접 로컬 비트라인들 간엔 누설 전류가 없으며, 전역 비트라인(250) 및 로컬 비트라인(220)을 통해 감지 증폭기(240) 내 감지 전류는 단지 메모리 소자 IELMENT의 전류로부터의 전류일 것이다.
단일측 워드라인 아키텍처는 도 1에 도시된 아키텍처에 비해 메모리 어레이 내 워드라인의 수를 2배가 되게 한다. 그러나, 이 단점은 메모리 어레이에 메모리 소자 간 더 적은 누설 전류를 제공함으로써 오프셋된다.
단일측 워드라인 아키텍처는 전체 개시된 바를 참조로 본원에 포함시키는 PCT 국제 공개번호 WO 2010/117914 A1, 및 믹구 특허 출원 공개번호 20120147650에 개시되어 있다.
로컬 비트라인 전압 변동에 기인한 감지 오류
도 1 및 도 8의 실시예에 기술된 바와 같이, 선택된 R/W 소자(M)는 한 쌍의 선택된 워드라인(WL) 및 로컬 비트라인(LBL)에 의해 액세스된다. 로컬 비트라인 LBL은 2D 어레이의 비트라인 필라 중에 하나이다. 각 비트라인 필라(LBL)는 비트라인 필라 전환에 의해 대응하는 전역 비트라인(GBL) 상에 노드에 전환가능하게 연결된다. 판독 동작에서, R/W 소자를 통하는 전류는 선택된 로컬 비트라인(LBL)에 결합된 전역 비트라인(GBL)을 통해 감지 증폭기에 의해 감지된다. 도 7 및 도 10에 주어진 예는 선택된 로컬 비트라인과 선택된 워드라인 사이에 연결된 R/W 소자(M)을 갖는다. 선택된 로컬 비트라인은 0.5V에 설정되고 선택된 워드라인은 0V에 설정된다. 워드라인 상에 전압은 한 세트의 워드라인 구동기에 의해 구동된다. 모든 다른 워드라인 및 로컬 비트라인은 바람직하게는 전류 누설을 제거하기 위해 선택된 로컬 비트라인과 동일한 전압에 설정된다.
로컬 비트라인 상에 전압은 전형적으로 전역 비트라인의 한 단부 상에 위치된, 감지 증폭기에 연관된 비트라인 구동기로부터 공급스된다. 로컬 비트라인 상에 확립된 전압은 전역 비트라인을 따라 로컬 비트라인이 만드는 연결 노드의 위치, 및 이것이 액세스하고 있는 셀(R/W 소자)의 저항 상태에 따라 매우 가변적일 수도 있을 것이다.
개개의 로컬 비트라인의 전압은 각각의 로컬 비트라인의 위치, 혹은 비트라인 구동기에 관한 전역 비트라인 상에 연결 노드의 위치에 따른다. 로컬 비트라인 LBL은 이것이 z-방향에 걸쳐 층을 단지 횡단하기 때문에, 상대적으로 짧으며, 따라서 이를 따른 전압 강하는 미미하다. 그러나, 전역 비트라인은 비교적 길며, 전역 비트라인의 유한 저항에 기인하여, 이를 따른 IR 전압 강하는 비트라인 구동기가 감소된 전압을 로컬 비트라인에 공급하게 할 수 있다. 또한, 감소된 전압은 로컬 비트라인이 전역 비트라인과 만드는 연결 노드의 위치에 따른다.
도 11a 및 도 11b는 이들의 감지 증폭기로의 2개의 로컬 비트라인의 서로 다른 경로 길이를 각각 도시한 것이다. 전압(VDD)은 감지 증폭기(240)를 통해 전역 비트라인(GBL1)에 공급된다. 도 11a에서, 로컬 비트라인 LBL11(260-11)은 길이 y1을 갖는 전역 비트라인 GBL1의 세그먼트(270-y1)를 통해 감지 증폭기(240)에 결합된다. 이에 따라, 세그먼트(270-y1)에 기인한 경로에서 IR 강하는 IRGBL(y1)이다. 도 11b에서, 로컬 비트라인 LBL13(260-13)은 길이 y2를 갖는 전역 비트라인(GBL1)의 세그먼트(270-y2)를 통해 감지 증폭기(240)에 결합된다. 이에 따라, 세그먼트(270-y2)에 기인한 경로에서 IR 강하는 IRGBL(y2)이다.
문제는 소스-폴로워 구성에서 그렇듯이, 감지 동안에 비트라인 구동기가 회로 경로의 직렬 저항에 민감하다면 더욱 악화된다. 이 경우에 비트라인 전압은 소스 폴로워의 트랜지스터를 통해 흐르는 전류에 따른다. 이에 따라, 여러 비트라인은 각각의 회로 경로에서 직렬 저항에 따라 상이한 전압들까지 구동될 수도 있을 것이다.
도 12는 워드라인 구동기와 감지 증폭기 사이에 선택된 셀(M)의 회로 경로를 따른 저항을 도시한 것이다. 감지 증폭기는 또한 비트라인 구동기로서 동작한다. 저항은 한 세그먼트의 선택된 워드라인(RWL(x))의 저항, 상태 의존성인 R/W 소자(RM)의 저항, 한 세그먼트의 전역 비트라인(RGBL(y))의 저항, 및 감지 증폭기(RSA)의 저항을 포함한다.
셀의 실제 전류 값 및 감지 증폭기에 의한 셀의 전류 판독은 둘 다 셀 위치, 감지 증폭기 저항, 이웃 셀의 데이터 패턴, 및 워드라인 저항률에 의해 영향을 받는다. 이상적인 상황에서, 셀이 감지 증폭기에 가깝다면, RGBL(y=O) = 0이다. 감지 증폭기가 VDD에 의해 에뮬레이트된다면, RSA = 0이다. 워드라인이 이상적으로 도전성이라면, RWL(x) = 0이다.
일반적으로, 이들 저항은 모두가 셀 전류를 감소시키는데 기여한다. 비트라인 구동기 및 실제 감지 증폭기에서 더 멀리 있는 셀, 및 더 도전성의 이웃 셀에 있어서, 대안적 경로는 점점 더 현저해진다. 이에 따라, 감지 증폭기는 이의 실제 전류로부터 감소된 셀 전류를 판독할 것이다.
로컬 비트라인들 간에 일정하지 않은 전압은 3D 어레이의 네트워크에서 전류 누설을 악화시킬 것이다. 예를 들면, 인접 비선택된 워드라인은 누설을 피하기 위해, 선택된 로컬 비트라인과 동일한 전압에 바이어스되고, 로컬 비트라인 전압이 가변적인지는 불확실할 것이다.
더 최악으로는 판독 동안, 비-균일한 로컬 비트라인 전압은 R/W 소자의 서로 다른 저항성 상태들 사이에 마진이 상실되게 하여 메모리 상태가 이 겹치거나 구분이 되지 않게 할 것이다.
비트라인 전압 제어
발명의 일 측면에 따라, 각 로컬 비트라인은 제 1 단부 및 제 2 단부를 갖는 전역 비트라인 상에 노드에 전환가능하게 연결되고, 로컬 비트라인 상에 전압은 가변 회로 경로 길이 및 회로 직렬 저항을 구성하는 전역 비트라인의 제 1 단부로부터 비트라인 구동기에 의해 구동됨에도 불구하고 소정의 기준 레벨에 유지된다. 이것은 전역 비트라인의 제 2 단부에 비트라인 전압 비교기에 의해 제어되는 전역 비트라인의 제 1 단부에 전압 클램프를 포함하는 피드백 전압 레귤레이터에 의해 달성된다. 비트라인 전압은 IR 강하를 초래하는 전류 흐름이 없기 때문에 전역 비트라인의 제 2 단부로부터 정확하게 감지된다. 비교기는 감지된 비트라인 전압을 소정의 기준 레벨과 비교하고 제어 전압을 출력한다. 전압 클램프는 피드백 회로의 부분으로서 제어 전압에 의해 제어된다. 이렇게 하여, 로컬 비트라인에 전압은 기준 전압에 레귤레이트된다.
도 13은 기준 전압에 관하여 비트라인 전압을 고정되게 유지하는 비트라인 제어 회로를 도시한 것이다. 감지 증폭기(240)는 전역 비트라인 GBL(270)의 제 1 단부(271)에 연결된다. 로컬 비트라인 LBL(260)는 GBL(270)의 제 1 세그먼트(270-1)를 통해 감지 증폭기에 결합된다. 감지 증폭기는 로컬 비트라인 내 전류를 감지할 뿐만 아니라 로컬 비트라인 LBL(260)을 주어진 전압까지 구동하기 위한 비트라인 구동기로서 작용한다. GBL의 나머지 부분은 GBL(270)의 제 2 세그먼트(270-2)를 형성한다. 전압 클램프(BL 클램프)(280)는 LBL(260)에 전압을 클램프하기 위해 감지 증폭기로부터의 공급 전압으로 동작한다. LBL(260)에 실제 전압(VLBL)은 제 2 세그먼트(270-2)를 통해 GBL(270)의 제 2 단부(273)로부터 검출될 수 있다. 제 2 세그먼트(270-2)엔 어떠한 전류도 흐르지 않기 때문에, 제 2 세그먼트에선 IR 강하가 없다. 이 실제 전압은 연산 증폭기(op amp)와 같은 비교기(284)에 의해 소정의 기준 전압(286)과 비교된다. 비교기(282)의 출력은 BL 클램프(280)를 제어하기 위해 제어 전압(Vc)을 공급한다. 예를 들면, BL 클램프(280)는 트랜지스터에 의해 구현될 수 있고, 비교기 Vc의 출력은 트랜지스터의 게이트(282)에 공급된다. VLBL의 소정의 로컬 비트라인 전압을 유지하기 위해서, 소정의 기준 전압은 비교기(284)가 피드백 제어 전압 Vc = VLBL + VT + ΔV을 출력하게 VLBL에 설정되며 VT은 트랜지스터의 임계이고 ΔV는 피드백 조절이다. 이렇게 하여, 로컬 비트라인(260)의 전압은 전역 비트라인 GBL(270)의 제 1 세그먼트(270-1)에서 전압 서플라이(감지 증폭기를 통해)까지의 가변 저항(RGBL(y))에 상관없이 소정의 값에 설정될 수 있다.
비트라인 전압 제어 회로의 한 구현예는 감지 증폭기(240)를 3D 어레이 내 전역 비트라인(270)의 제 1 단부(271)에 위치되게 하고 비교기(282)을 전역 비트라인의 제 2 단부(273)에 위치되게 하는 것이다. 도전 라인(283)은 비교기(284)의 출력을 3D 어레이에 걸쳐 이 밑에 전압 클램프(280)에 연결한다. 비트라인 전압 제어 회로는 3D 어레이 밑에 또 다른 층으로서 구현될 수 있다.
3D 어레이 내 로컬 비트라인의 전압이 판독 및 프로그램하는 동안에 잘 제어될 때, 위에 언급된 누설 및 마진의 상실의 문제가 감소된다.
계단 워드라인을 가진 3D 어레이 아키텍처
발명의 일 측면에 따라, z-방향으로 한 어레이의 로컬 비트라인 또는 비트라인 필라와 z-방향에 수직한 x-y 플레인 내에 다수의 메모리 플레인 또는 층 내에 워드라인의 x-y-z 프레임워크에 의해 액세스될 수 있는 3D 어레이의 판독/기입(R/W) 메모리 소자를 가진 비휘발성 메모리가 제공된다. y-방향으로 x-어레이의 전역 비트라인은 y-방향을 따라 로컬 비트라인 필라의 개개에 전환가능하게 결합된다.
또한, 로컬 비트라인 필라를 대응하는 전역 비트라인에 전환가능하게 결합하는 것은 선택 트랜지스터에 의해 달성된다. 선택 트랜지스터는 로컬 비트라인 필라와 전역 비트라인 간을 전환하는, 수직 구조로서 형성되는 필라 선택 장치이다. 필라 선택 장치는 CMOS 층 내에 형성되지 않고, 전역 비트라인 어레이와 로컬 비트라인 어레이 사이에 z-방향을 따라, CMOS 층 위에 별도의 층(필라 선택 층) 내에 형성된다.
또한, 각 워드라인은 각 세그먼트의 계단 워드라인이 메모리 플레인 또는 층 내에 놓이는 다수의 메모리 층을 횡단하는 계단 구조 내에 다수의 세그먼트를 갖는다. 이에 따라, 각 워드라인은 각 메모리 층 내에 세그먼트를 가지며, 종국에 워드라인 구동기에 연결될 노출된 워드라인 세그먼트로서의 3D 어레이의 맨위까지 상승한다.
x, y 및 z-방향을 갖는 직각좌표에 의해 정의되는 3차원 패턴으로 배열되고 하부 플레인에서 상부 플레인으로 반도체 기판 상에 z-방향으로 적층된 복수의 평행한 플레인들을 가진 메모리 소자를 갖는 3D 비휘발성 메모리에서, 복수의 로컬 비트라인은 복수의 층을 통해 z-방향으로 연장되고 x-방향으로 행과 y-방향으로 열을 가진 2차원 사각 어레이의 비트라인 필라로 배열되고; 3D 비휘발성 메모리는, y-방향으로 이격되고 복수의 교차점에서 복수의 비트라인 필라 사이에 있고 이들로부터 분리된 복수의 계단 워드라인을 더 가지며, 개개의 계단 워드라인 각각은 각 플레인 내에 세그먼트를 갖고, z-방향으로 복수의 플레인들을 횡단하고 각각 x-방향 및 z-방향으로 연장되는 일련의 교번하는 스텝 및 상승부를 갖는다.
도 14는 계단 워드라인(310)을 가진 구조를 갖는 3D 어레이(300)의 부분의 등각도이다. 총체적 구조는 z-방향으로 2D 어레이의 로컬 비트라인(LBL)과 x-y 플레인 내 각 메모리 층 내 워드라인(WL) 세그먼트들 사이에 교차점에 3D 어레이의 메모리 셀(M)이다.
이 실시예에서, 로컬 비트라인 LBL(320)은 비트라인 필라(LBL) 형태이다. x-방향으로 한 행의 LBL은 이들의 기부에 한 세트의 필라 스위치(340)에 의해 대응하는 전역 비트라인 GBL(330)로 전환된다. 후술하는 바와 같이, 한 세트의 필라 스위치는 바람직하게는 2개의 선택 게이트 SG(341-1, 341-2)을 사용하여 NAND 선택으로 구현된다.
예시를 쉽게 하기 위해서, 도 14는 4개의 로컬 비트라인을 선택할 수 있는 메모리 층 내 각 워드라인 세그먼트(312)를 도시한다. 실제로, 각 워드라인 세그먼트(312)는 각 메모리 층 내 다른 수의 로컬 비트라인을 선택할 수 있다. 예를 들면, 8개의 메모리 층이 있다면, 각 워드라인은 8개의 세그먼트를 갖는다. 각 세그먼트가 각 메모리 층 내 16개의 비트라인을 선택할 수 있다면, 각 워드라인은 모두 8개의 메모리 층에 걸쳐 병렬로 16 x 8 = 128개의 로컬 비트라인을 선택할 수 있다. 상부 세그먼트는 또한 WL 선택 게이트(351)에 의해 제어되는 소스(352) 및 드레인(354)에 의해 형성된 워드라인 구동기(350)에 연결된다.
로컬 비트라인의 피치만큼 x-방향으로 인접 계단 워드라인 오프셋
도 15는 다음 메모리 층으로 워드라인(310) 스텝이 비트라인들 사이 내에 만들어진 실시예에 따라 y-방향을 따른 3D 어레이의 단면도이다. 이 예에서, 각 워드라인 세그먼트(312)는 각 스텝 또는 메모리 층 내에서 8개의 로컬 비트라인을 선택한다. 4개 메모리 층이 있다. 각 스텝은 한 쌍의 인접 로컬 비트라인들(320) 사이 내에 다음 층까지 상승한다. 인접 층 상에 인접 계단 워드라인은 이들의 상승부(314)가 로컬 비트라인의 피치만큼 주어진 x-방향을 따라 오프셋(315)을 갖도록 스태거(stagger)된다. 비트라인 및 워드라인에 의해 정의되는, R/W 소자 단면은 일정하다.
로컬 비트라인의 피치가 절반만큼 x-방향으로 오프셋된 인접 계단 워드라인
도 16은 다양한 스태거된 워드라인 스텝이 가능한 한 가깝게 적층되는 실시예에 따른 y-방향을 따른 3D 어레이의 단면도이다. 이 예에서, 각 워드라인 세그먼트(312)는 각 스텝 또는 메모리 층 내에서 8 로컬 비트라인을 선택한다. 4 메모리 층이 있다. 각 스텝은 한 쌍의 인접 로컬 비트라인(320) 사이 내에서 다음 층까지 상승한다. 인접 층 상에 2개의 인접 계단 워드라인은 이들의 상승부(314)가 로컬 비트라인의 피치의 절반만큼 주어진 오프셋(315)을 갖게 스태거된다. R/W 소자 단면은 상이하다. 그러나, 이 구성은 어레이 효율이 더 낫게 하며 더 짧은 워드라인을 갖는다.
계단 워드라인 아키텍처의 잇점은 각각이 결국엔 3D 메모리 어레이의 상부 또는 하부로부터 액세스되고 선택될 수 있기 때문에, 서로 다른 메모리 층들로부터 워드라인이 쉽게 액세스될 수 있다는 것이다. 이에 따라, 상호연결 및 디코딩은 훨씬 단순화되고 한정된 자원을 공유하기 위해 다수의 워드라인을 병렬로 연결되게 할 필요성이 없다. 이것은 개개의 워드라인 구동기가 병렬로 상당수의 워드라인 형태의 큰 부하를 구동해야 하는 것을 피하게 할 것이며 ICC는 감소될 수 있다. 주어진 ICC 예산 내에서 수행은 개선된다. CMOS 장치보다 약한 구동력을 가진 장치에 의해 구현되는 구동기가 사용될 수 있다. 또한, 병렬로 연결되는 다수의 워드라인을 피하게 함으로써, 교란이 감소된다.
계단 워드라인을 가진 다수-플레인 메모리 슬랩(slab)을 형성하는 제 1 구현예에 따라서, 워드라인 층 및 산화물층은 교번하여 수직으로 형성된다. 워드 층이 형성된 후에, 제 1 단부 및 제 2 단부를 갖는 워드라인 세그먼트를 생성하기 위해 제 1 마스크를 사용하여 워드 층 내에 트렌치를 잘라낸다. 산화물층이 형성된 후에, 트렌치는 계단 구조를 생성하기 위해 다음 플레인 내 각 워드라인 세그먼트의 제 1 단부에 연결을 위해 각 워드라인 세그먼트의 제 2 단부를 노출시키기 위해서 제 2 마스크를 사용하여 산화물층 내에 잘라낸다. 각 메모리 플레인이 워드라인 층 및 산화물층으로부터 구성함에 있어서, 이 방법은 각 메모리 플레인을 형성하기 위해 2개의 마스킹을 요구한다.
제 1 실시예에 따라, 계단 워드라인은 플레인 내 각 세그먼트가 하나보다 많은 수직 비트라인과 교차하게 형성된다. 이에 따라, 교번하는 워드라인 및 비트라인의 형성은 매번 동일 마스크를 트렌치 폭만큼 오프셋함으로써 달성된다.
도 17은 계단 워드라인을 가진 3D 어레이를 제작하기 위해 일련의 프로세스 스텝을 위에서 아래까지 도시한 것이다. 이 예에서, 각 메모리 층은 2번의 마스킹 적용에 의해 형성된다.
(1) 워드라인 층이 기부 표면 상에 피착된다. 예를 들면 3nm 워드라인 층 물질이 원자층 피착("ALD")에 의해 피착된다. 트렌치가 워드라인 층 내에 에칭될 수 있게 하기 위해 제 1 마스크를 가진 마스킹 층이 워드라인 층 상에 놓여진다.
(2) 트렌치는 제 1 마스크의 개구를 통해 기부 표면까지 워드라인 층 내에 에칭된다. 반응성 이온 에칭("RIE")을 사용하여 이방성 워드라인 에칭이 수행된다. (3) 산화물층이 워드라인 층 위에 피착된다. 예를 들면 1O nm 내지 20 nm 산화물이 ALD에 의해 피착된다. 이에 이어 제 2 마스크 프로세스가 이어진다. 제 2 마스크는 트렌치가 산화물층 내에 에칭될 수 있게 하기 위해서 트렌치의 폭만큼 오프셋을 제외하고 제 1 마스크와 동일하다. 현재 트렌치는 이전 트렌치에 인접하여 정렬된다.
(4) 트렌치는 제 2 마스크의 개구를 통해 산화물층 내에 에칭된다. 이방성 산화물 에칭이 RIE를 사용하여 수행된다.
(5) 제 2 워드라인 층이 산화물층 위에 형성되고 산화물층 내에 트렌치를 통해 아래쪽 워드라인 층에 연결한다. 이에 이어 제 1 마스크가 제 2 워드라인 층 상에 놓여지는데, 트렌치 폭만큼 마지막 마스크로부터 오프셋된다.
(6) 트렌치는 제 1 마스크의 개구를 통해 제 2 워드라인 층 내에 에칭된다. 이방성 워드라인 에칭이 RIE를 사용하여 수행된다. 따라서 프로세스는 다음 층에 대해 3)에서와 같이 자체를 반복한다.
일단 계단 워드라인을 가진 다수-층의 슬랩이 형성되면, 워드라인 층은 트렌치를 슬랩 내에 잘라내고 트렌치 내에 수직 로컬 비트라인을 형성함으로써 y-방향으로 격리될 수 있다. 3D 메모리 슬랩 내 수직 로컬 비트라인의 격리 및 형성하는 예는 전체 개시된 바를 참조로 본원에 포함시키는 미국 특허 공개번호 2012/0147650 A1에 기술되어 있다.
상부 상에 워드라인 구동기를 가진 3D 어레이 아키텍처
발명의 또 다른 측면에 따라, 워드라인 구동기는 3D 어레이의 맨 위 단부 상에 워드라인 구동기 층으로서 구현된다. 이것은 계단 워드라인의 상부 세그먼트와 접촉하는 TFT 장치를 형성함으로써 달성된다.
이것은 워드라인 구동기가 기판 층 상에 CMOS 장치로서 형성되고 지아(zia)와 같은 수직 상호연결에 의해 다수의 메모리 층들 간에 워드라인으로 접촉이 되는 통상적인 구현과는 다르다.
도 18은 3D 어레이의 메모리 층 위에 수직 구조로서 형성된 워드라인 구동기를 도시한 것이다. 워드라인 구동기(350)는 바람직하게는 로컬 비트라인과 전역 비트라인 사이에 필라 선택 장치와 유사한 TFT 트랜지스터에 의해 구현된다. TFT(박막 트랜지스터) 장치는 z-방향의 방위로 놓여지게 수직으로 3개의 얇은 층으로서 자신의 NPN 접합을 가진 트랜지스터 형태이다. 이어, 워드라인 구동기(350)는 노출된 워드라인 세그먼트와 워드라인 전원(도시되지 않음) 간에 전환할 수 있다. 워드라인 구동기는 한 세그먼트의 워드라인만큼 넓은 폭을 가질 수 있다. 도 18은 y-방향을 걸쳐 2개의 인접 워드라인들로부터 2개의 인접 세그먼트(312-Even, 312-Odd)을 전환하는, 2개의 인접 워드라인 구동기(350-Even, 350-Odd)을 도시한다. y-방향을 따라 짝수 WL 액세스 라인(355-Even)은 y-방향을 따라 짝수 뱅크의 워드라인에 액세스함을 알 것이다. 유사하게, y-방향을 따라 홀수 WL 액세스 라인(355-Odd)은 y-방향을 따라 홀수 뱅크의 워드라인을 액세스한다. 이들 액세스 라인 각각은 교번하는 워드라인 세그먼트가 산화물층(404)에 의해 격리되지 않기 때문에 이들 워드라인 세그먼트에만 액세스한다.
계단 워드라인 아키텍처는 3D 메모리 어레이의 상부 또는 하부로부터 각 워드라인이 액세스될 수 있게 한다. 일 실시예에서, 하부에 CMOS 층은 이미 금속 라인과 감지 증폭기 및 연산 증폭기와 같은 다른 능동 장치가 들어서 있기 때문에, 3D 메모리 어레이 위에 워드라인 구동기를 위치시키는 것이 잇점이 있다. TFT 트랜지스터가 CMOS 장치만큼 강력하지 않을지라도, 개개의 워드라인이 구동하기가 더 쉽고 이들은 확장되지 않으며 구동기는 워드라인의 세그먼트만큼 넓을 수 있기 때문에 TFT 트랜지스터를 사용하여 계단 워드라인을 구동하는 것이 가능하다.
계단 워드라인을 가진 효율적인 3D 어레이 아키텍처
도 15 및 도 16에 도시된 계단 워드라인을 가진 3D 어레이의 실시예 각각은 각 워드라인이 계단 형태로 층을 횡단하는 L 메모리 층을 갖는다. 각 층에서, 계단의 스텝은 R 로컬 비트라인의 세그먼트와 교차한다. 이어 워드라인은 상승부를 통해 다음 층까지 상승하여 이 안에서 또 다른 세그먼트와 교차한다. 이에 따라, x-z 플레인으로 보인 바와 같이, 어레이는 한 뱅크의 로컬 비트라인을 포함한다. 비트라인은 모든 메모리 층을 걸쳐 z-축선 방향의 방위로 놓여지고 뱅크는 x-축선 방향으로 확장된다. 계단 워드라인의 각 층계는 하부 끝에서 상부 끝까지 뱅크 내에 메모리 층을 횡단한다. x-z 플레인에서, 뱅크는 x-축선 방향으로 밀접하게 적층된 계단 워드라인의 다수의 층계와 포개지고, 따라서 각 메모리 층은 계단 워드라인의 다른 층계로부터 세그먼트에 의해 액세스될 수 있다.
각 메모리 층 내 세그먼트는 모두가 동일한 수평 기선(baseline)을 따라 정렬되기 때문에, 이들은 이들 간에 단락을 방지하기 위해서 x-축선 방향으로 너무 밀집되게 적층될 수 없다. 도 15에 도시된 실시예는 2개의 세그먼트 간에 비트라인의 피치의 오프셋을 갖는다. 도 16에 도시된 실시예는 두 세그먼트 사이에 비트라인의 피치의 절반의 오프셋을 갖는다.
일반적으로, L 층이 있다면, 이상적으로는 모든 L 층을 가로질러가는 각 로컬 비트라인은 각 층에서 교차하는 독립적인 워드라인을 가져야 한다. 그러나, 도 15의 실시예와 도 16의 실시예 둘 다에서, 모든 비트라인이 매 층에서 워드라인에 의해 교차되는 것은 아님을 알 수 있다. 이들은 이들 실시예에서 유한한 오프셋으로부터 비롯되며 공간 및 자원의 이용이 비효율적이게 한다. 예를 들면 도 15에서, 맨 위 층에, 매 R+1 비트라인에 대해 워드라인에 의해 교차되지 않는 하나의 비트라인이 있다. 이 경우에, R=8인 경우, 매 9 로컬 비트라인에 대해 상부 메모리 층 상에 사용되지 않은 것이 있음을 알 수 있다. 유사하게, 하부 메모리 층에 대해서도 마찬가지이다. 총 4 층에 대해서, 그리고 상부 또는 하부 층당 9 중 하나의 낭비로, 이것은 2/(9 x 2), 혹은 11%의 밀도 손실에 이른다. 층 수가 증가된다면 밀도 손실은 감소된다. 그러나, 이것은 더 많은 층 및 또한 더 긴 워드라인을 요구할 것이며, 이는 과도한 전류 인출을 초래할 수도 있을 것이다.
계단 워드라인을 가진 효율적인 3D 어레이 아키텍처는 각 메모리 층을 따라 세그먼트 사이에 오프셋 없이 구현된다. 근본적으로 이것은 수평 기선으로부터 멀리 있는 각 세그먼트의 단부 부분을 상승시킴으로써 달성된다. 이렇게 하여, 다음 세그먼트가 놓여질 세그먼트의 단부에 수평 기선을 따라 여지가 존재할 것이다.
도 19a는 x-z 플레인 상에 투사된 효율적인 3D 어레이의 개요적인 단면도이다. 이 실시예에서 예는 L=4이 되는 메모리 층의 수와, R=4이 되는 각 메모리 층 내 한 세그먼트의 워드라인에 의해 교차된 로컬 비트라인(LBL)의 수를 갖는다. 각 메모리 층에서, 각 워드라인(WL) 세그먼트를 수평으로 R=4 로컬 비트라인과 교차하게 하는 대신에, 4 로컬 비트라인과 교차할 때 상승되게 하여 다음 비트라인과 교차가 현재 비트라인에 비해 z-축선 방향으로 더 높아지게 한다. 이 실시예에서, 상승은 비트라인에 걸쳐 균일하다. R=4인 경우에 보인 예에서, 세그먼트의 상승은 세그먼트 내 4개의 로컬 비트라인 각각과 교차한 후에 점차 높아지는 것으로 구성된다. 이렇게 하여, 각 메모리 층에 대해, 각 세그먼트의 단부를 향해, 세그먼트 벌크는 수평 기선으로부터 멀어져 상승될 것이다. 이것은 다음 세그먼트가 수평 기선을 따라서 바로 다음에 있게 할 여지가 있게 한다.
이 예에서, 근본적으로 각 워드라인은 각 메모리 층에 대해 하나씩인 4개의 높아지는 세그먼트를 가지며, 각 세그먼트는 4개의 로컬 비트라인과 교차한다. 이에 따라, 각 워드라인은 4 메모리 층에 걸쳐 16 로컬 비트라인과 교차한다. 서로 다른 워드라인 길이를 갖는 것이 가능하다. 예를 들면, 가장 짧은 높아지는 워드라인 세그먼트는 메모리 층(즉, R = 2)당 단지 2 로컬 비트라인과 교차할 수 있다. 이 경우에, 워드라인 구동기의 피치는 2 로컬 비트라인이 될 것이다. 4 층(즉, L = 4)을 가진 메모리에 대해서, 각 워드라인은 R x L = 2 x 4 = 8 로컬 비트라인과 교차할 것이다.
도 19b는 도 19a에 개요적으로 도시된 효율적인 3D 어레이의 장치 구조를 도시한 것이다. 일 실시예에서, 로컬 비트라인 및 워드라인은 도핑된 폴리실리콘으로부터 형성된다.
도 20은 또 다른 실시예에 따라 x-z 플레인 상에 투사된 효율적인 3D 어레이의 개요적인 단면도이다. 이 실시예에서, 층 내 워드라인 세그먼트는 도 15 및 도 16에 도시된 것과 유사하게 수평으로 로컬 비트라인과 교차하는데 그러나 세그먼트의 단부에 근방에 마지막 또는 2개의 비트라인과 교차하게 상승한다. 이것은 비트라인을 건너뛰지 않고 수평 기선을 따라서 다음 세그먼트가 바로 다음에 있게 할 여지가 있게 한다.
효율적인 3D 어레이 아키텍처는 도 15 및 도 16에 도시된 실시예에 연관된 낭비를 피하게 한다. 도 19로부터 알 수 있는 바와 같이, 한 뱅크의 로컬 비트라인은 근본적으로 뱅크의 좌측 끝 및 우측 끝 근방에 것들(회색으로 표시하여 도시된)을 제외하고, 계단 워드라인의 균일한 층계에 의해 횡단된다. 이들 끝의 제외는 무시되거나 전혀 형성되지 않을 수 있다. 예시를 쉽게 하기 위해서 도 19에 도시된 뱅크에는 적은 수의 로컬 비트라인이 도시되었을지라도, 실제로는 더욱 많은 로컬 비트라인이 있다. 뱅크의 코어 내에 방대한 정규 비트라인이 있다고 할 때, 끝에 기인한 낭비는 사라진다.
도 21은 도 19a에 도시된 것과 유사한 효율적인 3D 어레이의 부분의 등각도이다. 총체적 구조는 z-방향으로 2D 어레이의 로컬 비트라인 LBL(320)과 x-y 플레인 내 각 메모리 층 내 한 세그먼트(312)의 워드라인 WL(310) 사이에 교차점에 있는 3D 어레이의 메모리 셀(R/W 물질)이다. 용이한 예시를 위해, 도 21은 x-방향을 따라 계단 워드라인의 층계에 의해 교차되는 한 행의 LBL(320)을 도시하고 있다. 각 계단 워드라인은 비트라인당 한 스텝을 갖는다. 이 경우에 WL 세그먼트는 형태가 계단이고 6 로컬 비트라인을 선택할 수 있다. 이 실시예에서, 워드라인 구동기(450)는 기판측 상에 3D 어레이의 하부에 위치된다. 이것은 전역 비트라인(GBL(330)이 3D 어레이 위에 위치되고 대응하는 스위치(440)가 로컬 비트라인 LBL(320)에 액세스하게 하는 대안적 아키텍처를 허용한다.
계단 워드라인을 가진 다수-플레인 메모리 슬랩을 형성하는 제 1 구현예의 제 1 실시예가 도 17(1) 내지 도 17(6)에 관련하여 기술되었다.
제 2 실시예에 따라, 계단 워드라인은 플레인 내 각 세그먼트가 한 수직 비트라인과 교차하게 형성된다. 이에 따라, 교번하는 워드라인 및 비트라인의 형성은 트렌치 폭만큼 분리되는 트렌치를 생성하는 마스크를 오프셋하고, 트렌치 폭의 절반만큼 매번 마스크를 오프셋함으로써 달성된다.
도 22a ~ 도 22h는 도 19에 도시된 효율적인 3D 어레이를 제작하는 일련의 프로세스 단계를 도시한 것이다.
도 22a에서, 마스킹 층(402)은 트렌치가 워드라인 층 내에서 에칭될 수 있게 워드라인 층(410) 위에 놓여진다.
도 22b에서, 트렌치는 워드라인 층 내에 에칭된다.
도 22c에서, 산화물층(404)이 워드라인 층 위에 피착되고, 이어서 동일하지만 트렌치 길이 절반만큼 좌측으로 오프셋된 마스킹 층은 트렌치가 산화물층 내에 에칭될 수 있게 한다. 현재 트렌치는 트렌치 길이 각각의 절반만큼 이전 트렌치에 대해 오프셋된다.
도 22d에서, 트렌치가 산화물층 내에서 에칭된다.
도 22e에서, 제 2 워드라인 층이 산화물층 위에 형성되고, 산화물층 내 트렌치를 통해 아래쪽 워드라인 층에 연결된다. 이어, 제 2 워드라인 층 위에 동일하지만 트렌치 길이의 또 다른 절반만큼 좌측으로 오프셋된 마스킹 층이 이어진다.
도 22f에서, 트렌치가 제 2 워드라인 층 내에서 에칭된다.
도 22g에서, 프로세스는 워드라인의 계단 구조를 형성하기 위해 다음 산화물 층 및 마스킹 층에 대해 도 22c에 도시된 것에서와 같이 자체를 반복한다.
도 22h에서, 프로세스는 워드라인의 계단 구조를 계속해서 형성하기 위해 산화물층 내 트렌치가 에칭되는 도 22d에 도시된 것에서와 같이 자체를 반복한다.
도 23은 R/W 소자를 설정 또는 재설정하기 위한 바이어스 조건을 도시한 것이다. 간단히 예시하기 위해서, 바이어스 전압은 0V(바이어스 없음), 1V (절반의 바이어스) 및 2V (최대 바이어스)이다. R/W 소자는 이것이 최대 바이어스 전압 2V에 노출되었을 때 설정 또는 재설정하기 위해 선택된다. 이것은 선택된 R/W 소자에 걸쳐 최대 전위차를 전개하기 위해서 선택된 로컬 비트라인 LBL을 최대 바이어스 2V에 설정하고 선택된 워드라인 WL을 바이어스 없는 0V에 설정하게 배열된다. 다른 R/W 소자가 상태를 변경하는 것을 방지하기 위해서, 모든 다른 비선택된 WL 및 LBL은 각각이 최대 1V 전위차를 보게 되도록 절반의 바이어스 1V에 설정된다. 비선택된 비트라인 및 워드라인은 여전히 절반의 바이어스에서 전류를 인출하고 있음을 알 것이다. 위에 설명된 바와 같이, 짧은 워드라인은 ICC 전류 소비가 제어 하에 있을 수 있게 할 것이므로 바람직하다.
로컬 비트라인을 위한 고용량 수직 스위치
발명의 일반적인 맥락에 따라, z-방향으로 한 어레이의 로컬 비트라인 또는 비트라인 필라와 z-방향에 수직한 x-y 플레인 내에 다수의 층들 내에 워드라인의 x-y-z 프레임워크에 의해 액세스될 수 있는 3D 어레이의 판독/기입(R/W) 메모리 소자를 가진 비휘발성 메모리가 제공된다. y-방향으로 x-어레이의 전역 비트라인은 y-방향을 따라 로컬 비트라인 필라의 개개에 전환가능하게 결합된다. 이것은 개개의 로컬 비트라인 필라 각각과 전역 비트라인 사이에 수직 스위치에 의해 달성된다. 각 수직 스위치는 수직 구조로서 형성되는 박막 트랜지스터 형태의 필라 선택 장치이며, 로컬 비트라인 필라와 전역 비트라인 간에 스위칭한다. 박막 트랜지스터는 이의 구조적 단점에도 불구하고, 로컬 비트라인 주위에 공간 내에 들어맞아야 하는 강하게 결합된 선택 게이트에 의해 로컬 비트라인에 의해 수송되는 최대 전류를 스위칭하게 구현된다.
일 실시예에서, 선택 게이트의 최대 두께는 로컬 비트라인의 양측으로부터 x-방향을 따른 공간을 독점적으로 점유하는 선택 게이트에 의해 구현된다. 한 행 내 모든 비트라인을 스위칭할 수 있기 위해서, 행의 홀수 및 짝수 비트라인들을 위한 스위치들은 짝수 및 홀수 로컬 비트라인의 선택 게이트가 x-방향을 따라 일치하지 않도록 z-방향으로 스태거되어 오프셋된다.
앞서 보인 바와 같이(예를 들면, 도 21에서), x-방향을 따른 각 행의 로컬 비트라인 LBL(320)은 대응하는 한 세트의 (필라 또는 LBL에서 GBL로) 스위치(440)에 의해 한 세트의 전역 비트라인로 선택적으로 전환된다. z-축선 방향을 따른 각 로컬 비트라인의 한 끝은 y-축선 방향을 따라 전역 비트라인 GBL(330)에 전환가능하게 연결된다.
도 24a는 고용량 로컬 비트라인 스위치를 위한 아키텍처를 도시한 사시도이다. 근본적으로, 스위치는 CMOS 기판 위에 형성된 3D 어레이에 로컬 비트라인에 수직으로 인접하여 형성된 TFT 트랜지스터이다. 문제는 TFT 트랜지스터가 CMOS 트랜지스터만큼 상대적으로 강력하지 않다는 것이며 그러므로 이들의 전류 용량은 이들의 크기 표면적을 최대화함으로써 최대화되어야 한다. 각 로컬 비트라인에 대해 한 TFT 트랜지스터가 있기 때문에, 바람직하게는 로컬 비트라인의 한 끝에 일직선으로 형성된다. 이에 따라, LBL은 GBL의 위치에 따라 밑로부터 혹은 위로부터 전환될 수 있다. TFT 트랜지스터(342)는 2개의 N-도핑된 폴리실리콘층들 사이에 P-도핑된 폴리실리콘층에 의해 형성된 TFT 트랜지스터 접합(TFT 트랜지스터 바디 영역이라고도 알려진)을 갖는다. 얇은 게이트 산화물(404)은 TFT 트랜지스터 접합(343)을 선택 게이트(341-1) 또는 선택 게이트(341-2)와 같은 선택 게이트로부터 분리한다. 이렇게 하여, NPN 트랜지스터는 로컬 비트라인 또는 비트라인 필라와 일직선으로 형성된다. 게이트 산화물(404) 및 게이트는 2개의 로컬 비트라인 사이에 공간 내에 형성되어야 하기 때문에, 각 게이트가 인접 비트라인이 아니라 한 비트라인을 전환한다면 게이트는 크기가 제한된다.
바람직한 실시예에서, 인접한 행들의 비트라인의 TFT 트랜지스터들은 수평으로 정렬되지 않고, 그보다는 이들은 z-방향으로 오프셋을 갖고 도 24a에 도시된 바와 같이 스태거된다. 이에 따라, 각 TFT 트랜지스터 접합(343)에 인접한 공간은 이 TFT를 위한 게이트를 형성하기 위해서만 사용될 수 있고, 그럼으로써 게이트의 크기를 최대화한다. 도 1 및 도 24a를 동시에 참조하면, 도 24a는 2D 어레이의 LBL을 도시하고 LBLij는 제 i 열 및 제 j 행에 있는 것임을 알 수 있다. 이에 따라, 예를 들면 LBL11, LBL21, LBL31,...와 같은 제 1 (또는 홀수) 행의 로컬 비트라인에서, TFT 트랜지스터(342-1O)는 모두가 동일 수직 위치에 있다. LBL12, LBL22, LBL32,...와 같은 제 2 (또는 짝수) 행의 로컬 비트라인에서, TFT 트랜지스터(342-2E)는 모두가 z-방향을 따라 TFT 트랜지스터(342-1O)로부터 오프셋 된다. 이에 따라, 홀수 행을 선택하는 것은 인접 짝수 행을 선택하지 않을 것이며 그 반대도 그러하다.
동작에서, 짝수 행의 로컬 비트라인을 대응하는 전역 비트라인에 선택적으로 연결하기 위해 모든 짝수 TFT 트랜지스터를 연결하는 짝수 선택 라인에 선택 신호가 인가된다. 유사하게, 홀수 행의 로컬 비트라인을 대응하는 전역 비트라인에 선택적으로 연결하기 위해 모든 홀수 TFT 트랜지스터를 연결하는 홀수 선택 라인에 선택 신호가 인가된다.
또 다른 실시예에서, TFT 트랜지스터의 효능은 게이트가 TFT 트랜지스터 접합을 감싸게 함으로써 형성되어 TFT 트랜지스터 접합에 대한 게이트의 표면적을 증가시킬 때 더욱 향상된다.
도 25는 라인 z-z을 따른 도 24a에 도시된 스위치의 단면도이다. 선택 게이트(342-2)(선택 게이트 2)는 TFT(343-2)을 감싸며, TFT 트랜지스터 접합의 채널 폭은 모든 4측 상에서 도통하여 유효하게 4배가 된다.
메모리 층의 서로 대향한 표면들에 짝수 및 홀수 TFT 트랜지스터
도 24b는 고용량 로컬 비트라인 스위치의 또 다른 실시예를 도시한 것이다. 이것은 홀수 및 짝수의 한 세트의 TFT 트랜지스터가 메모리 층의 서로 대향한 양측 상에 위치된 것을 제외하고 도 24a에 도시된 것과 유사하다. 343-2, 343-4,...와 같은 짝수 TFT 트랜지스터 접합은 메모리 층의 일측(302-2) 상에서 짝수 행의 로컬 비트라인을 제 1 세트의 전역 비트라인에 전환하기 위해 사용되고 343-1과 같은 홀수 TFT 트랜지스터 접합은 메모리 층의 대향 측(302-1) 상에서 홀수 행의 로컬 비트라인을 제 2 세트의 전역 비트라인에 전환하기 위해 사용된다. 도 24b에서 선택 게이트들의 어느 것이든 연관된 TFT를 감싸는데, 예를 들면, 도 25에 도시된 바와 같은 선택 게이트(342-2)(선택 게이트 2E)는 TFT(343-2)를 감싸며, TFT 트랜지스터 접합의 채널 폭은 모든 4측 상에서 도통하여 유효하게 4배가 된다.
도 26은 워드라인에 수직한, 전역 비트라인을 따른 y-방향으로부터 단면도로 예시적 3D 메모리 장치의 전체 구성에서 수직 선택 장치를 도시한 것이다. 근본적으로, 3D 메모리 장치는 전체 5개의 층으로서, CMOS 및 금속층, 수직 스위치층 1, 표면(302-1, 302-2)으로 묘사된 메모리 층, 수직 스위치층 2 및 상부 금속층을 포함한다. 3D 메모리 소자는 CMOS 및 금속층 위에 메모리층 내에 제조된다. CMOS 및 금속층에서, CMOS는 CMOS 장치를 형성하고 이 위에 다른 전체 층을 지지하기 위한 기판을 제공한다. CMOS 위에는 금속층-0, 금속층-1 및 금속층-2과 같은 몇개의 금속층이 있을 수 있다. 수직 선택층 1 및층 2은 메모리층 내 워드라인 WL 및 로컬 비트라인 LBL에 선택적으로 액세스할 수 있게 하는 박막 트랜지스터(TFT) 형태의 유사한 수직 선택 스위치들을 내포한다.
도 8에 도시된 한 3D 아키텍처에서, 전역 비트라인 GBL은 메모리 층의 하부에 있으며 따라서 이들 금속층 중 하나, 이를테면 금속층-1 또는 금속층-2으로서 형성된다. 그러면, 수직 스위치층 1은 메모리층 내 수직 로컬 비트라인에 GBL을 연결하는 LBL 대 GBL 스위치를 내포한다. 워드라인에의 액세스는 메모리 층의 상측으로부터 상부 금속층을 통해서 되고 따라서 워드라인 구동기는 각 워드라인을 상부 금속층에 금속 패드에 연결하는 수직 스위치층 2 내 구현된다.
메모리 층의 서로 대향하는 표면들에 짝수 및 홀수 TFT들을 가진 도 24b에 도시된 실시예에서, 짝수 GBL(330-2, 330-4,...)은 메모리 층의 제 1 표면(302-2)에 있고, 홀수 GBL(330-1, 330-3,...)은 메모리 층의 제 1 표면에 대향한 제 2 표면(302-1)에 있다. 이에 따라, 각 TFT 트랜지스터 스위치를 형성하기 위한 각 끝에 2배의 공간이 존재한다. TFT 트랜지스터 및 전역 비트라인은 더 큰 전류를 도통시키기 위해 더 크게 할 수 있다. 이 실시예는 수직 스위치층 1 및 수직 스위치층 2 둘 다가 로컬 비트라인을 전환하기 위한 짝수 및 홀수 스위치들에 개별적으로 전용될 수 있도록 워드라인을 전환하기 위해 수직 스위치 층(예를 들면, 도 8에 도시된 것) 중 하나를 사용하지 않는 3D 메모리에 적용할 수 있다.
3D 메모리에 수직 스위치의 포위 게이트를 형성하기 위한 방법
발명의 일반적인 맥락에 따라, z-방향으로 한 어레이의 로컬 비트라인 또는 비트라인 필라와 z-방향에 수직한 x-y 플레인 내에 다수의 층들 내에 워드라인의 x-y-z 프레임워크에 의해 액세스될 수 있는 3D 어레이의 판독/기입(R/W) 메모리 소자를 가진 비휘발성 메모리가 제공된다. y-방향으로 x-어레이의 전역 비트라인은 y-방향을 따라 로컬 비트라인 필라의 개개에 전환가능하게 결합된다. 이것은 개개의 로컬 비트라인 필라 각각과 전역 비트라인 사이에 수직 스위치에 의해 달성된다. 각 수직 스위치는 수직 구조로서 형성되는 박막 트랜지스터 형태의 필라 선택 장치이며, 로컬 비트라인 필라와 전역 비트라인 간에 스위칭한다.
도 21에 도시된 워드라인 구동기 뿐만 아니라 (LBL 대 GBL 스위치)와 같은 수직 스위치는 바람직하게는 각각이 포위 게이트에 제어되는 한 뱅크의 수직으로 정렬된 (z-축선) TFT들에 의해 구현된다. 예를 들면, 도 21에 도시된 바와 같이, LBL 대 GBL 스위치를 위한 포위 게이트는 한 행의 LBL을 선택하는 x-축선을 따른 LBL 행 선택 라인을 형성한다.
도 26은 워드라인에 수직한, 전역 비트라인을 따른 y-방향으로부터 단면도로 예시적 3D 메모리 장치의 전체 구성에서 수직 선택 장치를 도시한 것이다. 근본적으로, 3D 메모리 장치는 총 5개의 층으로서, CMOS 및 금속층, 수직 스위치층 1, 메모리 층, 수직 스위치층 2 및 상부 금속층을 포함한다. 3D 메모리 소자는 CMOS 및 금속층 위에 메모리층 내에 제조된다. CMOS 및 금속층에서, CMOS는 CMOS 장치를 형성하고 이 위에 다른 전체 층을 지지하기 위한 기판을 제공한다. CMOS 위에는 금속층-0, 금속층-1 및 금속층-2과 같은 몇개의 금속층이 있을 수 있다. 수직 선택층 1 및층 2은 메모리층 내 워드라인 WL 및 로컬 비트라인 LBL에 선택적으로 액세스할 수 있게 하는 박막 트랜지스터(TFT) 형태의 유사한 수직 선택 스위치들을 내포한다.
도 8에 도시된 한 3D 아키텍처에서, 전역 비트라인 GBL은 메모리 층의 하부에 있으며, 따라서 이들 금속층 중 하나, 이를테면 금속층-1 또는 금속층-2으로서 형성된다. 그러면, 수직 스위치층 1은 메모리층 내 수직 로컬 비트라인에 GBL을 연결하는 LBL 대 GBL 스위치를 내포한다. 워드라인에의 액세스는 메모리 층의 상측으로부터 상부 금속층을 통해서 되고 따라서 워드라인 구동기는 각 워드라인을 상부 금속층에 금속 패드에 연결하는 수직 스위치층 2 내 구현된다.
도 21에 도시된 또 다른 3D 아키텍처에서, 워드라인 WL 및 전역 비트라인 GBL에의 위 및 아래에서 액세스는 반대가 된다. 특히, GBL은 메모리층 위에 상부 금속층으로서 형성된다.
발명의 또 다른 측면에 따라, 3D 메모리 장치는 한 세트의 로컬 비트라인을 대응하는 한 세트의 전역 비트라인으로 전환하게 작용하는 수직 전환층을 포함하며, 수직 전환층은 한 어레이의 로컬 비트라인에 연결하게 정렬된 수직 박막 트랜지스터(TFT)의 TFT 채널의 2D 어레이이며, 각 TFT는 로컬 비트라인을 대응하는 전역 비트라인으로 전환하며 각 TFT는 포위 게이트를 갖는다. 특히, 어레이 내 TFT는 게이트 물질층이 x-y 플레인 내 각 TFT 둘레에 포위 게이트를 형성하고 개개의 행 선택 라인들 사이에 길이 Ls의 간격을 유지하면서 x-축선을 따라 행 선택 라인을 형성하게 합체하는 두께를 갖도록, 각각 x- 및 y-축선을 따라 길이 Lx 및 길이 Ly의 간격을 갖는다.
발명의 또 다른 측면에 따라, x, y 및 z-방향들을 갖는 직각좌표들에 의해 정의되는 3차원 패턴으로 배열되고 반도체 기판 상에 z-방향으로 적층된 복수의 평행한 플레인들을 가지며, 메모리 층을 포함하는 3D 메모리 장치에서, 메모리 층에의 액세스를 제공하는 수직 전환층을 형성하는 방법은, 메모리 층에 구조에 전환 액세스를 제공하기 위해 수직 박막 트랜지스터(TFT)의 2-D 어레이의 TFT 채널들을 형성하는 단계, x-y 플레인에서 각 TFT 채널을 감싸는 게이트 산화물층을 형성하는 단계, 및 게이트 산화물 층 위에 게이트 물질층 을 형성하는 단계를 포함하고, 2-D 어레이에 TFT 채널들은 상기 게이트 물질층이 개개의 행 선택 라인들 사이에 길이 Ls의 간격을 유지하면서 x-축선을 따라 행 선택 라인을 형성하게 합체하는 두께를 갖도록, 각각 x- 및 y-축선을 따라 길이 Lx 및 길이 Ly의 간격을 갖는다.
일반적으로, CMOS 트랜지스터에 비해, 박막 트랜지스터(TFT)는 그만큼의 전류를 취급하지 않는다. 포위 게이트를 갖는 것은 TFT의 채널 영역을 효과적으로 증가시키며 개선된 전환 또는 구동 용량을 제공한다. 포위 게이트는 통상의 단일측 게이트에 비해 3배의 구동 전류를 전달할 수 있다.
도 27은 도 21에 도시된 3D 아키텍처를 위한 선택층 2 내 수직 스위치의 단면의 x-y 플레인에서의 개요도이다. 앞에서 기술된 바와 같이, 각 TFT 채널은 최대 전환 또는 구동 용량을 제공하기 위해 포위 게이트에 의해 제어된다. 이 경우에, x-축선을 따른 한 행의 TFT 채널을 위한 포위 게이트는 함께 합체되어 행 선택 라인을 형성하며 반면 개개의 행 선택 라인은 y-축선에 걸쳐 서로로부터 분리된다. 각 TFT는 수직 비트라인 LBL과 전역 비트라인 GBL 간에 전환한다. 행 선택 라인은 x-축선을 따른 한 행의 수직 비트라인들의 전환을 제어한다.
일예에서, 24nm x 24nm인 통상의 예 대신에 Lx = 24nm 및 Ly= 48nm이다. 위에 언급된 바와 같이, 포위 게이트는 통상의 단일측 게이트에 비해 3배의 구동 전류를 전달할 수 있다. 요구되는 TFT의 Id는 256 uA/um에서 85 uA/um로 감소된다.
도 28 내지 도 35은 수직 스위치층 2를 형성하는 프로세스를 도시한 것이다. 근본적으로, 채널 물질 슬랩이 메모리층 위에 형성된다. 이어서, 슬랩은 2D 어레이의 개개의 채널 필라들을 남기게 에칭된다. 채널 필라들 간에 간격은 x-축선을 따른 Lx와 y-축선을 따른 Ly에 의해 주어지는 소정의 종횡비를 가지며, Ly -Lx = Ls이다. 이어, 게이트 산화물층 및 게이트 물질층이 개개의 TFT을 형성하기 위해 피착된다. 특히, 게이트 물질층은 이웃 채널들의 게이트 층들이 함께 맞게 합체되는 두께로 피착된다. 이것은 인접 게이트 선택 라인들 간에 Ls의 간격을 남기면서 x-축선을 따른 각 행의 TFT에 대한 게이트 선택 라인을 형성할 것이다. 도 27로부터 알 수 있는 바와 같이, Ls는 2개의 인접한 게이트 선택 라인들을 분리시키는 산화물의 두께이며, 그러므로 산화물이 전기적 파괴 없이 동작 전압을 견디기에 충분한 두께이어야 한다.
도 28은 메모리 층 위에 N+ 폴리층을 피착하고, 이어 P-폴리 층을 피착하고 이어 N+ 폴리층을 피착하는 프로세스를 도시한 것이다. 이것은 TFT를 위한 개개의 채널 필라를 형성하는데 적합한 NPN 슬랩을 형성할 것이다.
도 29a는 메모리층 위에 수직 스위치층 2의 사시도이며, NPN 슬랩으로부터 개개의 채널 필라를 형성하는 프로세스를 도시한 것이다. 각 채널 필라는 밑에 메모리층 내 로컬 비트라인 LBL을 전환하게 정렬되고 형성된다. 이것은 슬랩을 개개의 채널 필라들로 분리시키기 위해 하드 마스킹을 광 패터닝하고 메모리층 상부까지 트렌치를 RIE(반응성 이온 에칭) 에칭함으로써 달성된다.
도 29b는 개개의 채널 필라들이 형성된 후에 도 29a의 상부 평면도이다. 앞서 기술된 바와 같이, x-축선을 따른 2개의 인접한 채널 필라들 사이에 간격은 Lx이고, y-축선을 따른 2개의 인접한 채널 필라들 사이에 간격은 Ly이고, Ly = Lx + Ls이다. 각 채널 필라의 하부는 메모리 층 내 로컬 비트라인에 연결된다. 각 채널 필라의 상부는 상부 금속층 상에 형성되고 전역 비트라인 GBL에 연결될 것이다.
도 30a는 채널 필라 위에 게이트 산화물층을 피착하는 것을 도시한 x-축선을 따른 단면도이다. 예를 들면, 약 5nm의 층이 원자층 피착("ALD")에 의해 형성된다.
도 30b는 도 30a의 y-축선을 따른 단면도이다.
도 31a는 게이트 산화물 층 위에 게이트 물질층을 피착하는 것을 도시한 x-축선을 따른 단면도이다. 피착은 원자층 피착("ALD") 또는 저압 화학 기상 피착("LPCVD")에 의해 달성된다. 피착된 게이트 물질층은 포위 게이트를 형성하기 위해 각 채널 필라를 감싼다. 층의 두께는 이웃 채널들로부터의 층들이 x-축선을 따라 단일의 게이트 선택 라인으로 합체되게 그러나 개개의 게이트 선택 라인든은 Ls의 간격을 갖고 서로 이격되도록 제어된다(도 27 참조). 예를 들면, 게이트층은 7nm의 TiN이고 5nm의 게이트 산화물층과 합해져 12nm에 이른다. Lx = 24nm이라면, x-방향을 따른 인접한 게이트들은 합체될 것이다.
도 31b은 인접한 한 쌍의 절연된 채널 필라 사이의 간격이 게이트 물질로 채워지는 것을 도시한, 도 31a의 y-축선을 따른 단면도이다. Ly = 48nm이면, Ls = 24nm이다.
도 32a는 게이트 물질층 추가의 에치백을 도시한 x-축선을 따른 단면도이다. 고 선택도의 이방성 및 등방성 에칭의 혼합은 각 채널 필라 상부로부터 그리고 y-축선을 따른 채널 필라들 사이에 바닥에 게이트 물질층을 제거하게 작용하고 각 채널 필라의 상부로부터 층의 감싼 측벽을 홈이 생기게 작용한다. 게이트 물질의 선택적 제거 후에, 각 채널 필라의 상부에 노출된 N+층은 평탄화된다.
도 32b는 도 32a의 y-축선을 따른 단면도이다. 게이트 물질이 이제 각 채널 필라를 둘러싸고 있고 x-축선을 따른 연속된 선택 게이트 라인을 형성하고 있으며 반면 x-축선을 따른 각 행의 채널 필라에 대한 각 선택 게이트 라인은 Ls의 간격만큼 서로로부터 분리된 것을 알 것이다(도 32a 참조).
도 33a은 수직 스위치층 2을 완성하기 위해 임의의 피트 및 갭을 채우기 위해 산화물을 피착하는 프로세스를 도시한 x-축선을 따른 단면도이다. 산화물 매립에 이어 평탄화가 이어진다.
도 33b는 x-축선을 따른 선택 게이트 라인에 의해 제어된 한 어레이의 TFT를 갖는 완성된 수직 스위치층 2의 도 33a의 y-축선을 따른 단면도이다.
도 34a는 상부 금속층 내에 전역 비트라인 GBL을 형성하는 프로세스를 도시한 x-축선을 따른 단면도이다. 각 GBL 라인은 y-축선에 행을 따른 채널 필라의 상부에 연결된다.
도 34b는 도 34a의 y-축선을 따른 단면도이다.
도 35는 금속 라인들 사이의 갭을 채우는 프로세스를 도시한 x-축선을 따른 단면도이다. 이에 이어 수직 전환층을 완성하기 위해 평탄화가 이어진다.
계단 워드라인을 형성하기 위한 메모리 플레인 당 하나의 마스크를 사용하는 공정
계단 워드라인을 가진 3D 비휘발성 메모리가 도 14 내지 도 도 22에 관련하여 기술되었다. 3D 비휘발성 메모리는 x, y 및 z-방향들을 갖는 직각좌표들에 의해 정의되는 3차원 패턴으로 배열되고 반도체 기판 상에 하부 플레인에서 상부 플레인까지 z-방향으로 적층된 복수의 평행한 플레인들을 갖는, 메모리 소자들을 갖는다. 메모리는 또한 복수의 층을 통해 z-방향으로 연장되고, x-방향 및 y-방향으로 행들을 가진 2차원 사각 어레이의 비트라인 필라들로 배열된, 복수의 로컬 비트라인들을 갖는다. 또한, 3D 비휘발성 메모리는 y-방향으로 이격되고 복수의 교차점에서 복수의 비트라인 필라 사이에 있고 이들로부터 분리된 복수의 계단 워드라인을 가지며, 개개의 계단 워드라인 각각은 각 플레인 내에 세그먼트를 갖고, z-방향으로 복수의 플레인들을 횡단하고 각각 x-방향 및 z-방향으로 연장되는 일련의 교번하는 스텝 및 상승부를 갖는다.
플레인당 두 번의 마스킹 공정을 채용하는, 계단 워드라인을 가진 다수-플레인 메모리 기반구조의 슬랩을 형성하는 제 1 구현예는 도 17(1) 내지 도 17(6) 및 도 22a 내지 도 22h에 관련하여 기술되었다. 근본적으로, 워드라인층 및 산화물층은 각 메모리 플레인 내에 형성되고 각 층은 마스킹 공정을 요구한다.
계단 워드라인을 가진 다수-플레인 메모리의 슬랩을 형성하는 제 1 구현예에 따라서, 워드라인 층 및 산화물층은 교번하여 수직으로 형성된다. 워드 층이 형성된 후에, 제 1 단부 및 제 2 단부를 갖는 워드라인 세그먼트를 생성하기 위해 제 1 마스크를 사용하여 워드 층 내에 트렌치를 절개한다. 산화물층이 형성된 후에, 트렌치는 계단 구조를 생성하기 위해 다음 플레인 내 각 워드라인 세그먼트의 제 1 단부에 연결을 위해 각 워드라인 세그먼트의 제 2 단부를 노출시키기 위해서 제 2 마스크를 사용하여 산화물층 내에 절개한다. 각 메모리 플레인이 워드라인 층 및 산화물층으로부터 구성함에 있어서, 이 방법은 각 메모리 플레인을 형성하기 위해 2번의 마스킹을 요구한다.
계단 워드라인을 가진 다수-플레인 메모리 슬랩의 제 2 구현예에 따라, 각 플레인을 형성하기 위해 평균으로 단지 하나의 마스킹 공정만이 채용된다. 제 1 실시예에서처럼, 각 메모리 플레인은 워드라인층 및 산화물 층을 갖는다. 그러나, 이 제 2 실시예에서 워드라인층은 자기-정렬되고 산화물층에 관하여 형성되고 마스킹 동작을 요구하지 않는다. 따라서, 각 산화물층만이 마스킹 동작을 요구할 것이며, 그럼으로써 제 1 실시예에 비해 플레인당 마스킹 수를 둘에서 하나로 감소시킨다. 이것은 워드라인의 2개의 모서리 및 상승부가 각 트렌치 둘레에 형성되는 동안 산화물층의 상부 고원 상에 워드라인 세그먼트가 종국에 형성하게 되도록, 근본적으로 각 산화물층 내 트렌치를 생성하고 산화물층 위에 워드라인층을 배치함으로써 달성된다. 이어 다음 산화물층이 상부 상에 형성되고 제 2 마스크는 각 트렌치 내 워드라인층의 모서리를 제거하는데 도움을 준다. 이것은 각 플레인 내 워드라인 세그먼트를 효과적으로 격리시켜 생성한다. 각 워드라인 세그먼트는 상승부가 2개의 인접한 플레인 내 2개의 워드라인 세그먼트를 잇는 다른 모서리를 여전히 갖는다.
도 36는 계단 워드라인을 가진 메모리층의 슬랩(400)을 도시한 것이다. 근본적으로, 메모리층은 정지층(405)으로서 작용하는 SiN과 같은 기저층과 함께 형성된다. 이어, 산화물(404) 및 워드라인 WL 물질(310)의 교번하는 층들이 수직으로 형성된다. 각 층 내 산화물의 두께는 파괴없이 동작 전압을 견디기에 충분해야 한다. 일 예에서, 산화물 두께는 7 내지 20nm이다. WL층은 예를 들면 두께가 3nm이다. 명백히 언급되지 않았을지라도, 적합할 때 층의 피착에 이어 층의 평탄화가 수행됨에 이해될 것이다.
도 37a는 산화물 피착 및 마스킹 후에 슬랩(400)의 y-방향을 따른 단면도이다. 제 1 산화물층(404-1)이 정지층(405) 위에 피착된다. 예를 들면, 20nm 산화물층이 원자층 피착("ALD")에 의해 피착된다. 이어, 제 1 마스크(402-1)이 산화물 층 위에 형성된다. 마스크(402-1)는 산화물층(404-1) 내 트렌치를 에칭하기 위해 스트립(403)을 노출시킨다. 예를 들면, 각 스트립은 동일 폭의 트렌치를 생성하기 위해 38nm의 폭을 갖는다.
도 37b는 도 37a에 도시된 슬랩의 z-방향을 따른 평면도이다.
도 38a는 산화물 에칭 후에 슬랩(400)의 y-방향을 따른 단면도이다. 제 1 산화물층(404-1)은 슬랩 내 트렌치를 형성하기 위해 정지층에 도달될 때까지 마스크의 열린 영역들을 통해 이방성으로 에칭된다. 예를 들면, 에칭은 반응성 이온 에칭("RIE") 공정이다. 에칭을 정지시키기 위한 일 실시예는 정지층의 분자가 에칭 동안 검출될 때이다.
도 38b는 도 38a에 도시된 슬랩의 z-방향을 따른 평면도이다.
도 39는 제 1 산화물층(404-1) 위에 제 1 워드라인 WL 물질층(310-1)의 피착 후에 슬랩(400)의 y-방향을 따른 단면도이다. 예를 들면 3nm TiN이 ALD 공정으로 피착된다. 트렌치의 벽들 위에 좌측 모서리(316) 및 우측 모서리(318)을 가진 각 트렌치에 U-형상 WL 구조가 형성된다.
도 40은 제 2 산화물층의 피착 후에 슬랩의 y-방향을 따른 단면도이다. 제 2 산화물층(404-2)은 제 1 WL 물질층(310-1) 위에 피착된다. 예를 들면, 20nm 산화물층이 ALD 공정으로 피착된다.
도 41a는 마스킹 후에 슬랩(400)의 y-방향을 따른 단면도이다. 제 2 마스크(402-2)는 제 2 산화물층(404-2) 위에 형성된다. 제 2 마스크(402-2)는 이의 스트립이 소정의 거리 만큼 제 1 제 1 마스크(402-1)의 스트립으로부터 오프셋된 것을 제외하고 제 1 마스크(402-1)과 동일하다. 이 소정의 거리는 기본적으로 x-방향을 따라 2개의 계단 워드라인의 이격을 정의하며 최소 거리는 산화물의 브레이크아웃 두께 미만이 되지 않아야 한다.
도 41b는 도 41a에 도시된 슬랩의 z-방향을 따른 평면도이다.
도 42a는 산화물 에칭 후에 슬랩(400)의 y-방향을 따른 단면도이다. 제 2 산화물층(404-2)은 제 1 WL 물질층(310-1)의 좌측 모서리(316)가 노출될 때까지 마스크의 열린 영역들을 통한 RIE 공정으로 이방성으로 에칭된다. 에칭이 제 1 WL층(310-1)에 도달하였는지 판정하는 한 방법은 WL 물질 분자의 존재를 검출하는 것이다. 이어, 후속 제거를 위한 워드라인층의 전체 두께를 노출시키기 위해 추가로 에칭이 수행된다. 추가의 산화물 에칭은 RIE 공정에 의해 수행되고 트렌치 내 산화물층이 워드라인 물질층의 기부를 가진 레벨이 되게 주어진 소정의 시간 동안 에칭에 의해 미세하게 조율될 수 있다.
도 42b는 도 42a에 도시된 슬랩의 z-방향을 따른 평면도이다.
도 43은 WL 물질 에칭 후에 슬랩(400)의 y-방향을 따른 단면도이다. 제 1 WL 물질층(310-1)의 노출된 좌측 모서리(316)는 이방성으로 에칭되고 제거된다. 에칭 공정은 등방성 RIE 고정이며 모서리(316-1)에 인접하는 수직 벽 뿐만 아니라 WL 물질(310-1)층을 우선적으로 에칭하게 조율된다. 에칭은 제 1 소정의 시간 동안 시간을 맞춘 에칭에 의해 제어될 수 있다.
도 44는 산화물 충전층의 피착 후에 슬랩의 y-방향을 따른 단면도이다. 마지막 공정으로부터 마스크는 제거된다. WL 물질의 좌측 모서리를 제거한 후에 뒤에 남겨진 갭 및 공간을 플러깅하기 위해 제 2 산화물층(404-2) 위에 산화물 충전층(404-2)이 피착된다. 예를 들면, 3nm 산화물층이 ALD 공정에 의해 피착된다.
도 45는 산화물 에칭 후에 슬랩(400)의 y-방향을 따른 단면도이다. 산화물 충전 후에, 산화물(404-2)은 제 1 WL 물질층(310-1)의 스터브(315-1)를 노출시키기 위해 에치백된다. 에치백 량은 스터브를 노출시키기에 충분한 제 2 소정의 시간 동안 등방성으로 산화물 에칭에 의해 제어된다. 예를 들면, 3nm 산화물층이 이방성 RIE 공정에 의해 제거된다.
도 46은 제 1 WL 물질층의 좌측 모서리가 제거되고 산화물로 대체된 후에 제 2 산화물층(404-2) 위에 제 2 워드라인 WL 물질층(310-2)의 피착 후에 슬랩(400)의 y-방향을 따른 단면도이다. 제 2 워드라인 WL 물질층(310-2)은 워드라인 세그먼트를 다음 층에 계속하기 위해 노출된 스터브(315-1)와 융합할 것이다. 예를 들면, 3nm TiN층이 ALD 공정에 의해 피착된다.
도 39에 도시된 WL층의 형성은 근본적으로 제 1 2D 메모리 층에 있는 모든 워드라인의 세그먼트를 생성함을 알 것이다. 그러나 세그먼트는 한 연속된 구조로 함께 모두 이어진다. 이어 도 43, 도 44 및 도 45에 도시된 공정들은 연속된 구조를 개개의 세그먼트들로 분리시킨다.
도 40 내지 도 46에 도시된 공정을 반복함으로써, 제 3 WL 물질층이 형성될 것이다, 등등.
플레인 공정당 단일 마스크의 잇점은 마스킹의 최소 사용이다. 워드라인층이 트렌치들에 관하여 피착함으로써 자기-정렬되기 때문에 정렬 또한 단순해진다.
결어
본 발명의 여러 측면들이 이의 예시적 실시예에 관련하여 기술되었을지라도, 본 발명은 첨부된 청구항들의 전체 범위 내에서 보호되게 한 것임이 이해될 것이다.

Claims (14)

  1. x, y 및 z-방향들을 갖는 직각좌표들에 의해 정의되는 3차원 패턴으로 배열되고 상기 z-방향으로 적층된 복수의 평행한 플레인들을 갖는 메모리 소자들을 갖는 3D 메모리에서 계단 워드라인을 형성하는 방법으로서, 상기 방법은 상기 복수의 평행한 플레인들의 슬랩을 플레인별로 형성하는 단계를 포함하는 것으로,
    (a) x-y 플레인에 워드라인 물질층을 피착하는 단계;
    (b) 제 1 마스크로 상기 워드라인 물질층 내에 트렌치들의 패턴을 절개하는 단계로서, 상기 트렌치들은 상기 y-방향을 따라 확장하며 상기 워드라인 물질층을 워드라인 세그먼트들로 격리시키기 위해 상기 x-방향으로 이격된 것인, 단계;
    (c) 상기 트렌치들을 산화물로 채우는 단계;
    (d) 상기 워드라인 물질층 위에 산화물층을 피착하고 이어 평탄화하는 단계;
    (e) 상기 산화물층을 산화물 세그먼트들로 격리시키기 위해 제 2 마스크로 상기 산화물층 내 트렌치들의 제 2 패턴을 절개하는 단계로서, 다음 플레인에 형성될 워드라인 물질층에 연결을 위해 각 워드라인 세그먼트의 한 끝이 노출되게, 상기 제 2 마스크는 상기 제 1 마스크와 동일하나 소정의 오프셋만큼 상기 x-방향으로 상기 제 1 마스크로부터 오프셋된 것인, 단계; 및
    상기 다음 플레인에 형성될 산화물 물질층에 연결을 위해 각 워드라인 세그먼트의 한 끝이 노출되게, 상기 제 1 마스크가 이전 플레인의 상기 제 2 마스크로부터 상기 소정의 오프셋만큼 오프셋되는 것을 제외하고 상기 다음 플레인에 대해 (a) ~ (e)을 반복하는 단계를 포함하는, 3D 메모리 계단 워드라인 형성 방법.
  2. 제 1 항에 있어서, 상기 워드라인 물질은 TiN인, 3D 메모리 계단 워드라인 형성 방법.
  3. 제 1 항에 있어서, 상기 산화물층 내 트렌치들의 패턴을 절개하는 단계 (b) 는 상기 제 1 마스크의 개구들을 통해 상기 워드라인 물질층을 이방성으로 에칭하는 단계를 더 포함하는, 3D 메모리 계단 워드라인 형성 방법.
  4. 제 1 항에 있어서, 상기 산화물층 내 트렌치들의 패턴을 절개하는 단계 (e)는 상기 제 2 마스크의 개구들을 통해 상기 산화물층을 이방성으로 에칭하는 단계를 더 포함하는, 3D 메모리 계단 워드라인 형성 방법.
  5. 제 6 항에 있어서, 상기 비휘발성 재프로그램가능한 메모리 소자들 각각은 상기 물질에 인가된 전압 또는 이를 통과하는 전류에 응하여 가역적으로 저항이 이동하는 저항을 갖는, 3D 메모리 계단 워드라인 형성 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 트렌치는 폭을 가지며;
    상기 소정의 오프셋은 상기 트렌치의 상기 폭인, 3D 메모리 계단 워드라인 형성 방법.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 트렌치는 폭을 가지며;
    상기 트렌치들은 상기 트렌치의 상기 폭만큼 이격되고;
    상기 소정의 오프셋은 상기 트렌치의 상기 폭의 절반인, 3D 메모리 계단 워드라인 형성 방법.
  8. x, y 및 z-방향들을 갖는 직각좌표들에 의해 정의되는 3차원 패턴으로 배열되고 상기 z-방향으로 적층된 복수의 평행한 플레인들을 갖는 메모리 소자들을 갖는 3D 메모리에서 계단 워드라인을 형성하는 방법으로서, 상기 방법은 상기 복수의 평행한 플레인들의 슬랩을 플레인별로 형성하는 단계를 포함하는 것으로,
    (a) x-y 플레인에 층을 통한 에칭의 정지로서 작용하는 기저층을 피착하는 단계;
    (b) 2개의 인접한 플레인 중 제 1 플레인을 위한 산화물층을 피착하는 단계;
    (c) 제 1 마스크로 상기 산화물층 내에 트렌치들의 패턴을 상기 기저층까지 밑으로 절개하는 단계로서, 상기 트렌치들은 상기 y-방향을 따라 확장하며 상기 산화물층을 산화물 세그먼트들로 격리시키기 위해 상기 x-방향으로 이격된 것인, 단계;
    (d) 각 트렌치의 기부에 워드라인 물질층의 섹션이 상기 제 1 플레인에 속하고 각 트렌치의 상부에 상기 워드라인 물질층의 섹션이 상기 제 2 플레인에 속하고 2개의 모서리 부분들이 각 트렌치의 상부 둘레에 형성되도록 상기 2개의 인접한 플레인들에 워드라인들을 형성하기 위해 상기 워드라인 물질층을 피착하는 단계;
    (e) 상기 트렌치들을 산화물로 채우는 단계;
    (f) 상기 워드라인 물질층 위에 상기 제 2 플레인을 위한 산화물층을 피착하고 이어 평탄화하는 단계;
    (g) 상기 워드라인 물질층에 도달될 때까지 제 2 마스크로 상기 제 2 플레인을 위한 상기 산화물층 내 트렌치들의 패턴을 절개하는 단계로서, 상기 제 2 마스크는 상기 제 1 마스크와 동일하나, 상기 x-y 플레인에서 상기 워드라인층의 모서리의 수평 부분을 노출시키기 위해 상기 트렌치의 폭 미만의 소정의 오프셋만큼 상기 x-방향으로 상기 제 1 마스크로부터 오프셋된 것인, 단계;
    (h) 상기 z-방향을 따라 상기 제 1 산화물층 내 매립된 인접 수직 부분 뿐만 아니라 상기 수평 부분을 포함하는 상기 워드라인층의 상기 모서리를 선택적으로 제거하는 단계;
    (i) 상기 워드라인층의 상기 제거된 모서리를 피착에 의해 산화물로 대체하는 단계;
    (j) 상기 트렌치에 피착될 워드라인 물질의 다음 층에 연결을 위해 각 트렌치 내 상기 워드라인층의 스터브를 노출시키기 위해 상기 산화물층을 에칭하는 단계; 및
    상기 다음 플레인에 형성될 산화물 물질층에 연결을 위해 각 산화물 세그먼트의 한 끝이 노출되게, 상기 제 1 마스크가 이전 플레인의 상기 제 2 마스크로부터 상기 소정의 오프셋만큼 오프셋되는 것을 제외하고 상기 다음 두 인접한 플레인들에 대해 (d) ~ (j)을 반복하는 단계를 포함하는, 3D 메모리 계단 워드라인 형성 방법.
  9. 제 1 항에 있어서, 상기 산화물층 내 트렌치들의 패턴을 절개하는 상기 단계 (c)는 상기 정지 층의 분자들이 에칭 동안 검출될 때까지 상기 산화물층을 이방성으로 에칭하는 단계를 더 포함하는, 3D 메모리 계단 워드라인 형성 방법.
  10. 제 1 항에 있어서, 상기 산화물층 내 트렌치들의 패턴을 절개하는 상기 단계 (g)는 상기 워드라인 물질의 분자들이 에칭 동안 검출될 때까지 상기 산화물층을 이방성으로 에칭하는 단계를 더 포함하는, 3D 메모리 계단 워드라인 형성 방법.
  11. 제 1 항에 있어서, 상기 워드라인층의 상기 모서리를 선택적으로 제거하는 상기 단계 (h)은 상기 z-방향을 따라 상기 제 1 산화물층 내 매립된 상기 인접한 수직 부분 뿐만 아니라 상기 노출된 수평 부분을 제거하기에 충분한 제 1 소정의 시간 동안 상기 트렌치들을 통해 이방성으로 상기 워드라인층을 우선하여 에칭하는 단계를 더 포함하는, 3D 메모리 계단 워드라인 형성 방법.
  12. 제 11 항에 있어서, 상기 우선하여 에칭하는 것은 상기 산화물층에 대해 상기 워드라인 물질층에 우선하며 등방성 반응성 이온 에칭 공정에 의해 수행되는, 3D 메모리 계단 워드라인 형성 방법.
  13. 제 1 항에 있어서, 각 트렌치 내 상기 워드라인층의 스터브를 노출시키기 위해 상기 산화물층을 에칭하는 상기 에칭 단계 (j)는 상기 스터브를 노출시키기에 충분한 제 2 소정의 시간 동안 상기 산화물층을 등방성으로 에칭하는 단계를 더 포함하는, 3D 메모리 계단 워드라인 형성 방법.
  14. 제 1 항에 있어서, 메모리 소자들은 비휘발성 재프로그램가능한 메모리 소자들 각각은 상기 물질에 인가된 전압 또는 이를 통과하는 전류에 응하여 가역적으로 저항이 이동하는 저항을 갖는, 3D 메모리 계단 워드라인 형성 방법.

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Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9053784B2 (en) * 2012-04-12 2015-06-09 Micron Technology, Inc. Apparatuses and methods for providing set and reset voltages at the same time
US9417685B2 (en) 2013-01-07 2016-08-16 Micron Technology, Inc. Power management
JP2014238897A (ja) * 2013-06-06 2014-12-18 パナソニック株式会社 抵抗変化型不揮発性記憶装置およびその制御方法
US9177663B2 (en) 2013-07-18 2015-11-03 Sandisk Technologies Inc. Dynamic regulation of memory array source line
US9368224B2 (en) 2014-02-07 2016-06-14 SanDisk Technologies, Inc. Self-adjusting regulation current for memory array source line
US9123392B1 (en) * 2014-03-28 2015-09-01 Sandisk 3D Llc Non-volatile 3D memory with cell-selectable word line decoding
WO2015179537A1 (en) * 2014-05-20 2015-11-26 Sandisk 3D Llc Intrinsic vertical bit line architecture
US20160019960A1 (en) 2014-05-20 2016-01-21 Sandisk 3D Llc Operation modes for adjustable resistance bit line structures
KR20150145631A (ko) * 2014-06-20 2015-12-30 에스케이하이닉스 주식회사 크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법
GB201412884D0 (en) * 2014-07-21 2014-09-03 Inst Jozef Stefan Switchable macroscopic quantum state devices and methods for their operation
JP2016063021A (ja) 2014-09-17 2016-04-25 株式会社東芝 抵抗変化メモリ、その製造方法、及び、ｆｅｔ
US9646691B2 (en) * 2014-10-24 2017-05-09 Sandisk Technologies Llc Monolithic three dimensional memory arrays with staggered vertical bit lines and dual-gate bit line select transistors
US9530824B2 (en) * 2014-11-14 2016-12-27 Sandisk Technologies Llc Monolithic three dimensional memory arrays with staggered vertical bit line select transistors and methods therfor
US9419058B1 (en) 2015-02-05 2016-08-16 Sandisk Technologies Llc Memory device with comb-shaped electrode having a plurality of electrode fingers and method of making thereof
US9595566B2 (en) 2015-02-25 2017-03-14 Sandisk Technologies Llc Floating staircase word lines and process in a 3D non-volatile memory having vertical bit lines
US9543002B2 (en) * 2015-03-11 2017-01-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP6437351B2 (ja) 2015-03-13 2018-12-12 東芝メモリ株式会社 半導体記憶装置及び半導体装置の製造方法
KR102347181B1 (ko) 2015-07-02 2022-01-04 삼성전자주식회사 메모리 장치 및 그것을 포함하는 메모리 시스템
US9431457B1 (en) 2015-08-25 2016-08-30 HGST Netherlands B.V. Implementing deposition growth method for magnetic memory
US9443905B1 (en) 2015-08-25 2016-09-13 HGST Netherlands B.V. Implementing 3D scalable magnetic memory with interlayer dielectric stack and pillar holes having programmable area
US9520444B1 (en) 2015-08-25 2016-12-13 Western Digital Technologies, Inc. Implementing magnetic memory pillar design
US9780143B2 (en) 2015-08-25 2017-10-03 Western Digital Technologies, Inc. Implementing magnetic memory integration with CMOS driving circuits
US10157656B2 (en) 2015-08-25 2018-12-18 Western Digital Technologies, Inc. Implementing enhanced magnetic memory cell
US9444036B1 (en) 2015-08-25 2016-09-13 HGST Netherlands B.V. Implementing segregated media based magnetic memory
US10740116B2 (en) * 2015-09-01 2020-08-11 International Business Machines Corporation Three-dimensional chip-based regular expression scanner
KR102376980B1 (ko) * 2015-09-22 2022-03-22 에스케이하이닉스 주식회사 페이지 버퍼부를 포함한 메모리 장치
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
US10290680B2 (en) * 2015-10-30 2019-05-14 Sandisk Technologies Llc ReRAM MIM structure formation
US10083140B2 (en) * 2015-12-18 2018-09-25 Intel Corporation DRAM data path sharing via a segmented global data bus
US9965415B2 (en) 2015-12-18 2018-05-08 Intel Corporation DRAM data path sharing via a split local data bus and a segmented global data bus
US9934827B2 (en) 2015-12-18 2018-04-03 Intel Corporation DRAM data path sharing via a split local data bus
US9646880B1 (en) * 2016-01-14 2017-05-09 Sandisk Technologies Llc Monolithic three dimensional memory arrays formed using sacrificial polysilicon pillars
US9735202B1 (en) 2016-02-16 2017-08-15 Sandisk Technologies Llc Implementation of VMCO area switching cell to VBL architecture
US9595535B1 (en) * 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
US9837471B2 (en) 2016-04-14 2017-12-05 Western Digital Technologies, Inc. Dual OTS memory cell selection means and method
US9837160B1 (en) * 2016-05-10 2017-12-05 SK Hynix Inc. Nonvolatile memory device including sub common sources
US9966136B2 (en) 2016-09-09 2018-05-08 Toshiba Memory Corporation Semiconductor memory device including variable resistance element
US10096652B2 (en) 2016-09-12 2018-10-09 Toshiba Memory Corporation Semiconductor memory device
US10032486B2 (en) * 2016-11-28 2018-07-24 Toshiba Memory Corporation Semiconductor memory device
US20180267296A1 (en) * 2017-03-20 2018-09-20 Delphi Technologies, Inc. Electrically conductive polymer film
US10374013B2 (en) * 2017-03-30 2019-08-06 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
US10157653B1 (en) 2017-06-19 2018-12-18 Sandisk Technologies Llc Vertical selector for three-dimensional memory with planar memory cells
US20190051703A1 (en) * 2017-08-09 2019-02-14 Sandisk Technologies Llc Two-dimensional array of surround gate vertical field effect transistors and method of making thereof
CN107658309B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 一种三维存储器阵列的多级接触及其制造方法
US10726921B2 (en) * 2017-09-19 2020-07-28 Sandisk Technologies Llc Increased terrace configuration for non-volatile memory
US11133044B2 (en) 2018-06-01 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Interleaved routing for MRAM cell selection
US11751391B2 (en) 2018-07-12 2023-09-05 Sunrise Memory Corporation Methods for fabricating a 3-dimensional memory structure of nor memory strings
US10497437B1 (en) * 2018-07-24 2019-12-03 Macronix International Co., Ltd. Decoding scheme for 3D cross-point memory array
US10629732B1 (en) 2018-10-09 2020-04-21 Micron Technology, Inc. Elevationally-extending transistors, devices comprising elevationally-extending transistors, and methods of forming a device comprising elevationally-extending transistors
CN109997225B (zh) 2019-02-26 2020-06-26 长江存储科技有限责任公司 三维存储器件及其制作方法
JP2020155642A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 記憶装置
US10991761B2 (en) 2019-05-13 2021-04-27 Sandisk Technologies Llc Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same
US10879313B2 (en) 2019-05-13 2020-12-29 Sandisk Technologies Llc Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same
CN110379724B (zh) * 2019-06-11 2021-04-06 长江存储科技有限责任公司 掩膜板、三维存储器及相关制备与测量方法
US10909033B1 (en) * 2019-08-15 2021-02-02 Nvidia Corporation Techniques for efficiently partitioning memory
KR102624201B1 (ko) * 2019-09-06 2024-01-15 에스케이하이닉스 주식회사 저항 변화 메모리층을 구비하는 비휘발성 메모리 장치
KR20210071468A (ko) * 2019-12-06 2021-06-16 삼성전자주식회사 저항성 메모리 장치
US10978478B1 (en) * 2019-12-17 2021-04-13 Micron Technology, Inc. Block-on-block memory array architecture using bi-directional staircases
US11515309B2 (en) * 2019-12-19 2022-11-29 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array
US11358858B2 (en) 2020-01-24 2022-06-14 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method of manufacturing thereof
US11675500B2 (en) 2020-02-07 2023-06-13 Sunrise Memory Corporation High capacity memory circuit with low effective latency
CN111492480B (zh) * 2020-03-23 2021-07-09 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
US11145337B1 (en) 2020-04-13 2021-10-12 Nantero, Inc. Sense amplifiers
US11545214B2 (en) * 2020-07-08 2023-01-03 Samsung Electronics Co., Ltd. Resistive memory device
US11963352B2 (en) 2020-08-31 2024-04-16 Sandisk Technologies Llc Three-dimensional memory device with vertical field effect transistors and method of making thereof
US11569215B2 (en) 2020-08-31 2023-01-31 Sandisk Technologies Llc Three-dimensional memory device with vertical field effect transistors and method of making thereof
US11296113B2 (en) 2020-08-31 2022-04-05 Sandisk Technologies Llc Three-dimensional memory device with vertical field effect transistors and method of making thereof
WO2022047067A1 (en) 2020-08-31 2022-03-03 Sunrise Memory Corporation Thin-film storage transistors in a 3-dimensional array or nor memory strings and process for fabricating the same
JP7494072B2 (ja) 2020-09-23 2024-06-03 キオクシア株式会社 半導体装置及び半導体記憶装置
WO2022124993A1 (en) * 2020-12-11 2022-06-16 National University Of Singapore Planar-staggered array for dcnn accelerators
US12099439B2 (en) * 2021-08-02 2024-09-24 Nvidia Corporation Performing load and store operations of 2D arrays in a single cycle in a system on a chip
CN115705854B (zh) * 2021-08-13 2024-07-05 长鑫存储技术有限公司 字线驱动器阵列及存储器
CN116741227B (zh) * 2023-08-09 2023-11-17 浙江力积存储科技有限公司 一种三维存储器架构及其操作方法和存储器

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5555204A (en) 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5903495A (en) 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
US5864496A (en) * 1997-09-29 1999-01-26 Siemens Aktiengesellschaft High density semiconductor memory having diagonal bit lines and dual word lines
JP3863330B2 (ja) 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
US6538922B1 (en) 2000-09-27 2003-03-25 Sandisk Corporation Writable tracking cells
JP3631463B2 (ja) 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US20030027419A1 (en) 2001-08-02 2003-02-06 International Business Machines Corporation Tri-tone photomask to form dual damascene structures
US6456528B1 (en) 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6925007B2 (en) 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6678192B2 (en) 2001-11-02 2004-01-13 Sandisk Corporation Error management for writable tracking storage units
US6771536B2 (en) 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
US6781877B2 (en) 2002-09-06 2004-08-24 Sandisk Corporation Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells
US7324393B2 (en) 2002-09-24 2008-01-29 Sandisk Corporation Method for compensated sensing in non-volatile memory
US7237074B2 (en) 2003-06-13 2007-06-26 Sandisk Corporation Tracking cells for a memory system
US7023739B2 (en) 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US6980455B2 (en) 2004-02-03 2005-12-27 Hewlett-Packard Development Company, L.P. Remote sensed pre-amplifier for cross-point arrays
EP1638142A3 (en) * 2004-09-20 2006-09-13 Samsung Electronics Co.,Ltd. SRAM cell with stacked thin-film transistors
KR100568544B1 (ko) 2004-09-20 2006-04-07 삼성전자주식회사 계층적 비트 라인 구조를 가지는 반도체 메모리 장치 및반도체 메모리 장치의 동작 방법
US7177191B2 (en) 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
US7877539B2 (en) 2005-02-16 2011-01-25 Sandisk Corporation Direct data file storage in flash memories
US20060273298A1 (en) 2005-06-02 2006-12-07 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a transistor and resistance-switching material in series
US7446044B2 (en) 2005-09-19 2008-11-04 California Institute Of Technology Carbon nanotube switches for memory, RF communications and sensing applications, and methods of making the same
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5091491B2 (ja) 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
KR101437892B1 (ko) * 2007-03-27 2014-09-04 쌘디스크 3디 엘엘씨 3차원 ｎａｎｄ 메모리와 이를 제조하는 방법
US7902537B2 (en) 2007-06-29 2011-03-08 Sandisk 3D Llc Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same
JP4635069B2 (ja) 2008-03-26 2011-02-16 株式会社東芝 不揮発性半導体記憶装置
KR20100052597A (ko) * 2008-11-11 2010-05-20 삼성전자주식회사 수직형 반도체 장치
KR101717798B1 (ko) 2009-04-08 2017-03-17 샌디스크 테크놀로지스 엘엘씨 수직의 비트 라인들 및 이중 전역 비트 라인 아키텍처를 가지는 재프로그래밍 가능한 메모리 요소들의 3차원 어레이
KR101698193B1 (ko) 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20110054088A (ko) 2009-11-17 2011-05-25 삼성전자주식회사 비휘발성 메모리 소자
JP2011166061A (ja) * 2010-02-15 2011-08-25 Toshiba Corp 半導体装置の製造方法
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8693233B2 (en) 2010-06-18 2014-04-08 Sandisk 3D Llc Re-writable resistance-switching memory with balanced series stack
US8101477B1 (en) * 2010-09-28 2012-01-24 Infineon Technologies Ag Method for making semiconductor device
US8617952B2 (en) 2010-09-28 2013-12-31 Seagate Technology Llc Vertical transistor with hardening implatation
KR101652785B1 (ko) 2010-12-07 2016-09-01 삼성전자주식회사 반도체 장치 및 상기 반도체 장치의 데이터 감지 방법
EP2731110B1 (en) 2010-12-14 2016-09-07 SanDisk Technologies LLC Architecture for three dimensional non-volatile storage with vertical bit lines
CN103794620B (zh) 2010-12-14 2016-08-24 桑迪士克科技有限责任公司 具有三个用于行选择的器件驱动器的三维非易失性存储器
KR101113765B1 (ko) * 2010-12-31 2012-02-27 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 제조 방법
US9018613B2 (en) * 2012-08-14 2015-04-28 Kabushiki Kaisha Toshiba Semiconductor memory device with a memory cell block including a block film
JP2014049745A (ja) * 2012-08-31 2014-03-17 Toshiba Corp 半導体記憶装置、及びその製造方法

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