CN109997225B - 三维存储器件及其制作方法 - Google Patents

三维存储器件及其制作方法 Download PDF

Info

Publication number
CN109997225B
CN109997225B CN201980000428.7A CN201980000428A CN109997225B CN 109997225 B CN109997225 B CN 109997225B CN 201980000428 A CN201980000428 A CN 201980000428A CN 109997225 B CN109997225 B CN 109997225B
Authority
CN
China
Prior art keywords
structures
stepped
steps
region
partition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201980000428.7A
Other languages
English (en)
Other versions
CN109997225A (zh
Inventor
张中
华文宇
夏志良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010433926.5A priority Critical patent/CN111554688B/zh
Publication of CN109997225A publication Critical patent/CN109997225A/zh
Application granted granted Critical
Publication of CN109997225B publication Critical patent/CN109997225B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Inorganic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本公开提供了一种三维(3D)存储器件及其形成方法。所述3D存储器件可以包括：包括多个沟道结构的沟道结构区；处于所述沟道结构的第一侧上的第一阶梯区中的第一阶梯结构，所述第一阶梯结构包括沿第一方向布置的多个划分块结构；以及处于所述沟道结构的第二侧上的第二阶梯区中的第二阶梯结构，所述第二阶梯结构包括沿所述第一方向布置的多个划分块结构。第一竖直偏移定义了相邻划分块结构之间的边界。每个划分块结构包括沿不同于所述第一方向的第二方向布置的多个阶梯。每个阶梯包括沿所述第一方向布置的多个台阶。

Description

三维存储器件及其制作方法
技术领域
本公开总体上涉及半导体技术领域，并且更具体而言涉及三维(3D)存储器件及其制作方法。
背景技术
通过改进工艺技术、电路设计、程序设计算法和制作工艺使平面存储单元缩小到了更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更有挑战性并且成本更高。因而，平面存储单元的存储密度接近上限。
3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列以及用于控制去往和来自存储器阵列的信号的外围器件。典型的3D存储器架构包括布置在衬底之上的栅电极的堆叠层，其中，多个半导体沟道穿过字线并与字线相交、进入衬底。字线与半导体沟道的相交形成了存储单元。
3D存储器架构需要电接触方案以允许对每个个体存储单元加以控制的。一种电接触方案是形成连接至每个个体存储单元的字线的阶梯结构。在典型的3D存储器件中，阶梯结构已经用于沿半导体沟道连接32条以上的字线。
随着半导体技术的进步，3D存储器件(例如，3D NAND存储器件)不断缩放更多的氧化物/氮化物(ON)层。结果，用于形成这种阶梯结构的现有的多重循环蚀刻和修整工艺受到低吞吐量的困扰，而且成本高昂。
发明内容
在本公开中描述了用于三维存储器件的接触结构以及用于形成该接触结构的方法的实施例。
本公开的一个方面提供了三维(3D)存储器件，其包括：包括多个沟道结构的沟道结构区；处于所述沟道结构的第一侧上的第一阶梯区中的第一阶梯结构，第一阶梯结构包括沿第一方向布置的多个划分块结构；以及处于所述沟道结构的第二侧上的第二阶梯区中的第二阶梯结构，第二阶梯结构包括沿第一方向布置的多个划分块结构。第一竖直偏移定义了相邻划分块结构之间的边界。每个划分块结构包括沿不同于第一方向的第二方向布置的多个阶梯。每个阶梯包括沿第一方向布置的多个台阶。
在一些实施例中，所述3D存储器件还包括处于所述沟道结构区中的顶部选择栅阶梯结构，其包括沿所述第二方向布置的X2数量的台阶。
在一些实施例中，所述第一阶梯区中的多个划分块结构和所述第二阶梯区中的多个划分块结构之间的第二竖直偏移等于一个台阶的厚度的X2倍。
在一些实施例中，相邻阶梯之间的第三竖直偏移等于一个台阶的厚度的2X2倍。
在一些实施例中，每个阶梯包括在X2个层级中对称分布的(2X2-1)数量的台阶。
在一些实施例中，所述第一阶梯结构和所述第二阶梯结构包括多个电介质/导电层对；并且每个台阶包括一个电介质/导电层对。
在一些实施例中，第一方向和第二方向相互垂直并且处于与所述电介质/导电层对的界面表面平行的平面中。
在一些实施例中，所述第一阶梯区和所述第二阶梯区中的每者中的多个划分块结构的数量为X1；并且每个划分块结构中的多个阶梯的数量为X3。
在一些实施例中，划分块结构中的相邻划分块结构之间的第一竖直偏移等于一个台阶的厚度的2X2X3倍。
在一些实施例中，第一阶梯结构和第二阶梯结构中的多个台阶的总数量为2X1(2X2-1)X3；并且多个台阶分布在2X1X2X3数量的不同层级中。
在一些实施例中，X1为二并且X2为三。
本公开的另一方面提供了一种用于形成三维(3D)存储器件的方法，包括：在衬底上形成具有多个电介质层对的膜堆叠层；在所述膜堆叠层中形成包括多个沟道结构的沟道结构区；以及形成第一阶梯区中的第一阶梯结构和第二阶梯区中的第二阶梯结构，所述第一阶梯结构和所述第二阶梯结构中的每者包括沿第一方向布置的多个划分块结构。第一竖直偏移定义了相邻划分块结构之间的边界，并且每个划分块结构包括沿不同于所述第一方向的第二方向布置的多个阶梯。每个阶梯包括沿第一方向布置的多个台阶。
在一些实施例中，所述方法还包括在所述沟道结构区中形成包括沿所述第二方向布置的X2数量的台阶的顶部选择栅阶梯结构。
在一些实施例中，形成所述第一阶梯结构和所述第二阶梯结构包括：在所述第一阶梯区和所述第二阶梯区中形成多个初始划分台阶结构，每个初始划分台阶结构包括沿所述第一方向布置的X2数量的台阶，其中，每个台阶包括电介质层对。
在一些实施例中，形成所述多个初始划分台阶结构包括：将具有2X1数量的第一划分块图案的第一阶梯划分图案掩模设置在所述膜堆叠层上；以及基于所述第一阶梯划分图案掩模使用蚀刻-修整工艺形成所述多个初始划分台阶结构。
在一些实施例中，形成所述第一阶梯结构和所述第二阶梯结构还包括：在所述初始划分台阶结构中的每者中形成X3数量的阶梯，以在所述第一阶梯区和所述第二阶梯区中的每者中形成X1数量的划分块结构。
在一些实施例中，形成所述阶梯包括：使用蚀刻-修整工艺，从而沿所述第二方向形成所述阶梯。所述第一方向和所述第二方向相互垂直并且处于与所述电介质/导电层对的界面表面平行的平面中。
在一些实施例中，所述蚀刻-修整工艺的每个循环中的蚀刻深度为一个台阶的厚度的2X2倍。
在一些实施例中，形成所述第一阶梯结构和所述第二阶梯结构还包括：设置第二阶梯划分图案掩模，以覆盖至少两个划分块结构，并且暴露至少两个划分块结构；以及对暴露的至少两个划分块结构蚀刻等于一个台阶的厚度的2X2X3倍的深度。
本领域技术人员根据本公开的描述、权利要求和附图能够理解本公开的其它方面。
附图说明
被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与文字描述一起进一步用以解释本公开的原理，并且使相关领域的技术人员能够做出和使用本公开。
图1示出了根据一些实施例的示例性三维(3D)存储器阵列结构的部分的透视图；
图2示出了根据一些实施例的用于形成包括具有多重划分的阶梯结构的3D存储器件的示例性方法的流程图；
图3示出了根据一些实施例的3D存储器件的示例性结构的截面图；
图4、图6和图8示出了根据一些实施例的图2中所示的方法的某些制作阶段中使用的示例性掩模的顶视图；以及
图5、图7和图9示出了根据一些实施例的图2中所示的方法的某些阶段处的3D存储器件的结构的透视图。
在结合附图考虑时，通过下文阐述的具体实施方式，本发明的特征和优点将变得更加显而易见，在附图中，始终以类似的附图标记标识对应的要素。在附图中，类似的附图标记一般指示等同的、功能上类似的和/或结构上类似的要素。在对应附图标记中通过最左侧数字指示首次出现该要素的附图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围中。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的附加因素，其同样至少部分地取决于上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义。此外，“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在设备使用或工艺操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底包括顶表面和底表面。衬底的顶表面通常是形成半导体器件的地方，并且因此半导体器件形成于衬底的顶侧，除非另行指明。底表面与顶表面相对，并且因此衬底的底侧与衬底的顶侧相对。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对接近衬底，并且顶侧相对远离衬底。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何组的水平面之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或竖直互连接入(VIA))和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
在本公开中，术语“水平的/水平地/横向的/横向地”表示在标称上平行于衬底的横向表面。在本公开中，术语“每个”可能未必仅仅表示“全部中的每个”，而是还可以表示“子集中的每个”。
如本文使用的，术语“3D存储器”是指一种三维(3D)半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”表示标称地垂直于衬底的横向表面。
在本公开中，为了便于描述，“台阶”用于指代沿竖直方向基本上具有相同高度的元件。例如，字线和下层栅极电介质层可以被称为“台阶”，字线和下层绝缘层可以一起被称为“台阶”，基本上具有相同高度的字线可以被称为“字线的台阶”，依此类推。
在一些实施例中，3D存储器件的存储器串包括竖直延伸穿过多个导电层和电介质层对的半导体柱(例如，硅沟道)。多个导电层和电介质层对在本文中又被称为“交替导电和电介质堆叠层”。导体层与半导体柱的相交能够形成存储单元。交替导电和电介质堆叠层的导电层可以在后段工序连接至字线，其中，字线可以电连接至一个或多个控制栅。出于例示的目的，以可互换的方式使用字线和控制栅来描述本公开。半导体柱的顶部(例如，晶体管漏极区)可以连接至位线(电连接一个或多个半导体柱)。字线和位线通常是相互垂直布设的(例如，分别按行和按列)，从而形成存储器的“阵列”，其又被称为存储器“块”或者“阵列块”。
存储器“管芯”可以具有一个或多个存储器“平面”，并且每个存储器平面可以具有多个存储器块。阵列块还可以被划分成多个存储器“页”，其中，每个存储器页可以具有多个存储器串。在闪速NAND存储器件中，可以对每一个存储器块执行擦除操作，并且可以对每一个存储器页执行读取/写入操作。阵列块是存储器件中的执行存储功能的核心区。为了实现更高的存储密度，竖直3D存储器堆叠层的数量被极大提高，从而增加了制造的复杂度和成本。
存储器管芯具有被称为外围的另一区域，其为核心提供支持功能。外围区包括很多数字信号电路、模拟信号电路和/或混合信号电路，例如，行解码器和列解码器、驱动器、页缓冲器、感测放大器、定时和控制、以及类似电路。外围电路使用有源和/或无源半导体器件，例如，晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员而言将是显而易见的。
在3D存储器件架构中，将用于存储数据的存储单元竖直堆叠，以形成堆叠存储结构。3D存储器件可以包括形成在堆叠存储结构的一侧或多侧上的阶梯结构，以实现(例如)字线扇出的目的，其中，堆叠存储结构包括多个半导体沟道，其中，半导体沟道可以是竖直或水平的。随着对更高存储容量的需求持续增大，堆叠存储结构的竖直层级的数量也增加。相应地，需要更厚的掩模层，例如光致抗蚀剂(PR)层，以对具有增加的层级的阶梯结构进行蚀刻。然而，掩模层的厚度的增大可能使得对阶梯结构的蚀刻控制更加困难。
在本公开中，阶梯结构是指一组表面，其包括至少两个水平表面(例如，沿x-y平面)和至少两个(例如，第一和第二)竖直表面(例如，沿z轴)，以使每个水平表面邻接至从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接至从水平表面的第二边缘向下延伸的第二竖直表面。水平表面中的每者被称为阶梯结构的“台阶”或“阶梯”。在本公开中，水平方向可以指平行于衬底(例如，提供用于在其上形成结构的制作平台的衬底)的顶表面的方向(例如，x轴或y轴)，并且竖直方向可以指垂直于所述结构的顶表面的方向(例如，z轴)。
阶梯结构可以是通过使用形成于电介质堆叠层之上的掩模层反复蚀刻电介质堆叠层而由电介质堆叠层形成的。在一些实施例中，掩模层可以包括光致抗蚀剂(PR)层。在本公开中，电介质堆叠层包括多个交替布置电介质层对，并且每个电介质层对的厚度为一个层级。换言之，电介质层对中的每者在竖直方向上是一个层级的高度。在本公开中，术语“台阶”是指阶梯结构的一个层级，并且术语“阶梯”是指阶梯结构的两个或更多层级。台阶(或阶梯)暴露电介质层对的表面的一部分。在一些实施例中，每个电介质层对包括第一材料层和第二材料层。在一些实施例中，第一材料层包括绝缘材料层。在一些实施例中，第二材料包括将被导电材料层代替的牺牲材料层。在一些实施例中，每个电介质层对可以在衬底之上具有标称上相同的高度，使得一组可以形成一个台阶。
在阶梯结构的形成期间，对掩模层进行修整(例如，从电介质堆叠层的边界向内递增蚀刻)，并将其用作用于对电介质堆叠层的暴露部分进行蚀刻的蚀刻掩模。被修整的掩模层的量可以与阶梯的尺寸直接相关(例如，作为其决定因素)。可以使用适当蚀刻(例如，各向同性干法蚀刻或湿法蚀刻)获得对掩模层的修整。可以形成一个或多个掩模层并且依次对其进行修整，以用于形成阶梯结构。在对掩模层进行修整之后，可以使用适当的蚀刻剂对每个电介质层对进行蚀刻，以去除第一材料层和第二材料层两者的一部分。
在一些实施例中，所形成的阶梯结构可以包括多个划分块结构，每个划分块结构包括多个阶梯，并且每个阶梯可以包括多个台阶。多个划分块结构、多个阶梯和多个台阶可以是沿不同方向布置的。因而，能够有效率地使用阶梯结构的3D空间形成大量的台阶。在所公开的阶梯结构的制作工艺期间，可以减小要使用的掩模的厚度、要使用的掩模的数量以及修整工艺的数量，由此提高每小时蚀刻晶片的数量(WPH)。
在形成阶梯结构之后，可以去除掩模层。在一些实施例中，第二材料层是导电材料层，并且因此可以是3D存储结构的栅电极(或字线)。在一些实施例中，阶梯结构的第二材料层是牺牲材料层，并且之后可以被金属/导体层(例如，钨)替代，以形成3D存储结构的栅电极(或字线)。因而，多个电介质层对可以变为电介质/导电层对。
在互连形成工艺之后，阶梯结构能够提供作为字线扇出的互连方案，以控制半导体沟道。阶梯结构中的电介质/导电层对中的每者与半导体沟道的部分相交。阶梯结构中的导电材料层中的每者能够控制半导体沟道的部分。互连形成工艺的示例包括在阶梯结构之上设置或者以其它方式沉积诸如氧化硅、旋涂电介质或者硼磷硅酸盐玻璃(BPSG)的第二绝缘材料，并使第二绝缘材料平坦化。使阶梯结构中的导电材料层中的每者暴露，以在平坦化的第二绝缘材料中打开多个接触孔，并且利用诸如氮化钛和钨的一种或多种导电材料填充所述接触孔，以形成多个VIA(竖直互连接入)结构。
为了便于描述，未讨论存储器件的其它部分。在本公开中，“存储器件”是通称术语，并且可以是存储器芯片(封装)、存储器管芯或者存储器管芯的任何部分。
尽管使用三维NAND器件作为示例，但是在各种应用和设计中，也可以将所公开的结构应用于类似或不同的半导体器件中，以(例如)改善金属连接或布线。所公开的结构的具体应用不应受到本公开的实施例的限制。
图1示出了根据一些实施例的示例性三维(3D)存储器阵列结构100的一部分的透视图。存储器阵列结构100包括衬底130、衬底130之上的绝缘膜131、绝缘膜131之上的下选择栅(LSG)132的台阶、以及控制栅133(又被称为“字线(WL)”)的多个台阶，控制栅的多个台阶堆叠在LSG132顶上，以形成交替导电层和电介质层的膜堆叠层135。在图1中为了清楚起见没有示出与控制栅133的台阶相邻的电介质层。
每个台阶的控制栅133通过穿过膜堆叠层135的缝隙结构216-1和216-2分开。存储器阵列结构100还包括控制栅133的堆叠层之上的顶部选择栅(TSG)134的台阶。TSG 134、控制栅133和LSG 132的堆叠层又被称为“栅电极”。存储器阵列结构100还包括处于衬底130的位于相邻LSG132之间的部分中的掺杂源极线区144。存储器阵列结构100可以包括沟道结构区110以及处于沟道结构区110的两侧上的两个阶梯区121、123。沟道结构区110可以包括存储器串212的阵列，每个存储器串212包括多个堆叠的存储单元140。
每个存储器串212包括竖直延伸穿过绝缘膜131以及由交替导电层和电介质层构成的膜堆叠层135的沟道孔136。存储器串212还包括沟道孔136的侧壁上的存储器膜137、存储器膜137之上的沟道层138、以及被沟道层138包围的核心填充膜139。存储单元140可以形成在控制栅133和存储器串212的相交处。存储器阵列结构100还包括处于TSG 134之上的连接至存储器串212的多个位线(BL)141。
存储器阵列结构100还包括通过多个接触结构214连接至栅电极的多个金属互连线143。在两个阶梯区121和123中，膜堆叠层135的边缘被配置成阶梯结构，以允许与栅电极的每个台阶的电连接。在一些实施例中，阶梯结构可以包括一组水平表面(例如，沿x-y平面)，它们在竖直方向(例如，沿z轴或z方向)上在相互之间具有距离。出于例示的目的，图1仅示出了台阶沿x方向被配置为逐渐减小水平表面沿z方向的高度。要指出的是，可以在x方向和y方向这两者上将阶梯区121和123中的多个台阶配置为增大和/或减小水平表面沿z方向的高度。下文将联系附图进一步详细描述阶梯区121和123中的多个台阶的示例性配置。
还要指出的是，在图1中，出于例示的目的，示出了控制栅133-1、133-2和133-3的三个台阶连同TSG 134的一个台阶和LSG 132的一个台阶。在该示例中，每个存储器串212可以包括分别对应于控制栅133-1、133-2和133-3的三个存储单元140-1、140-2和140-3。在一些实施例中，控制栅的数量和存储单元的数量可以超过三个，以提高存储容量。存储器阵列结构100还可以包括其它结构，例如，贯穿阵列触点、TSG切口、公共源极触点和虚设沟道结构。为了简单起见，在图3中未示出这些结构。
随着对NAND闪速存储器中的更高存储容量的需求，3D存储单元140或者字线133的竖直台阶的数量也相应增大，从而导致更高的工艺复杂度和更高的制造成本。在增加存储器阵列结构100的存储单元140或字线133的台阶时，在阶梯结构中沿一个方向形成多个台阶将变得更有挑战性，并且在阶梯结构上形成接触结构214也变得更有挑战性。
例如，为了在大量的竖直堆叠字线(栅电极)上形成接触结构214，需要高深宽比蚀刻来形成接触孔。在延长的高深宽比蚀刻期间，阶梯结构的下部层级上的接触孔的临界尺寸(CD)可能比阶梯结构的顶部层级上的接触孔的CD大得多。此外，阶梯结构的下部层级上的接触孔的轮廓可能具有大的弓弯。接触结构之间的大的CD偏差和弓弯轮廓不仅因金属装载差异而引起存储器性能变化，而且还可能因相邻接触结构之间的电气短路而造成产率损耗。
作为另一示例，在一些现有的存储器阵列结构中，两个阶梯区121和123之一常常被用作不用于存储单元栅极连接的虚设阶梯区。也就是说，仅在两个阶梯区121和123中的一个阶梯区中形成多个接触孔。因而，阶梯结构的利用效率只有50％。此外，仅使用两个阶梯区121和123中的一个阶梯区使阶梯结构的y方向上的划分结构减小了一半，从而导致需要更多掩模。
因此，在本公开中，公开了解决上述挑战的用于3D存储器件的具有多重划分的阶梯结构及其制作方法。参考图2，其示出了根据一些实施例的用于形成包括具有多重划分的阶梯结构的3D存储器件的示例性方法200的流程图。应当理解，方法200中所示的工艺操作并不具有排他性，并且也可以在所例示的工艺操作中的任何工艺操作之前、之后或之间执行其它工艺操作。在一些实施例中，示例性方法200的一些工艺操作可以被省略或者可以包括此处为了简单起见未描述的其它工艺操作。在一些实施例中，方法200的工艺操作可以是按照不同顺序执行的，和/或可以发生变化。图3-9示出了根据本公开的一些实施例的在图2中所示的方法200的某些制作阶段处的示例性3D存储器件的各种结构的示意图。
如图2所示，方法200可以开始于S210，其中，可以将包括多个交替电介质层对的膜堆叠层设置在衬底上。图3示出了根据一些实施例的3D存储器件的示例性结构300的截面图，其中，结构300包括衬底130和膜堆叠层150。图2的截面图是沿图1中的WL方向(或x方向)取得的。
衬底130能够提供用于形成后续结构的平台。在一些实施例中，衬底130可以是具有任何适当结构的任何适当半导体衬底，例如，单晶单层硅衬底、多晶硅(多晶硅)单层衬底、多晶硅和金属多层衬底等。衬底130可以包括任何其它适当材料，例如，硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓、III-V化合物和/或其任何组合。
衬底130的正表面130f在文中又被称为衬底的“主表面”或“顶表面”。可以将材料层设置在衬底的正表面130f上。“最顶”层或“上”层是离衬底的正表面130f最远或者较远的层。“最底”层或“下”层是离衬底的正表面130f最近或者较近的层。在一些实施例中，衬底130还可以包括正表面130f上的绝缘膜。
膜堆叠层150沿平行于衬底130的正表面130f的横向方向延伸。膜堆叠层150包括交替堆叠在彼此上的电介质层152(又称为“第一电介质层”)和牺牲层154(又称为“第二电介质层”)，其中，电介质层152可以被配置为膜堆叠层150的最底层和最顶层。在该配置中，每个牺牲层154可以夹在两个电介质层152之间，并且每个电介质层152可以夹在两个牺牲层154之间(除了最底层和最顶层之外)。
电介质层152和下层牺牲层154又被称为交替电介质层对156。膜堆叠层150的形成可以包括将电介质层152设置为均具有相同的厚度或者具有不同的厚度。例如，电介质层152的示例性厚度可以在从10nm到500nm的范围内。类似地，牺牲层154可以均具有相同厚度或者可以具有不同厚度。例如，牺牲层154的示例性厚度可以在从10nm到500nm的范围内。尽管在图3中的膜堆叠层150中仅例示了总共21个层，但是应当理解，这只是为了例示性目的，并且可以在膜堆叠层150中包含任何数量的层。在一些实施例中，膜堆叠层150可以包括除了电介质层152和牺牲层154之外的层，并且可以由不同材料构成并且具有不同厚度。
在一些实施例中，电介质层152包括任何适当绝缘材料，例如，氧化硅、氮氧化硅、氮化硅、TEOS或者具有F、C、N和/或H并入的氧化硅。电介质层152还可以包括高k电介质材料，例如，氧化铪、氧化锆、氧化铝、氧化钽或者氧化镧膜。在衬底130上形成电介质层152可以包括任何适当的沉积方法，诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、快速热化学气相沉积(RTCVD)、低压化学气相沉积(LPCVD)、溅射、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、高密度等离子体CVD(HDP-CVD)、热氧化、氮化、任何其它适当沉积方法和/或它们的组合。
在一些实施例中，牺牲层154包括不同于电介质层152并且能够被有选择地去除的任何适当材料。例如，牺牲层154可以包括氧化硅、氮氧化硅、氮化硅、TEOS、多晶硅、多晶锗、多晶锗硅及其任何组合。在一些实施例中，牺牲层154还包括非晶半导体材料，例如，非晶硅或非晶锗。牺牲层154可以是使用与电介质层152类似的技术设置的，所述技术例如是CVD、PVD、ALD、热氧化或氮化、或者它们的任何组合。
在一些实施例中，牺牲层154可以被导电层替代，其中，所述导电层可以包括任何适当材料，例如，多晶硅、多晶锗、多晶锗硅或其任何组合。在一些实施例中，导电层也可以包括非晶半导体材料，例如，非晶硅、非晶锗或其任何组合。在一些实施例中，导电层的多晶或非晶材料可以并入有任何适当类型的掺杂剂，例如硼、磷或砷，以提高材料的导电性。导电层的形成可以包括任何适当的沉积方法，例如，CVD、RTCVD、PECVD、LPCVD、MOCVD、HDP-CVD、PVD、ALD或其任何组合。在一些实施例中，多晶半导体材料可以以非晶状态沉积，并通过后续热处理转化为多晶。在一些实施例中，可以在沉积多晶或非晶半导体材料时，通过同时流动化学气体(例如，二硼烷(B2H6)或磷化氢(PH3))而通过原位掺杂并入导电层中的掺杂剂。还可以使用用于3D结构的其它掺杂技术(例如，等离子体掺杂)来提高导电层的导电性。在一些实施例中，在掺杂剂并入之后，可以执行高温退火工艺，以活化导电层中的掺杂剂。在一些实施例中，电介质层152可以是氧化硅，并且导电层可以是多晶硅。在本公开中，牺牲层154是作为示例示出的。然而，对于下文描述的结构和方法而言，本领域技术人员可以利用导电层替代牺牲层154。
在一些实施例中，沿图3所示的x方向，3D存储器件的结构300可以包括沟道结构区110以及处于沟道结构区110的两侧上的两个阶梯区121、123。沟道结构区110可以用于形成存储器串的阵列，每个存储器串包括多个堆叠的存储单元，如上文联系图1所述。两个阶梯区121和123可以用于在下文详细描述的后续工艺中形成阶梯结构。应当指出，出于例示的目的，沟道结构区110的宽度小于图3中的两个阶梯区121和123的宽度。然而，图3所示的不同部件之间的尺寸关系不限制本公开的范围。
返回参考图2，方法200可以进行至操作S220，其中，可以形成与第一阶梯区相邻的顶部选择栅阶梯，从而在第一阶梯区和第二阶梯区之间产生z方向上的竖直偏移。图4示出了根据一些实施例的在操作S220和S230中使用的示例性掩模的顶视图，并且图5示出了根据一些实施例的3D存储器件的结构500的透视图。
如图5所示，在一些实施例中，操作S220可以包括在沟道结构区110中形成顶部台阶510。如图4所示，可以使用第一阶梯掩模410覆盖沟道结构区110，并且暴露第一和第二阶梯区123和121。在一些实施例中，第一阶梯掩模410可以包括光致抗蚀剂或基于碳的聚合物材料，并且可以是使用诸如光刻的图案化工艺形成的。在一些实施例中，第一阶梯掩模410还可以包括硬掩模，例如，氧化硅、氮化硅、TEOS、含硅抗反射涂层(SiARC)、非晶硅或者多晶硅。可以使用诸如使用O2或CF4化学制剂的反应离子蚀刻(RIE)的蚀刻工艺对硬掩模进行图案化。此外，第一阶梯掩模410可以包括光致抗蚀剂和硬掩模的任何组合。
可以执行蚀刻工艺，以在暴露的第一和第二阶梯区123和121两者中，从顶部去除至少一个电介质层对156。蚀刻深度是由顶部台阶510的厚度确定的。在一些实施例中，顶部台阶510的厚度可以是一个交替电介质层对156的总厚度。在该示例中，用于电介质层150的蚀刻工艺可以具有相对于牺牲层154的高选择性，和/或反之亦然。相应地，下面的交替电介质层对156可以充当蚀刻停止层。并且结果，可以在沟道结构区110中形成顶部台阶510，如图5所示。
在一些实施例中，可以使用诸如反应离子蚀刻(RIE)或其它干法蚀刻工艺的各向异性蚀刻操作蚀刻出顶部台阶510。在一些实施例中，电介质层152是氧化硅。在该示例中，对氧化硅的蚀刻可以包括使用基于氟的气体和/或任何其它适当气体的RIE，例如，基于氟的气体可以是氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6。在一些实施例中，可以通过诸如氢氟酸或者氢氟酸和乙二醇的混合物的湿化学制剂来去除氧化硅层。在一些实施例中，可以使用定时蚀刻方案。在一些实施例中，牺牲层154是氮化硅。在该示例中，对氮化硅的蚀刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其组合的RIE。用以去除单层的方法和蚀刻剂不应受到本公开的实施例的限制。在一些实施例中，在蚀刻工艺之后，可以使用诸如利用O2或CF4等离子体的干法蚀刻或者利用抗蚀剂/聚合物剥离剂(例如，基于溶剂的化学制剂)的湿法蚀刻的技术去除第一阶梯掩模410。
如图5所示，在一些实施例中，操作S220还可以包括在沟道结构区110的与第一阶梯区123相邻的一个边缘处形成顶部选择栅(TSG)阶梯结构520。在一些实施例中，TSG阶梯结构520可以包括沿x方向配置的三个台阶520-1、520-2和520-3。
如图4所示，最初可以使用第二阶梯掩模420覆盖沟道结构区110和第二阶梯区121，并暴露第一阶梯区123。在一些实施例中，第二阶梯掩模420可以包括光致抗蚀剂或基于碳的聚合物材料，并且可以是使用如光刻的图案化工艺形成的。在一些实施例中，第二阶梯掩模420还可以包括硬掩模，例如，氧化硅、氮化硅、TEOS、含硅抗反射涂层(SiARC)、非晶硅或者多晶硅。可以使用诸如使用O2或CF4化学制剂的反应离子蚀刻(RIE)的蚀刻工艺对硬掩模进行图案化。此外，第二阶梯掩模420可以包括光致抗蚀剂和硬掩模的任何组合。
TSG阶梯结构520可以是通过使用第二阶梯掩模420对暴露的第一阶梯区123中的膜堆叠层150施加重复蚀刻-修整工艺(例如，三次蚀刻-修整工艺)而形成的。蚀刻-修整工艺包括蚀刻工艺和修整工艺。在蚀刻工艺期间，可以在暴露的第一阶梯区123中从顶部去除至少一个交替电介质层对156。蚀刻深度是由TSG阶梯结构520的每个台阶的厚度确定的。在一些实施例中，TSG阶梯结构520的每个台阶的厚度可以是一个交替电介质层对156的厚度。在该示例中，用于电介质层152的蚀刻工艺可以具有相对于牺牲层154的高选择性，和/或反之亦然。相应地，下面的交替电介质层对156可以充当蚀刻停止层。并且结果，能够在每个蚀刻-修整循环期间形成TSG阶梯结构520的一个台阶(例如，520-1、520-2或520-3)。
在一些实施例中，可以使用诸如反应离子蚀刻(RIE)或其它干法蚀刻工艺的各向异性蚀刻操作来蚀刻TSG阶梯结构520的每个台阶(例如，520-1、520-2或520-3)。在一些实施例中，电介质层152是氧化硅。在该示例中，对氧化硅的蚀刻可以包括使用基于氟的气体和/或任何其它适当气体的RIE，例如，所述基于氟的气体可以是氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6。在一些实施例中，可以通过诸如氢氟酸或者氢氟酸和乙二醇的混合物的湿化学制剂来去除氧化硅层。在一些实施例中，可以使用定时蚀刻方案。在一些实施例中，牺牲层154是氮化硅。在该示例中，对氮化硅的蚀刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其组合的RIE。用以去除单层的方法和蚀刻剂不应受到本公开的实施例的限制。
修整工艺包括对第二阶梯掩模420施加适当蚀刻工艺(例如，各向同性干法蚀刻或者湿法蚀刻)，从而可以在平行于衬底130的正表面130f的x-y平面中的方向上将第二阶梯掩模420沿横向向后拉。根据图4中的俯视图，可以从通过(例如)来自光刻的光致抗蚀剂所定义的初始图案对第二阶梯掩模420向内且递增地蚀刻。在该示例中，可以朝第二边缘420-2并且然后朝第三边缘420-3对第二阶梯掩模420的初始边缘420-1递增地修整。在蚀刻修整工艺处在x方向上的横向后拉尺寸确定TSG阶梯结构520的每个台阶在x方向上的横向尺寸。在一些实施例中，TSG阶梯结构520的每个台阶在x方向上可以具有不同或相同的横向尺寸。
在一些实施例中，对第二阶梯掩模420的修整可以在x-y平面中的所有方向上是各向同性的。在一些实施例中，TSG阶梯结构520的每个台阶在x方向上的横向尺寸可以处于10nm和100nm之间。在一些实施例中，修整工艺可以包括干法蚀刻，例如，使用O2、Ar、N2等的RIE。在对第二阶梯掩模420进行修整之后，暴露顶部台阶510的最顶表面的一个部分，并且顶部台阶510的其余部分仍然被第二阶梯掩模420覆盖。下一个循环的蚀刻-修整工艺继续进行蚀刻工艺。
通过将蚀刻-修整工艺重复三次，能够在顶部台阶510和第一阶梯区123之间从顶部到底部形成TSG阶梯结构520的三个台阶520-1、520-2或520-3。在蚀刻-修整工艺期间，第二阶梯掩模420中的一些可以被消耗掉，并且第二阶梯掩模420的厚度可以减小。在形成TSG阶梯结构520之后，可以使用诸如利用O2或CF4等离子体的干法蚀刻或者利用抗蚀剂/聚合物剥离剂(例如，基于溶剂的化学制剂)的湿法蚀刻的技术来去除第二阶梯掩模420。
返回参考图2，方法200可以进行至操作S230，其中，可以在第一阶梯区中形成第一划分台阶结构，并且可以在第二阶梯区中形成第二划分台阶结构。在一些实施例中，如图5所示，由于TSG阶梯结构520的原因，第一阶梯区123中的第一划分台阶结构533可以比第二阶梯区121中的第二划分台阶结构531低三个台阶。
在一些实施例中，可以使用第一阶梯划分图案掩模430形成第一划分台阶结构531和第二划分台阶结构533。如图4所示，第一阶梯划分图案(SDP)掩模430可以用于覆盖沟道结构区110以及两个阶梯区121和123的与沟道结构区110相邻的部分，并且暴露两个阶梯区121和123的其它部分。第一阶梯划分图案掩模430可以包括在x方向上延伸到两个阶梯区121和123两者中并且沿y方向布置的多个第一划分块图案462。在图4中，在每一侧示出了两个第一划分块图案462作为示例。在一些其它实施例中，第一阶梯划分图案掩模430在每一侧上可以包括X1数量的第一划分块图案462，其中，X1是等于或者大于2的整数(例如，2、3、4等)。
在一些实施例中，第一阶梯划分图案掩模430可以包括光致抗蚀剂或基于碳的聚合物材料，并且可以是使用诸如光刻的图案化工艺形成的。在一些实施例中，第一阶梯划分图案掩模430还可以包括硬掩模，例如，氧化硅、氮化硅、TEOS、含硅抗反射涂层(SiARC)、非晶硅或者多晶硅。可以使用诸如使用O2或CF4化学制剂的反应离子蚀刻(RIE)的蚀刻工艺对硬掩模进行图案化。此外，第一阶梯划分图案掩模430可以包括光致抗蚀剂和硬掩模的任何组合。
第一划分台阶结构533和第二划分台阶结构531可以是通过使用第一阶梯划分图案掩模430对第一阶梯区123和第二阶梯区121中的膜堆叠层150施加两次蚀刻-修整工艺而形成的。蚀刻-修整工艺包括蚀刻工艺和修整工艺。在蚀刻工艺期间，可以去除膜堆叠层150的具有暴露表面的部分。蚀刻深度由第一划分台阶结构533和第二划分台阶结构531的每个台阶的厚度确定。在一些实施例中，台阶的厚度可以是一个交替电介质层对156的厚度。在该示例中，用于电介质层152的蚀刻工艺可以具有相对于牺牲层154的高选择性，和/或反之亦然。相应地，下面的交替电介质层对156可以充当蚀刻停止层。并且结果，可以在每个蚀刻-修整循环期间形成一个台阶。
在一些实施例中，可以使用诸如反应离子蚀刻(RIE)或其它干法蚀刻工艺的各向异性蚀刻来蚀刻第一划分台阶结构533和第二划分台阶结构531的台阶。在一些实施例中，电介质层152是氧化硅。在该示例中，对氧化硅的蚀刻可以包括使用基于氟的气体和/或任何其它适当气体的RIE，例如，所述基于氟的气体可以是氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6。在一些实施例中，可以通过诸如氢氟酸或者氢氟酸和乙二醇的混合物的湿化学制剂来去除氧化硅层。在一些实施例中，可以使用定时蚀刻方案。在一些实施例中，牺牲层154是氮化硅。在该示例中，对氮化硅的蚀刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其组合的RIE。用以去除单层的方法和蚀刻剂不应受到本公开的实施例的限制。
修整工艺包括对第一阶梯划分图案掩模430施加适当蚀刻工艺(例如，各向同性干法蚀刻或者湿法蚀刻)，从而可以在平行于衬底130的正表面130f的x-y平面中的方向上将第一阶梯划分图案掩模430沿横向向后拉。在一些实施例中，修整工艺包括干法蚀刻，例如，使用O2、Ar、N2等的RIE。根据图4中的俯视图，可以在第一阶梯区123和第二阶梯区121两者中从初始边缘430-1朝向最终边缘430-2向内蚀刻第一阶梯划分图案掩模430。蚀刻修整工艺处的横向后拉尺寸确定第一划分台阶结构533和第二划分台阶结构531的每个台阶的横向尺寸。
在一些实施例中，第一划分台阶结构533和第二划分台阶结构531的每个台阶在x方向和/或y方向上可以具有不同或相同的横向尺寸。在一些实施例中，对第一阶梯划分图案掩模430的修整可以在x-y平面中的所有方向上是各向同性的，从而每个台阶在x方向和y方向上的宽度可以是相同的，并且处于10nm和100nm的范围内。
通过将蚀刻-修整工艺重复两次，能够在第一阶梯区123中形成包括三个台阶533-1、533-2和533-3的第一划分台阶结构533，并且能够在第二阶梯区121中形成包括三个台阶531-1、531-2和531-3的第二划分台阶结构531，如图5所示。第一划分台阶结构531的台阶533-1比第二划分台阶结构533的台阶531-1低三个台阶。第一划分台阶结构531的台阶533-2比第二划分台阶结构533的台阶531-2低三个台阶。第一划分台阶结构531的台阶533-3比第二划分台阶结构533的台阶531-3低三个台阶。
要指出的是，沿z方向的台阶差是由TSG阶梯结构520的台阶数量确定的。在一些实施例中，TSG阶梯结构520的台阶数为X2，其为大于或者等于3的整数。在这种情况下，分别在第一划分台阶结构533和第二划分台阶结构531中的每者中形成相同的X2数量的台阶。也就是说，第一划分台阶结构533和第二划分台阶结构531中的第一台阶的数量不受限制。
如图5所示，第一划分台阶结构533和第二划分台阶结构531每者可以分别包括两个初始划分块结构562，所述初始划分块结构562沿x方向延伸并且沿y方向周期性布置。每个初始划分块结构562对应于一个第一划分块图案462，并且能够用于在后续工艺中形成划分阶梯块结构。要指出的是，第一划分台阶结构533或者第二划分台阶结构531中的初始划分块结构562的数量可以是由第一阶梯划分图案掩模430的第一划分块图案462的数量X1(例如，2、3、4等)确定的。
在蚀刻-修整工艺期间，第一阶梯划分图案掩模430中的一些可以被消耗掉，并且第一阶梯划分图案掩模430的厚度可以减小。在蚀刻-修整工艺之后，可以通过使用诸如利用O2或CF4等离子体的干法蚀刻或者利用抗蚀剂/聚合物剥离剂(例如，基于溶剂的化学制剂)的湿法蚀刻的技术来去除第一阶梯划分图案掩模430。
返回参考图2，方法200可以进行至操作S240，其中，可以在第一划分台阶结构和第二划分台阶结构中形成多个阶梯。图6示出了根据一些实施例的在操作S220-S240中使用的示例性掩模的顶视图，并且图7示出了根据一些实施例的在操作S240之后的3D存储器件的结构700的透视图。
如图7所示，阶梯(例如，701、702、703、704等)可以沿x方向布置。每个阶梯可以包括沿y方向布置的多个台阶(例如，701-1、701-2、701-3等)。要指出的是，阶梯701、702、703、704等可以分别交替地布置在第一阶梯区123和第二阶梯区121中。因而，在如图7所示的一些实施例中，相邻阶梯(例如，701和703、702和704等)在z方向上具有六个台阶的竖直偏移。也就是说，如果TSG阶梯结构520的台阶数量为X2，那么沿x方向的相邻台阶(例如，701-1和703-1、702-2和704-2等)在z方向上具有2X2数量的台阶的竖直偏移，并且沿y方向的相邻台阶(例如，701-1和701-2、702-2和702-3等)在z方向上具有一个台阶的竖直偏移。
在一些实施例中，多个阶梯701、702、703、704等可以是通过使用设置在沟道结构区110以及第一阶梯区123和第二阶梯区121的部分之上的第三阶梯掩模640形成的。如图6所示，第三阶梯掩模640包括两个初始边缘640-1，其覆盖第一阶梯区123中的第一划分台阶结构533以及第二阶梯区121中的第二划分台阶结构531的部分并且都沿y方向平行延伸。
在一些实施例中，第三阶梯掩模640可以包括光致抗蚀剂或基于碳的聚合物材料，并且可以是使用诸如光刻的图案化工艺形成的。在一些实施例中，第三阶梯掩模640还可以包括硬掩模，例如，氧化硅、氮化硅、TEOS、含硅抗反射涂层(SiARC)、非晶硅或者多晶硅。可以使用诸如使用O2或CF4化学制剂的反应离子蚀刻(RIE)的蚀刻工艺对硬掩模进行图案化。此外，第二阶梯掩模420可以包括光致抗蚀剂和硬掩模的任何组合。
多个阶梯701、702、703、704等可以是通过使用第三阶梯掩模640对第一阶梯区123中的第一划分台阶结构533以及第二阶梯区121中的第二划分台阶结构531的暴露部分施加重复的蚀刻-修整工艺(例如，三次蚀刻-修整工艺)而形成的。蚀刻-修整工艺包括蚀刻工艺和修整工艺。在蚀刻工艺期间，可以从第一阶梯区123中的第一划分台阶结构533以及第二阶梯区121中的第二划分台阶结构531的暴露表面的顶部去除2X2数量的交替电介质层对156。蚀刻深度确定每个阶梯的厚度。并且结果，在每个蚀刻-修整循环期间，可以在第一阶梯区123和第二阶梯区121中的每者中形成一个阶梯。两个阶梯都具有一个台阶的厚度的2X2倍的厚度，并且形成于第一阶梯区123中的阶梯比形成于第二阶梯区121中的阶梯低了一个台阶的厚度的X2倍的深度。
在一些实施例中，可以使用诸如反应离子蚀刻(RIE)或其它干法蚀刻的各向异性蚀刻来蚀刻阶梯。在一些实施例中，电介质层152是氧化硅膜。在该示例中，对氧化硅膜的蚀刻可以包括使用基于氟的气体和/或任何其它适当气体的RIE，例如，所述基于氟的气体可以是氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6。在一些实施例中，可以通过诸如氢氟酸或者氢氟酸和乙二醇的混合物的湿化学制剂来去除氧化硅层。在一些实施例中，可以使用定时蚀刻方案。在一些实施例中，牺牲层154是氮化硅膜。在该示例中，对氮化硅膜的蚀刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其组合的RIE。用以去除单层的方法和蚀刻剂不应受到本公开的实施例的限制。
修整工艺包括对第三阶梯掩模640施加适当蚀刻工艺(例如，各向同性干法蚀刻或者湿法蚀刻)，从而可以在平行于衬底130的正表面130f的x-y平面中的方向上将第三阶梯掩模640沿横向向后拉。根据图6中的俯视图，可以从通过(例如)来自光刻的光致抗蚀剂所定义的初始图案向内且递增地蚀刻第三阶梯掩模640。在该示例中，可以朝向最终边缘640-X3对第三阶梯掩模640的初始边缘640-1递增地修整，其中，X3是整数，其确定在第一阶梯区123和第二阶梯区121中的每者中从顶部到底部能够形成的阶梯的数量。在图6和图7所示的示例中，X3等于六，但是其可以是大于3的任何其它整数。在蚀刻修整工艺处在x方向上的横向后拉尺寸确定每个阶梯在x方向上的横向尺寸。在一些实施例中，每个阶梯在x方向上可以具有不同或相同的横向尺寸。
在一些实施例中，对第三阶梯掩模640的修整可以在x-y平面中的所有方向中是各向同性的。在一些实施例中，每个阶梯在x方向上的横向尺寸可以处于10nm和100nm之间。在一些实施例中，修整工艺可以包括干法蚀刻，例如，使用O2、Ar、N2等的RIE。在对第三阶梯掩模640进行修整之后，第一阶梯区123中的第一划分台阶结构533以及第二阶梯区121中的第二划分台阶结构531的最顶表面的部分被暴露，并且第一阶梯区123中的第一划分台阶结构533以及第二阶梯区121中的第二划分台阶结构531的其它部分仍然被第三阶梯掩模640覆盖。下一个循环的蚀刻-修整工艺继续进行蚀刻工艺。
通过将蚀刻-修整工艺重复三次，能够在第一阶梯区123和第二阶梯区121中的每者中从顶部到底部形成X3数量的阶梯。因而，多个初始划分块结构562变成第一阶梯区123中的多个第一划分块结构762和第二阶梯区121中的多个第二划分块结构764。每个第一划分块结构762或者第二划分块结构764包括在x方向上布置的X3数量的阶梯，如图7所示。每个阶梯可以包括(2X2-1)数量的台阶，它们分别分布在X2数量的层级中，并且在y方向上对称布置。在一个示例中，如图7所示，X2为三，并且阶梯701包括五个台阶701-1、701-2、701-2’、701-3和701-3’。台阶701-2和701-2’处于同一级中，并且在y方向上相对于台阶701-1被对称设置。类似地，台阶701-3和701-3’处于同一层级中，并且在y方向上相对于台阶701-1被对称设置。
在蚀刻-修整工艺期间，第三阶梯掩模640中的一些可以被消耗掉，并且第三阶梯掩模640的厚度可以减小。在形成第一阶梯区123和第二阶梯区121中的多个阶梯之后，可以通过使用诸如利用O2或CF4等离子体的干法蚀刻或者利用抗蚀剂/聚合物剥离剂(例如，基于溶剂的化学制剂)的湿法蚀刻的技术来去除第三阶梯掩模640。
返回参考图2，方法200可以进行至操作S250，其中，可以在第一阶梯区和第二阶梯区中形成多个划分块结构。图8示出了根据一些实施例的在操作S220-S250中使用的示例性掩模的顶视图，并且图9示出了根据一些实施例的在操作S250之后的3D存储器件的结构900的透视图。
在一些实施例中，可以通过使用第二阶梯划分图案掩模850形成多个划分块结构。如图7所示，可以使用第二阶梯划分图案掩模850覆盖沟道结构区110以及第一阶梯区123中的至少一个第一划分块结构762和第二阶梯区121中的至少一个第二划分块结构764。第二阶梯划分图案掩模850还可以暴露第一阶梯区123中的至少一个第一划分块结构762和第二阶梯区121中的至少一个第二划分块结构764。
如图7所示，第二阶梯划分图案掩模850可以具有T形形状，该形状具有在x方向上延伸的两个臂，以覆盖第一阶梯区123中的至少一个第一划分块结构762和第二阶梯区121中的至少一个第二划分块结构764。也就是说，第二阶梯划分图案掩模850可以具有边缘850-1，边缘850-1均沿x方向延伸并且大于第一划分块结构762或者第二划分块结构764中的多个阶梯的总宽度。
在一些实施例中，第二阶梯划分图案掩模850可以包括光致抗蚀剂或基于碳的聚合物材料，并且可以是使用诸如光刻的图案化工艺形成的。在一些实施例中，第一阶梯划分图案掩模430还可以包括硬掩模，例如，氧化硅、氮化硅、TEOS、含硅抗反射涂层(SiARC)、非晶硅或者多晶硅。可以使用诸如使用O2或CF4化学制剂的反应离子蚀刻(RIE)的蚀刻工艺对硬掩模进行图案化。此外，第二阶梯划分图案掩模850可以包括光致抗蚀剂和硬掩模的任何组合。
可以通过蚀刻工艺去除第一阶梯区123中的暴露的一个第一划分块结构762和第二阶梯区121中的暴露的一个第二划分块结构764的部分而形成如图9所示的第三划分块结构766和第四划分块结构768。蚀刻深度由第一划分块结构762或第二划分块结构764中的多个阶梯的总厚度确定。在一些实施例中，蚀刻深度可以是一个交替电介质层对156的厚度的2X2X3倍。在如图9所示的示例中，蚀刻深度可以等于36个台阶的厚度。
在一些实施例中，蚀刻工艺可以包括诸如反应离子蚀刻(RIE)或其它干法蚀刻工艺的各向异性蚀刻。在一些实施例中，电介质层152是氧化硅。在该示例中，对氧化硅的蚀刻可以包括使用基于氟的气体和/或任何其它适当气体的RIE，例如，所述基于氟的气体可以是氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6。在一些实施例中，可以通过诸如氢氟酸或者氢氟酸和乙二醇的混合物的湿化学制剂来去除氧化硅层。在一些实施例中，可以使用定时蚀刻方案。在一些实施例中，牺牲层154是氮化硅。在该示例中，对氮化硅的蚀刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其组合的RIE。用以去除单层的方法和蚀刻剂不应受到本公开的实施例的限制。
在蚀刻工艺之后，可以形成第三划分块结构766和第四划分块结构，如图9所示。在一些其它实施例中，可以通过使用蚀刻-修整工艺形成四个以上的划分块结构。例如，如果在第一阶梯区123中有三个第一划分块结构762并且在第二阶梯区121中有三个第二划分块结构764，那么第二阶梯划分图案掩模850可以首先覆盖两个第一划分块结构762和两个第二划分块结构764，并且暴露一个第一划分块结构762和一个第二划分块结构764。在用以从暴露表面去除某一深度以形成四个划分块结构的一个蚀刻工艺之后，可以对第二阶梯划分图案掩模850进行修整，以覆盖一个第一划分块结构762和一个第二划分块结构764，并且暴露两个第一划分块结构762和两个第二划分块结构764。也就是说，可以在y方向上向接下来的第一划分块结构762和第二划分块结构764的边界将边缘850-1横向后拉。随后的蚀刻工艺能够形成六个划分块结构。
因而，能够在第一阶梯区123和第二阶梯区121中形成四个或更多划分块结构。在一些实施例中，划分块结构的数量可以等于第一阶梯划分图案掩模430的第一划分块图案462的数量X1，如上文联系图4所述。每个划分块结构可以包括在x方向上布置的X3数量的阶梯。每个阶梯可以包括(2X2-1)数量的台阶，它们分别分布在X2数量的层级中，并且在y方向上对称布置。在如图9所示的一个示例中，3D存储器件的结构900可以包括四个划分块结构762、764、766和768。每个划分块结构包括六个阶梯，并且每个阶梯包括处于三个层级中的五个台阶。
在一些实施例中，如图9所示的分别处于沟道结构区110的相对侧并且在y方向上布置在相同位置中的两个相对的划分块结构可以在z方向上具有等于X2数量的台阶(或者X2数量的交替电介质层对)的高度的竖直偏移。在如图9所示的一个示例中，X2等于三，因而第一划分块结构762中的一个台阶比第二划分块结构764中的对应台阶(在y方向上位于相同位置中)低三个台阶。
在一些实施例中，位于沟道结构区110的同一侧并且在x方向上布置在相同位置中的两个相邻划分块结构(例如图9中所示的764和768)可以在z方向上具有等于2X2X3数量的台阶(或者2X2X3数量的交替电介质层对)的高度的竖直偏移。在图9所示的一个示例中，X2等于三，并且X3等于六，因而第二划分块结构764和第四划分块结构768之间的在z方向上的竖直偏移为三十六个台阶。
在一些实施例中，多个划分块结构中的多个台阶可以分布在2X1X2X3数量的不同层级中，其中，X1是划分块结构的数量，X2是TSG阶梯结构的台阶的数量，并且X3是每个划分块结构中的阶梯的数量。多个划分块结构中的多个台阶的总数可以是2X1(2X2-1)X3。
例如，如图9所示，X1等于二，X2等于三，并且X3等于六。因而，多个划分块结构762、764、766和768中的台阶的层级的总数为72。如果对包括顶部台阶和TSG阶梯结构的台阶的台阶从顶部到底部进行编号(同一层级中的两个台阶具有相同编号)，那么顶部台阶为第1；TSG阶梯结构包括台阶第2-4；第二划分块结构764包括台阶第5-7、11-13、17-19、23-25、29-31以及35-37；第一划分块结构762包括台阶第8-10、14-16、20-22、26-28、32-34以及38-40；第四划分块结构768包括台阶第41-43、47-49、53-55、59-61、65-67以及71-73；并且第三划分块结构766包括台阶第44-46、50-52、56-58、62-64、68-70以及74-76。
可以在形成具有多重划分的阶梯结构之后继续3D存储器件的制作，例如，形成沟道孔、缝隙结构、替换栅和接触结构。用于这些后续结构的相关工艺和技术对于本领域技术人员是已知的，并且因此未包含在本公开中。
相应地，在本公开中描述了三维存储器件及其制作方法的各种实施例。在所公开的3D存储器件中，多个划分块结构形成在沟道结构区的两侧上，并且沿第二方向布置。每个划分块结构包括在第一方向上布置的多个阶梯。每个阶梯包括在第二方向上布置的多个台阶。因而，可以有效地利用所公开的3D存储器件的3D空间形成大量台阶，从而与其它3D存储器件相比得到更小的管芯尺寸、更高的器件密度以及提高的性能。此外，在所公开的3D器件的制作工艺期间，能够减少要用于形成多个台阶的掩模的数量，并且还可以减少修整工艺的数量，由此提高每小时蚀刻晶片(WPH)的数量。此外，使用阶梯划分图案掩模形成多个划分块结构能够避免使用蚀刻-修整工艺形成3D存储器件的下部部分处的台阶，从而降低蚀刻-修整工艺中的光致抗蚀剂层的厚度要求。
本公开的一个方面提供了三维(3D)存储器件，其包括：包括多个沟道结构的沟道结构区；处于所述沟道结构的第一侧上的第一阶梯区中的第一阶梯结构，第一阶梯结构包括沿第一方向布置的多个划分块结构；以及处于所述沟道结构的第二侧上的第二阶梯区中的第二阶梯结构，第二阶梯结构包括沿第一方向布置的多个划分块结构。第一竖直偏移定义了相邻划分块结构之间的边界。每个划分块结构包括沿不同于第一方向的第二方向布置的多个阶梯。每个阶梯包括沿第一方向布置的多个台阶。
在一些实施例中，所述3D存储器件还包括处于所述沟道结构区中的顶部选择栅阶梯结构，其包括沿所述第二方向布置的X2数量的台阶。
在一些实施例中，所述第一阶梯区中的多个划分块结构和所述第二阶梯区中的多个划分块结构之间的第二竖直偏移等于一个台阶的厚度的X2倍。
在一些实施例中，相邻阶梯之间的第三竖直偏移等于一个台阶的厚度的2X2倍。
在一些实施例中，每个阶梯包括在X2个层级中对称分布的(2X2-1)数量的台阶。
在一些实施例中，所述第一阶梯结构和所述第二阶梯结构包括多个电介质/导电层对；并且每个台阶包括电介质/导电层对。
在一些实施例中，第一方向和第二方向相互垂直并且处于与所述电介质/导电层对的界面表面平行的平面中。
在一些实施例中，所述第一阶梯区和所述第二阶梯区中的每者中的所述多个划分块结构的数量为X1；并且每个划分块结构中的所述多个阶梯的数量为X3。
在一些实施例中，划分块结构中的相邻划分块结构之间的第一竖直偏移等于一个台阶的厚度的2X2X3倍。
在一些实施例中，第一阶梯结构和第二阶梯结构中的多个台阶的总数为2X1(2X2-1)X3；并且所述多个台阶分布在2X1X2X3数量的不同层级中。
在一些实施例中，X1为二并且X2为三。
本公开的另一方面提供了一种用于形成三维(3D)存储器件的方法，包括：在衬底上形成具有多个电介质层对的膜堆叠层；在所述膜堆叠层中形成包括多个沟道结构的沟道结构区；以及形成第一阶梯区中的第一阶梯结构和第二阶梯区中的第二阶梯结构，所述第一阶梯结构和所述第二阶梯结构中的每者包括沿第一方向布置的多个划分块结构。第一竖直偏移定义了相邻划分块结构之间的边界，并且每个划分块结构包括沿不同于所述第一方向的第二方向布置的多个阶梯。每个阶梯包括沿第一方向布置的多个台阶。
在一些实施例中，所述方法还包括在所述沟道结构区中形成包括沿所述第二方向布置的X2数量的台阶的顶部选择栅阶梯结构。
在一些实施例中，形成所述第一阶梯结构和所述第二阶梯结构包括：在所述第一阶梯区和所述第二阶梯区中形成多个初始划分台阶结构，每个初始划分台阶结构包括沿所述第一方向布置的X2数量的台阶，其中，每个台阶包括电介质层对。
在一些实施例中，形成所述多个初始划分台阶结构包括：将具有2X1数量的第一划分块图案的第一阶梯划分图案掩模设置在所述膜堆叠层上；以及基于所述第一阶梯划分图案掩模使用蚀刻-修整工艺来形成所述多个初始划分台阶结构。
在一些实施例中，形成所述第一阶梯结构和所述第二阶梯结构还包括：在所述初始划分台阶结构中的每者中形成X3数量的阶梯，以在所述第一阶梯区和所述第二阶梯区中的每者中形成X1数量的划分块结构。
在一些实施例中，形成所述阶梯包括：使用蚀刻-修整工艺，从而沿所述第二方向形成所述阶梯。所述第一方向和所述第二方向相互垂直并且处于与所述电介质/导电层对的界面表面平行的平面中。
在一些实施例中，所述蚀刻-修整工艺的每个循环中的蚀刻深度为一个台阶的厚度的2X2倍。
在一些实施例中，形成所述第一阶梯结构和所述第二阶梯结构还包括：设置第二阶梯划分图案掩模，以覆盖至少两个划分块结构，并且暴露至少两个划分块结构；以及对所暴露的至少两个划分块结构蚀刻等于一个台阶的厚度的2X2X3倍的深度。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围中的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围中。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明中容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (18)

1.一种三维(3D)存储器件，包括：
包括多个沟道结构的沟道结构区；
处于所述沟道结构的第一侧上的第一阶梯区中的第一阶梯结构，所述第一阶梯结构包括沿第一方向布置的多个划分块结构；
处于所述沟道结构的第二侧上的第二阶梯区中的第二阶梯结构，所述第二阶梯结构包括沿所述第一方向布置的多个划分块结构；
处于所述沟道结构区中的顶部选择栅阶梯结构，所述顶部选择栅阶梯结构包括沿不同于所述第一方向的第二方向布置的X2数量的台阶；以及
其中，第一竖直偏移定义了相邻划分块结构之间的边界，并且每个划分块结构包括沿所述第二方向布置的多个阶梯，每个阶梯包括沿所述第一方向布置的多个台阶。
2.根据权利要求1所述的器件，其中，所述第一阶梯区中的多个划分块结构和所述第二阶梯区中的多个划分块结构之间的第二竖直偏移等于一个台阶的厚度的X2倍。
3.根据权利要求1所述的器件，其中，相邻阶梯之间的第三竖直偏移等于一个台阶的厚度的2X2倍。
4.根据权利要求1所述的器件，其中，每个阶梯包括在X2个层级中对称分布的(2X2-1)数量的台阶。
5.根据权利要求1所述的器件，其中：
所述第一阶梯结构和所述第二阶梯结构包括多个电介质/导电层对；并且
所述第一阶梯结构和所述第二阶梯结构中的每个台阶包括电介质/导电层对。
6.根据权利要求5所述的器件，其中，所述第一方向和所述第二方向相互垂直并且处于与所述电介质/导电层对的界面表面平行的平面中。
7.根据权利要求1所述的器件，其中：
所述第一阶梯区和所述第二阶梯区中的每者中的所述多个划分块结构的数量为X1；并且
每个划分块结构中的所述多个阶梯的数量为X3。
8.根据权利要求7所述的器件，其中，划分块结构中的相邻划分块结构之间的所述第一竖直偏移等于一个台阶的厚度的2X2X3倍。
9.根据权利要求7所述的器件，其中：
所述第一阶梯结构和所述第二阶梯结构中的所述多个台阶的总数为2X1(2X2-1)X3；并且
所述多个台阶分布在2X1X2X3数量的不同层级中。
10.根据权利要求7所述的器件，其中，X1为二并且X2为三。
11.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上形成具有多个电介质/导电层对的膜堆叠层；
在所述膜堆叠层中形成包括多个沟道结构的沟道结构区；
形成第一阶梯区中的第一阶梯结构和第二阶梯区中的第二阶梯结构，所述第一阶梯结构和所述第二阶梯结构中的每者包括沿第一方向布置的多个划分块结构；以及
在所述沟道结构区中形成包括沿不同于所述第一方向的第二方向布置的X2数量的台阶的顶部选择栅阶梯结构；
其中，第一竖直偏移定义了相邻划分块结构之间的边界，并且每个划分块结构包括沿所述第二方向布置的多个阶梯，每个阶梯包括沿所述第一方向布置的多个台阶。
12.根据权利要求11所述的方法，其中，形成所述第一阶梯结构和所述第二阶梯结构包括：
在所述第一阶梯区和所述第二阶梯区中形成多个初始划分台阶结构，每个初始划分台阶结构包括沿所述第一方向布置的X2数量的台阶，其中，每个台阶包括电介质/导电层对。
13.根据权利要求12所述的方法，其中，形成所述多个初始划分台阶结构包括：
将具有2X1数量的第一划分块图案的第一阶梯划分图案掩模设置在所述膜堆叠层上；以及
基于所述第一阶梯划分图案掩模使用蚀刻-修整工艺来形成所述多个初始划分台阶结构。
14.根据权利要求12所述的方法，其中，形成所述第一阶梯结构和所述第二阶梯结构还包括：
在所述初始划分台阶结构中的每者中形成X3数量的阶梯，以在所述第一阶梯区和所述第二阶梯区中的每者中形成X1数量的划分块结构。
15.根据权利要求14所述的方法，其中，形成所述阶梯包括：
使用蚀刻-修整工艺，从而沿所述第二方向形成所述阶梯；
其中，所述第一方向和第二方向相互垂直并且处于与所述电介质/导电层对的界面表面平行的平面中。
16.根据权利要求15所述的方法，其中：
所述蚀刻-修整工艺的每个循环中的蚀刻深度为一个台阶的厚度的2X2倍。
17.根据权利要求14所述的方法，其中，形成所述第一阶梯结构和所述第二阶梯结构还包括：
设置第二阶梯划分图案掩模，以覆盖至少两个划分块结构并且暴露至少两个划分块结构；以及
对所暴露的至少两个划分块结构蚀刻等于一个台阶的厚度的2X2X3倍的深度。
18.根据权利要求14所述的方法，其中，X1为二并且X2为三。
CN201980000428.7A 2019-02-26 2019-02-26 三维存储器件及其制作方法 Active CN109997225B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010433926.5A CN111554688B (zh) 2019-02-26 2019-02-26 三维存储器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/076139 WO2020172789A1 (en) 2019-02-26 2019-02-26 Three-dimensional memory devices and fabricating methods thereof

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202010433926.5A Division CN111554688B (zh) 2019-02-26 2019-02-26 三维存储器件及其制作方法

Publications (2)

Publication Number Publication Date
CN109997225A CN109997225A (zh) 2019-07-09
CN109997225B true CN109997225B (zh) 2020-06-26

Family

ID=67136928

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010433926.5A Active CN111554688B (zh) 2019-02-26 2019-02-26 三维存储器件及其制作方法
CN201980000428.7A Active CN109997225B (zh) 2019-02-26 2019-02-26 三维存储器件及其制作方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202010433926.5A Active CN111554688B (zh) 2019-02-26 2019-02-26 三维存储器件及其制作方法

Country Status (7)

Country Link
US (3) US11069705B2 (zh)
EP (1) EP3853901A4 (zh)
JP (1) JP7230204B2 (zh)
KR (1) KR102636958B1 (zh)
CN (2) CN111554688B (zh)
TW (1) TWI694588B (zh)
WO (1) WO2020172789A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111554688B (zh) 2019-02-26 2021-02-05 长江存储科技有限责任公司 三维存储器件及其制作方法
CN116546821A (zh) * 2019-12-24 2023-08-04 长江存储科技有限责任公司 半导体器件及其形成方法
CN111108600B (zh) * 2019-12-24 2022-07-08 长江存储科技有限责任公司 三维存储器件及其形成方法
CN111162081B (zh) * 2020-01-02 2022-04-26 长江存储科技有限责任公司 一种台阶区形成方法和一种半导体器件的制造方法
WO2021163876A1 (en) * 2020-02-18 2021-08-26 Yangtze Memory Technologies Co., Ltd. Staircase structure for three-dimensional memory
KR20210109808A (ko) * 2020-02-28 2021-09-07 삼성전자주식회사 수직형 메모리 소자
WO2021189190A1 (en) * 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
KR102674073B1 (ko) * 2020-03-23 2024-06-10 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 구조 및 이를 형성하기 위한 방법
CN111769115B (zh) * 2020-06-11 2021-04-06 长江存储科技有限责任公司 三维存储器结构及其制备方法
TW202308107A (zh) * 2021-08-09 2023-02-16 聯華電子股份有限公司 半導體記憶元件及其製作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103871994A (zh) * 2012-12-11 2014-06-18 爱思开海力士有限公司 半导体器件及其制造方法
CN108550574A (zh) * 2018-05-03 2018-09-18 长江存储科技有限责任公司 三维存储器件及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010135672A (ja) * 2008-12-08 2010-06-17 Toshiba Corp 半導体記憶装置の製造方法
US9147439B2 (en) * 2012-06-15 2015-09-29 Sandisk 3D Llc Non-volatile memory having 3D array architecture with staircase word lines and vertical bit lines and methods thereof
KR102046504B1 (ko) 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
KR102168189B1 (ko) 2014-03-07 2020-10-21 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20160128731A (ko) * 2015-04-29 2016-11-08 에스케이하이닉스 주식회사 3차원 반도체 장치
KR102508897B1 (ko) 2015-12-17 2023-03-10 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
KR102565716B1 (ko) * 2015-12-24 2023-08-11 삼성전자주식회사 메모리 장치
KR102509899B1 (ko) * 2016-01-14 2023-03-14 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
US10373970B2 (en) * 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US10043751B2 (en) * 2016-03-30 2018-08-07 Intel Corporation Three dimensional storage cell array with highly dense and scalable word line design approach
US10141331B1 (en) * 2017-05-29 2018-11-27 Sandisk Technologies Llc Three-dimensional memory device containing support pillars underneath a retro-stepped dielectric material and method of making thereof
CN107818983B (zh) * 2017-08-25 2020-05-12 长江存储科技有限责任公司 一种标记图形及其形成方法
CN107731847B (zh) * 2017-09-05 2019-03-08 长江存储科技有限责任公司 3d nand存储器件台阶结构及其制造方法
WO2019218351A1 (en) * 2018-05-18 2019-11-21 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device
CN109155318B (zh) * 2018-08-10 2019-09-03 长江存储科技有限责任公司 多分割3d nand存储器件
CN111554688B (zh) 2019-02-26 2021-02-05 长江存储科技有限责任公司 三维存储器件及其制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103871994A (zh) * 2012-12-11 2014-06-18 爱思开海力士有限公司 半导体器件及其制造方法
CN108550574A (zh) * 2018-05-03 2018-09-18 长江存储科技有限责任公司 三维存储器件及其制造方法

Also Published As

Publication number Publication date
CN111554688B (zh) 2021-02-05
US20210313351A1 (en) 2021-10-07
US20200273875A1 (en) 2020-08-27
JP7230204B2 (ja) 2023-02-28
US11974431B2 (en) 2024-04-30
KR20210082221A (ko) 2021-07-02
EP3853901A1 (en) 2021-07-28
WO2020172789A1 (en) 2020-09-03
CN111554688A (zh) 2020-08-18
CN109997225A (zh) 2019-07-09
KR102636958B1 (ko) 2024-02-14
US20240224526A1 (en) 2024-07-04
JP2022508286A (ja) 2022-01-19
US11069705B2 (en) 2021-07-20
EP3853901A4 (en) 2022-05-18
TWI694588B (zh) 2020-05-21
TW202032754A (zh) 2020-09-01

Similar Documents

Publication Publication Date Title
CN109997225B (zh) 三维存储器件及其制作方法
CN109983577B (zh) 用于三维存储器的具有多重划分的阶梯结构
US10937801B2 (en) Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same
US10847524B2 (en) Three-dimensional memory device having double-width staircase regions and methods of manufacturing the same
US20240145296A1 (en) Staircase formation in three-dimensional memory device
CN112534576A (zh) 用于三维存储设备中的中心阶梯结构的底部选择栅极触点
KR20230018424A (ko) 메모리 셀들의 스트링을 포함하는 메모리 어레이 및 메모리 셀들의 스트링을 포함하는 메모리 어레이를 형성하는데 사용되는 방법
US11222789B2 (en) Staircase structure for three-dimensional memory
US11222825B2 (en) Integrated circuitry, memory arrays comprising strings of memory cells, methods used in forming integrated circuitry, and methods used in forming a memory array comprising strings of memory cells
US20230255030A1 (en) Integrated Circuitry, Memory Arrays Comprising Strings Of Memory Cells, Methods Used In Forming Integrated Circuitry, And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US11901311B2 (en) Memory device and manufacturing method thereof
CN116803230A (zh) 包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
WO2022046418A1 (en) Memory array comprising strings of memory cells and method used in forming a memory array comprising strings of memory cells
US20240071495A1 (en) Memory Circuitry And Method Used In Forming Memory Circuitry
CN118829218A (zh) 存储器电路系统及用于形成存储器电路系统的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant