JP2022508286A - ３次元メモリデバイスおよびその製作方法 - Google Patents

３次元メモリデバイスおよびその製作方法 Download PDF

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Abstract

本開示は、３次元（３Ｄ）メモリデバイスおよびそれを形成するための方法を提供する。３Ｄメモリデバイスは、複数のチャネル構造を備えるチャネル構造領域と、チャネル構造の第１の側で第１の方向に沿って配置されている複数の分割ブロック構造を含む第１の階段領域内の第１の階段構造と、チャネル構造の第２の側で第１の方向に沿って配置されている複数の分割ブロック構造を含む第２の階段領域内の第２の階段構造とを備えることができる。第１の垂直オフセットは、隣接する分割ブロック構造間の境界を画定する。各分割ブロック構造は、第１の方向とは異なる第２の方向に沿って配置されている複数の階段を備える。各階段は、第１の方向に沿って配置されている複数のステップを含む。

Description

本開示は、一般には、半導体技術の分野に関し、より詳細には、３次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さなサイズに縮小される。しかしながら、メモリセルの特徴サイズが下限値に近づくにつれ、プレーナプロセスおよび製作技術は困難になり、コストが増大する。そのようなものとして、プレーナ型メモリセルのメモリ密度は上限値に近づいている。
３Ｄメモリアーキテクチャは、プレーナ型メモリセルのこの密度限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへの、およびメモリアレイからの信号を制御するための周辺デバイスとを含む。典型的な３Ｄメモリアーキテクチャは、基板の上に配置されているゲート電極のスタックを含み、複数の半導体チャネルが基板を貫通し、ワード線と交差する。ワード線と半導体チャネルとの交点がメモリセルを形成する。
３Ｄメモリアーキテクチャは、各個別のメモリセルの制御を可能にするために電気的コンタクト方式（ｅｌｅｃｔｒｉｃａｌ ｃｏｎｔａｃｔ ｓｃｈｅｍｅ）を必要とする。１つの電気的コンタクト方式は、階段構造を形成して各個別のメモリセルのワード線に接続することである。階段構造は、典型的な３Ｄメモリデバイス中の半導体チャネルに沿って３２本を超えるワード線を接続するために使用されてきた。
半導体技術の進歩に伴い、３Ｄ ＮＡＮＤメモリデバイスなどの、３Ｄメモリデバイスにおいて、より多くの酸化物／窒化物（ＯＮ）層の縮小化が続けられている。その結果、そのような階段構造を形成するために使用される既存のマルチサイクルエッチおよびトリムプロセスは、スループットが低く、コストが高いという問題を抱えることになる。
３次元メモリデバイス用のコンタクト構造の実施形態およびそれを形成するための方法が、本開示において説明されている。
本開示の一態様は、３次元（３Ｄ）メモリデバイスを提供し、これは複数のチャネル構造を備えるチャネル構造領域と、チャネル構造の第１の側で第１の方向に沿って配置されている複数の分割ブロック構造を含む第１の階段領域内の第１の階段構造と、チャネル構造の第２の側で第１の方向に沿って配置されている複数の分割ブロック構造を含む第２の階段領域内の第２の階段構造とを備える。第１の垂直オフセットは、隣接する分割ブロック構造間の境界を画定する。各分割ブロック構造は、第１の方向とは異なる第２の方向に沿って配置されている複数の階段を備える。各階段は、第１の方向に沿って配置されている複数のステップを含む。
いくつかの実施形態において、３Ｄメモリデバイスは、チャネル構造領域内の第２の方向に沿って配置されているＸ２個のステップを含む上部セレクトゲート階段構造（ｔｏｐ ｓｅｌｅｃｔ ｇａｔｅ ｓｔａｉｒｃａｓｅ ｓｔｒｕｃｔｕｒｅ）をさらに備える。
いくつかの実施形態において、第１の階段領域内の複数の分割ブロック構造と、第２の階段領域内の複数の分割ブロック構造との間の第２の垂直オフセットは、１ステップ分の厚さのＸ２倍に等しい。
いくつかの実施形態において、隣接する階段の間の第３の垂直オフセットは、１ステップ分の厚さの２Ｘ２倍に等しい。
いくつかの実施形態において、各階段は、Ｘ２個のレベルで対称的に分布する（２Ｘ２－１）個のステップを含む。
いくつかの実施形態において、第１の階段構造および第２の階段構造は、複数の誘電体／導電体層対を含み、各ステップは、誘電体／導電体層対を含む。
いくつかの実施形態において、第１の方向および第２の方向は、互いに垂直であり、誘電体／導電体層対の界面表面に平行な平面内にある。
いくつかの実施形態において、第１の階段領域および第２の階段領域の各々の中の複数の分割ブロック構造の数はＸ１であり、各分割ブロック構造内の複数の階段の数はＸ３である。
いくつかの実施形態において、隣接する分割ブロック構造の間の第１の垂直オフセットは、１ステップ分の厚さの２Ｘ２Ｘ３倍に等しい。
いくつかの実施形態において、第１の階段構造および第２の階段構造における複数のステップの総数は、２Ｘ１（２Ｘ２－１）Ｘ３であり、複数のステップは、２Ｘ１Ｘ２Ｘ３個の異なるレベルで分布している。
いくつかの実施形態において、Ｘ１は２であり、Ｘ２は３である。
本開示の別の態様は、３次元（３Ｄ）メモリデバイスを形成するための方法を提供し、この方法は、複数の誘電体層対を備えた積層膜を基板上に形成することと、複数のチャネル構造を備える積層膜内にチャネル構造領域を形成することと、第１の階段領域内に第１の階段構造を、第２の階段領域内に第２の階段構造を形成することであって、第１の階段構造および第２の階段構造の各々は第１の方向に沿って配置されている複数の分割ブロック構造を含む、形成することとを含む。第１の垂直オフセットは、隣接する分割ブロック構造間の境界を画定し、各分割ブロック構造は、第１の方向とは異なる第２の方向に沿って配置されている複数の階段を備える。各階段は、第１の方向に沿って配置されている複数のステップを含む。
いくつかの実施形態において、方法は、チャネル構造領域内の第２の方向に沿って配置されているＸ２個のステップを含む上部セレクトゲート階段構造を形成することをさらに含む。
いくつかの実施形態において、第１の階段構造および第２の階段構造を形成することは、第１の階段領域および第２の階段領域内に複数の初期分割ステップ構造を形成することであって、各初期分割ステップ構造は第１の方向に沿って配置されているＸ２個のステップを含み、各ステップは、誘電体層対を含む、形成することを含む。
いくつかの実施形態において、複数の初期分割ステップ構造を形成することは、２Ｘ１個の第１の分割ブロックパターンを有する第１の階段分割パターンマスクを積層膜上に配設することと、第１の階段分割パターンマスクに基づくエッチトリムプロセスを使用して複数の初期分割ステップ構造を形成することとを含む。
いくつかの実施形態において、第１の階段構造および第２の階段構造を形成することは、初期分割ステップ構造の各々の中にＸ３個の階段を形成して第１の階段領域および第２の階段領域の各々の中にＸ１個の分割ブロック構造を形成することをさらに含む。
いくつかの実施形態において、階段を形成することは、エッチトリムプロセスを使用して、階段が第２の方向に沿って形成されるようにすることを含む。第１の方向および第２の方向は、互いに垂直であり、誘電体／導電体層対の界面表面に平行な平面内にある。
いくつかの実施形態において、エッチトリムプロセスの各サイクルにおけるエッチング深さは、１ステップ分の厚さの２Ｘ２倍である。
いくつかの実施形態において、第１の階段構造および第２の階段構造を形成することは、第２の階段分割パターンマスクを、少なくとも２つの分割ブロック構造を覆い少なくとも２つの分割ブロック構造を露出させるように配設することと、露出された少なくとも２つの分割ブロック構造を、１ステップ分の厚さの２Ｘ２Ｘ３倍に等しい深さだけエッチングすることとをさらに含む。
本開示の他の態様は、当業者であれば、本開示の説明、請求項、および図面に照らして理解できる。
本明細書に組み込まれ、本明細書の一部を成す、添付図面は、本開示の実施形態を例示し、説明と併せて、本開示の原理を説明し、当業者が本開示を作製し、使用することを可能にするのにさらに役立つ。
いくつかの実施形態による例示的な３次元（３Ｄ）メモリアレイ構造の一部を例示する斜視図である。 いくつかの実施形態による複数の分割を有する階段構造を備える３Ｄメモリデバイスを形成するための例示的な方法を示す流れ図である。 いくつかの実施形態による３Ｄメモリデバイスの例示的な構造を例示する断面図である。 いくつかの実施形態による図２に示されている方法のいくつかの製作段階において使用される例示的なマスクを示す上面図である。 いくつかの実施形態による図２に示されている方法のいくつかの段階における３Ｄメモリデバイスの構造を示す斜視図である。 いくつかの実施形態による図２に示されている方法のいくつかの製作段階において使用される例示的なマスクを示す上面図である。 いくつかの実施形態による図２に示されている方法のいくつかの段階における３Ｄメモリデバイスの構造を示す斜視図である。 いくつかの実施形態による図２に示されている方法のいくつかの製作段階において使用される例示的なマスクを示す上面図である。 いくつかの実施形態による図２に示されている方法のいくつかの段階における３Ｄメモリデバイスの構造を示す斜視図である。
本発明の特徴および利点は、以下で述べられている詳細な説明から、類似する参照文字が全体を通して対応する要素を識別している図面と併せて読んだときに、明らかになるであろう。図中、類似の参照番号は、一般的に、同一の、機能的に類似している、および／または構造的に類似している要素を示している。要素が最初に出現する図面は、対応する参照番号の一番左の桁によって示される。
本開示の実施形態は、添付図面を参照しつつ以下で説明される。
特定の構成および配列が説明されているけれども、これは、例示目的のためだけに説明されていることは理解されるであろう。当業者であれば、本開示の精神および範囲から逸脱することなく、他の構成および配置が使用され得ることを認識するであろう。本開示は、様々な他の用途でも採用され得ることは、当業者には明らかであろう。
「一実施形態」、「実施形態」、「例示的な実施形態」、「いくつかの実施形態」などの、明細書における参照は、説明されている実施形態が、特定の特徴、構造、または特性を備え得るが、すべての実施形態が、特定の特徴、構造、または特性を必ずしも含み得ないことを示すことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指さない。さらに、特定の特徴、構造、または特性が実施形態に関連して説明されているときに、明示的に説明されようとされまいと他の実施形態に関連してそのような特徴、構造、または特性に影響を及ぼすことは当業者の知識の範囲内にあるであろう。
一般に、用語は、少なくとも一部は文脈中での使い方から理解できる。たとえば、少なくとも一部は文脈に応じて、本明細書において使用されているような「１つまたは（もしくは）複数」という言い回しは、単数形の意味でいずれかの特徴、構造、もしくは特性を記述するために使用され得るか、または複数形の意味で特徴、構造、もしくは特性の組合せを記述するために使用され得る。同様に、ここでもまた、英文中の「ａ」、「ａｎ」、または「ｔｈｅ」などの冠詞は、少なくとも一部は文脈に応じて単数形の使用を伝えるか、または複数形の使用を伝えるものとして理解されてよい。それに加えて、「～に基づく」という言い回しは、排他的な一連の要素を伝えることを必ずしも意図されていないと理解できるが、代わりに、ここでもまた少なくとも一部は文脈に応じて、必ずしも明示的に記述されていない追加の要素の存在を許容し得る。
本開示の英語原文における「ｏｎ」、「ａｂｏｖｅ」、および「ｏｖｅｒ」の意味は、「ｏｎ」が何かの「上に直接」を意味するだけでなく、間に中間特徴または層を備える何かの「上に」という意味を含むように、最も広い意味で解釈されるべきであることは容易に理解されるべきである。さらに、英語原文中の「ａｂｏｖｅ」または「ｏｖｅｒ」は、何かより「上」または何かの「上」に被さる形で「上」を意味するだけでなく、間に中間特徴または層を備えずに何かより「上」または被さる形で「上」にある（すなわち、何かの上に直接ある）という意味を含むこともできる。
さらに、英語原文中の「ｂｅｎｅａｔｈ（下）」、「ｂｅｌｏｗ（より下）」、「ｌｏｗｅｒ（下側）」、「ａｂｏｖｅ（より上）」、「ｕｐｐｅｒ（上側）」、および同様の語などの空間的相対語は、図に例示されているように、一方の要素または特徴と他方の要素または特徴との関係を記述する際に記述を容易にするために本明細書で使用され得る。空間的相対語は、図に示されている配向に加えて使用またはプロセス段階におけるデバイスの異なる配向を包含することを意図されている。装置は、他の何らかの方法で配向され（９０度または他の向きに回転され）てよく、本明細書で使用される空間的相対的記述子も、同様に、しかるべく解釈されるものとしてよい。
本明細書で使用されているように、「基板」という語は、その後の材料層が加えられる材料を指す。基板は、頂面と底面とを備える。基板の頂面は、典型的には、半導体デバイスが形成される場所であり、したがって、半導体デバイスは、断りのない限り基板の頂部側に形成される。底面は、頂面とは反対側にあり、したがって、基板の底部側は、基板の頂部側とは反対側にある。基板それ自体にパターンを形成することができる。基板の上に加えられる材料は、パターン形成され得るか、またはパターを形成せずそのままにすることができる。さらに、基板は、ケイ素、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの、広範な半導体材料を含むことができる。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの、非導電材料から作ることができる。
本明細書で使用されているように、「層」という語は、厚さを有する領域を含む材料部分を指す。層は、頂部側と底部側とを有し、層の底部側は基板に相対的に近く、頂部側は基板から相対的に離れている。層は、下にあるもしくは上にある構造全体にわたって延在し得るか、または下にあるもしくは上にある構造の広がりより小さい広がりを有し得る。さらに、層が、連続構造の厚さより小さい厚さを有する均質または不均質連続構造の一領域であってよい。たとえば、層が、連続構造の頂面と底面との間、または頂面および底面のところの任意の一組の水平面の間に配置され得る。層は、水平、垂直、および／またはテーパー付き表面に沿って延在し得る。基板は層であってよく、１つもしくは複数の層を中に含んでいてもよく、および／またはその上に、それより上に、および／またはそれより下に１つもしくは複数の層を有することができる。層は、複数の層を含むこともできる。たとえば、相互接続層は、１つまたは複数の導電体層およびコンタクト層（接点、相互接続線、および／または垂直相互接続アクセス（ＶＩＡ）が形成される）と１つまたは複数の誘電体層を含むことができる。
本明細書で使用されているように、「公称的／公称的に」という言い回しは、所望の値より上および／または所望の値より下の値の範囲とともに、製品またはプロセスの設計段階において設定される、コンポーネントまたはプロセス段階に対する特性もしくはパラメータの所望の値またはターゲット値を指す。値の範囲は、製造プロセスまたは製造公差のわずかな変動によるものとしてよい。本明細書において使用されているように、「約」という語は、主題の半導体デバイスに関連付けられている特定の技術ノードに基づき変化し得る所与の量の値を示す。特定の技術ノードに基づき、「約」という語は、たとえば、値の１０～３０％以内（たとえば、値の±１０％、±２０％、または±３０％）で変化する所与の量の値を示すことができる。
本開示において、用語「水平の／水平に／横の／外側の／横方向に」は、基板の外側表面に公称的に平行であることを意味する。本開示において、用語「各（々）」は、必ず「すべてのうちの各々」を意味するだけではなく、「サブセットの各々」も意味することができる。
本明細書で使用されているように、「３Ｄメモリ」という用語は、メモリストリングが基板に関して垂直方向に延在するように横配向基板上にメモリセルトランジスタの垂直配向ストリング（本明細書ではＮＡＮＤストリングなど「メモリストリング」と称される）を有する３次元（３Ｄ）半導体デバイスを指す。本明細書で使用されているように、「垂直の／垂直に」という言い回しは、基板の外側表面に対して公称的に垂直であることを意味する。
本開示において、説明を容易にするために、「ティア」は、垂直方向に沿って実質的に同じ高さの要素を指すために使用される。たとえば、ワード線およびその下のゲート誘電体層は、「ティア」と称されてよく、ワード線およびその下の絶縁層は、まとめて「ティア」と称されてよく、実質的に同じ高さのワード線は、「ワード線のティア」と称されるか、または類似のものであってよく、以下同様であるものとしてよい。
いくつかの実施形態において、３Ｄメモリデバイスのメモリストリングは、複数の導電体／誘電体層の対を垂直に貫通する半導体ピラー（たとえば、シリコンチャネル）を含む。複数の導電体／誘電体層の対は、本明細書では「交互導電体／誘電体スタック」とも称される。導電体層と半導体ピラーとの交点は、メモリセルを形成することができる。交互導電体および誘電体スタックの導電体層は、配線工程でワード線に接続することができ、ワード線は１つまたは複数の制御ゲートに電気的に接続され得る。例示を目的として、ワード線および制御ゲートは、本開示の説明において相互に入れ換えられるように使用される。半導体ピラーの頂部（たとえば、トランジスタのドレイン領域）は、ビットライン（１つまたは複数の半導体ピラーを電気的に接続する）に接続することができる。ワード線およびビット線は、典型的には、互いに垂直に（たとえば、それぞれ行および列で）配置され、メモリ「ブロック」または「アレイブロック」とも呼ばれる、メモリの「アレイ」を形成する。
メモリ「ダイ」は、１つまたは複数のメモリ「プレーン」を有していてもよく、各メモリプレーンは、複数のメモリブロックを有し得る。アレイブロックは、複数のメモリ「ページ」に分割されてもよく、各メモリページは、複数のメモリストリングを有し得る。フラッシュＮＡＮＤメモリデバイスでは、メモリブロック毎に消去動作が実行され、メモリページ毎に読み出し／書き込み動作が実行され得る。アレイブロックは、メモリデバイス内のコア領域であり、記憶機能を遂行する。より高い記憶密度を達成するためには、垂直３Ｄメモリスタックの数が大幅に増え、したがって製造における複雑度とコストが増大する。
メモリダイは、コアへのサポート機能を提供する、周辺部と呼ばれる別の領域を有する。周辺領域は、多くのデジタル、アナログ、および／または混合信号回路、たとえば、ローおよびカラムデコーダ、ドライバ、ページバッファ、センスアンプ、タイミングおよび制御、ならびに同様の回路を備える。周辺回路は、当業者にとっては明らかなように、トランジスタ、ダイオード、コンデンサ、抵抗器などの、能動および／または受動半導体デバイスを使用する。
３Ｄメモリデバイスアーキテクチャでは、データを格納するためのメモリセルが垂直方向に積層されて、積層ストレージ構造を形成する。３Ｄメモリデバイスは、ワード線ファンアウトなどの目的のために積層ストレージ構造の１つまたは複数の側面に形成された階段構造を備えることができ、積層ストレージ構造は、複数の半導体チャネルを備え、半導体チャネルは、垂直または水平であってよい。より高い記憶容量に対する需要が増え続けるとともに、積層ストレージ構造の垂直レベルの数も増える。したがって、レベル数の多い階段構造をエッチングするためには、フォトレジスト（ＰＲ）層などの、より厚いマスク層が必要である。しかしながら、マスク層の厚さの増大は、階段構造のエッチング制御をより困難にし得る。
本開示において、階段構造は、各水平表面が、水平表面の第１のエッジから上方に延在する第１の垂直表面に隣接し、水平表面の第２のエッジから下方に延在する第２の垂直表面に隣接するように少なくとも２つの水平表面（たとえば、ｘ－ｙ平面に沿って）と、少なくとも２つの（たとえば、第１および第２の）垂直表面（たとえば、ｚ軸に沿った）とを含む一組の表面を指す。水平表面の各々は、階段構造の「ステップ」または「階段」と称される。本開示において、水平方向は、基板（たとえば、上に構造を形成するための製作プラットフォームを提供する基板）の頂面に平行な方向（たとえば、ｘ軸またはｙ軸）を指し、垂直方向は、構造の頂面に垂直な方向（たとえば、ｚ軸）を指すものとしてよい。
階段構造は、誘電体スタック層の上に形成されているマスク層を使用することによって誘電体スタック層を繰り返しエッチングすることによって、誘電体スタック層から形成され得る。いくつかの実施形態において、マスク層は、フォトレジスト（ＰＲ）層を含むことができる。本開示では、誘電体スタック層は、交互配置されている複数の誘電体層対を含み、各誘電体層対の厚さは１レベルである。言い換えると、誘電体層対の各々の厚さは、垂直方向に１レベルの高さである。本開示では、「ステップ」という用語は、階段構造の１つのレベルを指し、「階段」という用語は、階段構造の２つまたはそれ以上のレベルを指す。ステップ（または階段）は、誘電体層対の表面の一部を露出する。いくつかの実施形態において、各誘電体層対は、第１の材料層と第２の材料層とを備える。いくつかの実施形態において、第１の材料層は、絶縁材料層を含む。いくつかの実施形態において、第２の材料は、導電材料層によって置き換えられるべき犠牲材料層を含む。いくつかの実施形態において、各誘電体層対は、１つの組が１つのステップを形成できるように基板の上に公称的に同じ高さを有することができる。
階段構造の形成時に、マスク層は、トリミングされ（たとえば、誘電体スタック層の境界から増分的に内側へエッチングされる）、誘電体スタックの露出部分をエッチングするためのエッチマスクとして使用される。トリミングされるマスク層の量は、階段の寸法に直接関連し（たとえば、決定要因となり）得る。マスク層のトリミングは、好適なエッチ、たとえば、等方性ドライエッチングまたはウェットエッチングを使用して取得され得る。１つまたは複数のマスク層が連続的に形成されトリミングされて、階段構造を形成することができる。各誘電体層対は、マスク層のトリミング後に、適切なエッチャントを使用してエッチングされ、第１の材料層および第２の材料層の両方の一部を除去することができる。
いくつかの実施形態において、形成された階段構造は、各々複数の階段を含む複数の分割ブロック構造を含むことができ、各階段は複数のステップを含むことができる。複数の分割ブロック構造、複数の階段、および複数のステップは、異なる方向に沿って配置され得る。そのようなものとして、階段構造の３Ｄ空間は、多数のステップを形成するために効率的に使用され得る。開示されている階段構造の製作プロセスは、使用されるべきマスクの厚さ、使用されるべきマスクの数、およびトリミングプロセスの数を削減することができ、それによって１時間当たりのエッチングウェハ数（ＷＰＨ）を増加させることができる。
階段構造の形成後、マスク層は取り除かれ得る。いくつかの実施形態において、第２の材料層は導電材料層であり、したがって、３Ｄメモリ構造のゲート電極（またはワード線）であり得る。いくつかの実施形態において、階段構造の第２の材料層は犠牲材料層であり、次いで、金属／導体層（たとえば、タングステン）で置き換えられ、３Ｄメモリ構造のゲート電極（またはワード線）を形成することができる。そのようなものとして、複数の誘電体層対は、誘電体／導電体層対になることができる。
階段構造は、相互接続形成プロセスの後に半導体チャネルを制御するためにワード線ファンアウトとしての相互接続方式を提供することができる。階段構造の誘電体／導電体層対の各々は、半導体チャネルの一部を横断する。階段構造内の導電材料層の各々は、半導体チャネルの一部を制御することができる。相互接続形成プロセスの一例は、酸化ケイ素、スピンオン誘電体、またはホウ素リン珪酸ガラス（ＢＰＳＧ）などの第２の絶縁材料を、階段構造上に配設するか、または他の何らかの形で堆積することと、第２の絶縁材料を平坦化することとを含む。階段構造内の導電材料層の各々は、平坦化された第２の絶縁材料中に複数のコンタクトホールを開けるために露出され、コンタクトホールには、窒化チタンおよびタングステンなどの１つまたは複数の導電材料を充填され、複数のＶＩＡ（垂直相互接続アクセス）構造を形成する。
メモリデバイスの他の部分は、説明をわかりやすくするために取り上げない。本開示では、「メモリデバイス」は一般的な用語であり、メモリチップ（パッケージ）、メモリダイ、またはメモリダイの任意の部分であってよい。
三次元ＮＡＮＤデバイスを例として挙げるけれども、様々なアプリケーションおよび設計において、開示されている構造は、たとえば、金属接続または配線を改善するために、類似の、または異なる半導体デバイスにも適用することができる。開示されている構造体の特定のアプリケーションは、本開示の実施形態によって制限されるべきではない。
図１は、いくつかの実施形態による例示的な３次元（３Ｄ）メモリアレイ構造１００の一部を例示する斜視図である。メモリアレイ構造１００は、基板１３０と、基板１３０の上を覆う絶縁膜１３１と、絶縁膜１３１の上を覆う下側セレクトゲート（ＬＳＧ）１３２のティアと、ＬＳＧ１３２の上に積層し交互導電体および誘電体層の積層膜１３５を形成する、「ワード線（ＷＬ）」とも称される、制御ゲート１３３の複数のティアとを備える。制御ゲート１３３のティアに隣接する誘電体層は、わかりやすくするために図１に示されていない。
各ティアの制御ゲート１３３は、積層膜１３５を貫通するスリット構造２１６－１および２１６－２によって分離される。メモリアレイ構造１００は、制御ゲート１３３のスタックの上を覆う上部セレクトゲート（ＴＳＧ）１３４のティアも含む。ＴＳＧ１３４、制御ゲート１３３、およびＬＳＧ１３２のスタックは、「ゲート電極」とも称される。メモリアレイ構造１００は、隣接するＬＳＧ１３２の間の基板１３０の一部分の中のドープされたソース線領域１４４をさらに備える。メモリアレイ構造１００は、チャネル構造領域１１０と、チャネル構造領域１１０の両側にある２つの階段領域１２１、１２３とを備えることができる。チャネル構造領域１１０は、各々複数のスタック型メモリセル１４０を含むメモリストリング２１２のアレイを含むことができる。
各メモリストリング２１２は、絶縁膜１３１と交互導電体および誘電体層の積層膜１３５とを垂直方向に貫通するチャネルホール１３６を備える。メモリストリング２１２は、また、チャネルホール１３６の側壁上のメモリ膜１３７と、メモリ膜１３７の上を覆うチャネル層１３８と、チャネル層１３８に囲まれているコア充填膜（ｃｏｒｅ ｆｉｌｌｉｎｇ ｆｉｌｍ）１３９とを含む。制御ゲート１３３とメモリストリング２１２との交点に、メモリセル１４０が形成され得る。メモリアレイ構造１００は、ＴＳＧ１３４の上を覆うメモリストリング２１２に接続されている複数のビット線（ＢＬ）１４１をさらに備える。
メモリアレイ構造１００は、複数のコンタクト構造２１４を通してゲート電極に接続されている複数の金属相互接続線１４３も備える。２つの階段領域１２１および１２３において、積層膜１３５のエッジは、ゲート電極の各ティアへの電気的接続を可能にするように階段構造内に構成される。いくつかの実施形態において、階段構造は、垂直方向（たとえば、ｚ軸、またはｚ方向に沿って）に互いから間隔をあけている一組の水平表面（たとえば、ｘ－ｙ平面に沿って）を備えることができる。例示することを目的として、図１は、これらのステップがｚ方向に沿って水平表面の高さを徐々に減じるようにｘ方向に沿って構成されていることのみを示している。階段領域１２１および１２３内の複数のステップは、ｚ方向に沿って水平表面の高さを増加および／または減少させるようにｘ方向およびｙ方向の両方で構成され得ることに留意されたい。階段領域１２１および１２３内の複数のステップの例示的な構成は、次に説明する図に関連して以下でさらに詳しく説明される。
また、図１では、例示することを目的として、制御ゲート１３３－１、１３３－２、および１３３－３の３つのティアが、ＴＳＧ１３４の１つのティアおよびＬＳＧ１３２の１つのティアとともに示されていることに留意されたい。この例では、各メモリストリング２１２は、制御ゲート１３３－１、１３３－２、および１３３－３にそれぞれ対応する、３つのメモリセル１４０－１、１４０－２、および１４０－３を含むことができる。いくつかの実施形態において、制御ゲートの数およびメモリセルの数は、記憶容量を増大させるために３つより大きくすることができる。メモリアレイ構造１００は、他の構造、たとえば、スルーアレイコンタクト、ＴＳＧカット、コモンソースコンタクト、およびダミーチャネル構造も含むことができる。これらの構造は、簡単のため、図３には示されていない。
ＮＡＮＤフラッシュメモリの記憶容量の増加の要求に伴い、３Ｄメモリセル１４０またはワード線１３３の垂直方向のティアの数もそれに応じて増加し、プロセスがますます複雑になり、製造コストが上昇する。メモリアレイ構造１００のメモリセル１４０またはワード線１３３のティアを増やすと、階段構造内に一方向に複数のステップを形成することがより困難になり、また階段構造上にコンタクト構造２１４を形成することもより困難になる。
たとえば、多数の垂直に積層されたワード線（ゲート電極）上にコンタクト構造２１４を形成するには、コンタクトホールを形成するために高アスペクト比のエッチングが必要となる。長時間にわたる高アスペクト比エッチングにおいて、階段構造の下側レベルにあるコンタクトホールの限界寸法（ＣＤ）は、階段構造の頂部レベルにあるコンタクトホールのＣＤよりもかなり大きくなり得る。それに加えて、階段構造の下側レベルのコンタクトホールの外形は、大きな湾曲を有し得る。コンタクト構造間の大きなＣＤバイアスおよび湾曲した外形は、金属負荷の差によるメモリ性能のバラツキを引き起こすだけでなく、隣接コンタクト構造間の電気的短絡による歩留まり低下も引き起こし得る。
別の例として、いくつかの既存のメモリアレイ構造では、２つの階段領域１２１および１２３のうちの一方は、通常、メモリセルゲート接続に使用されない、ダミー階段領域として使用される。すなわち、複数のコンタクトホールは、２つの階段領域１２１および１２３のうちの一方にのみ形成される。したがって、階段構造のユニット化効率（ｕｎｉｔｉｚａｔｉｏｎ ｅｆｆｉｃｉｅｎｃｙ）は５０％にすぎない。さらに、２つの階段領域１２１および１２３のうち１つだけを使用することで、階段構造のｙ方向の分割構造が半分になり、その結果必要なマスクが多くなる。
したがって、本開示では、上記の難題を解決するために、３Ｄメモリデバイスに対して複数の分割を有する階段構造およびその製作方法が開示されている。図２を参照すると、いくつかの実施形態による複数の分割を有する階段構造を備える３Ｄメモリデバイスを形成するための例示的な方法２００の流れ図が例示されている。方法２００に示されているプロセス動作は網羅されておらず、例示されているプロセス動作のいずれかの前、後、または間に他のプロセス動作が同様に実行され得る。いくつかの実施形態において、例示的な方法２００のいくつかのプロセス動作は、簡単のため、省かれているか、またはここでは説明されていない他のプロセス動作を含むことができる。いくつかの実施形態において、方法２００のプロセス動作は、異なる順序で実行され、および／または変化し得る。図３～図９は、本開示のいくつかの実施形態による、図２に示されている方法２００の特定の製作ステージにおける例示的な３Ｄメモリデバイスの様々な構造の概略図を例示している。
図２に示されているように、方法２００はＳ２１０から始まり、そこでは、複数の交互誘電体層対を含む積層膜を基板上に配設され得る。図３は、いくつかの実施形態による、３Ｄメモリデバイスの例示的な構造３００の断面図を例示しており、構造３００は、基板１３０および積層膜１５０を備える。図２の断面図は、図１のＷＬ方向（またはｘ方向）に沿ったものである。
基板１３０は、後続の構造を形成するためのプラットフォームを提供することができる。いくつかの実施形態において、基板１３０は、単結晶単層シリコン基板、多結晶シリコン（ポリシリコン）単層基板、ポリシリコンおよび金属多層基板などの、任意の好適な構造を有する任意の好適な半導体基板であってよい。基板１３０は、任意の他の好適な材料、たとえば、シリコンゲルマニウム、炭化ケイ素、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、ガラス、窒化ガリウム、ガリウムヒ素、ＩＩＩ－Ｖ化合物、および／またはこれらの任意の組合せを含むことができる。
基板１３０の前面１３０ｆは、本明細書では、基板の「主表面」または「頂面」とも称される。基板の前面１３０ｆに材料の層が配設され得る。「最上」または「上」層は、基板の前面１３０ｆから最も遠いまたはより遠い層である。「最下」または「下」層は、基板の前面１３０ｆに最も近いまたはより近い層である。いくつかの実施形態において、基板１３０は、前面１３０ｆ上に絶縁膜をさらに含むことができる。
積層膜１５０は、基板１３０の前面１３０ｆと平行である横方向に延在する。積層膜１５０は、互いに交互に積層された、誘電体層１５２（「第１の誘電体層」とも称される）と犠牲層１５４（「第２の誘電体層」とも称される）を含み、誘電体層１５２は、積層膜１５０の最下層および最上層となるように構成され得る。この構成では、各犠牲層１５４は、２つの誘電体層１５２の間に挟装され、各誘電体層１５２は、２つの犠牲層１５４（最下層および最上層を除く）の間に挟装され得る。
誘電体層１５２および下にある犠牲層１５４は、交互誘電体層対１５６とも称される。積層膜１５０の形成は、各々同じ厚さを有するか、または異なる厚さを有するように誘電体層１５２を配設することを含み得る。誘電体層１５２の例示的な厚さは、１０ｎｍから５００ｎｍの範囲内であってよい。同様に、犠牲層１５４は、各々同じ厚さを有するか、または異なる厚さを有することができる。犠牲層１５４の例示的な厚さは、１０ｎｍから５００ｎｍの範囲内であってよい。図３の積層膜１５０では全部で２１個の層のみが例示されているけれども、これは例示することのみを目的としており、任意の数の層が積層膜１５０に含まれてもよいことは理解されるべきである。いくつかの実施形態において、積層膜１５０は、誘電体層１５２および犠牲層１５４に加えた層を含むことができ、異なる材料を使用し、異なる厚さで作製され得る。
いくつかの実施形態において、誘電体層１５２は、任意の好適な絶縁材料、たとえば、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、ＴＥＯＳ、またはＦ－、Ｃ－、Ｎ－、および／またはＨ－が取り込まれた酸化ケイ素を含む。誘電体層１５２は、高ｋ誘電体材料、たとえば、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタル、または酸化ランタン膜も含むことができる。基板１３０上の誘電体層１５２の形成は、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、プラズマ助長ＣＶＤ（ＰＥＣＶＤ）、急速熱化学気相堆積（ＲＴＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、スパッタリング、有機金属化学気相堆積（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、熱酸化、窒化物形成、任意の他の好適な堆積法、および／またはこれらの組合せなどの、任意の好適な堆積方法を含むことができる。
いくつかの実施形態において、犠牲層１５４は、誘電体層１５２とは異なる任意の好適な材料を含み、選択的に取り除かれ得る。たとえば、犠牲層１５４は、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、ＴＥＯＳ、多結晶シリコン、多結晶ゲルマニウム、多結晶ゲルマニウム－シリコン、およびこれらの任意の組合せを含むことができる。いくつかの実施形態において、犠牲層１５４は、アモルファスシリコンまたはアモルファスゲルマニウムなどのアモルファス半導体材料も含む。犠牲層１５４は、ＣＶＤ、ＰＶＤ、ＡＬＤ、熱酸化もしくは窒化、またはそれらの任意の組合せなどの、誘電体層１５２に類似する技術を使用して配設され得る。
いくつかの実施形態において、犠牲層１５４は、導電体層で置き換えられてよく、導電体層は、任意の好適な導電材料、たとえば、多結晶シリコン、多結晶ゲルマニウム、多結晶ゲルマニウム－シリコン、またはそれらの任意の組合せを含むことができる。いくつかの実施形態において、導電体層は、アモルファスシリコン、アモルファスゲルマニウム、またはその任意の組合せなどのアモルファス半導体材料も含むことができる。いくつかの実施形態において、導電体層の多結晶またはアモルファス材料は、材料の導電性を高めるために、ホウ素、リン、またはヒ素などの任意の好適なタイプのドーパントを組み込むことができる。導電体層の形成は、ＣＶＤ、ＲＴＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＭＯＣＶＤ、ＨＤＰ－ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組合せなどの任意の好適な堆積方法を含むことができる。いくつかの実施形態において、多結晶半導体材料は、アモルファス状態で堆積され、その後の熱処理を通じて多結晶に転換され得る。いくつかの実施形態において、導電層のドーパントは、たとえばジボラン（Ｂ２Ｈ６）またはホスフィン（ＰＨ３）などの化学ガスを同時に流すことによって、多結晶またはアモルファス半導体材料を堆積される際にインシチュ（ｉｎ－ｓｉｔｕ）ドーピングを通じて組み込むことができる。導電体層の導電性を高めるために、プラズマドーピングなどの３Ｄ構造のための他のドーピング技術も使用できる。いくつかの実施形態において、ドーパント混入後、導電体層内のドーパントを活性化するために高温アニールプロセスが実行され得る。いくつかの実施形態において、誘電体層１５２は酸化ケイ素であってよく、導電体層は多結晶シリコンであってよい。本開示では、犠牲層１５４が例として示されている。しかしながら、当業者であれば、以下で説明されている構造および方法に対して、犠牲層１５４を導電体層で置き換えることができる。
いくつかの実施形態において、図３に示されているようにｘ方向に沿って、３Ｄメモリデバイスの構造３００は、チャネル構造領域１１０と、チャネル構造領域１１０の両側の２つの階段領域１２１、１２３とを備えることができる。チャネル構造領域１１０は、図１に関連して上で説明されているように、各々複数のスタック型メモリセルを含むメモリストリングのアレイを形成するために使用できる。２つの階段領域１２１および１２３は、以下で詳しく説明される後続のプロセスで階段構造を形成するために使用することができる。例示することを目的として、チャネル構造領域１１０の幅は、図３の２つの階段領域１２１および１２３の幅よりも小さいことに留意されたい。しかしながら、図３に示されているような異なるコンポーネント間の寸法関係は、本開示の範囲を制限しない。
再び図２を参照すると、方法２００は、動作Ｓ２２０に進むことができ、上部セレクトゲート階段は第１の階段領域に隣接して形成されるものとしてよく、その結果、第１の階段領域と第２の階段領域との間にｚ方向の垂直オフセットが生じる。図４は、いくつかの実施形態による動作Ｓ２２０およびＳ２３０で使用される例示的なマスクの上面図を例示し、図５は、いくつかの実施形態による動作Ｓ２２０およびＳ２３０の後の３Ｄメモリデバイスの構造５００の斜視図を例示している。
図５に示されているように、いくつかの実施形態において、動作Ｓ２２０は、チャネル構造領域１１０に頂部ステップ５１０を形成することを含むことができる。図４に示されているように、第１の階段マスク４１０は、チャネル構造領域１１０を覆い、第１および第２の階段領域１２３および１２１を露出させるために使用され得る。いくつかの実施形態において、第１の階段マスク４１０は、フォトレジストまたはカーボンベースのポリマー材料を含むことができ、リソグラフィなどのパターン形成プロセスを使用して形成することができる。いくつかの実施形態において、第１の階段マスク４１０は、酸化ケイ素、窒化ケイ素、ＴＥＯＳ、シリコン含有反射防止膜（ＳｉＡＲＣ）、アモルファスシリコン、または多結晶シリコンなどのハードマスクも含むことができる。ハードマスクは、Ｏ２またはＣＦ４の化学的性質を利用する反応性イオンエッチング（ＲＩＥ）などのエッチングプロセスを使用してパターン形成され得る。さらに、第１の階段マスク４１０は、フォトレジストとハードマスクとの任意の組合せを含むことができる。
エッチングプロセスは、露出された第１および第２の階段領域１２３および１２１の両方において少なくとも１つの交互誘電体層対１５６を頂部から除去するために実行され得る。エッチング深さは、頂部ステップ５１０の厚さによって決定される。いくつかの実施形態において、頂部ステップ５１０の厚さは、１つの交互誘電体層対１５６の厚さとすることができる。この例では、誘電体層１５０のエッチングプロセスは、犠牲層１５４の上で高い選択性を有することができ、および／またはその逆もある。したがって、下にある交互誘電体層対１５６は、エッチストップ層として機能することができる。そして、その結果、図５に示されているように、頂部ステップ５１０がチャネル構造領域１１０内に形成され得る。
いくつかの実施形態において、頂部ステップ５１０は、反応性イオンエッチング（ＲＩＥ）または他の乾式エッチングプロセスなどの異方性エッチングを使用してエッチングされ得る。いくつかの実施形態において、誘電体層１５２は酸化ケイ素である。この例では、酸化ケイ素のエッチングは、炭素－フッ素（ＣＦ４）、ヘキサフルオロエタン（Ｃ２Ｆ６）、ＣＨＦ３、またはＣ３Ｆ６などのフッ素系ガスおよび／または他の任意の好適なガスを使用するＲＩＥを含み得る。いくつかの実施形態において、酸化ケイ素層は、フッ化水素酸またはフッ化水素酸とエチレングリコールとの混合物などの、湿式化学によって除去され得る。いくつかの実施形態において、時限式エッチングアプローチが使用され得る。いくつかの実施形態において、犠牲層１５４は窒化ケイ素である。この例では、窒化ケイ素のエッチングは、Ｏ２、Ｎ２、ＣＦ４、ＮＦ３、Ｃｌ２、ＨＢｒ、ＢＣｌ３、および／またはこれらの組合せを使用するＲＩＥを含むことができる。単層を除去する方法およびエッチャントは、本開示の実施形態によって制限されるべきではない。いくつかの実施形態において、エッチングプロセスの後に、第１の階段マスク４１０は、Ｏ２またはＣＦ４プラズマによる乾式エッチング、または、たとえば溶剤系化学物質などのレジスト／ポリマー剥離剤による湿式エッチングなどの技術を使用することによって除去され得る。
図５に示されているように、いくつかの実施形態において、動作Ｓ２２０は、第１の階段領域１２３に隣接するチャネル構造領域１１０の一方のエッジに上部セレクトゲート（ＴＳＧ）階段構造５２０を形成することをさらに含むことができる。いくつかの実施形態において、ＴＳＧ階段構造５２０は、ｘ方向に沿って構成されている３つのステップ５２０－１、５２０－２、および５２０－３を含むことができる。
図４に示されているように、第２の階段マスク４２０は、チャネル構造領域１１０、および第２の階段領域１２１を最初に覆い、第１の階段領域１２３を露出させるために使用され得る。いくつかの実施形態において、第２の階段マスク４２０は、フォトレジストまたはカーボンベースのポリマー材料を含むことができ、リソグラフィなどのパターン形成プロセスを使用して形成することができる。いくつかの実施形態において、第２の階段マスク４２０は、酸化ケイ素、窒化ケイ素、ＴＥＯＳ、シリコン含有反射防止膜（ＳｉＡＲＣ）、アモルファスシリコン、または多結晶シリコンなどのハードマスクも含むことができる。ハードマスクは、Ｏ２またはＣＦ４の化学的性質を利用する反応性イオンエッチング（ＲＩＥ）などのエッチングプロセスを使用してパターン形成され得る。さらに、第２の階段マスク４２０は、フォトレジストとハードマスクとの任意の組合せを含むことができる。
ＴＳＧ階段構造５２０は、第２の階段マスク４２０を使用して、露出されている第１の階段領域１２３の積層膜１５０に対して反復エッチトリムプロセス（たとえば、３回のエッチトリムプロセス）を適用することによって形成され得る。エッチトリムプロセスは、エッチングプロセスとトリミングプロセスとを含む。エッチングプロセスにおいて、露出された第１の階段領域１２３内の頂部から少なくとも１つの交互誘電体層対１５６が取り除かれ得る。エッチング深さは、ＴＳＧ階段構造５２０の各ステップの厚さによって決定される。いくつかの実施形態において、ＴＳＧ階段構造５２０の各ステップの厚さは、１つの交互誘電体層対１５６の厚さとすることができる。この例では、誘電体層１５２のエッチングプロセスは、犠牲層１５４の上で高い選択性を有することができ、および／またはその逆もある。したがって、下にある交互誘電体層対１５６は、エッチストップ層として機能することができる。そして、その結果、ＴＳＧ階段構造５２０の１つのステップ（たとえば、５２０－１、５２０－２、または５２０－３）は、各エッチトリムサイクルにおいて形成され得る。
いくつかの実施形態において、ＴＳＧ階段構造５２０の各ステップ（たとえば、５２０－１、５２０－２、または５２０－３）は、反応性イオンエッチング（ＲＩＥ）または他の乾式エッチングプロセスなどの異方性エッチングを使用してエッチングされ得る。いくつかの実施形態において、誘電体層１５２は酸化ケイ素である。この例では、酸化ケイ素のエッチングは、炭素－フッ素（ＣＦ４）、ヘキサフルオロエタン（Ｃ２Ｆ６）、ＣＨＦ３、またはＣ３Ｆ６などのフッ素系ガスおよび／または他の任意の好適なガスを使用するＲＩＥを含み得る。いくつかの実施形態において、酸化ケイ素層は、フッ化水素酸またはフッ化水素酸とエチレングリコールとの混合物などの、湿式化学によって除去され得る。いくつかの実施形態において、時限式エッチングアプローチが使用され得る。いくつかの実施形態において、犠牲層１５４は窒化ケイ素である。この例では、窒化ケイ素のエッチングは、Ｏ２、Ｎ２、ＣＦ４、ＮＦ３、Ｃｌ２、ＨＢｒ、ＢＣｌ３、および／またはこれらの組合せを使用するＲＩＥを含むことができる。単層を除去する方法およびエッチャントは、本開示の実施形態によって制限されるべきではない。
トリミングプロセスは、第２の階段マスク４２０が、基板１３０の前面１３０ｆに平行な、ｘ－ｙ平面内の方向で、横方向に引き戻され得るように第２の階段マスク４２０に対して好適なエッチングプロセス（たとえば、等方性乾式エッチングまたは湿式エッチング）を施すことを含む。図４のトップダウン図から、第２の階段マスク４２０は、たとえば、リソグラフィからのフォトレジストによって画定される初期パターンから増分的に内側の方へエッチングされ得る。この例では、第２の階段マスク４２０の初期エッジ４２０－１は、第２のエッジ４２０－２の方へ増分的にトリミングされ、次いで、第３のエッジ４２０－３の方へ増分的にトリミングされ得る。エッチトリミングプロセスにおけるｘ方向の横方向引き戻し寸法は、ｘ方向におけるＴＳＧ階段構造５２０の各ステップの横方向寸法を決定する。いくつかの実施形態において、ＴＳＧ階段構造５２０の各ステップは、ｘ方向に異なるまたは同じ横方向寸法を有することができる。
いくつかの実施形態において、第２の階段マスク４２０のトリミングは、ｘ－ｙ平面内のすべての方向において等方的であり得る。いくつかの実施形態において、ｘ方向におけるＴＳＧ階段構造５２０の各ステップの横方向寸法は、１０ｎｍから１００ｎｍの間であってよい。いくつかの実施形態において、トリミングプロセスは、Ｏ２、Ａｒ、Ｎ２などを使用するＲＩＥなどの乾式エッチングを含むことができる。第２の階段マスク４２０をトリミングした後、頂部ステップ５１０の最上表面の一部分が露出され、頂部ステップ５１０の他の部分は第２の階段マスク４２０によって覆われたままである。エッチトリムプロセスの次のサイクルは、エッチングプロセスから再開する。
エッチトリムプロセスを３回繰り返すことによって、ＴＳＧ階段構造５２０の３つのステップ５２０－１、５２０－２、および５２０－３が、頂部ステップ５１０と第１の階段領域１２３との間で上から下へと形成され得る。エッチトリムプロセスにおいて、第２の階段マスク４２０の一部が消費され得、第２の階段マスク４２０の厚さが縮小され得る。ＴＳＧ階段構造５２０の形成後に、第２の階段マスク４２０は、Ｏ２またはＣＦ４プラズマによる乾式エッチング、または、たとえば溶剤系化学物質などのレジスト／ポリマー剥離剤による湿式エッチングなどの技術を使用することによって除去され得る。
再び図２を参照すると、方法２００は、動作Ｓ２３０に進むことができ、ここで、第１の分割ステップ構造が第１の階段領域内に形成され、第２の分割ステップ構造が第２の階段領域内に形成され得る。いくつかの実施形態において、図５に示されているように、第１の階段領域１２３内の第１の分割ステップ構造５３３は、ＴＳＧ階段構造５２０により、第２の階段領域１２１内の第２の分割ステップ構造５３１よりも３ステップ分低くされ得る。
いくつかの実施形態において、第１の階段分割パターンマスク４３０は、第１の分割ステップ構造５３３および第２の分割ステップ構造５３１を形成するために使用され得る。図４に示されているように、第１の階段分割パターン（ＳＤＰ）マスク４３０は、チャネル構造領域１１０と、チャネル構造領域１１０に隣接する２つの階段領域１２１および１２３の一部とを覆い、２つの階段領域１２１および１２３の他の部分を露出させるために使用できる。第１の階段分割パターンマスク４３０は、両方の階段領域１２１および１２３内にｘ方向で貫入し、ｙ方向に沿って配置されている複数の第１の分割ブロックパターン４６２を含み得る。図４において、２つの第１の分割ブロックパターン４６２が、一例として各側部に示されている。いくつかの他の実施形態において、第１の階段分割パターンマスク４３０は、各側部内にＸ１個の第１の分割ブロックパターン４６２を含むことができ、Ｘ１は、２以上の整数（たとえば、２、３、４など）である。
いくつかの実施形態において、第１の階段分割パターンマスク４３０は、フォトレジストまたはカーボンベースのポリマー材料を含むことができ、リソグラフィなどのパターン形成プロセスを使用して形成することができる。いくつかの実施形態において、第１の階段分割パターンマスク４３０は、酸化ケイ素、窒化ケイ素、ＴＥＯＳ、シリコン含有反射防止膜（ＳｉＡＲＣ）、アモルファスシリコン、または多結晶シリコンなどのハードマスクも含むことができる。ハードマスクは、Ｏ２またはＣＦ４の化学的性質を利用する反応性イオンエッチング（ＲＩＥ）などのエッチングプロセスを使用してパターン形成され得る。さらに、第１の階段分割パターンマスク４３０は、フォトレジストとハードマスクとの任意の組合せを含むことができる。
第１の分割ステップ構造５３３および第２の分割ステップ構造５３１は、第１の階段分割パターンマスク４３０を使用することによって、第１の階段領域１２３および第２の階段領域１２１内の積層膜１５０に対して２回のエッチトリムプロセスを施すことによって形成され得る。エッチトリムプロセスは、エッチングプロセスとトリミングプロセスとを含む。エッチングプロセスにおいて、表面が露出されている積層膜１５０の一部が除去され得る。エッチング深さは、第１の分割ステップ構造５３３および第２の分割ステップ構造５３１の各ステップの厚さによって決定される。いくつかの実施形態においてステップの厚さは、１つの交互誘電体層対１５６の厚さとすることができる。この例では、誘電体層１５２のエッチングプロセスは、犠牲層１５４の上で高い選択性を有することができ、および／またはその逆もある。したがって、下にある交互誘電体層対１５６は、エッチストップ層として機能することができる。そして、その結果、１つのステップが各エッチトリムサイクルで形成され得る。
いくつかの実施形態において、第１の分割ステップ構造５３３および第２の分割ステップ構造５３１のステップは、反応性イオンエッチング（ＲＩＥ）または他の乾式エッチングプロセスなどの異方性エッチングを使用してエッチングされ得る。いくつかの実施形態において、誘電体層１５２は酸化ケイ素である。この例では、酸化ケイ素のエッチングは、炭素－フッ素（ＣＦ４）、ヘキサフルオロエタン（Ｃ２Ｆ６）、ＣＨＦ３、またはＣ３Ｆ６などのフッ素系ガスおよび／または他の任意の好適なガスを使用するＲＩＥを含み得る。いくつかの実施形態において、酸化ケイ素層は、フッ化水素酸またはフッ化水素酸とエチレングリコールとの混合物などの、湿式化学によって除去され得る。いくつかの実施形態において、時限式エッチングアプローチが使用され得る。いくつかの実施形態において、犠牲層１５４は窒化ケイ素である。この例では、窒化ケイ素のエッチングは、Ｏ２、Ｎ２、ＣＦ４、ＮＦ３、Ｃｌ２、ＨＢｒ、ＢＣｌ３、および／またはこれらの組合せを使用するＲＩＥを含むことができる。単層を除去する方法およびエッチャントは、本開示の実施形態によって制限されるべきではない。
トリミングプロセスは、第１の階段分割パターンマスク４３０が、基板１３０の前面１３０ｆに平行な、ｘ－ｙ平面内の方向で、横方向に引き戻され得るように第１の階段分割パターンマスク４３０に対して好適なエッチングプロセス（たとえば、等方性乾式エッチングまたは湿式エッチング）を施すことを含む。いくつかの実施形態において、トリミングプロセスは、Ｏ２、Ａｒ、Ｎ２などを使用するＲＩＥなどの乾式エッチングを含むことができる。図４のトップダウン図から、第１の階段分割パターンマスク４３０は、第１の階段領域１２３および第２の階段領域１２１の両方において初期エッジ４３０－１から最終エッジ４３０－２の方へ内向きにエッチングされ得る。エッチトリミングプロセスにおける横方向引き戻し寸法は、第１の分割ステップ構造５３３および第２の分割ステップ構造５３１の各ステップの横方向寸法を決定する。
いくつかの実施形態において、第１の分割ステップ構造５３３および第２の分割ステップ構造５３１の各ステップは、ｘ方向および／またはｙ方向に異なるまたは同じ横方向寸法を有することができる。いくつかの実施形態において、第１の階段分割パターンマスク４３０のトリミングは、ｘ方向およびｙ方向における各ステップの幅が同じであり、１０ｎｍから１００ｎｍの間の範囲内にあるようにｘ－ｙ平面内のすべての方向において等方的であり得る。
エッチトリムプロセスを２回繰り返すことによって、３つのステップ５３３－１、５３３－２、および５３３－３を含む第１の分割ステップ構造５３３は第１の階段領域１２３内に形成され、３つのステップ５３１－１、５３１－２、および５３１－３を含む第２の分割ステップ構造５３１は第２の階段領域１２１内に形成されるものとしてよく、これは図５に示されているとおりである。第１の分割ステップ構造５３３のステップ５３３－１は、第２の分割ステップ構造５３１のステップ５３１－１よりも３ステップ分低い。第１の分割ステップ構造５３３のステップ５３３－２は、第２の分割ステップ構造５３１のステップ５３１－２よりも３ステップ分低い。第１の分割ステップ構造５３３のステップ５３３－３は、第２の分割ステップ構造５３１のステップ５３１－３よりも３ステップ分低い。
ｚ方向に沿ったステップ差は、ＴＳＧ階段構造５２０のステップの数によって決定されることに留意されたい。いくつかの実施形態において、ＴＳＧ階段構造５２０のステップの数は、３以上の整数であるＸ２である。そのような場合、同じ数Ｘ２個のステップが、第の１分割ステップ構造５３３および第２の分割ステップ構造５３１の各々の中に形成される。すなわち、第１の分割ステップ構造５３３および第２の分割ステップ構造５３１内の第１のステップの数は、制限されない。
図５に示されているように、第１の分割ステップ構造５３３および第２の分割ステップ構造５３１は各々、ｘ方向に沿って延在し、ｙ方向に沿って周期的に配置される２つの初期分割ブロック構造５６２をそれぞれ含むことができる。各初期分割ブロック構造５６２は、１つの第１の分割ブロックパターン４６２に対応し、後続のプロセスにおいて分割階段ブロック構造を形成するために使用され得る。第１の分割ステップ構造５３３または第２の分割ステップ構造５３１内の初期分割ブロック構造５６２の数は、２、３、４などの、第１の階段分割パターンマスク４３０の第１の分割ブロックパターン４６２の個数Ｘ１によって決定され得ることに留意されたい。
エッチトリムプロセスにおいて、第１の階段分割パターンマスク４３０の一部が消費され得、第１の階段分割パターンマスク４３０の厚さが縮小され得る。エッチトリムプロセスの後に、第１の階段分割パターンマスク４３０は、Ｏ２またはＣＦ４プラズマによる乾式エッチング、または、たとえば溶剤系化学物質などのレジスト／ポリマー剥離剤による湿式エッチングなどの技術を使用することによって除去され得る。
再び図２を参照すると、方法２００は、動作Ｓ２４０に進むことができ、複数の階段が第１の分割ステップ構造および第２の分割ステップ構造内に形成され得る。図６は、いくつかの実施形態による動作Ｓ２２０～Ｓ２４０で使用される例示的なマスクの上面図を例示し、図７は、いくつかの実施形態による動作Ｓ２４０の後の３Ｄメモリデバイスの構造７００の斜視図を例示している。
図７に示されているように、階段（たとえば、７０１、７０２、７０３、７０４など）は、ｘ方向に沿って配置され得る。各階段は、ｙ方向に沿って配置されている複数のステップ（たとえば、７０１－１、７０１－２、７０１－３など）を含むことができる。階段７０１、７０２、７０３、７０４などは、第１の階段領域１２３および第２の階段領域１２１内にそれぞれ交互に配置されていることに留意されたい。したがって、図７に示されているようないくつかの実施形態では、隣接する階段（たとえば、７０１および７０３、７０２および７０４など）は、６ステップ分のｚ方向の垂直方向オフセットを有している。すなわち、ＴＳＧ階段構造５２０のステップの数がＸ２である場合、ｘ方向に沿った隣接するステップ（たとえば、７０１－１および７０３－１、７０２－２および７０４－２など）は、２Ｘ２ステップ分のｚ方向の垂直オフセットを有し、ｙ方向に沿った隣接するステップ（たとえば、７０１－１および７０１－２、７０２－２および７０２－３など）は、１ステップ分のｚ方向の垂直オフセットを有する。
いくつかの実施形態において、複数の階段７０１、７０２、７０３、７０４などは、チャネル構造領域１１０、ならびに第１の階段領域１２３および第２の階段領域１２１の一部の上を覆うように配設されている第３の階段マスク６４０を使用することによって形成され得る。図６に示されているように、第３の階段マスク６４０は、第１の階段領域１２３内の第１の分割ステップ構造５３３および第２の階段領域１２１内の第２の分割ステップ構造５３１の一部を覆い、両方ともｙ方向に沿って平行に延在する２つの初期エッジ６４０－１を含む。
いくつかの実施形態において、第３の階段マスク６４０は、フォトレジストまたはカーボンベースのポリマー材料を含むことができ、リソグラフィなどのパターン形成プロセスを使用して形成することができる。いくつかの実施形態において、第３の階段マスク６４０は、酸化ケイ素、窒化ケイ素、ＴＥＯＳ、シリコン含有反射防止膜（ＳｉＡＲＣ）、アモルファスシリコン、または多結晶シリコンなどのハードマスクも含むことができる。ハードマスクは、Ｏ２またはＣＦ４の化学的性質を利用する反応性イオンエッチング（ＲＩＥ）などのエッチングプロセスを使用してパターン形成され得る。さらに、第２の階段マスク４２０は、フォトレジストとハードマスクとの任意の組合せを含むことができる。
複数の階段７０１、７０２、７０３、７０４などは、第３の階段マスク６４０を使用して、第１の階段領域１２３内の第１の分割ステップ構造５３３および第２の階段領域１２１内の第２の分割ステップ構造５３１の露出部分に対して反復エッチトリムプロセス（たとえば、３回のエッチトリムプロセス）を施すことによって形成され得る。エッチトリムプロセスは、エッチングプロセスとトリミングプロセスとを含む。エッチングプロセスにおいて、第１の階段領域１２３内の第１の分割ステップ構造５３３および第２の階段領域１２１内の第２の分割ステップ構造５３１の露出した表面の頂部からの２Ｘ２個の交互誘電体層対１５６が除去され得る。エッチング深さは、各階段の厚さを決定する。そして、その結果、各エッチトリムサイクルの間に、第１の階段領域１２３および第２の階段領域１２１の各々の中に１つの階段が形成され得る。階段は両方とも、１ステップ分の厚さの２Ｘ２倍の厚さを有し、第１の階段領域１２３内に形成される階段は、１ステップ分の厚さのＸ２倍の深さだけ、第２の階段領域１２１内に形成される階段よりも低い。
いくつかの実施形態において、階段は、反応性イオンエッチング（ＲＩＥ）または他の乾式エッチングプロセスなどの異方性エッチングを使用してエッチングされ得る。いくつかの実施形態において、誘電体層１５２は酸化ケイ素膜である。この例では、酸化ケイ素膜のエッチングは、炭素－フッ素（ＣＦ４）、ヘキサフルオロエタン（Ｃ２Ｆ６）、ＣＨＦ３、またはＣ３Ｆ６などのフッ素系ガスおよび／または他の任意の好適なガスを使用するＲＩＥを含み得る。いくつかの実施形態において、酸化ケイ素層は、フッ化水素酸またはフッ化水素酸とエチレングリコールとの混合物などの、湿式化学によって除去され得る。いくつかの実施形態において、時限式エッチングアプローチが使用され得る。いくつかの実施形態において、犠牲層１５４は窒化ケイ素膜である。この例では、窒化ケイ素膜のエッチングは、Ｏ２、Ｎ２、ＣＦ４、ＮＦ３、Ｃｌ２、ＨＢｒ、ＢＣｌ３、および／またはこれらの組合せを使用するＲＩＥを含むことができる。単層を除去する方法およびエッチャントは、本開示の実施形態によって制限されるべきではない。
トリミングプロセスは、第３の階段マスク６４０が、基板１３０の前面１３０ｆに平行な、ｘ－ｙ平面内の方向で、横方向に引き戻され得るように第３の階段マスク６４０に対して好適なエッチングプロセス（たとえば、等方性乾式エッチングまたは湿式エッチング）を施すことを含む。図６のトップダウン図から、第３の階段マスク６４０は、たとえば、リソグラフィからのフォトレジストによって画定される初期パターンから増分的に内側の方へエッチングされ得る。この例では、第３の階段マスク６４０の初期エッジ６４０－１は、最終エッジ６４０－Ｘ３の方へ増分的にトリミングされるものとしてよく、Ｘ３は、第１の階段領域１２３および第２の階段領域１２１の各々において上から下に形成され得る階段の数を決定する整数である。図６および図７に示されているような例において、Ｘ３は６に等しいが、３よりも大きい任意の他の整数であってもよい。エッチトリミングプロセスにおけるｘ方向の横方向引き戻し寸法は、ｘ方向における各階段の横方向寸法を決定する。いくつかの実施形態において、各階段は、ｘ方向に異なるまたは同じ横方向寸法を有することができる。
いくつかの実施形態において、第３の階段マスク６４０のトリミングは、ｘ－ｙ平面内のすべての方向において等方的であり得る。いくつかの実施形態において、ｘ方向における各階段の横方向寸法は、１０ｎｍから１００ｎｍの間であってよい。いくつかの実施形態において、トリミングプロセスは、Ｏ２、Ａｒ、Ｎ２などを使用するＲＩＥなどの乾式エッチングを含むことができる。第３の階段マスク６４０をトリミングした後、第１の階段領域１２３内の第１の分割ステップ構造５３３および第２の階段領域１２１内の第２の分割ステップ構造５３１の最上表面の一部分が露出され、第１の階段領域１２３内の第１の分割ステップ構造５３３および第２の階段領域１２１内の第２の分割ステップ構造５３１の他の部分は第３の階段マスク６４０によって覆われたままとなる。エッチトリムプロセスの次のサイクルは、エッチングプロセスから再開する。
エッチトリムプロセスを３回繰り返すことによって、Ｘ３個の階段が、第１の階段領域１２３および第２の階段領域１２１の各々において上から下に形成され得る。そのようなものとして、複数の初期分割ブロック構造５６２は、第１の階段領域１２３内では複数の第１の分割ブロック構造７６２となり、第２の階段領域１２１内では複数の第２の分割ブロック構造７６４となる。各第１の分割ブロック構造７６２または第２の分割ブロック構造７６４は、図７に示されているように、ｘ方向に配置されるＸ３個の階段を含む。各階段は、それぞれＸ２個のレベルで分布する（２Ｘ２－１）個のステップを含むことができ、ｙ方向に対称的に配置される。図７に示されているような一例において、Ｘ２は３であり、階段７０１は、５個のステップ７０１－１、７０１－２、７０１－２’、７０１－３、および７０１－３’を含む。ステップ７０１－２および７０１－２’は同じレベルにあり、ステップ７０１－１に関してｙ方向に対称的に配置される。同様に、ステップ７０１－３および７０１－３’は同じレベルにあり、ステップ７０１－１に関してｙ方向に対称的に配置される。
エッチトリムプロセスにおいて、第３の階段マスク６４０の一部が消費され、第３の階段マスク６４０の厚さが縮小され得る。第１の階段領域１２３および第２の階段領域１２１内に複数の階段を形成した後に、第３の階段マスク６４０は、Ｏ２またはＣＦ４プラズマによる乾式エッチング、または、たとえば溶剤系化学物質などのレジスト／ポリマー剥離剤による湿式エッチングなどの技術を使用することによって除去され得る。
再び図２を参照すると、方法２００は、動作Ｓ２５０に進むことができ、複数の分割ブロック構造が第１の階段領域および第２の階段領域内に形成され得る。図８は、いくつかの実施形態による動作Ｓ２２０～Ｓ２５０で使用される例示的なマスクの上面図を例示し、図９は、いくつかの実施形態による動作Ｓ２５０の後の３Ｄメモリデバイスの構造９００の斜視図を例示している。
いくつかの実施形態において、複数の分割ブロック構造は、第２の階段分割パターンマスク８５０を使用することによって形成され得る。図７に示されているように、第２の階段分割パターンマスク８５０は、チャネル構造領域１１０と、第１の階段領域１２３内の少なくとも１つの第１の分割ブロック構造７６２と、第２の階段領域１２１内の少なくとも１つの第２の分割ブロック構造７６４とを覆うために使用することができる。第２の階段分割パターンマスク８５０は、第１階段領域１２３内の少なくとも１つの第１の分割ブロック構造７６２と、第２の階段領域１２１内の少なくとも１つの第２の分割ブロック構造７６４とを露出させることもできる。
図７に示されているように、第２の階段分割パターンマスク８５０は、第１の階段領域１２３内の少なくとも１つの第１の分割ブロック構造７６２と、第２の階段領域１２１内の少なくとも１つの第２の分割ブロック構造７６４とを覆うようにｘ方向に延在する２本のアーム部を備えるＴ字形状を有することができる。すなわち、第２の階段分割パターンマスク８５０は、各々ｘ方向に沿って延在し、第１の分割ブロック構造７６２または第２の分割ブロック構造７６４内の複数の階段の全幅よりも長いエッジ８５０－１を有することができる。
いくつかの実施形態において、第２の階段分割パターンマスク８５０は、フォトレジストまたはカーボンベースのポリマー材料を含むことができ、リソグラフィなどのパターン形成プロセスを使用して形成することができる。いくつかの実施形態において、第１の階段分割パターンマスク４３０は、酸化ケイ素、窒化ケイ素、ＴＥＯＳ、シリコン含有反射防止膜（ＳｉＡＲＣ）、アモルファスシリコン、または多結晶シリコンなどのハードマスクも含むことができる。ハードマスクは、Ｏ２またはＣＦ４の化学的性質を利用する反応性イオンエッチング（ＲＩＥ）などのエッチングプロセスを使用してパターン形成され得る。さらに、第２の階段分割パターンマスク８５０は、フォトレジストとハードマスクとの任意の組合せを含むことができる。
図９に示されているような第３の分割ブロック構造７６６および第４の分割ブロック構造７６８は、第１の階段領域１２３内の露出した１つの第１の分割ブロック構造７６２および第２の階段領域１２１内の露出した１つの第２の分割ブロック構造７６４の一部を除去するようにエッチングプロセスによって形成され得る。エッチング深さは、第１の分割ブロック構造７６２または第２の分割ブロック構造７６４内の複数の階段の全厚によって決定される。いくつかの実施形態において、エッチング深さは、１つの交互誘電体層対１５６の厚さの２Ｘ２Ｘ３倍であってよい。図９に示されているような例において、エッチング深さは、３６ステップ分の厚さに等しいものとしてよい。
いくつかの実施形態において、エッチングプロセスは、反応性イオンエッチング（ＲＩＥ）または他の乾式エッチングプロセスなどの異方性エッチングを含み得る。いくつかの実施形態において、誘電体層１５２は酸化ケイ素である。この例では、酸化ケイ素のエッチングは、炭素－フッ素（ＣＦ４）、ヘキサフルオロエタン（Ｃ２Ｆ６）、ＣＨＦ３、またはＣ３Ｆ６などのフッ素系ガスおよび／または他の任意の好適なガスを使用するＲＩＥを含み得る。いくつかの実施形態において、酸化ケイ素層は、フッ化水素酸またはフッ化水素酸とエチレングリコールとの混合物などの、湿式化学によって除去され得る。いくつかの実施形態において、時限式エッチングアプローチが使用され得る。いくつかの実施形態において、犠牲層１５４は窒化ケイ素である。この例では、窒化ケイ素のエッチングは、Ｏ２、Ｎ２、ＣＦ４、ＮＦ３、Ｃｌ２、ＨＢｒ、ＢＣｌ３、および／またはこれらの組合せを使用するＲＩＥを含むことができる。単層を除去する方法およびエッチャントは、本開示の実施形態によって制限されるべきではない。
エッチングプロセスの後、図９に示されているように、第３の分割ブロック構造７６６および第４の分割ブロック構造７６８が形成され得る。他のいくつかの実施形態において、４個よりも多い分割ブロック構造が、エッチトリムプロセスを使用することによって形成され得る。たとえば、第１階段領域１２３内に３つの第１の分割ブロック構造７６２があり、第２の階段領域１２１内に３つの第２の分割ブロック構造７６４がある場合、第２の階段分割パターンマスク８５０は、最初に、２つの第１の分割ブロック構造７６２と２つの第２の分割ブロック構造７６４とを覆い、１つの第１の分割ブロック構造７６２と１つの第２の分割ブロック構造７６４とを露出させることができる。露出表面の一定の深さ分を除去して４つの分割ブロック構造を形成する１つのエッチング工程の後、第２の階段分割パターンマスク８５０は、１つの第１の分割ブロック構造７６２および１つの第２の分割ブロック構造７６４を覆い、２つの第１の分割ブロック構造７６２および２つの第２の分割ブロック構造７６４を露出するようにトリミングされ得る。すなわち、エッジ８５０－１は、次の第１の分割ブロック構造７６２および第２の分割ブロック構造７６４の境界までｙ方向で横方向に引き戻され得る。次のエッチングプロセスで、６個の分割ブロック構造を形成することができる。
そのようなものとして、４つ以上の分割ブロック構造が第１の階段領域１２３および第２の階段領域１２１内に形成され得る。いくつかの実施形態では、分割ブロック構造の数は、図４に関連して上で説明されているように、第１の階段分割パターンマスク４３０の第１の分割ブロックパターン４６２の数Ｘ１に等しいものとしてよい。各分割ブロック構造は、ｘ方向に配置されているＸ３個の階段を含むことができる。各階段は、それぞれＸ２個のレベルで分布する（２Ｘ２－１）個のステップを含むことができ、ｙ方向に対称的に配置される。図９に示されているような一例において、３Ｄメモリデバイスの構造９００は、４つの分割ブロック構造７６２、７６４、７６６、および７６８を含むことができる。各分割ブロック構造は、６つの階段を含み、各階段は、３つのレベルにある５つのステップを含む。
いくつかの実施形態において、図９に示されているような７６２および７６４などの、チャネル構造領域１１０の反対側にそれぞれ配置され、ｙ方向で同じ位置に配置されている２つの対向する分割ブロック構造は、Ｘ２個のステップ（またはＸ２個の交互誘電体層対）の高さに等しいｚ方向の垂直オフセットを有することができる。図９に示されているような一例において、Ｘ２は３に等しく、したがって、第１の分割ブロック構造７６２内の１つのステップは、第２の分割ブロック構造７６４内の対応するステップ（ｙ方向の同じ位置に配置される）よりも３ステップ分低い。
いくつかの実施形態において、図９に示されているような７６４および７６８などの、チャネル構造領域１１０の同じ側に配置され、ｘ方向で同じ位置に配置されている２つの隣接する分割ブロック構造は、２Ｘ２Ｘ３個のステップ（または２Ｘ２Ｘ３個の交互誘電体層対）の高さに等しいｚ方向の垂直オフセットを有することができる。図９に示されているような一例において、Ｘ２は３に等しく、Ｘ３は６に等しく、したがって第２の分割ブロック構造７６４と第４の分割ブロック構造７６８との間のｚ方向の垂直オフセットは３６ステップ分である。
いくつかの実施形態において、複数の分割ブロック構造内の複数のステップは、２Ｘ１Ｘ２Ｘ３個の異なるレベルで分布してよく、Ｘ１は分割ブロック構造の数であり、Ｘ２はＴＳＧ階段構造のステップの数であり、Ｘ３は各分割ブロック構造内の階段の数である。複数の分割ブロック構造内の複数のステップの総数は、２Ｘ１（２Ｘ２－１）Ｘ３とすることができる。
たとえば、図９に示されているように、Ｘ１は２に等しく、Ｘ２は３に等しく、Ｘ３は６に等しい。したがって、複数の分割ブロック構造７６２、７６４、７６６、および７６８内のステップのレベルの総数は７２である。頂部ステップおよびＴＳＧ階段構造のステップを含むステップが上から下に番号を振られた場合（同じレベルにある２つのステップは同じ番号を有する）、頂部ステップは１番であり、ＴＳＧ階段構造は、２～４番のステップを含み、第２の分割ブロック構造７６４は、５～７、１１～１３、１７～１９、２３～２５、２９～３１、および３５～３７番のステップを含み、第１の分割ブロック構造７６２は、８～１０、１４～１６、２０～２２、２６～２８、３２～３４、および３８～４０番のステップを含み、第４の分割ブロック構造７６８は、４１～４３、４７～４９、５３～５５、５９～６１、６５～６７、および７１～７３番のステップを含み、第３の分割ブロック構造７６６は、４４～４６、５０～５２、５６～５８、６２～６４、６８～７０、および７４～７６番のステップを含む。
３Ｄメモリデバイスの製作は、複数の分割部を有する階段構造を形成する、たとえば、チャネルホール、スリット構造、交換ゲート、およびコンタクト構造を形成した後に再開され得る。これらの後続の構造に対する関連するプロセスおよび技術は、当業者に知られており、したがって本開示には含まれない。
したがって、３次元メモリデバイスの様々な実施形態およびそれを作製する方法が、本開示において説明されている。開示されている３次元メモリデバイスでは、複数の分割ブロック構造が、チャネル構造領域の両側に形成され、第２の方向に沿って配置される。各分割ブロック構造は、第１の方向に配置されている複数の階段を含む。各階段は、第２の方向に配置されている複数のステップを含む。そのようなものとして、開示されている３Ｄメモリデバイスの３Ｄ空間は、多数のステップを形成するために効率的に使用することができ、その結果、他の３Ｄメモリデバイスと比較して、ダイサイズの縮小、デバイスの高密度化、および性能の改善を図ることができる。さらに、開示されている３Ｄデバイスの製作プロセスにおいて、複数のステップを形成するために使用されるべきマスクの個数が削減され得、トリミングプロセスの数も減らすことができ、それによって、１時間当たりのエッチングウェハ数（ＷＰＨ）を増やすことができる。さらに、階段分割パターンマスクを使用して複数の分割ブロック構造を形成することで、３Ｄメモリデバイスの下側部分にステップを形成するエッチトリムプロセスを回避することができ、したがってエッチトリムプロセスにおけるフォトレジスト層の厚さに対する必要条件を低減することができる。
本開示の一態様は、３次元（３Ｄ）メモリデバイスを提供し、これは複数のチャネル構造を備えるチャネル構造領域と、チャネル構造の第１の側で第１の方向に沿って配置されている複数の分割ブロック構造を含む第１の階段領域内の第１の階段構造と、チャネル構造の第２の側で第１の方向に沿って配置されている複数の分割ブロック構造を含む第２の階段領域内の第２の階段構造とを備える。第１の垂直オフセットは、隣接する分割ブロック構造間の境界を画定する。各分割ブロック構造は、第１の方向とは異なる第２の方向に沿って配置されている複数の階段を備える。各階段は、第１の方向に沿って配置されている複数のステップを含む。
いくつかの実施形態において、３Ｄメモリデバイスは、チャネル構造領域内の第２の方向に沿って配置されているＸ２個のステップを含む上部セレクトゲート階段構造をさらに備える。
いくつかの実施形態において、第１の階段領域内の複数の分割ブロック構造と、第２の階段領域内の複数の分割ブロック構造との間の第２の垂直オフセットは、１ステップ分の厚さのＸ２倍に等しい。
いくつかの実施形態において、隣接する階段の間の第３の垂直オフセットは、１ステップ分の厚さの２Ｘ２倍に等しい。
いくつかの実施形態において、各階段は、Ｘ２個のレベルで対称的に分布する（２Ｘ２－１）個のステップを含む。
いくつかの実施形態において、第１の階段構造および第２の階段構造は、複数の誘電体／導電体層対を含み、各ステップは、誘電体／導電体層対を含む。
いくつかの実施形態において、第１の方向および第２の方向は、互いに垂直であり、誘電体／導電体層対の界面表面に平行な平面内にある。
いくつかの実施形態において、第１の階段領域および第２の階段領域の各々の中の複数の分割ブロック構造の数はＸ１であり、各分割ブロック構造内の複数の階段の数はＸ３である。
いくつかの実施形態において、隣接する分割ブロック構造の間の第１の垂直オフセットは、１ステップ分の厚さの２Ｘ２Ｘ３倍に等しい。
いくつかの実施形態において、第１の階段構造および第２の階段構造における複数のステップの総数は、２Ｘ１（２Ｘ２－１）Ｘ３であり、複数のステップは、２Ｘ１Ｘ２Ｘ３個の異なるレベルで分布している。
いくつかの実施形態において、Ｘ１は２であり、Ｘ２は３である。
本開示の別の態様は、３次元（３Ｄ）メモリデバイスを形成するための方法を提供し、この方法は、複数の誘電体層対を備えた積層膜を基板上に形成することと、複数のチャネル構造を備える積層膜内にチャネル構造領域を形成することと、第１の階段領域内に第１の階段構造を、第２の階段領域内に第２の階段構造を形成することであって、第１の階段構造および第２の階段構造の各々は第１の方向に沿って配置されている複数の分割ブロック構造を含む、形成することとを含む。第１の垂直オフセットは、隣接する分割ブロック構造間の境界を画定し、各分割ブロック構造は、第１の方向とは異なる第２の方向に沿って配置されている複数の階段を備える。各階段は、第１の方向に沿って配置されている複数のステップを含む。
いくつかの実施形態において、方法は、チャネル構造領域内の第２の方向に沿って配置されているＸ２個のステップを含む上部セレクトゲート階段構造を形成することをさらに含む。
いくつかの実施形態において、第１の階段構造および第２の階段構造を形成することは、第１の階段領域および第２の階段領域内に複数の初期分割ステップ構造を形成することであって、各初期分割ステップ構造は第１の方向に沿って配置されているＸ２個のステップを含み、各ステップは、誘電体層対を含む、形成することを含む。
いくつかの実施形態において、複数の初期分割ステップ構造を形成することは、２Ｘ１個の第１の分割ブロックパターンを有する第１の階段分割パターンマスクを積層膜上に配設することと、第１の階段分割パターンマスクに基づくエッチトリムを使用して複数の初期分割ステップ構造を形成することとを含む。
いくつかの実施形態において、第１の階段構造および第２の階段構造を形成することは、初期分割ステップ構造の各々の中にＸ３個の階段を形成して第１の階段領域および第２の階段領域の各々の中にＸ１個の分割ブロック構造を形成することをさらに含む。
いくつかの実施形態において、階段を形成することは、エッチトリムプロセスを使用して、階段が第２の方向に沿って形成されるようにすることを含む。第１の方向および第２の方向は、互いに垂直であり、誘電体／導電体層対の界面表面に平行な平面内にある。
いくつかの実施形態において、エッチトリムプロセスの各サイクルにおけるエッチング深さは、１ステップ分の厚さの２Ｘ２倍である。
いくつかの実施形態において、第１の階段構造および第２の階段構造を形成することは、第２の階段分割パターンマスクを、少なくとも２つの分割ブロック構造を覆い少なくとも２つの分割ブロック構造を露出させるように配設することと、露出された少なくとも２つの分割ブロック構造を、１ステップ分の厚さの２Ｘ２Ｘ３倍に等しい深さだけエッチングすることとをさらに含む。
特定の実施形態の前述の説明は、当技術の範囲内の知識を応用することによって、本開示の一般的な概念から逸脱することなく、必要以上の実験を行うことなく、他者がそのような特定の実施形態を様々な用途に容易に修正および／または適応させることができるように、本開示の一般的性質を完全に明らかにするであろう。したがって、そのような適応および修正は、本明細書に提示されている開示および指導に基づき、開示されている実施形態の等価物の意味および範囲内に収まることを意図されている。本明細書の言い回しまたは用語は制限ではなく、説明を目的としたものであり、したがって本明細書の用語または言い回しは開示および指導に照らして当業者によって解釈されるべきであることは理解されるであろう。
本開示の実施形態は、指定された機能の実装形態およびその関係を例示する機能構成ブロックの助けを借りて上で説明された。これらの機能構成ブロックの境界は、説明の便宜のために本明細書において任意に定義されている。代替的境界は、指定された機能およびその関係が適切に実行される限り定義され得る。
発明の概要および要約書の項は、本発明者によって企図されるような本開示の１つまたは複数の、ただしすべてではない、例示的な実施形態を規定するものとしてよく、したがって、本開示および付属の請求項をいかなる形でも制限することを意図されていない。
本開示の程度および範囲は、上述の例示的な実施形態により制限されるのではなく、請求項およびその等価物によってのみ定義されるべきである。
１００ ３次元（３Ｄ）メモリアレイ構造
１１０ チャネル構造領域
１２１ 第２の階段領域
１２３ 第１の階段領域
１３０ 基板
１３０ｆ 前面
１３１ 絶縁膜
１３２ 下側セレクトゲート（ＬＳＧ）
１３３ 制御ゲート、ワード線
１３３－１、１３３－２、１３３－３ 制御ゲート
１３４ 上部セレクトゲート（ＴＳＧ）
１３５ 積層膜
１３６ チャネルホール
１３７ メモリ膜
１３８ チャネル層
１３９ コア充填膜
１４０ スタック型メモリセル
１４０－１、１４０－２、１４０－３ メモリセル
１４１ ビット線（ＢＬ）
１４３ 金属相互接続線
１４４ ソース線領域
１５０ 積層膜
１５２ 誘電体層
１５４ 犠牲層
１５６ 交互誘電体層対
２００ 方法
２１２ メモリストリング
２１４ コンタクト構造
２１６－１、２１６－２ スリット構造
３００ ３Ｄメモリデバイスの構造
４１０ 第１の階段マスク
４２０ 第２の階段マスク
４２０－１ 初期エッジ
４２０－２ 第２のエッジ
４２０－３ 第３のエッジ
４３０ 第１の階段分割パターン（ＳＤＰ）マスク
４３０－１ 初期エッジ
４３０－２ 最終エッジ
４６２ 第１の分割ブロックパターン
５００ 構造
５１０ 頂部ステップ
５２０ 上部セレクトゲート（ＴＳＧ）階段構造
５２０－１、５２０－２、５２０－３ ステップ
５３１ 第２の分割ステップ構造
５３１－１、５３１－２、５３１－３ ステップ
５３３ 第１の分割ステップ構造
５３３－１、５３３－２、５３３－３ ステップ
５６２ 初期分割ブロック構造
６４０ 第３の階段マスク
６４０－１ 初期エッジ
６４０－Ｘ３ 最終エッジ
７００ 構造
７０１、７０２、７０３、７０４ 階段
７０１－１、７０１－２、７０１－２’、７０１－３、７０１－３’ ステップ
７６２ 第１の分割ブロック構造
７６４ 第２の分割ブロック構造
７６６ 第３の分割ブロック構造
７６８ 第４の分割ブロック構造
８５０ 第２の階段分割パターンマスク
８５０－１ エッジ
９００ 構造
ＣＤ 限界寸法
ＷＬ ワード線

Claims (20)

  1. ３次元（３Ｄ）メモリデバイスであって、
    複数のチャネル構造を備えるチャネル構造領域と、
    前記チャネル構造の第１の側で第１の方向に沿って配置されている複数の分割ブロック構造を含む第１の階段領域内の第１の階段構造と、
    前記チャネル構造の第２の側で前記第１の方向に沿って配置されている複数の分割ブロック構造を含む第２の階段領域内の第２の階段構造と、を備え、
    第１の垂直オフセットは、隣接する分割ブロック構造間の境界を画定し、各分割ブロック構造は、前記第１の方向とは異なる第２の方向に沿って配置されている複数の階段を備え、各階段は前記第１の方向に沿って配置されている複数のステップを含む、３次元（３Ｄ）メモリデバイス。
  2. 前記チャネル構造領域内の前記第２の方向に沿って配置されているＸ２個のステップを含む上部セレクトゲート階段構造をさらに備える、請求項１に記載のデバイス。
  3. 前記第１の階段領域内の前記複数の分割ブロック構造と、前記第２の階段領域内の前記複数の分割ブロック構造との間の第２の垂直オフセットは、１ステップ分の厚さのＸ２倍に等しい、請求項２に記載のデバイス。
  4. 隣接する階段の間の第３の垂直オフセットは、１ステップ分の厚さの２Ｘ２倍に等しい、請求項２に記載のデバイス。
  5. 各階段は、Ｘ２個のレベルで対称的に分布する（２Ｘ２－１）個のステップを含む、請求項２に記載のデバイス。
  6. 前記第１の階段構造および前記第２の階段構造は、複数の誘電体／導電体層対を含み、
    各ステップは、誘電体／導電体層対を含む、請求項１に記載のデバイス。
  7. 前記第１の方向および前記第２の方向は、互いに垂直であり、前記誘電体／導電体層対の界面表面に平行な平面内にある、請求項６に記載のデバイス。
  8. 前記第１の階段領域および前記第２の階段領域の各々の中の前記複数の分割ブロック構造の数はＸ１であり、
    各分割ブロック構造内の前記複数の階段の数はＸ３である、請求項２に記載のデバイス。
  9. 隣接する分割ブロック構造間の前記第１の垂直オフセットは、１ステップ分の厚さの２Ｘ２Ｘ３倍に等しい、請求項８に記載のデバイス。
  10. 前記第１の階段構造および前記第２の階段構造内の前記複数のステップの総数は、２Ｘ１（２Ｘ２－１）Ｘ３であり、
    前記複数のステップは、２Ｘ１Ｘ２Ｘ３個の異なるレベルで分布する、請求項８に記載のデバイス。
  11. Ｘ１は２であり、Ｘ２は３である、請求項８に記載のデバイス。
  12. ３次元（３Ｄ）メモリデバイスを形成するための方法であって、
    複数の誘電体層対を備えた積層膜を基板上に形成する段階と、
    複数のチャネル構造を備える前記積層膜内にチャネル構造領域を形成する段階と、
    第１の階段領域内に第１の階段構造を、第２の階段領域内に第２の階段構造を形成する段階であって、前記第１の階段構造および前記第２の階段構造の各々は第１の方向に沿って配置されている複数の分割ブロック構造を含む、段階を含み、
    第１の垂直オフセットは、隣接する分割ブロック構造間の境界を画定し、各分割ブロック構造は、前記第１の方向とは異なる第２の方向に沿って配置されている複数の階段を備え、各階段は前記第１の方向に沿って配置されている複数のステップを含む、方法。
  13. 前記チャネル構造領域内の前記第２の方向に沿って配置されているＸ２個のステップを含む上部セレクトゲート階段構造を形成する段階をさらに含む、請求項１２に記載の方法。
  14. 前記第１の階段構造および前記第２の階段構造を形成する段階は、
    前記第１の階段領域および前記第２の階段領域内に複数の初期分割ステップ構造を形成する段階であって、各初期分割ステップ構造は前記第１の方向に沿って配置されているＸ２個のステップを含み、各ステップは、誘電体層対を含む、段階を含む、請求項１３に記載の方法。
  15. 前記複数の初期分割ステップ構造を形成する段階は、
    ２Ｘ１個の第１の分割ブロックパターンを有する第１の階段分割パターンマスクを前記積層膜上に配設する段階と、
    前記第１の階段分割パターンマスクに基づくエッチトリムプロセスを使用して前記複数の初期分割ステップ構造を形成する段階と、
    を含む、請求項１４に記載の方法。
  16. 前記第１の階段構造および前記第２の階段構造を形成する段階は、
    前記初期分割ステップ構造の各々の中にＸ３個の階段を形成して前記第１の階段領域および前記第２の階段領域の各々の中にＸ１個の分割ブロック構造を形成する段階をさらに含む、請求項１４に記載の方法。
  17. 前記階段を形成する段階は、
    エッチトリムプロセスを使用して、前記階段が前記第２の方向に沿って形成されるようにする段階を含み、
    前記第１の方向および前記第２の方向は、互いに垂直であり、前記誘電体／導電体層対の界面表面に平行な平面内にある、請求項１６に記載の方法。
  18. 前記エッチトリムプロセスの各サイクルにおけるエッチング深さは、１ステップ分の厚さの２Ｘ２倍である、請求項１７に記載の方法。
  19. 前記第１の階段構造および前記第２の階段構造を形成する段階は、
    第２の階段分割パターンマスクを、少なくとも２つの分割ブロック構造を覆い少なくとも２つの分割ブロック構造を露出させるように配設する段階と、
    前記露出された少なくとも２つの分割ブロック構造を、１ステップ分の厚さの２Ｘ２Ｘ３倍に等しい深さだけエッチングする段階と、
    をさらに含む、請求項１６に記載の方法。
  20. Ｘ１は２であり、Ｘ２は３である、請求項１６に記載の方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111554688B (zh) 2019-02-26 2021-02-05 长江存储科技有限责任公司 三维存储器件及其制作方法
WO2021127974A1 (en) 2019-12-24 2021-07-01 Yangtze Memory Technologies Co., Ltd. 3d nand memory device and method of forming the same
CN113228275B (zh) * 2019-12-24 2023-04-18 长江存储科技有限责任公司 三维nand存储器件及其形成方法
CN111162081B (zh) * 2020-01-02 2022-04-26 长江存储科技有限责任公司 一种台阶区形成方法和一种半导体器件的制造方法
WO2021163876A1 (en) 2020-02-18 2021-08-26 Yangtze Memory Technologies Co., Ltd. Staircase structure for three-dimensional memory
KR20210109808A (ko) * 2020-02-28 2021-09-07 삼성전자주식회사 수직형 메모리 소자
CN111566813B (zh) * 2020-03-23 2021-05-14 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN111492480B (zh) * 2020-03-23 2021-07-09 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN113097215B (zh) * 2020-06-11 2021-12-07 长江存储科技有限责任公司 三维存储器结构及其制备方法
TW202308107A (zh) * 2021-08-09 2023-02-16 聯華電子股份有限公司 半導體記憶元件及其製作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017112363A (ja) * 2015-12-17 2017-06-22 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 垂直型メモリ素子
CN108550574A (zh) * 2018-05-03 2018-09-18 长江存储科技有限责任公司 三维存储器件及其制造方法
CN109155318A (zh) * 2018-08-10 2019-01-04 长江存储科技有限责任公司 多分割3d nand存储器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010135672A (ja) * 2008-12-08 2010-06-17 Toshiba Corp 半導体記憶装置の製造方法
US9147439B2 (en) * 2012-06-15 2015-09-29 Sandisk 3D Llc Non-volatile memory having 3D array architecture with staircase word lines and vertical bit lines and methods thereof
KR20140075340A (ko) * 2012-12-11 2014-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102046504B1 (ko) 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
KR102168189B1 (ko) 2014-03-07 2020-10-21 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20160128731A (ko) * 2015-04-29 2016-11-08 에스케이하이닉스 주식회사 3차원 반도체 장치
KR102565716B1 (ko) * 2015-12-24 2023-08-11 삼성전자주식회사 메모리 장치
KR102509899B1 (ko) * 2016-01-14 2023-03-14 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
US10373970B2 (en) * 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US10043751B2 (en) * 2016-03-30 2018-08-07 Intel Corporation Three dimensional storage cell array with highly dense and scalable word line design approach
US10141331B1 (en) * 2017-05-29 2018-11-27 Sandisk Technologies Llc Three-dimensional memory device containing support pillars underneath a retro-stepped dielectric material and method of making thereof
CN107818983B (zh) * 2017-08-25 2020-05-12 长江存储科技有限责任公司 一种标记图形及其形成方法
CN107731847B (zh) * 2017-09-05 2019-03-08 长江存储科技有限责任公司 3d nand存储器件台阶结构及其制造方法
KR102563689B1 (ko) * 2018-05-18 2023-08-03 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 소자에서의 계단 형성
CN111554688B (zh) 2019-02-26 2021-02-05 长江存储科技有限责任公司 三维存储器件及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017112363A (ja) * 2015-12-17 2017-06-22 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 垂直型メモリ素子
CN108550574A (zh) * 2018-05-03 2018-09-18 长江存储科技有限责任公司 三维存储器件及其制造方法
CN109155318A (zh) * 2018-08-10 2019-01-04 长江存储科技有限责任公司 多分割3d nand存储器件

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