TWI694588B - 三維記憶體元件及其製作方法 - Google Patents

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Abstract

本公開提供了一種三維(3D)記憶體元件及其形成方法。所述3D記憶體元件可以包括：包括多個通道結構的通道結構區；處於所述通道結構的第一側上的第一階梯區中的第一階梯結構，所述第一階梯結構包括沿第一方向佈置的多個劃分塊結構；以及處於所述通道結構的第二側上的第二階梯區中的第二階梯結構，所述第二階梯結構包括沿所述第一方向佈置的多個劃分塊結構。第一垂直偏移定義了相鄰劃分塊結構之間的邊界。每個劃分塊結構包括沿不同於所述第一方向的第二方向佈置的多個階梯。每個階梯包括沿所述第一方向佈置的多個臺階。

Description

三維記憶體元件及其製作方法
本公開總體上涉及半導體技術領域，並且更具體而言涉及三維(3D)記憶體元件及其製作方法。
通過改進工藝技術、電路設計、程式設計演算法和製作工藝使平面記憶體單元縮小到了更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面工藝和製作技術變得更有挑戰性並且成本更高。因而，平面記憶體單元的存儲密度接近上限。
3D記憶體架構能夠解決平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列以及用於控制去往和來自記憶體陣列的信號的週邊元件。典型的3D記憶體架構包括佈置在基底之上的閘極的堆疊層，其中，多個半導體通道穿過字元線並與字元線相交、進入基底。字元線與半導體通道的相交形成了記憶體單元。
3D記憶體架構需要電接觸方案以允許對每個個體記憶體單元加以控制的。一種電接觸方案是形成連接至每個個體記憶體單元的字元線的階梯結構。在典型的3D記憶體元件中，階梯結構已經用於沿半導體通道連接32條以上的字元線。
隨著半導體技術的進步，3D記憶體元件(例如，3D NAND記憶體元件)不斷縮放更多的氧化物/氮化物(ON)層。結果，用於形成這種階梯結構的現有的多重迴圈蝕刻和修整工藝受到低輸送量的困擾，而且成本高昂。
在本公開中描述了用於三維記憶體元件的接觸結構以及用於形成該接觸結構的方法的實施例。
本公開的一個方面提供了三維(3D)記憶體元件，其包括：包括多個通道結構的通道結構區；處於所述通道結構的第一側上的第一階梯區中的第一階梯結構，第一階梯結構包括沿第一方向佈置的多個劃分塊結構；以及處於所述通道結構的第二側上的第二階梯區中的第二階梯結構，第二階梯結構包括沿第一方向佈置的多個劃分塊結構。第一垂直偏移定義了相鄰劃分塊結構之間的邊界。每個劃分塊結構包括沿不同於第一方向的第二方向佈置的多個階梯。每個階梯包括沿第一方向佈置的多個臺階。
在一些實施例中，所述3D記憶體元件還包括處於所述通道結構區中的頂部選擇閘階梯結構，其包括沿所述第二方向佈置的X2數量的臺階。
在一些實施例中，所述第一階梯區中的多個劃分塊結構和所述第二階梯區中的多個劃分塊結構之間的第二垂直偏移等於一個臺階的厚度的X2倍。
在一些實施例中，相鄰階梯之間的第三垂直偏移等於一個臺階的厚度的2X2倍。
在一些實施例中，每個階梯包括在X2個層級中對稱分佈的(2X2-1)數量的臺階。
在一些實施例中，所述第一階梯結構和所述第二階梯結構包括多個介電/導電層對；並且每個臺階包括一個介電/導電層對。
在一些實施例中，第一方向和第二方向相互垂直並且處於與所述介電/導電層對的介面表面平行的平面中。
在一些實施例中，所述第一階梯區和所述第二階梯區中的每者中的多個劃分塊結構的數量為X1；並且每個劃分塊結構中的多個階梯的數量為X3。
在一些實施例中，劃分塊結構中的相鄰劃分塊結構之間的第一垂直偏移等於一個臺階的厚度的2X2X3倍。
在一些實施例中，第一階梯結構和第二階梯結構中的多個臺階的總數量為2X1(2X2-1)X3；並且多個臺階分佈在2X1X2X3數量的不同層級中。
在一些實施例中，X1為二並且X2為三。
本公開的另一方面提供了一種用於形成三維(3D)記憶體元件的方法，包括：在基底上形成具有多個介電/導電層對的膜堆疊層；在所述膜堆疊層中形成包括多個通道結構的通道結構區；以及形成第一階梯區中的第一階梯結構和第二階梯區中的第二階梯結構，所述第一階梯結構和所述第二階梯結構中的每者包括沿第一方向佈置的多個劃分塊結構。第一垂直偏移定義了相鄰劃分塊結構之間的邊界，並且每個劃分塊結構包括沿不同於所述第一方向的第二方向佈置的多個階梯。每個階梯包括沿第一方向佈置的多個臺階。
在一些實施例中，所述方法還包括在所述通道結構區中形成包括沿所述第二方向佈置的X2數量的臺階的頂部選擇閘階梯結構。
在一些實施例中，形成所述第一階梯結構和所述第二階梯結構包括：在所述第一階梯區和所述第二階梯區中形成多個初始劃分臺階結構，每個初始劃分臺階結構包括沿所述第一方向佈置的X2數量的臺階，其中，每個臺階包括一該介電/導電層對。
在一些實施例中，形成所述多個初始劃分臺階結構包括：將具有2X1數量的第一劃分塊圖案的第一階梯劃分圖案遮罩設置在所述膜堆疊層上；以及 基於所述第一階梯劃分圖案遮罩使用蝕刻-修整工藝形成所述多個初始劃分臺階結構。
在一些實施例中，形成所述第一階梯結構和所述第二階梯結構還包括：在所述初始劃分臺階結構中的每者中形成X3數量的階梯，以在所述第一階梯區和所述第二階梯區中的每者中形成X1數量的劃分塊結構。
在一些實施例中，形成所述階梯包括：使用蝕刻-修整工藝，從而沿所述第二方向形成所述階梯。所述第一方向和所述第二方向相互垂直並且處於與所述介電/導電層對的介面表面平行的平面中。
在一些實施例中，所述蝕刻-修整工藝的每個迴圈中的蝕刻深度為一個臺階的厚度的2X2倍。
在一些實施例中，形成所述第一階梯結構和所述第二階梯結構還包括：設置第二階梯劃分圖案遮罩，以覆蓋至少兩個劃分塊結構，並且暴露至少兩個劃分塊結構；以及對暴露的至少兩個劃分塊結構蝕刻等於一個臺階的厚度的2X2X3倍的深度。
本領域技術人員根據本公開的描述、請求項和附圖能夠理解本公開的其它方面。
100:記憶體陣列結構
110:通道結構區
121、123:階梯區
130:基底
130f:正表面
131:絕緣膜
132:下選擇閘(LSG)
133、133-1、133-2、133-3:控制閘(字元線)
134:頂部選擇閘(TSG)
135:膜堆疊層
136:通道孔
137:記憶體膜
138:通道層
139:核心填充膜
140、140-1、140-2、140-3:記憶體單元
141:位元線(BL)
143:金屬互連線
144:摻雜源極線區
150:膜堆疊層
152:介電層
154:犧牲層
156:交替介電層對
200:方法
S210、S220、S230、S240、S250:操作
212:記憶體串
214:接觸結構
216-1、216-2:縫隙結構
300、500、700、900:結構
410:第一階梯遮罩
420:第二階梯遮罩
420-1:初始邊緣
420-2:第二邊緣
420-3:第三邊緣
430:第一階梯劃分圖案(SDP)遮罩
430-1:初始邊緣
430-2:第二邊緣
430-3:第三邊緣
462:第一劃分塊圖案
510:頂部臺階
520:頂部選擇閘(TSG)階梯結構
520-1、520-2、520-3:臺階
531:第二劃分臺階結構
531-1、531-2、531-3:臺階
533:第一劃分臺階結構
533-1、533-2、533-3:臺階
562:初始劃分塊結構
640:第三階梯遮罩
640-1:初始邊緣
640-X3:最終邊緣
701、702、703、704:階梯
701-1、701-2、701-3:臺階
701-2’、701-3’:臺階
702-1、702-2、702-3:臺階
703-1、703-2、703-3:臺階
704-1、704-2、704-3:臺階
762:第一劃分塊結構
764:第二劃分塊結構
766:第三劃分塊結構
768:第四劃分塊結構
850:第二階梯劃分圖案遮罩
850-1:邊緣
被併入本文並形成說明書的一部分的附圖例示了本公開的實施例並與文字描述一起進一步用以解釋本公開的原理，並且使相關領域的技術人員能夠做出和使用本公開。
圖1示出了根據一些實施例的示例性三維(3D)記憶體陣列結構的部分的透視圖； 圖2示出了根據一些實施例的用於形成包括具有多重劃分的階梯結構的3D記憶體元件的示例性方法的流程圖；圖3示出了根據一些實施例的3D記憶體元件的示例性結構的截面圖；圖4、圖6和圖8示出了根據一些實施例的圖2中所示的方法的某些製作階段中使用的示例性遮罩的頂視圖；以及圖5、圖7和圖9示出了根據一些實施例的圖2中所示的方法的某些階段處的3D記憶體元件的結構的透視圖。
在結合附圖考慮時，通過下文闡述的具體實施方式，本發明的特徵和優點將變得更加顯而易見，在附圖中，始終以類似的附圖標記標識對應的要素。在附圖中，類似的附圖標記一般指示等同的、功能上類似的和/或結構上類似的要素。在對應附圖標記中通過最左側數位指示首次出現該要素的附圖。
將參考附圖描述本公開的實施例。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這種短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍中。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或多個”可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“所述”的術語同樣可以被理解為傳達單數使用或傳達複數使用。此外，可以將術語“基於”理解為未必旨在傳達排他性的一組因素，並且相反可以允許存在未必明確描述的附加因素，其同樣至少部分地取決於上下文。
應當容易理解，本公開中的“在…上”、“在…上方”和“在…之上”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義。此外，“在…上方”或“在…之上”不僅表示“在”某物“上方”或“之上”，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層(即，直接在某物上)的含義。
此外，諸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相對術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了在附圖中所描繪的取向之外的在設備使用或工藝操作中的不同取向。設備可以以另外的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相對描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加後續材料層的材料。基底包括頂表面和底表面。基底的頂表面通常是形成半導體元件的地方，並且因此半導體元件形成於基底的頂側，除非另行指明。底表面與頂表面相對，並且因此基底的底側與基底的頂側相對。基底自身可以被圖案化。增加在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括寬範 圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層具有頂側和底側，其中，層的底側相對接近基底，並且頂側相對遠離基底。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何組的水平面之間。層可以水平、和/或沿傾斜表面延伸。基底可以是層，在其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成觸點、互連線和/或垂直互連接入(VIA))和一個或多個介電層。
如本文使用的，術語“標稱/標稱地”是指在產品或工藝的設計階段期間設置的用於部件或工藝操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造工藝或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)內變化。
在本公開中，術語“水平的/水平地/橫向的/橫向地”表示在標稱上平行於基底的橫向表面。在本公開中，術語“每個”可能未必僅僅表示“全部中的每個”，而是還可以表示“子集中的每個”。
如本文使用的，術語“3D記憶體”是指一種三維(3D)半導體元件，其在橫向取向的基底上具有垂直取向的記憶體單元電晶體串(在本文中被稱為 “記憶體串”，例如NAND串)，以使得所述記憶體串相對於基底在垂直方向上延伸。如本文使用的，術語“垂直/垂直地”表示標稱地垂直於基底的橫向表面。
在本公開中，為了便於描述，“臺階”用於指代沿垂直方向基本上具有相同高度的元件。例如，字元線和下層閘極介電層可以被稱為“臺階”，字元線和下層絕緣層可以一起被稱為“臺階”，基本上具有相同高度的字元線可以被稱為“字元線的臺階”，依此類推。
在一些實施例中，3D記憶體元件的記憶體串包括垂直延伸穿過多個導電層和介電層對的半導體柱(例如，矽通道)。多個導電層和介電層對在本文中又被稱為“交替導電和介電堆疊層”。導體層與半導體柱的相交能夠形成記憶體單元。交替導電和介電堆疊層的導電層可以在後段工序連接至字元線，其中，字元線可以電連接至一個或多個控制閘。出於例示的目的，以可互換的方式使用字元線和控制閘來描述本公開。半導體柱的頂部(例如，電晶體汲極區)可以連接至位元線(電連接一個或多個半導體柱)。字元線和位元線通常是相互垂直佈設的(例如，分別按行和按列)，從而形成記憶體的“陣列”，其又被稱為記憶體“塊”或者“陣列塊”。
記憶體“晶片”可以具有一個或多個記憶體“平面”，並且每個記憶體平面可以具有多個記憶體塊。陣列塊還可以被劃分成多個記憶體“頁”，其中，每個記憶體頁可以具有多個記憶體串。在快閃NAND記憶體元件中，可以對每一個記憶體塊執行擦除操作，並且可以對每一個記憶體頁執行讀取/寫入操作。陣列塊是記憶體元件中的執行存儲功能的核心區。為了實現更高的存儲密度，垂直3D記憶體堆疊層的數量被極大提高，從而增加了製造的複雜度和成本。
記憶體晶片具有被稱為週邊的另一區域，其為核心提供支援功能。週邊區包括很多數位信號電路、類比信號電路和/或混合信號電路，例如，行解碼器和列解碼器、驅動器、頁緩衝器、感測放大器、定時和控制、以及類似電 路。週邊電路使用主動和/或被動半導體元件，例如，電晶體、二極體、電容器、電阻器等，這對於本領域普通技術人員而言將是顯而易見的。
在3D記憶體元件架構中，將用於存儲資料的記憶體單元垂直堆疊，以形成堆疊存儲結構。3D記憶體元件可以包括形成在堆疊存儲結構的一側或多側上的階梯結構，以實現(例如)字元線扇出的目的，其中，堆疊存儲結構包括多個半導體通道，其中，半導體通道可以是垂直或水平的。隨著對更高存儲容量的需求持續增大，堆疊存儲結構的垂直層級的數量也增加。相應地，需要更厚的遮罩層，例如光阻(PR)層，以對具有增加的層級的階梯結構進行蝕刻。然而，遮罩層的厚度的增大可能使得對階梯結構的蝕刻控制更加困難。
在本公開中，階梯結構是指一組表面，其包括至少兩個水平表面(例如，沿x-y平面)和至少兩個(例如，第一和第二)垂直表面(例如，沿z軸)，以使每個水平表面鄰接至從水平表面的第一邊緣向上延伸的第一垂直表面，並且鄰接至從水平表面的第二邊緣向下延伸的第二垂直表面。水平表面中的每者被稱為階梯結構的“臺階”或“階梯”。在本公開中，水平方向可以指平行於基底(例如，提供用於在其上形成結構的製作平臺的基底)的頂表面的方向(例如，x軸或y軸)，並且垂直方向可以指垂直於所述結構的頂表面的方向(例如，z軸)。
階梯結構可以是通過使用形成於介電堆疊層之上的遮罩層反復蝕刻介電堆疊層而由介電堆疊層形成的。在一些實施例中，遮罩層可以包括光阻(PR)層。在本公開中，介電堆疊層包括多個交替佈置介電層對，並且每個介電層對的厚度為一個層級。換言之，介電層對中的每者在垂直方向上是一個層級的高度。在本公開中，術語“臺階”是指階梯結構的一個層級，並且術語“階梯”是指階梯結構的兩個或更多層級。臺階(或階梯)暴露介電層對的表面的一部分。在一些實施例中，每個介電層對包括第一材料層和第二材料層。在一些實 施例中，第一材料層包括絕緣材料層。在一些實施例中，第二材料包括將被導電材料層代替的犧牲材料層。在一些實施例中，每個介電層對可以在基底之上具有標稱上相同的高度，使得一組可以形成一個臺階。
在階梯結構的形成期間，對遮罩層進行修整(例如，從介電堆疊層的邊界向內遞增蝕刻)，並將其用作用於對介電堆疊層的暴露部分進行蝕刻的蝕刻遮罩。被修整的遮罩層的量可以與階梯的尺寸直接相關(例如，作為其決定因素)。可以使用適當蝕刻(例如，等向性乾蝕刻或濕蝕刻)獲得對遮罩層的修整。可以形成一個或多個遮罩層並且依次對其進行修整，以用於形成階梯結構。在對遮罩層進行修整之後，可以使用適當的蝕刻劑對每個介電層對進行蝕刻，以去除第一材料層和第二材料層兩者的一部分。
在一些實施例中，所形成的階梯結構可以包括多個劃分塊結構，每個劃分塊結構包括多個階梯，並且每個階梯可以包括多個臺階。多個劃分塊結構、多個階梯和多個臺階可以是沿不同方向佈置的。因而，能夠有效率地使用階梯結構的3D空間形成大量的臺階。在所公開的階梯結構的製作工藝期間，可以減小要使用的遮罩的厚度、要使用的遮罩的數量以及修整工藝的數量，由此提高每小時蝕刻晶片的數量(WPH)。
在形成階梯結構之後，可以去除遮罩層。在一些實施例中，第二材料層是導電材料層，並且因此可以是3D記憶體結構的閘極(或字元線)。在一些實施例中，階梯結構的第二材料層是犧牲材料層，並且之後可以被金屬/導體層(例如，鎢)替代，以形成3D記憶體結構的閘極(或字元線)。因而，多個介電層對可以變為介電/導電層對。
在互連形成工藝之後，階梯結構能夠提供作為字元線扇出的互連方案，以控制半導體通道。階梯結構中的介電/導電層對中的每者與半導體通道的部分相交。階梯結構中的導電材料層中的每者能夠控制半導體通道的部分。互 連形成工藝的示例包括在階梯結構之上設置或者以其它方式沉積諸如氧化矽、旋塗介電或者硼磷矽酸鹽玻璃(BPSG)的第二絕緣材料，並使第二絕緣材料平坦化。使階梯結構中的導電材料層中的每者暴露，以在平坦化的第二絕緣材料中打開多個接觸孔，並且利用諸如氮化鈦和鎢的一種或多種導電材料填充所述接觸孔，以形成多個VIA(垂直互連接入)結構。
為了便於描述，未討論記憶體元件的其它部分。在本公開中，“記憶體元件”是通稱術語，並且可以是記憶體晶片封裝、記憶體晶片或者記憶體晶片的任何部分。
儘管使用三維NAND元件作為示例，但是在各種應用和設計中，也可以將所公開的結構應用於類似或不同的半導體元件中，以(例如)改善金屬連接或佈線。所公開的結構的具體應用不應受到本公開的實施例的限制。
圖1示出了根據一些實施例的示例性三維(3D)記憶體陣列結構100的一部分的透視圖。記憶體陣列結構100包括基底130、基底130之上的絕緣膜131、絕緣膜131之上的下選擇閘(LSG)132的臺階、以及控制閘133(又被稱為“字元線(WL)”)的多個臺階，控制閘的多個臺階堆疊在LSG 132頂上，以形成交替導電層和介電層的膜堆疊層135。在圖1中為了清楚起見沒有示出與控制閘133的臺階相鄰的介電層。
每個臺階的控制閘133通過穿過膜堆疊層135的縫隙結構216-1和216-2分開。記憶體陣列結構100還包括控制閘133的堆疊層之上的頂部選擇閘(TSG)134的臺階。TSG 134、控制閘133和LSG 132的堆疊層又被稱為“閘極”。記憶體陣列結構100還包括處於基底130的位於相鄰LSG 132之間的部分中的摻雜源極線區144。記憶體陣列結構100可以包括通道結構區110以及處於通道結構區110的兩側上的兩個階梯區121、123。通道結構區110可以包括記憶體串212的陣列，每個記憶體串212包括多個堆疊的記憶體單元140。
每個記憶體串212包括垂直延伸穿過絕緣膜131以及由交替導電層和介電層構成的膜堆疊層135的通道孔136。記憶體串212還包括通道孔136的側壁上的記憶體膜137、記憶體膜137之上的通道層138、以及被通道層138包圍的核心填充膜139。記憶體單元140可以形成在控制閘133和記憶體串212的相交處。記憶體陣列結構100還包括處於TSG 134之上的連接至記憶體串212的多個位元線(BL)141。
記憶體陣列結構100還包括通過多個接觸結構214連接至閘極的多個金屬互連線143。在兩個階梯區121和123中，膜堆疊層135的邊緣被配置成階梯結構，以允許與閘極的每個臺階的電連接。在一些實施例中，階梯結構可以包括一組水平表面(例如，沿x-y平面)，它們在垂直方向(例如，沿z軸或z方向)上在相互之間具有距離。出於例示的目的，圖1僅示出了臺階沿x方向被配置為逐漸減小水平表面沿z方向的高度。要指出的是，可以在x方向和y方向這兩者上將階梯區121和123中的多個臺階配置為增大和/或減小水平表面沿z方向的高度。下文將聯繫附圖進一步詳細描述階梯區121和123中的多個臺階的示例性配置。
還要指出的是，在圖1中，出於例示的目的，示出了控制閘133-1、133-2和133-3的三個臺階連同TSG 134的一個臺階和LSG 132的一個臺階。在該示例中，每個記憶體串212可以包括分別對應於控制閘133-1、133-2和133-3的三個記憶體單元140-1、140-2和140-3。在一些實施例中，控制閘的數量和記憶體單元的數量可以超過三個，以提高存儲容量。記憶體陣列結構100還可以包括其它結構，例如，貫穿陣列觸點、TSG切口、公共源極觸點和虛設通道結構。為了簡單起見，在圖3中未示出這些結構。
隨著對NAND快閃記憶體中的更高存儲容量的需求，3D記憶體單元140或者字元線133的垂直臺階的數量也相應增大，從而導致更高的工藝複雜度和更高的製造成本。在增加記憶體陣列結構100的記憶體單元140或字元線133的臺 階時，在階梯結構中沿一個方向形成多個臺階將變得更有挑戰性，並且在階梯結構上形成接觸結構214也變得更有挑戰性。
例如，為了在大量的垂直堆疊字元線(閘極)上形成接觸結構214，需要高深寬比蝕刻來形成接觸孔。在延長的高深寬比蝕刻期間，階梯結構的下部層級上的接觸孔的臨界尺寸(CD)可能比階梯結構的頂部層級上的接觸孔的CD大得多。此外，階梯結構的下部層級上的接觸孔的輪廓可能具有大的弓彎。接觸結構之間的大的CD偏差和弓彎輪廓不僅因金屬裝載差異而引起記憶體性能變化，而且還可能因相鄰接觸結構之間的電氣短路而造成產率損耗。
作為另一示例，在一些現有的記憶體陣列結構中，兩個階梯區121和123之一常常被用作不用於記憶體單元閘極連接的虛設階梯區。也就是說，僅在兩個階梯區121和123中的一個階梯區中形成多個接觸孔。因而，階梯結構的利用效率只有50%。此外，僅使用兩個階梯區121和123中的一個階梯區使階梯結構的y方向上的劃分結構減小了一半，從而導致需要更多遮罩。
因此，在本公開中，公開了解決上述挑戰的用於3D記憶體元件的具有多重劃分的階梯結構及其製作方法。參考圖2，其示出了根據一些實施例的用於形成包括具有多重劃分的階梯結構的3D記憶體元件的示例性方法200的流程圖。應當理解，方法200中所示的工藝操作並不具有排他性，並且也可以在所例示的工藝操作中的任何工藝操作之前、之後或之間執行其它工藝操作。在一些實施例中，示例性方法200的一些工藝操作可以被省略或者可以包括此處為了簡單起見未描述的其它工藝操作。在一些實施例中，方法200的工藝操作可以是按照不同循序執行的，和/或可以發生變化。圖3-9示出了根據本公開的一些實施例的在圖2中所示的方法200的某些製作階段處的示例性3D記憶體元件的各種結構的示意圖。
如圖2所示，方法200可以開始於S210，其中，可以將包括多個交替 介電層對的膜堆疊層設置在基底上。圖3示出了根據一些實施例的3D記憶體元件的示例性結構300的截面圖，其中，結構300包括基底130和膜堆疊層150。圖2的截面圖是沿圖1中的WL方向(或x方向)取得的。
基底130能夠提供用於形成後續結構的平臺。在一些實施例中，基底130可以是具有任何適當結構的任何適當半導體基底，例如，單晶單層矽基底、多晶矽單層基底、多晶矽和金屬多層基底等。基底130可以包括任何其它適當材料，例如，矽鍺、碳化矽、絕緣體上矽(SOI)、絕緣體上鍺(GOI)、玻璃、氮化鎵、砷化鎵、III-V化合物和/或其任何組合。
基底130的正表面130f在文中又被稱為基底的“主表面”或“頂表面”。可以將材料層設置在基底的正表面130f上。“最頂”層或“上”層是離基底的正表面130f最遠或者較遠的層。“最底”層或“下”層是離基底的正表面130f最近或者較近的層。在一些實施例中，基底130還可以包括正表面130f上的絕緣膜。
膜堆疊層150沿平行於基底130的正表面130f的橫向方向延伸。膜堆疊層150包括交替堆疊在彼此上的介電層152(又稱為“第一介電層”)和犧牲層154(又稱為“第二介電層”)，其中，介電層152可以被配置為膜堆疊層150的最底層和最頂層。在該配置中，每個犧牲層154可以夾在兩個介電層152之間，並且每個介電層152可以夾在兩個犧牲層154之間(除了最底層和最頂層之外)。
介電層152和下層犧牲層154又被稱為交替介電層對156。膜堆疊層150的形成可以包括將介電層152設置為均具有相同的厚度或者具有不同的厚度。例如，介電層152的示例性厚度可以在從10nm到500nm的範圍內。類似地，犧牲層154可以均具有相同厚度或者可以具有不同厚度。例如，犧牲層154的示例性厚度可以在從10nm到500nm的範圍內。儘管在圖3中的膜堆疊層150中僅例示了總共21個層，但是應當理解，這只是為了例示性目的，並且可以在膜堆疊層150中包含 任何數量的層。在一些實施例中，膜堆疊層150可以包括除了介電層152和犧牲層154之外的層，並且可以由不同材料構成並且具有不同厚度。
在一些實施例中，介電層152包括任何適當絕緣材料，例如，氧化矽、氮氧化矽、氮化矽、TEOS或者具有F、C、N和/或H併入的氧化矽。介電層152還可以包括高k介電材料，例如，氧化鉿、氧化鋯、氧化鋁、氧化鉭或者氧化鑭膜。在基底130上形成介電層152可以包括任何適當的沉積方法，諸如化學氣相沉積(CVD)、物理氣相沉積(PVD)、電漿增強CVD(PECVD)、快速熱化學氣相沉積(RTCVD)、低壓化學氣相沉積(LPCVD)、濺射、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、高密度電漿CVD(HDP-CVD)、熱氧化、氮化、任何其它適當沉積方法和/或它們的組合。
在一些實施例中，犧牲層154包括不同於介電層152並且能夠被有選擇地去除的任何適當材料。例如，犧牲層154可以包括氧化矽、氮氧化矽、氮化矽、TEOS、多晶矽、多晶鍺、多晶鍺矽及其任何組合。在一些實施例中，犧牲層154還包括非晶半導體材料，例如，非晶矽或非晶鍺。犧牲層154可以是使用與介電層152類似的技術設置的，所述技術例如是CVD、PVD、ALD、熱氧化或氮化、或者它們的任何組合。
在一些實施例中，犧牲層154可以被導電層替代，其中，所述導電層可以包括任何適當材料，例如，多晶矽、多晶鍺、多晶鍺矽或其任何組合。在一些實施例中，導電層也可以包括非晶半導體材料，例如，非晶矽、非晶鍺或其任何組合。在一些實施例中，導電層的多晶或非晶材料可以併入有任何適當類型的摻雜劑，例如硼、磷或砷，以提高材料的導電性。導電層的形成可以包括任何適當的沉積方法，例如，CVD、RTCVD、PECVD、LPCVD、MOCVD、HDP-CVD、PVD、AID或其任何組合。在一些實施例中，多晶半導體材料可以以非晶狀態沉積，並通過後續熱處理轉化為多晶。在一些實施例中，可以在沉 積多晶或非晶半導體材料時，通過同時流動化學氣體(例如，二硼烷(B2H6)或磷化氫(PH3))而通過原位摻雜併入導電層中的摻雜劑。還可以使用用於3D結構的其它摻雜技術(例如，電漿摻雜)來提高導電層的導電性。在一些實施例中，在摻雜劑併入之後，可以執行高溫退火工藝，以活化導電層中的摻雜劑。在一些實施例中，介電層152可以是氧化矽，並且導電層可以是多晶矽。在本公開中，犧牲層154是作為示例示出的。然而，對於下文描述的結構和方法而言，本領域技術人員可以利用導電層替代犧牲層154。
在一些實施例中，沿圖3所示的x方向，3D記憶體元件的結構300可以包括通道結構區110以及處於通道結構區110的兩側上的兩個階梯區121、123。通道結構區110可以用於形成記憶體串的陣列，每個記憶體串包括多個堆疊的記憶體單元，如上文聯繫圖1所述。兩個階梯區121和123可以用於在下文詳細描述的後續工藝中形成階梯結構。應當指出，出於例示的目的，通道結構區110的寬度小於圖3中的兩個階梯區121和123的寬度。然而，圖3所示的不同部件之間的尺寸關係不限制本公開的範圍。
返回參考圖2，方法200可以進行至操作S220，其中，可以形成與第一階梯區相鄰的頂部選擇閘階梯，從而在第一階梯區和第二階梯區之間產生z方向上的垂直偏移。圖4示出了根據一些實施例的在操作S220和S230中使用的示例性遮罩的頂視圖，並且圖5示出了根據一些實施例的3D記憶體元件的結構500的透視圖。
如圖5所示，在一些實施例中，操作S220可以包括在通道結構區110中形成頂部臺階510。如圖4所示，可以使用第一階梯遮罩410覆蓋通道結構區110，並且暴露第一和第二階梯區123和121。在一些實施例中，第一階梯遮罩410可以包括光阻或碳基的聚合物材料，並且可以是使用諸如曝光的圖案化工藝形成的。在一些實施例中，第一階梯遮罩410還可以包括硬遮罩，例如，氧化矽、 氮化矽、TEOS、含矽抗反射塗層(SiARC)、非晶矽或者多晶矽。可以使用諸如使用O2或CF4化學製劑的反應離子蝕刻(RIE)的蝕刻工藝對硬遮罩進行圖案化。此外，第一階梯遮罩410可以包括光阻和硬遮罩的任何組合。
可以執行蝕刻工藝，以在暴露的第一和第二階梯區123和121兩者中，從頂部去除至少一個介電層對156。蝕刻深度是由頂部臺階510的厚度確定的。在一些實施例中，頂部臺階510的厚度可以是一個交替介電層對156的總厚度。在該示例中，用於介電層152的蝕刻工藝可以具有相對於犧牲層154的高選擇性，和/或反之亦然。相應地，下面的交替介電層對156可以充當蝕刻停止層。並且結果，可以在通道結構區110中形成頂部臺階510，如圖5所示。
在一些實施例中，可以使用諸如反應離子蝕刻(RIE)或其它乾蝕刻工藝的非等向性蝕刻操作蝕刻出頂部臺階510。在一些實施例中，介電層152是氧化矽。在該示例中，對氧化矽的蝕刻可以包括使用氟基的氣體和/或任何其它適當氣體的RIE，例如，氟基的氣體可以是氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6。在一些實施例中，可以通過諸如氫氟酸或者氫氟酸和乙二醇的混合物的濕化學製劑來去除氧化矽層。在一些實施例中，可以使用定時蝕刻方案。在一些實施例中，犧牲層154是氮化矽。在該示例中，對氮化矽的蝕刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其組合的RIE。用以去除單層的方法和蝕刻劑不應受到本公開的實施例的限制。在一些實施例中，在蝕刻工藝之後，可以使用諸如利用O2或CF4電漿的乾蝕刻或者利用抗蝕劑/聚合物剝離劑(例如，基於溶劑的化學製劑)的濕蝕刻的技術去除第一階梯遮罩410。
如圖5所示，在一些實施例中，操作S220還可以包括在通道結構區110的與第一階梯區123相鄰的一個邊緣處形成頂部選擇閘(TSG)階梯結構520。在一些實施例中，TSG階梯結構520可以包括沿x方向配置的三個臺階520-1、520-2和520-3。
如圖4所示，最初可以使用第二階梯遮罩420覆蓋通道結構區110和第二階梯區121，並暴露第一階梯區123。在一些實施例中，第二階梯遮罩420可以包括光阻或碳基的聚合物材料，並且可以是使用如曝光的圖案化工藝形成的。在一些實施例中，第二階梯遮罩420還可以包括硬遮罩，例如，氧化矽、氮化矽、TEOS、含矽抗反射塗層(SiARC)、非晶矽或者多晶矽。可以使用諸如使用O2或CF4化學製劑的反應離子蝕刻(RIE)的蝕刻工藝對硬遮罩進行圖案化。此外，第二階梯遮罩420可以包括光阻和硬遮罩的任何組合。
TSG階梯結構520可以是通過使用第二階梯遮罩420對暴露的第一階梯區123中的膜堆疊層150施加重複蝕刻-修整工藝(例如，三次蝕刻-修整工藝)而形成的。蝕刻-修整工藝包括蝕刻工藝和修整工藝。在蝕刻工藝期間，可以在暴露的第一階梯區123中從頂部去除至少一個交替介電層對156。蝕刻深度是由TSG階梯結構520的每個臺階的厚度確定的。在一些實施例中，TSG階梯結構520的每個臺階的厚度可以是一個交替介電層對156的厚度。在該示例中，用於介電層152的蝕刻工藝可以具有相對於犧牲層154的高選擇性，和/或反之亦然。相應地，下面的交替介電層對156可以充當蝕刻停止層。並且結果，能夠在每個蝕刻-修整迴圈期間形成TSG階梯結構520的一個臺階(例如，520-1、520-2或520-3)。
在一些實施例中，可以使用諸如反應離子蝕刻(RIE)或其它乾蝕刻工藝的非等向性蝕刻操作來蝕刻TSG階梯結構520的每個臺階(例如，520-1、520-2或520-3)。在一些實施例中，介電層152是氧化矽。在該示例中，對氧化矽的蝕刻可以包括使用氟基的氣體和/或任何其它適當氣體的RIE，例如，所述氟基的氣體可以是氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6。在一些實施例中，可以通過諸如氫氟酸或者氫氟酸和乙二醇的混合物的濕化學製劑來去除氧化矽層。在一些實施例中，可以使用定時蝕刻方案。在一些實施例中，犧牲層154是氮化矽。在該示例中，對氮化矽的蝕刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、 BCl3和/或其組合的RIE。用以去除單層的方法和蝕刻劑不應受到本公開的實施例的限制。
修整工藝包括對第二階梯遮罩420施加適當蝕刻工藝(例如，等向性乾蝕刻或者濕蝕刻)，從而可以在平行於基底130的正表面130f的x-y平面中的方向上將第二階梯遮罩420沿橫向向後拉。根據圖4中的俯視圖，可以從通過(例如)來自曝光的光阻所定義的初始圖案對第二階梯遮罩420向內且遞增地蝕刻。在該示例中，可以朝第二邊緣420-2並且然後朝第三邊緣420-3對第二階梯遮罩420的初始邊緣420-1遞增地修整。在蝕刻修整工藝處在x方向上的橫向後拉尺寸確定TSG階梯結構520的每個臺階在x方向上的橫向尺寸。在一些實施例中，TSG階梯結構520的每個臺階在x方向上可以具有不同或相同的橫向尺寸。
在一些實施例中，對第二階梯遮罩420的修整可以在x-y平面中的所有方向上是等向性的。在一些實施例中，TSG階梯結構520的每個臺階在x方向上的橫向尺寸可以處於10nm和100nm之間。在一些實施例中，修整工藝可以包括乾蝕刻，例如，使用O2、Ar、N2等的RIE。在對第二階梯遮罩420進行修整之後，暴露頂部臺階510的最頂表面的一個部分，並且頂部臺階510的其餘部分仍然被第二階梯遮罩420覆蓋。下一個迴圈的蝕刻-修整工藝繼續進行蝕刻工藝。
通過將蝕刻-修整工藝重複三次，能夠在頂部臺階510和第一階梯區123之間從頂部到底部形成TSG階梯結構520的三個臺階520-1、520-2或520-3。在蝕刻-修整工藝期間，第二階梯遮罩420中的一些可以被消耗掉，並且第二階梯遮罩420的厚度可以減小。在形成TSG階梯結構520之後，可以使用諸如利用O2或CF4電漿的乾蝕刻或者利用抗蝕劑/聚合物剝離劑(例如，基於溶劑的化學製劑)的濕蝕刻的技術來去除第二階梯遮罩420。
返回參考圖2，方法200可以進行至操作S230，其中，可以在第一階梯區中形成第一劃分臺階結構，並且可以在第二階梯區中形成第二劃分臺階結 構。在一些實施例中，如圖5所示，由於TSG階梯結構520的原因，第一階梯區123中的第一劃分臺階結構533可以比第二階梯區121中的第二劃分臺階結構531低三個臺階。
在一些實施例中，可以使用第一階梯劃分圖案遮罩430形成第一劃分臺階結構533和第二劃分臺階結構531。如圖4所示，第一階梯劃分圖案(SDP)遮罩430可以用於覆蓋通道結構區110以及兩個階梯區121和123的與通道結構區110相鄰的部分，並且暴露兩個階梯區121和123的其它部分。第一階梯劃分圖案遮罩430可以包括在x方向上延伸到兩個階梯區121和123兩者中並且沿y方向佈置的多個第一劃分塊圖案462。在圖4中，在每一側示出了兩個第一劃分塊圖案462作為示例。在一些其它實施例中，第一階梯劃分圖案遮罩430在每一側上可以包括X1數量的第一劃分塊圖案462，其中，X1是等於或者大於2的整數(例如，2、3、4等)。
在一些實施例中，第一階梯劃分圖案遮罩430可以包括光阻或碳基的聚合物材料，並且可以是使用諸如曝光的圖案化工藝形成的。在一些實施例中，第一階梯劃分圖案遮罩430還可以包括硬遮罩，例如，氧化矽、氮化矽、TEOS、含矽抗反射塗層(SiARC)、非晶矽或者多晶矽。可以使用諸如使用O2或CF4化學製劑的反應離子蝕刻(RIE)的蝕刻工藝對硬遮罩進行圖案化。此外，第一階梯劃分圖案遮罩430可以包括光阻和硬遮罩的任何組合。
第一劃分臺階結構533和第二劃分臺階結構531可以是通過使用第一階梯劃分圖案遮罩430對第一階梯區123和第二階梯區121中的膜堆疊層150施加兩次蝕刻-修整工藝而形成的。蝕刻-修整工藝包括蝕刻工藝和修整工藝。在蝕刻工藝期間，可以去除膜堆疊層150的具有暴露表面的部分。蝕刻深度由第一劃分臺階結構533和第二劃分臺階結構531的每個臺階的厚度確定。在一些實施例中，臺階的厚度可以是一個交替介電層對156的厚度。在該示例中，用於介電層152 的蝕刻工藝可以具有相對於犧牲層154的高選擇性，和/或反之亦然。相應地，下面的交替介電層對156可以充當蝕刻停止層。並且結果，可以在每個蝕刻-修整迴圈期間形成一個臺階。
在一些實施例中，可以使用諸如反應離子蝕刻(RIE)或其它乾蝕刻工藝的非等向性蝕刻來蝕刻第一劃分臺階結構533和第二劃分臺階結構531的臺階。在一些實施例中，介電層152是氧化矽。在該示例中，對氧化矽的蝕刻可以包括使用氟基的氣體和/或任何其它適當氣體的RIE，例如，所述氟基的氣體可以是氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6。在一些實施例中，可以通過諸如氫氟酸或者氫氟酸和乙二醇的混合物的濕化學製劑來去除氧化矽層。在一些實施例中，可以使用定時蝕刻方案。在一些實施例中，犧牲層154是氮化矽。在該示例中，對氮化矽的蝕刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其組合的RIE。用以去除單層的方法和蝕刻劑不應受到本公開的實施例的限制。
修整工藝包括對第一階梯劃分圖案遮罩430施加適當蝕刻工藝(例如，等向性乾蝕刻或者濕蝕刻)，從而可以在平行於基底130的正表面130f的x-y平面中的方向上將第一階梯劃分圖案遮罩430沿橫向向後拉。在一些實施例中，修整工藝包括乾蝕刻，例如，使用O2、Ar、N2等的RIE。根據圖4中的俯視圖，可以在第一階梯區123和第二階梯區121兩者中從初始邊緣430-1朝向最終邊緣430-2向內蝕刻第一階梯劃分圖案遮罩430。蝕刻修整工藝處的橫向後拉尺寸確定第一劃分臺階結構533和第二劃分臺階結構531的每個臺階的橫向尺寸。
在一些實施例中，第一劃分臺階結構533和第二劃分臺階結構531的每個臺階在x方向和/或y方向上可以具有不同或相同的橫向尺寸。在一些實施例中，對第一階梯劃分圖案遮罩430的修整可以在x-y平面中的所有方向上是等向性的，從而每個臺階在x方向和y方向上的寬度可以是相同的，並且處於10nm和 100nm的範圍內。
通過將蝕刻-修整工藝重複兩次，能夠在第一階梯區123中形成包括三個臺階533-1、533-2和533-3的第一劃分臺階結構533，並且能夠在第二階梯區121中形成包括三個臺階531-1、531-2和531-3的第二劃分臺階結構531，如圖5所示。第一劃分臺階結構533的臺階533-1比第二劃分臺階結構531的臺階531-1低三個臺階。第一劃分臺階結構533的臺階533-2比第二劃分臺階結構531的臺階531-2低三個臺階。第一劃分臺階結構533的臺階533-3比第二劃分臺階結構531的臺階531-3低三個臺階。
要指出的是，沿z方向的臺階差是由TSG階梯結構520的臺階數量確定的。在一些實施例中，TSG階梯結構520的臺階數為X2，其為大於或者等於3的整數。在這種情況下，分別在第一劃分臺階結構533和第二劃分臺階結構531中的每者中形成相同的X2數量的臺階。也就是說，第一劃分臺階結構533和第二劃分臺階結構531中的第一臺階的數量不受限制。
如圖5所示，第一劃分臺階結構533和第二劃分臺階結構531每者可以分別包括兩個初始劃分塊結構562，所述初始劃分塊結構562沿x方向延伸並且沿y方向週期性佈置。每個初始劃分塊結構562對應於一個第一劃分塊圖案462，並且能夠用於在後續工藝中形成劃分階梯塊結構。要指出的是，第一劃分臺階結構533或者第二劃分臺階結構531中的初始劃分塊結構562的數量可以是由第一階梯劃分圖案遮罩430的第一劃分塊圖案462的數量X1(例如，2、3、4等)確定的。
在蝕刻-修整工藝期間，第一階梯劃分圖案遮罩430中的一些可以被消耗掉，並且第一階梯劃分圖案遮罩430的厚度可以減小。在蝕刻-修整工藝之後，可以通過使用諸如利用O2或CF4電漿的乾蝕刻或者利用抗蝕劑/聚合物剝離劑(例如，基於溶劑的化學製劑)的濕蝕刻的技術來去除第一階梯劃分圖案遮罩430。
返回參考圖2，方法200可以進行至操作S240，其中，可以在第一劃 分臺階結構和第二劃分臺階結構中形成多個階梯。圖6示出了根據一些實施例的在操作S220-S240中使用的示例性遮罩的頂視圖，並且圖7示出了根據一些實施例的在操作S240之後的3D記憶體元件的結構700的透視圖。
如圖7所示，階梯(例如，701、702、703、704等)可以沿x方向佈置。每個階梯可以包括沿y方向佈置的多個臺階(例如，701-1、701-2、701-3等)。要指出的是，階梯701、702、703、704等可以分別交替地佈置在第一階梯區123和第二階梯區121中。因而，在如圖7所示的一些實施例中，相鄰階梯(例如，701和703、702和704等)在z方向上具有六個臺階的垂直偏移。也就是說，如果TSG階梯結構520的臺階數量為X2，那麼沿x方向的相鄰臺階(例如，701-1和703-1、702-2和704-2等)在z方向上具有2X2數量的臺階的垂直偏移，並且沿y方向的相鄰臺階(例如，701-1和701-2、702-2和702-3等)在z方向上具有一個臺階的垂直偏移。
在一些實施例中，多個階梯701、702、703、704等可以是通過使用設置在通道結構區110以及第一階梯區123和第二階梯區121的部分之上的第三階梯遮罩640形成的。如圖6所示，第三階梯遮罩640包括兩個初始邊緣640-1，其覆蓋第一階梯區123中的第一劃分臺階結構533以及第二階梯區121中的第二劃分臺階結構531的部分並且都沿y方向平行延伸。
在一些實施例中，第三階梯遮罩640可以包括光阻或碳基的聚合物材料，並且可以是使用諸如曝光的圖案化工藝形成的。在一些實施例中，第三階梯遮罩640還可以包括硬遮罩，例如，氧化矽、氮化矽、TEOS、含矽抗反射塗層(SiARC)、非晶矽或者多晶矽。可以使用諸如使用O2或CF4化學製劑的反應離子蝕刻(RIE)的蝕刻工藝對硬遮罩進行圖案化。此外，第二階梯遮罩420可以包括光阻和硬遮罩的任何組合。
多個階梯701、702、703、704等可以是通過使用第三階梯遮罩640對 第一階梯區123中的第一劃分臺階結構533以及第二階梯區121中的第二劃分臺階結構531的暴露部分施加重複的蝕刻-修整工藝(例如，三次蝕刻-修整工藝)而形成的。蝕刻-修整工藝包括蝕刻工藝和修整工藝。在蝕刻工藝期間，可以從第一階梯區123中的第一劃分臺階結構533以及第二階梯區121中的第二劃分臺階結構531的暴露表面的頂部去除2X2數量的交替介電層對156。蝕刻深度確定每個階梯的厚度。並且結果，在每個蝕刻-修整迴圈期間，可以在第一階梯區123和第二階梯區121中的每者中形成一個階梯。兩個階梯都具有一個臺階的厚度的2X2倍的厚度，並且形成于第一階梯區123中的階梯比形成于第二階梯區121中的階梯低了一個臺階的厚度的X2倍的深度。
在一些實施例中，可以使用諸如反應離子蝕刻(RIE)或其它乾蝕刻的非等向性蝕刻來蝕刻階梯。在一些實施例中，介電層152是氧化矽膜。在該示例中，對氧化矽膜的蝕刻可以包括使用氟基的氣體和/或任何其它適當氣體的RIE，例如，所述氟基的氣體可以是氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6。在一些實施例中，可以通過諸如氫氟酸或者氫氟酸和乙二醇的混合物的濕化學製劑來去除氧化矽層。在一些實施例中，可以使用定時蝕刻方案。在一些實施例中，犧牲層154是氮化矽膜。在該示例中，對氮化矽膜的蝕刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其組合的RIE。用以去除單層的方法和蝕刻劑不應受到本公開的實施例的限制。
修整工藝包括對第三階梯遮罩640施加適當蝕刻工藝(例如，等向性乾蝕刻或者濕蝕刻)，從而可以在平行於基底130的正表面130f的x-y平面中的方向上將第三階梯遮罩640沿橫向向後拉。根據圖6中的俯視圖，可以從通過(例如)來自曝光的光阻所定義的初始圖案向內且遞增地蝕刻第三階梯遮罩640。在該示例中，可以朝向最終邊緣640-X3對第三階梯遮罩640的初始邊緣640-1遞增地修整，其中，X3是整數，其確定在第一階梯區123和第二階梯區121中的每者中從頂 部到底部能夠形成的階梯的數量。在圖6和圖7所示的示例中，X3等於六，但是其可以是大於3的任何其它整數。在蝕刻修整工藝處在x方向上的橫向後拉尺寸確定每個階梯在x方向上的橫向尺寸。在一些實施例中，每個階梯在x方向上可以具有不同或相同的橫向尺寸。
在一些實施例中，對第三階梯遮罩640的修整可以在x-y平面中的所有方向中是等向性的。在一些實施例中，每個階梯在x方向上的橫向尺寸可以處於10nm和100nm之間。在一些實施例中，修整工藝可以包括乾蝕刻，例如，使用O2、Ar、N2等的RIE。在對第三階梯遮罩640進行修整之後，第一階梯區123中的第一劃分臺階結構533以及第二階梯區121中的第二劃分臺階結構531的最頂表面的部分被暴露，並且第一階梯區123中的第一劃分臺階結構533以及第二階梯區121中的第二劃分臺階結構531的其它部分仍然被第三階梯遮罩640覆蓋。下一個迴圈的蝕刻-修整工藝繼續進行蝕刻工藝。
通過將蝕刻-修整工藝重複三次，能夠在第一階梯區123和第二階梯區121中的每者中從頂部到底部形成X3數量的階梯。因而，多個初始劃分塊結構562變成第一階梯區123中的多個第一劃分塊結構762和第二階梯區121中的多個第二劃分塊結構764。每個第一劃分塊結構762或者第二劃分塊結構764包括在x方向上佈置的X3數量的階梯，如圖7所示。每個階梯可以包括(2X2-1)數量的臺階，它們分別分佈在X2數量的層級中，並且在y方向上對稱佈置。在一個示例中，如圖7所示，X2為三，並且階梯701包括五個臺階701-1、701-2、701-2’、701-3和701-3’。臺階701-2和701-2’處於同一級中，並且在y方向上相對於臺階701-1被對稱設置。類似地，臺階701-3和701-3’處於同一層級中，並且在y方向上相對於臺階701-1被對稱設置。
在蝕刻-修整工藝期間，第三階梯遮罩640中的一些可以被消耗掉，並且第三階梯遮罩640的厚度可以減小。在形成第一階梯區123和第二階梯區121中 的多個階梯之後，可以通過使用諸如利用O2或CF4電漿的乾蝕刻或者利用抗蝕劑/聚合物剝離劑(例如，基於溶劑的化學製劑)的濕蝕刻的技術來去除第三階梯遮罩640。
返回參考圖2，方法200可以進行至操作S250，其中，可以在第一階梯區和第二階梯區中形成多個劃分塊結構。圖8示出了根據一些實施例的在操作S220-S250中使用的示例性遮罩的頂視圖，並且圖9示出了根據一些實施例的在操作S250之後的3D記憶體元件的結構900的透視圖。
在一些實施例中，可以通過使用第二階梯劃分圖案遮罩850形成多個劃分塊結構。如圖7所示，可以使用第二階梯劃分圖案遮罩850覆蓋通道結構區110以及第一階梯區123中的至少一個第一劃分塊結構762和第二階梯區121中的至少一個第二劃分塊結構764。第二階梯劃分圖案遮罩850還可以暴露第一階梯區123中的至少一個第一劃分塊結構762和第二階梯區121中的至少一個第二劃分塊結構764。
如圖7所示，第二階梯劃分圖案遮罩850可以具有T形形狀，該形狀具有在x方向上延伸的兩個臂，以覆蓋第一階梯區123中的至少一個第一劃分塊結構762和第二階梯區121中的至少一個第二劃分塊結構764。也就是說，第二階梯劃分圖案遮罩850可以具有邊緣850-1，邊緣850-1均沿x方向延伸並且大於第一劃分塊結構762或者第二劃分塊結構764中的多個階梯的總寬度。
在一些實施例中，第二階梯劃分圖案遮罩850可以包括光阻或碳基的聚合物材料，並且可以是使用諸如曝光的圖案化工藝形成的。在一些實施例中，第一階梯劃分圖案遮罩430還可以包括硬遮罩，例如，氧化矽、氮化矽、TEOS、含矽抗反射塗層(SiARC)、非晶矽或者多晶矽。可以使用諸如使用O2或CF4化學製劑的反應離子蝕刻(RIE)的蝕刻工藝對硬遮罩進行圖案化。此外，第二階梯劃分圖案遮罩850可以包括光阻和硬遮罩的任何組合。
可以通過蝕刻工藝去除第一階梯區123中的暴露的一個第一劃分塊結構762和第二階梯區121中的暴露的一個第二劃分塊結構764的部分而形成如圖9所示的第三劃分塊結構766和第四劃分塊結構768。蝕刻深度由第一劃分塊結構762或第二劃分塊結構764中的多個階梯的總厚度確定。在一些實施例中，蝕刻深度可以是一個交替介電層對156的厚度的2X2X3倍。在如圖9所示的示例中，蝕刻深度可以等於36個臺階的厚度。
在一些實施例中，蝕刻工藝可以包括諸如反應離子蝕刻(RIE)或其它乾蝕刻工藝的非等向性蝕刻。在一些實施例中，介電層152是氧化矽。在該示例中，對氧化矽的蝕刻可以包括使用氟基的氣體和/或任何其它適當氣體的RIE，例如，所述氟基的氣體可以是氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6。在一些實施例中，可以通過諸如氫氟酸或者氫氟酸和乙二醇的混合物的濕化學製劑來去除氧化矽層。在一些實施例中，可以使用定時蝕刻方案。在一些實施例中，犧牲層154是氮化矽。在該示例中，對氮化矽的蝕刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其組合的RIE。用以去除單層的方法和蝕刻劑不應受到本公開的實施例的限制。
在蝕刻工藝之後，可以形成第三劃分塊結構766和第四劃分塊結構768，如圖9所示。在一些其它實施例中，可以通過使用蝕刻-修整工藝形成四個以上的劃分塊結構。例如，如果在第一階梯區123中有三個第一劃分塊結構762並且在第二階梯區121中有三個第二劃分塊結構764，那麼第二階梯劃分圖案遮罩850可以首先覆蓋兩個第一劃分塊結構762和兩個第二劃分塊結構764，並且暴露一個第一劃分塊結構762和一個第二劃分塊結構764。在用以從暴露表面去除某一深度以形成四個劃分塊結構的一個蝕刻工藝之後，可以對第二階梯劃分圖案遮罩850進行修整，以覆蓋一個第一劃分塊結構762和一個第二劃分塊結構764，並且暴露兩個第一劃分塊結構762和兩個第二劃分塊結構764。也就是說，可以在y 方向上向接下來的第一劃分塊結構762和第二劃分塊結構764的邊界將邊緣850-1橫向後拉。隨後的蝕刻工藝能夠形成六個劃分塊結構。
因而，能夠在第一階梯區123和第二階梯區121中形成四個或更多劃分塊結構。在一些實施例中，劃分塊結構的數量可以等於第一階梯劃分圖案遮罩430的第一劃分塊圖案462的數量X1，如上文聯繫圖4所述。每個劃分塊結構可以包括在x方向上佈置的X3數量的階梯。每個階梯可以包括(2X2-1)數量的臺階，它們分別分佈在X2數量的層級中，並且在y方向上對稱佈置。在如圖9所示的一個示例中，3D記憶體元件的結構900可以包括四個劃分塊結構762、764、766和768。每個劃分塊結構包括六個階梯，並且每個階梯包括處於三個層級中的五個臺階。
在一些實施例中，如圖9所示的分別處於通道結構區110的相對側並且在y方向上佈置在相同位置中的兩個相對的劃分塊結構可以在z方向上具有等於X2數量的臺階(或者X2數量的交替介電層對)的高度的垂直偏移。在如圖9所示的一個示例中，X2等於三，因而第一劃分塊結構762中的一個臺階比第二劃分塊結構764中的對應臺階(在y方向上位於相同位置中)低三個臺階。
在一些實施例中，位於通道結構區110的同一側並且在x方向上佈置在相同位置中的兩個相鄰劃分塊結構(例如圖9中所示的764和768)可以在z方向上具有等於2X2X3數量的臺階(或者2X2X3數量的交替介電層對)的高度的垂直偏移。在圖9所示的一個示例中，X2等於三，並且X3等於六，因而第二劃分塊結構764和第四劃分塊結構768之間的在z方向上的垂直偏移為三十六個臺階。
在一些實施例中，多個劃分塊結構中的多個臺階可以分佈在2X1X2X3數量的不同層級中，其中，X1是劃分塊結構的數量，X2是TSG階梯結構的臺階的數量，並且X3是每個劃分塊結構中的階梯的數量。多個劃分塊結構中的多個臺階的總數可以是2X1(2X2-1)X3。
例如，如圖9所示，X1等於二，X2等於三，並且X3等於六。因而，多 個劃分塊結構762、764、766和768中的臺階的層級的總數為72。如果對包括頂部臺階和TSG階梯結構的臺階的臺階從頂部到底部進行編號(同一層級中的兩個臺階具有相同編號)，那麼頂部臺階為第1；TSG階梯結構包括臺階第2-4；第二劃分塊結構764包括臺階第5-7、11-13、17-19、23-25、29-31以及35-37；第一劃分塊結構762包括臺階第8-10、14-16、20-22、26-28、32-34以及38-40；第四劃分塊結構768包括臺階第41-43、47-49、53-55、59-61、65-67以及71-73；並且第三劃分塊結構766包括臺階第44-46、50-52、56-58、62-64、68-70以及74-76。
可以在形成具有多重劃分的階梯結構之後繼續3D記憶體元件的製作，例如，形成通道孔、縫隙結構、替換閘和接觸結構。用於這些後續結構的相關工藝和技術對於本領域技術人員是已知的，並且因此未包含在本公開中。
相應地，在本公開中描述了三維記憶體元件及其製作方法的各種實施例。在所公開的3D記憶體元件中，多個劃分塊結構形成在通道結構區的兩側上，並且沿第二方向佈置。每個劃分塊結構包括在第一方向上佈置的多個階梯。每個階梯包括在第二方向上佈置的多個臺階。因而，可以有效地利用所公開的3D記憶體元件的3D空間形成大量臺階，從而與其它3D記憶體元件相比得到更小的晶片尺寸、更高的元件密度以及提高的性能。此外，在所公開的3D元件的製作工藝期間，能夠減少要用於形成多個臺階的遮罩的數量，並且還可以減少修整工藝的數量，由此提高每小時蝕刻晶片(WPH)的數量。此外，使用階梯劃分圖案遮罩形成多個劃分塊結構能夠避免使用蝕刻-修整工藝形成3D記憶體元件的下部部分處的臺階，從而降低蝕刻-修整工藝中的光阻層的厚度要求。
本公開的一個方面提供了三維(3D)記憶體元件，其包括：包括多個通道結構的通道結構區；處於所述通道結構的第一側上的第一階梯區中的第一階梯結構，第一階梯結構包括沿第一方向佈置的多個劃分塊結構；以及處於所述通道結構的第二側上的第二階梯區中的第二階梯結構，第二階梯結構包括 沿第一方向佈置的多個劃分塊結構。第一垂直偏移定義了相鄰劃分塊結構之間的邊界。每個劃分塊結構包括沿不同於第一方向的第二方向佈置的多個階梯。每個階梯包括沿第一方向佈置的多個臺階。
在一些實施例中，所述3D記憶體元件還包括處於所述通道結構區中的頂部選擇閘階梯結構，其包括沿所述第二方向佈置的X2數量的臺階。
在一些實施例中，所述第一階梯區中的多個劃分塊結構和所述第二階梯區中的多個劃分塊結構之間的第二垂直偏移等於一個臺階的厚度的X2倍。
在一些實施例中，相鄰階梯之間的第三垂直偏移等於一個臺階的厚度的2X2倍。
在一些實施例中，每個階梯包括在X2個層級中對稱分佈的(2X2-1)數量的臺階。
在一些實施例中，所述第一階梯結構和所述第二階梯結構包括多個介電/導電層對；並且每個臺階包括介電/導電層對。
在一些實施例中，第一方向和第二方向相互垂直並且處於與所述介電/導電層對的介面表面平行的平面中。
在一些實施例中，所述第一階梯區和所述第二階梯區中的每者中的所述多個劃分塊結構的數量為X1；並且每個劃分塊結構中的所述多個階梯的數量為X3。
在一些實施例中，劃分塊結構中的相鄰劃分塊結構之間的第一垂直偏移等於一個臺階的厚度的2X2X3倍。
在一些實施例中，第一階梯結構和第二階梯結構中的多個臺階的總數為2X1(2X2-1)X3；並且所述多個臺階分佈在2X1X2X3數量的不同層級中。
在一些實施例中，X1為二並且X2為三。
本公開的另一方面提供了一種用於形成三維(3D)記憶體元件的方 法，包括：在基底上形成具有多個介電層對的膜堆疊層；在所述膜堆疊層中形成包括多個通道結構的通道結構區；以及形成第一階梯區中的第一階梯結構和第二階梯區中的第二階梯結構，所述第一階梯結構和所述第二階梯結構中的每者包括沿第一方向佈置的多個劃分塊結構。第一垂直偏移定義了相鄰劃分塊結構之間的邊界，並且每個劃分塊結構包括沿不同於所述第一方向的第二方向佈置的多個階梯。每個階梯包括沿第一方向佈置的多個臺階。
在一些實施例中，所述方法還包括在所述通道結構區中形成包括沿所述第二方向佈置的X2數量的臺階的頂部選擇閘階梯結構。
在一些實施例中，形成所述第一階梯結構和所述第二階梯結構包括：在所述第一階梯區和所述第二階梯區中形成多個初始劃分臺階結構，每個初始劃分臺階結構包括沿所述第一方向佈置的X2數量的臺階，其中，每個臺階包括介電層對。
在一些實施例中，形成所述多個初始劃分臺階結構包括：將具有2X1數量的第一劃分塊圖案的第一階梯劃分圖案遮罩設置在所述膜堆疊層上；以及基於所述第一階梯劃分圖案遮罩使用蝕刻-修整工藝來形成所述多個初始劃分臺階結構。
在一些實施例中，形成所述第一階梯結構和所述第二階梯結構還包括：在所述初始劃分臺階結構中的每者中形成X3數量的階梯，以在所述第一階梯區和所述第二階梯區中的每者中形成X1數量的劃分塊結構。
在一些實施例中，形成所述階梯包括：使用蝕刻-修整工藝，從而沿所述第二方向形成所述階梯。所述第一方向和所述第二方向相互垂直並且處於與所述介電/導電層對的介面表面平行的平面中。
在一些實施例中，所述蝕刻-修整工藝的每個迴圈中的蝕刻深度為一個臺階的厚度的2X2倍。
在一些實施例中，形成所述第一階梯結構和所述第二階梯結構還包括：設置第二階梯劃分圖案遮罩，以覆蓋至少兩個劃分塊結構，並且暴露至少兩個劃分塊結構；以及對所暴露的至少兩個劃分塊結構蝕刻等於一個臺階的厚度的2X2X3倍的深度。
對特定實施例的上述說明因此將完全揭示本公開的一般性質，使得他人能夠通過運用本領域技術範圍中的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍中。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能構建塊的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。
發明中容和摘要部分可以闡述發明人所設想的本公開的一個或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附申請專利範圍。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下申請專利範圍及其等同物來進行限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
121、123:階梯區
110:通道結構區
762:第一劃分塊結構
764:第二劃分塊結構
766:第三劃分塊結構
768:第四劃分塊結構
900:結構

Claims (18)

  1. 一種三維(3D)記憶體元件，包括：包括多個通道結構的通道結構區；處於所述通道結構的第一側上的第一階梯區中的第一階梯結構，所述第一階梯結構包括沿第一方向佈置的多個劃分塊結構；處於所述通道結構的第二側上的第二階梯區中的第二階梯結構，所述第二階梯結構包括沿所述第一方向佈置的多個劃分塊結構；以及處於所述通道結構區中的頂部選擇閘階梯結構，所述頂部選擇閘階梯結構包括沿不同於所述第一方向的第二方向佈置的X2數量的臺階；其中，第一垂直偏移定義了相鄰劃分塊結構之間的邊界，並且每個劃分塊結構包括沿所述第二方向佈置的多個階梯，每個階梯包括沿所述第一方向佈置的多個臺階。
  2. 根據請求項1所述的元件，其中，所述第一階梯區中的多個劃分塊結構和所述第二階梯區中的多個劃分塊結構之間的第二垂直偏移等於一個臺階的厚度的X2倍。
  3. 根據請求項1所述的元件，其中，相鄰階梯之間的第三垂直偏移等於一個所述臺階的厚度的2X2倍。
  4. 根據請求項1所述的元件，其中，每個階梯包括在X2個層級中對稱分佈的(2X2-1)數量的臺階。
  5. 根據請求項1所述的元件，其中：所述第一階梯結構和所述第二階梯結構包括多個介電/導電層對；並且每個臺階包括介電/導電層對。
  6. 根據請求項5所述的元件，其中，所述第一方向和所述第二方向相互垂直並且處於與所述介電/導電層對的介面表面平行的平面中。
  7. 根據請求項1所述的元件，其中：所述第一階梯區和所述第二階梯區中的每者中的所述多個劃分塊結構的數量為X1；並且每個劃分塊結構中的所述多個階梯的數量為X3。
  8. 根據請求項7所述的元件，其中，劃分塊結構中的相鄰劃分塊結構之間的所述第一垂直偏移等於一個臺階的厚度的2X2X3倍。
  9. 根據請求項7所述的元件，其中：所述第一階梯結構和所述第二階梯結構中的所述多個臺階的總數為2X1(2X2-1)X3；並且所述多個臺階分佈在2X1X2X3數量的不同層級中。
  10. 根據請求項7所述的元件，其中，X1為二並且X2為三。
  11. 一種用於形成三維(3D)記憶體元件的方法，包括：在基底上形成具有多個介電/導電層對的膜堆疊層； 在所述膜堆疊層中形成包括多個通道結構的通道結構區；在所述通道結構區中形成包括沿不同於所述第一方向的第二方向佈置的X2數量的臺階的頂部選擇閘階梯結構；以及形成第一階梯區中的第一階梯結構和第二階梯區中的第二階梯結構，所述第一階梯結構和所述第二階梯結構中的每者包括沿第一方向佈置的多個劃分塊結構；其中，第一垂直偏移定義了相鄰劃分塊結構之間的邊界，並且每個劃分塊結構包括沿所述第二方向佈置的多個階梯，每個階梯包括沿所述第一方向佈置的多個臺階。
  12. 根據請求項11所述的方法，其中，形成所述第一階梯結構和所述第二階梯結構包括：在所述第一階梯區和所述第二階梯區中形成多個初始劃分臺階結構，每個初始劃分臺階結構包括沿所述第一方向佈置的X2數量的臺階，其中，每個臺階包括一該介電/導電層對。
  13. 根據請求項12所述的方法，其中，形成所述多個初始劃分臺階結構包括：將具有2X1數量的第一劃分塊圖案的第一階梯劃分圖案遮罩設置在所述膜堆疊層上；以及基於所述第一階梯劃分圖案遮罩使用蝕刻-修整工藝來形成所述多個初始劃分臺階結構。
  14. 根據請求項12所述的方法，其中，形成所述第一階梯結構和所 述第二階梯結構還包括：在所述初始劃分臺階結構中的每者中形成X3數量的階梯，以在所述第一階梯區和所述第二階梯區中的每者中形成X1數量的劃分塊結構。
  15. 根據請求項14所述的方法，其中，形成所述階梯包括：使用蝕刻-修整工藝，從而沿所述第二方向形成所述階梯；其中，所述第一方向和第二方向相互垂直並且處於與所述介電/導電層對的介面表面平行的平面中。
  16. 根據請求項15所述的方法，其中：所述蝕刻-修整工藝的每個迴圈中的蝕刻深度為一個臺階的厚度的2X2倍。
  17. 根據請求項14所述的方法，其中，形成所述第一階梯結構和所述第二階梯結構還包括：設置第二階梯劃分圖案遮罩，以覆蓋至少兩個劃分塊結構並且暴露至少兩個劃分塊結構；以及對所暴露的至少兩個劃分塊結構蝕刻等於一個所述臺階的厚度的2X2X3倍的深度。
  18. 根據請求項14所述的方法，其中，X1為二並且X2為三。
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