TWI820326B - 三維儲存結構及用於形成三維儲存結構的方法 - Google Patents

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Abstract

一種三維記憶體裝置的階梯結構的製作方法包括在基底上設置交替的介電質堆疊，其中第一介電質層和第二介電質層交替地堆疊在彼此的頂部上，接著在階梯區域中形成複數個分割塊。每個分割塊包括在第一方向上的第一複數個階梯臺階。沿著第一方向的每個階梯臺階具有兩個或更多個介電質層對。然後，可以形成沿著垂直於第一方向的第二方向的第二複數個階梯臺階。沿著第二方向的每個階梯臺階包括沿著第一方向的第一複數個階梯臺階。所述方法還包括在複數個分割塊之間形成偏移數量的介電質層對，使得每個介電質層對是從階梯臺階的頂表面可接入的。

Description

三維儲存結構及用於形成三維儲存結構的方法
概括而言，本揭露內容有關於半導體技術領域，並且更具體地，有關於用於形成三維(3D)記憶體的方法。
隨著記憶體裝置縮小至較小的裸晶尺寸以降低製造成本並增加儲存密度，由於製程技術的侷限性和可靠性問題，平面記憶體單元的縮放面臨挑戰。三維(3D)記憶體系統結構可以解決平面記憶體單元中的密度和性能限制。
為了進一步增加3D記憶體中的儲存容量，垂直堆疊的記憶體單元的數量已大大增加。用於形成針對記憶體單元的觸點的階梯結構的尺寸相應增加，這降低了3D記憶體每單位面積的有效儲存容量。具有複數個分隔的階梯結構可透過在x和y方向二者上創建階梯臺階來減小階梯結構的橫向尺寸。為了進一步減小3D記憶體的橫向尺寸，需要改進階梯結構以實現更高的儲存密度。
在本揭露內容中描述了三維(3D)記憶體裝置及其形成方法的實施例。
本揭露內容的一個方面提供了一種用於形成三維(3D)記憶體裝置的方法，該方法包括在基底上設置交替的介電質堆疊。交替的介電質堆疊包括在彼此頂部上交替堆疊的第一介電質層和第二介電質層。該方法還包括在第一階梯區域和第二階梯區域之間形成一個或複數個偏移臺階，其中第一階梯區域和第二階梯區域位於通道結構區域的相對側。該方法還包括在相應的第一階梯區域和第二階梯區域中沿著第一方向形成第一複數個階梯臺階和第二複數個階梯臺階。第一複數個階梯臺階和第二複數個階梯臺階中的每個階梯臺階具有兩個或更多個介電質層對，並且每個介電質層對具有一個第一介電質層和一個第二介電質層。該方法還包括在相應的第一階梯區域和第二階梯區域中沿著第二方向形成第三複數個階梯臺階和第四複數個階梯臺階，其中第二方向垂直於第一方向。沿著第二方向的第三複數個階梯臺階中的每個階梯臺階包括沿著第一方向的第一複數個階梯臺階，並且沿著第二方向的第四複數個階梯臺階中的每個階梯臺階包括沿著第一方向的第二複數個階梯臺階。
在一些實施例中，形成一個或複數個偏移臺階包括在交替的介電質堆疊上形成階梯遮罩以覆蓋第一階梯區域並暴露第二階梯區域。形成一個或複數個偏移臺階還包括在相應的第一複數個階梯臺階和第三複數個階梯臺階下方Noffset數量的介電質層對處形成第二複數個階梯臺階和第四複數個階梯臺階，使得每個介電質層對是從階梯臺階的頂表面可接入的。
在一些實施例中，在第一方向上形成第一複數個階梯臺階和第二複數個階梯臺階包括在第一複數個階梯臺階和第二複數個階梯臺階中的每個階梯臺階中形成兩個介電質層對。形成一個或複數個偏移階梯包括在相應的第一複數個階梯臺階和第三複數個階梯臺階下方Noffset數量的介電質層對處形成所述第二複數個階梯臺階和所述第四複數個階梯臺階，其中Noffset是任意奇數整數。
在一些實施例中，沿著第一方向形成第一複數個階梯臺階和第二複 數個階梯臺階包括在相應的第一階梯區域和第二階梯區域中形成第一分割塊集合和第二分割塊集合。第一分割塊集合和第二分割塊集合在所述第一方向上重複並在所述第二方向上延伸。沿著第一方向形成第一複數個階梯臺階和第二複數個階梯臺階包括使用重複的蝕刻削減製程(或稱蝕刻修整(trimming)製程)。
本揭露內容的第二方面提供了一種用於形成三維(3D)記憶體裝置的方法，該方法包括在基底上設置交替的介電質堆疊，其中，交替的介電質堆疊包括在彼此頂部上交替堆疊的第一介電質層和第二介電質層。一對第一介電質層和第二介電質層具有介電質層對。該方法還包括在階梯區域中形成複數個分割塊。複數個分割塊在第一方向上重複並且在垂直於第一方向的第二方向上延伸。複數個分割塊中的每個均包括沿著第一方向的第一複數個階梯臺階，並且第一複數個階梯臺階中的每個階梯臺階包括兩個或更多個介電質層對。該方法還包括在階梯區域中沿著第二方向形成第二複數個階梯臺階。沿著第二方向的第二複數個階梯臺階中的每個階梯臺階包括沿著第一方向的第一複數個階梯臺階。
在一些實施例中，該方法還包括在複數個分割塊之間形成一個或複數個偏移臺階，其中該一個或複數個偏移臺階具有偏移數量Noffset的介電質層對，使得每個介電質層對是從階梯臺階的頂表面可接入的。在複數個分割塊之間形成一個或複數個偏移臺階包括形成覆蓋第一分割塊並暴露第二分割塊的塊遮罩。形成一個或複數個偏移臺階還包括當在第一方向上的第一複數個階梯臺階中的每個階梯臺階包括兩個介電質層對時，在第一分割塊下方的奇數個介電質層對處形成第二分割塊。
本揭露內容的協力廠商面提供了一種三維(3D)儲存結構，其包括設置在基底上的交替的介電質堆疊，其中，交替的介電質堆疊包括交替堆疊的第一介電質層和第二介電質層。第一介電質層不同於第二介電質層。3D儲存結 構還包括第一分割塊集合和第二分割塊集合，其分別在第一階梯區域和第二階梯區域中的交替的介電質堆疊的邊緣處形成，其中第一階梯區域和第二階梯區域位於通道結構區域的相對側。第二分割塊集合位於第一分割塊集合下方第一偏移數的介電質層對處。每個介電質層對包括一個第一介電質層和一個第二介電質層。第一分割塊集合和第二分割塊集合中的每個均包括在第一方向上的第一複數個階梯臺階和在垂直於第一方向的第二方向上的第二複數個階梯臺階。沿著第一方向的第一複數個階梯臺階中的每個階梯具有兩個或更多個介電質層對。
在一些實施例中，在第一方向上的第一複數個階梯臺階是在第二複數個階梯臺階的兩側上圍繞第二方向對稱地分佈的。
在一些實施例中，在第一方向上的第一複數個階梯臺階包括N數量的階梯臺階。第一複數個階梯臺階中的每個階梯臺階具有L數量的介電質層對。在第二方向上的第二複數個階梯臺階中的每個階梯臺階具有M數量的介電質層對，其中M是N和L的乘積。
在一些實施例中，當在第一方向上的第一複數個階梯臺階中的每個階梯臺階包括兩個介電質層對時，在第一分割塊集合和第二分割塊集合之間的介電質層對的第一偏移數量是奇數整數。
在一些實施例中，3D儲存結構還包括第二偏移數量的介電質層對，其中第一分割塊集合或第二分割塊集合的第一分割塊位於第一分割塊集合或第二分割塊集合的第二分割塊下方第二偏移數量的介電質層對處。
本揭露內容的第四方面提供了一種三維(3D)儲存結構，其包括設置在基底上的交替的介電質堆疊，其中，交替的介電質堆疊包括交替堆疊的第一介電質層和第二介電質層。第一介電質層不同於第二介電質層。3D儲存結構還包括複數個分割塊，其在階梯區域中在交替的介電質堆疊的邊緣處形成，其 中階梯區域位於兩個通道結構區域之間。複數個分割塊具有偏移數量的介電質層對。每個介電質層對具有一個第一介電質層和一個第二介電質層，並且從階梯臺階的頂表面可接入。每個分割塊包括在第一方向上的第一複數個階梯臺階和在垂直於第一方向的第二方向上的第二複數個階梯臺階。沿著第一方向的第一複數個階梯臺階的每個階梯臺階包括兩個或更多個介電質層對。
在一些實施例中，在第一方向上的第一複數個階梯臺階具有N數量的階梯臺階。第一複數個階梯臺階中的每個階梯臺階具有L數量的介電質層對。在第二方向上的第二複數個階梯臺階中的每個階梯臺階包括M數量的介電質層對，其中M是N和L的乘積。
在一些實施例中，當在第一方向上的第一複數個階梯臺階中的每個階梯臺階包括兩個介電質層對時，在第一分割塊和第二分割塊之間的介電質層對的偏移數量是奇數整數。
本領域技術人員根據說明書、申請專利範圍書和圖式可以理解本發明的其他方面。
100:3D記憶體裝置
101:記憶體平面
103:儲存塊
105:周邊區域
108:區域
1266a,1266b:分割塊
1300:製造製程
210:階梯區域
210a:第一階梯區域
210b:第二階梯區域
211:通道結構區域
212:儲存串
214:接觸結構
216,216-1:狹縫結構
218:指儲存區
220:頂部選擇閘切口
222:虛設儲存串
224:儲存片
300:三維記憶體陣列結構
330:基底
330f:前表面
331:絕緣膜
332:下選擇閘層級(LSG)
333,333-1,333-2,333-3:控制閘
334:頂部選擇閘(TSG)
335:膜堆疊
336:通道孔
337:記憶體膜
338:通道層
339:芯填充膜
340,340-1,340-2,340-3:記憶體單元
341:位元線
343:金屬互連線
344:源極線區域
400:結構
454:介電質堆疊
456:介電質層對
456-1:上介電質層對
456-2:下介電質層對
458:第一介電質層
460,460-1,460-2:第二介電質層
500,800,1200,1100:3D儲存結構
562:頂部臺階
564,564-1,564-2,564-3,572-1,572-2,572-3,572-1',572-2',572-3',573-1,573-2,573-3,574-1,574-2,574-3,575-1,575-2,575-3,576-1,576-2,576-3:階梯臺階
566:第一分割塊集合
566a,566b,568a,568b:塊圖案
568,568a,568b:第二分割塊集合
572,572',573,574,575,576:階梯結構
663:第一階梯遮罩
665:第二階梯遮罩
665-2:圖案
670:階梯分割圖案(SDP)遮罩
670-1:最終邊緣
980:第三階梯遮罩
980-2:邊緣
980-3:新邊緣
BL,WL,x,y,z:方向
S1310,S1320,S133,S1340:製程步驟
併入本文並形成說明書的一部分的圖式示出了本揭露內容的實施例，並且與說明書一起進一步用於解釋本揭露內容的原理並且使得相關領域技術人員能夠實現和使用本揭露內容。
圖1示出了根據本揭露內容的一些實施例的示例性三維(3D)儲存裸晶的示意性俯視圖。
圖2示出了根據本揭露內容的一些實施例的3D記憶體裸晶的區域的示意性俯視圖。
圖3示出了根據本揭露內容的一些實施例的示例性3D記憶體陣列結構的一部分的透視圖。
圖4示出了根據本揭露內容的一些實施例的示例性3D儲存結構的截面圖。
圖5示出了根據本揭露內容的一些實施例的示例性3D儲存結構的透視圖。
圖6示出了根據本揭露內容的一些實施例的用於形成圖5中的3D儲存結構的遮罩的俯視圖。
圖7示出了根據本揭露內容的一些實施例的圖5中的3D儲存結構的截面圖。
圖8示出了根據本揭露內容的一些實施例的示例性3D儲存結構的透視圖。
圖9示出了根據本揭露內容的一些實施例的用於形成圖8中的3D儲存結構的遮罩的俯視圖。
圖10示出了根據本揭露內容的一些實施例的圖8中的3D儲存結構的截面圖。
圖11-12示出了根據本揭露內容的一些實施例的3D儲存結構的俯視圖。
圖13示出了根據本揭露內容的一些實施例的用於形成3D儲存結構的示例性方法的流程圖。
根據以下結合圖式進行的詳細描述，本發明的特徵和優點將變得更加顯而易見，在圖式中，相似的圖式標記始終標識對應的元件。在圖式中，相似的圖式標記通常指示相同、功能相似和/或結構相似的元件。元件首次在其中出現的圖式由相應圖式標記中最左邊的位元指示。
將參考圖式來描述本揭露內容的實施例。
儘管討論了具體的配置和佈置，但應理解，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本揭露內容的精神和範圍的情況下，可以使用其它配置和佈置。對於相關領域的技術人員顯而易見的 是，本揭露內容還可以用於各種其它應用中。
應注意到，在說明書中對“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等的引用指示所描述的實施例可包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的術語不一定指代相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否被明確描述，結合其它實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地從上下文中的用法理解術語。例如，至少部分取決於上下文，如本文所用的術語“一個或複數個”可用於以單數意義描述任何特徵、結構或特性，或可用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”、“一個”或“該”的術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語“基於”可以被理解為不一定旨在傳達排它性的因素集合，而是可以允許存在不一定明確描述的其它因素，這同樣至少部分地取決於上下文。
應容易理解的是，本揭露內容中的“在......上”、“在......之上”和“在......上方”的含義應以最寬泛的方式來解釋，使得“在......上”不僅意味著“直接在某物上”，而且還包括其間具有中間特徵或層的“在某物上”的含義。另外，“在......之上”或“在......上方”不僅意味著“在某物之上”或“在某物上方”，而且還可包括其間沒有中間特徵或層的“在某物之上”或“在某物上方”的含義(即，直接在某物上)。
此外，為了便於描述，可以在本文使用諸如“在......之下”、“在......下方”、“下”、“在......之上”、“上”等的空間相對術語來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。除了圖式中所示的取向之外，空間相對術語旨在涵蓋設備在使用或製程步驟中的不同取向。該裝置可以被以其它方式 取向(旋轉90度或在其它取向)並且本文使用的空間相關描述詞同樣可以被相應地解釋。
如本文所使用的，術語“基底”是指在其上添加後續材料層的材料。基底包括“頂”表面和“底”表面。基底的頂表面通常是形成半導體元件的位置，因此，除非另外說明，否則半導體元件形成在基底的頂側。底表面與頂表面相對，因此基底的底側與基底的頂側相對。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未被圖案化。此外，基底可包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語“層”是指包括具有厚度的區域的材料部分。層具有頂側和底側，其中層的底側相對靠近基底，而頂側相對遠離基底。層可以在整個下層或上層結構上延伸，或者可以具有小於下層或上層結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如，層可以位於連續結構的頂面和底面之間或在頂面和底面處的任何一組水平面之間。層可以位準、垂直和/或沿著錐形表面延伸。基底可以是層，其中可包括一個層或複數個層，和/或可以在其上、上方和/或其下具有一個層或複數個層。層可包括複數個層。例如，互連層可包括一個或複數個導體層和觸點層(其中形成有觸點、互連線和/或垂直互連通道(VIA))以及一個或複數個介電質層。
在本揭露內容中，為了便於描述，“層級(tier)”用於指代沿著豎直方向具有基本上相同的高度的元件。例如，字元線和下面的閘極介電質層可以稱為“層級”，字元線和下面的絕緣層可以一起稱為“層級”，高度基本相同的字元線可以稱為“字元線層級”或類似詞語，依此類推。
如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設定的部件或製程步驟的特性或參數的期望值或目標值、連同高於和/或低 於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本文所使用的，術語“約”表示可以基於與本發明主題的半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語“約”可以指示給定量的值，該給定量例如在該值的10-30%內變化(例如，該值的±10%、±20%或±30%)。
在本揭露內容中，術語“位準/位準地/橫向/橫向地/水平/水平地”意味著標稱上平行於基底的橫向表面，術語“垂直”或“垂直地”意味著標稱上垂直於基底的橫向表面。
如本文所使用的，術語“3D記憶體”是指這樣的三維(3D)半導體設備：在橫向取向的基底上具有垂直取向的記憶體單元電晶體串(在本文中稱為“儲存串”，例如NAND串)，使得儲存串相對於基底在垂直方向上延伸。
圖1示出了根據本揭露內容的一些實施例的示例性三維(3D)記憶體裝置100的俯視圖。3D記憶體裝置100可以是記憶體晶片(封裝)、記憶體裸晶或記憶體裸晶的任何部分，並且可包括一個或複數個記憶體平面101，每個記憶體平面101可包括複數個儲存塊103。可以在每個記憶體平面101上進行相同且同時發生的操作。儲存塊103可以是百萬位元組(MB)大小，儲存塊103是進行抹除操作的最小大小。如圖1所示，示例性3D記憶體裝置100包括四個儲存平面101，並且每個儲存平面101包括六個儲存塊103。每個儲存塊103可包括複數個記憶體單元，其中每個記憶體單元可透過諸如位元線和字元線等互連來定址。位元線和字元線可以互相垂直地佈置(例如，分別以行和列)，從而形成金屬線的陣列。在圖1中，位元線和字元線的方向被標記為“BL”和“WL”。在本揭露內容中，儲存塊103也被稱為“記憶體陣列”或“陣列”。儲存陣列是記憶體裝置中進行儲存功能的核心區域。
3D記憶體裝置100還包括周邊區域105，其是圍繞儲存平面101的區 域。周邊區域105包含用以支援儲存陣列的功能的許多數位、類比和/或混合訊號電路，例如，頁面緩衝器、行和列解碼器以及讀出放大器。周邊電路使用主動區域和/或被動半導體元件，例如電晶體、二極體、電容器、電阻器等，這對於本領域普通技術人員來說是顯而易見的。
要注意，圖1中所示的3D記憶體裝置100中的儲存平面101的佈置以及每個儲存平面101中的儲存塊103的佈置僅用作示例，但不限於此本揭露內容的範圍。
參照圖2，示出了根據本揭露內容的一些實施例的圖1中的區域108的放大俯視圖。3D記憶體裝置100的區域108可包括階梯區域210和通道結構區域211。通道結構區域211可包括儲存串212的陣列，每個儲存串212包括複數個堆疊的記憶體單元。階梯區域210可包括階梯結構和在階梯結構上形成的接觸結構214的陣列。在一些實施例中，跨越通道結構區域211和階梯區域210沿著WL方向延伸的複數個狹縫結構216可以將儲存塊劃分為複數個指儲存區218。至少一些狹縫結構216可以用作針對通道結構區域211中的儲存串212的陣列的公共源觸點。頂部選擇閘切口220可以被設置在例如每個指儲存區218的中間，以將指儲存區218的頂部選擇閘(TSG)劃分為兩個部分，從而可以將指儲存區218分成兩個儲存片224，其中共用相同字元線的儲存片224中的記憶體單元形成可程式設計(讀/寫)儲存頁。雖然可以在儲存塊級別進行3D NAND記憶體的抹除操作，但可以在儲存頁級別進行讀和寫操作。儲存頁可以為千位元組(KB)大小。在一些實施例中，區域108還包括虛設儲存串222，其用於製造期間的製程變化控制和/或用於額外的機械支撐。
圖3示出了根據本揭露內容的一些實施例的示例性三維(3D)記憶體陣列結構300的一部分的透視圖。記憶體陣列結構300包括基底330、在基底330上方的絕緣膜331、在絕緣膜331上方的下選擇閘(LSG)層級332、以及複數個 層級的控制閘333(也稱為“字元線(WL)”)，其堆疊在LSG 332的頂部以形成交替的導電層和介電質層的膜堆疊335。為了清楚起見，在圖3中未示出與控制閘層級相鄰的介電質層。
每一層級的控制閘被膜堆疊335的狹縫結構216-1和216-2隔開。記憶體陣列結構300還包括在控制閘333的堆疊之上的頂部選擇閘(TSG)334。TSG 334、控制閘333和LSG 332的堆疊也稱為“閘電極”。記憶體陣列結構300還包括儲存串212以及摻雜的源極線區域344，其位在基底330在相鄰LSG 332之間的部分中。每個儲存串212包括通道孔336，通道孔336延伸穿過絕緣膜331和交替的導電層和介電質層的膜堆疊335。儲存串212還包括：在通道孔336的側壁上的記憶體膜337、在記憶體膜337上方的通道層338、以及被通道層338圍繞的芯填充膜339。記憶體單元340可以被形成在控制閘333和儲存串212的交叉點處。儲存陣列結構300還包括在TSG 334上方與儲存串212連接的多條位元線(BL)341。儲存陣列結構300還包括透過複數個接觸結構214與閘電極連接的多條金屬互連線343。膜堆疊335的邊緣構造成階梯形，以允許電連接到每一層級的閘電極。
在圖3中，出於說明目的，與一個層級的TSG 334和一個層級的LSG 332一起示出了三個層級的控制閘333-1、333-2和333-3。在該示例中，每個儲存串212可包括三個記憶體單元340-1、340-2和340-3，其分別對應於控制閘333-1、333-2和333-3。在一些實施例中，控制閘的數量和記憶體單元的數量可以大於三個以增加儲存容量。記憶體陣列結構300還可包括其他結構，例如，TSG切口、公共源觸點和虛設儲存串。為了簡單起見，這些結構未在圖3中示出。
為了在3D記憶體中追求更高的儲存容量，垂直堆疊的記憶體單元的數量已大大增加。結果，控制閘或字元線333的數量大大增加。為了形成針對字元線333中的每一個字元線333的電接觸(例如，接觸結構214)，階梯區域210已經從通道結構區域211的任一側橫向延伸。階梯區域的增加的尺寸減小了每單位 面積的有效儲存容量，因此增加了3D記憶體每位元的成本。
為了縮小階梯區域的尺寸，可以使用具有複數個分割的階梯結構在x方向和y方向二者上在階梯臺階上形成接觸結構。具有複數個分割的階梯結構的3D記憶體可包括沿著x方向的一組階梯臺階，其中沿著x方向的每個階梯臺階對應於沿著y方向的另一組階梯臺階。通常，沿著y方向的每個階梯臺階包括一對導電層和介電質層，使得每個控制閘333可以連接到對應的字元線。
然而，隨著交替的導電層和介電質層的膜堆疊335的增加，製造製程(例如，穿過整個膜堆疊335來形成圖3中的通道孔336)由於增加的縱橫比而變得更具挑戰性。為了減小膜堆疊335的總厚度，按比例縮小導電層和介電質層的厚度。然而，更薄的厚度導致更小的階梯臺階高度，特別是沿著y方向的具有一對導電層和介電質層的階梯臺階。通常，很難在小階梯臺階的側壁上形成隔離墊片。因此，需要改進用於3D記憶體的階梯結構。
圖4示出了根據一些實施例的三維記憶體裝置的示例性結構400的截面圖，其中結構400包括基底(例如，圖3中的基底330)和交替的介電質堆疊454。圖4的截面圖是沿著圖2中的WL方向的，即沿著圖3中的x方向。
基底330可以提供用於形成後續結構的平臺。在一些實施例中，基底330可以是具有任何合適的半導體材料的任何合適的半導體基底，例如單晶、多晶或單晶半導體。例如，基底330可包括矽、矽鍺(SiGe)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)、砷化鎵(GaAs)、氮化鎵、碳化矽、III-V族化合物或其任何組合。在一些實施例中，基底330可包括在處理晶圓上形成的半導體材料層，例如玻璃、塑膠或另一半導體基底。
基底330的前表面330f在本文中也被稱為基底的“主表面”或“頂表面”。可以在基底330的前表面330f上設置材料層。“最頂層”或“上層”是離基底的前表面330f最遠或較遠的層。“最底部”或“下層”是最接近或較接近基底的前表面 330f的層。
在一些實施例中，交替的介電質堆疊454包括在彼此頂部上交替堆疊的複數個介電質層對456，其中每個介電質層對456包括第一介電質層458和與第一介電質層458不同的第二介電質層460(也稱為“犧牲層”)。交替的介電質堆疊454在平行於基底330的前表面330f的橫向方向上延伸。
在交替的介電質堆疊454中，第一介電質層458和第二介電質層460在垂直於基底330的垂直方向上交替。換句話說，每個第二介電質層460可以夾在兩個第一介電質層458之間，並且每個第一介電質層458可以夾在兩個第二介電質層460之間(最底層和最頂層除外)。
形成交替的介電質堆疊454可包括將第一介電質層458設置為各自具有相同的厚度或具有不同的厚度。第一介電質層458的示例性厚度可在10nm至500nm的範圍內，較佳地為約25nm。類似地，第二介電質層460可以各自具有相同的厚度或具有不同的厚度。第二介電質層460的示例性厚度可在10nm至500nm的範圍內，較佳地為約35nm。應當理解，圖4中的介電質層對456的數量僅是出於說明的目的，並且在交替的介電質堆疊454中可包括任何合適數量的層。
在一些實施例中，第一介電質層458包括任何適當的絕緣材料，例如，氧化矽、氧氮化矽、氮化矽、TEOS或具有F-、C-、N-和/或H-結合的氧化矽。第一介電質層458也可包括高k介電材料，例如，氧化鉿、氧化鋯、氧化鋁、氧化鉭或氧化鑭膜。在一些實施例中，第一介電質層458可以是以上材料的任意組合。
在基底330上形成第一介電質層458可包括任何合適的沉積方法，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、電漿增強CVD(PECVD)、快速熱化學氣相沉積沉積(RTCVD)、低壓化學氣相沉積(LPCVD)、濺射、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、高密度電漿CVD (HDP-CVD)、熱氧化、氮化、任何其他合適的沉積方法和/或其組合。
在一些實施例中，第二介電質層460包括與第一介電質層458不同的任何合適的材料，並且可相對於第一介電質層458被選擇性地去除。例如，第二介電質層460可包括矽氧化物、氮氧化矽、氮化矽、TEOS、多晶矽、多晶鍺、多晶鍺矽及其任意組合。在一些實施例中，第二介電質層460還包括非晶半導體材料，例如非晶矽或非晶鍺。可以使用與第一介電質層458類似的技術來設置第二介電質層460，例如CVD、PVD、ALD、熱氧化或氮化或其任何組合。
在一些實施例中，第一介電質層458可以是氧化矽，第二介電質層460可以是氮化矽。
在一些實施例中，交替的介電質堆疊454還可包括除了第一介電質層458和第二介電質層460之外的層，並且可以由不同的材料製成和/或具有不同的厚度。
除了交替的介電質堆疊454之外，在一些實施例中，還可在基底330的前表面330f上的周邊區域105(見圖1)中形成周邊元件(未示出)。在一些實施例中，還可以在基底330的前表面330f上的儲存塊103(見圖1)中形成主動區域元件區域(未示出)。在一些實施例中，基底330還可包括前表面330f上絕緣膜331(圖4中未示出)。絕緣膜331可以由與交替的介電質堆疊454相同或不同的材料製成。
周邊設備可包括任何合適的半導體設備，例如金屬氧化物半導體場效電晶體(MOSFET)、二極體、電阻器、電容器等。周邊設備可以用於設計支援儲存內核的儲存功能的數位、類比和/或混合訊號電路，例如行和列解碼器、驅動器、頁面緩衝器、讀出放大器、時序和控制。
儲存塊中的主動區域元件區域被諸如淺溝槽隔離等隔離結構圍繞。可以根據儲存塊中陣列元件的功能在主動區域元件區域中形成諸如p型摻雜井 和/或n型摻雜井之類的摻雜區。
在一些實施例中，3D記憶體裝置的結構400可包括通道結構區域211。結構400還包括在通道結構區域211的沿著x方向的相對側上的第一階梯區域210a和第二階梯區域210b。通道結構區域211可用於形成儲存串的陣列，每個儲存串包括複數個堆疊的記憶體單元，如以上結合圖2和圖3所描述的。第一階梯區域210a和第二階梯區域210b可用於在後續製程中形成階梯結構，如以下詳細描述的。要注意，圖4中所示的元件的尺寸和配置不應限制本揭露內容的範圍。
圖5示出了根據本揭露內容的一些實施例的3D儲存結構500的透視圖，並且圖6示出了在創建3D儲存結構500中使用的示例性遮罩的俯視圖。
在一些實施例中，3D儲存結構500包括頂部臺階562，其可以被形成為透過使用第一階梯遮罩663(在圖6中示出)來限定通道結構區域211。第一階梯遮罩663可用於覆蓋通道結構區域211並且暴露第一階梯區域210a和第二階梯區域210b。在一些實施例中，第一階梯遮罩663可包括微影膠或碳基聚合物材料，並且可使用諸如微影等圖案化製程來形成。在一些實施例中，第一階梯遮罩663還可包括硬遮罩，例如氧化矽、氮化矽、TEOS、含矽抗反射塗層(SiARC)、非晶矽或多晶矽。可以使用諸如使用O2或CF4化學物質的反應離子蝕刻(RIE)等蝕刻製程將硬遮罩圖案化。此外，第一階梯遮罩663可包括微影膠和硬遮罩的任何組合。
在一些實施例中，可以利用第一階梯遮罩663來蝕刻一個或複數個介電質層對(例如，圖4中的介電質層對456)。用於第一介電質層458的蝕刻製程可以具有在第二介電質層460之上的高選擇性，和/或反之亦然。因此，下面的介電質層對456可以用作蝕刻停止層。結果，可以在通道結構區域211中形成頂部臺階562，如圖5所示。
在一些實施例中，可使用諸如反應性離子蝕刻(RIE)等非等向性蝕 刻或其他乾式蝕刻製程來蝕刻頂部臺階562。在一些實施例中，第一介電質層458是氧化矽。在該示例中，氧化矽的蝕刻可包括使用基於氟的氣體的RIE，所述氣體例如碳氟(CF4)、六氟乙烷(C2F6)、CHF3或C3F6和/或任何其他合適的氣體。在一些實施例中，可透過濕化學法來去除氧化矽層，所述濕化學法例如氫氟酸或氫氟酸與乙二醇的混合物。在一些實施例中，可使用定時蝕刻方法。在一些實施例中，第二介電質層460是氮化矽。在該示例中，氮化矽的蝕刻可包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其組合的RIE。去除介電質層的方法和蝕刻劑不應受到本揭露內容的實施例的限制。在一些實施例中，在蝕刻製程之後，可透過使用諸如利用O2或CF4電漿的乾式蝕刻，或者利用抗蝕劑/聚合物剝離劑的濕式蝕刻(例如基於溶劑的化學藥品)等技術來去除第一階梯遮罩663。
在一些實施例中，透過使用第二階梯遮罩665(參見圖6)，3D儲存結構500還包括用於頂部選擇閘(TSG)(例如，圖3中的TSG 334)的複數個階梯臺階564。出於說明的目的，在圖5中示出了用於TSG的三個階梯臺階564-1、564-2和564-3。然而，用於TSG的階梯臺階564的數量不受限制，並且可以是任何合適的數量。在一些實施例中，第二階梯遮罩665覆蓋通道結構區域211。在一些實施例中，第二階梯遮罩665還覆蓋第一階梯區域210a，並且僅暴露階梯區域210b(如圖6所示)。可透過使用與第一階梯遮罩663類似的材料和方法來形成第二階梯遮罩665。
可透過使用第二階梯遮罩665在圖4中的交替的介電質堆疊454上施加重複的蝕刻-削減製程(或稱蝕刻-修整(trimming)製程)來形成用於TSG的複數個階梯臺階564-1、564-2和564-3。蝕刻削減製程包括蝕刻製程和削減製程。在蝕刻製程中，可以去除暴露的階梯區域210b中的至少一個介電質層對456。蝕刻深度確定用於TSG的階梯臺階564的臺階高度。在一些實施例中，用於TSG的每個階梯臺階564可包括一個介電質層對456。用於針對階梯臺階564的介電質層 對456的蝕刻技術可類似於上述用於頂部臺階562的蝕刻製程。
削減製程包括應用適當的蝕刻過程(例如，等向性乾式蝕刻或濕式蝕刻)，以在x-y平面(例如，與圖3中的基底330的前表面330f平行的x-y平面)中橫向拉回(或稱“縮減”)第二階梯遮罩665。如圖6所示，第二階梯遮罩665可被拉回以形成圖案665-2，然後進一步拉回以形成圖案665-3。第二階梯遮罩665的圖案對應於圖5中用於TSG的階梯臺階564-1，而圖案665-2和665-3對應於用於TSG的階梯臺階564-2和564-3。削減製程確定用於TSG的階梯臺階564的臺階寬度。在一些實施例中，用於TSG的複數個階梯臺階564-1、564-2、564-3的臺階寬度可在10nm至100nm之間。在一些實施例中，削減製程可包括乾式蝕刻，例如使用O2、Ar、N2等的RIE。在蝕刻削減製程期間，可以消耗一些第二階梯遮罩665，並且第二階梯遮罩665的厚度可減小。在形成用於TSG的複數個階梯臺階564之後，可透過乾式或濕式蝕刻(例如，利用O2或CF4的RIE，利用抗蝕劑/聚合物剝離劑的濕式蝕刻)來去除第二階梯遮罩665。
如圖5所示，3D儲存結構500還包括第一階梯區域210a中的第一分割塊集合566(例如塊圖案566a和566b)、和第二階梯區域210b中的第二分割塊集合568(例如塊圖案568a和568b)。在一些實施例中，第二階梯區域210b中的第二分割塊集合568可以低於第一階梯區域210a中的第一分割塊集合566。在圖5所示的示例中，第二分割塊集合568比第一分割塊集合566要低用於TSG的階梯臺階564的數量。在圖5的示例中，第二分割塊集合568比第一分割塊集合566要低三個臺階。在一些實施例中，第二分割塊集合568可以從第一分割塊集合566下降一定數量Noffset的偏移臺階，反之亦然。可透過調節用於TSG的階梯臺階564的數量，利用第二階梯遮罩665在第一階梯區域210a或第二210b中形成一個或複數個虛設階梯臺階，來產生第一分割塊集合566和第二分割塊集合568之間的所述數量Noffset的偏移臺階。還可以利用額外的遮罩來產生所述數量Noffset的偏移臺階， 其中額外的遮罩可用於阻擋第一階梯區域210a並暴露第二階梯區域210b，反之亦然。
在一些實施例中，3D儲存結構500還包括分別被形成在第一階梯區域210a和第二階梯區域210b中的第一階梯結構572和第二階梯結構573。第一階梯結構572包括沿著y方向的第一複數個階梯臺階572-1、572-2、572-3，並且第二階梯結構573包括沿著y方向的第二複數個階梯臺階573-1、573-2、573-3。在本揭露內容中，3D儲存結構500的第一複數個階梯臺階572-1、572-2、572-3和第二複數個階梯臺階573-1、573-2、573-3中的每個階梯臺階包括兩個或更多個介電質層對(例如，圖4所示的介電質層對456)。根據本揭露內容的一些實施例，在圖7中示出了第一階梯結構572的截面圖。在該示例中，第一複數個階梯臺階572-1、572-2和572-3中的每個階梯臺階包括兩個介電質層對456，其中每個介電質層對456包括一個第一介電質層458和一個第二介電質層460。
在一些實施例中，可透過使用階梯分割圖案(SDP)遮罩670和重複的蝕刻-削減製程同時形成第一階梯結構572和第二階梯結構573。如圖6所示，SDP遮罩670覆蓋通道結構區域211以及第一階梯區域210a和第二階梯區域210b的與通道結構區域211相鄰的一部分。SDP遮罩670可包括沿著y方向重複的複數個塊圖案。作為示例，在圖6中的每個階梯區域210a/210b中示出了兩個塊圖案，其中第一階梯區域210a中的兩個塊圖案566a/566b對應於圖5中的第一分割塊集合566，並且第二階梯區域210b中的兩個塊圖案568a/568b對應於第二分割塊集合568。
在一些實施例中，階梯分割圖案遮罩670可包括微影膠或碳基聚合物材料，並且可使用諸如微影的圖案形成製程來形成。在一些實施例中，階梯分割圖案遮罩670也可包括硬遮罩，例如氧化矽、氮化矽、TEOS、含矽抗反射塗層(SiARC)、非晶矽或多晶矽。可以使用諸如使用O2或CF4化學物質的反應離 子蝕刻(RIE)等蝕刻製程對硬遮罩進行圖案化。此外，階梯分割圖案遮罩670可包括微影膠和硬遮罩的任何組合。
可透過利用圖6中的SDP遮罩670施加重複的蝕刻-削減製程來形成圖5所示的第一階梯結構572和和第二階梯結構573。蝕刻-削減製程包括蝕刻製程和削減製程。在蝕刻製程中，可以去除交替的介電質堆疊454的具有暴露表面的一部分(見圖7)。蝕刻深度確定第一複數個階梯臺階572-1、572-2、572-3和第二複數個階梯臺階573-1、573-2、573-3的臺階高度。在一些實施例中，第一複數個階梯臺階572-1、572-2、572-3和第二複數個階梯臺階573-1、573-2、573-3中的每個階梯臺階可包括兩個介電質層對456。用於第一介電質層458的蝕刻製程可具有在第二介電質層460之上的高選擇性，和/或反之亦然。因此，下面的介電質層對456可以用作蝕刻停止層。透過控制蝕刻製程，可以在每個蝕刻削減迴圈期間形成具有兩個介電質層對456的一個階梯臺階。
在一些實施例中，用於第一階梯結構572和第二階梯結構573的蝕刻製程可包括任何合適的乾式蝕刻製程和/或濕式蝕刻製程。在一些實施例中，氧化矽的蝕刻可包括使用基於氟的氣體的RIE，所述氣體例如碳氟(CF4)、六氟乙烷(C2F6)、CHF3或C3F6和/或任何其他合適的氣體。在一些實施例中，可透過濕化學法來去除氧化矽層，所述濕化學法例如氫氟酸或氫氟酸與乙二醇的混合物。在一些實施例中，可使用定時蝕刻方法。在一些實施例中，第二介電質層460是氮化矽。在該示例中，氮化矽的蝕刻可包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其組合的RIE。用於去除單個層的方法和蝕刻劑不應受到本揭露內容的實施例的限制。
削減製程可包括透過蝕刻製程(例如，等向性乾式蝕刻或濕式蝕刻)在x-y平面中橫向拉回SDP遮罩670。在一些實施例中，削減製程可包括乾式蝕刻，例如使用O2、Ar、N2等的RIE。從圖6中的俯視圖來看，在第一階梯區域210a 和第二階梯區域210b兩者中，可以從SDP遮罩670的初始邊緣朝向最終邊緣670-1來向內蝕刻SDP遮罩670。蝕刻削減製程中的橫向拉回尺寸確定第一複數個階梯臺階572-1、572-2、572-3和第二複數個階梯臺階573-1、573-2和573-3的寬度。在一些實施例中，第一複數個階梯臺階572-1、572-2、573-3和第二複數個階梯臺階573-1、573-2和573-3可各自具有不同或相同的寬度。在一些實施例中，對SDP遮罩670的削減可在x-y平面中的所有方向上是等向性的，使得第一複數個階梯臺階572-1、572-2、573-3和第二複數個階梯臺階573-1、573-2和573-3的寬度在x和y方向上可以是相同的，並在10nm至100nm範圍內。
透過重複兩次蝕刻-削減製程，可以在第一階梯區域210a中形成包括三個階梯臺階572-1、572-2和573-3的第一階梯結構572，並且可以在第二階梯區域210b中形成包括三個階梯臺階573-1、573-2和573-3的第二階梯結構573，如圖5所示。由於用於TSG的階梯臺階564，第一階梯結構572的階梯臺階572-1比第二階梯結構573的階梯臺階573-1要低三個階梯臺階。類似地，階梯臺階572-2和572-3分別比階梯臺階573-2和573-3低三個階梯臺階。
如先前所論述的，可透過使用第二階梯遮罩665和蝕刻製程，透過第一階梯區域210a或第二階梯區域210b中的用於TSG的階梯臺階564的數量和/或虛設階梯臺階的數量，來調節第一分割塊集合566與第二分割塊集合568之間的、或第一階梯結構572與第二階梯結構573的偏移臺階的數量Noffset。在一些實施例中，第一階梯結構572和第二階梯結構573中的每個階梯臺階可包括兩個介電質層對456。在該示例中，偏移臺階的數量Noffset可以是一或三或任何奇數。
如圖5所示，第一分割塊集合566和第二分割塊集合568可各自包括沿著x方向延伸並沿著y方向重複的兩個塊圖案566a/566b和568a/568b。每個塊圖案566a、566b、568a、568b可用於在後續製程中形成分隔階梯結構。要注意，第一分割塊集合566和第二分割塊集合568中的塊圖案的數量不限於兩個，並且可以 是任何合適的數量。
在一些實施例中，塊圖案566a/566b中的每個可包括圍繞x軸對稱分佈的兩個第一階梯結構572和572’。第一複數個階梯臺階572-1、572-2和572-3分別對應於572-1’、572-2’和572-3’，其中572-3和572-3’指的是同一階梯臺階。類似地，塊圖案568a和568b中的每個塊圖案包括圍繞x軸對稱分佈的兩個第二複數個階梯臺階。
在蝕刻削減製程期間，可消耗一些SDP遮罩670，並且SDP遮罩670的厚度可減小。在蝕刻削減製程之後，可透過使用諸如利用O2或CF4電漿的乾式蝕刻，或利用抗蝕劑/聚合物剝離劑(例如基於溶劑的化學藥品)的濕式蝕刻等技術來去除SDP遮罩670。
根據本揭露的一些實施例，圖8示出了3D儲存結構800的透視圖，圖9示出了用於形成3D儲存結構800的示例性遮罩的俯視圖，圖10示出了3D儲存結構800沿著x方向的截面圖。
如圖8和圖10所示，3D儲存結構800包括在第一階梯區域210a中沿著x方向佈置的第三複數個階梯臺階(有符號572、574、576的階梯臺階，例如階梯臺階576-1、576-2、576-3)等。第三複數個階梯臺階中的每個階梯臺階(例如有符號574的階梯臺階)包括沿著y方向的複數個階梯臺階(例如574-1、574-2和574-3)，其類似於第一複數個階梯臺階572-1、572-2和572-3。3D儲存結構800還包括在第二階梯區域210b中沿著x方向佈置的第四複數個階梯臺階(有符號573、575者)等。類似地，第四階梯結構中的每個階梯臺階(例如有符號575的階梯臺階)包括沿著y方向的複數個階梯臺階(例如575-1、575-2和575-3)，其類似於第二複數個階梯臺階573-1、573-3和573-3。
在一些實施例中，可透過使用第三階梯遮罩980和重複的蝕刻-削減製程來同時形成第三複數個階梯臺階(符號572、574、576的階梯臺階)，...和 第四複數個階梯臺階(符號573、575的階梯臺階)等。如圖9所示，第三階梯遮罩980覆蓋通道結構區域211以及第一階梯區域210a和第二階梯區域210b的一部分。第三階梯遮罩980可包括相似的材料，並且可透過使用與第二階梯遮罩665相似的技術來形成。
蝕刻削減製程包括蝕刻製程和削減製程。在蝕刻製程期間，可以在未被第三階梯遮罩980覆蓋的暴露的第一階梯區域210a和第二階梯區域210b中去除複數個交替的介電質層對456(參見圖10)。蝕刻深度確定沿著x方向的階梯臺階的臺階高度。在一些實施例中，可以使用諸如反應性離子蝕刻(RIE)等非等向性蝕刻或其他乾式蝕刻製程來蝕刻階梯，其中用於蝕刻的技術可以類似於用於第一階梯結構572和第二階梯結構573的蝕刻製程。例如，用於第一介電質層458的蝕刻製程可具有在第二介電質層460之上的高選擇性，和/或反之亦然。因此，下面的介電質層對456可以用作蝕刻停止層。透過控制蝕刻製程，可以將交替的介電質堆疊454一次蝕刻一對介電質層對456。
在一些實施例中，可以在於x方向上形成第三複數個階梯臺階和第四複數個階梯臺階之前，形成在y方向上具有相應的第一複數個階梯臺階和第二複數個階梯臺階(例如572-1、572-2、572-3和573-1、573-2、573-3)的第一階梯結構572和第二階梯結構573。在該示例中，在重複的蝕刻削減製程期間沿著x方向形成第三複數個階梯臺階和第四複數個階梯臺階時，第一複數個階梯臺階和第二複數個階梯臺階(例如圖5和圖7中的572-1、572-2、572-3和573-1、573-2、573-3)在y方向上的圖案(包括在x-y平面上的尺寸和在z方向上的臺階高度)可以同時轉移到下面的介電質層對。結果，可以為3D儲存結構800形成沿著x方向和y方向二者的複數個階梯臺階。
削減製程包括對第三階梯遮罩980施加合適的蝕刻製程(例如，等向性乾式蝕刻或濕式蝕刻)，使得可以將第三階梯遮罩980在x-y平面(例如，平行 於圖3中的基底330的前表面330f)中橫向拉回。如圖9所示，第三階梯遮罩980可以從例如由微影法形成的微影膠限定的初始圖案遞增地和向內地蝕刻。在削減製程之後，可以將第三階梯遮罩980的邊緣朝向通道結構區域211拉回以形成新的邊緣980-2。當進行另一迴圈的蝕刻-削減製程時，可以形成更靠近通道結構區域211的另一新邊緣980-3。在削減製程中在x方向上的橫向拉回尺寸確定第三複數個階梯臺階和第四複數個階梯臺階在x方向上的寬度。在一些實施例中，每個階梯臺階在x方向上可以具有不同或相同的寬度。
透過重複蝕刻削減製程並使用第一階梯遮罩980，可以在相應的第一階梯區域210a和第二階梯區域210b中從頂部至底部形成第三複數個階梯臺階(階梯結構572、574、576的階梯臺階)等以及第四複數個階梯臺階(階梯結構573、575的階梯臺階)等。因此，第一分割塊集合的塊圖案566a、566b等中的每個可包括第三複數個階梯臺階(階梯結構572、574、576的階梯臺階)等，其沿著x方向延伸，並且第一複數個階梯臺階對稱地分佈在兩側。例如，階梯臺階572-1’、572-2’和572-3’圍繞x方向與階梯臺階572-1、572-2和572-3對稱。類似地，第二分割塊集合的塊圖案568a、568b等中的每個可包括第四複數個階梯臺階(階梯結構572、574、576的階梯臺階)等，其沿著x方向延伸，並且第二複數個階梯臺階對稱地分佈在兩側。
在一些實施例中，沿著y方向的第一階梯結構中的每個(例如，第一階梯結構572)包括三個階梯臺階(例如，572-1、572-2和572-3)，其中每個階梯臺階(例如572-1、572-2和572-3)包括兩個介電質層對456(參見圖5和7中的示例)。在該示例中，在x方向上的第三複數個階梯臺階(階梯結構572、574、576的階梯臺階)等中的每個階梯臺階包括六個介電質層對456。類似地，在y方向上的第二階梯結構中的每個(例如，第二階梯結構573)還包括三個階梯臺階(例如573-1、573-2和573-3)，其中每個階梯臺階(例如573-1、573-2和573-3) 包括兩個介電質層對456。在該示例中，在x方向上的第四複數個階梯臺階(階梯結構573、575的階梯臺階)等中的每個階梯臺階包括六個介電質層對456。
要注意，第一階梯結構和第二階梯結構中的階梯臺階的數量不限於此。在一些實施例中，沿著y方向的第一階梯結構和第二階梯結構可包括N個階梯臺階，其中沿著y方向的每個階梯臺階可具有L數量的介電質層對。在該示例中，在x方向上的每個階梯臺階可以具有N乘以L(即，N×L)數量的介電質層對。
要注意，在第三複數個階梯臺階(階梯結構572、574、576的階梯臺階)等與第四複數個階梯臺階(階梯結構573、575的階梯臺階)等之間，可以存在垂直偏移(例如，在z方向上)。在x方向上的第三複數個階梯臺階(階梯結構572、574、576的階梯臺階)等與第四複數個階梯臺階(階梯結構573、575的階梯臺階)之間的偏移臺階的數量Noffset也可由用於TSG的階梯臺階的數量或在階梯區域210a或210b中的一個中創建的其他一些虛設階梯臺階的數量確定。如圖8和圖10所示，在x方向上的第三複數個階梯臺階和第四複數個階梯臺階之間的偏移階梯的數量Noffset為三個，其由用於TSG的階梯臺階564-1、564-2和564-3確定。在一些實施例中，當在y方向上的每個階梯臺階(例如，第一複數個階梯臺階572-1、572-2和572-3)包括兩個介電質層對456時，Noffset可以是一，或任何奇數整數。
在一些實施例中，透過在後續製程中利用導電材料替換第二介電質層460而形成的控制閘(例如，圖3中的控制閘333)可以從3D儲存結構800中的階梯狀臺階的頂面進行電連接。因此，必須接入或暴露將在後續製程中用於控制閘的每個第二介電質層。當沿著y方向的每個階梯臺階(例如圖5和圖7中的第一複數個階梯臺階572-1、572-2和572-3)包括兩個介電質層對456時，可以暴露上介電質層對456-1的第二介電質層460-1，而下介電質層對456-2的第二介電質層460-2被覆蓋在上介電質層對456-1之下。因為第一階梯區域210a和第二階梯區 域210b中的階梯臺階可以在z方向上具有偏移，所以第一階梯區域210a中的下介電質層對456-2可以變成第二階梯區域210b中的上介電質層對，並可以從階梯臺階的頂面被接入。例如，在圖8和10中，在x方向上的每個階梯臺階(例如572、574的階梯臺階等)包括在y方向(垂直於圖10中的x-z平面)上的三個階梯臺階(例如574-1、574-2、574-3)。沿著y方向的每個階梯臺階包括兩個介電質層對456。因此，沿著x方向的每個階梯臺階包括六個介電質層對456。在第一階梯區域210a中的在y方向上的階梯臺階574-2的上介電質層對456-1可變成第二階梯區域210b中在y方向上的階梯臺階573-1的下介電質層對。在第一階梯區域210a中，在y方向上的階梯臺階574-2的下介電質層對456-2被覆蓋。然而，由於在第一階梯區域210a和第二階梯區域210b中的階梯臺階之間的奇數數量Noffset的偏移臺階，在第一階梯區域210a中在y方向上的階梯臺階574-2的下介電質層對456-2可以變成第二階梯區域210b中在y方向上的階梯臺階575-3中的上介電質層對，並且可以從在y方向上的階梯臺階的頂表面暴露。
在一些實施例中，y方向上的每個階梯臺階包括兩個介電質層對，並且第一階梯區域210a和第二階梯區域210b之間的偏移臺階的數量Noffset可以為一。在該示例中，對每個第二介電質層460的接入可以在第一階梯區域210a和第二階梯區域210b之間交替。圖11示出了根據本揭露內容的一些實施例的具有階梯結構的佈置的3D儲存結構1100的俯視圖，該階梯結構使得能夠從階梯臺階的頂表面接入每個介電質層對456。在此示例中，對於每個沿著x方向的階梯臺階，存在y方向上的三個階梯臺階。從頂部到底部計數，可在第二階梯區域210b中在y方向上的階梯臺階573-3中接入(或暴露)第i個介電質層對456。可在第一階梯區域210a中在y方向上的階梯臺階572-3中接入(或暴露)第(i+1)個介電質層對456。接下來，可在第二階梯區域210b中在y方向上的階梯臺階573-2中接入(或暴露)第(i+2)介電質層對456，並且可在第一階梯區域210a中在y方向上的階 梯臺階572-2中接入(或暴露)第(i+3)個介電質層對456。類似地，可在第二階梯區域210b中在y方向上的階梯臺階573-1中接入(或暴露)第(i+4)個介電質層對456，並且可在第一階梯區域210a中在y方向上的階梯臺階572-1中接入(或暴露)第(i+5)個介電質層對456。可在第二階梯區域210b中在y方向上的階梯臺階575-3中接入(或暴露)第(i+6)個介電質層對456，其中在x方向上，階梯臺階575-3比階梯臺階573-3低一個臺階。可在第一階梯區域210a中在y方向上的階梯臺階574-3中接入(或暴露)第(i+7)個介電質層對456，其中在x方向上，階梯臺階574-3比階梯臺階572-3低一個臺階。在該示例中，在y方向上的每個階梯臺階包括兩個介電質層對，並因此介電質層對的計數數量在y方向上增加2。在x方向上，每個階梯臺階包括六個介電質層對，這是因為在y方向上的三個階梯中的每個階梯臺階包括兩個介電質層對。因此，計數數量在x方向上增加6。
在一些實施例中，在y方向上的每個階梯臺階可包括兩個或更多數量的介電質層對。在該示例中，第一分割塊集合566和/或第二分割塊集合568中的階梯臺階可包括偏移數量的階梯臺階，使得可從至少一個階梯臺階的頂表面暴露將在後續製程中用於控制閘333的每個第二介電質層，所述階梯臺階在x方向或y方向上，在第一階梯區域210a或第二210b階梯區域中，或在分割塊566或568中的一個分割塊中。
圖12示出了根據本揭露內容的一些實施例的具有位於兩個通道結構區域211a和211b之間的階梯區域(例如，階梯區域210)的3D儲存結構1200的俯視示意圖。在該佈置中，一個通道結構區域(例如，通道結構區域211b)與一個階梯區域(例如，階梯區域210)相關聯。當在y方向上的每個階梯臺階包括兩個介電質層對時(類似於圖7中的第一複數個階梯臺階572-1、572-2和572-3)，為了從階梯臺階的頂表面接入(或暴露)每個第二介電質層，可在階梯區域210中的兩個分割塊(例如，分割塊1266a和1266b)之間創建偏移數量Noffset的階梯 臺階，其中偏移數量Noffset可以為一。在一些實施例中，分割塊1266a可以提供到第二介電質層中的每個偶數介電質層(或介電質層對)的接入，並且分割塊1266b可以提供對第二介電質層中的每個奇數介電質層(或介電質層對)的接入。結果，儘管在y方向上的每個階梯臺階包括兩個或更多個介電質層對，但是透過調節不同的分割塊之間的階梯的偏移數量Noffset，可從階梯臺階的頂表面暴露每個第二介電質層(或介電質層對)。
圖13示出了根據本揭露內容的一些實施例，用於形成圖4-12所示的3D記憶體裝置的示例性製造製程1300。應當理解，製造製程1300中示出的操作不是窮舉的，並且其他操作也可以在任何所示的操作之前、之後或之間進行。在一些實施例中，可省略示例性製造製程1300的一些製程步驟，或者可包括其他製程步驟，為簡單起見在此不進行描述。在一些實施例中，可以以不同的循序執行和/或改變製造製程1300的製程步驟。
如圖13所示，製造製程1300在製程步驟S1310處開始，在該製程步驟S1310上，在基底上設置交替的介電質堆疊。交替的介電質堆疊的示例在圖4中示出(例如，交替的介電質堆疊454)。交替的介電質堆疊包括複數個介電質層對。每個介電質層對包括第一介電質層和與第一介電質層不同的第二介電質層。第一介電質層和第二介電質層可以在交替的介電質堆疊中在彼此頂部上交替地堆疊。先前針對圖4和3D儲存結構400描述了用於形成交替的介電質堆疊的材料和方法。
在製程步驟S1320中，可在交替的介電質堆疊中形成在第一階梯區域與第二階梯區域之間的一個或複數個偏移臺階。可以調整偏移臺階的數量Noffset，使得可從階梯臺階的頂表面接入交替的介電質堆疊中旨在在後續製程中用於控制閘或選擇閘的每個第二介電質層。在與圖5和圖6相關聯的示例中，可透過覆蓋第一階梯區域210a並暴露第二階梯區域210b的遮罩(例如，第二階梯 遮罩665)，來形成所述數量Noffset的偏移臺階。
在製程步驟S1330中，可透過使用階梯分割圖案(SDP)遮罩和重複的蝕刻-削減製程在第一階梯區域和第二階梯區域中形成在第一方向(例如，y方向)上的第一複數個階梯臺階和第二複數個階梯臺階。在圖5和圖7中示出了在y方向上的第一複數個階梯臺階和第二複數個階梯臺階(例如572-1、572-2和572-3)的示例。在一些實施例中，第一複數個階梯臺階和第二複數個階梯臺階中的每個在y方向上包括兩個或更多個介電質層對。蝕刻-削減製程包括蝕刻製程和削減製程。蝕刻製程可包括可透過第一介電質層和第二介電質層控制的任何合適的乾式蝕刻(例如RIE)或濕式蝕刻。例如，可以使用蝕刻化學物質來選擇性地蝕刻第二介電質層上方的第一介電質層，然後可以使用另一蝕刻化學物質來選擇性地蝕刻第一介電質層上方的第二介電質層。等向性蝕刻製程可用於橫向削減SDP遮罩(例如，在圖5和6中所示的x-y平面中)。在一些實施例中，SDP遮罩包括在第二方向上(例如x方向)延伸並沿著第一方向(例如y方向)重複的複數個分割圖案。SDP遮罩覆蓋第一階梯區域和第二階梯區域的一部分。SDP遮罩的示例在圖6中示出(例如，SDP遮罩670)。
在製程步驟S1340中，可以在第一階梯區域和第二階梯區域中形成在第二方向(例如，x方向)上的第三複數個階梯臺階和第四複數個階梯臺階，其中，第一方向和第二方向彼此垂直。在圖8和圖10中示出了在x方向上的第三複數個階梯臺階和第四複數個階梯臺階的示例(例如，階梯結構572、574、576和573、575的臺階)。在該示例中，在x方向上的第三複數個階梯臺階中的每個階梯臺階包括在y方向上的三個第一複數個階梯臺階，並且在x方向上的第四複數個階梯臺階中的每個階梯臺階包括在y方向上的三個第二複數個階梯臺階。當在y方向上的每個階梯臺階包括兩個介電質層對時，在x方向上的每個階梯臺階可包括六個介電質層對。可使用上文針對在y方向上的階梯臺階描述的類似的蝕刻 -削減製程來形成x方向上的第三複數個階梯臺階和第四複數個階梯臺階，其中，可以調節蝕刻時間和製程以蝕刻穿過用於階梯臺階的六個介電質層對。
可以恢復形成功能性3D記憶體的製造製程。例如，可以在整個交替的介電質堆疊上形成通道孔。可在每個通道孔內設置儲存膜和通道層。也可透過利用導電層代替第二介電質層來形成交替的導電層和介電質層的膜堆疊。
總之，本揭露內容描述了3D記憶體裝置的各種實施例及其製造方法。
本揭露內容的一個方面提供了一種用於形成三維(3D)記憶體裝置的方法，該方法包括在基底上設置交替的介電質堆疊。交替的介電質堆疊包括在彼此頂部上交替堆疊的第一介電質層和第二介電質層。該方法還包括在第一階梯區域和第二階梯區域之間形成一個或複數個偏移臺階，其中第一階梯區域和第二階梯區域位於通道結構區域的相對側。該方法還包括在相應的第一階梯區域和第二階梯區域中沿著第一方向形成第一複數個階梯臺階和第二複數個階梯臺階。第一複數個階梯臺階和第二複數個階梯臺階中的每個階梯臺階具有兩個或更多個介電質層對，並且每個介電質層對具有一個第一介電質層和一個第二介電質層。該方法還包括在相應的第一階梯區域和第二階梯區域中沿著第二方向形成第三複數個階梯臺階和第四複數個階梯臺階，其中第二方向垂直於第一方向。沿著第二方向的第三複數個階梯臺階中的每個階梯臺階包括沿著第一方向的第一複數個階梯臺階，並且沿著第二方向的第四複數個階梯臺階中的每個階梯臺階包括沿著第一方向的第二複數個階梯臺階。
本揭露內容的第二方面提供了一種用於形成三維(3D)記憶體裝置的方法，該方法包括在基底上設置交替的介電質堆疊，其中，交替的介電質堆疊包括在彼此頂部上交替堆疊的第一介電質層和第二介電質層。一對第一介電質層和第二介電質層具有介電質層對。該方法還包括在階梯區域中形成複數個分割塊。複數個分割塊在第一方向上重複並且在垂直於第一方向的第二方向上 延伸。複數個分割塊中的每個均包括沿著第一方向的第一複數個階梯臺階，並且第一複數個階梯臺階中的每個階梯臺階包括兩個或更多個介電質層對。該方法還包括在階梯區域中沿著第二方向形成第二複數個階梯臺階。沿著第二方向的第二複數個階梯臺階中的每個階梯臺階包括沿著第一方向的第一複數個階梯臺階。
本揭露內容的協力廠商面提供了一種三維(3D)儲存結構，其包括設置在基底上的交替的介電質堆疊，其中，交替的介電質堆疊包括交替堆疊的第一介電質層和第二介電質層。第一介電質層不同於第二介電質層。3D儲存結構還包括第一分割塊集合和第二分割塊集合，其分別在第一階梯區域和第二階梯區域中的交替的介電質堆疊的邊緣處形成，其中第一階梯區域和第二階梯區域位於通道結構區域的相對側。第二分割塊集合位於第一分割塊集合下方第一偏移數的介電質層對處。每個介電質層對包括一個第一介電質層和一個第二介電質層。第一分割塊集合和第二分割塊集合中的每個均包括在第一方向上的第一複數個階梯臺階和在垂直於第一方向的第二方向上的第二複數個階梯臺階。沿著第一方向的第一複數個階梯臺階中的每個階梯具有兩個或更多個介電質層對。
本揭露內容的第四方面提供了一種三維(3D)儲存結構，其包括設置在基底上的交替的介電質堆疊，其中，交替的介電質堆疊包括交替堆疊的第一介電質層和第二介電質層。第一介電質層不同於第二介電質層。3D儲存結構還包括複數個分割塊，其在階梯區域中在交替的介電質堆疊的邊緣處形成，其中階梯區域位於兩個通道結構區域之間。複數個分割塊具有偏移數量的介電質層對。每個介電質層對具有一個第一介電質層和一個第二介電質層，並且從階梯臺階的頂表面可接入。每個分割塊包括在第一方向上的第一複數個階梯臺階和在垂直於第一方向的第二方向上的第二複數個階梯臺階。沿著第一方向的第 一複數個階梯臺階的每個階梯臺階包括兩個或更多個介電質層對。
以上對具體實施例的描述將充分揭示本揭露內容的一般性質，使得其它人可以在無需過度實驗且不脫離本揭露內容的一般概念的情況下，透過應用本領域技術內的知識，針對各種應用容易地修改和/或適應這類具體實施例。因此，基於本文給出的教導和指導，這樣的適應和修改旨在處於所公開的實施例的等同變換的含義和範圍內。應理解，本文中的措辭或術語是出於描述的目的而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據公開內容和指導來解釋。
上面已借助於功能構件塊描述了本揭露內容的實施例，該功能構件塊示出了特定功能及其關係的實現。為了描述的方便，本文任意定義了這些功能構件塊的邊界。只要適當地進行了規定的功能和關係，就可以定義可替換的邊界。
發明內容和摘要部分可以闡述如由發明人設想的本揭露內容的一個或複數個示例性實施例但不是全部的示例性實施例，並且因此不旨在以任何方式限制本揭露內容和所附申請專利範圍書。
本揭露內容的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據所附申請專利範圍及其等價物來定義。
103:儲存塊
210a:第一階梯區域
210b:第二階梯區域
211:通道結構區域
800:3D儲存結構
562:頂部臺階
564,564-1,564-2,564-3,572-1,572-2,572-3,572-1',572-2',572-3',573-1,573-2,573-3,574-1,574-2,574-3:階梯臺階
566a,566b,568a,568b:塊圖案
572,572',573,574,575,576:階梯結構
572-1,572-2,572-3,572-1',572-2',572-3',573-1,573-2,573-3,574-1,574-2,574-3,575-1,575-2,575-3,576-1,576-2,576-3:階梯臺階
x,y,z:方向

Claims (14)

  1. 一種用於形成三維(3D)儲存結構的方法，包括：在基底上設置交替的介電質堆疊，其中，所述交替的介電質堆疊包括在彼此頂部上交替堆疊的第一介電質層和第二介電質層；在第一階梯區域和第二階梯區域之間形成一個或複數個偏移臺階，其中，所述第一階梯區域和所述第二階梯區域位於通道結構區域的相對側上；在相應的第一階梯區域和第二階梯區域中沿著第一方向形成第一複數個階梯臺階和第二複數個階梯臺階，其中，所述第一複數個階梯臺階和所述第二複數個階梯臺階中的每個階梯臺階包括兩個或更多個介電質層對，每個所述介電質層對包括一個第一介電質層和一個第二介電質層；以及在相應的所述第一階梯區域和所述第二階梯區域中沿著第二方向形成第三複數個階梯臺階和第四複數個階梯臺階，其中所述第二方向垂直於所述第一方向，沿著所述第二方向的所述第三複數個階梯臺階中的每個階梯臺階包括沿著所述第一方向的所述第一複數個階梯臺階，以及沿著所述第二方向的所述第四複數個階梯臺階中的每個階梯臺階包括沿著所述第一方向的所述第二複數個階梯臺階；其中，當在所述第一複數個階梯臺階和所述第二複數個階梯臺階中的每個階梯臺階中形成兩個介電質層對時，所述第二複數個階梯臺階和所述第四複數個階梯臺階是在相應的所述第一複數個階梯臺階和所述第三複數個階梯臺階下方Noffset數量的介電質層對處形成的，其中Noffset是奇數整數。
  2. 根據申請專利範圍1所述的方法，其中，形成所述一個或複數個偏移臺階包括：在所述交替的介電質堆疊上形成階梯遮罩以覆蓋所述第一階 梯區域並暴露所述第二階梯區域。
  3. 根據申請專利範圍2所述的方法，其中，形成一個或複數個偏移臺階還包括：在相應的所述第一複數個階梯臺階和所述第三複數個階梯臺階下方Noffset數量的介電質層對處形成所述第二複數個階梯臺階和所述第四複數個階梯臺階，使得每個介電質層對是從階梯臺階的頂表面可接入的。
  4. 根據申請專利範圍1所述的方法，其中，沿著所述第一方向形成所述第一複數個階梯臺階和所述第二複數個階梯臺階包括：在相應的所述第一階梯區域和所述第二階梯區域中形成第一分割塊集合和第二分割塊集合，所述第一分割塊集合和所述第二分割塊集合在所述第一方向上重複，並在所述第二方向上延伸。
  5. 根據申請專利範圍4所述的方法，其中，沿著所述第一方向形成所述第一複數個階梯臺階和所述第二複數個階梯臺階包括：使用重複的蝕刻削減製程。
  6. 一種用於形成三維(3D)儲存結構的方法，包括：在基底上設置交替的介電質堆疊，其中，所述交替的介電質堆疊包括在彼此頂部上交替堆疊的第一介電質層和第二介電質層，其中，一對所述第一介電質層和所述第二介電質層包括介電質層對；在階梯區域中形成複數個分割塊，其中所述複數個分割塊在第一方向上重複並且在垂直於所述第一方向的第二方向上延伸，並且 所述複數個分割塊中的每個分割塊包括沿著所述第一方向的第一複數個階梯臺階，所述第一複數個階梯臺階中的每個階梯臺階包括兩個或更多個介電質層對；在所述複數個分割塊之間形成一個或複數個偏移臺階，包括：形成塊遮罩，所述塊遮罩覆蓋第一分割塊並且暴露第二分割塊，並且當在所述第一方向上的所述第一複數個階梯臺階中的每個階梯臺階包括兩個介電質層對時，在所述第一分割塊下方奇數個介電質層對處形成所述第二分割塊；以及在所述階梯區域中沿著所述第二方向形成第二複數個階梯臺階，其中沿著所述第二方向的所述第二複數個階梯臺階中的每個階梯包括沿著所述第一方向的所述第一複數個階梯臺階。
  7. 根據申請專利範圍6所述的方法，其中，所述一個或複數個偏移臺階包括偏移數量Noffset個所述介電質層對，使得每個介電質層對是從階梯臺階的頂表面可接入的。
  8. 一種三維(3D)儲存結構，包括：設置在基底上的交替的介電質堆疊，其中，所述交替的介電質堆疊包括交替堆疊的第一介電質層和第二介電質層，所述第一介電質層與所述第二介電質層不同；以及第一分割塊集合和第二分割塊集合，其分別被形成在第一階梯區域和第二階梯區域中的所述交替的介電質堆疊的邊緣處，其中所述第一階梯區域和所述第二階梯區域位於通道結構區域的相對側上， 第二分割塊集合位於所述第一分割塊集合下方第一偏移數量的介電質層對處，其中，每個介電質層對包括一個第一介電質層和一個第二介電質層，以及第一分割塊集合和第二分割塊集合中的每個分割塊包括在第一方向上的第一複數個階梯臺階和在垂直於所述第一方向的第二方向上的第二複數個階梯臺階，並且在所述第一方向上的所述第一複數個階梯臺階中的每個階梯臺階包括兩個或更多個介電質層對；其中，當在所述第一方向上的所述第一複數個階梯臺階中的每個階梯臺階包括兩個介電質層對時，在所述第一分割塊集合和所述第二分割塊集合之間的介電質層對的所述第一偏移數量是奇數整數。
  9. 根據申請專利範圍8所述的3D儲存結構，其中，在所述第一方向上的所述第一複數個階梯臺階是在所述第二複數個階梯臺階的兩側上圍繞所述第二方向對稱地分佈的。
  10. 根據申請專利範圍8所述的3D儲存結構，其中，在所述第一方向上的所述第一複數個階梯臺階包括N數量的階梯臺階，並且所述第一複數個階梯臺階中的每個階梯臺階包括L數量的介電質層對。
  11. 根據申請專利範圍10所述的3D儲存結構，其中，在所述第二方向上的所述第二複數個階梯臺階中的每個階梯臺階包括M數量的介電質層對，其中，M是N和L的乘積。
  12. 根據申請專利範圍8所述的3D儲存結構，還包括第二偏移數量的介電質層對，其中，所述第一分割塊集合或所述第二分割塊集合的第一分割塊位於所述第一分割塊集合或所述第二分割塊集合的第二分割塊下方所述第二偏移數量的介電質層對處。
  13. 一種三維(3D)儲存結構，包括：設置在基底上的交替的介電質堆疊，其中，所述交替的介電質堆疊包括交替堆疊的第一介電質層和第二介電質層，所述第一介電質層與所述第二介電質層不同；以及複數個分割塊，其被形成在階梯區域中在所述交替的介電質堆疊的邊緣處，其中所述階梯區域位於兩個通道結構區域之間，所述複數個分割塊包括偏移數量的介電質層對，每個介電質層對包括一個第一介電質層和一個第二介電質層，並且從階梯臺階的頂表面可接入；以及每個所述分割塊包括在第一方向上的第一複數個階梯臺階和在垂直於所述第一方向的第二方向上的第二複數個階梯臺階，並且在所述第一方向上的所述第一複數個階梯臺階中的每個階梯臺階包括兩個或更多個介電質層對；其中，當在所述第一方向上的所述第一複數個階梯臺階中的每個階梯臺階包括兩個介電質層對時，在第一分割塊和第二分割塊之間的介電質層對的所述偏移數量是奇數整數。
  14. 根據申請專利範圍13所述的3D儲存結構，其中，在所述第一方向上的所述第一複數個階梯臺階包括N數量的階梯臺階，並且所述第一複數個階梯臺階中的每個階梯臺階包括L數量的介電質層對，並且在所述第二方向上的所述第二複數個階梯臺階中的每個階梯臺階包括M數量的介電質層對，其中M是N和L的乘積。
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