CN111373531B - 用于三维存储器的阶梯结构 - Google Patents

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Abstract

公开了一种用于三维(3D)存储器设备的阶梯结构。在一些实施例中，所述方法包括在衬底上设置交替的电介质堆叠，其中第一电介质层和第二电介质层交替地堆叠在彼此的顶部上。接下来，可以在阶梯区域中形成多个分割块。每个分割块包括在第一方向上的第一多个阶梯台阶。沿着第一方向的每个阶梯台阶具有两个或更多个电介质层对。然后，可以形成沿着垂直于第一方向的第二方向的第二多个阶梯台阶。沿着第二方向的每个阶梯台阶包括沿着第一方向的第一多个阶梯台阶。所述方法还包括在多个分割块之间形成偏移数量的电介质层对，使得每个电介质层对是从阶梯台阶的顶表面可接入的。

Description

用于三维存储器的阶梯结构
技术领域
概括地说，本公开内容涉及半导体技术领域，并且更具体地，涉及用于形成三维(3D)存储器的方法。
背景技术
随着存储器设备缩小至较小的管芯尺寸以降低制造成本并增加存储密度，由于工艺技术的局限性和可靠性问题，平面存储器单元的缩放面临挑战。三维(3D)存储器体系结构可以解决平面存储器单元中的密度和性能限制。
为了进一步增加3D存储器中的存储容量，垂直堆叠的存储器单元的数量已大大增加。用于形成针对存储器单元的触点的阶梯结构的尺寸相应增加，这降低了3D存储器每单位面积的有效存储容量。具有多个分隔的阶梯结构可通过在x和y方向二者上创建阶梯台阶来减小阶梯结构的横向尺寸。为了进一步减小3D存储器的横向尺寸，需要改进阶梯结构以实现更高的存储密度。
发明内容
在本公开内容中描述了三维(3D)存储器设备及其形成方法的实施例。
本公开内容的一个方面提供了一种用于形成三维(3D)存储器设备的方法，该方法包括在衬底上设置交替的电介质堆叠。交替的电介质堆叠包括在彼此顶部上交替堆叠的第一电介质层和第二电介质层。该方法还包括在第一阶梯区域和第二阶梯区域之间形成一个或多个偏移台阶，其中第一阶梯区域和第二阶梯区域位于沟道结构区域的相对侧。该方法还包括在相应的第一阶梯区域和第二阶梯区域中沿着第一方向形成第一多个阶梯台阶和第二多个阶梯台阶。第一多个阶梯台阶和第二多个阶梯台阶中的每个阶梯台阶具有两个或更多个电介质层对，并且每个电介质层对具有一个第一电介质层和一个第二电介质层。该方法还包括在相应的第一阶梯区域和第二阶梯区域中沿着第二方向形成第三多个阶梯台阶和第四多个阶梯台阶，其中第二方向垂直于第一方向。沿着第二方向的第三多个阶梯台阶中的每个阶梯台阶包括沿着第一方向的第一多个阶梯台阶，并且沿着第二方向的第四多个阶梯台阶中的每个阶梯台阶包括沿着第一方向的第二多个阶梯台阶。
在一些实施例中，形成一个或多个偏移台阶包括在交替的电介质堆叠上形成阶梯掩模以覆盖第一阶梯区域并暴露第二阶梯区域。形成一个或多个偏移台阶还包括在相应的第一多个阶梯台阶和第三多个阶梯台阶下方 Noffset数量的电介质层对处形成第二多个阶梯台阶和第四多个阶梯台阶，使得每个电介质层对是从阶梯台阶的顶表面可接入的。
在一些实施例中，在第一方向上形成第一多个阶梯台阶和第二多个阶梯台阶包括在第一多个阶梯台阶和第二多个阶梯台阶中的每个阶梯台阶中形成两个电介质层对。形成一个或多个偏移阶梯包括在相应的第一多个阶梯台阶和第三多个阶梯台阶下方Noffset数量的电介质层对处形成所述第二多个阶梯台阶和所述第四多个阶梯台阶，其中Noffset是任意奇数整数。
在一些实施例中，沿着第一方向形成第一多个阶梯台阶和第二多个阶梯台阶包括在相应的第一阶梯区域和第二阶梯区域中形成第一分割块集合和第二分割块集合。第一分割块集合和第二分割块集合在所述第一方向上重复并在所述第二方向上延伸。沿着第一方向形成第一多个阶梯台阶和第二多个阶梯台阶包括使用重复的蚀刻削减工艺。
本公开内容的第二方面提供了一种用于形成三维(3D)存储器设备的方法，该方法包括在衬底上设置交替的电介质堆叠，其中，交替的电介质堆叠包括在彼此顶部上交替堆叠的第一电介质层和第二电介质层。一对第一电介质层和第二电介质层具有电介质层对。该方法还包括在阶梯区域中形成多个分割块。多个分割块在第一方向上重复并且在垂直于第一方向的第二方向上延伸。多个分割块中的每个均包括沿着第一方向的第一多个阶梯台阶，并且第一多个阶梯台阶中的每个阶梯台阶包括两个或更多个电介质层对。该方法还包括在阶梯区域中沿着第二方向形成第二多个阶梯台阶。沿着第二方向的第二多个阶梯台阶中的每个阶梯台阶包括沿着第一方向的第一多个阶梯台阶。
在一些实施例中，该方法还包括在多个分割块之间形成一个或多个偏移台阶，其中该一个或多个偏移台阶具有偏移数量Noffset的电介质层对，使得每个电介质层对是从阶梯台阶的顶表面可接入的。在多个分割块之间形成一个或多个偏移台阶包括形成覆盖第一分割块并暴露第二分割块的块掩模。形成一个或多个偏移台阶还包括当在第一方向上的第一多个阶梯台阶中的每个阶梯台阶包括两个电介质层对时，在第一分割块下方的奇数个电介质层对处形成第二分割块。
本公开内容的第三方面提供了一种三维(3D)存储结构，其包括设置在衬底上的交替的电介质堆叠，其中，交替的电介质堆叠包括交替堆叠的第一电介质层和第二电介质层。第一电介质层不同于第二电介质层。3D存储结构还包括第一分割块集合和第二分割块集合，其分别在第一阶梯区域和第二阶梯区域中的交替的电介质堆叠的边缘处形成，其中第一阶梯区域和第二阶梯区域位于沟道结构区域的相对侧。第二分割块集合位于第一分割块集合下方第一偏移数的电介质层对处。每个电介质层对包括一个第一电介质层和一个第二电介质层。第一分割块集合和第二分割块集合中的每个均包括在第一方向上的第一多个阶梯台阶和在垂直于第一方向的第二方向上的第二多个阶梯台阶。沿着第一方向的第一多个阶梯台阶中的每个阶梯具有两个或更多个电介质层对。
在一些实施例中，在第一方向上的第一多个阶梯台阶是在第二多个阶梯台阶的两侧上围绕第二方向对称地分布的。
在一些实施例中，在第一方向上的第一多个阶梯台阶包括N数量的阶梯台阶。第一多个阶梯台阶中的每个阶梯台阶具有L数量的电介质层对。在第二方向上的第二多个阶梯台阶中的每个阶梯台阶具有M数量的电介质层对，其中M是N和L的乘积。
在一些实施例中，当在第一方向上的第一多个阶梯台阶中的每个阶梯台阶包括两个电介质层对时，在第一分割块集合和第二分割块集合之间的电介质层对的第一偏移数量是奇数整数。
在一些实施例中，3D存储结构还包括第二偏移数量的电介质层对，其中第一分割块集合或第二分割块集合的第一分割块位于第一分割块集合或第二分割块集合的第二分割块下方第二偏移数量的电介质层对处。
本公开内容的第四方面提供了一种三维(3D)存储结构，其包括设置在衬底上的交替的电介质堆叠，其中，交替的电介质堆叠包括交替堆叠的第一电介质层和第二电介质层。第一电介质层不同于第二电介质层。3D存储结构还包括多个分割块，其在阶梯区域中在交替的电介质堆叠的边缘处形成，其中阶梯区域位于两个沟道结构区域之间。多个分割块具有偏移数量的电介质层对。每个电介质层对具有一个第一电介质层和一个第二电介质层，并且从阶梯台阶的顶表面可接入。每个分割块包括在第一方向上的第一多个阶梯台阶和在垂直于第一方向的第二方向上的第二多个阶梯台阶。沿着第一方向的第一多个阶梯台阶的每个阶梯台阶包括两个或更多个电介质层对。
在一些实施例中，在第一方向上的第一多个阶梯台阶具有N数量的阶梯台阶。第一多个阶梯台阶中的每个阶梯台阶具有L数量的电介质层对。在第二方向上的第二多个阶梯台阶中的每个阶梯台阶包括M数量的电介质层对，其中M是N和L的乘积。
在一些实施例中，当在第一方向上的第一多个阶梯台阶中的每个阶梯台阶包括两个电介质层对时，在第一分割块和第二分割块之间的电介质层对的偏移数量是奇数整数。
本领域技术人员根据说明书、权利要求书和附图可以理解本发明的其他方面。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够实现和使用本公开内容。
图1示出了根据本公开内容的一些实施例的示例性三维(3D)存储管芯的示意性俯视图。
图2示出了根据本公开内容的一些实施例的3D存储器管芯的区域的示意性俯视图。
图3示出了根据本公开内容的一些实施例的示例性3D存储器阵列结构的一部分的透视图。
图4示出了根据本公开内容的一些实施例的示例性3D存储结构的截面图。
图5示出了根据本公开内容的一些实施例的示例性3D存储结构的透视图。
图6示出了根据本公开内容的一些实施例的用于形成图5中的3D存储结构的掩模的俯视图。
图7示出了根据本公开内容的一些实施例的图5中的3D存储结构的截面图。
图8示出了根据本公开内容的一些实施例的示例性3D存储结构的透视图。
图9示出了根据本公开内容的一些实施例的用于形成图8中的3D存储结构的掩模的俯视图。
图10示出了根据本公开内容的一些实施例的图8中的3D存储结构的截面图。
图11-12示出了根据本公开内容的一些实施例的3D存储结构的俯视图。
图13示出了根据本公开内容的一些实施例的用于形成3D存储结构的示例性方法的流程图。
根据以下结合附图进行的详细描述，本发明的特征和优点将变得更加显而易见，在附图中，相似的附图标记始终标识对应的元件。在附图中，相似的附图标记通常指示相同、功能相似和/或结构相似的元件。元件首次在其中出现的附图由相应附图标记中最左边的位指示。
将参考附图来描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其它应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否被明确描述，结合其它实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，至少部分取决于上下文，如本文所用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排它性的因素集合，而是可以允许存在不一定明确描述的其它因素，这同样至少部分地取决于上下文。
应容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义。另外，“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”，而且还可包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或工艺步骤中的不同取向。该装置可以被以其它方式取向(旋转90度或在其它取向)并且本文使用的空间相关描述词同样可以被相应地解释。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的位置，因此，除非另外说明，否则半导体器件形成在衬底的顶侧。底表面与顶表面相对，因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未被图案化。此外，衬底可包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可包括一个层或多个层，和/或可以在其上、上方和/ 或其下具有一个层或多个层。层可包括多个层。例如，互连层可包括一个或多个导体层和触点层(其中形成有触点、互连线和/或垂直互连通道 (VIA))以及一个或多个电介质层。
在本公开内容中，为了便于描述，“层级(tier)”用于指代沿着竖直方向具有基本上相同的高度的元件。例如，字线和下面的栅极电介质层可以称为“层级”，字线和下面的绝缘层可以一起称为“层级”，高度基本相同的字线可以称为“字线层级”或类似词语，依此类推。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的部件或工艺步骤的特性或参数的期望值或目标值、连同高于和/ 或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可以基于与本发明主题的半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以指示给定量的值，该给定量例如在该值的10-30％内变化(例如，该值的±10％、±20％或±30％)。
在本公开内容中，术语“水平/水平地/横向/横向地”意味着标称上平行于衬底的横向表面，术语“垂直”或“垂直地”意味着标称上垂直于衬底的横向表面。
如本文所使用的，术语“3D存储器”是指这样的三维(3D)半导体设备：在横向取向的衬底上具有垂直取向的存储器单元晶体管串(在本文中称为“存储串”，例如NAND串)，使得存储串相对于衬底在垂直方向上延伸。
图1示出了根据本公开内容的一些实施例的示例性三维(3D)存储器设备100的俯视图。3D存储器设备100可以是存储器芯片(封装)，存储器管芯或存储器管芯的任何部分，并且可包括一个或多个存储器平面101，每个存储器平面可包括多个存储块103。可以在每个存储器平面101上进行相同且并发的操作。存储块103可以是兆字节(MB)大小，存储块103是执行擦除操作的最小大小。如图1所示，示例性3D存储器设备100包括四个存储平面101，并且每个存储平面101包括六个存储块103。每个存储块 103可包括多个存储器单元，其中每个存储器单元可通过诸如位线和字线等互连来寻址。位线和字线可以互相垂直地布置(例如，分别以行和列)，从而形成金属线的阵列。在图1中，位线和字线的方向被标记为“BL”和“WL”。在本公开内容中，存储块103也被称为“存储器阵列”或“阵列”。存储阵列是存储器设备中执行存储功能的核心区域。
3D存储器设备100还包括外围区域105，其是围绕存储平面101的区域。外围区域105包含用以支持存储阵列的功能的许多数字、模拟和/或混合信号电路，例如，页面缓冲器、行和列解码器以及读出放大器。外围电路使用有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员来说是显而易见的。
要注意，图1中所示的3D存储器设备100中的存储平面101的布置以及每个存储平面101中的存储块103的布置仅用作示例，但不限于此本公开内容的范围。
参照图2，示出了根据本公开内容的一些实施例的图1中的区域108 的放大的俯视图。3D存储器设备100的区域108可包括阶梯区域210和沟道结构区域211。沟道结构区域211可包括存储串212的阵列，每个存储串包括多个堆叠的存储器单元。阶梯区域210可包括阶梯结构和在阶梯结构上形成的接触结构214的阵列。在一些实施例中，跨越沟道结构区域211 和阶梯区域210沿着WL方向延伸的多个狭缝结构216可以将存储块划分为多个指存储区218。至少一些狭缝结构216可以用作针对沟道结构区域 211中的存储串212的阵列的公共源触点。顶部选择栅切口220可以被设置在例如每个指存储区218的中间，以将指存储区218的顶部选择栅(TSG) 划分为两个部分，从而可以将指存储区分成两个存储片224，其中共享相同字线的存储片224中的存储器单元形成可编程(读/写)存储页。虽然可以在存储块级别执行3D NAND存储器的擦除操作，但可以在存储页级别执行读和写操作。存储页可以为千字节(KB)大小。在一些实施例中，区域108 还包括虚设存储串222，其用于制造期间的工艺变化控制和/或用于额外的机械支撑。
图3示出了根据本公开内容的一些实施例的示例性三维(3D)存储器阵列结构300的一部分的透视图。存储器阵列结构300包括衬底330、在衬底330上方的绝缘膜331、在绝缘膜331上方的下选择栅(LSG)层级332、以及多个层级的控制栅333(也称为“字线(WL)”)，其堆叠在LSG 332 的顶部以形成交替的导电层和电介质层的膜堆叠335。为了清楚起见，在图3中未示出与控制栅层级相邻的电介质层。
每一层级的控制栅被膜堆叠335的狭缝结构216-1和216-2隔开。存储器阵列结构300还包括在控制栅333的堆叠之上的顶部选择栅(TSG)334。 TSG 334、控制栅333和LSG332的堆叠也称为“栅电极”。存储器阵列结构300还包括存储串212、以及衬底330的在相邻的LSG 332之间的部分中的掺杂的源极线区域344。每个存储串212包括沟道孔336，沟道孔336延伸穿过绝缘膜331和交替的导电层和电介质层的膜堆叠335。存储串212还包括：在沟道孔336的侧壁上的存储器膜337、在存储器膜337上方的沟道层338、以及被沟道层338围绕的芯填充膜339。存储器单元340可以被形成在控制栅333和存储串212的交叉点处。存储阵列结构300还包括在TSG 334上方与存储串212连接的多条位线(BL)341。存储阵列结构300还包括通过多个接触结构214与栅电极连接的多条金属互连线343。膜堆叠335 的边缘构造成阶梯形，以允许电连接到每一层级的栅电极。
在图3中，出于说明目的，与一个层级的TSG 334和一个层级的LSG 332一起示出了三个层级的控制栅333-1、333-2和333-3。在该示例中，每个存储串212可包括三个存储器单元340-1、340-2和340-3，其分别对应于控制栅333-1、333-2和333-3。在一些实施例中，控制栅的数量和存储器单元的数量可以大于三个以增加存储容量。存储器阵列结构300还可包括其他结构，例如，TSG切口、公共源触点和虚设存储串。为了简单起见，这些结构未在图3中示出。
为了在3D存储器中追求更高的存储容量，垂直堆叠的存储器单元的数量已大大增加。结果，控制栅或字线333的数量大大增加。为了形成针对字线333中的每一个字线333的电接触(例如，接触结构214)，阶梯区域 210已经从沟道结构区域211的任一侧横向延伸。阶梯区域的增加的尺寸减小了每单位面积的有效存储容量，因此增加了3D存储器每比特的成本。
为了缩小阶梯区域的尺寸，可以使用具有多个分割的阶梯结构在x方向和y方向二者上在阶梯台阶上形成接触结构。具有多个分割的阶梯结构的3D存储器可包括沿着x方向的一组阶梯台阶，其中沿着x方向的每个阶梯台阶对应于沿着y方向的另一组阶梯台阶。通常，沿着y方向的每个阶梯台阶包括一对导电层和电介质层，使得每个控制栅333可以连接到对应的字线。
然而，随着交替的导电层和电介质层的膜堆叠335的增加，制造工艺 (例如，穿过整个膜堆叠335来形成图3中的沟道孔336)由于增加的纵横比而变得更具挑战性。为了减小膜堆叠335的总厚度，按比例缩小导电层和电介质层的厚度。然而，更薄的厚度导致更小的阶梯台阶高度，特别是沿着y方向的具有一对导电层和电介质层的阶梯台阶。通常，很难在小阶梯台阶的侧壁上形成隔离垫片。因此，需要改进用于3D存储器的阶梯结构。
图4示出了根据一些实施例的三维存储器设备的示例性结构400的截面图，其中结构400包括衬底(例如，图3中的衬底330)和交替的电介质堆叠454。图4的截面图是沿着图2中的WL方向的，即沿着图3中的x 方向。
衬底330可以提供用于形成后续结构的平台。在一些实施例中，衬底 330可以是具有任何合适的半导体材料的任何合适的半导体衬底，例如单晶、多晶或单晶半导体。例如，衬底330可包括硅、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、III-V族化合物或其任何组合。在一些实施例中，衬底330可包括在处理晶圆上形成的半导体材料层，例如玻璃、塑料或另一半导体衬底。
衬底330的前表面330f在本文中也被称为衬底的“主表面”或“顶表面”。可以在衬底330的前表面330f上设置材料层。“最顶层”或“上层”是离衬底的前表面330f最远或较远的层。“最底部”或“下层”是最接近或较接近衬底的前表面330f的层。
在一些实施例中，交替的电介质堆叠454包括在彼此顶部上交替堆叠的多个电介质层对456，其中每个电介质层对456包括第一电介质层458和与第一电介质层458不同的第二电介质层460(也称为“牺牲层”)。交替的电介质堆叠454在平行于衬底330的前表面330f的横向方向上延伸。
在交替的电介质堆叠454中，第一电介质层458和第二电介质层460 在垂直于衬底330的垂直方向上交替。换句话说，每个第二电介质层460 可以夹在两个第一电介质层458之间，并且每个第一电介质层458可以夹在两个第二电介质层460之间(最底层和最顶层除外)。
形成交替的电介质堆叠454可包括将第一电介质层458设置为各自具有相同的厚度或具有不同的厚度。第一电介质层458的示例性厚度可在10 nm至500nm的范围内，优选地为约25nm。类似地，第二电介质层460 可以各自具有相同的厚度或具有不同的厚度。第二电介质层460的示例性厚度可在10nm至500nm的范围内，优选地为约35nm。应当理解，图4 中的电介质层对456的数量仅是出于说明的目的，并且在交替的电介质堆叠454中可包括任何合适数量的层。
在一些实施例中，第一电介质层458包括任何适当的绝缘材料，例如，氧化硅、氧氮化硅、氮化硅、TEOS或具有F-、C-、N-和/或H-结合的氧化硅。第一电介质层458也可包括高k介电材料，例如，氧化铪、氧化锆、氧化铝、氧化钽或氧化镧膜。在一些实施例中，第一电介质层458可以是以上材料的任意组合。
在衬底330上形成第一电介质层458可包括任何合适的沉积方法，例如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD (PECVD)、快速热化学气相沉积沉积(RTCVD)、低压化学气相沉积 (LPCVD)、溅射、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、高密度等离子体CVD(HDP-CVD)、热氧化、氮化、任何其他合适的沉积方法和/或其组合。
在一些实施例中，第二电介质层460包括与第一电介质层458不同的任何合适的材料，并且可相对于第一电介质层458被选择性地去除。例如，第二电介质层460可包括硅氧化物、氮氧化硅、氮化硅、TEOS、多晶硅、多晶锗、多晶锗硅及其任意组合。在一些实施例中，第二电介质层460还包括非晶半导体材料，例如非晶硅或非晶锗。可以使用与第一电介质层458 类似的技术来设置第二电介质层460，例如CVD、PVD、ALD、热氧化或氮化或其任何组合。
在一些实施例中，第一电介质层458可以是氧化硅，第二电介质层460 可以是氮化硅。
在一些实施例中，交替的电介质堆叠454还可包括除了第一电介质层 458和第二电介质层460之外的层，并且可以由不同的材料制成和/或具有不同的厚度。
除了交替的电介质堆叠454之外，在一些实施例中，还可在衬底330 的前表面330f上的外围区域105(见图1)中形成外围器件(未示出)。在一些实施例中，还可以在衬底330的前表面330f上的存储块103(见图1) 中形成有源器件区域(未示出)。在一些实施例中，衬底330还可包括前表面330f上绝缘膜331(图4中未示出)。绝缘膜331可以由与交替的电介质堆叠454相同或不同的材料制成。
外围设备可包括任何合适的半导体设备，例如金属氧化物半导体场效应晶体管(MOSFET)、二极管、电阻器、电容器等。外围设备可以用于设计支持存储内核的存储功能的数字、模拟和/或混合信号电路，例如行和列解码器、驱动器、页面缓冲器、读出放大器、时序和控制。
存储块中的有源器件区域被诸如浅沟槽隔离等隔离结构围绕。可以根据存储块中阵列器件的功能在有源器件区域中形成诸如p型掺杂阱和/或n 型掺杂阱之类的掺杂区。
在一些实施例中，3D存储器设备的结构400可包括沟道结构区域211。结构400还包括在沟道结构区域211的沿着x方向的相对侧上的第一阶梯区域210a和第二阶梯区域210b。沟道结构区域211可用于形成存储串的阵列，每个存储串包括多个堆叠的存储器单元，如以上结合图2和图3所描述的。第一阶梯区域210a和第二阶梯区域210b可用于在后续工艺中形成阶梯结构，如以下详细描述的。要注意，图4中所示的组件的尺寸和配置不应限制本公开内容的范围。
图5示出了根据本公开内容的一些实施例的3D存储结构500的透视图，并且图6示出了在创建3D存储结构500中使用的示例性掩模的俯视图。
在一些实施例中，3D存储结构500包括顶部台阶562，其可以被形成为通过使用第一阶梯掩模663(在图6中示出)来限定沟道结构区域211。第一阶梯掩模663可用于覆盖沟道结构区域211并且暴露第一阶梯区域 210a和第二阶梯区域210b。在一些实施例中，第一阶梯掩模663可包括光刻胶或碳基聚合物材料，并且可使用诸如光刻等图案化工艺来形成。在一些实施例中，第一阶梯掩模663还可包括硬掩模，例如氧化硅、氮化硅、 TEOS、含硅抗反射涂层(SiARC)、非晶硅或多晶硅。可以使用诸如使用 O2或CF4化学物质的反应离子刻蚀(RIE)等刻蚀工艺将硬掩模图案化。此外，第一阶梯掩模663可包括光刻胶和硬掩模的任何组合。
在一些实施例中，可以利用第一阶梯掩模663来蚀刻一个或多个电介质层对(例如，图4中的电介质层对456)。用于第一电介质层458的蚀刻工艺可以具有在第二电介质层460之上的高选择性，和/或反之亦然。因此，下面的电介质层对456可以用作蚀刻停止层。结果，可以在沟道结构区域 211中形成顶部台阶562，如图5所示。
在一些实施例中，可使用诸如反应性离子蚀刻(RIE)等各向异性蚀刻或其他干法蚀刻工艺来蚀刻顶部台阶562。在一些实施例中，第一电介质层 458是氧化硅。在该示例中，氧化硅的蚀刻可包括使用基于氟的气体的RIE，所述气体例如碳氟(CF4)、六氟乙烷(C2F6)、CHF3或C3F6和/或任何其他合适的气体。在一些实施例中，可通过湿化学法来去除氧化硅层，所述湿化学法例如氢氟酸或氢氟酸与乙二醇的混合物。在一些实施例中，可使用定时蚀刻方法。在一些实施例中，第二电介质层460是氮化硅。在该示例中，氮化硅的蚀刻可包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其组合的RIE。去除电介质层的方法和蚀刻剂不应受到本公开内容的实施例的限制。在一些实施例中，在蚀刻工艺之后，可通过使用诸如利用O2或CF4等离子体的干法蚀刻，或者利用抗蚀剂/聚合物剥离剂的湿法蚀刻(例如基于溶剂的化学药品)等技术来去除第一阶梯掩模663。
在一些实施例中，通过使用第二阶梯掩模665(参见图6)，3D存储结构500还包括用于顶部选择栅(TSG)(例如，图3中的TSG 334)的多个阶梯台阶564。出于说明的目的，在图5中示出了用于TSG的三个阶梯台阶564-1、564-2和564-3。然而，用于TSG的阶梯台阶564的数量不受限制，并且可以是任何合适的数量。在一些实施例中，第二阶梯掩模665覆盖沟道结构区域211。在一些实施例中，第二阶梯掩模665还覆盖第一阶梯区域210a，并且仅暴露阶梯区域210b(如图6所示)。可通过使用与第一阶梯掩模663类似的材料和方法来形成第二阶梯掩模665。
可通过使用第二阶梯掩模665在图4中的交替的电介质堆叠454上施加重复的蚀刻-削减工艺来形成用于TSG的多个阶梯台阶564-1、564-2和 564-3。蚀刻削减工艺包括蚀刻工艺和削减工艺。在蚀刻工艺中，可以去除暴露的阶梯区域210b中的至少一个电介质层对456。蚀刻深度确定用于TSG 的阶梯台阶564的台阶高度。在一些实施例中，用于TSG的每个阶梯台阶 564可包括一个电介质层对456。用于蚀刻针对阶梯台阶564的电介质层对 456的技术可类似于上述用于顶部台阶562的蚀刻工艺。
削减工艺包括应用适当的蚀刻过程(例如，各向同性干法蚀刻或湿法蚀刻)，以在x-y平面(例如，与图3中的衬底330的前表面330f平行的 x-y平面)中横向拉回第二阶梯掩模665。如图6所示，第二阶梯掩模665 可被拉回以形成图案665-2，然后进一步拉回以形成图案665-3。第二阶梯掩模665的图案对应于图5中用于TSG的阶梯台阶564-1，而图案665-2和665-3对应于用于TSG的阶梯台阶564-2和564-3。削减工艺确定用于 TSG的阶梯台阶564的台阶宽度。在一些实施例中，用于TSG的多个阶梯台阶564-1、564-2、564-3的台阶宽度可在10nm至100nm之间。在一些实施例中，削减工艺可包括干法蚀刻，例如使用O2、Ar、N2等的RIE。在蚀刻削减工艺期间，可以消耗一些第二阶梯掩模665，并且第二阶梯掩模 665的厚度可减小。在形成用于TSG的多个阶梯台阶564之后，可通过干法或湿法蚀刻(例如，利用O2或CF4的RIE，利用抗蚀剂/聚合物剥离剂的湿法蚀刻)来去除第二阶梯掩模665。
如图5所示，3D存储结构500还包括第一阶梯区域210a中的第一分割块集合566(例如566a和566b)、和第二阶梯区域210b中的第二分割块集合568(例如568a和568b)。在一些实施例中，第二阶梯区域210b中的第二分割块集合568可以低于第一阶梯区域210a中的第一分割块集合566。在图5所示的示例中，第二分割块集合568比第一分割块集合566要低用于TSG的阶梯台阶564的数量。在图5的示例中，第二分割块集合568比第一分割块集合566要低三个台阶。在一些实施例中，第二分割块集合568 可以从第一分割块集合566下降一定数量Noffset的偏移台阶，反之亦然。可通过调节用于TSG的阶梯台阶564的数量，利用第二阶梯掩模665在第一阶梯区域210a或第二210b中形成一个或多个虚设阶梯台阶，来产生第一分割块集合566和第二分割块集合568之间的所述数量Noffset的偏移台阶。还可以利用额外的掩模来产生所述数量Noffset的偏移台阶，其中额外的掩模可用于阻挡第一阶梯区域210a并暴露第二阶梯区域210b，反之亦然。
在一些实施例中，3D存储结构500还包括分别被形成在第一阶梯区域 210a和第二阶梯区域210b中的第一阶梯结构572和第二阶梯结构573。第一阶梯结构572包括沿着y方向的第一多个阶梯台阶572-1、572-2、572-3，并且第二阶梯结构573包括沿着y方向的第二多个阶梯台阶573-1、573-2、 573-3。在本公开内容中，3D存储结构500的第一多个阶梯台阶572-1、572-2、 572-3和第二多个阶梯台阶573-1、573-2、573-3中的每个阶梯台阶包括两个或更多个电介质层对(例如，图4所示的电介质层对456)。根据本公开内容的一些实施例，在图7中示出了第一阶梯结构572的截面图。在该示例中，第一多个阶梯台阶572-1、572-2和572-3中的每个阶梯台阶包括两个电介质层对456，其中每个电介质层对456包括一个第一电介质层458和一个第二电介质层460。
在一些实施例中，可通过使用阶梯分割图案(SDP)掩模670和重复的蚀刻-削减工艺同时形成第一阶梯结构572和第二阶梯结构573。如图6所示，SDP掩模670覆盖沟道结构区域211以及第一阶梯区域210a和第二阶梯区域210b的与沟道结构区域211相邻的一部分。SDP掩模670可包括沿着y方向重复的多个块图案。作为示例，在图6中的每个阶梯区域210a/210b 中示出了两个块图案，其中第一阶梯区域210a中的两个块图案对应于图5 中的第一分割块集合566a/566b，并且第二阶梯区域210b中的两个块图案对应于第二分割块集合568a/568b。
在一些实施例中，阶梯分割图案掩模670可包括光刻胶或碳基聚合物材料，并且可使用诸如光刻的图案形成工艺来形成。在一些实施例中，阶梯分割图案掩模670也可包括硬掩模，例如氧化硅、氮化硅、TEOS、含硅抗反射涂层(SiARC)、非晶硅或多晶硅。可以使用诸如使用O2或CF4化学物质的反应离子刻蚀(RIE)等刻蚀工艺对硬掩模进行图案化。此外，阶梯分割图案掩模670可包括光刻胶和硬掩模的任何组合。
可通过利用图6中的SDP掩模670施加重复的蚀刻-削减工艺来形成图 5所示的第一阶梯结构572和和第二阶梯结构573。蚀刻-削减工艺包括蚀刻工艺和削减工艺。在蚀刻工艺中，可以去除交替的电介质堆叠454的具有暴露表面的一部分(见图7)。蚀刻深度确定第一多个阶梯台阶572-1、572-2、 572-3和第二多个阶梯台阶573-1、573-2、573-3的台阶高度。在一些实施例中，第一多个阶梯台阶572-1、572-2、572-3和第二多个阶梯台阶573-1、573-2、573-3中的每个阶梯台阶可包括两个电介质层对456。用于第一电介质层458的蚀刻工艺可具有在第二电介质层460之上的高选择性，和/或反之亦然。因此，下面的电介质层对456可以用作蚀刻停止层。通过控制蚀刻工艺，可以在每个蚀刻削减循环期间形成具有两个电介质层对456的一个阶梯台阶。
在一些实施例中，用于第一阶梯结构572和第二阶梯结构573的蚀刻工艺可包括任何合适的干法蚀刻工艺和/或湿法蚀刻工艺。在一些实施例中，氧化硅的蚀刻可包括使用基于氟的气体的RIE，所述气体例如碳氟(CF4)、六氟乙烷(C2F6)、CHF3或C3F6和/或任何其他合适的气体。在一些实施例中，可通过湿化学法来去除氧化硅层，所述湿化学法例如氢氟酸或氢氟酸与乙二醇的混合物。在一些实施例中，可使用定时蚀刻方法。在一些实施例中，第二电介质层460是氮化硅。在该示例中，氮化硅的蚀刻可包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其组合的RIE。用于去除单个层的方法和蚀刻剂不应受到本公开内容的实施例的限制。
削减工艺可包括通过蚀刻工艺(例如，各向同性干法蚀刻或湿法蚀刻) 在x-y平面中横向拉回SDP掩模670。在一些实施例中，削减工艺可包括干法刻蚀，例如使用O2、Ar、N2等的RIE。从图6中的俯视图来看，在第一阶梯区域210a和第二阶梯区域210b两者中，可以从SDP掩模670的初始边缘朝向最终边缘670-1来向内刻蚀SDP掩模670。蚀刻削减工艺中的横向拉回尺寸确定第一多个阶梯台阶572-1、572-2、572-3和第二多个阶梯台阶573-1、573-2和573-3的宽度。在一些实施例中，第一多个阶梯台阶572-1、572-2、573-3和第二多个阶梯台阶573-1、573-2和573-3可各自具有不同或相同的宽度。在一些实施例中，对SDP掩模670的削减可在x-y 平面中的所有方向上是各向同性的，使得第一多个阶梯台阶572-1、572-2、573-3和第二多个阶梯台阶573-1、573-2和573-3的宽度在x和y方向上可以是相同的，并在10nm至100nm范围内。
通过重复两次蚀刻-削减工艺，可以在第一阶梯区域210a中形成包括三个阶梯台阶572-1、572-2和573-3的第一阶梯结构572，并且可以在第二阶梯区域210b中形成包括三个阶梯台阶573-1、573-2和573-3的第二阶梯结构573，如图5所示。由于用于TSG的阶梯台阶564，第一阶梯结构572 的阶梯台阶572-1比第二阶梯结构573的阶梯台阶573-1要低三个阶梯台阶。类似地，阶梯台阶572-2和572-3分别比阶梯台阶573-2和573-3低三个阶梯台阶。
如先前所论述的，可通过使用第二阶梯掩模665和蚀刻工艺，通过第一阶梯区域210a或第二阶梯区域210b中的用于TSG的阶梯台阶564的数量和/或虚设阶梯台阶的数量，来调节第一分割块集合566与第二分割块集合568之间的、或第一阶梯结构572与第二阶梯结构573的偏移台阶的数量Noffset。在一些实施例中，第一阶梯结构572和第二阶梯结构573中的每个阶梯台阶可包括两个电介质层对456。在该示例中，偏移台阶的数量Noffset可以是一或三或任何奇数。
如图5所示，第一分割块集合566和第二分割块集合568可各自包括沿着x方向延伸并沿着y方向重复的两个块图案566a/566b和568a/568b。每个块图案566a、566b、568a、568b可用于在后续工艺中形成分隔阶梯结构。要注意，第一分割块集合566和第二分割块集合568中的块图案的数量不限于两个，并且可以是任何合适的数量。
在一些实施例中，块图案566a/566b中的每个可包括围绕x轴对称分布的两个第一阶梯结构572和572’。第一多个阶梯台阶572-1、572-2和572-3 分别对应于572-1’、572-2’和572-3’，其中572-3和572-3’指的是同一阶梯台阶。类似地，块图案568a和568b中的每个块图案包括围绕x轴对称分布的两个第二多个阶梯台阶。
在蚀刻削减工艺期间，可消耗一些SDP掩模670，并且SDP掩模670 的厚度可减小。在蚀刻削减工艺之后，可通过使用诸如利用O2或CF4等离子体的干法蚀刻，或利用抗蚀剂/聚合物剥离剂(例如基于溶剂的化学药品) 的湿法蚀刻等技术来去除SDP掩模670。
根据本公开的一些实施例，图8示出了3D存储结构800的透视图，图 9示出了用于形成3D存储结构800的示例性掩模的俯视图，图10示出了 3D存储结构800沿着x方向的截面图。
如图8和图10所示，3D存储结构800包括在第一阶梯区域210a中沿着x方向布置的第三多个阶梯台阶572、574、576等。第三多个阶梯台阶中的每个阶梯台阶(例如，阶梯台阶574)包括沿着y方向的多个阶梯台阶 (例如574-1、574-2和574-3)，其类似于第一多个阶梯台阶572-1、572-2 和572-3。3D存储结构800还包括在第二阶梯区域210b中沿着x方向布置的第四多个阶梯台阶573、575等。类似地，第四阶梯结构中的每个阶梯台阶(例如，阶梯台阶575)包括沿着y方向的多个阶梯台阶(例如575-1、 575-2和575-3)，其类似于第二多个阶梯台阶573-1、573-3和573-3。
在一些实施例中，可通过使用第三阶梯掩模980和重复的蚀刻-削减工艺来同时形成第三多个阶梯台阶572、574、576，…和第四多个阶梯台阶 573、575等。如图9所示，第三阶梯掩模980覆盖沟道结构区域211以及第一阶梯区域210a和第二阶梯区域210b的一部分。第三阶梯掩模980可包括相似的材料，并且可通过使用与第二阶梯掩模665相似的技术来形成。
蚀刻削减工艺包括蚀刻工艺和削减工艺。在蚀刻工艺期间，可以在未被第三阶梯掩模980覆盖的暴露的第一阶梯区域210a和第二阶梯区域210b 中去除多个交替的电介质层对456(参见图10)。蚀刻深度确定沿着x方向的阶梯台阶的台阶高度。在一些实施例中，可以使用诸如反应性离子蚀刻 (RIE)等各向异性蚀刻或其他干法蚀刻工艺来蚀刻阶梯，其中用于蚀刻的技术可以类似于用于第一阶梯结构572和第二阶梯结构573的蚀刻工艺。例如，用于第一电介质层458的蚀刻工艺可具有在第二电介质层460之上的高选择性，和/或反之亦然。因此，下面的电介质层对456可以用作蚀刻停止层。通过控制蚀刻工艺，可以将交替的电介质堆叠454一次蚀刻一对电介质层对456。
在一些实施例中，可以在在x方向上形成第三多个阶梯台阶和第四多个阶梯台阶之前，形成在y方向上具有相应的第一多个阶梯台阶和第二多个阶梯台阶(例如572-1、572-2、572-3和573-1、573-2、573-3)的第一阶梯结构572和第二阶梯结构573。在该示例中，在重复的蚀刻削减工艺期间沿着x方向形成第三多个阶梯台阶和第四多个阶梯台阶时，第一多个阶梯台阶和第二多个阶梯台阶(例如图5和图7中的572-1、572-2、572-3和573-1、 573-2、573-3)在y方向上的图案(包括在x-y平面上的尺寸和在z方向上的台阶高度)可以同时转移到下面的电介质层对。结果，可以为3D存储结构800形成沿着x方向和y方向二者的多个阶梯台阶。
削减工艺包括对第三阶梯掩模980施加合适的蚀刻工艺(例如，各向同性干法蚀刻或湿法蚀刻)，使得可以将第三阶梯掩模980在x-y平面(例如，平行于图3中的衬底330的前表面330f)中横向拉回。如图9所示，第三阶梯掩模980可以从例如由光刻法形成的光刻胶限定的初始图案递增地和向内地蚀刻。在削减工艺之后，可以将第三阶梯掩模980的边缘朝向沟道结构区域211拉回以形成新的边缘980-2。当执行另一循环的蚀刻-削减工艺时，可以形成更靠近沟道结构区域211的另一新边缘980-3。在削减工艺中在x方向上的横向拉回尺寸确定第三多个阶梯台阶和第四多个阶梯台阶在x方向上的宽度。在一些实施例中，每个阶梯台阶在x方向上可以具有不同或相同的宽度。
通过重复蚀刻削减工艺并使用第一阶梯掩模980，可以在相应的第一阶梯区域210a和第二阶梯区域210b中从顶部至底部形成第三多个阶梯台阶 572、574、576等以及第四多个阶梯台阶573、575等。因此，第一分割块集合566a、566b等中的每个可包括第三多个阶梯台阶572、574、576等，其沿着x方向延伸，并且第一多个阶梯台阶对称地分布在两侧。例如，阶梯台阶572-1’、572-2’和572-3’围绕x方向与阶梯台阶572-1、572-2和572-3 对称。类似地，第二分割块集合568a、568b等中的每个可包括第四多个阶梯台阶572、574、576等，其沿着x方向延伸，并且第二多个阶梯台阶对称地分布在两侧。
在一些实施例中，沿着y方向的第一阶梯结构中的每个(例如，第一阶梯结构572)包括三个阶梯台阶(例如，572-1、572-2和572-3)，其中每个阶梯台阶(例如572-1、572-2和572-3)包括两个电介质层对456(参见图5和7中的示例)。在该示例中，在x方向上的第三多个阶梯台阶572、 574、576等中的每个阶梯台阶包括六个电介质层对456。类似地，在y方向上的第二阶梯结构中的每个(例如，第二阶梯结构573)还包括三个阶梯台阶(例如573-1、573-2和573-3)，其中每个阶梯台阶(例如573-1、573-2 和573-3)包括两个电介质层对456。在该示例中，在x方向上的第四多个阶梯台阶573、575等中的每个阶梯台阶包括六个电介质层对456。
要注意，第一阶梯结构和第二阶梯结构中的阶梯台阶的数量不限于此。在一些实施例中，沿着y方向的第一阶梯结构和第二阶梯结构可包括N个阶梯台阶，其中沿着y方向的每个阶梯台阶可具有L数量的电介质层对。在该示例中，在x方向上的每个阶梯台阶可以具有N乘以L(即，N×L) 数量的电介质层对。
要注意，在第三多个阶梯台阶572、574、576等与第四多个阶梯台阶 573、575等之间，可以存在垂直偏移(例如，在z方向上)。在x方向上的第三多个阶梯台阶572、574、576等与第四多个阶梯台阶573、575之间的偏移台阶的数量Noffset也可由用于TSG的阶梯台阶的数量或在阶梯区域 210a或210b中的一个中创建的其他一些虚设阶梯台阶的数量确定。如图8和图10所示，在x方向上的第三多个阶梯台阶和第四多个阶梯台阶之间的偏移阶梯的数量Noffset为三个，其由用于TSG的阶梯台阶564-1、564-2和 564-3确定。在一些实施例中，当在y方向上的每个阶梯台阶(例如，第一多个阶梯台阶572-1、572-2和572-3)包括两个电介质层对456时，Noffset可以是一，或任何奇数整数。
在一些实施例中，通过在后续工艺中利用导电材料替换第二电介质层 460而形成的控制栅(例如，图3中的控制栅333)可以从3D存储结构800 中的阶梯状台阶的顶面进行电连接。因此，必须接入或暴露将在后续工艺中用于控制栅的每个第二电介质层。当沿着y方向的每个阶梯台阶(例如图5和图7中的第一多个阶梯台阶572-1、572-2和572-3)包括两个电介质层对456时，可以暴露上电介质层对456-1的第二电介质层460-1，而下电介质层对456-2的第二电介质层460-2被覆盖在上电介质层对456-1之下。因为第一阶梯区域210a和第二阶梯区域210b中的阶梯台阶可以在z方向上具有偏移，所以第一阶梯区域210a中的下电介质层对456-2可以变成第二阶梯区域210b中的上电介质层对，并可以从阶梯台阶的顶面被接入。例如，在图8和10中，在x方向上的每个阶梯台阶(例如572、574等)包括在y 方向(垂直于图10中的x-z平面)上的三个阶梯台阶(例如574-1、574-2、 574-3)。沿着y方向的每个阶梯台阶包括两个电介质层对456。因此，沿着 x方向的每个阶梯台阶包括六个电介质层对456。在第一阶梯区域210a中的在y方向上的阶梯台阶574-2的上电介质层对456-1可变成第二阶梯区域 210b中在y方向上的阶梯台阶573-1的下电介质层对。在第一阶梯区域210a中，在y方向上的阶梯台阶574-2的下电介质层对456-2被覆盖。然而，由于在第一阶梯区域210a和第二阶梯区域210b中的阶梯台阶之间的奇数数量Noffset的偏移台阶，在第一阶梯区域210a中在y方向上的阶梯台阶574-2 的下电介质层对456-2可以变成第二阶梯区域210b中在y方向上的阶梯台阶575-3中的上电介质层对，并且可以从在y方向上的阶梯台阶的顶表面暴露。
在一些实施例中，y方向上的每个阶梯台阶包括两个电介质层对，并且第一阶梯区域210a和第二阶梯区域210b之间的偏移台阶的数量Noffset可以为一。在该示例中，对每个第二电介质层460的接入可以在第一阶梯区域 210a和第二阶梯区域210b之间交替。图11示出了根据本公开内容的一些实施例的具有阶梯结构的布置的3D存储结构1100的俯视图，该阶梯结构使得能够从阶梯台阶的顶表面接入每个电介质层对456。在此示例中，对于每个沿着x方向的阶梯台阶，存在y方向上的三个阶梯台阶。从顶部到底部计数，可在第二阶梯区域210b中在y方向上的阶梯台阶573-3中接入(或暴露)第i个电介质层对456。可在第一阶梯区域210a中在y方向上的阶梯台阶572-3中接入(或暴露)第(i+1)个电介质层对456。接下来，可在第二阶梯区域210b中在y方向上的阶梯台阶573-2中接入(或暴露)第 (i+2)电介质层对456，并且可在第一阶梯区域210a中在y方向上的阶梯台阶572-2中接入(或暴露)第(i+3)个电介质层对456。类似地，可在第二阶梯区域210b中在y方向上的阶梯台阶573-1中接入(或暴露)第(i+4) 个电介质层对456，并且可在第一阶梯区域210a中在y方向上的阶梯台阶572-1中接入(或暴露)第(i+5)个电介质层对456。可在第二阶梯区域 210b中在y方向上的阶梯台阶575-3中接入(或暴露)第(i+6)个电介质层对456，其中在x方向上，阶梯台阶575-3比阶梯台阶573-3低一个台阶。可在第一阶梯区域210a中在y方向上的阶梯台阶574-3中接入(或暴露) 第(i+7)个电介质层对456，其中在x方向上，阶梯台阶574-3比阶梯台阶572-3低一个台阶。在该示例中，在y方向上的每个阶梯台阶包括两个电介质层对，并因此电介质层对的计数数量在y方向上增加2。在x方向上，每个阶梯台阶包括六个电介质层对，这是因为在y方向上的三个阶梯中的每个阶梯台阶包括两个电介质层对。因此，计数数量在x方向上增加6。
在一些实施例中，在y方向上的每个阶梯台阶可包括两个或更多数量的电介质层对。在该示例中，第一分割块集合566和/或第二分割块集合568 中的阶梯台阶可包括偏移数量的阶梯台阶，使得可从至少一个阶梯台阶的顶表面暴露将在后续工艺中用于控制栅333的每个第二电介质层，所述阶梯台阶在x方向或y方向上，在第一阶梯区域210a或第二210b阶梯区域中，或在分割块566或568中的一个分割块中。
图12示出了根据本公开内容的一些实施例的具有位于两个沟道结构区域211a和211b之间的阶梯区域(例如，阶梯区域210)的3D存储结构1200 的俯视示意图。在该布置中，一个沟道结构区域(例如，沟道结构区域211b) 与一个阶梯区域(例如，阶梯区域210)相关联。当在y方向上的每个阶梯台阶包括两个电介质层对时(类似于图7中的第一多个阶梯台阶572-1、 572-2和572-3)，为了从阶梯台阶的顶表面接入(或暴露)每个第二电介质层，可在阶梯区域210中的两个分割块(例如，分割块1266a和1266b)之间创建偏移数量Noffset的阶梯台阶，其中偏移数量Noffset可以为一。在一些实施例中，分割块1266a可以提供到第二电介质层中的每个偶数电介质层 (或电介质层对)的接入，并且分割块1266b可以提供对第二电介质层中的每个奇数电介质层(或电介质层对)的接入。结果，尽管在y方向上的每个阶梯台阶包括两个或更多个电介质层对，但是通过调节不同的分割块之间的阶梯的偏移数量Noffset，可从阶梯台阶的顶表面暴露每个第二电介质层(或电介质层对)。
图13示出了根据本公开内容的一些实施例，用于形成图4-12所示的 3D存储器设备的示例性制造工艺1300。应当理解，制造工艺1300中示出的操作不是穷举的，并且其他操作也可以在任何所示的操作之前、之后或之间执行。在一些实施例中，可省略示例性制造工艺1300的一些工艺步骤，或者可包括其他工艺步骤，为简单起见在此不进行描述。在一些实施例中，可以以不同的顺序执行和/或改变制造工艺1300的工艺步骤。
如图13所示，制造工艺1300在工艺步骤S1310处开始，在该工艺步骤S1310上，在衬底上设置交替的电介质堆叠。交替的电介质堆叠的示例在图4中示出(例如，交替的电介质堆叠454)。交替的电介质堆叠包括多个电介质层对。每个电介质层对包括第一电介质层和与第一电介质层不同的第二电介质层。第一电介质层和第二电介质层可以在交替的电介质堆叠中在彼此顶部上交替地堆叠。先前针对图4和3D存储结构400描述了用于形成交替的电介质堆叠的材料和方法。
在工艺步骤S1320中，可在交替的电介质堆叠中形成在第一阶梯区域与第二阶梯区域之间的一个或多个偏移台阶。可以调整偏移台阶的数量 Noffset，使得可从阶梯台阶的顶表面接入交替的电介质堆叠中旨在在后续工艺中用于控制栅或选择栅的每个第二电介质层。在与图5和图6相关联的示例中，可通过覆盖第一阶梯区域210a并暴露第二阶梯区域210b的掩模 (例如，第二阶梯掩模665)，来形成所述数量Noffset的偏移台阶。
在工艺步骤S1330中，可通过使用阶梯分割图案(SDP)掩模和重复的蚀刻-削减工艺在第一阶梯区域和第二阶梯区域中形成在第一方向(例如， y方向)上的第一多个阶梯台阶和第二多个阶梯台阶。在图5和图7中示出了在y方向上的第一多个阶梯台阶和第二多个阶梯台阶(例如572-1、572-2 和572-3)的示例。在一些实施例中，第一多个阶梯台阶和第二多个阶梯台阶中的每个在y方向上包括两个或更多个电介质层对。蚀刻-削减工艺包括蚀刻工艺和削减工艺。蚀刻工艺可包括可通过第一电介质层和第二电介质层控制的任何合适的干法蚀刻(例如RIE)或湿法蚀刻。例如，可以使用蚀刻化学物质来选择性地蚀刻第二电介质层上方的第一电介质层，然后可以使用另一蚀刻化学物质来选择性地蚀刻第一电介质层上方的第二电介质层。各向同性蚀刻工艺可用于横向削减SDP掩模(例如，在图5和6中所示的x-y平面中)。在一些实施例中，SDP掩模包括在第二方向上(例如x 方向)延伸并沿着第一方向(例如y方向)重复的多个分割图案。SDP掩模覆盖第一阶梯区域和第二阶梯区域的一部分。SDP掩模的示例在图6中示出(例如，SDP掩模670)。
在工艺步骤S1340中，可以在第一阶梯区域和第二阶梯区域中形成在第二方向(例如，x方向)上的第三多个阶梯台阶和第四多个阶梯台阶，其中，第一方向和第二方向彼此垂直。在图8和图10中示出了在x方向上的第三多个阶梯台阶和第四多个阶梯台阶的示例(例如，阶梯台阶572、574、 576和573、575)。在该示例中，在x方向上的第三多个阶梯台阶中的每个阶梯台阶包括在y方向上的三个第一多个阶梯台阶，并且在x方向上的第四多个阶梯台阶中的每个阶梯台阶包括在y方向上的三个第二多个阶梯台阶。当在y方向上的每个阶梯台阶包括两个电介质层对时，在x方向上的每个阶梯台阶可包括六个电介质层对。可使用上文针对在y方向上的阶梯台阶描述的类似的蚀刻-削减工艺来形成x方向上的第三多个阶梯台阶和第四多个阶梯台阶，其中，可以调节蚀刻时间和工艺以蚀刻穿过用于阶梯台阶的六个电介质层对。
可以恢复形成功能性3D存储器的制造工艺。例如，可以在整个交替的电介质堆叠上形成沟道孔。可在每个沟道孔内设置存储膜和沟道层。也可通过利用导电层代替第二电介质层来形成交替的导电层和电介质层的膜堆叠。
总之，本公开内容描述了3D存储器设备的各种实施例及其制造方法。
本公开内容的一个方面提供了一种用于形成三维(3D)存储器设备的方法，该方法包括在衬底上设置交替的电介质堆叠。交替的电介质堆叠包括在彼此顶部上交替堆叠的第一电介质层和第二电介质层。该方法还包括在第一阶梯区域和第二阶梯区域之间形成一个或多个偏移台阶，其中第一阶梯区域和第二阶梯区域位于沟道结构区域的相对侧。该方法还包括在相应的第一阶梯区域和第二阶梯区域中沿着第一方向形成第一多个阶梯台阶和第二多个阶梯台阶。第一多个阶梯台阶和第二多个阶梯台阶中的每个阶梯台阶具有两个或更多个电介质层对，并且每个电介质层对具有一个第一电介质层和一个第二电介质层。该方法还包括在相应的第一阶梯区域和第二阶梯区域中沿着第二方向形成第三多个阶梯台阶和第四多个阶梯台阶，其中第二方向垂直于第一方向。沿着第二方向的第三多个阶梯台阶中的每个阶梯台阶包括沿着第一方向的第一多个阶梯台阶，并且沿着第二方向的第四多个阶梯台阶中的每个阶梯台阶包括沿着第一方向的第二多个阶梯台阶。
本公开内容的第二方面提供了一种用于形成三维(3D)存储器设备的方法，该方法包括在衬底上设置交替的电介质堆叠，其中，交替的电介质堆叠包括在彼此顶部上交替堆叠的第一电介质层和第二电介质层。一对第一电介质层和第二电介质层具有电介质层对。该方法还包括在阶梯区域中形成多个分割块。多个分割块在第一方向上重复并且在垂直于第一方向的第二方向上延伸。多个分割块中的每个均包括沿着第一方向的第一多个阶梯台阶，并且第一多个阶梯台阶中的每个阶梯台阶包括两个或更多个电介质层对。该方法还包括在阶梯区域中沿着第二方向形成第二多个阶梯台阶。沿着第二方向的第二多个阶梯台阶中的每个阶梯台阶包括沿着第一方向的第一多个阶梯台阶。
本公开内容的第三方面提供了一种三维(3D)存储结构，其包括设置在衬底上的交替的电介质堆叠，其中，交替的电介质堆叠包括交替堆叠的第一电介质层和第二电介质层。第一电介质层不同于第二电介质层。3D存储结构还包括第一分割块集合和第二分割块集合，其分别在第一阶梯区域和第二阶梯区域中的交替的电介质堆叠的边缘处形成，其中第一阶梯区域和第二阶梯区域位于沟道结构区域的相对侧。第二分割块集合位于第一分割块集合下方第一偏移数的电介质层对处。每个电介质层对包括一个第一电介质层和一个第二电介质层。第一分割块集合和第二分割块集合中的每个均包括在第一方向上的第一多个阶梯台阶和在垂直于第一方向的第二方向上的第二多个阶梯台阶。沿着第一方向的第一多个阶梯台阶中的每个阶梯具有两个或更多个电介质层对。
本公开内容的第四方面提供了一种三维(3D)存储结构，其包括设置在衬底上的交替的电介质堆叠，其中，交替的电介质堆叠包括交替堆叠的第一电介质层和第二电介质层。第一电介质层不同于第二电介质层。3D存储结构还包括多个分割块，其在阶梯区域中在交替的电介质堆叠的边缘处形成，其中阶梯区域位于两个沟道结构区域之间。多个分割块具有偏移数量的电介质层对。每个电介质层对具有一个第一电介质层和一个第二电介质层，并且从阶梯台阶的顶表面可接入。每个分割块包括在第一方向上的第一多个阶梯台阶和在垂直于第一方向的第二方向上的第二多个阶梯台阶。沿着第一方向的第一多个阶梯台阶的每个阶梯台阶包括两个或更多个电介质层对。
以上对具体实施例的描述将充分揭示本公开内容的一般性质，使得其它人可以在无需过度实验且不脱离本公开内容的一般概念的情况下，通过应用本领域技术内的知识，针对各种应用容易地修改和/或适应这类具体实施例。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同变换的含义和范围内。应理解，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据公开内容和指导来解释。
上面已借助于功能构件块描述了本公开内容的实施例，该功能构件块示出了特定功能及其关系的实现。为了描述的方便，本文任意定义了这些功能构件块的边界。只要适当地执行了规定的功能和关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述如由发明人设想的本公开内容的一个或多个示例性实施例但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求书。
本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等价物来定义。

Claims (16)

1.一种用于形成三维(3D)存储结构的方法，包括：
在衬底上设置交替的电介质堆叠，其中，所述交替的电介质堆叠包括在彼此顶部上交替堆叠的第一电介质层和第二电介质层；
在第一阶梯区域和第二阶梯区域之间形成一个或多个偏移台阶，其中，所述第一阶梯区域和所述第二阶梯区域位于沟道结构区域的相对侧上；
在相应的第一阶梯区域和第二阶梯区域中沿着第一方向形成第一多个阶梯台阶和第二多个阶梯台阶，其中，所述第一多个阶梯台阶和所述第二多个阶梯台阶中的每个阶梯台阶包括两个或更多个电介质层对，每个电介质层对包括一个第一电介质层和一个第二电介质层，并且其中，沿着所述第一方向形成所述第一多个阶梯台阶和所述第二多个阶梯台阶包括：在相应的第一阶梯区域和第二阶梯区域中形成第一分割块集合和第二分割块集合，所述第一分割块集合和所述第二分割块集合在所述第一方向上重复，并在所述第二方向上延伸，并且其中，所述第一分割块集合提供对偶数电介质层或电介质层对的接入，所述第二分割块集合提供对奇数电介质层或电介质层对的接入；以及
在相应的第一阶梯区域和第二阶梯区域中沿着第二方向形成第三多个阶梯台阶和第四多个阶梯台阶，其中
所述第二方向垂直于所述第一方向，
沿着所述第二方向的所述第三多个阶梯台阶中的每个阶梯台阶包括沿着所述第一方向的所述第一多个阶梯台阶，以及
沿着所述第二方向的所述第四多个阶梯台阶中的每个阶梯台阶包括沿着所述第一方向的所述第二多个阶梯台阶，
其中，在所述第一方向上的所述第一多个阶梯台阶包括N数量的阶梯台阶，并且所述第一多个阶梯台阶中的每个阶梯台阶包括L数量的电介质层对，并且在所述第二方向上的所述第二多个阶梯台阶中的每个阶梯台阶包括M数量的电介质层对，其中，M是N和L的乘积，并且其中，对每个第二电介质层的接入是在所述第一阶梯区域和所述第二阶梯区域之间交替的。
2.根据权利要求1所述的方法，其中，形成所述一个或多个偏移台阶包括：在所述交替的电介质堆叠上形成阶梯掩模以覆盖所述第一阶梯区域并暴露所述第二阶梯区域。
3.根据权利要求2所述的方法，其中，形成一个或多个偏移台阶还包括：在相应的第一多个阶梯台阶和第三多个阶梯台阶下方Noffset数量的电介质层对处形成所述第二多个阶梯台阶和所述第四多个阶梯台阶，使得每个电介质层对是从阶梯台阶的顶表面可接入的。
4.根据权利要求1所述的方法，其中，在所述第一方向上形成所述第一多个阶梯台阶和所述第二多个阶梯台阶包括：在所述第一多个阶梯台阶和所述第二多个阶梯台阶中的每个阶梯台阶中形成两个电介质层对。
5.根据权利要求4所述的方法，其中，所述形成一个或多个偏移台阶包括：在相应的第一多个阶梯台阶和第三多个阶梯台阶下方Noffset数量的电介质层对处形成所述第二多个阶梯台阶和所述第四多个阶梯台阶，Noffset是奇数整数。
6.根据权利要求1所述的方法，其中，沿着所述第一方向形成所述第一多个阶梯台阶和所述第二多个阶梯台阶包括：使用重复的蚀刻削减工艺。
7.一种用于形成三维(3D)存储结构的方法，包括：
在衬底上设置交替的电介质堆叠，其中，所述交替的电介质堆叠包括在彼此顶部上交替堆叠的第一电介质层和第二电介质层，其中，一对所述第一电介质层和所述第二电介质层包括电介质层对；
在阶梯区域中形成多个分割块，其中
所述多个分割块在第一方向上重复并且在垂直于所述第一方向的第二方向上延伸，并且
所述多个分割块中的每个分割块包括沿着所述第一方向的第一多个阶梯台阶，所述第一多个阶梯台阶中的每个阶梯台阶包括两个或更多个电介质层对，其中，所述多个分割块中的第一分割块提供对偶数电介质层或电介质层对的接入，所述多个分割块中的第二分割块提供对奇数电介质层或电介质层对的接入，以及
在所述阶梯区域中沿着所述第二方向形成第二多个阶梯台阶，其中
沿着所述第二方向的所述第二多个阶梯台阶中的每个阶梯包括沿着所述第一方向的所述第一多个阶梯台阶，
其中，在所述第一方向上的所述第一多个阶梯台阶包括N数量的阶梯台阶，并且所述第一多个阶梯台阶中的每个阶梯台阶包括L数量的电介质层对，并且在所述第二方向上的所述第二多个阶梯台阶中的每个阶梯台阶包括M数量的电介质层对，其中，M是N和L的乘积，并且其中，对每个第二电介质层的接入是在第一阶梯区域和阶梯区域之间交替的。
8.根据权利要求7所述的方法，还包括在所述多个分割块之间形成一个或多个偏移台阶，其中，所述一个或多个偏移台阶包括偏移数量Noffset个所述电介质层对，使得每个电介质层对是从阶梯台阶的顶表面可接入的。
9.根据权利要求8所述的方法，其中，所述在所述多个分割块之间形成一个或多个偏移台阶包括：形成块掩模，所述块掩模覆盖所述第一分割块并且暴露所述第二分割块。
10.根据权利要求9所述的方法，其中，所述形成一个或多个偏移台阶包括：当在所述第一方向上的所述第一多个阶梯台阶中的每个阶梯台阶包括两个电介质层对时，在所述第一分割块下方奇数个电介质层对处形成所述第二分割块。
11.一种三维(3D)存储结构，包括：
设置在衬底上的交替的电介质堆叠，其中，所述交替的电介质堆叠包括交替堆叠的第一电介质层和第二电介质层，所述第一电介质层与所述第二电介质层不同；以及
第一分割块集合和第二分割块集合，其分别被形成在第一阶梯区域和第二阶梯区域中的所述交替的电介质堆叠的边缘处，其中
所述第一阶梯区域和所述第二阶梯区域位于沟道结构区域的相对侧上，
第二分割块集合位于所述第一分割块集合下方第一偏移数量的电介质层对处，其中，每个电介质层对包括一个第一电介质层和一个第二电介质层，以及
第一分割块集合和第二分割块集合中的每个分割块包括在第一方向上的第一多个阶梯台阶和在垂直于所述第一方向的第二方向上的第二多个阶梯台阶，并且在所述第一方向上的所述第一多个阶梯台阶中的每个阶梯台阶包括两个或更多个电介质层对，所述第一分割块集合提供对偶数电介质层或电介质层对的接入，所述第二分割块集合提供对奇数电介质层或电介质层对的接入，
其中，在所述第一方向上的所述第一多个阶梯台阶包括N数量的阶梯台阶，并且所述第一多个阶梯台阶中的每个阶梯台阶包括L数量的电介质层对，并且在所述第二方向上的所述第二多个阶梯台阶中的每个阶梯台阶包括M数量的电介质层对，其中，M是N和L的乘积，并且其中，对每个第二电介质层的接入是在所述第一阶梯区域和所述第二阶梯区域之间交替的。
12.根据权利要求11所述的三维存储结构，其中，在所述第一方向上的所述第一多个阶梯台阶是在所述第二多个阶梯台阶的两侧上围绕所述第二方向对称地分布的。
13.根据权利要求11所述的三维存储结构，其中，当在所述第一方向上的所述第一多个阶梯台阶中的每个阶梯台阶包括两个电介质层对时，在所述第一分割块集合和所述第二分割块集合之间的电介质层对的所述第一偏移数量是奇数整数。
14.根据权利要求11所述的三维存储结构，还包括第二偏移数量的电介质层对，其中，所述第一分割块集合或所述第二分割块集合的第一分割块位于所述第一分割块集合或所述第二分割块集合的第二分割块下方所述第二偏移数量的电介质层对处。
15.一种三维(3D)存储结构，包括：
设置在衬底上的交替的电介质堆叠，其中，所述交替的电介质堆叠包括交替堆叠的第一电介质层和第二电介质层，所述第一电介质层与所述第二电介质层不同；以及
多个分割块，其被形成在阶梯区域中在所述交替的电介质堆叠的边缘处，其中
所述阶梯区域位于两个沟道结构区域之间，
所述多个分割块包括偏移数量的电介质层对，每个电介质层对包括一个第一电介质层和一个第二电介质层，并且从阶梯台阶的顶表面可接入；以及
每个分割块包括在第一方向上的第一多个阶梯台阶和在垂直于所述第一方向的第二方向上的第二多个阶梯台阶，并且在所述第一方向上的所述第一多个阶梯台阶中的每个阶梯台阶包括两个或更多个电介质层对，所述多个分割块中的第一分割块提供对偶数电介质层或电介质层对的接入，所述多个分割块中的第二分割块提供对奇数电介质层或电介质层对的接入，
其中，在所述第一方向上的所述第一多个阶梯台阶包括N数量的阶梯台阶，并且所述第一多个阶梯台阶中的每个阶梯台阶包括L数量的电介质层对，并且在所述第二方向上的所述第二多个阶梯台阶中的每个阶梯台阶包括M数量的电介质层对，其中M是N和L的乘积，并且其中，对每个第二电介质层的接入是在位于沟道结构区域的相对侧上的阶梯区域之间交替的。
16.根据权利要求15所述的三维存储结构，其中，当在所述第一方向上的所述第一多个阶梯台阶中的每个阶梯台阶包括两个电介质层对时，在所述第一分割块和所述第二分割块之间的电介质层对的所述偏移数量是奇数整数。
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